JP2000307420A - Phase adjustment circuit and optical interconnector system - Google Patents
Phase adjustment circuit and optical interconnector systemInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、位相調整回路と
光インターコネクタシステムに関し、例えば実装基板上
で構成されるデジタル信号処理システムにおけるクロッ
ク信号とそれに対応した入力信号との位相ずれを補正す
る位相調整回路とそれを用いシステム等に利用して有効
な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase adjusting circuit and an optical interconnect system, and more particularly to a phase adjusting circuit for correcting a phase shift between a clock signal and an input signal corresponding thereto in a digital signal processing system formed on a mounting board. The present invention relates to an adjustment circuit and a technology that is effective when used in a system or the like using the adjustment circuit.
【０００２】[0002]
【従来の技術】クロック信号に同期して動作する論理回
路が知られている。上記クロック信号を発生する回路と
して、アイ・イー・イー・イー ジャーナル オブ ソ
リッド−ステート サーキッツ（IEEE Journal of Soli
d-State Circuits)Vol.SC-22、No.2 (1987年)pp.255-26
1 に開示されたものがある。ＰＬＬ回路は、例えば特開
平５−２８４０１４号公報、特開平５−３１５９４８号
公報に開示されている。また、基準となるタイミング信
号に対して、遅延させたタイミング信号を形成する場
合、インバータ回路等の遅延回路が用いられる。2. Description of the Related Art Logic circuits that operate in synchronization with a clock signal are known. As a circuit for generating the clock signal, an IEEE journal of solid-state circuits (IEEE Journal of Solid State Circuits) is available.
d-State Circuits) Vol.SC-22, No.2 (1987) pp.255-26
1 is disclosed. The PLL circuit is disclosed in, for example, JP-A-5-284014 and JP-A-5-315948. When a timing signal delayed from a reference timing signal is formed, a delay circuit such as an inverter circuit is used.
【０００３】[0003]
【発明が解決しようとする課題】デジタル集積回路の高
速化に伴い、クロック信号も高い周波数にされる。この
ようなクロック信号の高速化に伴い、それに同期して入
力される入力信号との配線経路での遅延差等で生じる位
相差が無視できなってきている。そこで、上記のような
インバータ回路等の遅延回路を用いてクロック信号にス
キューを発生させようとすると、インバータ回路を構成
する素子の比較的大きなプロセスバラツキによって上記
遅延時間にもバラツキが発生するし、電源電圧や温度変
化の影響を受け易く、高い精度でのクロック信号の位相
制御ができない。そこで、本願発明者等においては、高
い精度で位相差（スキュー；skew) を持つクロック信号
を形成する位相調整回路と、それを用いたシステムを開
発するに至った。As the speed of digital integrated circuits increases, the frequency of clock signals also increases. With the speeding up of such a clock signal, a phase difference caused by a delay difference in a wiring path from an input signal input in synchronization with the clock signal has become negligible. Therefore, if it is attempted to generate a skew in a clock signal using a delay circuit such as the above-described inverter circuit, the delay time also varies due to relatively large process variations of elements constituting the inverter circuit, It is susceptible to changes in power supply voltage and temperature, and cannot perform clock signal phase control with high accuracy. Therefore, the inventors of the present application have developed a phase adjustment circuit that forms a clock signal having a phase difference (skew) with high accuracy, and a system using the same.
【０００４】この発明の目的は、デジタル回路の高速化
を図ることができる位相調整回路を提供することにあ
る。この発明の他の目的は、動作の高速化を図ることが
できるデジタル回路等の光インターコネクタシステムを
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。An object of the present invention is to provide a phase adjusting circuit capable of increasing the speed of a digital circuit. Another object of the present invention is to provide an optical interconnect system, such as a digital circuit, capable of increasing the operation speed. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００５】[0005]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、入力クロック信号と、それ
に対して所定の位相差を設定する第１と第２の遅延手段
をそれぞれ通して遅延させた第１と第２の出力クロック
信号とを比較してそれぞれ同期化させ、上記第１と第２
の出力クロック信号と上記入力クロック信号との間で上
記所定の位相差を持つようにした第１と第２のＰＬＬ回
路を用い、かかる第１と第２のＰＬＬ回路は１つの半導
体集積回路装置で構成し、上記第１と第２の遅延手段を
その外付部品で構成して上記入力クロック信号と第１と
第２の出力クロック信号、あるいは第１と第２の出力ク
ロック信号との間で位相差を持たせたクロック信号を形
成する。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application. That is, the input clock signal is compared with the first and second output clock signals delayed through first and second delay means for setting a predetermined phase difference with respect to the input clock signal, and are synchronized. , The first and second
The first and second PLL circuits having the predetermined phase difference between the output clock signal and the input clock signal are used as one semiconductor integrated circuit device. And wherein the first and second delay means are constituted by external parts thereof, and are provided between the input clock signal and the first and second output clock signals or the first and second output clock signals. Forms a clock signal having a phase difference.
【０００６】[0006]
【発明の実施の形態】図１には、この発明に係る位相調
整回路の一実施例のブロック図が示されている。この実
施例のクロック回路は、特に制限されないが、所定のデ
ジタル信号処理回路を構成するようプリント基板等の実
装基板上に搭載された複数の半導体集積回路装置に供給
されるクロック信号を形成する。上記実装基板上には、
上記半導体集積回路装置の他、各半導体集積回路装置を
相互に接続する配線や、各半導体集積回路装置の外部部
品も合わせて搭載される。FIG. 1 is a block diagram showing an embodiment of a phase adjusting circuit according to the present invention. Although not particularly limited, the clock circuit of this embodiment forms a clock signal supplied to a plurality of semiconductor integrated circuit devices mounted on a mounting board such as a printed board so as to form a predetermined digital signal processing circuit. On the above mounting board,
In addition to the above-mentioned semiconductor integrated circuit device, wiring for connecting the semiconductor integrated circuit devices to each other and external components of each semiconductor integrated circuit device are also mounted.
【０００７】位相調整回路は、半導体集積回路装置ＩＣ
に形成された複数のＰＬＬ回路を含む。同図の例では、
３つのＰＬＬ回路ＰＬＬ１ないしＰＬＬ３が搭載され
る。上記ＰＬＬ回路ＰＬＬ１ないしＰＬＬ３の一方の入
力には、共通にクロック信号ＣＬＫが入力バッファＢ１
を介して供給される。上記ＰＬＬ回路ＰＬＬ１で形成さ
れたクロック信号は、出力バッファＢ３を介して前記の
ような図示しない各半導体集積回路装置等に供給される
クロック信号ＣＬＫ１とされる。他のＰＬＬ回路ＰＬＬ
２、ＰＬＬ３で形成されたクロック信号も、それぞれ出
力バッファＢ３、Ｂ７を介して前記のような図示しない
他の半導体集積回路装置等に供給されるクロック信号Ｃ
ＬＫ２、ＣＬＫ３とされる。The phase adjustment circuit is a semiconductor integrated circuit device IC
Includes a plurality of PLL circuits. In the example of FIG.
Three PLL circuits PLL1 to PLL3 are mounted. A clock signal CLK is commonly input to one input of the PLL circuits PLL1 to PLL3.
Is supplied via The clock signal formed by the PLL circuit PLL1 is a clock signal CLK1 supplied to each semiconductor integrated circuit device (not shown) via the output buffer B3. Other PLL circuits PLL
2. The clock signal formed by the PLL 3 is also supplied to the other unillustrated semiconductor integrated circuit device or the like via the output buffers B3 and B7.
LK2 and CLK3.
【０００８】この実施例では、上記クロック信号ＣＬＫ
１〜ＣＬＫ３において、それぞれの相互間において一定
の制御された位相差（スキュー）を持たせるために、上
記出力クロック信号ＣＬＫ１〜ＣＬＫ３は、フィードバ
ック（ＦＢ）負荷１ないし３を介し、それぞれ対応する
入力バッファＢ２、Ｂ４及びＢ６を介して各ＰＬＬ回路
ＰＬＬ１〜ＰＬＬ３の他方の入力に帰還される。この実
施例では、特に制限されないが、上記位相差が半導体集
積回路装置のプロセスバラツキの影響を受けないよう、
外部部品で構成された上記フィードバック負荷回路１な
いし３が用いられる。In this embodiment, the clock signal CLK
The output clock signals CLK1 to CLK3 are fed through feedback (FB) loads 1 to 3 so as to have a constant controlled phase difference (skew) between the input clock signals CLK1 to CLK3. The signals are fed back to the other inputs of the PLL circuits PLL1 to PLL3 via the buffers B2, B4 and B6. In this embodiment, although not particularly limited, the phase difference is not affected by process variations of the semiconductor integrated circuit device.
The above-mentioned feedback load circuits 1 to 3 formed by external components are used.
【０００９】上記フィードバック負荷回路１ないし３
は、遅延回路を構成するものである。上記ＰＬＬ回路Ｐ
ＬＬ１ないしＰＬＬ３の各々は、入力クロック信号ＣＬ
Ｋを基準にし、それぞれの出力クロック信号ＣＬＫ１な
いしＣＬＫ３を上記ＦＢ負荷回路１ないし３で設定され
た遅延時間だけ遅らせた遅延信号とが同期化するように
動作する。この結果、入力クロック信号ＣＬＫからみる
と、上記各クロック信号ＣＬＫ１ないしＣＬＫ３は、上
記ＦＢ負荷１ないし３で設定された遅延時間だけ位相が
進んだクロック信号とされる。The above feedback load circuits 1 to 3
Constitutes a delay circuit. The above PLL circuit P
Each of LL1 to PLL3 has an input clock signal CL
Based on K, the operation is performed so that the output clock signals CLK1 to CLK3 are synchronized with the delay signals obtained by delaying the output clock signals CLK1 to CLK3 by the delay times set by the FB load circuits 1 to 3. As a result, when viewed from the input clock signal CLK, each of the clock signals CLK1 to CLK3 is a clock signal whose phase is advanced by the delay time set by the FB loads 1 to 3.
【００１０】例えば、ＦＢ負荷１の遅延時間が最も長
く、次いでＦＢ負荷２及びＦＢ負荷３の順で遅延時間を
短く設定すると、入力クロック信号ＣＬＫに対しては出
力クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３の順で位
相の進みが小さくなり、出力クロック信号ＣＬＫ１ない
しＣＬＫ３は、それぞれが時刻ｔ１、ｔ２及びｔ３のタ
イミングで立ち上がる。したがって、出力クロック信号
ＣＬＫ１とＣＬＫ２との間の相互の位相差（スキュー）
はｔ２−ｔ１となり、出力クロック信号ＣＬＫ１とＣＬ
Ｋ３との間の相互の位相差（スキュー）はｔ３−ｔ１と
なる。For example, if the delay time of the FB load 1 is the longest, and then the delay time is set short in the order of the FB load 2 and the FB load 3, the output clock signals CLK 1, CLK 2, and CLK 3 are changed with respect to the input clock signal CLK. In this order, the phase advance decreases, and the output clock signals CLK1 to CLK3 rise at the timings of times t1, t2 and t3, respectively. Therefore, the mutual phase difference (skew) between output clock signals CLK1 and CLK2
Becomes t2-t1, and the output clock signals CLK1 and CL
The mutual phase difference (skew) with K3 is t3-t1.
【００１１】図２には、前記フィードバック負荷として
キャパシタを用いた場合のキャパシタと位相差の関係の
特性図が示されている。つまり、１つのＰＬＬ回路ＰＬ
Ｌ１に対して入力クロック信号ＣＬＫを供給し、その出
力クロック信号ＣＬＫ１の帰還経路と回路の接地電位等
のような交流的接地電位との間にキャパシタを接続した
場合の上記入力クロック信号ＣＬＫと上記出力クロック
信号ＣＬＫ１との間の位相差（ＣＬＫ−ＣＬＫ１）をコ
ンピュータシュミレーションにより算出した特性図であ
る。位相差のマイナスは、位相の進みを表している。つ
まり、キャパシタＣの容量値が、約８ｐＦ以上に大きく
なると、キャパシタＣによる信号遅延に対応して位相の
進みが発生する。FIG. 2 is a characteristic diagram showing the relationship between a capacitor and a phase difference when a capacitor is used as the feedback load. That is, one PLL circuit PL
The input clock signal CLK is supplied to L1 and a capacitor is connected between a feedback path of the output clock signal CLK1 and an AC ground potential such as a ground potential of a circuit. FIG. 9 is a characteristic diagram in which a phase difference (CLK-CLK1) between the output clock signal CLK1 and the output clock signal CLK1 is calculated by computer simulation. The minus of the phase difference indicates the advance of the phase. That is, when the capacitance value of the capacitor C increases to about 8 pF or more, a phase advance occurs corresponding to the signal delay by the capacitor C.
【００１２】上記特性図においては、容量値と位相差が
直線的な関係を持つものであるために、複数のＰＬＬ回
路を用いてその容量値に差を持たせれば、その容量値の
差分に対応した高い精度での位相差を設定することがで
きる。つまり、複数のＰＬＬ回路を同じ回路で構成し、
それを同じ半導体集積回路装置に形成すれば、上記入力
バッファや出力バッファを含んだＰＬＬ回路の特性それ
自体にプロセスバラツキが存在し、かつ電源変動あるい
は温度変化が発生しても、上記フィードバック用のキャ
パシタの容量値に差を持たせて位相差を形成するように
するならば、上記ＰＬＬ回路のプロセスバラツキ成分や
動作条件が相殺されて、外付のキャパシタの容量値に対
応した位相差を持つクロック信号ＣＬＫ１とＣＬＫ２等
を発生させることができる。In the above characteristic diagram, since the capacitance value and the phase difference have a linear relationship, if a plurality of PLL circuits are used to make a difference in the capacitance value, the difference in the capacitance value will be reduced. It is possible to set the phase difference with a corresponding high precision. That is, a plurality of PLL circuits are configured by the same circuit,
If it is formed on the same semiconductor integrated circuit device, even if the characteristics itself of the PLL circuit including the input buffer and the output buffer have a process variation and the power supply fluctuation or temperature change occurs, the feedback If the phase difference is formed by giving a difference in the capacitance value of the capacitor, the process variation component and the operating condition of the PLL circuit are canceled out, and the phase difference corresponding to the capacitance value of the external capacitor is obtained. Clock signals CLK1 and CLK2 can be generated.
【００１３】図３には、この発明に係る位相調整回路の
他の一実施例のブロック図が示されている。この実施例
の位相調整回路は、前記フィードバック負荷として可変
容量Ｃ１〜Ｃ３が用いられる。このような可変容量Ｃ１
〜Ｃ３を用いた場合には、実際に前記デジタル信号処理
回路を実装基板上で動作させ、そのときに形成される他
の半導体集積回路装置の動作に合わせ、上記可変容量Ｃ
１〜Ｃ３の容量値を調整することにより、より最適な条
件でのクロック信号ＣＬＫ１〜ＣＬＫ３を発生させるこ
とができる。FIG. 3 is a block diagram showing another embodiment of the phase adjusting circuit according to the present invention. In the phase adjustment circuit of this embodiment, variable capacitors C1 to C3 are used as the feedback loads. Such a variable capacitance C1
When C3 to C3 are used, the digital signal processing circuit is actually operated on a mounting substrate, and the variable capacitance C is adjusted according to the operation of another semiconductor integrated circuit device formed at that time.
By adjusting the capacitance values of 1 to C3, clock signals CLK1 to CLK3 can be generated under more optimal conditions.
【００１４】図４には、この発明に係る位相調整回路の
他の一実施例のブロック図が示されている。この実施例
の位相調整回路は、前記フィードバック負荷として可変
遅延時間の設定が可能なフィードバックアンプＦＢＡ１
ないしＦＢＡ３を用いる。これらのフィードバックアン
プＦＢＡ１ないしＦＢＡ３は、例えば増幅回路とＣＲ時
定数との組み合わせ、あるいは増幅回路の動作電流の制
御によりそこでの信号伝搬遅延時間を調整するようにす
る。このような可変遅延時間のフィードバックアンプＦ
ＢＡ１ないしＦＢＡ３を用いた場合には、前記同様に実
際に前記デジタル信号処理回路を実装基板上で動作さ
せ、そのときに形成される他の半導体集積回路装置の動
作に合わせ、上記フィードバックアンプＦＢＡ１ないし
ＦＢＡ３の信号伝搬遅延時間を調整することにより、前
記同様に最適な条件でのクロック信号ＣＬＫ１〜ＣＬＫ
３を発生させることができる。FIG. 4 is a block diagram showing another embodiment of the phase adjusting circuit according to the present invention. The phase adjustment circuit of this embodiment includes a feedback amplifier FBA1 capable of setting a variable delay time as the feedback load.
Or FBA3. These feedback amplifiers FBA1 to FBA3 adjust the signal propagation delay time there by controlling, for example, a combination of an amplifier circuit and a CR time constant or operating current of the amplifier circuit. Feedback amplifier F having such a variable delay time
When BA1 to FBA3 are used, the digital signal processing circuit is actually operated on the mounting substrate in the same manner as described above, and the feedback amplifiers FBA1 to FBA3 are used in accordance with the operation of other semiconductor integrated circuit devices formed at that time. By adjusting the signal propagation delay time of the FBA3, the clock signals CLK1 to CLK
3 can be generated.
【００１５】図５には、この発明に係る位相調整回路の
他の一実施例のブロック図が示されている。この実施例
の位相調整回路は、前記フィードバック負荷としてプリ
ント基板に形成されるプリント配線Ｌ１ないしＬ３が用
いられる。つまり、この実施例では、プリント基板に形
成されるプリント配線長に対応して信号の伝達時間が異
なることによるタイミングの補正に適したものである。
同図の例では、最も配線長が長いプリント配線Ｌ１を基
準にして、それよりも短いプリント配線Ｌ２とＬ３を用
いることにより、上記Ｌ１−Ｌ２及びＬ１−Ｌ３の配線
長に対応した信号伝搬遅延時間に相当した位相差をクロ
ック信号ＣＬＫ１とＣＬＫ２及びＣＬＫ３を発生させる
ことができる。FIG. 5 is a block diagram showing another embodiment of the phase adjusting circuit according to the present invention. The phase adjustment circuit of this embodiment uses printed wirings L1 to L3 formed on a printed circuit board as the feedback load. That is, this embodiment is suitable for timing correction due to the difference in signal transmission time corresponding to the length of the printed wiring formed on the printed circuit board.
In the example shown in the figure, the printed wiring L1 having the longest wiring length is used as a reference, and the shorter printed wirings L2 and L3 are used, so that the signal propagation delay corresponding to the wiring lengths of L1-L2 and L1-L3 is obtained. Clock signals CLK1, CLK2 and CLK3 can be generated with a phase difference corresponding to time.
【００１６】例えば、クロック信号ＣＬＫ１が供給され
る半導体集積回路装置に対して、実装基板上においてク
ロック信号ＣＬＫ２とＣＬＫ３が供給される半導体集積
回路装置が離れていた場合、上記配線長が異なることに
よる信号遅延に対応した位相差を持つクロック信号ＣＬ
Ｋ２とＣＬＫ３を供給することができる。この場合、実
際に使用する実装基板での配線そのものを位相差を生じ
させる遅延素子として利用するものであるので、実際の
回路に則した位相差を持つクロック信号を形成すること
ができる。For example, if the semiconductor integrated circuit device to which the clock signals CLK2 and CLK3 are supplied is far from the semiconductor integrated circuit device to which the clock signal CLK1 is supplied, the wiring lengths are different. Clock signal CL having phase difference corresponding to signal delay
K2 and CLK3 can be supplied. In this case, since the wiring itself on the actually used mounting board is used as a delay element for generating a phase difference, a clock signal having a phase difference according to an actual circuit can be formed.
【００１７】図６には、この発明に用いられるＰＬＬ回
路ＰＬＬ１の一実施例の概略回路図が示されている。Ｖ
ＣＯ（電圧制御型発振）回路は、リングオシレータが用
いられる。つまり、Ｎチャンネル型ＭＯＳＦＥＴＱ１と
Ｐチャンネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳイン
バータ回路に対して、動作電流をＮチャンネル型ＭＯＳ
ＦＥＴＱ３とＰチャンネル型ＭＯＳＦＥＴＱ４から供給
するようにし、かかるＭＯＳＦＥＴＱ３とＱ４を発振周
波数の制御電圧に対応した制御電流が流れるようにする
ものである。FIG. 6 is a schematic circuit diagram of one embodiment of the PLL circuit PLL1 used in the present invention. V
A ring oscillator is used for the CO (voltage controlled oscillation) circuit. That is, the operating current is supplied to the N-channel type MOSFET Q1 and the P-channel type MOSFET Q2.
The current is supplied from the FET Q3 and the P-channel MOSFET Q4, and a control current corresponding to the control voltage of the oscillation frequency flows through the MOSFETs Q3 and Q4.
【００１８】上記制御電圧は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ３のゲートに直接印加さされる。かかるＭＯ
ＳＦＥＴＱ３は、電圧／電流変換動作を行い、制御電圧
に対応された制御電流を形成する電流源ＭＯＳＦＥＴと
して動作する。上記制御電圧は、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５により電流信号に変換される。この変換され
たドレイン電流は、ダイオード形態にされたＰチャンネ
ル型ＭＯＳＦＥＴＱ６に供給される。このＰチャンネル
型ＭＯＳＦＥＴＱ６と上記Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ４とは電流ミラー形態とされ、ＭＯＳＦＥＴＱ４から
上記制御電圧に対応された動作電流を形成されて上記Ｃ
ＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴＱ
２に供給される。同図では、上記ＣＭＯＳインバータ回
路を含めて同様な５個のＣＭＯＳインバータ回路がリン
グ状に縦列形態に接続される。他のＣＭＯＳインバータ
回路も、上記ＭＯＳＦＥＴＱ１〜Ｑ４と同様なＭＯＳＦ
ＥＴにより構成される。The control voltage is controlled by the N-channel type MO.
It is applied directly to the gate of SFET Q3. Such MO
The SFET Q3 performs a voltage / current conversion operation and operates as a current source MOSFET that forms a control current corresponding to the control voltage. The control voltage is an N-channel type MOS
It is converted into a current signal by the FET Q5. The converted drain current is supplied to a diode-shaped P-channel MOSFET Q6. The P-channel MOSFET Q6 and the P-channel MOSFET
Q4 is in the form of a current mirror, and an operating current corresponding to the control voltage is formed from the MOSFET Q4.
P-channel MOSFET Q of MOS inverter circuit
2 is supplied. In the figure, five similar CMOS inverter circuits including the above-mentioned CMOS inverter circuit are connected in a cascade in a ring shape. Other CMOS inverter circuits also have MOSFs similar to the MOSFETs Q1 to Q4.
It is composed of ET.
【００１９】このＶＣＯ回路において、例えば制御電圧
が低くされると、各ＣＭＯＳインバータ回路に流れる動
作電流が減少する。このようなＣＭＯＳインバータ回路
の動作電流が減少すると、ＣＭＯＳインバータ回路の出
力信号により次段のＣＭＯＳインバータ回路の入力容量
の充電又は放電電流が減少させられる結果、信号遅延時
間が増大して発振周波数を低下させる。逆に、制御電圧
が高くされると、各ＣＭＯＳインバータ回路に流れる動
作電流が増加する。このようなＣＭＯＳインバータ回路
の動作電流が増加すると、ＣＭＯＳインバータ回路の出
力信号により次段のＣＭＯＳインバータ回路の入力容量
の充電又は放電電流が増加させられる結果、信号遅延時
間が減少して発振周波数を高くさせる。このようにし
て、制御電圧に対応した発振パルスが得られる。In this VCO circuit, for example, when the control voltage is lowered, the operating current flowing through each CMOS inverter circuit decreases. When the operating current of such a CMOS inverter circuit decreases, the charge or discharge current of the input capacitance of the next-stage CMOS inverter circuit decreases due to the output signal of the CMOS inverter circuit. As a result, the signal delay time increases and the oscillation frequency decreases. Lower. Conversely, when the control voltage is increased, the operating current flowing through each CMOS inverter circuit increases. When the operating current of the CMOS inverter circuit increases, the charge or discharge current of the input capacitance of the next-stage CMOS inverter circuit increases due to the output signal of the CMOS inverter circuit. As a result, the signal delay time decreases and the oscillation frequency decreases. Make it higher. Thus, an oscillation pulse corresponding to the control voltage is obtained.
【００２０】上記ＶＣＯ回路の出力信号は、出力回路Ｄ
Ｖを通して前記出力クロック信号ＣＬＫ１を形成する。
半導体集積回路装置ＩＣに形成される位相調整回路を構
成する他のＰＬＬ回路ＰＬＬ２とＰＬＬ３も上記と同じ
回路により構成され、前記のような出力クロック信号Ｃ
ＬＫ２、ＣＬＫ３を形成する。The output signal of the VCO circuit is
V to form the output clock signal CLK1.
The other PLL circuits PLL2 and PLL3 constituting the phase adjusting circuit formed in the semiconductor integrated circuit device IC are also constituted by the same circuit as described above, and the output clock signal C
LK2 and CLK3 are formed.
【００２１】入力クロック信号ＣＬＫは、位相比較器の
一方の入力に供給される。上記出力回路ＤＶを通して出
力されたクロック信号ＣＬＫ１は、ＦＢ負荷を通して上
記位相比較器の他方の入力に供給される。位相比較器
は、上記入力クロック信号ＣＬＫと、上記ＦＢ負荷を通
して遅延されたクロック信号ＣＬＫ１’位相差（周波数
差）出力を形成し、ループフィルタはそれを平滑して制
御電圧ＶＦを形成して、両入力信号ＣＬＫとＣＬＫ１’
とが一致するようにＶＣＯ回路を制御する。The input clock signal CLK is supplied to one input of a phase comparator. The clock signal CLK1 output through the output circuit DV is supplied to the other input of the phase comparator through an FB load. The phase comparator forms the input clock signal CLK and the clock signal CLK1 'phase difference (frequency difference) output delayed through the FB load, and the loop filter smooths it to form the control voltage VF, Both input signals CLK and CLK1 '
The VCO circuit is controlled so as to match.
【００２２】例えば、メモリや各種周辺回路を構成する
半導体集積回路装置では、それが搭載されるマイクロコ
ンピュータシステムのシステムクロックが入力されてそ
れに同期した内部クロック信号を発生させる。この場合
には、マイクロプロセッサからのアドレス信号やデータ
の取り込みおいて、セットアップタイムとホールドタイ
ムを、信号伝送経路での遅延を考慮して、最適にするた
めに位相調整回路での位相差の調整が役立つものとな
る。For example, in a semiconductor integrated circuit device constituting a memory or various peripheral circuits, a system clock of a microcomputer system in which the device is mounted is input and an internal clock signal synchronized therewith is generated. In this case, in taking in address signals and data from the microprocessor, adjustment of the phase difference by the phase adjustment circuit to optimize the setup time and the hold time in consideration of the delay in the signal transmission path. Will be useful.
【００２３】図７には、差動ゲートを用いたＶＣＯ回路
の一実施例の回路図が示されている。複数の差動ゲート
をリング状に接続することにより、いわゆるリングオシ
レータと言われる発振回路が構成される。リングオシレ
ータの出力は、レベル変換部を介して出力される。上記
差動ゲートは、Ｎチャンネル型ＭＯＳＦＥＴの差動トラ
ンジスタ対と、抵抗と信号振幅をクランプするダイオー
ド接続したＰチャンネル型ＭＯＳＦＥＴとを並列接続し
た負荷と、制御電圧ＶＦをゲートに受けるＮチャンネル
型ＭＯＳＦＥＴとで構成される。制御電圧ＶＦが変化す
ると、差動トランジスタ対へのバイアス電流が変化する
ため、差動ゲートの回路ディレイが変化し、発振周波数
が変化する。FIG. 7 is a circuit diagram showing one embodiment of a VCO circuit using a differential gate. By connecting a plurality of differential gates in a ring shape, an oscillation circuit called a so-called ring oscillator is formed. The output of the ring oscillator is output via the level converter. The differential gate includes a differential transistor pair of an N-channel MOSFET, a load in which a diode-connected P-channel MOSFET that clamps a resistance and a signal amplitude is connected in parallel, and an N-channel MOSFET that receives a control voltage VF at its gate. It is composed of When the control voltage VF changes, the bias current to the differential transistor pair changes, so that the circuit delay of the differential gate changes and the oscillation frequency changes.
【００２４】差動ゲートの信号振幅は、ダイオード接続
したＰチャンネル型ＭＯＳＦＥＴにより小振幅にクラン
プされているために回路ディレイが小さくて高周波数の
発振を実現できるが、その小振幅信号ＶＡＰ、ＶＡＮを
電源電圧の振幅まで増幅した発振信号ＣＫとして出力す
るためにレベル変換回路（差動アンプ＋ＣＭＯＳインバ
ータ回路）が必要になる。Since the signal amplitude of the differential gate is clamped at a small amplitude by a diode-connected P-channel MOSFET, a circuit delay is small and high-frequency oscillation can be realized. A level conversion circuit (differential amplifier + CMOS inverter circuit) is required to output the oscillation signal CK amplified to the amplitude of the power supply voltage.
【００２５】図８には、上記ＰＬＬ回路を構成する位相
比較器の一実施例の回路図が示されている。この位相比
較回路は、その内部ノード及び出力の状態に応じて、入
力信号ＩＮ１（ＣＬＫ）、ＩＮ２（ＣＬＫ１’）の立ち
上がりのときだけ出力ＵＰ、ＤＷＮが変化するエッジト
リガ型の回路であり、入力信号のレベルにかかわらず出
力は３通りの状態が存在する。この位相比較回路の入出
力状態が、下記に示した表１としてまとめてある。これ
以上位相比較回路の説明は省略するが、上記に示した入
出力状態表から、位相比較回路の動作は理解されるであ
ろう。FIG. 8 is a circuit diagram showing one embodiment of the phase comparator constituting the PLL circuit. This phase comparison circuit is an edge trigger type circuit in which the outputs UP and DWN change only when the input signals IN1 (CLK) and IN2 (CLK1 ') rise according to the state of the internal node and the output. Regardless of the signal level, the output has three states. The input / output states of this phase comparison circuit are summarized in Table 1 below. Although the description of the phase comparison circuit is omitted, the operation of the phase comparison circuit will be understood from the input / output state table described above.
【００２６】 ＊はドントケア（don't care) ただし、立ち上がりエッジは除く。[0026] * Indicates don't care, except for rising edges.
【００２７】図９には、この発明に係る光インターコネ
クタシステムの一実施例のブロック図が示されている。
送信モジュールでは、論理回路や信号伝送経路等の遅延
によって、クロック信号とそれに同期して形成されたデ
ータとの間で位相ずれが発生した場合、前記のようなＰ
ＬＬ回路によって複数通りの位相差を持ったクロック信
号が形成され、その中で送信すべきデータＤＡＴＡに対
応した最適なクロック信号ＣＬＫ’が図示しない適当な
選択回路により選択される。これらのクロック信号ＣＬ
Ｋ’と上記データＤＡＴＡは、レーザー駆動回路１と２
に入力されて、レーザーダイオードによってそれぞれ光
信号に変換される。FIG. 9 is a block diagram showing one embodiment of the optical interconnect system according to the present invention.
In the transmission module, when a phase shift occurs between a clock signal and data formed in synchronization with the clock signal due to a delay of a logic circuit, a signal transmission path, or the like, the aforementioned P
Clock signals having a plurality of phase differences are formed by the LL circuit, and an optimum clock signal CLK 'corresponding to data DATA to be transmitted is selected by a suitable selection circuit (not shown). These clock signals CL
K ′ and the data DATA are the laser drive circuits 1 and 2
And converted into an optical signal by a laser diode.
【００２８】上記光信号は、光フェイバーからなる伝送
路を通して受信モジュールに伝えられる。受信モジュー
ルでは、ホトダイオードと演算増幅回路により電気信号
に変換するという光増幅器１と２を有し、上記クロック
信号ＣＬＫ’とデータＤＡＴＡ光信号を電気信号として
受信して所定の信号処理を行う。The above optical signal is transmitted to the receiving module through a transmission line including an optical fiber. The receiving module has optical amplifiers 1 and 2 that convert the signals into electric signals by a photodiode and an operational amplifier circuit, and receives the clock signal CLK ′ and the data DATA optical signal as electric signals to perform predetermined signal processing.
【００２９】上記のように送信モジュールでは、伝送す
べきデータＤＡＴＡに対して最適なタイミングを持つク
ロック信号ＣＬＫ’が前記のような複数のＰＬＬ回路を
持つ位相調整回路で形成され適当な選択回路により選ば
れている。そして、かかるクロック信号ＣＬＫ’とそれ
に同期したデータＤＡＴＡとは、光ファイバー等の信号
伝送路を伝達させるものであるので、受信モジュールで
はそこでの信号遅延を無視して良いからシステム全体と
しての信号遅延を考慮した時間マージンの設定が不要に
なって高速な信号伝送及び信号処理が可能になるもので
ある。As described above, in the transmission module, the clock signal CLK 'having the optimum timing for the data DATA to be transmitted is formed by the phase adjustment circuit having the plurality of PLL circuits as described above, and is appropriately selected by the selection circuit. Have been chosen. Since the clock signal CLK ′ and the data DATA synchronized with the clock signal CLK ′ are transmitted through a signal transmission path such as an optical fiber, the signal delay in the receiving system can be ignored in the receiving module. This eliminates the need for setting the time margin in consideration, and enables high-speed signal transmission and signal processing.
【００３０】図１０には、この発明に係るデジタル信号
処理を行うシステムの一実施例の概略ブロック図が示さ
れている。この実施例では、マザーボードと呼ばれる実
装基板上に、クロック信号を必要とする回路、例えばフ
リップフロップ回路が搭載されている。このフリップフ
ロップ回路に供給されるクロック信号ＣＬＫを、前記位
相調整回路のＰＬＬ１で形成されたクロック信号ＣＬＫ
１として用いる。このフリップフロップ回路に供給され
る入力データＤＡＴＡを形成する論理回路ＬＯＧは、ク
ロック信号ＣＬＫ２に同期して一定の信号処理を行うよ
うにされる。この場合、論理回路での信号処理に対応し
て、フリップフロップ回路に入力される入力データには
信号遅延が発生する。FIG. 10 is a schematic block diagram showing an embodiment of a system for performing digital signal processing according to the present invention. In this embodiment, a circuit that requires a clock signal, for example, a flip-flop circuit is mounted on a mounting board called a motherboard. The clock signal CLK supplied to the flip-flop circuit is changed to the clock signal CLK formed by the PLL 1 of the phase adjustment circuit.
Used as 1. The logic circuit LOG forming the input data DATA supplied to the flip-flop circuit performs a certain signal processing in synchronization with the clock signal CLK2. In this case, a signal delay occurs in the input data input to the flip-flop circuit in accordance with the signal processing in the logic circuit.
【００３１】そこで、この実施例のシステムでは、２つ
のＰＬＬ回路を用い、上記論理回路での信号遅延に相当
する位相差を上記ＰＬＬ１とＰＬＬ２のＦＢ負荷の差
分、例えば前記キャパシタを用いた場合には、容量値に
必要な位相差に対応した差を持たせるようにするもので
ある。この結果、クロック信号ＣＬＫ２に対してクロッ
ク信号ＣＬＫ１の位相が遅らされ、論理回路から出力さ
れるデータに同期したクロック信号ＣＬＫ１を得ること
ができる。例えば、上記フリップフロップ回路は、それ
自体が１つの半導体集積回路装置であり、論理回路ＬＯ
Ｇは簡単なＴＴＬ等のゲート回路である。Therefore, in the system of this embodiment, two PLL circuits are used, and the phase difference corresponding to the signal delay in the logic circuit is determined by the difference between the FB load of the PLL1 and the PLL2, for example, when the capacitor is used. Is to make the capacitance value have a difference corresponding to the necessary phase difference. As a result, the phase of the clock signal CLK1 is delayed with respect to the clock signal CLK2, and the clock signal CLK1 synchronized with the data output from the logic circuit can be obtained. For example, the flip-flop circuit itself is one semiconductor integrated circuit device, and the logic circuit LO
G is a simple gate circuit such as TTL.
【００３２】図１１には、この発明が適用されたメモリ
モジュールの一実施例の構成図が示されている。この実
施例のメモリモジュールは、モジュールボード（実装基
板）上に複数個からなるＳＤＲＡＭ（シンクロナス・ダ
イナミック型ＲＡＭ（ランダム・アクセス・メモリ））
チップとコントロールチップとが搭載されて構成され
る。FIG. 11 is a block diagram showing one embodiment of a memory module to which the present invention is applied. The memory module of this embodiment is composed of a plurality of SDRAMs (synchronous dynamic RAMs (random access memories)) on a module board (mounting board).
A chip and a control chip are mounted and configured.
【００３３】このコントロールチップは、その拡大図に
示すように、複数のＳＤＲＡＭに対して共通にアドレス
信号Ａ０〜Ａｉを供給するアドレスバッファＡＤＢ、及
びコマンドを構成する／ＲＡＳ、／ＣＡＳ，／ＷＥ，／
ＯＥ及び／ＣＫＥ等の各種制御信号を供給するコントロ
ールバッファＣＳＢと、位相調整回路を構成する複数の
ＰＬＬ回路ＰＬＬ１〜ＰＬＬ４から構成される。As shown in the enlarged view of this control chip, this control chip has an address buffer ADB for supplying address signals A0 to Ai commonly to a plurality of SDRAMs, and / RAS, / CAS, / WE, which constitute a command. /
It comprises a control buffer CSB for supplying various control signals such as OE and / CKE, and a plurality of PLL circuits PLL1 to PLL4 constituting a phase adjustment circuit.
【００３４】ＳＤＲＡＭチップのそれぞれは、従来のシ
ンクロナス方式の標準的なダイナミック型ＲＡＭから構
成される。例えば、４×１６Ｍ（＝６４Ｍ）ビットのよ
うな記憶容量を持つようにされ、それが８個設けれらる
ことによって、８×４＝３２ビット×１６Ｍのようなメ
モリモジュール（ＤＩＭＭ）を構成するものである。上
記メモリモジュールの複数個は、その接続電極がマザー
ボードに設けられた複数のコネクタに挿入されることに
よって、１つのメモリボードを構成する。Each of the SDRAM chips is composed of a standard dynamic RAM of a conventional synchronous system. For example, a memory module (DIMM) such as 8 × 4 = 32 bits × 16M is configured by providing a storage capacity of 4 × 16M (= 64M) bits and providing eight of them. Is what you do. A plurality of the memory modules constitute one memory board by connecting the connection electrodes to a plurality of connectors provided on the motherboard.
【００３５】上記のようにメモリモジュールにおけるア
ドレス端子や制御端子は、８個のＳＤＲＡＭが並列に接
続される。それ故、それ自体が比較的大きな入力容量を
持つので、他のメモリモジュールの入力容量と容量分離
するためにコントロールチップにアドレスバッファやコ
ントロールバッファが設けられる。これに対して、ＳＤ
ＲＡＭの入出力端子Ｉ／Ｏは、メモリモジュールでは互
いに分離されて前記のように８×４＝３２ビット構成に
される。したがって、メモリモジュールが接続されるマ
ザーボードの各データバスに対しては、１つのモジュー
ル当たり１つのＳＤＲＡＭの入出力端子しか接続されな
いので、その入力容量は小さくなるために前記のような
バッファ回路は設けらていない。As described above, eight SDRAMs are connected in parallel to the address terminal and the control terminal in the memory module. Therefore, the control chip itself has a relatively large input capacity, and an address buffer and a control buffer are provided in the control chip in order to separate the capacity from the input capacity of another memory module. In contrast, SD
The input / output terminals I / O of the RAM are separated from each other in the memory module and have a 8 × 4 = 32 bit configuration as described above. Therefore, since only one input / output terminal of one SDRAM is connected to each data bus of the motherboard to which the memory module is connected, the buffer circuit as described above is provided to reduce the input capacity. I have not.
【００３６】この実施例では、特に制限されないが、横
長のメモリモジュールの実装基板の中央部にコントロー
ルチップが設けられ、左右に４個ずつのＳＤＲＡＭを配
置している。それ故、コントロールチップを上記実装基
板の端部に設けた場合のコントロールチップから最遠端
のＳＤＲＡＭまでの距離を半分にすることができる。し
かしながら、高速化のためにクロック信号の周波数を高
くした場合には、コントロールチップと個々のＳＤＲＡ
Ｍとの間の信号経路の相違による信号遅延が無視できな
くなる。In this embodiment, although not particularly limited, a control chip is provided at the center of the mounting substrate of the horizontally long memory module, and four SDRAMs are arranged on the right and left sides. Therefore, when the control chip is provided at the end of the mounting board, the distance from the control chip to the farthest end SDRAM can be halved. However, when the frequency of the clock signal is increased for speeding up, the control chip and the individual SDRA
The signal delay due to the difference in the signal path from M cannot be ignored.
【００３７】つまり、書き込みデータや読み出しデータ
をクロック信号ＣＬＫに同期して入力し、あるいは出力
させるＳＤＲＡＭでは、位相調整回路とＳＤＲＡＭまで
の距離と、メモリモジュールの電極からＳＤＲＡＭの入
出力端子までの距離がばらばらになってしまい、そこで
の信号遅延差が大きな問題になる。この実施例では、こ
のように信号経路が異なるクロック信号とデータ信号等
との信号遅延差を上記位相調整回路を構成する複数のＰ
ＬＬ回路で形成されたクロック信号で補正することがで
きるので、上記クロック信号の１周期に上記遅延差に対
応した時間マージンを設定する必要がなく、その分周波
数を高くすることができるので動作の高速化が図られる
とともに、クロック信号に同期したデータの取り込み動
作の時間マージンを大きくとれるので安定的な動作を行
うことができる。That is, in an SDRAM that inputs or outputs write data or read data in synchronization with the clock signal CLK, the distance between the phase adjustment circuit and the SDRAM and the distance between the electrode of the memory module and the input / output terminal of the SDRAM. And the signal delay difference there is a big problem. In this embodiment, the signal delay difference between the clock signal and the data signal having different signal paths is determined by the plurality of Ps constituting the phase adjustment circuit.
Since the correction can be performed with the clock signal formed by the LL circuit, it is not necessary to set a time margin corresponding to the delay difference in one cycle of the clock signal, and the frequency can be increased by that amount, so that the operation can be improved. Higher speed can be achieved, and a large time margin can be provided for the operation of fetching data synchronized with the clock signal, so that a stable operation can be performed.
【００３８】なお、クロック信号とアドレス信号やコマ
ンドとの関係は、上記のようなコントロールバッファを
用いた場合には、コントロールバッファと各ＳＤＲＡＭ
との間の各信号線相互では、配線長がほぼ同じになるの
で実質的に等長配線となるものである。アドレス信号や
制御信号も実装基板の電極及び配線を通して供給する場
合、上記同様にクロック信号との間で信号遅延差が生じ
ると考えられるので、それを上記同様に位相調整回路の
上記複数のＰＬＬ回路の組み合わせで補正するようにす
ることができる。When the above-mentioned control buffer is used, the relationship between the clock signal and the address signal or command is determined by the control buffer and each SDRAM.
Since the signal lengths of the signal lines between the two lines are substantially the same, they are substantially equal-length wirings. When the address signal and the control signal are also supplied through the electrodes and the wiring of the mounting board, it is considered that a signal delay difference occurs between the clock signal and the plurality of PLL circuits of the phase adjustment circuit as described above. The correction can be made by a combination of.
【００３９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 入力クロック信号と、それに対して所定の位相
差を設定する第１と第２の遅延手段をそれぞれ通して遅
延させた第１と第２の出力クロック信号とを比較してそ
れぞれ同期化させ、上記第１と第２の出力クロック信号
と上記入力クロック信号との間で上記所定の位相差を持
つようにした第１と第２のＰＬＬ回路を用い、かかる第
１と第２のＰＬＬ回路は１つの半導体集積回路装置で構
成し、上記第１と第２の遅延手段をその外付部品で構成
して上記入力クロック信号と第１と第２の出力クロック
信号、あるいは第１と第２の出力クロック信号との間で
位相差を持たせたクロック信号を形成することにより、
素子のプロセスバラツキに影響されないで、上記遅延手
段あるいは遅延手段相互の遅延時間差に対応した位相差
を持つクロック信号を形成することができるという効果
が得られる。The operation and effect obtained from the above embodiment are as follows. That is, (1) The input clock signal is compared with the first and second output clock signals delayed through first and second delay means for setting a predetermined phase difference with respect to the input clock signal, respectively. The first and second PLL circuits are synchronized so as to have the predetermined phase difference between the first and second output clock signals and the input clock signal. Is constituted by one semiconductor integrated circuit device, the first and second delay means are constituted by external components thereof, and the input clock signal and the first and second output clock signals or the first By forming a clock signal having a phase difference between the second clock signal and the second output clock signal,
An effect is obtained that a clock signal having a phase difference corresponding to the delay time difference between the delay means or the delay means can be formed without being affected by process variations of the elements.
【００４０】（２） 上記第１及び第２の遅延手段に遅
延時間を可変にする機能を持たせることにより、実際の
回路動作に見合った位相差の設定を可能にすることがで
きるという効果が得られる。(2) By providing the first and second delay means with a function of making the delay time variable, it is possible to set a phase difference suitable for the actual circuit operation. can get.
【００４１】（３） 上記第１及び第２の遅延手段を容
量素子により構成することにより、位相差と容量値との
関係が直線的となり、位相差設定が容易に行えるという
効果が得られる。(3) Since the first and second delay means are composed of capacitive elements, the relationship between the phase difference and the capacitance value becomes linear, and the effect of easily setting the phase difference can be obtained.
【００４２】（４） 入力クロック信号と、それに対し
て所定の位相差を設定する第１と第２の遅延手段をそれ
ぞれ通して遅延させた第１と第２の出力クロック信号と
を比較してそれぞれ同期化させ、上記第１と第２の出力
クロック信号と上記入力クロック信号との間で上記所定
の位相差を持つようにした第１と第２のＰＬＬ回路を用
い、かかる第１と第２のＰＬＬ回路は１つの半導体集積
回路装置で構成し、上記第１と第２の遅延手段をその外
付部品で構成して上記入力クロック信号と第１と第２の
出力クロック信号、あるいは第１と第２の出力クロック
信号との間で位相差を持たせたクロック信号を形成する
ことにより、素子のプロセスバラツキに影響されない
で、上記遅延手段あるいは遅延手段相互の遅延時間差に
対応した位相差を持つクロック信号を形成し伝送しすべ
きデータと、上記複数のクロック信号の中から伝送すべ
きデータの位相に対応したものとをレーザーダイオード
駆動回路により光信号に変換して伝送し、ホトダイオー
ドを用いた光増幅器により受信するとにより、高速な信
号伝送が可能な光インターコネクタシステムを実現する
ことができるという効果が得られる。(4) The input clock signal is compared with the first and second output clock signals delayed through first and second delay means for setting a predetermined phase difference with respect to the input clock signal. The first and second PLL circuits are respectively synchronized so as to have the predetermined phase difference between the first and second output clock signals and the input clock signal. The second PLL circuit is constituted by one semiconductor integrated circuit device, and the first and second delay means are constituted by external components, and the input clock signal and the first and second output clock signals, or By forming a clock signal having a phase difference between the first output clock signal and the second output clock signal, the phase difference corresponding to the delay time difference between the delay means or the delay means can be obtained without being affected by process variations of elements. have The data to be transmitted by forming a clock signal and the one corresponding to the phase of the data to be transmitted from the plurality of clock signals are converted into an optical signal by a laser diode driving circuit and transmitted, and a photodiode is used. Receiving the signal by the optical amplifier has an effect of realizing an optical interconnect system capable of high-speed signal transmission.
【００４３】（５） 互いに位相が異なる複数のクロッ
ク信号を形成する位相調整回路と、上記複数のクロック
信号が実装基板上に形成された配線を通して供給される
複数の半導体集積回路装置とを備えたシステムにおい
て、入力クロック信号と、それに対して所定の位相差を
設定する第１と第２の遅延手段をそれぞれ通して遅延さ
せた第１と第２の出力クロック信号とを比較してそれぞ
れ同期化させ、上記第１と第２の出力クロック信号と上
記入力クロック信号との間で上記所定の位相差を持つよ
うにした第１と第２のＰＬＬ回路を用い、上記入力クロ
ック信号と第１と第２の出力クロック信号、あるいは第
１と第２の出力クロック信号との間で位相差を持たせる
ことにより、高い精度で上記クロック信号の位相差を設
定することができるから、上記クロック信号とそれに対
応した信号とのタイミングを最適化が図られ、システム
の高速化あるいは動作の安定化を実現することができる
という効果が得られる。(5) A phase adjusting circuit for forming a plurality of clock signals having different phases from each other, and a plurality of semiconductor integrated circuit devices to which the plurality of clock signals are supplied through wiring formed on a mounting substrate. In the system, the input clock signal is compared with the first and second output clock signals respectively delayed by first and second delay means for setting a predetermined phase difference with respect to the input clock signal, and synchronized. And using the first and second PLL circuits having the predetermined phase difference between the first and second output clock signals and the input clock signal, using the input clock signal and the first and second PLL circuits. By providing a phase difference between the second output clock signal or the first and second output clock signals, can the phase difference between the clock signals be set with high accuracy? Therefore, the timing between the clock signal and the signal corresponding to the clock signal can be optimized, and the effect of achieving high-speed system or stable operation can be obtained.
【００４４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＰＬ
Ｌ回路を構成するＶＣＯは、差動回路と一対のキャパシ
タとを用いて上記キャパシタの充電と放電とを交互に行
うような発振回路を用い、制御電圧により上記充放電電
流を制御するもの等何で有ってもよい。ＰＬＬ回路を構
成する他の回路も前記と同様な動作を行うものであれば
何であってもよい。ＰＬＬ回路の数は、必要なクロック
信号の数に応じて決めるようにすればよい。この発明
は、位相差を持つ複数のクロック信号を形成する位相調
整回路及びそれが用いられる光インターコネクタシステ
ムに広く利用することができる。Although the invention made by the inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the above embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say. For example, PL
The VCO that constitutes the L circuit uses an oscillation circuit that alternately charges and discharges the capacitor using a differential circuit and a pair of capacitors, and controls the charge / discharge current with a control voltage. May be. Other circuits constituting the PLL circuit may be of any type as long as they perform the same operation as described above. The number of PLL circuits may be determined according to the number of required clock signals. INDUSTRIAL APPLICABILITY The present invention can be widely used for a phase adjustment circuit for forming a plurality of clock signals having a phase difference and an optical interconnect system using the same.
【００４５】[0045]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、入力クロック信号と、それ
に対して所定の位相差を設定する第１と第２の遅延手段
をそれぞれ通して遅延させた第１と第２の出力クロック
信号とを比較してそれぞれ同期化させ、上記第１と第２
の出力クロック信号と上記入力クロック信号との間で上
記所定の位相差を持つようにした第１と第２のＰＬＬ回
路を用い、かかる第１と第２のＰＬＬ回路は１つの半導
体集積回路装置で構成し、上記第１と第２の遅延手段を
その外付部品で構成して上記入力クロック信号と第１と
第２の出力クロック信号、あるいは第１と第２の出力ク
ロック信号との間で位相差を持たせたクロック信号を形
成することにより、素子のプロセスバラツキに影響され
ないで、上記遅延手段あるいは遅延手段相互の遅延時間
差に対応した位相差を持つクロック信号を形成すること
ができる。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, the input clock signal is compared with the first and second output clock signals delayed through first and second delay means for setting a predetermined phase difference with respect to the input clock signal, and are synchronized. , The first and second
The first and second PLL circuits having the predetermined phase difference between the output clock signal and the input clock signal are used as one semiconductor integrated circuit device. And wherein the first and second delay means are constituted by external parts thereof, and are provided between the input clock signal and the first and second output clock signals or the first and second output clock signals. By forming a clock signal having a phase difference in (1), a clock signal having a phase difference corresponding to the delay means or the delay time difference between the delay means can be formed without being affected by process variations of elements.
【図１】この発明に係る位相調整回路の一実施例を示す
ブロック図である。FIG. 1 is a block diagram showing one embodiment of a phase adjustment circuit according to the present invention.
【図２】図１の位相調整回路に用いられるフィードバッ
ク負荷としてキャパシタを用いた場合のキャパシタと位
相差の関係を示す特性図である。FIG. 2 is a characteristic diagram showing a relationship between a capacitor and a phase difference when a capacitor is used as a feedback load used in the phase adjustment circuit of FIG. 1;
【図３】この発明に係る位相調整回路の他の一実施例を
示すブロック図である。FIG. 3 is a block diagram showing another embodiment of the phase adjustment circuit according to the present invention.
【図４】この発明に係る位相調整回路の他の一実施例を
示すブロック図である。FIG. 4 is a block diagram showing another embodiment of the phase adjustment circuit according to the present invention.
【図５】この発明に係る位相調整回路の他の一実施例を
示すブロック図である。FIG. 5 is a block diagram showing another embodiment of the phase adjustment circuit according to the present invention.
【図６】この発明に用いられるＰＬＬ回路の一実施例を
示す概略回路図である。FIG. 6 is a schematic circuit diagram showing one embodiment of a PLL circuit used in the present invention.
【図７】この発明に用いられる差動ゲートを用いたＶＣ
Ｏ回路の一実施例を示す回路図である。FIG. 7 shows a VC using a differential gate used in the present invention.
FIG. 3 is a circuit diagram illustrating an example of an O circuit.
【図８】この発明に用いられるＰＬＬ回路を構成する位
相比較器の一実施例を示す回路図である。FIG. 8 is a circuit diagram showing one embodiment of a phase comparator constituting a PLL circuit used in the present invention.
【図９】この発明に係る光インターコネクタシステムの
一実施例を示すブロック図である。FIG. 9 is a block diagram showing one embodiment of an optical interconnect system according to the present invention.
【図１０】この発明に係るデジタル信号処理を行うシス
テムの一実施例を示す概略ブロック図である。FIG. 10 is a schematic block diagram showing one embodiment of a system for performing digital signal processing according to the present invention.
【図１１】この発明が適用されたメモリモジュールの一
実施例を示す構成図である。FIG. 11 is a configuration diagram showing one embodiment of a memory module to which the present invention is applied.
ＰＬＬ１〜ＰＬＬ４…ＰＬＬ回路、Ｂ１〜Ｂ７…バッフ
ァ回路、Ｌ１〜Ｌ３…プリント配線、Ｑ１〜Ｑ６…ＭＯ
ＳＦＥＴ、ＮＤ１〜ＮＤ８…Ｎチャンネル型ＭＯＳＦＥ
Ｔ、ＰＬ１〜ＰＬ７…Ｐチャンネル型ＭＯＳＦＥＴ、Ｎ
Ｃ…Ｎチャンネル型ＭＯＳＦＥ、ＬＯＧ…論理回路、Ａ
ＤＢ…アドレスバッファ、ＣＳＢ…コントロールバッフ
ァ。PLL1 to PLL4 PLL circuit, B1 to B7 buffer circuit, L1 to L3 printed wiring, Q1 to Q6 MO
SFET, ND1 to ND8 ... N-channel type MOSFE
T, PL1 to PL7 ... P-channel MOSFET, N
C: N-channel type MOSFE, LOG: Logic circuit, A
DB: address buffer, CSB: control buffer.
フロントページの続き (72)発明者 新井 寿和 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 渡辺 丘 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 神谷 幸也 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5J106 AA04 BB03 CC20 CC30 CC38 CC42 CC58 CC59 DD01 JJ01 KK02 KK36 LL01 LL02 5K002 AA01 AA03 AA05 BA13 BA15 BA16 FA01 GA07 Continuing on the front page (72) Inventor Toshikazu Arai 5-2-12-1 Kamimizuhoncho, Kodaira-shi, Tokyo Inside of Hitachi Super SII Systems Inc. 5-22-1 Hitachi Hitachi, Ltd. SII Systems (72) Inventor Yuya Kamiya 5-2-1, Josuihoncho, Kodaira-shi, Tokyo F-term in the Semiconductor Group, Hitachi, Ltd. (Reference) 5J106 AA04 BB03 CC20 CC30 CC38 CC42 CC58 CC59 DD01 JJ01 KK02 KK36 LL01 LL02 5K002 AA01 AA03 AA05 BA13 BA15 BA16 FA01 GA07
Claims (4)
の位相差を設定する第１の遅延手段を通して遅延させた
第１の出力クロック信号とを比較し、上記入力クロック
信号とかかる遅延させた第１の出力クロック信号を同期
化させ、上記第１の出力クロック信号と入力クロック信
号との間で上記所定の位相差を持つようにした上記第１
の出力クロック信号を形成する第１のＰＬＬ回路と、 上記入力クロック信号と、上記入力信号又は上記第１の
出力信号に対して所定の位相差を設定する第２の遅延手
段を通して遅延させた第２の出力クロック信号とを比較
し、上記入力クロック信号とかかる遅延させた第２の出
力クロック信号を同期化させ、上記第２の出力クロック
信号と入力クロック信号又は第１の出力クロック信号と
の間で上記所定の位相差を持つようにした上記第２のＰ
ＬＬ回路とを含み、 上記第１及び第２のＰＬＬ回路は、１つの半導体集積回
路装置に内蔵され、 上記第１と第２の遅延手段は、上記半導体集積回路装置
の外付部品により形成されるものであることを特徴とす
る位相調整回路。An input clock signal is compared with a first output clock signal delayed through first delay means for setting a predetermined phase difference with respect to the input clock signal, and the input clock signal is compared with the delayed output clock signal. The first output clock signal is synchronized with the first output clock signal to have the predetermined phase difference between the first output clock signal and the input clock signal.
A first PLL circuit that forms an output clock signal of the first clock signal; and a second PLL circuit that delays the input clock signal through second delay means that sets a predetermined phase difference with respect to the input signal or the first output signal. The second output clock signal is compared with the second output clock signal, and the input clock signal is synchronized with the delayed second output clock signal, so that the second output clock signal and the input clock signal or the first output clock signal are synchronized. The second P having the predetermined phase difference between
Wherein the first and second PLL circuits are incorporated in one semiconductor integrated circuit device, and the first and second delay means are formed by external components of the semiconductor integrated circuit device. A phase adjustment circuit characterized in that:
機能を持つものであることを特徴とする位相調整回路。2. The phase adjustment circuit according to claim 1, wherein said first and second delay means have a function of making a delay time variable.
れるものであることを特徴とする位相調整回路。3. The phase adjustment circuit according to claim 1, wherein the first and second delay means are constituted by a capacitive element.
の位相差を設定する第１の遅延手段を通して遅延させた
第１の出力クロック信号とを比較し、上記入力クロック
信号とかかる遅延させた第１の出力クロック信号を同期
化させ、上記第１の出力クロック信号と入力クロック信
号との間で上記所定の位相差を持つようにした上記第１
の出力クロック信号を形成する第１のＰＬＬ回路と、上
記入力クロック信号と、上記入力信号又は上記第１の出
力信号に対して所定の位相差を設定する第２の遅延手段
を通して遅延させた第２の出力クロック信号とを比較
し、上記入力クロック信号とかかる遅延させた第２の出
力クロック信号を同期化させ、上記第２の出力クロック
信号と入力クロック信号又は第１の出力クロック信号と
の間で上記所定の位相差を持つようにした上記第２のＰ
ＬＬ回路とを含み、上記第１及び第２のＰＬＬ回路は、
１つの半導体集積回路装置に内蔵され、上記第１と第２
の遅延手段は、上記半導体集積回路装置の外付部品によ
り形成されて互いに位相が調整された複数のクロック信
号を形成する位相調整回路と、伝送しすべきデータと、
上記複数のクロック信号の中から伝送すべきデータの位
相に対応したものとを受けてそれぞれレーザーダイオー
ドを駆動して光信号に変換して出力する送信回路とを備
えてなる送信モジュールと、 上記送信回路から出力されるクロック信号及びデータに
対応した光パルスを伝送させる光ケーブルと、 上記光ケーブルを通してそれぞれ伝送されたクロック信
号とデータをそれぞれ受信するホトダイオードを含んで
電気信号に変換する複数の光増幅器を備えた受信モジー
ルとを備えてなることを特徴とする光インターコネクタ
システム。4. An input clock signal is compared with a first output clock signal delayed through first delay means for setting a predetermined phase difference with respect to the input clock signal, and the input clock signal is compared with the delayed output clock signal. The first output clock signal is synchronized with the first output clock signal to have the predetermined phase difference between the first output clock signal and the input clock signal.
A first PLL circuit that forms the output clock signal of the first and second input clock signals, and a second PLL circuit that is delayed through second delay means that sets a predetermined phase difference with respect to the input signal or the first output signal. The second output clock signal is compared with the second output clock signal, and the input clock signal is synchronized with the delayed second output clock signal, so that the second output clock signal and the input clock signal or the first output clock signal are synchronized. The second P having the predetermined phase difference between
And the first and second PLL circuits include:
Embedded in one semiconductor integrated circuit device, the first and second
Delay means, a phase adjusting circuit formed by external components of the semiconductor integrated circuit device to form a plurality of clock signals whose phases are adjusted with each other, data to be transmitted,
A transmission module comprising: a transmission circuit that receives a signal corresponding to a phase of data to be transmitted from the plurality of clock signals, drives a laser diode to convert the signal into an optical signal, and outputs the optical signal. An optical cable for transmitting an optical pulse corresponding to a clock signal and data output from the circuit, and a plurality of optical amplifiers for converting the clock signal and the data transmitted through the optical cable into electrical signals including photodiodes for receiving the clock signal and the data, respectively. An optical interconnect system comprising a receiving module.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108962A JP2000307420A (en) | 1999-04-16 | 1999-04-16 | Phase adjustment circuit and optical interconnector system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108962A JP2000307420A (en) | 1999-04-16 | 1999-04-16 | Phase adjustment circuit and optical interconnector system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307420A true JP2000307420A (en) | 2000-11-02 |
Family
ID=14498082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11108962A Pending JP2000307420A (en) | 1999-04-16 | 1999-04-16 | Phase adjustment circuit and optical interconnector system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000307420A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7323942B2 (en) | 2005-01-06 | 2008-01-29 | Matsushita Electric Industrial Co., Ltd. | Dual loop PLL, and multiplication clock generator using dual loop PLL |
| KR20150009181A (en) * | 2013-07-16 | 2015-01-26 | 에스케이하이닉스 주식회사 | Semiconductor integrated circuit and clock synchronization method |
-
1999
- 1999-04-16 JP JP11108962A patent/JP2000307420A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7323942B2 (en) | 2005-01-06 | 2008-01-29 | Matsushita Electric Industrial Co., Ltd. | Dual loop PLL, and multiplication clock generator using dual loop PLL |
| KR20150009181A (en) * | 2013-07-16 | 2015-01-26 | 에스케이하이닉스 주식회사 | Semiconductor integrated circuit and clock synchronization method |
| KR102022645B1 (en) | 2013-07-16 | 2019-09-18 | 에스케이하이닉스 주식회사 | Semiconductor integrated circuit and clock synchronization method |
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