JP2000307074A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 トレンチキャパシタ上にエピ成長させる構造
において、ストレージ電極へのコンタクトのアスペクト
比が大きいことが問題であった。また、半導体装置の微
細化が進むにつれて、そのコンタクトの形成における合
わせずれの問題が生じる。 【解決手段】 トレンチキャパシタ上にエピ成長させる
プロセスで、エピ成長後にトレンチ上部にできる多結晶
部分を選択的に除去し、そこにコンタクトを形成する。
において、ストレージ電極へのコンタクトのアスペクト
比が大きいことが問題であった。また、半導体装置の微
細化が進むにつれて、そのコンタクトの形成における合
わせずれの問題が生じる。 【解決手段】 トレンチキャパシタ上にエピ成長させる
プロセスで、エピ成長後にトレンチ上部にできる多結晶
部分を選択的に除去し、そこにコンタクトを形成する。
Description
【0001】
【発明の属する技術分野】本発明は、DRAMに関わる
もので、特にトレンチキャパシタを有するDRAMに関
するものである。
もので、特にトレンチキャパシタを有するDRAMに関
するものである。
【0002】
【従来の技術】従来の技術にかかる半導体装置、例えば
DRAM及びその製造方法を図1から図12を用いて説
明する。まず、図1に示したように、p型シリコン基板
1上にシリコン酸化膜2、シリコン窒化膜3、BSG膜
4をそれぞれ堆積する。そして、図示せぬレジスト(所
定の形状にパターニングされている)をマスクとしてR
IE(Reactive Ion Etching)法を用いてBSG膜
4、シリコン窒化膜3、シリコン酸化膜2をそれぞれエ
ッチングする。さらに、BSG膜4、シリコン窒化膜
3、シリコン酸化膜2をマスクとしてp型シリコン基板
1をエッチングしてトレンチ5を形成する。次に、図2
に示したように、BSG膜4をウェットエッチング法を
用いて除去する。そして、気相拡散法又は固相拡散法を
用いて、トレンチ5周辺のp型シリコン基板1に砒素
(As)などの不純物を拡散させ、プレート電極となる
埋め込みプレート6を形成する。そして、全面にキャパ
シタ絶縁膜となるNO膜(窒酸化膜)7を薄く堆積す
る。さらに、全面にストレージ電極となるポリシリコン
膜8(砒素ドープト)を堆積する。次に、図3に示した
ように、CMP(Chemical Mechanical Polish)法及
びRIE法を用いてポリシリコン膜8をp型シリコン基
板1上面から深さ約500nm程度までリセスする。そ
して、全面にシリコン窒化膜9を堆積する。
DRAM及びその製造方法を図1から図12を用いて説
明する。まず、図1に示したように、p型シリコン基板
1上にシリコン酸化膜2、シリコン窒化膜3、BSG膜
4をそれぞれ堆積する。そして、図示せぬレジスト(所
定の形状にパターニングされている)をマスクとしてR
IE(Reactive Ion Etching)法を用いてBSG膜
4、シリコン窒化膜3、シリコン酸化膜2をそれぞれエ
ッチングする。さらに、BSG膜4、シリコン窒化膜
3、シリコン酸化膜2をマスクとしてp型シリコン基板
1をエッチングしてトレンチ5を形成する。次に、図2
に示したように、BSG膜4をウェットエッチング法を
用いて除去する。そして、気相拡散法又は固相拡散法を
用いて、トレンチ5周辺のp型シリコン基板1に砒素
(As)などの不純物を拡散させ、プレート電極となる
埋め込みプレート6を形成する。そして、全面にキャパ
シタ絶縁膜となるNO膜(窒酸化膜)7を薄く堆積す
る。さらに、全面にストレージ電極となるポリシリコン
膜8(砒素ドープト)を堆積する。次に、図3に示した
ように、CMP(Chemical Mechanical Polish)法及
びRIE法を用いてポリシリコン膜8をp型シリコン基
板1上面から深さ約500nm程度までリセスする。そ
して、全面にシリコン窒化膜9を堆積する。
【0003】次に、図4に示したように、CMP法を用
いてシリコン窒化膜9、NO膜7シリコン窒化膜3及び
シリコン酸化膜2をそれぞれ除去する。次に、図5に示
したように、エピタキシャル成長法を用いて全面にシリ
コン膜を形成する。このとき、シリコン窒化膜9上には
ポリシリコン層10が成長する。しかし、p型シリコン
基板1の上面がシリコン窒化膜9の上面よりも上方にあ
る場合には(図4参照)、上部に行くに従って単結晶シ
リコン層11の断面積が広くなり、ついにはポリシリコ
ン膜10を覆うようになる。次に、図6に示したよう
に、通常の技術を用いて単結晶シリコン層11の上部に
STI12(Shallow Trench Isolation)、情報転送
用のMOSトランジスタ13を形成する。そして、MO
Sトランジスタ13の側面にシリコン窒化膜14を薄く
形成する。さらに、全面にBPSG膜15を形成する。
次に、図7に示したように、BPSG膜15をゲート電
極16の上面にあわせて平坦化する。そして、公知のリ
ソグラフィー法及びRIE法を用いてBPSG膜15、
単結晶シリコン層11、ポリシリコン層10及びシリコ
ン窒化膜9をそれぞれエッチングする。これにより、ス
トレージ電極であるポリシリコン膜8へ接続されるコン
タクト孔17が形成される。
いてシリコン窒化膜9、NO膜7シリコン窒化膜3及び
シリコン酸化膜2をそれぞれ除去する。次に、図5に示
したように、エピタキシャル成長法を用いて全面にシリ
コン膜を形成する。このとき、シリコン窒化膜9上には
ポリシリコン層10が成長する。しかし、p型シリコン
基板1の上面がシリコン窒化膜9の上面よりも上方にあ
る場合には(図4参照)、上部に行くに従って単結晶シ
リコン層11の断面積が広くなり、ついにはポリシリコ
ン膜10を覆うようになる。次に、図6に示したよう
に、通常の技術を用いて単結晶シリコン層11の上部に
STI12(Shallow Trench Isolation)、情報転送
用のMOSトランジスタ13を形成する。そして、MO
Sトランジスタ13の側面にシリコン窒化膜14を薄く
形成する。さらに、全面にBPSG膜15を形成する。
次に、図7に示したように、BPSG膜15をゲート電
極16の上面にあわせて平坦化する。そして、公知のリ
ソグラフィー法及びRIE法を用いてBPSG膜15、
単結晶シリコン層11、ポリシリコン層10及びシリコ
ン窒化膜9をそれぞれエッチングする。これにより、ス
トレージ電極であるポリシリコン膜8へ接続されるコン
タクト孔17が形成される。
【0004】次に、図8に示したように、全面に薄いT
EOS膜18を形成する。そして、異法性エッチング法
を用いてゲート電極16及びBPSG膜15の上面にあ
るTEOS膜18及びコンタクト孔17の底部にあるT
EOS膜18を除去する。これによりポリシリコン膜8
が露出する。次に、図9に示したように、通常のリソグ
ラフィー法及びエッチング法を用いてBPSG膜15を
エッチングすることにより、ビット線コンタクト孔及び
ストレージ電極とトランジスタのソース/ドレイン領域
を接続するための接合コンタクト孔20を形成する。次
に、図10に示したように、全面に砒素をドープしたポ
リシリコン膜21を形成する。そして、CMP法を用い
てゲート電極16の上面に合わせてポリシリコン膜21
を除去する。最後に、図11に示したように、全面に層
間絶縁膜、例えばTEOS膜22を形成する。そして、
通常のリソグラフィー法及びエッチング法をもちいてビ
ット線コンタクト23及びビット線24を形成する。こ
れにより、DRAMのメモリセル部が形成される。この
メモリセル部は、埋め込みプレート6、NO膜7及びポ
リシリコン膜8からなるキャパシタと、その情報転送用
のMOSトランジスタ13とからなる。
EOS膜18を形成する。そして、異法性エッチング法
を用いてゲート電極16及びBPSG膜15の上面にあ
るTEOS膜18及びコンタクト孔17の底部にあるT
EOS膜18を除去する。これによりポリシリコン膜8
が露出する。次に、図9に示したように、通常のリソグ
ラフィー法及びエッチング法を用いてBPSG膜15を
エッチングすることにより、ビット線コンタクト孔及び
ストレージ電極とトランジスタのソース/ドレイン領域
を接続するための接合コンタクト孔20を形成する。次
に、図10に示したように、全面に砒素をドープしたポ
リシリコン膜21を形成する。そして、CMP法を用い
てゲート電極16の上面に合わせてポリシリコン膜21
を除去する。最後に、図11に示したように、全面に層
間絶縁膜、例えばTEOS膜22を形成する。そして、
通常のリソグラフィー法及びエッチング法をもちいてビ
ット線コンタクト23及びビット線24を形成する。こ
れにより、DRAMのメモリセル部が形成される。この
メモリセル部は、埋め込みプレート6、NO膜7及びポ
リシリコン膜8からなるキャパシタと、その情報転送用
のMOSトランジスタ13とからなる。
【0005】
【発明が解決しようとする課題】上記従来の技術では、
ポリシリコン層10の上面を単結晶シリコン層11で覆
う必要があった。これは上面にMOSトランジスタ13
を形成する必要があるからである。そのため、ストレー
ジ電極であるポリシリコン膜8でのコンタクト孔17は
アスペクト比が大きくなってしまう。そのため、コンタ
クト孔17へポリシリコン膜21の埋め込む工程(図1
0参照)が困難になるという問題が生じる。また、コン
タクト孔17の形成において、エッチング用マスクとし
てMOSトランジスタ13のゲート電極16の上部に形
成されている図示せぬ絶縁膜(キャップ膜)を利用す
る。しかし、深いコンタクト孔17を形成する必要性か
ら、マスクとなるキャップ膜を厚くしないとエッチング
マスクとして持たなくなってしまう。 さらに、半導体装
置の微細化が進むにつれて、コンタクト孔17の形成に
おける(図7参照)合わせずれの問題が生じる。本発明
は、上記問題点に鑑みてなされたものであり、ストレー
ジ電極へのコンタクトのアスペクト比を従来に比べて小
さくすることを目的とする。また、ストレージ電極への
コンタクト孔の形成に際しての合わせずれを抑制するこ
とを目的とする。
ポリシリコン層10の上面を単結晶シリコン層11で覆
う必要があった。これは上面にMOSトランジスタ13
を形成する必要があるからである。そのため、ストレー
ジ電極であるポリシリコン膜8でのコンタクト孔17は
アスペクト比が大きくなってしまう。そのため、コンタ
クト孔17へポリシリコン膜21の埋め込む工程(図1
0参照)が困難になるという問題が生じる。また、コン
タクト孔17の形成において、エッチング用マスクとし
てMOSトランジスタ13のゲート電極16の上部に形
成されている図示せぬ絶縁膜(キャップ膜)を利用す
る。しかし、深いコンタクト孔17を形成する必要性か
ら、マスクとなるキャップ膜を厚くしないとエッチング
マスクとして持たなくなってしまう。 さらに、半導体装
置の微細化が進むにつれて、コンタクト孔17の形成に
おける(図7参照)合わせずれの問題が生じる。本発明
は、上記問題点に鑑みてなされたものであり、ストレー
ジ電極へのコンタクトのアスペクト比を従来に比べて小
さくすることを目的とする。また、ストレージ電極への
コンタクト孔の形成に際しての合わせずれを抑制するこ
とを目的とする。
【0006】
【課題を解決するための手段】本発明にかかる半導体装
置は、半導体基板内に形成され、上部が円錐形又は楕円
錐形をしたトレンチと、前記トレンチの上部の表面に形
成された絶縁膜と、前記トレンチの表面に形成されたキ
ャパシタ絶縁膜と、前記トレンチ内であって前記キャパ
シタ絶縁膜及び前記絶縁膜の表面に形成されたストレー
ジ電極と、前記半導体基板内であって前記キャパシタ絶
縁膜を挟んで前記ストレージ電極と対向する位置に形成
されたプレート電極と、前記ストレージ電極と電気的に
ソース/ドレイン領域の一方が接続されたトランジスタ
とを具備することを特徴とする。ここで、前記絶縁膜の
上面から見た断面形状は円形又は楕円形であることが望
ましい。また、前記絶縁膜の上面から見た断面形状の径
は、上部になるほど小さくなることが望ましい。また、
前記トレンチの上面に、前記ストレージ電極と前記ソー
ス/ドレイン領域の一方とを電気的に接続する接続部を
さらに具備することが望ましい。本発明にかかる第1の
半導体装置の製造方法は、半導体基板に第1のトレンチ
を形成する工程と、前記半導体基板のうち前記第1のト
レンチに隣接した領域に第1のキャパシタ電極を形成す
る工程と、前記第1のトレンチの表面にキャパシタ絶縁
膜を形成する工程と、前記第1のトレンチ内であって前
記半導体基板の上面よりも低い位置までに第2のキャパ
シタ電極を形成する工程と、前記第2のキャパシタ電極
の上面に第1の絶縁膜を形成する工程と、エピタキシャ
ル成長法を用いて、前記第1の絶縁膜上に多結晶の半導
体層を形成し、前記半導体基板上に単結晶の半導体層を
前記多結晶の半導体層の上部を完全に覆わないところに
まで形成するエピタキシャル工程と、前記単結晶の半導
体層の上部を除去して前記多結晶の半導体層を露出させ
る工程と、前記多結晶の半導体層を除去して第2のトレ
ンチを形成する工程と、前記第1の絶縁膜の一部にコン
タクトホールを形成して前記第2のキャパシタ電極を露
出させる工程と、前記第2のトレンチ内で、前記半導体
基板が露出している部分に第2の絶縁膜を形成する工程
と、前記第2のトレンチ内に導電層を形成する工程と、
ソース/ドレインの一方が前記導電層と電気的に接続さ
れているトランジスタを形成する工程とを具備すること
を特徴とする。
置は、半導体基板内に形成され、上部が円錐形又は楕円
錐形をしたトレンチと、前記トレンチの上部の表面に形
成された絶縁膜と、前記トレンチの表面に形成されたキ
ャパシタ絶縁膜と、前記トレンチ内であって前記キャパ
シタ絶縁膜及び前記絶縁膜の表面に形成されたストレー
ジ電極と、前記半導体基板内であって前記キャパシタ絶
縁膜を挟んで前記ストレージ電極と対向する位置に形成
されたプレート電極と、前記ストレージ電極と電気的に
ソース/ドレイン領域の一方が接続されたトランジスタ
とを具備することを特徴とする。ここで、前記絶縁膜の
上面から見た断面形状は円形又は楕円形であることが望
ましい。また、前記絶縁膜の上面から見た断面形状の径
は、上部になるほど小さくなることが望ましい。また、
前記トレンチの上面に、前記ストレージ電極と前記ソー
ス/ドレイン領域の一方とを電気的に接続する接続部を
さらに具備することが望ましい。本発明にかかる第1の
半導体装置の製造方法は、半導体基板に第1のトレンチ
を形成する工程と、前記半導体基板のうち前記第1のト
レンチに隣接した領域に第1のキャパシタ電極を形成す
る工程と、前記第1のトレンチの表面にキャパシタ絶縁
膜を形成する工程と、前記第1のトレンチ内であって前
記半導体基板の上面よりも低い位置までに第2のキャパ
シタ電極を形成する工程と、前記第2のキャパシタ電極
の上面に第1の絶縁膜を形成する工程と、エピタキシャ
ル成長法を用いて、前記第1の絶縁膜上に多結晶の半導
体層を形成し、前記半導体基板上に単結晶の半導体層を
前記多結晶の半導体層の上部を完全に覆わないところに
まで形成するエピタキシャル工程と、前記単結晶の半導
体層の上部を除去して前記多結晶の半導体層を露出させ
る工程と、前記多結晶の半導体層を除去して第2のトレ
ンチを形成する工程と、前記第1の絶縁膜の一部にコン
タクトホールを形成して前記第2のキャパシタ電極を露
出させる工程と、前記第2のトレンチ内で、前記半導体
基板が露出している部分に第2の絶縁膜を形成する工程
と、前記第2のトレンチ内に導電層を形成する工程と、
ソース/ドレインの一方が前記導電層と電気的に接続さ
れているトランジスタを形成する工程とを具備すること
を特徴とする。
【0007】ここで、前記エピタキシャル工程は、前記
多結晶の半導体層の露出部分が所定の表面積を有するま
で行うことが好ましい。本発明にかかる第2の半導体装
置の製造方法は、半導体基板に第1のトレンチを形成す
る工程と、前記半導体基板のうち前記第1のトレンチに
隣接した領域に第1のキャパシタ電極を形成する工程
と、前記第1のトレンチの表面にキャパシタ絶縁膜を形
成する工程と、前記第1のトレンチ内であって、前記半
導体基板の上面よりも低い位置までに第2のキャパシタ
電極を形成する工程と、前記第2のキャパシタ電極の上
面に第1の絶縁膜を形成する工程と、エピタキシャル成
長法を用いて前記第1の絶縁膜上に多結晶の半導体層を
形成するとともに、前記半導体基板上には単結晶の半導
体層を前記多結晶の半導体層を覆うまで形成する工程
と、前記単結晶の半導体層の上部を除去する工程と、前
記単結晶の半導体層をエッチングして前記多結晶の半導
体層を露出させる工程と、前記多結晶の半導体層を除去
して第2のトレンチを形成する工程と、前記第1の絶縁
膜の一部にコンタクトホールを形成して前記第2のキャ
パシタ電極を露出させる工程と、前記第2のトレンチ内
で、前記半導体基板が露出している部分に第2の絶縁膜
を形成する工程と、前記第2のトレンチ内に導電層を形
成する工程と、ソース/ドレインの一方が前記導電層と
電気的に接続されているトランジスタを形成する工程と
を具備することを特徴とする。
多結晶の半導体層の露出部分が所定の表面積を有するま
で行うことが好ましい。本発明にかかる第2の半導体装
置の製造方法は、半導体基板に第1のトレンチを形成す
る工程と、前記半導体基板のうち前記第1のトレンチに
隣接した領域に第1のキャパシタ電極を形成する工程
と、前記第1のトレンチの表面にキャパシタ絶縁膜を形
成する工程と、前記第1のトレンチ内であって、前記半
導体基板の上面よりも低い位置までに第2のキャパシタ
電極を形成する工程と、前記第2のキャパシタ電極の上
面に第1の絶縁膜を形成する工程と、エピタキシャル成
長法を用いて前記第1の絶縁膜上に多結晶の半導体層を
形成するとともに、前記半導体基板上には単結晶の半導
体層を前記多結晶の半導体層を覆うまで形成する工程
と、前記単結晶の半導体層の上部を除去する工程と、前
記単結晶の半導体層をエッチングして前記多結晶の半導
体層を露出させる工程と、前記多結晶の半導体層を除去
して第2のトレンチを形成する工程と、前記第1の絶縁
膜の一部にコンタクトホールを形成して前記第2のキャ
パシタ電極を露出させる工程と、前記第2のトレンチ内
で、前記半導体基板が露出している部分に第2の絶縁膜
を形成する工程と、前記第2のトレンチ内に導電層を形
成する工程と、ソース/ドレインの一方が前記導電層と
電気的に接続されているトランジスタを形成する工程と
を具備することを特徴とする。
【0008】ここで、前記多結晶の半導体層を露出させ
る工程は、前記単結晶の半導体層の所定の部分をエッチ
ングするとともに、露出部分が所定の表面積を有するま
でに前記多結晶の半導体層の上部もエッチングすること
が望ましい。本発明にかかる第3の半導体装置の製造方
法は、半導体基板に第1のトレンチを形成する工程と、
前記半導体基板のうち前記第1のトレンチに隣接した領
域に第1のキャパシタ電極を形成する工程と、前記第1
のトレンチの表面にキャパシタ絶縁膜を形成する工程
と、前記第1のトレンチ内であって、前記半導体基板の
上面よりも低い位置までに第2のキャパシタ電極を形成
する工程と、前記第2のキャパシタ電極の上面に第1の
絶縁膜を形成する工程と、エピタキシャル成長法を用い
て前記第1の絶縁膜上に多結晶の半導体層を形成すると
ともに、前記半導体基板上には単結晶の半導体層を前記
多結晶の半導体層を覆うまで形成する工程と、前記半導
体基板上にトランジスタを形成する工程と、前記トラン
ジスタを構成するソース/ドレイン領域を含む前記半導
体基板をエッチングして、前記多結晶の半導体層を露出
させる工程と、前記多結晶の半導体層を除去して第2の
トレンチを形成する工程と、前記第1の絶縁膜の一部に
コンタクトホールを形成して前記第2のキャパシタ電極
を露出させる工程と、前記第2のトレンチ内で、前記半
導体基板が露出している部分に第2の絶縁膜を形成する
工程と、前記第2のトレンチ内に導電層を形成して、前
記第2のキャパシタ電極と前記ソース/ドレイン領域の
一方とを電気的に接続する工程とを具備することを特徴
とする。
る工程は、前記単結晶の半導体層の所定の部分をエッチ
ングするとともに、露出部分が所定の表面積を有するま
でに前記多結晶の半導体層の上部もエッチングすること
が望ましい。本発明にかかる第3の半導体装置の製造方
法は、半導体基板に第1のトレンチを形成する工程と、
前記半導体基板のうち前記第1のトレンチに隣接した領
域に第1のキャパシタ電極を形成する工程と、前記第1
のトレンチの表面にキャパシタ絶縁膜を形成する工程
と、前記第1のトレンチ内であって、前記半導体基板の
上面よりも低い位置までに第2のキャパシタ電極を形成
する工程と、前記第2のキャパシタ電極の上面に第1の
絶縁膜を形成する工程と、エピタキシャル成長法を用い
て前記第1の絶縁膜上に多結晶の半導体層を形成すると
ともに、前記半導体基板上には単結晶の半導体層を前記
多結晶の半導体層を覆うまで形成する工程と、前記半導
体基板上にトランジスタを形成する工程と、前記トラン
ジスタを構成するソース/ドレイン領域を含む前記半導
体基板をエッチングして、前記多結晶の半導体層を露出
させる工程と、前記多結晶の半導体層を除去して第2の
トレンチを形成する工程と、前記第1の絶縁膜の一部に
コンタクトホールを形成して前記第2のキャパシタ電極
を露出させる工程と、前記第2のトレンチ内で、前記半
導体基板が露出している部分に第2の絶縁膜を形成する
工程と、前記第2のトレンチ内に導電層を形成して、前
記第2のキャパシタ電極と前記ソース/ドレイン領域の
一方とを電気的に接続する工程とを具備することを特徴
とする。
【0009】ここで、前記導電層は、前記トレンチ内及
び前記ソース/ドレイン領域が形成されている半導体基
板表面上に形成されることが望ましい。また、前記多結
晶の半導体層を露出させる工程は、前記単結晶の半導体
層の所定の部分をエッチングするとともに、露出部分が
所定の表面積を有するまでに前記多結晶の半導体層の上
部もエッチングすることが望ましい。本発明は、上記構
成を採用することにより、ストレージ電極へのコンタク
トのアスペクト比を従来に比べて小さくできる。また、
トレンチの合わせマーク上部の段差を露出する工程を追
加することにより、ストレージ電極へのコンタクト孔の
形成に際しての合わせずれを抑制することができる。
び前記ソース/ドレイン領域が形成されている半導体基
板表面上に形成されることが望ましい。また、前記多結
晶の半導体層を露出させる工程は、前記単結晶の半導体
層の所定の部分をエッチングするとともに、露出部分が
所定の表面積を有するまでに前記多結晶の半導体層の上
部もエッチングすることが望ましい。本発明は、上記構
成を採用することにより、ストレージ電極へのコンタク
トのアスペクト比を従来に比べて小さくできる。また、
トレンチの合わせマーク上部の段差を露出する工程を追
加することにより、ストレージ電極へのコンタクト孔の
形成に際しての合わせずれを抑制することができる。
【0010】
【発明の実施の形態】<本発明の第1の実施の形態>本
発明の第1の実施の形態について図面(図12〜図2
6)を参酌して説明する。本発明の第1の実施の形態に
かかる半導体装置の上面レイアウトについて図12を用
い、断面図について図13を用いて説明する。ここで
は、例としてDRAMを用いて説明するが、本発明の適
用はこれに限られるものではない。ここで、図12に上
記DRAMにおける上面レイアウト図を示す。ワード線
(情報転送用MOSトランジスタのゲート電極となる)
WLと素子領域とが直交している。また、トレンチキャ
パシタTCは図示せぬコンタクトにより情報転送用のM
OSトランジスタMQのソース/ドレイン領域44の一
方と接続されている。そして、ソース/ドレイン領域4
4の他方はビット線コンタクトBCにより図示せぬビッ
ト線と電気的に接続されている。なお、この図では、表
記の便宜のため、通過ワード線を素子領域上に図示して
いない。そして、図13に上記DRAMにおける断面図
を示す。半導体基板、例えばp型シリコン基板31に
は、トレンチキャパシタTCが形成されている。トレン
チキャパシタTCは、プレート電極36、NO膜37
(キャパシタ絶縁膜)、ポリシリコン膜38(ストレー
ジ電極)とから構成される。このポリシリコン膜38
は、ポリシリコン膜43及び表面接続部45を介してM
OSトランジスタMQのソース/ドレイン領域44の一
方と電気的に接続されている。このソース/ドレイン領
域44の一方は、ゲート電極に所定の電圧が印可される
ことにより、ソース/ドレイン領域44の他方と電気的
に接続される。さらに、このソース/ドレイン領域44
の他方は、第1のビット線コンタクトBC1及び第2の
ビット線コンタクトBC2とを介してビット線BLと電
気的に接続されている。なお、第2のビット線コンタク
トBC2は、ビット線BLと一体的に形成されていても
構わない。
発明の第1の実施の形態について図面(図12〜図2
6)を参酌して説明する。本発明の第1の実施の形態に
かかる半導体装置の上面レイアウトについて図12を用
い、断面図について図13を用いて説明する。ここで
は、例としてDRAMを用いて説明するが、本発明の適
用はこれに限られるものではない。ここで、図12に上
記DRAMにおける上面レイアウト図を示す。ワード線
(情報転送用MOSトランジスタのゲート電極となる)
WLと素子領域とが直交している。また、トレンチキャ
パシタTCは図示せぬコンタクトにより情報転送用のM
OSトランジスタMQのソース/ドレイン領域44の一
方と接続されている。そして、ソース/ドレイン領域4
4の他方はビット線コンタクトBCにより図示せぬビッ
ト線と電気的に接続されている。なお、この図では、表
記の便宜のため、通過ワード線を素子領域上に図示して
いない。そして、図13に上記DRAMにおける断面図
を示す。半導体基板、例えばp型シリコン基板31に
は、トレンチキャパシタTCが形成されている。トレン
チキャパシタTCは、プレート電極36、NO膜37
(キャパシタ絶縁膜)、ポリシリコン膜38(ストレー
ジ電極)とから構成される。このポリシリコン膜38
は、ポリシリコン膜43及び表面接続部45を介してM
OSトランジスタMQのソース/ドレイン領域44の一
方と電気的に接続されている。このソース/ドレイン領
域44の一方は、ゲート電極に所定の電圧が印可される
ことにより、ソース/ドレイン領域44の他方と電気的
に接続される。さらに、このソース/ドレイン領域44
の他方は、第1のビット線コンタクトBC1及び第2の
ビット線コンタクトBC2とを介してビット線BLと電
気的に接続されている。なお、第2のビット線コンタク
トBC2は、ビット線BLと一体的に形成されていても
構わない。
【0011】ここで、トレンチキャパシタTCは、上部
が円錐形又は楕円錐形をしている。この円錐形又は楕円
錐形の部分の断面形状は円形又は楕円形であるが、その
径は上部になるにつれ小さくなっている。また、その円
錐形又は楕円錐形の部分には、TEOS膜42が形成さ
れている。このTEOS膜42の断面形状の径は、上部
であるほど小さくなっている。次に、この半導体装置の
製造方法について図面(図14〜図25)を参酌して説
明する。まず、図14に示したように、熱酸化法を用い
て半導体基板、例えばp型シリコン基板31上にシリコ
ン酸化膜32を厚さ5nm程度に形成する。そして、C
VD法を用いてシリコン酸化膜32上にシリコン窒化膜
33を厚さ20nm程度に形成する。さらに、CVD法
を用いてシリコン窒化膜33上にBSG膜34を厚さ1
00nm程度に形成する。そして、所定の形状にパター
ニングされた図示せぬレジストをマスクとしてRIE法
を用いてBSG膜34、シリコン窒化膜33、シリコン
酸化膜32を順にそれぞれエッチングする。さらに、B
SG膜34、シリコン窒化膜33、シリコン酸化膜32
をマスクとしてp型シリコン基板31をエッチングして
深さ5μm程度のトレンチ35を形成する。
が円錐形又は楕円錐形をしている。この円錐形又は楕円
錐形の部分の断面形状は円形又は楕円形であるが、その
径は上部になるにつれ小さくなっている。また、その円
錐形又は楕円錐形の部分には、TEOS膜42が形成さ
れている。このTEOS膜42の断面形状の径は、上部
であるほど小さくなっている。次に、この半導体装置の
製造方法について図面(図14〜図25)を参酌して説
明する。まず、図14に示したように、熱酸化法を用い
て半導体基板、例えばp型シリコン基板31上にシリコ
ン酸化膜32を厚さ5nm程度に形成する。そして、C
VD法を用いてシリコン酸化膜32上にシリコン窒化膜
33を厚さ20nm程度に形成する。さらに、CVD法
を用いてシリコン窒化膜33上にBSG膜34を厚さ1
00nm程度に形成する。そして、所定の形状にパター
ニングされた図示せぬレジストをマスクとしてRIE法
を用いてBSG膜34、シリコン窒化膜33、シリコン
酸化膜32を順にそれぞれエッチングする。さらに、B
SG膜34、シリコン窒化膜33、シリコン酸化膜32
をマスクとしてp型シリコン基板31をエッチングして
深さ5μm程度のトレンチ35を形成する。
【0012】次に、図15に示したように、BSG膜3
4をウェットエッチング法を用いて除去する。そして、
気相拡散法又は固相拡散法を用いて、トレンチ35表面
に露出しているp型シリコン基板31のうち所定の位置
に砒素(As)などの不純物を拡散させ、埋め込みプレ
ートからなるプレート電極36を形成する。ここで、不
純物を拡散させる所定の位置は、プレート電極36を形
成する位置によって決まることとなる。そして、CVD
法を用いて全面にキャパシタ絶縁膜、例えばNO膜(窒
酸化膜)37を薄く堆積する。さらに、CVD法を用い
て全面にストレージ電極となるポリシリコン膜38(砒
素ドープト)を堆積する。次に、図16に示したよう
に、CMP法及びRIE法を用いてポリシリコン膜38
をp型シリコン基板31上面から深さ約500nm程度
までリセスする。そして、全面にシリコン窒化膜39を
厚さ50nm程度に堆積する。このシリコン窒化膜39
は、後の工程(図20参照)でエッチングストッパーと
して利用するものである。そのため、シリコン窒化膜で
なくても、ストッパー膜として利用できるものであれ
ば、他の膜でも構わない。この第1の実施の形態におい
ては、ポリシリコン層40を除去するためのストッパー
膜として用いられるため(図20参照)、ポリシリコン
層40とエッチング選択比のとれるものであればよい。
4をウェットエッチング法を用いて除去する。そして、
気相拡散法又は固相拡散法を用いて、トレンチ35表面
に露出しているp型シリコン基板31のうち所定の位置
に砒素(As)などの不純物を拡散させ、埋め込みプレ
ートからなるプレート電極36を形成する。ここで、不
純物を拡散させる所定の位置は、プレート電極36を形
成する位置によって決まることとなる。そして、CVD
法を用いて全面にキャパシタ絶縁膜、例えばNO膜(窒
酸化膜)37を薄く堆積する。さらに、CVD法を用い
て全面にストレージ電極となるポリシリコン膜38(砒
素ドープト)を堆積する。次に、図16に示したよう
に、CMP法及びRIE法を用いてポリシリコン膜38
をp型シリコン基板31上面から深さ約500nm程度
までリセスする。そして、全面にシリコン窒化膜39を
厚さ50nm程度に堆積する。このシリコン窒化膜39
は、後の工程(図20参照)でエッチングストッパーと
して利用するものである。そのため、シリコン窒化膜で
なくても、ストッパー膜として利用できるものであれ
ば、他の膜でも構わない。この第1の実施の形態におい
ては、ポリシリコン層40を除去するためのストッパー
膜として用いられるため(図20参照)、ポリシリコン
層40とエッチング選択比のとれるものであればよい。
【0013】次に、図17に示したように、CMP法を
用いてp型シリコン基板31の上方に形成されているシ
リコン窒化膜39、NO膜37、シリコン窒化膜33及
びシリコン酸化膜32をそれぞれ除去する。次に、図1
8に示したように、エピタキシャル成長法を用いて全面
にシリコン層を形成する。このとき、シリコン窒化膜3
9上には多結晶の半導体層であるポリシリコン層40が
成長する。また、p型シリコン基板1の上面には単結晶
の半導体層である単結晶シリコン層41が成長する。こ
こで、p型シリコン基板1の上面がシリコン窒化膜39
の上面よりも上方にある場合には(図17参照)、この
ようにエピタキシャル成長させると、上部に行くに従っ
て単結晶シリコン層41の断面積が広くなり、ついには
ポリシリコン層40を覆うようになる。このようにして
形成されたポリシリコン層40は、円錐形又は楕円錐形
の形状となる。よって、このポリシリコン層40の上方
から見た断面形状は円形又は楕円形となる。そして、こ
の断面形状は、上部になるほどその径が小さくなる。次
に、図19に示したように、例えばRIE法などの異方
性エッチング法、又は例えばCMP法などの平坦化技術
を用いて、単結晶シリコン層41の上部を所定の厚さだ
け除去する。この除去する厚さは、ポリシリコン層40
が露出する程度とする。好ましくは、ポリシリコン層4
0の露出部分の表面積が、後の工程で形成されるストレ
ージ電極コンタクトに適した大きさになるまで、単結晶
シリコン層41を除去する。
用いてp型シリコン基板31の上方に形成されているシ
リコン窒化膜39、NO膜37、シリコン窒化膜33及
びシリコン酸化膜32をそれぞれ除去する。次に、図1
8に示したように、エピタキシャル成長法を用いて全面
にシリコン層を形成する。このとき、シリコン窒化膜3
9上には多結晶の半導体層であるポリシリコン層40が
成長する。また、p型シリコン基板1の上面には単結晶
の半導体層である単結晶シリコン層41が成長する。こ
こで、p型シリコン基板1の上面がシリコン窒化膜39
の上面よりも上方にある場合には(図17参照)、この
ようにエピタキシャル成長させると、上部に行くに従っ
て単結晶シリコン層41の断面積が広くなり、ついには
ポリシリコン層40を覆うようになる。このようにして
形成されたポリシリコン層40は、円錐形又は楕円錐形
の形状となる。よって、このポリシリコン層40の上方
から見た断面形状は円形又は楕円形となる。そして、こ
の断面形状は、上部になるほどその径が小さくなる。次
に、図19に示したように、例えばRIE法などの異方
性エッチング法、又は例えばCMP法などの平坦化技術
を用いて、単結晶シリコン層41の上部を所定の厚さだ
け除去する。この除去する厚さは、ポリシリコン層40
が露出する程度とする。好ましくは、ポリシリコン層4
0の露出部分の表面積が、後の工程で形成されるストレ
ージ電極コンタクトに適した大きさになるまで、単結晶
シリコン層41を除去する。
【0014】次に、図20に示したように、単結晶シリ
コン層41及びシリコン窒化膜39をマスクとして、ウ
ェットエッチング法又は等方性ドライエッチング法を用
いてポリシリコン層40を選択的に除去する。これによ
り、ポリシリコン層40が除去された部分に第2のトレ
ンチ47が形成される。次に、図21に示したように、
CVD法を用いて全面にTEOS膜42を厚さ30nm
程度に形成する。このTEOS膜42は、この第2のト
レンチ47内に形成されるポリシリコン膜43(図24
参照)と単結晶シリコン層41とを電気的に絶縁するた
めのものである。次に、図22に示したように、単結晶
シリコン層41の上面に形成されている穴46の直下に
形成されているTEOS膜42及びシリコン窒化膜39
を除去する。これにより、ポリシリコン膜38の一部が
露出する。次に、図23に示したように、CVD法を用
いて全面に導電膜、例えば不純物をドープしたポリシリ
コン膜43を形成する。これにより、第2のトレンチ4
7を埋め込むことが望ましい。次に、図24に示したよ
うに、平坦化技術、例えばCMP法を用いて単結晶シリ
コン層41の上面に形成されているポリシリコン膜43
を除去する。
コン層41及びシリコン窒化膜39をマスクとして、ウ
ェットエッチング法又は等方性ドライエッチング法を用
いてポリシリコン層40を選択的に除去する。これによ
り、ポリシリコン層40が除去された部分に第2のトレ
ンチ47が形成される。次に、図21に示したように、
CVD法を用いて全面にTEOS膜42を厚さ30nm
程度に形成する。このTEOS膜42は、この第2のト
レンチ47内に形成されるポリシリコン膜43(図24
参照)と単結晶シリコン層41とを電気的に絶縁するた
めのものである。次に、図22に示したように、単結晶
シリコン層41の上面に形成されている穴46の直下に
形成されているTEOS膜42及びシリコン窒化膜39
を除去する。これにより、ポリシリコン膜38の一部が
露出する。次に、図23に示したように、CVD法を用
いて全面に導電膜、例えば不純物をドープしたポリシリ
コン膜43を形成する。これにより、第2のトレンチ4
7を埋め込むことが望ましい。次に、図24に示したよ
うに、平坦化技術、例えばCMP法を用いて単結晶シリ
コン層41の上面に形成されているポリシリコン膜43
を除去する。
【0015】次に、図25に示したように、公知の技術
を用いて、単結晶シリコン層41の上部に素子分離領域
46を形成する。そして、単結晶シリコン層41の上面
に情報転送用のMOSトランジスタMQを形成する。さ
らに、MOSトランジスタMQ間に絶縁膜53を埋め込
む。次いで、この絶縁膜53の一部を除去する。除去す
る部分は、キャパシタ部と接続したい部分及びMOSト
ランジスタMQのソース/ドレイン領域の一方と接続し
たい部分の上に形成されている部分である。この絶縁膜
53を除去する際に、その除去した絶縁膜53の下に形
成されている酸化膜54も除去する。 次に、図26に示
したように、単結晶シリコン層41の上面であって、M
OSトランジスタMQが形成されていない部分に表面接
続部45を形成する。この表面接続部45は、MOSト
ランジスタMQのソース/ドレイン領域44の一方とポ
リシリコン膜43とを電気的に接続させる。この表面接
続部45を形成するのと同時に、ソース/ドレイン領域
44の他方の上面に第1のビット線コンタクトBC1を
形成する。最後に、第1のビット線コンタクトと電気的
に接続されたビット線BLを形成することにより、図1
3に示したような本実施の形態にかかるDRAMの主要
部が完成する。
を用いて、単結晶シリコン層41の上部に素子分離領域
46を形成する。そして、単結晶シリコン層41の上面
に情報転送用のMOSトランジスタMQを形成する。さ
らに、MOSトランジスタMQ間に絶縁膜53を埋め込
む。次いで、この絶縁膜53の一部を除去する。除去す
る部分は、キャパシタ部と接続したい部分及びMOSト
ランジスタMQのソース/ドレイン領域の一方と接続し
たい部分の上に形成されている部分である。この絶縁膜
53を除去する際に、その除去した絶縁膜53の下に形
成されている酸化膜54も除去する。 次に、図26に示
したように、単結晶シリコン層41の上面であって、M
OSトランジスタMQが形成されていない部分に表面接
続部45を形成する。この表面接続部45は、MOSト
ランジスタMQのソース/ドレイン領域44の一方とポ
リシリコン膜43とを電気的に接続させる。この表面接
続部45を形成するのと同時に、ソース/ドレイン領域
44の他方の上面に第1のビット線コンタクトBC1を
形成する。最後に、第1のビット線コンタクトと電気的
に接続されたビット線BLを形成することにより、図1
3に示したような本実施の形態にかかるDRAMの主要
部が完成する。
【0016】以上のように、本発明の第1の実施の形態
によると、上面から見たトランジスタを形成する領域を
狭めることなく、ストレージ電極(ポリシリコン膜3
8)へのコンタクトのアスペクト比を従来に比べて小さ
くできる。また、ストレージ電極へのコンタクト孔の形
成に際しての合わせずれを抑制することができる。ま
た、トレンチキャパシタTCの上部が円錐形又は楕円錐
形をしている。これにより、上面に素子(例えばソース
/ドレイン領域44)を形成するスペースをより大きく
取れることとなる。また、絶縁膜(TEOS膜42)に
より単結晶領域(単結晶シリコン層41)と多結晶領域
(ポリシリコン層40)とを遮断することにより、その
後の熱工程において単結晶領域が多結晶領域へ成長して
いくことを防止し、結晶欠陥の発生を防止することが可
能となる。この結晶欠陥は、トランジスタの特性劣化や
寄生トランジスタの発生を促すこととなるため、本発明
の第1の実施の形態によれば、これらを防止でき、信頼
性の高い半導体装置を提供することが可能となる。ま
た、もし単結晶シリコン層41のポリシリコン層40と
接する部分に結晶欠陥が存在しても、その結晶欠陥中に
形成されたポリシリコン層40は除去され、代わりにT
EOS膜42が埋め込まれる(図21参照)。そのた
め、後のテストにおいて、TEOS膜42の形状を見る
ことにより、結晶欠陥の発生場所を容易に特定すること
が可能となる。これにより、結晶欠陥が存在したままメ
モリセルなどが形成されることにより発生する不安定動
作を防止することが可能となる。
によると、上面から見たトランジスタを形成する領域を
狭めることなく、ストレージ電極(ポリシリコン膜3
8)へのコンタクトのアスペクト比を従来に比べて小さ
くできる。また、ストレージ電極へのコンタクト孔の形
成に際しての合わせずれを抑制することができる。ま
た、トレンチキャパシタTCの上部が円錐形又は楕円錐
形をしている。これにより、上面に素子(例えばソース
/ドレイン領域44)を形成するスペースをより大きく
取れることとなる。また、絶縁膜(TEOS膜42)に
より単結晶領域(単結晶シリコン層41)と多結晶領域
(ポリシリコン層40)とを遮断することにより、その
後の熱工程において単結晶領域が多結晶領域へ成長して
いくことを防止し、結晶欠陥の発生を防止することが可
能となる。この結晶欠陥は、トランジスタの特性劣化や
寄生トランジスタの発生を促すこととなるため、本発明
の第1の実施の形態によれば、これらを防止でき、信頼
性の高い半導体装置を提供することが可能となる。ま
た、もし単結晶シリコン層41のポリシリコン層40と
接する部分に結晶欠陥が存在しても、その結晶欠陥中に
形成されたポリシリコン層40は除去され、代わりにT
EOS膜42が埋め込まれる(図21参照)。そのた
め、後のテストにおいて、TEOS膜42の形状を見る
ことにより、結晶欠陥の発生場所を容易に特定すること
が可能となる。これにより、結晶欠陥が存在したままメ
モリセルなどが形成されることにより発生する不安定動
作を防止することが可能となる。
【0017】また、従来の方法でエピタキシャル成長法
を用いてトレンチ上に単結晶シリコン層を形成すると、
ウェーハ上に形成されている加工の合わせマーク用の溝
上にも単結晶シリコン層が形成される。これにより、後
の工程での合わせマークの検出感度が低下することが考
えられる。しかし、本実施の形態によると、図16から
図17に示した工程において、その合わせマーク用の溝
にもシリコン窒化膜39を形成することにより、エピタ
キシャル成長法を用いる工程において、その溝上にはポ
リシリコン層が形成される。このポリシリコン層は、後
の工程(図20参照)において除去される。これによ
り、合わせマーク用の溝上は、シリコン窒化膜だけが残
る。そのため、合わせマークの検出感度が低下するのを
抑制することが可能となる。さらに、従来の技術ではス
トレージ電極コンタクトとビット線コンタクトを形成す
る工程と別々に行う必要があったが(図7〜図10参
照)、本実施の形態によれば、表面接続部45を形成す
る工程とビット線コンタクト(第1のビット線コンタク
トBC1)を形成する工程とを同時に行うことも可能で
ある。このようにすれば、工程数の削減を図ることも可
能となる。
を用いてトレンチ上に単結晶シリコン層を形成すると、
ウェーハ上に形成されている加工の合わせマーク用の溝
上にも単結晶シリコン層が形成される。これにより、後
の工程での合わせマークの検出感度が低下することが考
えられる。しかし、本実施の形態によると、図16から
図17に示した工程において、その合わせマーク用の溝
にもシリコン窒化膜39を形成することにより、エピタ
キシャル成長法を用いる工程において、その溝上にはポ
リシリコン層が形成される。このポリシリコン層は、後
の工程(図20参照)において除去される。これによ
り、合わせマーク用の溝上は、シリコン窒化膜だけが残
る。そのため、合わせマークの検出感度が低下するのを
抑制することが可能となる。さらに、従来の技術ではス
トレージ電極コンタクトとビット線コンタクトを形成す
る工程と別々に行う必要があったが(図7〜図10参
照)、本実施の形態によれば、表面接続部45を形成す
る工程とビット線コンタクト(第1のビット線コンタク
トBC1)を形成する工程とを同時に行うことも可能で
ある。このようにすれば、工程数の削減を図ることも可
能となる。
【0018】<本発明の第1の実施の形態の変形例>こ
の変形例では、第1の実施の形態として図17から図1
9にかけて説明した工程を以下の工程と置きかえるもの
である。まず、図17のような状態となったところで、
エピタキシャル成長法を用いて全面にシリコン層を形成
する。このとき、シリコン窒化膜39上には多結晶の半
導体層であるポリシリコン層40が成長する。また、p
型シリコン基板1の上面には単結晶の半導体層である単
結晶シリコン層41が成長する。ここで、図19に示し
た状態になったところでエピタキシャル成長を止めるこ
ととする。好ましくは、ポリシリコン層40の露出部分
の表面積が、後の工程で形成されるストレージ電極コン
タクトに適した大きさになったところでエピタキシャル
成長を止めることとする。この変形例によると、上記第
1の実施の形態と同様の効果を得ることができる。ま
た、第1の実施の形態に比べて工程数を削減できる利点
がある。 <本発明の第2の実施の形態>本発明の第2の実施の形
態について図面(図27〜図34)を参酌して説明す
る。本発明の第2の実施の形態にかかる半導体装置とし
て、第1の実施の形態にかかる半導体装置と同じDRA
Mを用いて説明する。もちろん、本発明の適用はこれに
限られるものではない。そこで、本実施の形態では、上
記DRAMの製造方法について説明することとする。
の変形例では、第1の実施の形態として図17から図1
9にかけて説明した工程を以下の工程と置きかえるもの
である。まず、図17のような状態となったところで、
エピタキシャル成長法を用いて全面にシリコン層を形成
する。このとき、シリコン窒化膜39上には多結晶の半
導体層であるポリシリコン層40が成長する。また、p
型シリコン基板1の上面には単結晶の半導体層である単
結晶シリコン層41が成長する。ここで、図19に示し
た状態になったところでエピタキシャル成長を止めるこ
ととする。好ましくは、ポリシリコン層40の露出部分
の表面積が、後の工程で形成されるストレージ電極コン
タクトに適した大きさになったところでエピタキシャル
成長を止めることとする。この変形例によると、上記第
1の実施の形態と同様の効果を得ることができる。ま
た、第1の実施の形態に比べて工程数を削減できる利点
がある。 <本発明の第2の実施の形態>本発明の第2の実施の形
態について図面(図27〜図34)を参酌して説明す
る。本発明の第2の実施の形態にかかる半導体装置とし
て、第1の実施の形態にかかる半導体装置と同じDRA
Mを用いて説明する。もちろん、本発明の適用はこれに
限られるものではない。そこで、本実施の形態では、上
記DRAMの製造方法について説明することとする。
【0019】まず、図14から図18に既に示した工程
を行う。次に、図27に示したように、通常のリドグラ
フィー法及びエッチング法を用いて単結晶シリコン層4
1の上面からポリシリコン層40に到達するコンタクト
ホール48を形成する。これにより、ポリシリコン層4
0の上面が露出する。このとき、好ましくは、ポリシリ
コン層40の露出部分の表面積が、後の工程で形成され
るストレージ電極コンタクトに適した大きさになるよう
にする。次に、図28に示したように、単結晶シリコン
層41及びシリコン窒化膜39をマスクとして、ウェッ
トエッチング法又は等方性ドライエッチング法を用いて
ポリシリコン層40を選択的に除去する。これにより、
ポリシリコン層40が除去された部分に第2のトレンチ
47が形成される。次に、図29に示したように、CV
D法を用いて全面にTEOS膜42を厚さ30nm程度
に形成する。このTEOS膜42は、この第2のトレン
チ47内に形成されるポリシリコン膜43(図31参
照)と単結晶シリコン層41とを電気的に絶縁するため
のものである。次に、図30に示したように、単結晶シ
リコン層41の上面に形成されているコンタクトホール
48の直下に形成されているTEOS膜42及びシリコ
ン窒化膜39を除去する。これにより、ポリシリコン膜
38の一部が露出する。
を行う。次に、図27に示したように、通常のリドグラ
フィー法及びエッチング法を用いて単結晶シリコン層4
1の上面からポリシリコン層40に到達するコンタクト
ホール48を形成する。これにより、ポリシリコン層4
0の上面が露出する。このとき、好ましくは、ポリシリ
コン層40の露出部分の表面積が、後の工程で形成され
るストレージ電極コンタクトに適した大きさになるよう
にする。次に、図28に示したように、単結晶シリコン
層41及びシリコン窒化膜39をマスクとして、ウェッ
トエッチング法又は等方性ドライエッチング法を用いて
ポリシリコン層40を選択的に除去する。これにより、
ポリシリコン層40が除去された部分に第2のトレンチ
47が形成される。次に、図29に示したように、CV
D法を用いて全面にTEOS膜42を厚さ30nm程度
に形成する。このTEOS膜42は、この第2のトレン
チ47内に形成されるポリシリコン膜43(図31参
照)と単結晶シリコン層41とを電気的に絶縁するため
のものである。次に、図30に示したように、単結晶シ
リコン層41の上面に形成されているコンタクトホール
48の直下に形成されているTEOS膜42及びシリコ
ン窒化膜39を除去する。これにより、ポリシリコン膜
38の一部が露出する。
【0020】次に、図31に示したように、CVD法を
用いて全面に導電膜、例えば不純物をドープしたポリシ
リコン膜43を形成する。これにより、第2のトレンチ
47を埋め込むことが望ましい。次に、図32に示した
ように、平坦化技術、例えばCMP法を用いて単結晶シ
リコン層41の上面に形成されているポリシリコン膜4
3を除去する。次に、図33に示したように、公知の技
術を用いて、単結晶シリコン層41の上部に素子分離領
域46を形成する。そして、単結晶シリコン層41の上
面に情報転送用のMOSトランジスタMQを形成する。
次に、図34に示したように、単結晶シリコン層41の
上面であって、MOSトランジスタMQが形成されてい
ない部分に表面接続部45を形成する。この表面接続部
45は、MOSトランジスタMQのソース/ドレイン領
域44の一方とポリシリコン膜43とを電気的に接続さ
せる。この表面接続部45を形成するのと同時に、ソー
ス/ドレイン領域44の他方の上面に第1のビット線コ
ンタクトBC1を形成する。最後に、第1のビット線コ
ンタクトと電気的に接続されたビット線BLを形成する
ことにより、図13に示したような本実施の形態にかか
るDRAMの主要部が完成する。
用いて全面に導電膜、例えば不純物をドープしたポリシ
リコン膜43を形成する。これにより、第2のトレンチ
47を埋め込むことが望ましい。次に、図32に示した
ように、平坦化技術、例えばCMP法を用いて単結晶シ
リコン層41の上面に形成されているポリシリコン膜4
3を除去する。次に、図33に示したように、公知の技
術を用いて、単結晶シリコン層41の上部に素子分離領
域46を形成する。そして、単結晶シリコン層41の上
面に情報転送用のMOSトランジスタMQを形成する。
次に、図34に示したように、単結晶シリコン層41の
上面であって、MOSトランジスタMQが形成されてい
ない部分に表面接続部45を形成する。この表面接続部
45は、MOSトランジスタMQのソース/ドレイン領
域44の一方とポリシリコン膜43とを電気的に接続さ
せる。この表面接続部45を形成するのと同時に、ソー
ス/ドレイン領域44の他方の上面に第1のビット線コ
ンタクトBC1を形成する。最後に、第1のビット線コ
ンタクトと電気的に接続されたビット線BLを形成する
ことにより、図13に示したような本実施の形態にかか
るDRAMの主要部が完成する。
【0021】以上のように、本発明の第2の実施の形態
によると、第1の実施の形態と同様の効果を得ることが
できる。さらに、図27に示した工程においてポリシリ
コン層40に到達するコンタクトホール48を形成し
て、ポリシリコン層40の上面を露出させる。このコン
タクトホール48は、ストレージ電極コンタクトを形成
するためのものである。第2の実施の形態によると、第1
の実施の形態に比べて、ポリシリコン層40の露出部分
の表面積をストレージ電極コンタクトに適した大きさに
するのが容易となる利点がある。つまり、プロセスばら
つきによりポリシリコン層40の上面の位置が正確に定
まっていないところへ、第1の実施の形態では全面をR
IE法やCMP法で削っていくので、ポリシリコン層4
0がどれだけ露出させるかを正確に定めることが困難で
ある。これに対し、第2の実施の形態では、図27に示
したリソグラフィー法及びエッチング法による工程でコ
ンタクトホール48の大きさを決めておけば、ポリシリ
コン層40の上面の露出面積は容易に定められるからで
ある。 <本発明の第3の実施の形態>本発明の第3の実施の形
態について図面(図35〜図44)を参酌して説明す
る。
によると、第1の実施の形態と同様の効果を得ることが
できる。さらに、図27に示した工程においてポリシリ
コン層40に到達するコンタクトホール48を形成し
て、ポリシリコン層40の上面を露出させる。このコン
タクトホール48は、ストレージ電極コンタクトを形成
するためのものである。第2の実施の形態によると、第1
の実施の形態に比べて、ポリシリコン層40の露出部分
の表面積をストレージ電極コンタクトに適した大きさに
するのが容易となる利点がある。つまり、プロセスばら
つきによりポリシリコン層40の上面の位置が正確に定
まっていないところへ、第1の実施の形態では全面をR
IE法やCMP法で削っていくので、ポリシリコン層4
0がどれだけ露出させるかを正確に定めることが困難で
ある。これに対し、第2の実施の形態では、図27に示
したリソグラフィー法及びエッチング法による工程でコ
ンタクトホール48の大きさを決めておけば、ポリシリ
コン層40の上面の露出面積は容易に定められるからで
ある。 <本発明の第3の実施の形態>本発明の第3の実施の形
態について図面(図35〜図44)を参酌して説明す
る。
【0022】本発明の第3の実施の形態にかかる半導体
装置として、第1の実施の形態にかかる半導体装置と同
じDRAMを用いて説明する。もちろん、本発明の適用
はこれに限られるものではない。そこで、本実施の形態
では、上記DRAMの製造方法について説明することと
する。まず、図14から図18に既に示した工程を行
う。次に、図35に示したように、通常の技術を用い
て、単結晶シリコン層41の上部に素子分離領域46を
形成する。そして、単結晶シリコン層41の上面に情報
転送用のMOSトランジスタMQを形成する。さらに、
全面に例えばBPSG膜などの層間絶縁膜49を形成す
る。そして、CMP法などの平坦化技術を用いて、層勘
絶縁膜49をMOSトランジスタMQのゲート電極53
の上面まで除去する。次に、図36に示したように、通
常のリソグラフィー工程及びエッチング工程を用いて、
層間絶縁膜49及び単結晶シリコン層41をエッチング
してコンタクトホール48を形成する。これにより、ポ
リシリコン層40の上面の一部が露出する。なお、コン
タクトホール48の形成に際しては、MOSトランジス
タMQのゲート電極53の側面に形成されたサイドウォ
ールをマスクとして自己整合的にエッチング工程を行な
ってもよい。
装置として、第1の実施の形態にかかる半導体装置と同
じDRAMを用いて説明する。もちろん、本発明の適用
はこれに限られるものではない。そこで、本実施の形態
では、上記DRAMの製造方法について説明することと
する。まず、図14から図18に既に示した工程を行
う。次に、図35に示したように、通常の技術を用い
て、単結晶シリコン層41の上部に素子分離領域46を
形成する。そして、単結晶シリコン層41の上面に情報
転送用のMOSトランジスタMQを形成する。さらに、
全面に例えばBPSG膜などの層間絶縁膜49を形成す
る。そして、CMP法などの平坦化技術を用いて、層勘
絶縁膜49をMOSトランジスタMQのゲート電極53
の上面まで除去する。次に、図36に示したように、通
常のリソグラフィー工程及びエッチング工程を用いて、
層間絶縁膜49及び単結晶シリコン層41をエッチング
してコンタクトホール48を形成する。これにより、ポ
リシリコン層40の上面の一部が露出する。なお、コン
タクトホール48の形成に際しては、MOSトランジス
タMQのゲート電極53の側面に形成されたサイドウォ
ールをマスクとして自己整合的にエッチング工程を行な
ってもよい。
【0023】次に、図37に示したように、単結晶シリ
コン層41及びシリコン窒化膜39をマスクとして、ウ
ェットエッチング法又は等方性ドライエッチング法を用
いてポリシリコン層40を選択的に除去する。これによ
り、ポリシリコン層40が除去された部分に第2のトレ
ンチ47が形成される。次に、図38に示したように、
CVD法を用いて全面にTEOS膜42を厚さ30nm
程度に形成する。このTEOS膜42は、この第2のト
レンチ47内に形成されるポリシリコン膜43(図40
参照)と単結晶シリコン層41とを電気的に絶縁するた
めのものである。次に、図39に示したように、単結晶
シリコン層41の上面に形成されているコンタクトホー
ル48の直下に形成されているTEOS膜42及びシリ
コン窒化膜39を除去する。これにより、ポリシリコン
膜38の一部が露出する。次に、図40に示したよう
に、CVD法を用いて全面に導電膜、例えば不純物をド
ープしたポリシリコン膜43を形成する。これにより、
第2のトレンチ47を埋め込むことが望ましい。次に、
図41に示したように、CMP法又はRIE法などを用
いて、ポリシリコン膜43を第2のトレンチ内の単結晶
シリコン層41上面付近まで除去する。
コン層41及びシリコン窒化膜39をマスクとして、ウ
ェットエッチング法又は等方性ドライエッチング法を用
いてポリシリコン層40を選択的に除去する。これによ
り、ポリシリコン層40が除去された部分に第2のトレ
ンチ47が形成される。次に、図38に示したように、
CVD法を用いて全面にTEOS膜42を厚さ30nm
程度に形成する。このTEOS膜42は、この第2のト
レンチ47内に形成されるポリシリコン膜43(図40
参照)と単結晶シリコン層41とを電気的に絶縁するた
めのものである。次に、図39に示したように、単結晶
シリコン層41の上面に形成されているコンタクトホー
ル48の直下に形成されているTEOS膜42及びシリ
コン窒化膜39を除去する。これにより、ポリシリコン
膜38の一部が露出する。次に、図40に示したよう
に、CVD法を用いて全面に導電膜、例えば不純物をド
ープしたポリシリコン膜43を形成する。これにより、
第2のトレンチ47を埋め込むことが望ましい。次に、
図41に示したように、CMP法又はRIE法などを用
いて、ポリシリコン膜43を第2のトレンチ内の単結晶
シリコン層41上面付近まで除去する。
【0024】次に、図42に示したように、通常のリソ
グラフィー法及びエッチング法を用いて、ポリシリコン
膜43とMOSトランジスタMQのソース/ドレイン領
域の一方とを接続するためのコンタクトホール50を形
成する。これと同時に、MOSトランジスタMQのソー
ス/ドレイン領域の他方とビット線(後の工程で形成さ
れる)とを電気的に接続するためのコンタクトホール5
1を形成する。次に、図43に示したように、CVD法
を用いて全面に導電膜、例えば不純物をドープしたポリ
シリコン膜52を形成する。このとき、コンタクトホー
ル50及びコンタクトホール51がポリシリコン膜52
によって埋め込まれるようにする。次に、図44に示し
たように、CMP法又はRIE法などを用いて、ポリシ
リコン膜52をMOSトランジスタMQのゲート電極5
3の上面までに除去する。コンタクトホール50に形成
されたポリシリコン膜52が表面接続部45となる。表
面接続部45は、MOSトランジスタMQのソース/ド
レイン領域44の一方とポリシリコン膜43とを電気的
に接続させる。この表面接続部45と同時にコンタクト
ホール51に形成されたポリシリコン膜52は、ソース
/ドレイン領域44の他方とビット線(後に形成)とを
電気的に接続する第1のビット線コンタクトBC1とな
る。
グラフィー法及びエッチング法を用いて、ポリシリコン
膜43とMOSトランジスタMQのソース/ドレイン領
域の一方とを接続するためのコンタクトホール50を形
成する。これと同時に、MOSトランジスタMQのソー
ス/ドレイン領域の他方とビット線(後の工程で形成さ
れる)とを電気的に接続するためのコンタクトホール5
1を形成する。次に、図43に示したように、CVD法
を用いて全面に導電膜、例えば不純物をドープしたポリ
シリコン膜52を形成する。このとき、コンタクトホー
ル50及びコンタクトホール51がポリシリコン膜52
によって埋め込まれるようにする。次に、図44に示し
たように、CMP法又はRIE法などを用いて、ポリシ
リコン膜52をMOSトランジスタMQのゲート電極5
3の上面までに除去する。コンタクトホール50に形成
されたポリシリコン膜52が表面接続部45となる。表
面接続部45は、MOSトランジスタMQのソース/ド
レイン領域44の一方とポリシリコン膜43とを電気的
に接続させる。この表面接続部45と同時にコンタクト
ホール51に形成されたポリシリコン膜52は、ソース
/ドレイン領域44の他方とビット線(後に形成)とを
電気的に接続する第1のビット線コンタクトBC1とな
る。
【0025】最後に、第1のビット線コンタクトBC1
と電気的に接続されたビット線BLを形成することによ
り、図13に示したような本実施の形態にかかるDRA
Mの主要部が完成する。以上のように、本発明の第3の
実施の形態によると、第1の実施の形態と同様の効果を
得ることができる。また、第3の実施の形態において
は、コンタクトホール48をゲート電極及びサイドウォ
ールに対して自己整合的に形成することができるため
(図36参照)、第2の実施の形態に比べて位置合わせ
が容易となる利点がある。なお、従来の技術に比べてコ
ンタクトホールが浅くなるため、ゲート電極やサイドウ
ォールが除去されるのを抑制することが可能となる。
と電気的に接続されたビット線BLを形成することによ
り、図13に示したような本実施の形態にかかるDRA
Mの主要部が完成する。以上のように、本発明の第3の
実施の形態によると、第1の実施の形態と同様の効果を
得ることができる。また、第3の実施の形態において
は、コンタクトホール48をゲート電極及びサイドウォ
ールに対して自己整合的に形成することができるため
(図36参照)、第2の実施の形態に比べて位置合わせ
が容易となる利点がある。なお、従来の技術に比べてコ
ンタクトホールが浅くなるため、ゲート電極やサイドウ
ォールが除去されるのを抑制することが可能となる。
【0026】
【発明の効果】本発明は、上記構成を採用することによ
り、ストレージ電極へのコンタクトのアスペクト比を従
来に比べて小さくできる。また、ストレージ電極へのコ
ンタクト孔の形成に際しての合わせずれを抑制すること
ができる。
り、ストレージ電極へのコンタクトのアスペクト比を従
来に比べて小さくできる。また、ストレージ電極へのコ
ンタクト孔の形成に際しての合わせずれを抑制すること
ができる。
【図1】 従来の半導体装置の製造工程断面図。
【図2】 従来の半導体装置の製造工程断面図。
【図3】 従来の半導体装置の製造工程断面図。
【図4】 従来の半導体装置の製造工程断面図。
【図5】 従来の半導体装置の製造工程断面図。
【図6】 従来の半導体装置の製造工程断面図。
【図7】 従来の半導体装置の製造工程断面図。
【図8】 従来の半導体装置の製造工程断面図。
【図9】 従来の半導体装置の製造工程断面図。
【図10】 従来の半導体装置の製造工程断面図。
【図11】 従来の半導体装置の製造工程断面図。
【図12】 本発明の第1の実施の形態にかかる半導体
装置の上面レイアウト図。
装置の上面レイアウト図。
【図13】 本発明の第1の実施の形態にかかる半導体
装置の断面図。
装置の断面図。
【図14】 本発明の第1の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図15】 本発明の第1の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図16】 本発明の第1の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図17】 本発明の第1の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図18】 本発明の第1の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図19】 本発明の第1の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図20】 本発明の第1の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図21】 本発明の第1の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図22】 本発明の第1の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図23】 本発明の第1の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図24】 本発明の第1の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図25】 本発明の第1の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図26】 本発明の第1の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図27】 本発明の第2の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図28】 本発明の第2の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図29】 本発明の第2の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図30】 本発明の第2の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図31】 本発明の第2の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図32】 本発明の第2の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図33】 本発明の第2の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図34】 本発明の第2の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図35】 本発明の第3の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図36】 本発明の第3の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図37】 本発明の第3の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図38】 本発明の第3の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図39】 本発明の第3の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図40】 本発明の第3の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図41】 本発明の第3の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図42】 本発明の第3の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図43】 本発明の第3の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
【図44】 本発明の第3の実施の形態にかかる半導体
装置の製造工程断面図。
装置の製造工程断面図。
1・…p型シリコン基板、2・…シリコン酸化膜、3・…
シリコン窒化膜、4・…BSG膜、5・…トレンチ、6・
…埋め込みプレート、7・…NO膜、8・…ポリシリコン
膜、9・…シリコン窒化膜、10・…ポリシリコン膜、1
1・…単結晶シリコン膜、12・…STI、13・…MO
Sトランジスタ、14・…シリコン窒化膜、15・…BP
SG膜、16・…ゲート電極、17・…コンタクト孔、1
8・…TEOS膜、19・…ビット線コンタクト孔、20
・…接合コンタクト孔、21・…ポリシリコン膜、22・
…TEOS膜、23・…ビット線コンタクト、24・…ビ
ット線、WL・…ワード線(ゲート電極)、TC・…トレ
ンチキャパシタ、BC・…ビット線コンタクト、BL・…
ビット線、BC1・…第1のビット線コンタクト、BC
2・…第2のビット線コンタクト、MQ・…MOSトラン
ジスタ、TC・…トレンチキャパシタ、31・…p型シリ
コン基板、32・…シリコン酸化膜、33・…シリコン窒
化膜、34・…BSG膜、35・…トレンチ、36・…プ
レート電極、37・…NO膜、38・…ポリシリコン膜、
39・…シリコン窒化膜、40・…ポリシリコン層、41
・…単結晶シリコン層、42・…TEOS膜、43・…ポ
リシリコン膜、44・…ソース/ドレイン領域、45・…
表面接続部、46・…穴、47・…第2のトレンチ、48
・…コンタクトホール、49・…層間絶縁膜、50・…コ
ンタクトホール、51・…コンタクトホール、52・…ポ
リシリコン膜、53・…絶縁膜、54・…酸化膜。
シリコン窒化膜、4・…BSG膜、5・…トレンチ、6・
…埋め込みプレート、7・…NO膜、8・…ポリシリコン
膜、9・…シリコン窒化膜、10・…ポリシリコン膜、1
1・…単結晶シリコン膜、12・…STI、13・…MO
Sトランジスタ、14・…シリコン窒化膜、15・…BP
SG膜、16・…ゲート電極、17・…コンタクト孔、1
8・…TEOS膜、19・…ビット線コンタクト孔、20
・…接合コンタクト孔、21・…ポリシリコン膜、22・
…TEOS膜、23・…ビット線コンタクト、24・…ビ
ット線、WL・…ワード線(ゲート電極)、TC・…トレ
ンチキャパシタ、BC・…ビット線コンタクト、BL・…
ビット線、BC1・…第1のビット線コンタクト、BC
2・…第2のビット線コンタクト、MQ・…MOSトラン
ジスタ、TC・…トレンチキャパシタ、31・…p型シリ
コン基板、32・…シリコン酸化膜、33・…シリコン窒
化膜、34・…BSG膜、35・…トレンチ、36・…プ
レート電極、37・…NO膜、38・…ポリシリコン膜、
39・…シリコン窒化膜、40・…ポリシリコン層、41
・…単結晶シリコン層、42・…TEOS膜、43・…ポ
リシリコン膜、44・…ソース/ドレイン領域、45・…
表面接続部、46・…穴、47・…第2のトレンチ、48
・…コンタクトホール、49・…層間絶縁膜、50・…コ
ンタクトホール、51・…コンタクトホール、52・…ポ
リシリコン膜、53・…絶縁膜、54・…酸化膜。
Claims (12)
- 【請求項1】 半導体基板内に形成され、上部が円錐形
又は楕円錐形をしたトレンチと、 前記トレンチの上部の表面に形成された絶縁膜と、 前記トレンチの表面に形成されたキャパシタ絶縁膜と、 前記トレンチ内であって、前記キャパシタ絶縁膜及び前
記絶縁膜の表面に形成されたストレージ電極と、 前記半導体基板内であって、前記キャパシタ絶縁膜を挟
んで前記ストレージ電極と対向する位置に形成されたプ
レート電極と、 前記ストレージ電極と電気的にソース/ドレイン領域の
一方が接続されたトランジスタと、 を具備することを特徴とする半導体装置。 - 【請求項2】 前記絶縁膜の上面から見た断面形状は円
形又は楕円形であることを特徴とする請求項1記載の半
導体装置。 - 【請求項3】 前記絶縁膜の上面から見た断面形状の径
は、上部になるほど小さくなることを特徴とする請求項
1又は2記載の半導体装置。 - 【請求項4】 前記トレンチの上面に、前記ストレージ
電極と前記ソース/ドレイン領域の一方とを電気的に接
続する接続部をさらに具備することを特徴とする請求項
1乃至3記載の半導体装置。 - 【請求項5】 前記半導体基板上に、前記ストレージ電
極と前記ソース/ドレイン領域の一方とを電気的に接続
する表面接続部をさらに具備することを特徴とする請求
項1乃至4記載の半導体装置。 - 【請求項6】 半導体基板に第1のトレンチを形成する
工程と、 前記半導体基板のうち前記第1のトレンチに隣接した領
域に第1のキャパシタ電極を形成する工程と、 前記第1のトレンチの表面にキャパシタ絶縁膜を形成す
る工程と、 前記第1のトレンチ内であって、前記半導体基板の上面
よりも低い位置までに第2のキャパシタ電極を形成する
工程と、 前記第2のキャパシタ電極の上面に第1の絶縁膜を形成
する工程と、 エピタキシャル成長法を用いて、前記第1の絶縁膜上に
多結晶の半導体層を形成し、前記半導体基板上に単結晶
の半導体層を前記多結晶の半導体層の上部を完全に覆わ
ないところにまで形成するエピタキシャル工程と、 前記多結晶の半導体層を除去して第2のトレンチを形成
する工程と、 前記第1の絶縁膜の一部にコンタクトホールを形成して
前記第2のキャパシタ電極を露出させる工程と、 前記第2のトレンチ内で、前記半導体基板が露出してい
る部分に第2の絶縁膜を形成する工程と、 前記第2のトレンチ内に導電層を形成する工程と、 ソース/ドレイン領域の一方が前記導電層と電気的に接
続されているトランジスタを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項7】 前記エピタキシャル工程は、前記多結晶
の半導体層の露出部分が所定の表面積を有するまで行う
ことを特徴とする請求項6記載の半導体装置の製造方
法。 - 【請求項8】 半導体基板に第1のトレンチを形成する
工程と、 前記半導体基板のうち前記第1のトレンチに隣接した領
域に第1のキャパシタ電極を形成する工程と、 前記第1のトレンチの表面にキャパシタ絶縁膜を形成す
る工程と、 前記第1のトレンチ内であって、前記半導体基板の上面
よりも低い位置までに第2のキャパシタ電極を形成する
工程と、 前記第2のキャパシタ電極の上面に第1の絶縁膜を形成
する工程と、 エピタキシャル成長法を用いて前記第1の絶縁膜上に多
結晶の半導体層を形成するとともに、前記半導体基板上
には単結晶の半導体層を前記多結晶の半導体層を覆うま
で形成する工程と、 前記単結晶の半導体層の上部を除去する工程と、 前記単結晶の半導体層をエッチングして前記多結晶の半
導体層を露出させる工程と、 前記多結晶の半導体層を除去して第2のトレンチを形成
する工程と、 前記第1の絶縁膜の一部にコンタクトホールを形成して
前記第2のキャパシタ電極を露出させる工程と、 前記第2のトレンチ内で、前記半導体基板が露出してい
る部分に第2の絶縁膜を形成する工程と、 前記第2のトレンチ内に導電層を形成する工程と、 ソース/ドレイン領域の一方が前記導電層と電気的に接
続されているトランジスタを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項9】 前記多結晶の半導体層を露出させる工程
は、前記単結晶の半導体層の所定の部分をエッチングす
るとともに、露出部分が所定の表面積を有するまでに前
記多結晶の半導体層の上部もエッチングすることを特徴
とする請求項8記載の半導体装置の製造方法。 - 【請求項10】半導体基板に第1のトレンチを形成する
工程と、 前記半導体基板のうち前記第1のトレンチに隣接した領
域に第1のキャパシタ電極を形成する工程と、 前記第1のトレンチの表面にキャパシタ絶縁膜を形成す
る工程と、 前記第1のトレンチ内であって、前記半導体基板の上面
よりも低い位置までに第2のキャパシタ電極を形成する
工程と、 前記第2のキャパシタ電極の上面に第1の絶縁膜を形成
する工程と、 エピタキシャル成長法を用いて前記第1の絶縁膜上に多
結晶の半導体層を形成するとともに、前記半導体基板上
には単結晶の半導体層を前記多結晶の半導体層を覆うま
で形成する工程と、 前記半導体基板上にトランジスタを形成する工程と、 前記トランジスタを構成するソース/ドレイン領域を含
む前記半導体基板をエッチングして、前記多結晶の半導
体層を露出させる工程と、 前記多結晶の半導体層を除去して第2のトレンチを形成
する工程と、 前記第1の絶縁膜の一部にコンタクトホールを形成して
前記第2のキャパシタ電極を露出させる工程と、 前記第2のトレンチ内で、前記半導体基板が露出してい
る部分に第2の絶縁膜を形成する工程と、 前記第2のトレンチ内に導電層を形成して、前記第2の
キャパシタ電極と前記ソース/ドレイン領域の一方とを
電気的に接続する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項11】 前記導電層は、前記トレンチ内及び前
記ソース/ドレイン領域が形成されている半導体基板表
面上に形成されることを特徴とする請求項10記載の半
導体装置の製造方法。 - 【請求項12】 前記多結晶の半導体層を露出させる工
程は、前記単結晶の半導体層の所定の部分をエッチング
するとともに、露出部分が所定の表面積を有するまでに
前記多結晶の半導体層の上部もエッチングすることを特
徴とする請求項10又は11記載の半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11114586A JP2000307074A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11114586A JP2000307074A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000307074A true JP2000307074A (ja) | 2000-11-02 |
Family
ID=14641572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11114586A Pending JP2000307074A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000307074A (ja) |
-
1999
- 1999-04-22 JP JP11114586A patent/JP2000307074A/ja active Pending
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Legal Events
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RD02 | Notification of acceptance of power of attorney |
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