JP2000305527A

JP2000305527A - 電気光学装置の駆動回路、電気光学装置、および、電子機器

Info

Publication number: JP2000305527A
Application number: JP11252399A
Authority: JP
Inventors: Masaya Ishii; 賢哉石井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-04-20
Filing date: 1999-04-20
Publication date: 2000-11-02

Abstract

(57)【要約】【課題】電気光学装置の表示パネルに、直接、ディジ
タル画像信号を入力して、表示品質の低下を防ぐ。【解決手段】電気光学材料としての液晶が挟持された
一対の基板のうち、素子基板に、走査線１１２とデータ
線１１４とに接続されたＴＦＴ１１６と、このＴＦＴ１
１６に接続された画素電極１１８と、ディジタル画像信
号ＶＩＤをアナログ画像信号に変換して、ラインＬに供
給するＤ／Ａ変換回路１６０とを備える。ここで、Ｄ／
Ａ変換回路１６０を構成する抵抗およびスイッチは、Ｔ
ＦＴ１１６と共通の製造プロセスを用いて形成されたＴ
ＦＴから構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル画像信
号を入力して、電気光学的効果により表示を行う電気光
学装置、および、電気光学装置の駆動回路、並びに、こ
の電気光学装置を表示手段に適用した電子機器に関す
る。

【０００２】

【従来の技術】従来の電気光学装置、例えば、アクティ
ブマトリクス方式の液晶表示装置は、主に、マトリクス
状に配列した画素電極の各々にスイッチング素子が設け
られた素子基板と、カラーフィルタなどが必要に応じて
形成された対向基板と、これら両基板との間に充填され
た液晶とから構成される。このような構成において、走
査線を介してスイッチング素子に走査信号を印加する
と、当該スイッチング素子が導通状態となる。この導通
状態の際に、データ線を介して、画素電極に画像信号を
印加すると、当該画素電極および対向電極（共通電極）
の間の液晶層に所定の電荷が蓄積される。電荷蓄積後、
当該スイッチング素子をオフ状態としても、液晶層の抵
抗値が十分に高ければ、当該液晶層における電荷の蓄積
が維持される。このように、各スイッチング素子を駆動
して蓄積させる電荷量を制御すると、画素毎に液晶の配
向状態が変化して、所定の情報を表示することが可能と
なる。

【０００３】この際、各画素の液晶層に電荷を蓄積させ
るのは一部の期間で良いため、第１に、走査線駆動回路
によって、各走査線を順次選択するとともに、第２に、
走査線の選択期間において、データ線駆動回路によっ
て、データ線を順次選択し、第３に、選択されたデータ
線に画像信号をサンプリングして供給する構成により、
走査線およびデータ線を複数の画素について共通化した
時分割マルチプレックス駆動が可能となる。なお、走査
線駆動回路やデータ線駆動回路は、一般的には、それぞ
れシフトレジスタ回路からなり、これらの各シフトレジ
スタ回路によって転送される信号に基づいて、走査線駆
動回路が垂直走査を行う一方、データ線駆動回路が水平
走査を行う構成となっている。

【０００４】ところで、近年、表示装置としての電気光
学装置においては、ディジタル放送の開始などの理由か
ら、受信したディジタル画像信号に基づいて表示させる
ことが検討されている。ここで、電気光学装置は最終的
にはアナログ信号に基づいて表示することとの関係上、
ディジタル画像信号をアナログ画像信号に変換し、この
後、電気光学装置における表示パネルのインターフェイ
スに供給する構成が考えられる。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな構成では、結局のところ、表示パネルにはアナログ
の画像信号が供給されるので、表示パネルに供給される
以前に、アナログ画像信号の劣化が発生して表示品質が
低下する可能性がある。また、表示パネルにＤ／Ａ変換
回路を内蔵するにしても、どこまでをディジタル信号と
するのか、さらに、どのような構成で内蔵させるのか、
などが問題となる。

【０００６】本発明は、このような問題に鑑みてなされ
たものであって、その目的とするところは、電気光学装
置の表示パネルにＤ／Ａ変換回路を内蔵して表示品質の
低下を防ぐとともに、そのＤ／Ａ変換回路の構成を、電
気光学装置の表示パネルとの関係において規定した電気
光学装置、および、電気光学装置の駆動回路、並びに、
この電気光学装置を用いた電子機器を提供することにあ
る。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る電気光学装置の駆動回路にあっては、
基板に複数の走査線と、複数のデータ線と、前記走査線
と前記データ線とに接続されたスイッチング素子と、こ
のスイッチング素子に接続された画素電極とを備える電
気光学装置の駆動回路であって、ディジタル画像信号を
アナログ画像信号に変換するＤ／Ａ変換回路を備え、前
記Ｄ／Ａ変換回路を構成する素子の一部または全部が、
前記スイッチング素子と共通の製造プロセスを用いて形
成された素子からなることを特徴としている。

【０００８】本発明によれば、Ｄ／Ａ変換回路が、画素
電極に接続されたスイッチング素子と共通の製造プロセ
スで形成された素子によって構成されるので、Ｄ／Ａ変
換回路を、画素電極が形成される領域、すなわち、表示
領域の近傍に配置させることが可能となる。このため、
表示領域直前までディジタル画像信号の状態が維持され
て供給されるので、表示品質の劣化が防止されることと
なる。また、Ｄ／Ａ変換回路の構成素子の一部または全
部が、画素電極に接続されるスイッチング素子の製造プ
ロセスと兼用されて形成されるので、Ｄ／Ａ変換回路の
形成プロセスが複雑化することもない。

【０００９】ここで、本発明において、前記画素電極に
接続されたスイッチング素子は、トランジスタであり、
前記Ｄ／Ａ変換回路を構成する少なくとも１個以上の抵
抗体が、当該トランジスタの電極用配線材からなること
が望ましい。抵抗体としては、トランジスタのチャネル
を形成する半導体膜、あるいは、これにイオンをドープ
して抵抗を調節した薄膜が高抵抗体であるので、有効で
はあるが、膜厚が薄いので、比抵抗の制御が困難であ
る。これに対して、電極用配線材は、膜厚が比較的厚い
ので、半導体膜を抵抗としても用いる場合よりも、抵抗
値の制御が容易である。ただし、電極用配線材のシート
抵抗は一義的に定まってしまうので、実際には、配線材
の幅および長さによって抵抗分が制御されることなる。

【００１０】また、本発明において、前記画素電極に接
続されたスイッチング素子は、トランジスタであり、前
記Ｄ／Ａ変換回路を構成する少なくとも１個以上のスイ
ッチング素子が、前記画素電極に接続されたトランジス
タと共通の製造プロセスを用いて形成されたトランジス
タからなることが望ましい。すなわち、Ｄ／Ａ変換回路
にあっては、抵抗体のほかに、各ビットに対応して重み
付けを行うためのスイッチング素子が設けられるのが通
常であるが、これによれば、重み付けを行うためのスイ
ッチング素子が、画素電極に接続されたトランジスタと
共通の製造プロセスを用いて形成されるので、当該スイ
ッチング素子の形成プロセスが複雑化することもない。

【００１１】くわえて、本発明において、前記画素電極
に接続されたスイッチング素子は、トランジスタであ
り、前記Ｄ／Ａ変換回路を構成する少なくとも１個以上
の抵抗が、前記画素電極に接続されたトランジスタと共
通の製造プロセスを用いて形成されたトランジスタのソ
ース・ドレイン間の抵抗を用いてなることが望ましい。
すなわち、トランジスタにおけるオン抵抗を、Ｄ／Ａ変
換回路の抵抗体として用いるので、配線材料よりもより
高い比抵抗が得られるため素子の小型化が可能である。
ここで、抵抗値は、チャネルの幅で制御可能であり、広
くすると、それだけ抵抗値が小さくなる。また、一定領
域であればトランジスタを精度良く形成するのは、比較
的容易であるので、当該領域において形成される抵抗値
のバラツキを抑えることが可能となる。

【００１２】さらに、本発明において、前記画素電極に
接続されたスイッチング素子は、トランジスタであり、
前記Ｄ／Ａ変換回路を構成する少なくとも１組以上のス
イッチング素子と抵抗体とが、前記画素電極に接続され
たトランジスタと共通の製造プロセスを用いて形成さ
れ、かつトランジスタのソース・ドレイン間の抵抗を用
いることで１つの素子として形成されることが望まし
い。すなわち、Ｄ／Ａ変換において、重み付けを行うた
めのスイッチング素子と抵抗とが、同一トランジスタで
兼用されるので、構成の簡略化を図ることが可能とな
る。

【００１３】ここで、前記Ｄ／Ａ変換回路を構成するス
イッチング素子は、参照電位または定電流源を用いて、
前記ディジタル画像信号における各ビットの重みに対応
した電圧または電流を生成するためのものであることが
望ましい。すなわち、Ｄ／Ａ変換において、重み付けを
行うためのスイッチング素子が、画素電極に接続された
トランジスタと同一の製造プロセスで形成されるので、
構成の簡略化を図ることが可能となる。

【００１４】一方、本発明において、前記データ線を選
択するためのサンプリング信号を順次出力するデータ線
駆動回路と、前記Ｄ／Ａ変換回路により変換されたアナ
ログ画像信号を、前記サンプリング信号にしたがってサ
ンプリングして前記データ線の各々に供給するサンプリ
ング回路とを備えることが望ましい。これによれば、Ｄ
／Ａ変換されたアナログ画像信号が、サンプリング信号
にしたがってデータ線の各々に供給されるので、Ｄ／Ａ
変換回路が１つで済む。このため、表示品質の劣化防止
や、Ｄ／Ａ変換回路の形成プロセスの複雑化防止ととも
に、構成の簡略化も図られることとなる。

【００１５】ここで、本発明において、前記サンプリン
グ回路を前記データ線１本あたり２段以上有し、水平走
査の周期に同期し一括してデータ線へ書込みを行うこと
が望ましい。これにより、水平走査期間毎に線順次でデ
ータ線への書込みが行われるので、表示むらが軽減され
て、ディジタルの鮮明な映像の劣化防止が図られる。

【００１６】また、本発明にあっては、前記Ｄ／Ａ変換
回路において、前記ディジタル画像信号における各ビッ
トの重みに対応した電流または電圧を生成するための抵
抗体と、それ以外の抵抗体とが、前記サンプリング回路
を挟んで互いに対向して形成されることが望ましい。こ
れによれば、各ビットの重みに対応した電流または電圧
を生成するための抵抗（ラダー回路）と、それ以外の抵
抗、例えば、電流−電圧変換用の抵抗や、プルダウン抵
抗などの抵抗とは、サンプリング回路を挟んで対向して
形成されるので、Ｄ／Ａ変換に必要な抵抗が分散される
こととなる。このため、Ｄ／Ａ変換に必要な抵抗を集中
して形成しないで済むので、それだけ、面積の制約が大
きい場合に有利となる。

【００１７】また、本発明において、前記Ｄ／Ａ変換回
路は、前記データ線の各々に対して設けられる一方、前
記Ｄ／Ａ変換回路の各々に対して、ラッチ信号を順次出
力するデータ線駆動回路を備え、各Ｄ／Ａ変換回路は、
前記ラッチ信号にしたがって、前記ディジタル画像信号
をラッチするとともに、ラッチしたディジタル画像信号
を所定のタイミングでアナログ画像信号に変換して、対
応するデータ線に供給することが望ましい。これによれ
ば、Ｄ／Ａ変換回路がデータ線の各々に対応して設けら
れるとともに、各Ｄ／Ａ変換回路は、ディジタル画像信
号をラッチするので、データ線近傍までディジタル画像
信号の状態で供給することが可能となる。このため、表
示品質の劣化が、より一層防止されることとなる。ま
た、各Ｄ／Ａ変換回路がアナログ画像信号を、対応する
データ線に供給するタイミングとしては、ラッチと同時
とする第１の場合や、１水平走査期間においてすべての
Ｄ／Ａ変換回路がディジタル画像信号をラッチした後と
する第２の場合などが考えられる。ここで、第１の場合
とすると、アナログ画像信号は、データ線毎に順次供給
されることとなる。一方、第２の場合とすると、アナロ
グ信号は、すべてのデータ線に一括して供給されること
となる。

【００１８】一方、本発明において、前記Ｄ／Ａ変換回
路は、前記データ線の各々に対して設けられる一方、前
記ディジタル画像信号は時間軸に伸長されるとともに、
順次シフトされた２以上の系統で供給され、前記データ
線の各々に対して設けられるＤ／Ａ変換回路は、前記２
以上の系統のうち、１系統のディジタル画像信号に順番
に対応していることが望ましい。これによれば、Ｄ／Ａ
変換回路をデータ線に対して交差する方向に、複数行に
わたって配列させることができるので、データ線のピッ
チが狭い場合や、Ｄ／Ａ変換回路の形成面積が大きく要
する場合であっても、比較的容易に構成可能となる。そ
して、なによりも、データ線側の駆動周波数が、実質的
に、系統数の逆数まで低下するので、駆動回路を構成す
る素子の性能を向上させることなく、高解像度化に対応
することが可能となる。

【００１９】また、本発明にあっては、前記Ｄ／Ａ変換
回路において、前記ディジタル画像信号における各ビッ
トの重みに対応した電流または電圧を生成するための抵
抗体と、それ以外の抵抗体とが、前記画素電極の形成領
域を挟んで互いに対向して形成されることが望ましい。
これによれば、各ビットの重みに対応した電流または電
圧を生成するための抵抗（ラダー回路）と、それ以外の
抵抗、例えば、電流−電圧変換用の抵抗や、プルダウン
抵抗などの抵抗とは、画素電極形成領域を挟んで対向し
て形成されるので、Ｄ／Ａ変換に必要な抵抗が分散され
ることとなる。このため、Ｄ／Ａ変換に必要な抵抗を集
中して形成しないで済むので、それだけ、面積の制約が
大きい場合に有利となる。

【００２０】さらに、上記目的を達成するために、本発
明に係る電気光学装置にあっては、上述した本発明の電
気光学装置の駆動回路によって駆動されるので、表示品
質の劣化が防止されて、高品位な表示が可能であるとと
もに、その製造プロセスが簡略化されて、容易に形成す
ることが可能となる。

【００２１】加えて、本発明に係る電子機器にあって
は、上記電気光学装置を備えるので、高品位な表示とと
もに、形成が容易に可能な電気光学装置を提供すること
が可能となる。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２３】＜第１実施形態＞まず、本発明の第１実施
形態に係る駆動回路によって駆動される電気光学装置に
ついて説明する。図１は、電気光学材料として液晶を用
いた液晶パネルの電気的構成を示すブロック図である。
この図に示される液晶パネル１００は、実際には後述す
るように、素子基板と対向基板とを互いに電極形成面を
対向して貼付した構成となっている。このうち、素子基
板にあっては、図１においてＸ方向に沿って平行に複数
本の走査線１１２が配列して形成され、また、これと直
交するＹ方向に沿って平行にｎ（ｎは、偶数）本のデー
タ線１１４が形成されている。そして、これらの走査線
１１２とデータ線１１４との各交点においては、薄膜ト
ランジスタ（Thin Film Transistor：以下「ＴＦＴ」と
称する）１１６のゲート電極が走査線１１２に接続され
る一方、ＴＦＴ１１６のソース電極がデータ線１１４に
接続されるとともに、ＴＦＴ１１６のドレイン電極が画
素電極１１８に接続されている。そして、各画素は、画
素電極１１８と、後述する対向基板に形成された共通電
極と、これら両電極間に挟持された液晶とによって構成
され、走査線１１２とデータ線１１４との各交点に対応
してマトリクス状に配列し、表示領域１１０を形成して
いる。なお、このほかに、蓄積容量（図示省略）が、各
画素毎に、電気的にみて画素電極１１８と共通電極とに
挟持された液晶に対して並列に形成されるが、図におい
ては省略されている。

【００２４】さて、周辺回路１２０は、走査線駆動回路
１３０や、データ線駆動回路１４０のほかに、パルス幅
制限回路１５０、Ｄ／Ａ変換回路１６０、サンプリング
回路１７０などからなり、後述するように素子基板にお
ける対向面にあって、表示領域の周辺部に形成されるも
のである。これらの回路の能動素子は、画素をスイッチ
ングするＴＦＴ１１６と共通の製造プロセスで形成され
るｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴの組み
合わせにより形成されるものである。

【００２５】ここで、周辺回路１２０のうち、走査線駆
動回路１３０は、シフトレジスタを有し、外部から供給
されるクロック信号ＣＬＹや、その反転クロック信号Ｃ
ＬＹINV、転送開始パルスＤＹなどに基づいて、走査信
号を各走査線１１２に対して順次出力するものである。
詳細には、走査線駆動回路１３０は、第１に、垂直走査
期間の最初に供給される転送開始パルスＤＹを、クロッ
ク信号ＣＬＹおよび反転クロック信号ＣＬＹINVの半周
期だけ順次シフトし、第２に、これらシフトした信号を
走査信号として、各走査線１１２に対し水平走査期間毎
に順次出力するものである。

【００２６】また、データ線駆動回路１４０は、走査線
駆動回路１３０と略同様な構成であるが、供給される信
号が異なっている。すなわち、データ線駆動回路１４０
には、クロック信号ＣＬＹおよび反転クロック信号ＣＬ
ＹINVの替わりに、クロック信号ＣＬＸおよび反転クロ
ック信号ＣＬＸINVが供給されるとともに、転送開始パ
ルスＤＹの替わりに、水平走査期間の最初に転送開始パ
ルスＤＸが供給される構成となっている。このため、デ
ータ線駆動回路１４０は、第１に、水平走査期間の最初
に供給される転送開始パルスＤＸを、クロック信号ＣＬ
Ｘおよび反転クロック信号ＣＬＸINVの半周期だけ順次
シフトし、第２に、これらシフトした信号Ｓ１’〜Ｓ
ｎ’を順次出力することとなる。なお、走査線駆動回路
１３０およびデータ線駆動回路１４０の詳細な構成につ
いては、データ線駆動回路１４０を例にとって後述する
こととする。

【００２７】次に、パルス幅制限回路１５０は、各デー
タ線１１４に対応して設けられるｎ組のＮＡＮＤ回路１
５２およびインバータ１５４からなり、信号Ｓ１’〜Ｓ
ｎ’のパルス幅を、イネーブル信号ＥＮＢ１、ＥＮＢ２
によりそれぞれ制限して、サンプリング信号Ｓ１〜Ｓｎ
として出力するものである。ここで、図１において左か
ら数えてｉ段目に位置するＮＡＮＤ回路１５２は、ｉが
奇数であれば、信号Ｓｉ’と信号ＥＮＢ１との論理積を
反転する一方、ｉが偶数であれば、信号Ｓｉ’と信号Ｅ
ＮＢ２との論理積を反転するものである。また、各イン
バータ１５４は、対応するＮＡＮＤ回路１５２の出力信
号を反転するものである。そして、これらインバータ１
５４の出力信号が順番にサンプリング信号Ｓ１、Ｓ２、
……、Ｓｎとして出力される構成となっている。

【００２８】一方、Ｄ／Ａ変換回路１６０は、外部から
供給される８ビットのディジタル画像信号ＶＩＤを、ア
ナログ画像信号に変換してラインＬに出力するものであ
り、その詳細構成については後述することとする。

【００２９】また、サンプリング回路１７０は、各デー
タ線１１４に対応して設けられるｎ個のＴＦＴ１７１か
らなり、サンプリング信号Ｓ１〜Ｓｎにしたがって、ラ
インＬに供給されたアナログ画像信号を、対応するデー
タ線１１４にそれぞれサンプリングして供給するもので
ある。詳細には、スイッチとしてのＴＦＴ１７１の各々
は、各データ線１１４の一端に設けられ、各ＴＦＴ１７
１のソース電極が、アナログ画像信号が供給されるライ
ンＬに接続され、また、各ＴＦＴ１７１のドレイン電極
が、対応するデータ線１１４に接続されている。そし
て、各ＴＦＴ１７１のゲート電極には、図において左か
ら順番に、それぞれサンプリング信号Ｓ１〜Ｓｎが供給
される信号線に接続されている。

【００３０】＜データ線駆動回路の構成＞ここで、図１
におけるデータ線駆動回路１４０の詳細に構成について
説明する。図２は、データ線駆動回路１４０の構成を示
す回路図である。この図において、クロック信号ＣＬ
Ｘ、その反転信号ＣＬＸINV、および、転送開始パルス
ＤＸは、いずれも図示しないタイミングジェネレータに
よって、ディジタル画像信号ＶＩＤと同期して供給され
るものである。

【００３１】さて、図２に示されるように、データ線駆
動回路１４０は、シフトレジスタの単位回路Ｒ１〜Ｒｎ
＋１を（ｎ＋１）段縦続接続したものであり、すなわ
ち、データ線１１４の本数であるｎよりも１だけ多い奇
数段接続したものであり、水平走査期間の最初に供給さ
れるパルスＤＸを、クロック信号ＣＬＸおよびその反転
クロック信号ＣＬＸINVにしたがって、前段（左側）の
単位回路から後段（右側）の単位回路へ順次シフトし
て、信号Ｓ１’〜Ｓｎ’として出力する構成となってい
る。このため、各単位回路Ｒ１〜Ｒｎ＋１には、クロッ
ク信号ＣＬＸ、および、反転クロック信号ＣＬＸINV
が、それぞれ供給されている。

【００３２】これら各単位回路Ｒ１〜Ｒｎ＋１のうち、
奇数段の単位回路Ｒ１、Ｒ３、……、Ｒｎ−１、Ｒｎ＋
１は、クロック信号ＣＬＸが「Ｈ」レベルの場合（反転
クロック信号ＣＬＸが「Ｌ」レベルの場合）に入力信号
を反転するクロックドインバータ１４２と、このクロッ
クドインバータ１４２による反転信号を再反転して、当
該単位回路の出力とするインバータ１４４と、クロック
信号ＣＬＸが「Ｌ」レベルの場合（反転クロック信号Ｃ
ＬＸINVが「Ｈ」レベルの場合）に、インバータ１４４
の出力信号を反転して、インバータ１４４の入力に帰還
するクロックドインバータ１４６とから構成される。

【００３３】ここで、奇数段の単位回路におけるクロッ
クドインバータ１４２の具体的構成について説明する
と、図３（ａ）に示されるように、高位側電源Ｖｄｄと
低位側電源Ｖｓｓとの間に、ゲート電極に反転クロック
信号ＣＬＸINVを入力するｐチャネル型ＴＦＴと、入力
信号をゲート電極にそれぞれ入力する相補型のｐチャネ
ル型ＴＦＴ・ｎチャネル型ＴＦＴと、ゲート電極にクロ
ック信号ＣＬＸを入力するｎチャネル型ＴＦＴとを直列
に接続した構成となっている。また、奇数段におけるク
ロックドインバータ１４６については、図３（ｂ）に示
される通りであり、クロック信号ＣＬＸおよび反転クロ
ック信号ＣＬＸINVが供給されるＴＦＴが、図３（ａ）
とは反対となっている。さらに、インバータ１４４につ
いては、図４に示されるように、高位側電源Ｖｄｄと低
位側電源Ｖｓｓとの間に、入力信号をゲート電極にそれ
ぞれ入力するｐチャネル型ＴＦＴおよびｎチャネル型Ｔ
ＦＴとを、直列に相補型に接続した構成となっている。

【００３４】一方、各単位回路Ｒ１〜Ｒｎ＋１のうち、
偶数段の単位回路Ｒ２、Ｒ４、……、Ｒｎ−２、Ｒｎ
は、基本的に、奇数段の単位回路と同様な構成である
が、クロックドインバータ１４２は、クロック信号ＣＬ
Ｘが「Ｌ」レベルの場合に入力信号を反転する一方、ク
ロックドインバータ１４６は、クロック信号ＣＬＸが
「Ｈ」レベルの場合に入力信号を反転する点において異
なっている。したがって、偶数段におけるクロックドイ
ンバータ１４２は、図３（ｂ）に示される構成となり、
偶数段におけるクロックドインバータ１４６は、図３
（ａ）に示される構成となて、それぞれ奇数段のものと
入れ替わった関係にある。

【００３５】なお、図２において、奇数段のクロックド
インバータ１４２および偶数段のクロックドインバータ
１４６には、それぞれクロック信号ＣＬＸのみ供給され
ているが、実際には図３（ａ）に示されるように、反転
クロック信号ＣＬＸINVも供給されている。同様に、図
２においては、奇数段のクロックドインバータ１４６お
よび偶数段のクロックドインバータ１４２には、反転ク
ロック信号ＣＬＸINVのみ供給されているが、実際には
図３（ｂ）に示されるように、クロック信号ＣＬＸも供
給されている。また、これらのクロックドインバータ
や、インバータは、高位側電源Ｖｄｄおよび低位側電源
Ｖｓｓの間に接続されるため、これらの電源配線が各単
位回路Ｒ１〜Ｒｎ＋１において引き回されている。

【００３６】＜Ｄ／Ａ変換回路＞次に、図１におけるＤ
／Ａ変換回路１６０の詳細構成について説明する。図５
は、Ｄ／Ａ変換回路１６０の等価回路を示す図である。

【００３７】この図に示されるように、Ｄ／Ａ変換回路
１６０は、いわゆるＲ−２Ｒのラダー（はしご）回路を
用いてＤ／Ａ変換を行うものであり、ディジタル画像信
号ＶＩＤの各ビット（最上位ビットをＭＳＢ、以下、２
ＳＢ、３ＳＢ、……、７ＳＢ、最下位ビットをＬＳＢと
する）に対応してスイッチＳｗ１〜Ｓｗ８を備えてい
る。これらの各スイッチＳｗ１〜Ｓｗ８は、対応ビット
が「１」である場合には端子ａに接続する一方、対応ビ
ットが「０」である場合には端子ｂに接続するものであ
る。ここで、説明の便宜上、端子ａに接続する場合を、
当該スイッチがオンであるとし、端子ｂに接続する場合
を、当該スイッチがオフであるものとする。また、各ス
イッチＳｗ１〜Ｓｗ８の端子ａは、それぞれ参照電位Ｖ
ｒｅｆが供給される信号線に接続される一方、端子ｂ
は、それぞれ基準電位に接続されている。

【００３８】また、各スイッチＳｗ１〜Ｓｗ８の共通端
子は、それぞれ抵抗値が２Ｒである抵抗を介して接続点
Ａ〜Ｈに接続されている。また、各接続点Ａ〜Ｈにおい
て、互いに隣接する接続点間は、抵抗値がＲである抵抗
を介して接続されている。このため、抵抗値が２Ｒの抵
抗と、抵抗値がＲの抵抗とで構成されたラダー回路にお
いて、各抵抗の接続点Ａ〜Ｈの各々から上位ビット方
向、下位ビット方向、および、スイッチ方向のいずれを
みても、抵抗値が２Ｒとなるように形成されている。そ
して、接続点ＡがラインＬに接続されて、Ｄ／Ａ変換回
路１６０の出力端Ｅｏｕｔとなっている。

【００３９】このような構成において、「１」である入
力ビットに対応するスイッチがオンすると、出力端Ｅｏ
ｕｔには、各ビットの重みに対応する電圧が出力され
る。例えば、最上位ビットＭＳＢが「１」であれば、ス
イッチＳｗ１がオンすることにより、Ｖｒｅｆ／２の電
圧が、また、それよりも２ビット下位の３ＳＢが「１」
であれば、スイッチＳｗ３がオンすることにより、Ｖｒ
ｅｆ／８の電圧が、それぞれＥｏｕｔに発生することと
なる。

【００４０】次に、Ｄ／Ａ変換回路１６０における構成
素子の実際について説明する。すでに図５を参照して説
明したように、Ｄ／Ａ変換回路１６０は、スイッチＳｗ
１〜Ｓｗ８と、ラダー回路の抵抗とによって構成されて
いる。このうち、本実施形態においては、抵抗分を、主
に、ＴＦＴにおけるゲート電極用配線材のポリシリコン
から構成する場合と、ＴＦＴにおけるソース・ドレイ
ン間の抵抗を用いる場合との２通りを想定している。

【００４１】そこでまず、抵抗分をポリシリコンから形
成する場合について説明する。ここでは、図５におい
て、破線で示される部分１６００、すなわち、スイッチ
Ｓｗ１と、抵抗値が２Ｒである抵抗とからなる部分１６
００について検討する。抵抗分をポリシリコンから形成
する場合、部分１６００については、図６（ａ）に示さ
れるように、ディジタル画像信号ＶＩＤのうち、最上位
ビットＭＳＢの信号をゲート信号として入力して、互い
に排他的にオンオフするｎチャネル型ＴＦＴ１６０１・
ｐチャネル型ＴＦＴ１６０２と、ゲート電極用配線材の
ポリシリコンからなる抵抗１６０３とから構成される。

【００４２】ここで、抵抗体としては、ＴＦＴの半導体
膜が高抵抗体であるため、これを用いることも考えられ
るが、膜厚が薄いので、抵抗値の制御が困難である。こ
れに対して、ゲート電極用配線材は、比較的膜厚が厚い
ので、半導体膜自体を抵抗としても用いる場合よりも、
抵抗分の制御が容易である。ただし、ゲート電極用配線
材の膜厚は、形成されるＴＦＴによって一義的に定まっ
てしまうので、実際には、配線材の幅および長さによっ
て抵抗分を制御することなる。

【００４３】また、ＴＦＴ１６０１、１６０２のオン抵
抗は抵抗１６０３に対して十分低いことが望ましいが、
これらのソース・ドレイン間の抵抗値は、無視できない
ことが多い。このため、ＴＦＴ１６０１または１６０２
がオンする場合におけるソース・ドレイン間の抵抗と、
ポリシリコンからなる抵抗１６０３との直列抵抗値が２
Ｒとなるように、ＴＦＴ１６０１、１６０２および抵抗
１６０３がそれぞれ形成される。すなわち、部分１６０
０におけるスイッチＳｗ１のスイッチング機能について
は、ＴＦＴ１６０１、１６０２が担い、また、抵抗値が
２Ｒである抵抗の機能については、これらＴＦＴのソー
ス・ドレイン間の抵抗と抵抗１６０３との直列抵抗が担
うのである。また、部分１６００については、最上位ビ
ットＭＳＢ以外のビットに対応して同様に形成される。
くわえて、各接続点Ａ〜Ｈにおいて、互いに隣接する接
続点間を接続する抵抗については、ポリシリコンから形
成して、その抵抗値がＲとなるようにしても良いし、Ｔ
ＦＴ１６０１、１６０２のチャネル幅と比べて半分にし
たダミーのＴＦＴを形成して、そのソース・ドレイン間
の抵抗値がＲとなるようにしても良い。なお、図６
（ａ）における端子ａ、ｂ、ｃ、ｄは、それぞれ図５に
おける同符号の端子に相当している。

【００４４】一方、抵抗分をＴＦＴにおけるソース・ド
レイン間の抵抗を用いる場合について説明する。ここ
でも、抵抗分をポリシリコンから形成する場合と同様
に、図５において、スイッチＳｗ１と、抵抗値が２Ｒで
ある抵抗とからなる部分１６００について検討する。抵
抗分をＴＦＴのソース・ドレイン間の抵抗を用いて形成
する場合、部分１６００については、図６（ｂ）に示さ
れるように、最上位ビットＭＳＢの信号をゲート信号と
して入力して、互いに排他的にオンオフするｐチャネル
型ＴＦＴ１６０７・ｎチャネル型ＴＦＴ１６０８が、部
分１６００におけるスイッチＳｗ１のスイッチング機能
と、抵抗値が２Ｒである抵抗の機能とを同時に担うので
ある。すなわち、ＴＦＴ１６０７（１６０８）がオンす
る場合におけるソース・ドレイン間の抵抗を、ラダー回
路における抵抗として積極的に用いて、それぞれ２Ｒと
なるように形成するのである。また、部分１６００につ
いては、最上位ビットＭＳＢ以外のビットに対応して同
様に形成される。くわえて、各接続点Ａ〜Ｈにおいて、
互いに隣接する接続点間を接続する抵抗については、ダ
ミーＴＦＴを設けて、そのソース・ドレイン間の抵抗値
がＲとなるよう形成される。

【００４５】このように形成すると、スイッチであるＴ
ＦＴのオン抵抗が低い必要がないため、チャネル幅を小
さくできるうえ、あえて抵抗体を形成ないため、回路サ
イズを大幅に縮小することが可能である。ラダー抵抗に
おける抵抗値のばらつきは、Ｄ／Ａ変換の精度に直接影
響を与えるので、パターニングに工夫が必要となるなど
の点に留意すべきであるが、この手段は比較的低ビット
数のＤ／Ａ変換である場合や、Ｄ／Ａ変換回路を狭い領
域に集積する際に有効である。なお、図６（ｂ）におけ
る端子ａ、ｂ、ｃ、ｄは、それぞれ図５における同符号
の端子に相当している。

【００４６】また、図６（ａ）におけるｎチャネル型Ｔ
ＦＴ１６０２、および、図６（ｂ）におけるｎチャネル
型ＴＦＴ１６０８については、デプレッション型とエン
ハンスメント型といった排他的なスイッチの組み合わせ
でも可能であるし、対応ビットの信号をインバータによ
り反転してゲート信号として入力する構成とすれば、ｎ
チャネル型ＴＦＴを用いることも可能であり、また、こ
の逆にｐチャネル型ＴＦＴを用いることも可能である。
さらに、ｎチャネルおよびｐチャネル型ＴＦＴを並列に
接続したトランスミッションゲートに置き換えて、基準
電位に対して参照電位を正負に反転させることで反転駆
動に対応可能である。

【００４７】＜製造プロセス＞次に、周辺回路１２０
および表示領域１１０における構成素子の製造プロセス
について説明する。上述したように、周辺回路１２０の
うち、Ｄ／Ａ変換回路１６０における抵抗については、
ポリシリコンおよびＴＦＴを用いて形成する場合（図６
（ａ）参照）と、ＴＦＴのソース・ドレイン間の抵抗の
みを用いて形成する場合（図６（ｂ）参照）との２通り
が考えられる。そこでまず、前者のポリシリコンおよび
ＴＦＴを用いて形成する場合について説明することとす
る。なお、以下における工程は、表示領域１１０におけ
るＴＦＴ１１６、すなわち、画素電極１１８に接続され
たＴＦＴ１１６を基準にしたものである。また、周辺回
路１２０としては、図６（ａ）におけるＴＦＴ１６０２
および抵抗１６０３の直列部分を例にとって説明する
が、抵抗１６０３以外のものについても、すなわち、デ
ータ線駆動回路１４０やサンプリング回路１７０を構成
するＴＦＴについても、基本的にＴＦＴ１６０２と同様
に形成される。

【００４８】まず、図７の工程（１）に示されるよう
に、ガラスや石英などの基板１０１の上面全体に、例え
ば減圧ＣＶＤ法などによって、ポリシリコン層１を、約
５０〜２００ｎｍの厚さで、好ましくは約１００ｎｍの
厚さとなるまで固相成長させる。この際、ｎチャネル型
のＴＦＴを形成する場合には、Ｓｂ（アンチモン）や、
Ａｓ（砒素）、Ｐ（リン）などのＶ属元素のドーパント
を、わずかにイオン注入等によりドーピングする。ま
た、ｐチャネル型ＴＦＴを形成する場合には、Ａｌ（ア
ルミニウム）や、Ｂ（ボロン）、Ｇａ（ガリウム）など
のIII属元素のドーパントを、同様に、わずかにイオン
注入等によりドーピングする。

【００４９】次に、図７の工程（２）に示されるよう
に、ポリシリコン層１を、フォトリソグラフィ工程やエ
ッチング工程等によってパターニングして、表示領域１
１０にあってはＴＦＴ１１６における能動層１ａを、周
辺回路１２０にあってはＴＦＴ１６０１などにおける能
動層１ｂを、それぞれ島状に形成する。

【００５０】さらに、図７の工程（３）に示されるよう
に、能動層１ａ、１ｂの表面を熱酸化処理して、ゲート
絶縁膜２ａ、２ｂをそれぞれ能動層１ａ、１ｂの表面に
形成する。この工程により、能動層１ａ、１ｂは最終的
に約３０〜１５０ｎｍの厚さ、好ましくは約３５〜４５
ｎｍの厚さとなる一方、ゲート絶縁膜２ａ、２ｂは約６
０〜１５０ｎｍの厚さ、好ましくは約３０ｎｍの厚さと
なる。

【００５１】そして、図７の工程（４）に示されるよう
に、ゲート絶縁膜２ａ、２ｂおよび基板１０１の上面
に、ポリシリコン層１２を減圧ＣＶＤ法等により堆積す
る。このポリシリコン層１２は、表示領域１１０にあっ
ては、ＴＦＴ１１６のゲート電極を兼用する走査線とな
るべき部分であり、周辺回路１２０にあっては、ＴＦＴ
１６０１などの各種ＴＦＴにおけるゲート電極、およ
び、抵抗１６０３となるべき部分である。なお、走査線
１１２となるべき部分については、ポリシリコンではな
く、Ａｌなどの金属膜や金属シリサイド膜から形成して
も良いし、これらの金属膜または金属シリサイド膜とポ
リシリコンとを多層形成しても良い。また、ゲート電極
の配線材料としては、ポリシリコンのほか、Ｍｏ（モリ
ブデン）、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｗ（タ
ングステン）等の高融点金属や、これらの金属シリサイ
ドを用いることができるが、抵抗１６０３となるべき部
分に限って言えば、低抵抗材料を用いると高抵抗化する
ことが困難となる点に留意すべきである。

【００５２】次に、図８の工程（５）に示されるよう
に、ポリシリコン層１２を、フォトリソグラフィ工程や
エッチング工程等によってパターニングして、表示領域
１１０にあっては、ＴＦＴ１１６のゲート電極を兼用す
る走査線１１２を形成し、周辺回路１２０にあっては、
ＴＦＴ１６０１のゲート電極１２ｂや、抵抗１６０３を
形成する。なお、ゲート電極１２ｂは、図６（ａ）にお
ける端子ｄに相当するものである。この際、周辺回路１
２０にあっては、ＴＦＴ１６０１以外のＴＦＴにおける
ゲート電極も同様に形成される。

【００５３】さらに、図８の工程（６）に示されるよう
に、走査線１１２（ゲート電極）、ゲート電極１２ｂを
マスクとして不純物（例えばリン）のドーパントをドー
ピングして、ｎチャネル型のＴＦＴの能動層１ａ、１ｂ
において、自己整合されたソース領域およびドレイン領
域となる半導体領域を形成する。なお、ＴＦＴをｐチャ
ネル型とする場合には、能動層１ｂにおいてソース領域
およびドレイン領域を形成するために、ＢなどのIII属
元素のドーパントをドーピングする。

【００５４】また、ソース・ドレイン領域は、第１に、
ドーパンドを、１×１０¹³〜３×１０¹³[atms／cm²]の
ドーズ量にてライトドーピングして、低濃度領域を形成
し、第２に、走査線１１２（ゲート電極）やゲート電極
１２ｂよりも幅広のマスク層を、当該走査線１１２およ
びゲート電極１２ｂ上に形成し、第３に、同じドーパン
ドを、１×１０¹⁵〜３×１０¹⁵[atms／cm²]のドーズ量
でドーピングして、高濃度領域を形成し、これにより、
マスクされた領域がライトリー・ドープド・ドレイン
（ＬＤＤ）構造のＴＦＴとなるように形成しても良い。
また、ライトリー・ドープせずに走査線１１２およびゲ
ート電極１２ｂよりも幅広のマスクを使用してパターン
を形成し、続いて、不純物をドーピングしてソース・ド
レインを形成した後に、ゲート電極をオーバーエッチン
グすることにより、オフセット構造のＴＦＴを形成して
も良い。

【００５５】続いて、図８の工程（７）に示されるよう
に、層間絶縁膜３を、走査線１１２やゲート電極１２ｂ
などを覆うように、例えば、ＣＶＤ法等によって約５０
０〜１５００ｎｍの厚さに堆積する。なお、層間絶縁膜
３の材質としては、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ
などのシリケートガラス膜や、窒化シリコン膜、酸化シ
リコン膜などが挙げられる。

【００５６】そして、図８の工程（８）に示されるよう
に、表示領域１１０にあっては、層間絶縁膜３に対し
て、ＴＦＴ１１６のソース領域に対応した位置にコンタ
クトホール４１を、ドライエッチング等により形成す
る。一方、周辺回路１２０にあっては、層間絶縁膜３に
対し、ＴＦＴ１６０１のドレイン領域と、ソース領域
と、抵抗１６０３とに接続するためのコンタクトホール
４２、４３、４４、４５を同様に形成する。なお、コン
タクトホール４１、４２、４３は、層間絶縁膜３と、ゲ
ート絶縁膜２ａまたは２ｂとの重ね膜を開孔するもので
ある。

【００５７】次に、図９の工程（９）に示されるよう
に、層間絶縁膜３の上に、アルミニウムなどの低抵抗金
属や金属シリサイドなどの導電層１４を、スパッタリン
グ処理などによって約１００〜５００ｎｍの厚さに堆積
する。この導電層１４は、表示領域１１０にあっては、
ＴＦＴ１１６のソース電極を兼用するデータ線１１４と
なるべき部分であり、周辺回路１２０にあっては、ＴＦ
Ｔ１６０１を含むＴＦＴのソース電極や、ドレイン電
極、抵抗１６０３などを接続する配線部分となるべき部
分である。

【００５８】さらに、図９の工程（１０）に示されるよ
うに、導電層１４を、フォトリソグラフィ工程やエッチ
ング工程等によってパターニングして、表示領域１１０
にあっては、ＴＦＴ１１６のソース電極を兼用するデー
タ線１１４を形成する。また、この導電層１４のパター
ニングにより、周辺回路１２０にあっては、ＴＦＴ１６
０１のソース電極ａ’や、ＴＦＴ１６０１のドレイン電
極と抵抗１６０３の一方の端子との接続配線ｅ’、抵抗
１６０３における他方の端子の引き出し配線ｃ’などの
各種配線を形成する。なお、図９の（１０）において、
ＴＦＴ１６０１のソース電極ａ’は、図６（ａ）の端子
ａに相当するものであり、また、ＴＦＴ１６０１のドレ
イン電極の接続配線ｅ’は、図６（ａ）の端子ｅに相当
するものであり、さらに、引き出し配線ｃ’は、図６
（ａ）の端子ｃに相当するものである。

【００５９】続いて、図９の工程（１１）に示されるよ
うに、絶縁膜５を、データ線１１４や配線ａ’、ｅ’、
ｃ’などを覆うように、例えば、ＣＶＤ法等によって約
５００〜１５００ｎｍの厚さに堆積する。なお、絶縁膜
５の材質としては、層間絶縁膜３と同様に、ＮＳＧ、Ｐ
ＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜や、
窒化シリコン膜、酸化シリコン膜などが挙げられる。

【００６０】次に、図９の工程（１２）に示されるよう
に、表示領域１１０における絶縁膜５に対し、ＴＦＴ１
１６のドレイン領域に対応した位置にコンタクトホール
６１を、ドライエッチング等により形成する。

【００６１】そして、図１０の工程（１３）に示される
ように、絶縁膜５の上面に、ＩＴＯなどの透明導電性薄
膜１８を、スパッタリング処理などによって約５０〜２
００ｎｍの厚さに堆積した後、同図（１４）に示される
ように、フォトリソグラフィ工程やエッチング工程等に
よってパターニングして、画素電極１１８を形成する。
なお、液晶パネル１００を反射型とする場合には、透明
導電性薄膜１８に替えて、アルミニウムなどの反射率の
高い不透明導電性薄膜から画素電極１１８を形成するこ
ととなる。

【００６２】このような工程（１）〜（１４）により、
表示領域１１０におけるＴＦＴ１１６の製造プロセスを
用いて、周辺回路１２０の構成素子、特に、Ｄ／Ａ変換
回路１６０のスイッチや各種抵抗が、画素をスイッチン
グするＴＦＴ１１６と同時に形成されることとなる。

【００６３】なお、ＴＦＴに光が進入すると、リークに
より性能低下を来すので、実際には、遮光層がＴＦＴの
形状に合わせて形成されるが、図においては、本発明に
は直接関係ないので省略するものとする。

【００６４】＜製造プロセス＞次に、周辺回路１２０
のうち、Ｄ／Ａ変換回路１６０における抵抗を、ＴＦＴ
のソース・ドレイン間の抵抗のみを用いて形成する場合
（図６（ｂ）参照）の製造プロセスについて説明する。
ここで、周辺回路１２０としては、図６（ｂ）における
部分１６００のうち、ＴＦＴ１６０７を例にとって説明
すると、その製造プロセスについては、図１１の工程
（１）から図１４の工程（１４）までに示される通りと
なる。ただし、これらの工程は、図７の工程（１）から
図１０の工程（１４）までにおいて、ポリシリコンから
なる抵抗１６０３を除外したものと等しいから、その詳
細な説明については省略することとする。

【００６５】そして、これらの工程（１）〜（１４）に
より、表示領域１１０におけるＴＦＴ１１６の製造プロ
セスを用いて、周辺回路１２０の構成素子、特に、Ｄ／
Ａ変換回路１６０のスイッチや各種抵抗が、画素をスイ
ッチングするＴＦＴ１１６と共通のプロセスによって同
時に形成されることとなる。なお、ソース・ドレイン間
の抵抗は、ＴＦＴのチャネル幅や、チャネル長、ＬＤＤ
長等で制御され、具体的には、高抵抗となるほど、チャ
ネル幅を狭く、チャネル長を長く、あるいはＬＤＤ長を
長くする必要がある。

【００６６】＜第１実施形態の動作＞次に、第１実施形
態に係る液晶パネルの動作について、図１５に示される
タイミングチャートを参照して説明する。

【００６７】まず、タイミングｔ１１において、水平走
査期間の最初にパルスＤＸが入力されるとともに、クロ
ック信号ＣＬＸが立ち上がると（反転クロック信号ＣＬ
ＸINVが立ち下がると）、データ線駆動回路１４０にお
いて、第１段目の単位回路Ｒ１におけるクロックドイン
バータ１４２は、転送開始パルスＤＸの「Ｈ」レベルを
反転し、同じく第１段目の単位回路Ｒ１におけるインバ
ータ１４４が、同クロックドインバータ１４２の反転結
果を反転するので、第１段目の単位回路Ｒ１による出力
信号Ｓ１’は「Ｈ」レベルとなる。

【００６８】次に、タイミングｔ１２において、転送開
始パルスＤＸが入力されている期間に、クロック信号Ｃ
ＬＸが立ち下がると（反転クロック信号ＣＬＸINVが立
ち上がると）、第１段目の単位回路Ｒ１におけるクロッ
クドインバータ１４６は、「Ｈ」レベルの出力信号Ｓ
１’をインバータ１４４に反転帰還するので、出力信号
Ｓ１’は「Ｈ」レベルを維持することとなる。また、第
２段目の単位回路Ｒ２におけるクロックドインバータ１
４２は、第１段目の単位回路Ｒ１による出力信号Ｓ１’
の「Ｈ」レベルを反転し、同じく第２段目の単位回路Ｒ
２におけるインバータ１４４が、同クロックドインバー
タ１４２の反転結果を反転するので、第２段目の単位回
路Ｒ２の出力信号Ｓ２’は「Ｈ」レベルとなる。

【００６９】そして、タイミングｔ１３において、転送
開始パルスＤＸの入力が終了して、再び、クロック信号
ＣＬＸが立ち上がると（反転クロック信号ＣＬＸINVが
立ち下がると）、第１段目の単位回路Ｒ１におけるクロ
ックドインバータ１４２は、転送開始パルスＤＸの
「Ｌ」レベルを取り込むので、その単位回路Ｒ１の出力
信号Ｓ１’は「Ｌ」レベルとなる。一方、第２段目の単
位回路Ｒ２におけるクロックドインバータ１４６は、
「Ｈ」レベルの出力信号Ｓ２’をインバータ１４４に反
転帰還するので、出力信号Ｓ２’は「Ｈ」レベルを維持
することとなる。また、第３段目の単位回路Ｒ３におけ
るクロックドインバータ１４２は、第２段目の単位回路
Ｒ２による出力信号Ｓ２’の「Ｈ」レベルを反転し、同
じく第２段目の単位回路Ｒ２のインバータ１４４が、同
クロックドインバータ１４２の反転結果を反転するの
で、第３段目の単位回路Ｒ３による出力信号Ｓ３’は
「Ｈ」レベルとなる。

【００７０】以下、同様な動作が繰り返される結果、最
初に入力された転送開始パルスＤＸがクロック信号ＣＬ
Ｘおよびその反転クロック信号ＣＬＸINVの半周期だけ
順次シフトされて、各段の単位回路Ｒ１〜Ｒｎから出力
信号Ｓ１’〜Ｓｎ’として出力されることとなる。

【００７１】このような信号Ｓ１’〜Ｓｎ’のうち、奇
数段目の単位回路からの出力信号は信号ＥＮＢ１のパル
ス幅に、また、偶数段目の単位回路からの出力信号は信
号ＥＮＢ２のパルス幅に、それぞれ各段のＮＡＮＤ回路
１５２によって制限された後、各段のインバータ１５４
によって再反転されて、サンプリング信号Ｓ１〜Ｓｎと
して出力される。このため、サンプリング信号Ｓ１〜Ｓ
ｎは、互い隣接する信号が同時に「Ｈ」レベルとならず
に出力されることとなる。

【００７２】一方、走査線駆動回路１３０についても、
データ線駆動回路１４０と同様な構成であるため、同様
な動作となるが、供給される信号が異なるために、水平
走査期間毎に、図において上から下方向に走査信号を走
査線１１２の１本毎に供給することとなる。

【００７３】ここで、ある１本の走査線１１２が選択さ
れている期間において、サンプリング信号Ｓ１が出力さ
れると、その時点において変換されたアナログ画像信
号、すなわち、Ｄ／Ａ変換回路１６０によって、ディジ
タル画像信号ＶＩＤからＤ／Ａ変換されてラインＬに供
給されたアナログ画像信号が、サンプリング信号Ｓ１に
対応するデータ線に対してサンプリングされ、現時点で
選択されている走査線と交差する画素に、当該ＴＦＴ１
１６によって書き込まれることとなる。

【００７４】この後、サンプリング信号Ｓ２が出力され
ると、今度は、次のデータ線１１４にアナログ画像信号
がサンプリングされて、その時点で選択された走査線と
交差する画素に、当該ＴＦＴ１１６によって書き込まれ
ることとなる。

【００７５】以下同様にして、サンプリング信号Ｓ３、
Ｓ４、……、Ｓｎが順次出力されると、各サンプリング
信号に属するデータ線１１４にそれぞれアナログ画像信
号がサンプリングされて、その時点で選択された走査線
と交差する画素に書き込まれることとなる。そして、こ
の後、次の走査線が選択され、再び、サンプリング信号
Ｓ１〜Ｓｎが順次出力されて、同様な書き込みが繰り返
し実行されることとなる。

【００７６】なお、信号Ｓ１’〜Ｓｎ’を信号ＥＮＢ
１、ＥＮＢ２のパルス幅に制限するのは、隣接するサン
プリング信号が同時に出力されて、相隣接するデータ線
１１４に対応するスイッチとしてのＴＦＴ１７１が同時
にオンするのを防止して、ラインＬに供給されるアナロ
グ画像信号が、隣接するデータ線１１４同士においてオ
ーバラップしたタイミングでサンプリングされないよう
にするためである。したがって、クロック信号ＣＬＸお
よびその反転クロック信号ＣＬＸINVの周波数を低く設
定することにより、相隣接するサンプリング信号Ｓ１〜
Ｓｎが実質的に重ならないように構成するのであれば、
データ線駆動回路１４０の後段において、パルス幅を狭
めるパルス幅制限回路１５０を省略することができる。
この点については、走査線駆動回路１３０においても同
様である。

【００７７】このように第１実施形態によれば、抵抗分
を主に配線用ポリシリコンで形成する場合にあって
は、Ｄ／Ａ変換回路１６０が、表示領域１１０における
ＴＦＴ１１６と共通の製造プロセスで形成されたＴＦＴ
やポリシリコン抵抗１６０３によって構成されるので、
Ｄ／Ａ変換回路１６０を、表示領域１１０の近傍に配置
させることが可能となる。このため、画像信号をディジ
タルで入力して、表示領域直前までディジタル画像信号
の状態が維持されるので、表示品質の劣化を防止するこ
とが可能となるとともに、抵抗値のばらつきを抑えて、
Ｄ／Ａ変換の精度向上を図ることも可能となる。また、
抵抗分をＴＦＴのソース・ドレイン間の抵抗を用いる場
合にあっては、抵抗分をポリシリコンから形成する場
合と同様に、表示品質の劣化を防止することが可能とな
り、さらに素子の小型化による高密度化をはかることが
可能となる。さらに、上記場合、のいずれにおいて
も、Ｄ／Ａ変換回路１６０における構成素子が、表示領
域１１０におけるＴＦＴ１１６と共通の製造プロセスで
形成されるので、Ｄ／Ａ変換回路１６０を形成するため
の工程が別途必要になることもない。

【００７８】＜Ｄ／Ａ変換回路の他の例＞上述したＤ／
Ａ変換回路１６０は、ディジタル画像信号ＶＩＤにおけ
る各ビットの重みに対応して、参照電位Ｖｒｅｆを分割
するという構成であったが、本発明はこれに限られず、
種々の方式を用いたＤ／Ａ変換回路に適用可能である。

【００７９】例えば、図１６に示されるＤ／Ａ変換回路
１６２のように、ディジタル画像信号ＶＩＤにおける各
ビットの重みに対応して、基準定電流Ｉｒｅｆを分割し
加算する、という電流加算型の構成に適用しても良い。
このような構成では、出力たるラインＬに、ディジタル
画像信号ＶＩＤにおける各ビットの重みを加算した電流
がラインＬに流れるため、これをアナログ画像信号とす
べく電圧に変換する必要がある。通常、このような電流
−電圧変換は、オペアンプを用いれば容易に構成可能で
あるが、一般的に、精度の良いオペアンプをＴＦＴのみ
によって構成するのは困難である。このため、ラインＬ
には、オペアンプの替わりに、基準電位にプルダウンす
る基準抵抗Ｒｒｅｆが設けられ、これによって、ライン
Ｌに流れる電流が電圧に変換されることとなる。ここ
で、基準抵抗Ｒｒｅｆについては、Ｄ／Ａ変換回路１６
２のラダー回路近傍に設ける必要がないことから、図１
６に示されるように、サンプリング回路１７０の形成領
域を挟んで対向する位置に形成するのが望ましい。上述
のように、ＴＦＴのソース・ドレイン間を高抵抗化する
と、当該ＴＦＴのサイズが大きくなるが、基準抵抗Ｒｒ
ｅｆを、ラダー回路の抵抗と距離を置いて形成すると、
それだけ抵抗を分散させることができるので、スペース
が限られるている場合や発熱が問題にされる場合に、特
に有効な措置となる。同様な理由で定電流源をＤ／Ａ変
換回路１６２側ではなく、Ｒｒｅｆ側に設けてもよい。

【００８０】なお、図５に示されるような電圧分割型の
Ｄ／Ａ変換回路１６０にあっても、ラインＬの電位が不
定となるのを防ぐために、図１６に示されるような基準
抵抗Ｒｒｅｆを同様に設けて、ラインＬを基準電位にプ
ルダウンする構成としても良い。この構成においても、
基準抵抗Ｖｒｅｆを、ラダー回路の抵抗と距離を置いて
形成するのが望ましいのは言うまでもない。

【００８１】また、Ｄ／Ａ変換回路にあっては、Ｒ−２
Ｒの抵抗ラダーを用いた構成のほか、ディジタル画像信
号ＶＩＤのうち、最上位ビットＭＳＢから数えてｍ番目
（ｍは、本実施形態にあっては１、２、３、……、８）
のビット信号については、抵抗が２（ｍ−１）Ｒである
抵抗を介して入力し、その後、各ビットの信号を加算す
る構成、すなわち、いわゆるｎビット重み付け抵抗型の
構成に適用しても良い。ただし、ディジタル画像信号が
多ビット化するにつれて、必要となる抵抗値が指数関数
的に増加するので、広い面積を必要とする。このため、
上述したＲ−２Ｒのラダー回路を用いた構成の方が好ま
しいと言える。

【００８２】さらに、Ｄ／Ａ変換回路にあっては、抵抗
の替わりに、スイッチドキャパシタを用いた構成、すな
わち、スイッチとコンデンサとを組み合わせるととも
に、このスイッチをオンオフすることによって、当該コ
ンデンサを見掛けの抵抗に置き換える構成に適用しても
良い。

【００８３】加えて、上述したディジタル画像信号ＶＩ
Ｄについては８ビットとしたが、これはあくまでも、説
明の便宜上であり、これに限られることはない。なお、
実施形態のようにディジタル画像信号ＶＩＤを８ビット
にするとともに、ＲＧＢの３原色に対応してカラー表示
を行う場合には、１原色に８ビットが対応することにな
るので、ＲＧＢ全体では２４ビットが対応する結果、約
１６７０万色（正確には２²⁴色）のカラー表示が可能と
なる。

【００８４】＜極性反転＞ところで、電気光学装置にあ
っては、液晶などの電気光学材料に直流を印加すると、
当該電気光学材料が劣化するので、正極性駆動と負極性
駆動とを交互に行う交流駆動方式が一般的である。ま
た、フリッカーや、輝度ムラ、クロストークなどを防止
するために、データ信号の印加を、走査線単位に極性
反転して行う、データ単位に極性反転を行う、画素
単位に極性反転を行うなどの対策がとられる。これらの
理由により、データ線１１４に供給するアナログ画像信
号については、上記、、のいずれかに応じて、極
性反転を行う必要がある。

【００８５】このように極性反転を行う場合、図５に示
されるＤ／Ａ変換回路１６０にあっては、正極性駆動の
際には参照電位を＋Ｖｒｅｆとし、負極性駆動の際には
参照電位を−Ｖｒｅｆとして供給する構成とすれば良
い。一方、図１６に示されるＤ／Ａ変換回路１６２にあ
っては、正極性駆動の際には基準定電流を＋Ｉｒｅｆと
し、負極性駆動の際には基準定電流を−Ｉｒｅｆとして
供給する構成とすれば良い。なお、ここでいう極性反転
は、上述したように、アナログ画像信号の振幅中心電位
を基準電位として、その電圧レベルまたは電流方向を交
互に反転させることをいう。

【００８６】また、参照電位Ｖｒｅｆ、または、基準定
電流Ｉｒｅｆを反転させるのではなく、ディジタル画像
信号ＶＩＤのうち、１ビットを極性情報として割り当て
る構成でも、もちろん良い。ただし、この構成では、階
調数が実質的に１ビット分減少してしまう。

【００８７】＜液晶パネルの構成例＞次に、上述した電
気的構成に係る液晶パネル１００の全体構成について図
１７および図１８を参照して説明する。ここで、図１７
は、液晶パネル１００の構成を示す斜視図であり、図１
８は、図１７におけるＡ−Ａ’線断面図である。

【００８８】これらの図に示されるように、液晶パネル
１００は、画素電極１１８等が形成された素子基板１０
１と、共通電極１０８等が形成されたガラス等の透明な
対向基板１０２とを、スペーサ１０３が混入されたシー
ル材１０４によって一定の間隙を保って、互いに電極形
成面が対向するように貼り合わせるとともに、この間隙
に電気光学材料としての液晶１０５を封入した構造とな
っている。なお、シール材１０４は、対向基板１０２の
基板周辺に沿って形成されるが、液晶１０５を封入する
ために一部が開口している。このため、液晶１０５の注
入後に、その開口部分が封止材１０６によって封止され
ている。

【００８９】ここで、素子基板１０１の対向面であっ
て、シール材１０４の外側一辺においては、上述したデ
ータ線駆動回路１４０、パルス幅制限回路１５０および
サンプリング回路１７０が形成されて、Ｙ方向に延在す
るデータ線１１４を駆動する構成となっている。さら
に、この一辺には複数の接続電極１０７が形成されて、
上述した各種のタイミング信号や、ディジタル画像信号
ＶＩＤなどを入力する構成となっている。また、この一
辺に隣接する２辺には、２個の走査線駆動回路１３０お
よびＤ／Ａ変換回路１６０が形成されて、Ｘ方向に延在
する走査線１１２およびラインＬを、それぞれ両側から
駆動する構成となっている。なお、走査線１１２に供給
される走査信号の遅延およびラインＬに供給されるアナ
ログ画像信号の遅延が問題にならないのであれば、走査
線駆動回路１３０およびＤ／Ａ変換回路１６０を片側１
辺に１個だけに形成する構成でも良い。また、Ｄ／Ａ変
換回路１６０のラダー回路が、例えば図１７または図１
８において※３で示される位置に片側１辺に設けられる
のであれば、これに対向する※４（図１８参照）で示さ
れる位置に基準抵抗Ｒｒｅｆが設けられることとなる。
ほかに、素子基板１０１においては、データ線１１４へ
の画像信号の書込負荷を低減するために、各データ線１
１４を、アナログ画像信号の供給に先行するタイミング
において所定電位にプリチャージするプリチャージ回路
を形成しても良い。

【００９０】一方、対向基板１０２の共通電極１０８
は、素子基板１０１との貼合部分における４隅のうち、
少なくとも１箇所において設けられた導通材によって、
素子基板１０１との電気的導通が図られている。ほか
に、対向基板１０２には、液晶パネル１００の用途に応
じて、例えば、第１に、ストライプ状や、モザイク状、
トライアングル状等に配列したカラーフィルタが設けら
れ、第２に、例えば、クロムやアルミニウムなどの金属
材料や、カーボンなどをフォトレジストに分散した樹脂
ブラックなどのブラックマトリクスが設けられ、第３
に、透明導電膜が設けられる。なお、色光変調の用途の
場合には、カラーフィルタは形成されずにブラックマト
リクスと透明導電膜が対向基板１０２に設けられる。さ
らに、光利用効率の向上を図るときには、各画素に対応
したマイクロレンズがアレイ状に配列される。

【００９１】くわえて、素子基板１０１および対向基板
１０２の対向面には、それぞれ所定の配向処理された配
向膜などが設けられる一方、その各背面側には配向方向
に応じた偏光子（図示省略）がそれぞれ設けられる。た
だし、液晶１０５として、高分子中に微小粒として分散
させた高分子分散型液晶を用いれば、前述した配向膜
や、偏光子等が不要となるので、光利用効率が高まる結
果、高輝度化や低消費電力化などの点において有利であ
る。

【００９２】なお、周辺回路１２０の一部または全部
を、素子基板１０１に形成する替わりに、例えば、ＴＡ
Ｂ（Tape Automated Bonding）技術を用いてフィルムに
実装された駆動用ＩＣチップを、素子基板１０１の所定
位置に設けられる異方性導電フィルムを介して電気的お
よび機械的に接続する構成としても良いし、駆動用ＩＣ
チップ自体を、ＣＯＧ（Chip On Grass）技術を用い
て、素子基板１０１の所定位置に異方性導電フィルムを
介して電気的および機械的に接続する構成としても良
い。

【００９３】＜第１実施形態の変形＞ここで、上述した
第１実施形態の変形例について、図１９を参照して説明
する。図１９は、この変形例に係る液晶パネルの全体構
成を示すブロック図である。図１に示される第１実施形
態では、Ｄ／Ａ変換回路１６０によって変換されたアナ
ログ画像信号を、サンプリング回路１７０の各ＴＦＴ１
７１が、サンプリング信号Ｓ１〜Ｓｎにしたがってサン
プリングして、各データ線１１４に供給する構成であっ
たが、この変形例にあっては、図１９に示されるよう
に、第１ラッチ回路１８１および第２ラッチ回路１８２
によってラッチして、各データ線１１４に供給する構成
となっている。

【００９４】ここで、第１ラッチ回路１８１は、データ
線駆動回路１４０によって出力されるサンプリング信号
Ｓ１〜Ｓｎにしたがって、Ｄ／Ａ変換回路１６０による
アナログ画像信号を順番にラッチするものであり、ま
た、第２ラッチ回路１８２は、第１ラッチ回路１８１に
おいてラッチされた各アナログ画像信号を、水平帰線期
間に出力されるラッチ信号ＬＰにしたがって、一斉にそ
れぞれデータ線１１４に供給するものである。

【００９５】この構成では、第１ラッチ回路１８１によ
って順番にラッチされたアナログ画像信号が、同時にす
べてのデータ線１１４に供給されて、選択された走査線
１１２と交差する画素に書き込まれるので、クロック信
号ＣＬＸおよび反転クロック信号ＣＬＸINVのデューテ
ィ比などに起因して発生する表示むらが軽減される。こ
のため、ディジタル画像信号による鮮明な映像が劣化す
るのが多少なりとも防止されることとなる。

【００９６】なお、ラッチ信号ＬＰは、水平帰線期間に
供給される必要はなく、水平走査に同期する信号であれ
ば足りる。また、ラッチ回路をデータ線１１４の１本に
対してさらに、３段以上設ける構成であっても良い。

【００９７】＜第２実施形態＞上述した第１実施形態に
あっては、液晶パネル１００に形成されたＤ／Ａ変換回
路１６０によってディジタル画像信号ＶＩＤをアナログ
画像信号に変換して、ラインＬに供給する構成とした
が、ラインＬは、サンプリング信号Ｓ１〜Ｓｎが供給さ
れる信号線と交差するために、これらの容量結合の影響
を受けやすい。このため、第１実施形態にあっては、デ
ィジタル画像信号ＶＩＤを直接入力する構成ではある
が、変換後のアナログ画像信号が劣化して、表示品質が
少なからず低下する、という問題が想起される。

【００９８】そこで、この問題を解決した第２実施形態
について説明することとする。図２０は、この第２実施
形態に係る駆動回路が適用される液晶パネルの電気的構
成を示すブロック図である。この図に示される液晶パネ
ルが、第１実施形態の液晶パネル（図１参照）と相違す
る点は、パルス幅制限回路１５０およびサンプリング回
路１７０が廃されるとともに、Ｄ／Ａ変換回路１６２が
各データ線１６２に対応して設けられている点にある。
なお、そのほかの点については、図１に示される液晶パ
ネルと同一であるので、説明を省略することとする。

【００９９】ここで、Ｄ／Ａ変換回路１６２について、
図２０において左からｉ段目（ｉ＝１、２、３、……、
ｎ）のデータ線１１４に対応するＤ／Ａ変換回路１６２
を例にとって説明する。図２１は、このＤ／Ａ変換回路
１６２の等価回路を示す図である。この図に示されるＤ
／Ａ変換回路１６２は、各ビットに対応してスイッチＳ
ｗ１〜Ｓｗ８と、抵抗値がＲ、２Ｒからなるラダー回路
とを有する点において、図５に示されるＤ／Ａ変換回路
１６０と共通であるが、各スイッチＳｗ１〜Ｓｗ８のス
イッチングを制御するスイッチ・コントロールユニット
１６２０をさらに有する点と、出力端Ｅｏｕｔがデータ
線１１４に直接接続されている点とにおいて、図５に示
されるＤ／Ａ変換回路１６０と相違する。

【０１００】ここで、スイッチ・コントロールユニット
１６２０は、データ線駆動回路１４０のうち、対応する
単位回路Ｒｉから出力される信号Ｓｉ’の立ち下がりに
おいて、ディジタル画像信号ＶＩＤの各ビット信号をラ
ッチし、そのラッチした各ビット信号に応じてスイッチ
Ｓｗ１〜Ｓｗ８をオンオフさせるものである。

【０１０１】なお、Ｄ／Ａ変換回路１６２は、図２１に
示される例にあっては電圧分割型であるが、図２２に示
されるような電流加算型を用いても良い。ただし、図１
６に示される例と同様に、ディジタル画像信号ＶＩＤに
おける各ビットの重みに対応して加算した電流を、電圧
に変換する基準抵抗Ｒｒｅｆが設けられる。なお、基準
抵抗Ｒｒｅｆは、抵抗を分散させる観点から、表示領域
１１０を挟んで対向した位置に設けられる。すなわち、
Ｄ／Ａ変換回路１６０のラダー回路が、例えば図１８に
おいて※３で示される位置に設けられるのであれば、こ
れに対向する※４で示される位置に基準抵抗Ｒｒｅｆが
設けられることとなる。ここで、基準抵抗Ｖｒｅｆが、
ＴＦＴにおけるソース・ドレイン間の抵抗によって形成
されるのであれば、当該ＴＦＴのソースを、プリチャー
ジ信号を供給する信号線にも切替可能とすれば、当該Ｔ
ＦＴを、プリチャージ回路のスイッチとして兼用するこ
とができ、構成の簡略化に寄与することとなる。

【０１０２】次に、第２実施形態に係る液晶パネルの動
作について、図２３に示されるタイミングチャートを参
照して説明する。すでに第１実施形態において説明した
ように、データ線駆動回路１４０における単位回路Ｒ１
〜Ｒｎからは、転送開始パルスＤＸをクロック信号ＣＬ
Ｘおよびその反転クロック信号ＣＬＸINVの半周期だけ
順次シフトした信号Ｓ１’〜Ｓｎ’が出力される。

【０１０３】ここで、信号Ｓ１’の立ち下がりタイミン
グｔ１３においては、第１段目のＤ／Ａ変換回路１６２
が、ディジタル画像信号ＶＩＤをラッチする。これによ
り、ラッチされた各ビット信号の重みに対応して変換さ
れたアナログ画像信号が、第１段目のデータ線１１４に
供給されて、現時点で選択された走査線と交差する画素
に、当該ＴＦＴ１１６によって書き込まれることとな
る。

【０１０４】次に、信号Ｓ２’の立ち下がりタイミング
ｔ１４においては、第２段目のＤ／Ａ変換回路１６２
が、ディジタル画像信号ＶＩＤをラッチする。これによ
り、ラッチされた各ビット信号の重みに対応して変換さ
れたアナログ画像信号が、第２段目のデータ線１１４に
供給されて、現時点で選択された走査線と交差する画素
に、当該ＴＦＴ１１６によって書き込まれることとな
る。

【０１０５】以下同様にして、信号Ｓ３’、Ｓ４’、…
…、Ｓｎ’の立ち下がりタイミングにおいて、その信号
が供給されるＤ／Ａ変換回路１６２が、ディジタル画像
信号ＶＩＤをラッチして、これにより、ラッチされた各
ビット信号の重みに対応して変換されたアナログ画像信
号が、対応するデータ線１１４に供給されて、現時点で
選択された走査線と交差する画素に、当該ＴＦＴ１１６
によって順次書き込まれることとなる。

【０１０６】このように第２実施形態によれば、ディジ
タル画像信号ＶＩＤが、データ線１１４の各々に対応し
て設けられたＤ／Ａ変換回路１６２まで供給されるの
で、第１実施形態のように、変換後のアナログ画像信号
が劣化する可能性をより低く抑えることが可能となる。

【０１０７】ところで、第２実施形態にあっては、走査
線１１２の１本が選択された場合に、Ｄ／Ａ変換回路１
６２の各々が、信号Ｓ１’〜Ｓｎ’の各立ち下がりタイ
ミングにおいて、順番にディジタル画像信号ＶＩＤをラ
ッチして、その都度、アナログ画像信号を対応するデー
タ線１１４に供給する構成としたが、本発明はこれに限
られない。例えば、Ｄ／Ａ変換回路１６２の各々が、デ
ィジタル画像信号ＶＩＤを順番にラッチした後、すべて
のＤ／Ａ変換回路１６２が、ディジタル画像信号ＶＩＤ
をラッチしたならば、アナログ画像信号をすべてのデー
タ線１１４に対して一括して供給する構成としても良
い。すなわち、実施形態のように点順次駆動方式ではな
く、線順次駆動方式としても良い。

【０１０８】＜第３実施形態＞上述した第２実施形態に
あっては、単に、データ線１１４の各々に対応してＤ／
Ａ変換回路１６２を設ける構成としたが、１個のＤ／Ａ
変換回路１６２を形成するためには、ラダー回路を構成
する抵抗を多数形成する必要があるので、比較的広い面
積が必要とされる。このため、第２実施形態のように、
データ線１１４の各々に対応するＤ／Ａ変換回路１６２
を、信号Ｓ１’〜Ｓｎ’が供給される信号線に対して交
差する方向に一行に配列させる構成では、データ線１１
４のピッチが狭い場合や、基板面積の制約が大きい場合
などでは、不利となる。

【０１０９】そこで、この問題点を解決した第３実施形
態について説明することとする。図２４は、この第３実
施形態に係る駆動回路が適用される液晶パネルの電気的
構成を示すブロック図である。この図に示される液晶パ
ネルが、第２実施形態の液晶パネル（図２０参照）と相
違する点は、Ｄ／Ａ変換回路１６２が、各データ線１１
４に対して交互に配置されるとともに、奇数段目に位置
するＤ／Ａ変換回路１６２にはディジタル画像信号ＶＩ
Ｄ１が供給される一方、偶数段目に位置するＤ／Ａ変換
回路１６２にはディジタル画像信号ＶＩＤ２が供給され
る点にある。また、図２４において、ディジタル画像信
号ＶＩＤ１、ＶＩＤ２は、本来１系統で供給されるディ
ジタル画像信号を、時間軸に伸長して２系統に振り分け
たものである。なお、そのほかの点については、図１や
図２０に示される液晶パネルと同一であるので、説明を
省略することとする。

【０１１０】次に、第３実施形態に係る液晶パネルの動
作について、図２５に示されるタイミングチャートを参
照して説明する。すでに第１実施形態において説明した
ように、データ線駆動回路１４０における単位回路Ｒ１
〜Ｒｎからは、転送開始パルスＤＸをクロック信号ＣＬ
Ｘおよびその反転クロック信号ＣＬＸINVの半周期だけ
順次シフトした信号Ｓ１’〜Ｓｎ’が出力される。

【０１１１】ここで、信号Ｓ１’の立ち下がりタイミン
グｔ１３においては、図２４にて第１段目に位置するＤ
／Ａ変換回路１６２が、ディジタル画像信号ＶＩＤ１を
ラッチする。これにより、ラッチされた各ビット信号の
重みに対応して変換されたアナログ画像信号が、第１段
目に位置するデータ線１１４に供給されて、現時点で選
択された走査線と交差する画素に、当該ＴＦＴ１１６に
よって書き込まれることとなる。

【０１１２】次に、信号Ｓ２’の立ち下がりタイミング
ｔ１４においては、図２４にて第２段目に位置するＤ／
Ａ変換回路１６２が、ディジタル画像信号ＶＩＤ２をラ
ッチする。これにより、ラッチされた各ビット信号の重
みに対応して変換されたアナログ画像信号が、第２段目
に位置するデータ線１１４に供給されて、現時点で選択
された走査線と交差する画素に、当該ＴＦＴ１１６によ
って書き込まれることとなる。

【０１１３】以下同様にして、信号Ｓ３’、Ｓ４’、…
…、Ｓｎ’の立ち下がりタイミングにおいて、奇数段目
に位置するＤ／Ａ変換回路１６２が、ディジタル画像信
号ＶＩＤ１をラッチして、各ビット信号の重みに対応し
て変換したアナログ画像信号を対応データ線１１４に供
給した後、これに続く偶数段目に位置するＤ／Ａ変換回
路１６２が、ディジタル画像信号ＶＩＤ２をラッチし
て、各ビット信号の重みに対応して変換したアナログ画
像信号を、対応データ線１１４に供給して、その時点で
選択された走査線と交差する画素に、当該ＴＦＴ１１６
によって順次書き込まれることとなる。

【０１１４】このような第３実施形態によれば、奇数段
目に位置するＤ／Ａ変換回路１６２と、偶数段目に位置
するＤ／Ａ変換回路１６２とを、データ線１１４の配列
に対して千鳥状に交互配置したので、データ線１１４の
ピッチが狭く、これに対応して信号Ｓ１’〜Ｓｎ’が供
給される信号線のピッチが狭い場合であっても、Ｄ／Ａ
変換回路１６２を形成するために必要な面積を比較的容
易に確保することが可能となる。

【０１１５】また、高解像度になるにつれ、一般に、電
気光学装置におけるクロック周波数が高くなるので、ア
ナログ画像信号のサンプリング能力が不足したり、駆動
回路を構成するＴＦＴの遅延が表示品質に悪影響を及ぼ
すことがある。これに対し、第３実施形態によれば、時
間軸に伸長されて２系統に展開されたディジタル画像信
号ＶＩＤ１、ＶＩＤ２を入力するので、データ線側の駆
動周波数が実質的に１／２に低下することになる。この
ため、駆動回路を構成するＴＦＴの性能を向上させるこ
となく、高解像度化に対応することが可能となる。

【０１１６】なお、第３実施形態にあっては、ディジタ
ル画像信号を２系統に展開して供給する構成としたが、
この展開数については、３以上としても良い。このよう
な展開数としては、カラーの画像信号が３つの原色に対
応する信号からなることとの関係上、から、３の倍数で
あることが制御や回路を簡易化する上で好ましい。

【０１１７】さらに、第３実施形態にあっては、第２実
施形態と同様に、Ｄ／Ａ変換回路１６２の各々が、ディ
ジタル画像信号ＶＩＤを順番にラッチするとともに、す
べてのＤ／Ａ変換回路１６２がディジタル画像信号ＶＩ
Ｄをラッチしたならば、アナログ画像信号を一括して供
給する構成として、走査線１１２毎に順次駆動する方式
としても良い。

【０１１８】＜走査方向や、素子基板の構成など＞上述
した各実施形態においては、走査線駆動回路１３０が、
走査線１１２を図１、図２０または図２４において上か
ら下方向へ選択し、データ線駆動回路１４０が、データ
線１１４を図１、図２０または図２４において左から右
方向へ選択するというように、いずれも一方向のみに供
給する構成としたが、双方向に転送可能なシフトレジス
タを用いて、走査線１１２を上方向にも下方向に選択可
能とするとともに、データ線１１４を左方向にも右方向
にも選択可能としても良い。

【０１１９】また、上述した各実施形態においては、液
晶パネル１００の素子基板１０１をガラス等の透明な絶
縁性基板により構成して、当該基板上にポリシリコン層
を形成するとともに、当該ポリシリコン層にソース、ド
レイン、チャネルが形成されたＴＦＴによって、画素の
スイッチング素子（ＴＦＴ１１６）や、周辺回路１２０
の（抵抗を含む）構成素子を構成するとして説明した
が、本発明はこれに限られるものではない。

【０１２０】例えば、素子基板１０１を半導体基板によ
り構成して、当該半導体基板の表面にソース、ドレイ
ン、チャネルが形成された絶縁ゲート型電界効果トラン
ジスタによって、画素のスイッチング素子や周辺回路１
２０の構成素子を形成しても良い。このように素子基板
１０１を半導体基板により構成する場合には、透過型の
表示パネルとして用いることができないため、画素電極
１１８をアルミニウムなどで形成して、反射型として用
いられることとなる。また、単に、素子基板１０１を透
明基板として、画素電極１１８を反射型にしても良い。

【０１２１】さらに、電気光学材料としては、液晶のほ
かに、エレクトロ・ルミネッセンス素子などを用いて、
その電気光学効果により表示を行う表示装置にも適用可
能である。すなわち、本発明は、上述した液晶表示装置
と類似の構成を有するすべての電気光学装置に適用可能
である。

【０１２２】＜電子機器＞次に、上述した液晶表示装置
を各種の電子機器に適用される場合について説明する。
この場合、電子機器は、図２６に示されるように、主
に、表示情報出力源１０００、表示情報処理回路１００
２、電源回路１００４、液晶パネル１００、周辺回路１
２０、および、タイミングジェネレータ２００により構
成される。このうち、表示情報出力源１０００は、ＲＯ
Ｍ（Read Only Memory）や、ＲＡＭ（Random Access Me
mory）などのメモリ、各種ディスクなどのストレージユ
ニット、ディジタル画像信号を同調出力する同調回路な
どを備え、タイミングジェネレータ２００により生成さ
れる各種のクロック信号に基づいて、所定フォーマット
の画像信号などの表示情報を表示情報処理回路１００２
に供給するものである。次に、表示情報処理回路１００
２は、上記第３実施形態において用いられる時間軸伸長
回路や分配回路のほか、増幅・反転回路や、ローテーシ
ョン回路、ガンマ補正回路、クランプ回路等の周知の各
種回路を備え、入力した表示情報の処理を実行して、そ
の画像信号をクロック信号ＣＬＫとともに、周辺回路１
２０に供給するものである。また、電源回路１００４
は、各構成要素に所定の電源を供給するものである。

【０１２３】次に、上述した液晶表示装置を具体的な電
子機器に用いた例のいくつかについて説明する。

【０１２４】＜その１：プロジェクタ＞まず、この液晶
パネルをライトバルブとして用いたプロジェクタについ
て説明する。図２７は、プロジェクタの構成例を示す平
面図である。

【０１２５】この図に示されるように、プロジェクタ１
１００内部には、ハロゲンランプ等の白色光源からなる
ランプユニット１１０２が設けられている。このランプ
ユニット１１０２から射出された投射光は、ライトガイ
ド１１０４内に配置された４枚のミラー１１０６および
２枚のダイクロイックミラー１１０８によってＲＧＢの
３原色に分離され、各原色に対応するライトバルブとし
ての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０
Ｇに入射される。

【０１２６】液晶パネル１１１０Ｒ、１１１０Ｂおよび
１１１０Ｇの構成は、上述した液晶パネル１００と同等
であり、画像信号処理回路（図示省略）から供給される
Ｒ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものであ
る。そして、これらの液晶パネルによって変調された光
は、ダイクロイックプリズム１１１２に３方向から入射
される。このダイクロイックプリズム１１１２において
は、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が
直進する。したがって、各色の画像が合成される結果、
投射レンズ１１１４を介して、スクリーン等にカラー画
像が投写されることとなる。

【０１２７】なお、液晶パネル１１１０Ｒ、１１１０Ｂ
および１１１０Ｇには、ダイクロイックミラー１１０８
によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射する
ので、カラーフィルタを設ける必要はない。

【０１２８】＜その２：モバイル型コンピュータ＞次
に、この液晶パネルを、モバイル型のパーソナルコンピ
ュータに適用した例について説明する。図２８は、この
パーソナルコンピュータの構成を示す斜視図である。図
において、パーソナルコンピュータ１２００は、キーボ
ード１２０２を備えた本体部１２０４と、液晶表示ユニ
ット１２０６とから構成されている。この液晶表示ユニ
ット１２０６は、先に述べた液晶パネル１００の背面に
バックライトを付加することにより構成されている。

【０１２９】＜その３：携帯電話＞さらに、この液晶パ
ネルを、携帯電話に適用した例について説明する。図２
９は、この携帯電話の構成を示す斜視図である。図にお
いて、携帯電話１３００は、複数の操作ボタン１３０２
とともに、反射型の液晶パネル１００を備えるものであ
る。この反射型の液晶パネル１００にあっては、必要に
応じてその前面にフロントライトが設けられる。

【０１３０】なお、図２７〜図２９を参照して説明した
電子機器の他にも、液晶テレビや、ビューファインダ
型、モニタ直視型のビデオテープレコーダ、カーナビゲ
ーション装置、ページャ、電子手帳、電卓、ワードプロ
セッサ、ワークステーション、テレビ電話、ＰＯＳ端
末、タッチパネルを備えた装置等などが挙げられる。そ
して、これらの各種電子機器に適用可能なのは言うまで
もない。

【０１３１】

【発明の効果】以上説明したように本発明のよれば、画
素電極が形成される領域、すなわち、表示領域の近傍に
Ｄ／Ａ変換回路を配置させることができるので、表示領
域直前までディジタル画像信号の状態で供給して、表示
品質の劣化を防止することができ、さらには、Ｄ／Ａ変
換回路の構成素子の一部または全部が、画素電極に接続
されるスイッチング素子の製造プロセスで形成されるの
で、Ｄ／Ａ変換回路を形成のための別途工程を追加する
ことなく、容易に形成することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る駆動回路を適用
した液晶パネルの全体構成を示すブロック図である。

【図２】同駆動回路におけるデータ線駆動回路の構成
を示す回路図である。

【図３】（ａ）、（ｂ）は、それぞれ同データ線駆動
回路の単位回路におけるクロックドインバータの構成を
示す回路図である。

【図４】同データ線駆動回路の単位回路におけるイン
バータの構成を示す回路図である。

【図５】同駆動回路におけるＤ／Ａコンバータの構成
を示す回路図である。

【図６】（ａ）、（ｂ）は、それぞれ同Ｄ／Ａコンバ
ータにおける構成素子の等価回路を示す図である。

【図７】周辺回路および表示領域における構成素子の
製造プロセスを示す図である。

【図８】周辺回路および表示領域における構成素子の
製造プロセスを示す図である。

【図９】周辺回路および表示領域における構成素子の
製造プロセスを示す図である。

【図１０】周辺回路および表示領域における構成素子
の製造プロセスを示す図である。

【図１１】周辺回路および表示領域における構成素子
の製造プロセスの別例を示す図である。

【図１２】周辺回路および表示領域における構成素子
の製造プロセスの別例を示す図である。

【図１３】周辺回路および表示領域における構成素子
の製造プロセスの別例を示す図である。

【図１４】周辺回路および表示領域における構成素子
の製造プロセスの別例を示す図である。

【図１５】同駆動回路の動作を説明するためのタイミ
ングチャートである。

【図１６】同Ｄ／Ａコンバータの別形態の構成を示す
回路図である。

【図１７】同液晶パネルの構造を示す斜視図である。

【図１８】同液晶パネルの構造を説明するための一部
断面図である。

【図１９】第１実施形態の変形例に係る液晶パネルの
全体構成を示すブロック図である。

【図２０】本発明の第２実施形態に係る駆動回路を適
用した液晶パネルの全体構成を示すブロック図である。

【図２１】同駆動回路におけるＤ／Ａコンバータの構
成を示す回路図である。

【図２２】同Ｄ／Ａコンバータの別形態の構成を示す
回路図である。

【図２３】同駆動回路の動作を説明するためのタイミ
ングチャートである。

【図２４】本発明の第３実施形態に係る駆動回路を適
用した液晶パネルの全体構成を示すブロック図である。

【図２５】同駆動回路の動作を説明するためのタイミ
ングチャートである。

【図２６】同液晶表示装置が適用される電子機器の概
略構成を示すブロック図である。

【図２７】同液晶表示装置を適用した電子機器の一例
たるプロジェクタの構成を示す断面図である。

【図２８】同液晶表示装置を適用した電子機器の一例
たるパーソナルコンピュータの構成を示す斜視図であ
る。

【図２９】同液晶表示装置を適用した電子機器の一例
たる携帯電話の構成を示す斜視図である。

【符号の説明】

１２……ポリシリコン１００……液晶パネル１０１……素子基板１０２……対向基板１０５……液晶１１０……表示領域１１２……走査線１１４……データ線１１６、１６１、１６２、１６７、１６８、１７１……
ＴＦＴ１１８……画素電極１２０……周辺回路１３０……走査線駆動回路１４０……データ線駆動回路１５０……パルス幅制限回路１６０、１６２……Ｄ／Ａ変換回路１７０……サンプリング回路１８１……第１ラッチ回路１８２……第２ラッチ回路

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2H092 JA01 JA24 JA31 JA32 JA34 JA37 JA41 JB22 JB31 JB69 KA04 KA10 KB25 MA07 MA13 MA17 MA19 MA27 NA01 NA25 PA06 PA07 PA08 PA13 QA15 RA05 2H093 NA31 NA41 NC16 NC22 NC23 NC26 NC34 ND01 ND41 ND49 NE06 NF11 NG02 5C006 AA16 AC27 AF42 AF83 BB16 BC06 BC08 BC12 BC20 BF03 BF04 BF11 BF25 BF26 BF27 BF32 BF34 BF43 EB05 FA41 FA51 5C080 AA10 BB05 DD25 DD28 EE29 FF11 JJ02 JJ03 JJ04 JJ06 KK47

Claims

【特許請求の範囲】

【請求項１】基板に複数の走査線と、複数のデータ線
と、前記走査線と前記データ線とに接続されたスイッチ
ング素子と、このスイッチング素子に接続された画素電
極とを備える電気光学装置の駆動回路であって、ディジタル画像信号をアナログ画像信号に変換するＤ／
Ａ変換回路を備え、前記Ｄ／Ａ変換回路を構成する素子の一部または全部
が、前記スイッチング素子と共通の製造プロセスを用い
て形成された素子からなることを特徴とする電気光学装
置の駆動回路。
【請求項２】前記画素電極に接続されたスイッチング
素子は、トランジスタであり、前記Ｄ／Ａ変換回路を構成する少なくとも１個以上の抵
抗体が、当該トランジスタの電極用配線材からなること
を特徴とする請求項１記載の電気光学装置の駆動回路。
【請求項３】前記画素電極に接続されたスイッチング
素子は、トランジスタであり、前記Ｄ／Ａ変換回路を構成する少なくとも１個以上のス
イッチング素子が、前記画素電極に接続されたトランジ
スタと共通の製造プロセスを用いて形成されたトランジ
スタからなることを特徴とする請求項１記載の電気光学
装置の駆動回路。
【請求項４】前記画素電極に接続されたスイッチング
素子は、トランジスタであり、前記Ｄ／Ａ変換回路を構成する少なくとも１個以上の抵
抗体が、前記画素電極に接続されたトランジスタと共通
の製造プロセスを用いて形成されたトランジスタのソー
ス・ドレイン間の抵抗を用いてなることを特徴とする請
求項１記載の電気光学装置の駆動回路。
【請求項５】前記画素電極に接続されたスイッチング
素子は、トランジスタであり、前記Ｄ／Ａ変換回路を構成する少なくとも１組以上のス
イッチング素子と抵抗体とが、前記画素電極に接続され
たトランジスタと共通の製造プロセスを用いて形成さ
れ、かつトランジスタのソース・ドレイン間の抵抗を用
いることで１つの素子として形成されることを特徴とす
る請求項１記載の電気光学装置の駆動回路。
【請求項６】前記Ｄ／Ａ変換回路を構成するスイッチ
ング素子は、参照電位または定電流源を用いて、前記ディジタル画像
信号における各ビットの重みに対応した電圧または電流
を生成するためのものであることを特徴とする請求項３
または５記載の電気光学装置の駆動回路。
【請求項７】前記データ線を選択するためのサンプリ
ング信号を順次出力するデータ線駆動回路と、前記Ｄ／Ａ変換回路により変換されたアナログ画像信号
を、前記サンプリング信号にしたがってサンプリングし
て前記データ線の各々に供給するサンプリング回路とを
備えることを特徴とする請求項１記載の電気光学装置の
駆動回路。
【請求項８】前記サンプリング回路を前記データ線１
本あたり２段以上有し、水平走査の周期に同期し一括し
てデータ線へ書込みを行うことを特徴とする請求項７記
載の電機光学装置の駆動回路。
【請求項９】前記Ｄ／Ａ変換回路において、前記ディジタル画像信号における各ビットの重みに対応
した電流または電圧を生成するための抵抗体と、それ以
外の抵抗体とが、前記サンプリング回路を挟んで互いに
対向して形成されることを特徴とする請求項７記載の電
気光学装置の駆動回路。
【請求項１０】前記Ｄ／Ａ変換回路は、前記データ線
の各々に対して設けられる一方、前記Ｄ／Ａ変換回路の各々に対して、ラッチ信号を順次
出力するデータ線駆動回路を備え、各Ｄ／Ａ変換回路は、前記ラッチ信号にしたがって、前
記ディジタル画像信号をラッチするとともに、ラッチし
たディジタル画像信号を所定のタイミングでアナログ画
像信号に変換して、対応するデータ線に供給することを
特徴とすることを特徴とする請求項１記載の電気光学装
置の駆動回路。
【請求項１１】前記Ｄ／Ａ変換回路は、前記データ線
の各々に対して設けられる一方、前記ディジタル画像信号は時間軸に伸長されるととも
に、順次シフトされた２以上の系統で供給され、前記データ線の各々に対して設けられるＤ／Ａ変換回路
は、前記２以上の系統のうち、１系統のディジタル画像
信号に順番に対応していることを特徴とする請求項１記
載の電気光学装置の駆動回路。
【請求項１２】前記Ｄ／Ａ変換回路において、前記ディジタル画像信号における各ビットの重みに対応
した電流または電圧を生成するための抵抗体と、それ以
外の抵抗体とが、前記画素電極の形成領域を挟んで互い
に対向して形成されることを特徴とする請求項１０また
は１１記載の電気光学装置の駆動回路。
【請求項１３】請求項１乃至１２のいずれか記載の電
気光学装置の駆動回路によって駆動されることを特徴と
する電気光学装置。
【請求項１４】請求項１３に記載の電気光学装置を備
えることを特徴とする電子機器。