JP2000299797A - Method for adjusting sampling frequency/phase, unit for adjusting sampling frequency/phase and lcd unit - Google Patents
Method for adjusting sampling frequency/phase, unit for adjusting sampling frequency/phase and lcd unitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、サンプリング周波
数・位相調整方法、サンプリング周波数・位相調整装置
およびＬＣＤ（Liquid Crystal Display）装置に関し、
さらに詳しくは、ＬＣＤ装置におけるサンプリング周波
数および位相を短時間で最適化することが出来るサンプ
リング周波数・位相調整方法、サンプリング周波数・位
相調整装置およびそのサンプリング周波数・位相調整装
置を備えたＬＣＤ装置に関する。The present invention relates to a sampling frequency / phase adjusting method, a sampling frequency / phase adjusting device, and an LCD (Liquid Crystal Display) device.
More specifically, the present invention relates to a sampling frequency / phase adjusting method capable of optimizing a sampling frequency and a phase in an LCD device in a short time, a sampling frequency / phase adjusting device, and an LCD device including the sampling frequency / phase adjusting device.
【０００２】[0002]
【従来の技術】図８は、従来のＬＣＤ装置におけるサン
プリング周波数・位相調整装置の一例を示す構成図であ
る。このサンプリング周波数・位相調整装置５００は、
例えばパソコンから送られたアナログのビデオ信号ＶＤ
をデジタルのビデオ信号に変換するＡ／Ｄ変換器Ｃへ供
給するサンプリングクロックＫを発生するＰＬＬ（Phas
e-Locked Loop）部４と、そのＰＬＬ部４が内蔵するプ
リスケーラ３にプリスケーラ値ｐを設定すると共にサン
プリングクロックＫの位相φを設定するサンプリングク
ロック制御部５１と、図９の（ａ）に示す水平周期Ｔｈ
を計測すると共に図９の（ｂ）に示す水平表示期間（水
平走査期間内で画像表示に有効な波形期間）Ｔｄを計測
する「水平周期および水平表示期間計測部」５２とを具
備して構成されている。ＬＣＤ装置は、ＬＣＤパネルＰ
と、ＬＣＤパネル駆動回路Ａと、Ａ／Ｄ変換器Ｃと、上
記サンプリング周波数・位相調整装置５００とを具備し
て構成される。2. Description of the Related Art FIG. 8 is a block diagram showing an example of a sampling frequency / phase adjusting device in a conventional LCD device. This sampling frequency / phase adjustment device 500
For example, an analog video signal VD sent from a personal computer
PLL (Phas) that generates a sampling clock K to be supplied to an A / D converter C that converts
FIG. 9A shows an e-Locked Loop) unit 4, a sampling clock control unit 51 that sets a prescaler value p in a prescaler 3 incorporated in the PLL unit 4 and sets a phase φ of a sampling clock K. Horizontal cycle Th
And a "horizontal cycle and horizontal display period measuring unit" 52 for measuring the horizontal display period (a waveform period effective for image display within the horizontal scan period) Td shown in FIG. 9B. Have been. The LCD device is an LCD panel P
, An LCD panel driving circuit A, an A / D converter C, and the sampling frequency / phase adjusting device 500.
【０００３】上記サンプリング周波数・位相調整装置５
００の動作は、次の（１）〜（５）の通りである。 （１）サンプリングクロック制御部５１は、水平同期周
波数ｆｈおよび垂直同期周波数ｆｖに対応する水平解像
度ｉを取得する。例えば、水平同期周波数ｆｈが３５．
１ｋＨｚ，垂直同期周波数ｆｖが５６Ｈｚのときの水平
解像度ｉは“８００”である。 （２）サンプリングクロック制御部５１は、前記水平周
期Ｔｈおよび前記水平表示期間Ｔｄを取得する。そし
て、プリスケーラ値ｐの初期値を、ｐ＝ｉ×｛Ｔｈ／Ｔ
ｄ｝により算出し、前記ＰＬＬ部４に設定する。例え
ば、水平解像度ｉが８００，水平周期Ｔｈが２８．４９
μｓ，水平表示期間Ｔｄが２２．７９２μｓのとき、ｐ
＝１０００となる。なお、前記ＰＬＬ部４は、前記水平
周期Ｔｈの期間内に、プリスケーラ値ｐの回数分だけサ
ンプリングクロックＫを発生するが、Ａ／Ｄ変換器Ｃが
エッジサンプリングを行う関係上、水平表示期間Ｔｄ内
のサンプル数が水平解像度ｉと等しくなることは保証さ
れない。 （３）サンプリングクロック制御部５１は、前記水平表
示期間Ｔｄ内のサンプリングクロック数ＨＤをカウント
する。サンプリングクロック数ＨＤが前記水平解像度ｉ
と異なれば、新たなプリスケーラ値ｐをｐ＝ｐ’×｛ｉ
／ＨＤ｝により算出し、前記ＰＬＬ部４に設定し直す。
ｐ’は、設定し直す前のプリスケーラ値である。例え
ば、ｐ’が１０００で、水平解像度ｉが８００で、サン
プリングクロック数ＨＤが“８０１”のとき、ｐ＝９９
８となる。 （４）新たなプリスケーラ値ｐに設定し直した後でも、
前記サンプリングクロック数ＨＤが前記水平解像度ｉと
異なれば、上記（３）の処理を繰り返して、プリスケー
ラ値ｐを再び設定し直す。 （５）プリスケーラ値ｐの再設定を規定回数だけ行った
後でも前記サンプリングクロック数ＨＤが前記水平解像
度ｉと異なれば、サンプリングクロックＫの位相を微小
量だけ順にずらせるように位相φを設定する。そして、
この操作を繰り返し、前記サンプリングクロック数ＨＤ
が前記水平解像度ｉと等しくなったときのプリスケーラ
値ｐおよび位相φを最適値として設定する。The above-mentioned sampling frequency / phase adjusting device 5
The operation of 00 is as follows (1) to (5). (1) The sampling clock control unit 51 acquires a horizontal resolution i corresponding to the horizontal synchronization frequency fh and the vertical synchronization frequency fv. For example, if the horizontal synchronization frequency fh is 35.
The horizontal resolution i is “800” when the frequency is 1 kHz and the vertical synchronization frequency fv is 56 Hz. (2) The sampling clock control unit 51 acquires the horizontal cycle Th and the horizontal display period Td. Then, the initial value of the prescaler value p is defined as p = i × ｛Th / T
d｝, and is set in the PLL unit 4. For example, the horizontal resolution i is 800, and the horizontal cycle Th is 28.49.
μs and the horizontal display period Td is 22.792 μs, p
= 1000. Note that the PLL unit 4 generates the sampling clocks K for the number of times of the prescaler value p within the period of the horizontal period Th. However, since the A / D converter C performs edge sampling, the horizontal display period Td Is not guaranteed to be equal to the horizontal resolution i. (3) The sampling clock controller 51 counts the number of sampling clocks HD in the horizontal display period Td. The number of sampling clocks HD is equal to the horizontal resolution i.
, The new prescaler value p is given by p = p ′ × ｛i
/ HD} and reset in the PLL unit 4.
p 'is a prescaler value before resetting. For example, when p ′ is 1000, the horizontal resolution i is 800, and the number of sampling clocks HD is “801”, p = 99.
It becomes 8. (4) Even after resetting to a new prescaler value p,
If the number of sampling clocks HD is different from the horizontal resolution i, the above process (3) is repeated, and the prescaler value p is reset. (5) Even if the prescaler value p is reset a specified number of times, if the sampling clock number HD is different from the horizontal resolution i, the phase φ is set so as to shift the phase of the sampling clock K by a small amount in order. . And
By repeating this operation, the number of sampling clocks HD
Are set as the optimum values when the prescaler value p and the phase φ are equal to the horizontal resolution i.
【０００４】[0004]
【発明が解決しようとする課題】上記従来のサンプリン
グ周波数・位相調整装置５００では、水平表示期間Ｔｄ
内のサンプリングクロック数ＨＤを水平解像度ｉと等し
くするようにプリスケーラ値ｐの値を調整し、それに何
回か失敗すると位相φを変更し、再び水平表示期間Ｔｄ
内のサンプリングクロック数ＨＤを水平解像度ｉと等し
くするようにプリスケーラ値ｐの値を調整することを繰
り返しているが、この方式では繰り返し回数が多くなる
ため、最適なプリスケーラ値ｐおよび位相φを決定する
までの処理時間が長くかかる問題点があった。そこで、
本発明の目的は、最適なサンプリング周波数および位相
を短時間で決定することが出来るサンプリング周波数・
位相調整方法、サンプリング周波数・位相調整装置およ
びＬＣＤ装置を提供することにある。In the conventional sampling frequency / phase adjusting device 500, the horizontal display period Td
The value of the prescaler value p is adjusted so that the number HD of sampling clocks within the horizontal resolution is equal to the horizontal resolution i, and if it fails several times, the phase φ is changed, and the horizontal display period Td
The adjustment of the value of the prescaler value p is repeated so that the number of sampling clocks HD in the above becomes equal to the horizontal resolution i. However, in this method, the number of repetitions increases, so the optimum prescaler value p and phase φ are determined. There is a problem that it takes a long time to process. Therefore,
SUMMARY OF THE INVENTION An object of the present invention is to provide a sampling frequency and a phase at which the optimum sampling frequency and phase can be determined in a short time.
An object of the present invention is to provide a phase adjustment method, a sampling frequency / phase adjustment device, and an LCD device.
【０００５】[0005]
【課題を解決するための手段】第１の観点では、本発明
は、アナログのビデオ信号をデジタルに変換してＬＣＤ
パネル駆動回路に送るＡ／Ｄ変換回路へ供給するサンプ
リングクロックの周波数および位相を調整するサンプリ
ング周波数・位相調整方法であって、前記サンプリング
クロックの位相の複数の候補値を用意し、各候補値につ
いて前記サンプリングクロックの周波数の適正値を所定
探索範囲内で探索し、適正値が見つかればその適正値と
候補値とを取得し、それら取得した適正値と候補値を基
に前記サンプリングクロックの周波数と位相とを決定す
ることを特徴とするサンプリング周波数・位相調整方法
を提供する。SUMMARY OF THE INVENTION In a first aspect, the present invention relates to a method for converting an analog video signal into a digital signal and converting the analog video signal into a digital signal.
A sampling frequency / phase adjustment method for adjusting a frequency and a phase of a sampling clock supplied to an A / D conversion circuit to be sent to a panel drive circuit, wherein a plurality of candidate values of the phase of the sampling clock are prepared, and The proper value of the frequency of the sampling clock is searched for within a predetermined search range, and if a proper value is found, the proper value and the candidate value are obtained, and the frequency of the sampling clock is obtained based on the obtained proper value and the candidate value. The present invention provides a sampling frequency / phase adjustment method characterized by determining a phase.
【０００６】第２の観点では、本発明は、アナログのビ
デオ信号をデジタルに変換してＬＣＤパネル駆動回路に
送るＡ／Ｄ変換回路へ供給するサンプリングクロックの
周波数および位相を、次の（ａ）から（ｇ）の手順によ
って決定することを特徴とするサンプリング周波数・位
相調整方法を提供する。 （ａ）サンプリングクロックの周波数をある初期値に設
定する。 （ｂ）サンプリングクロックの位相をある候補値に設定
する。 （ｃ）水平表示期間内の前記サンプリングクロックの数
をカウントし、そのカウント値が目標値に一致したか否
かを判定する。 （ｄ）第１の所定回数だけ連続して一致するか、第２の
所定回数だけ一致しなくなるまで、上記（ｃ）を繰り返
す。但し、前記カウント値が目標値と一致しなければ、
次回の上記（ｃ）を行う前に、目標値に近づける方向に
前記サンプリングクロックの周波数を変更する。 （ｅ）第１の所定回数だけ連続して一致したときのサン
プリングクロックの周波数および位相を記憶する。 （ｆ）サンプリングクロックの位相の全ての候補値につ
いて、上記（ｃ）から（ｅ）を繰り返す。 （ｇ）記憶していた結果を基に前記サンプリング周波数
および位相を決定する。According to a second aspect of the present invention, the frequency and phase of a sampling clock supplied to an A / D conversion circuit which converts an analog video signal into a digital signal and sends it to an LCD panel drive circuit are determined by the following (a). And (g) the sampling frequency / phase adjustment method. (A) Set the frequency of the sampling clock to a certain initial value. (B) Set the phase of the sampling clock to a certain candidate value. (C) Count the number of the sampling clocks in the horizontal display period, and determine whether or not the count value matches a target value. (D) The above (c) is repeated until there is no match for the first predetermined number of times or no more for the second predetermined number of times. However, if the count value does not match the target value,
Before the next step (c), the frequency of the sampling clock is changed in a direction closer to the target value. (E) Store the frequency and phase of the sampling clock at the time of the first predetermined number of consecutive matches. (F) The above (c) to (e) are repeated for all candidate values of the phase of the sampling clock. (G) The sampling frequency and phase are determined based on the stored result.
【０００７】上記本発明によるサンプリング周波数・位
相調整方法では、位相の複数の候補値の一つについてサ
ンプリングクロックの周波数の適正値を探索し、所定探
索範囲内で適正値が見つかればその適正値と候補値とを
取得し、見つからなければ次の候補値についての探索を
行うことを全ての候補値について繰り返し、取得した適
正値と候補値からサンプリングクロックの周波数と位相
とを決定するので、繰り返し回数が少なくて済み、最適
なサンプリング周波数および位相を短時間で決定するこ
とが出来る。In the sampling frequency / phase adjusting method according to the present invention, an appropriate value of the frequency of the sampling clock is searched for one of a plurality of candidate values of the phase, and if an appropriate value is found within a predetermined search range, the appropriate value is determined. The candidate value is acquired, and if not found, the search for the next candidate value is repeated for all candidate values, and the frequency and phase of the sampling clock are determined from the acquired proper value and candidate value. And the optimal sampling frequency and phase can be determined in a short time.
【０００８】第３の観点では、本発明は、アナログのビ
デオ信号をデジタルに変換してＬＣＤパネル駆動回路
（Ａ）に送るＡ／Ｄ変換回路（Ｃ）へ供給するサンプリ
ングクロック（Ｋ）を発生するサンプリングクロック発
生手段（４）と、水平表示期間内のサンプリングクロッ
ク数（ＨＤ）をカウントする水平表示期間カウンタ
（８）と、サンプリングクロック（Ｋ）の位相φの複数
の候補値のそれぞれについて前記サンプリングクロック
（Ｋ）の周波数の適正値を所定探索範囲内で探索し適正
値が見つかればその適正値と候補値とを取得しそれら取
得した適正値と候補値を基に前記サンプリングクロック
（Ｋ）の周波数と位相とを決定するサンプリングクロッ
ク制御手段（５）とを具備したことを特徴とするサンプ
リング周波数・位相調整装置を提供する。上記第３の観
点によるサンプリング周波数・位相調整装置では、上記
第１の観点によるサンプリング周波数・位相調整方法を
好適に実施できる。In a third aspect, the present invention generates a sampling clock (K) to be supplied to an A / D conversion circuit (C) which converts an analog video signal into a digital signal and sends it to an LCD panel drive circuit (A). Sampling clock generating means (4), a horizontal display period counter (8) for counting the number of sampling clocks (HD) in the horizontal display period, and a plurality of candidate values of the phase φ of the sampling clock (K). A proper value of the frequency of the sampling clock (K) is searched within a predetermined search range, and if a proper value is found, the proper value and a candidate value are obtained, and the sampling clock (K) is obtained based on the obtained proper value and the candidate value. Frequency and phase adjustment comprising sampling clock control means (5) for determining the frequency and phase of the To provide a location. In the sampling frequency / phase adjusting device according to the third aspect, the sampling frequency / phase adjusting method according to the first aspect can be suitably implemented.
【０００９】第４の観点では、本発明は、アナログのビ
デオ信号をデジタルに変換してＬＣＤパネル駆動回路
（Ａ）に送るＡ／Ｄ変換回路（Ｃ）へ供給するサンプリ
ングクロック（Ｋ）を発生するサンプリングクロック発
生手段（４）と、水平表示期間内のサンプリングクロッ
ク数（ＨＤ）をカウントする水平表示期間カウンタ
（８）と、次の（ａ）から（ｇ）の手順によって前記サ
ンプリングクロック（Ｋ）の周波数と位相とを決定する
サンプリングクロック制御手段（５）とを具備したこと
を特徴とするサンプリング周波数・位相調整装置を提供
する。 （ａ）サンプリングクロックの周波数をある初期値に設
定する。 （ｂ）サンプリングクロックの位相をある候補値に設定
する。 （ｃ）水平表示期間内の前記サンプリングクロックの数
をカウントし、そのカウント値が目標値に一致したか否
かを判定する。 （ｄ）第１の所定回数だけ連続して一致するか、第２の
所定回数だけ一致しなくなるまで、上記（ｃ）を繰り返
す。但し、前記カウント値が目標値と一致しなければ、
次回の上記（ｃ）を行う前に、目標値に近づける方向に
前記サンプリングクロックの周波数を変更する。 （ｅ）第１の所定回数だけ連続して一致したときのサン
プリングクロックの周波数および位相を記憶する。 （ｆ）サンプリングクロックの位相の全ての候補値につ
いて、上記（ｃ）から（ｅ）を繰り返す。 （ｇ）記憶していた結果を基に前記サンプリング周波数
および位相を決定する。上記第４の観点によるサンプリ
ング周波数・位相調整装置では、上記第２の観点による
サンプリング周波数・位相調整方法を好適に実施でき
る。In a fourth aspect, the present invention generates a sampling clock (K) to be supplied to an A / D conversion circuit (C) which converts an analog video signal into a digital signal and sends it to an LCD panel drive circuit (A). Sampling clock generating means (4), a horizontal display period counter (8) for counting the number of sampling clocks (HD) in the horizontal display period, and the sampling clock (K) by the following procedures (a) to (g). And a sampling clock control means (5) for determining the frequency and phase of the sampling frequency / phase. (A) Set the frequency of the sampling clock to a certain initial value. (B) Set the phase of the sampling clock to a certain candidate value. (C) Count the number of the sampling clocks in the horizontal display period, and determine whether or not the count value matches a target value. (D) The above (c) is repeated until there is no match for the first predetermined number of times or no more for the second predetermined number of times. However, if the count value does not match the target value,
Before the next step (c), the frequency of the sampling clock is changed in a direction closer to the target value. (E) Store the frequency and phase of the sampling clock at the time of the first predetermined number of consecutive matches. (F) The above (c) to (e) are repeated for all candidate values of the phase of the sampling clock. (G) The sampling frequency and phase are determined based on the stored result. The sampling frequency / phase adjusting device according to the fourth aspect can suitably implement the sampling frequency / phase adjusting method according to the second aspect.
【００１０】第５の観点では、本発明は、ＬＣＤパネル
と、ＬＣＤパネル駆動回路と、アナログのビデオ信号を
デジタルに変換して前記ＬＣＤパネル駆動回路に送るＡ
／Ｄ変換回路と、請求項３または請求項４に記載のサン
プリング周波数・位相調整装置とを具備したことを特徴
とするＬＣＤ装置を提供する。上記第５の観点のＬＣＤ
装置では、Ａ／Ｄ変換回路のサンプリングクロックの周
波数と位相とを迅速に最適化できるので、画面上での水
平方向の表示精度を高くすることが出来る。In a fifth aspect, the present invention provides an LCD panel, an LCD panel drive circuit, and an analog video signal which is converted to digital and sent to the LCD panel drive circuit.
An LCD device comprising a / D conversion circuit and a sampling frequency / phase adjusting device according to claim 3 or 4. LCD of the fifth aspect
In the apparatus, since the frequency and phase of the sampling clock of the A / D conversion circuit can be quickly optimized, the display accuracy in the horizontal direction on the screen can be increased.
【００１１】[0011]
【発明の実施の形態】以下、図に示す実施形態により本
発明をさらに詳細に説明する。なお、これにより本発明
が限定されるものではない。図１は、本発明の一実施形
態にかかるＬＣＤにおけるサンプリング周波数・位相調
整装置１００を示す構成図である。このサンプリング周
波数・位相調整装置１００は、例えばパソコンから送ら
れたアナログのビデオ信号ＶＤ（Ｒ信号，Ｇ信号，Ｂ信
号）をデジタルのビデオ信号ｒ，ｇ，ｂに変換するＡ／
Ｄ変換器Ｃへ供給するサンプリングクロックＫを発生す
るＰＬＬ部４と、そのＰＬＬ部４が内蔵するプリスケー
ラ３にプリスケーラ値ｐを設定すると共にサンプリング
クロックＫの位相φを設定するＣＰＵ５と、前記ビデオ
信号ｒ，ｇ，ｂを合成する合成回路２と、図２に示すよ
うに水平同期周波数ｆｈおよび垂直同期周波数ｆｖごと
の水平解像度ｉを格納する水平解像度テーブル６と、水
平周期（図５のＴｈ）内のサンプリングクロック数をカ
ウントする第１水平周期カウンタ７と、水平表示期間
（図５のＴｄ）内のサンプリングクロック数をカウント
する水平表示期間カウンタ８と、水平同期信号Ｈsyncの
同期パルスの立ち下がりから水平表示期間の開始までの
水平バックポーチ（図５のＴｂ；水平方向の表示開始位
置に対応する）内のサンプリングクロック数をカウント
する水平バックポーチカウンタ９と、計時用パルスＳ
（例えば２０ＭＨｚ）を発生する水晶発振器１０と、水
平周期内の計時用パルス数をカウントする第２水平周期
カウンタ１１と、垂直周期内の計時用パルス数をカウン
トする垂直周期カウンタ１２とを具備している。なお、
前記デジタルのビデオ信号ｒ，ｇ，ｂの伝送方式として
は、各色のデータを１画素づつシリアルに伝送するシリ
アル伝送方式を採用してもよいし、複数画素のデータを
パラレルに伝送するパラレル伝送方式を採用してもよ
い。ＬＣＤ装置は、ＬＣＤパネルＰと、ＬＣＤパネル駆
動回路Ａと、Ａ／Ｄ変換器Ｃと、上記サンプリング周波
数・位相調整装置１００とを具備して構成される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in more detail with reference to the embodiments shown in the drawings. Note that the present invention is not limited by this. FIG. 1 is a configuration diagram showing a sampling frequency / phase adjustment device 100 in an LCD according to an embodiment of the present invention. The sampling frequency / phase adjusting device 100 converts an analog video signal VD (R signal, G signal, B signal) sent from a personal computer into digital video signals r, g, b, for example.
A PLL unit 4 for generating a sampling clock K to be supplied to the D converter C; a CPU 5 for setting a prescaler value p in a prescaler 3 built in the PLL unit 4 and setting a phase φ of the sampling clock K; A synthesizing circuit 2 for synthesizing r, g, and b, a horizontal resolution table 6 for storing a horizontal resolution i for each of the horizontal synchronization frequency fh and the vertical synchronization frequency fv as shown in FIG. 2, and a horizontal period (Th in FIG. 5). The first horizontal period counter 7 counts the number of sampling clocks within the period, the horizontal display period counter 8 counts the number of sampling clocks within the horizontal display period (Td in FIG. 5), and the falling edge of the synchronization pulse of the horizontal synchronization signal Hsync From the horizontal back porch (Tb in FIG. 5; corresponding to the display start position in the horizontal direction) from the start to the start of the horizontal display period. A horizontal back porch counter 9 for counting the number of pulling clock, timing pulse S
(E.g., 20 MHz), a second horizontal cycle counter 11 for counting the number of clock pulses in a horizontal cycle, and a vertical cycle counter 12 for counting the number of clock pulses in a vertical cycle. ing. In addition,
As the transmission method of the digital video signals r, g, and b, a serial transmission method of transmitting data of each color serially one pixel at a time, or a parallel transmission method of transmitting data of a plurality of pixels in parallel may be employed. May be adopted. The LCD device includes an LCD panel P, an LCD panel drive circuit A, an A / D converter C, and the sampling frequency / phase adjusting device 100.
【００１２】図３および図４は、このサンプリング周波
数・位相調整装置１００によるサンプリング周波数およ
び位相調整処理を示すフロー図である。図５の（ａ）
は、垂直同期信号Ｖsyncの波形図である。（ｂ）は、水
平同期信号Ｈsyncの波形図である。（ｃ）は、画像表示
に有効な波形期間を斜線領域として示したデジタルのビ
デオ信号ｒ，ｇ，ｂの説明図である。（ｄ）は、合成回
路２から出力された合成信号の説明図である。（ｅ）
は、サンプリングクロックＫの波形図である。FIGS. 3 and 4 are flowcharts showing the sampling frequency and phase adjustment processing by the sampling frequency / phase adjustment device 100. (A) of FIG.
FIG. 7 is a waveform diagram of the vertical synchronization signal Vsync. (B) is a waveform diagram of the horizontal synchronization signal Hsync. (C) is an explanatory diagram of digital video signals r, g, and b in which a waveform period effective for image display is shown as a hatched area. (D) is an explanatory diagram of a synthesized signal output from the synthesis circuit 2. (E)
8 is a waveform diagram of the sampling clock K.
【００１３】図３のステップＳ１では、サンプリングク
ロックＫの位相を示すクロックフェイズ番号ｎを“０”
に初期化する。ステップＳ２では、第２水平周期カウン
タ１１にて計時用パルスＳをカウントし、水平周期Ｔｈ
を計測する。例えば、水平周期Ｔｈは、２８．４９μｓ
である。また、垂直周期カウンタ１２にて計時用パルス
Ｓをカウントし、垂直周期Ｔｖを計測する。例えば、垂
直周期Ｔｖは、１７．８５ｍｓである。ステップＳ３で
は、水平同期周波数ｆｈ（＝１／Ｔｈ）および垂直同期
周波数ｆｖ（＝１／Ｔｖ）を算出する。上記数値例で
は、水平同期周波数ｆｈは、３５．１ｋＨｚである。垂
直同期周波数ｆｖは、５６Ｈｚである。ステップＳ４で
は、水平解像度テーブル６（図２参照）から、水平同期
周波数ｆｈおよび垂直同期周波数ｆｖに対応する水平解
像度ｉを読み出す。上記数値例では、水平解像度ｉとし
て、“８００”が読み出される。ステップＳ５では、水
平解像度ごとのプリスケーラ値ｐの初期値が予め格納さ
れたプリスケーラ初期値テーブル（図示せず）から、上
記ステップＳ４で読み出された水平解像度ｉに対応する
プリスケーラ値ｐを取り出し、ＰＬＬ部４に設定する
（この設定により、ＰＬＬ部４からサンプリングクロッ
クＫが出力される）。水平解像度ｉ＝８００に対応する
プリスケーラ値ｐの初期値は、例えば“１０００”であ
る。ステップＳ６では、位相φ＝０を、ＰＬＬ部４に設
定する。なお、位相φ＝０は、例えば、水平同期信号Ｈ
syncの同期パルスの立ち下がりと同時刻にサンプリング
クロックＫが発生するクロックフェイズを意味する。In step S1 of FIG. 3, the clock phase number n indicating the phase of the sampling clock K is set to "0".
Initialize to In step S2, the timing pulse S is counted by the second horizontal cycle counter 11, and the horizontal cycle Th is calculated.
Is measured. For example, the horizontal period Th is 28.49 μs
It is. Further, the time counting pulse S is counted by the vertical cycle counter 12, and the vertical cycle Tv is measured. For example, the vertical cycle Tv is 17.85 ms. In step S3, a horizontal synchronization frequency fh (= 1 / Th) and a vertical synchronization frequency fv (= 1 / Tv) are calculated. In the above numerical example, the horizontal synchronization frequency fh is 35.1 kHz. The vertical synchronization frequency fv is 56 Hz. In step S4, the horizontal resolution i corresponding to the horizontal synchronization frequency fh and the vertical synchronization frequency fv is read from the horizontal resolution table 6 (see FIG. 2). In the above numerical example, “800” is read as the horizontal resolution i. In step S5, a prescaler value p corresponding to the horizontal resolution i read out in step S4 is extracted from a prescaler initial value table (not shown) in which an initial value of the prescaler value p for each horizontal resolution is stored in advance. The sampling clock K is output from the PLL unit 4 (set by the PLL unit 4). The initial value of the prescaler value p corresponding to the horizontal resolution i = 800 is, for example, “1000”. In step S6, the phase φ = 0 is set in the PLL unit 4. Note that the phase φ = 0 corresponds to, for example, the horizontal synchronization signal H
This means a clock phase in which the sampling clock K is generated at the same time as the fall of the sync pulse of sync.
【００１４】図４に進み、ステップＳ７では、第１水平
周期カウンタ７にて水平周期Ｔｈ内のサンプリングクロ
ック数ＨＣをカウントする。また、水平表示期間カウン
タ８にて水平表示期間Ｔｄ内のサンプリングクロック数
ＨＤをカウントする。ステップＳ８では、プリスケーラ
値ｐを、 ｐ＝ｉ×｛ＨＣ／ＨＤ｝ により算出し、ＰＬＬ部４に設定する。例えば、水平解
像度ｉが８００，水平周期Ｔｈ内のサンプリングクロッ
ク数ＨＣが“１０００”，水平表示期間Ｔｄ内のサンプ
リングクロック数ＨＤが“７９９”のとき、ｐ＝１００
１となる。ステップＳ９では、水平表示期間Ｔｄ内のサ
ンプリングクロック数ＨＤが水平解像度に連続して一致
した回数をカウントするＯＫ連続数カウンタｎokを
“０”に初期化する。また、水平表示期間Ｔｄ内のサン
プリングクロック数ＨＤが水平解像度に一致しなかった
回数をカウントするＮＧ数カウンタｎngを“０”に初期
化する。Referring to FIG. 4, in step S7, the first horizontal cycle counter 7 counts the number of sampling clocks HC in the horizontal cycle Th. The horizontal display period counter 8 counts the number of sampling clocks HD in the horizontal display period Td. In step S8, the prescaler value p is calculated by p = i × {HC / HD}, and is set in the PLL unit 4. For example, when the horizontal resolution i is 800, the number of sampling clocks HC in the horizontal cycle Th is “1000”, and the number of sampling clocks HD in the horizontal display period Td is “799”, p = 100.
It becomes 1. In step S9, an OK continuation number counter nok that counts the number of times that the number of sampling clocks HD in the horizontal display period Td continuously matches the horizontal resolution is initialized to “0”. Further, an NG number counter nng for counting the number of times that the number of sampling clocks HD in the horizontal display period Td did not match the horizontal resolution is initialized to “0”.
【００１５】ステップＳ１０では、水平表示期間カウン
タ８にて、水平表示期間Ｔｄ内のサンプリングクロック
数ＨＤをカウントする。ステップＳ１１では、水平表示
期間Ｔｄ内のサンプリングクロック数ＨＤが水平解像度
ｉと等しいならステップＳ１２へ進み、等しくなければ
ステップＳ１５へ進む。In step S10, the horizontal display period counter 8 counts the number of sampling clocks HD in the horizontal display period Td. In step S11, if the number of sampling clocks HD in the horizontal display period Td is equal to the horizontal resolution i, the process proceeds to step S12. If not, the process proceeds to step S15.
【００１６】ステップＳ１２では、ＯＫ連続数カウンタ
ｎokが“４”以上でないならステップＳ１３へ進み、
“４”以上ならステップＳ１４へ進む。ステップＳ１３
では、ＯＫ連続数カウンタｎokを“１”だけインクリメ
ントし、前記ステップＳ１０に戻る。In step S12, if the OK continuous number counter nok is not equal to or more than "4", the process proceeds to step S13.
If "4" or more, the process proceeds to step S14. Step S13
Then, the OK continuation number counter nok is incremented by "1", and the process returns to step S10.
【００１７】ステップＳ１４では、設定中の位相φを
“ＯＫ”と判定し、設定中のプリスケーラ値ｐおよび位
相φの“ＯＫ”を保存する。そして、ステップＳ１９へ
進む。In step S14, the phase φ being set is determined to be “OK”, and the prescaler value p being set and “OK” of the phase φ are stored. Then, the process proceeds to step S19.
【００１８】ステップＳ１５では、ＮＧ数カウンタｎng
が“８”以上でないならステップＳ１６へ進み、“８”
以上ならステップＳ１８へ進む。ステップＳ１６では、
新たなプリスケーラ値ｐをｐ＝ｐ’±１（ｐ’は設定し
直す前のプリスケーラ値）により算出し、前記ＰＬＬ部
４に設定し直す。すなわち、サンプリングクロック数Ｈ
Ｄ＜水平解像度ｉならばプリスケーラ値ｐ＝ｐ’＋１と
し、サンプリングクロック数ＨＤ＞水平解像度ｉならば
プリスケーラ値ｐ＝ｐ’−１とする。例えば、ｐ’＝１
０００，ｉ＝８００のとき、ＨＤ＝７９９ならばｐ＝１
００１とし、ＨＤ＝８０１ならばｐ＝９９９とする。ス
テップＳ１７では、ＯＫ連続数カウンタｎokを“０”に
初期化し、ＮＧ数カウンタｎngを“１”だけインクリメ
ントし、前記ステップＳ１０に戻る。In step S15, an NG number counter nng
If is not equal to or more than "8", the process proceeds to step S16, where "8"
If so, the process proceeds to step S18. In step S16,
A new prescaler value p is calculated by p = p ′ ± 1 (p ′ is a prescaler value before resetting), and is reset in the PLL unit 4. That is, the number of sampling clocks H
If D <horizontal resolution i, the prescaler value p = p ′ + 1, and if the number of sampling clocks HD> horizontal resolution i, the prescaler value p = p′−1. For example, p '= 1
000, i = 800, p = 1 if HD = 799
001, and if HD = 801, p = 999. In step S17, the OK continuous number counter nok is initialized to "0", the NG number counter nng is incremented by "1", and the process returns to step S10.
【００１９】ステップＳ１８では、設定中の位相φを
“ＮＧ”と判定し、設定中のプリスケーラ値ｐおよび位
相φの“ＮＧ”を保存する。そして、ステップＳ１９へ
進む。In step S18, the phase φ being set is determined to be “NG”, and the prescaler value p being set and “NG” of the phase φ are stored. Then, the process proceeds to step S19.
【００２０】ステップＳ１９では、クロックフェイズ番
号ｎ≧１５か否か判定し、ｎ＜１５ならばステップＳ２
０へ進み、ｎ≧１５となったらステップＳ２２へ進む。
ステップＳ２０では、クロックフェイズ番号ｎを“１”
だけインクリメントする。ステップＳ２１では、サンプ
リングクロックＫをその周期に対してｎ／１６だけずら
せる（遅らせる）位相φを、ＰＬＬ部４に設定する。そ
して、上記ステップＳ７に戻る。In step S19, it is determined whether or not the clock phase number n ≧ 15. If n <15, step S2 is performed.
0, and when n ≧ 15, the process proceeds to step S22.
In step S20, the clock phase number n is set to "1".
Only increment. In step S21, a phase φ for shifting (delaying) the sampling clock K by n / 16 with respect to the cycle is set in the PLL unit 4. Then, the process returns to step S7.
【００２１】ステップＳ２２では、上記ステップＳ１
４，Ｓ１８で得られた結果から、最適なプリスケーラ値
ｐおよび位相φを決定し、前記ＰＬＬ部４に設定する。
すなわち、上記ステップＳ１４で位相φが“ＯＫ”と連
続して判定された回数が最大のクロックフェイズ番号ｎ
のグループ（クロックフェイズ番号ｎ＝１５と、ｎ＝０
は連続していると見なす）の中でクロックフェイズ番号
ｎが中間のもの（中間のものが２つあるときは、小さな
方）に対応するプリスケーラ値ｐおよび位相φを最適値
とする。例えば、図６のような結果が得られた場合に
は、ｎ＝１２に対応するプリスケーラ値“１０００”お
よび位相φ（＝１２／１６周期遅れ）を最適値として決
定する。また、図７のような結果が得られた場合には、
ｎ＝１１に対応するプリスケーラ値“１０００”および
位相φ（＝１１／１６周期遅れ）を最適値として決定す
る。In step S22, the above step S1
4. From the results obtained in S18, the optimum prescaler value p and phase φ are determined and set in the PLL unit 4.
That is, the number of times that the phase φ is determined to be “OK” continuously in step S14 is the maximum clock phase number n.
Group (clock phase numbers n = 15 and n = 0
The prescaler value p and the phase φ corresponding to the intermediate clock phase number n (when there are two intermediate phases, the smaller one) among the clock phase numbers n are regarded as optimum values. For example, when the result as shown in FIG. 6 is obtained, the prescaler value “1000” and the phase φ (= 12/16 cycle delay) corresponding to n = 12 are determined as optimal values. When the result as shown in FIG. 7 is obtained,
The prescaler value “1000” and the phase φ (= 11/16 cycle delay) corresponding to n = 11 are determined as optimal values.
【００２２】なお、ＣＰＵ５は、水平バックポーチカウ
ンタ９のカウント値に基づいて画像表示位置制御信号を
ＬＣＤパネル駆動回路Ａに送り、画像を常に一定位置に
表示する。Note that the CPU 5 sends an image display position control signal to the LCD panel drive circuit A based on the count value of the horizontal back porch counter 9 to always display an image at a fixed position.
【００２３】以上のサンプリング周波数・位相調整装置
１００によれば、サンプリングクロックＫの位相φを１
／１６周期ずつ順にずらせながら、水平表示期間Ｔｄ内
のサンプリングクロック数ＨＤが水平解像度ｉに一致す
るようにプリスケーラ値ｐを変更することを繰り返すの
で、サンプリングクロックＫの最適な周波数および位相
を短時間で決定することが出来る。According to the sampling frequency / phase adjusting apparatus 100, the phase φ of the sampling clock K is set to 1
Since the prescaler value p is repeatedly changed so that the number HD of sampling clocks in the horizontal display period Td coincides with the horizontal resolution i while being shifted sequentially by / 16 cycle, the optimum frequency and phase of the sampling clock K can be shortened in a short time. Can be determined by
【００２４】[0024]
【発明の効果】本発明のサンプリング周波数・位相調整
方法、サンプリング周波数・位相調整装置およびＬＣＤ
装置によれば、ＬＣＤ装置のＡ／Ｄ変換回路へ供給する
サンプリング周波数および位相を短時間で最適化するこ
とが出来る。The sampling frequency / phase adjusting method, sampling frequency / phase adjusting apparatus and LCD of the present invention
According to the device, the sampling frequency and phase supplied to the A / D conversion circuit of the LCD device can be optimized in a short time.
【図１】本発明の一実施形態にかかるサンプリング周波
数・位相調整装置を示す構成図である。FIG. 1 is a configuration diagram showing a sampling frequency / phase adjusting device according to an embodiment of the present invention.
【図２】図１のサンプリング周波数・位相調整装置にお
ける水平解像度テーブルの内容を示す説明図である。FIG. 2 is an explanatory diagram showing the contents of a horizontal resolution table in the sampling frequency / phase adjusting device of FIG. 1;
【図３】図１のサンプリング周波数・位相調整装置によ
るサンプリング周波数および位相調整処理を示すフロー
図である。FIG. 3 is a flowchart showing a sampling frequency and phase adjustment process performed by the sampling frequency and phase adjustment device of FIG. 1;
【図４】図３の続きのフロー図である。FIG. 4 is a continuation of the flowchart of FIG. 3;
【図５】図１のサンプリング周波数・位相調整装置の各
部の波形図である。FIG. 5 is a waveform chart of each part of the sampling frequency / phase adjusting device of FIG. 1;
【図６】水平表示期間カウンタのカウント値が水平解像
度と等しいか否かを示す判定結果の説明図である。FIG. 6 is an explanatory diagram of a determination result indicating whether or not a count value of a horizontal display period counter is equal to a horizontal resolution.
【図７】水平表示期間カウンタのカウント値が水平解像
度と等しいか否かを示す判定結果の別の説明図である。FIG. 7 is another explanatory diagram of a determination result indicating whether or not a count value of a horizontal display period counter is equal to a horizontal resolution.
【図８】ＬＣＤにおける従来のサンプリング周波数・位
相調整装置を示す構成図である。FIG. 8 is a configuration diagram showing a conventional sampling frequency / phase adjusting device in an LCD.
【図９】水平同期信号およびビデオ信号を示す説明図で
ある。FIG. 9 is an explanatory diagram showing a horizontal synchronization signal and a video signal.
１００ サンプリング周波数・位相調整装置 ２ 合成回路 ３ プリスケーラ ４ ＰＬＬ部 ５ ＣＰＵ ６ 水平解像度テーブル ７ 第１水平周期カウンタ ８ 水平表示期間カウンタ ９ 水平バックポーチカウンタ １０ 水晶発振器 １１ 第２水平周期カウンタ １２ 垂直周期カウンタ Ｃ Ａ／Ｄ変換器 Ａ ＬＣＤパネル駆動回路 Ｋ サンプリングクロック Ｐ ＬＣＤパネル Ｔｂ 水平バックポーチ Ｔｄ 水平表示期間 Ｔｈ 水平周期 Ｔｖ 垂直周期 Ｈsync 水平同期信号 Ｖsync 垂直同期信号 ＶＤ ビデオ信号 REFERENCE SIGNS LIST 100 sampling frequency / phase adjusting device 2 synthesizing circuit 3 prescaler 4 PLL unit 5 CPU 6 horizontal resolution table 7 first horizontal cycle counter 8 horizontal display period counter 9 horizontal back porch counter 10 crystal oscillator 11 second horizontal cycle counter 12 vertical cycle counter C A / D converter A LCD panel drive circuit K Sampling clock P LCD panel Tb Horizontal back porch Td Horizontal display period Th Horizontal cycle Tv Vertical cycle Hsync Horizontal synchronization signal Vsync Vertical synchronization signal VD Video signal
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/66 １０２ Ｇ０２Ｆ 1/13 ５Ｃ０８０ // Ｇ０２Ｆ 1/13 Ｈ０３Ｌ 7/08 Ｈ ５Ｊ１０６ (72)発明者 長沼 立已 長野県上田市大字大屋300番地 東京特殊 電線株式会社上田工場内 Ｆターム(参考） 2H088 HA06 MA09 5C006 AA01 AA22 AF46 AF51 AF52 AF53 AF72 AF81 BB11 BF14 BF15 BF22 BF28 FA16 5C020 AA04 AA05 AA35 CA13 5C021 PA18 PA26 PA28 PA64 PA85 PA87 SA02 SA03 SA08 YC01 YC10 5C058 AA06 BA04 BB04 BB06 BB08 BB10 5C080 AA10 BB05 DD09 DD21 EE19 GG08 JJ02 JJ04 JJ05 JJ07 5J106 AA04 BB04 DD17 DD34 DD36 FF07 KK03 Continuation of the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (reference) H04N 5/66 102 G02F 1/13 5C080 // G02F 1/13 H03L 7/08 H 5J106 (72) Inventor Tatsumi Naganuma 300 F. Oya, Ueda-shi, Nagano F-term (reference) at Ueda Plant of Tokyo Special Electric Cable Co., Ltd. PA87 SA02 SA03 SA08 YC01 YC10 5C058 AA06 BA04 BB04 BB06 BB08 BB10 5C080 AA10 BB05 DD09 DD21 EE19 GG08 JJ02 JJ04 JJ05 JJ07 5J106 AA04 BB04 DD17 DD34 DD36 FF07 KK03
Claims (5)
してＬＣＤパネル駆動回路に送るＡ／Ｄ変換回路へ供給
するサンプリングクロックの周波数および位相を調整す
るサンプリング周波数・位相調整方法であって、 前記サンプリングクロックの位相の複数の候補値を用意
し、各候補値について前記サンプリングクロックの周波
数の適正値を所定探索範囲内で探索し、適正値が見つか
ればその適正値と候補値とを取得し、それら取得した適
正値と候補値を基に前記サンプリングクロックの周波数
と位相とを決定することを特徴とするサンプリング周波
数・位相調整方法。1. A sampling frequency / phase adjusting method for adjusting a frequency and a phase of a sampling clock supplied to an A / D conversion circuit which converts an analog video signal into a digital signal and sends the digital video signal to an LCD panel driving circuit, Prepare a plurality of candidate values for the phase of the clock, search for an appropriate value of the frequency of the sampling clock for each candidate value within a predetermined search range, and if an appropriate value is found, obtain the appropriate value and candidate value. A sampling frequency / phase adjustment method, wherein a frequency and a phase of the sampling clock are determined based on the acquired proper value and candidate value.
してＬＣＤパネル駆動回路に送るＡ／Ｄ変換回路へ供給
するサンプリングクロックの周波数および位相を、次の
（ａ）から（ｇ）の手順によって決定することを特徴と
するサンプリング周波数・位相調整方法。 （ａ）サンプリングクロックの周波数をある初期値に設
定する。 （ｂ）サンプリングクロックの位相をある候補値に設定
する。 （ｃ）水平表示期間内の前記サンプリングクロックの数
をカウントし、そのカウント値が目標値に一致したか否
かを判定する。 （ｄ）第１の所定回数だけ連続して一致するか、第２の
所定回数だけ一致しなくなるまで、上記（ｃ）を繰り返
す。但し、前記カウント値が目標値と一致しなければ、
次回の上記（ｃ）を行う前に、目標値に近づける方向に
前記サンプリングクロックの周波数を変更する。 （ｅ）第１の所定回数だけ連続して一致したときのサン
プリングクロックの周波数および位相を記憶する。 （ｆ）サンプリングクロックの位相の全ての候補値につ
いて、上記（ｃ）から（ｅ）を繰り返す。 （ｇ）記憶していた結果を基に前記サンプリング周波数
および位相を決定する。2. The frequency and phase of a sampling clock supplied to an A / D conversion circuit which converts an analog video signal into a digital signal and sends it to an LCD panel drive circuit are determined by the following procedures (a) to (g). A sampling frequency / phase adjustment method. (A) Set the frequency of the sampling clock to a certain initial value. (B) Set the phase of the sampling clock to a certain candidate value. (C) Count the number of the sampling clocks in the horizontal display period, and determine whether or not the count value matches a target value. (D) The above (c) is repeated until there is no match for the first predetermined number of times or no more for the second predetermined number of times. However, if the count value does not match the target value,
Before the next step (c), the frequency of the sampling clock is changed in a direction closer to the target value. (E) Store the frequency and phase of the sampling clock at the time of the first predetermined number of consecutive matches. (F) The above (c) to (e) are repeated for all candidate values of the phase of the sampling clock. (G) The sampling frequency and phase are determined based on the stored result.
してＬＣＤパネル駆動回路（Ａ）に送るＡ／Ｄ変換回路
（Ｃ）へ供給するサンプリングクロック（Ｋ）を発生す
るサンプリングクロック発生手段（４）と、水平表示期
間内のサンプリングクロック数（ＨＤ）をカウントする
水平表示期間カウンタ（８）と、サンプリングクロック
（Ｋ）の位相φの複数の候補値のそれぞれについて前記
サンプリングクロック（Ｋ）の周波数の適正値を所定探
索範囲内で探索し適正値が見つかればその適正値と候補
値とを取得しそれら取得した適正値と候補値を基に前記
サンプリングクロック（Ｋ）の周波数と位相とを決定す
るサンプリングクロック制御手段（５）とを具備したこ
とを特徴とするサンプリング周波数・位相調整装置。3. A sampling clock generating means (4) for generating a sampling clock (K) to be supplied to an A / D conversion circuit (C) which converts an analog video signal into a digital signal and sends it to an LCD panel drive circuit (A). A horizontal display period counter (8) for counting the number of sampling clocks (HD) in the horizontal display period; and a frequency of the sampling clock (K) for each of a plurality of candidate values of the phase φ of the sampling clock (K). An appropriate value is searched within a predetermined search range, and if an appropriate value is found, the appropriate value and a candidate value are obtained, and the frequency and phase of the sampling clock (K) are determined based on the obtained appropriate value and the candidate value. A sampling frequency / phase adjusting device comprising a sampling clock control means (5).
してＬＣＤパネル駆動回路（Ａ）に送るＡ／Ｄ変換回路
（Ｃ）へ供給するサンプリングクロック（Ｋ）を発生す
るサンプリングクロック発生手段（４）と、水平表示期
間内のサンプリングクロック数（ＨＤ）をカウントする
水平表示期間カウンタ（８）と、次の（ａ）から（ｇ）
の手順によって前記サンプリングクロック（Ｋ）の周波
数と位相とを決定するサンプリングクロック制御手段
（５）とを具備したことを特徴とするサンプリング周波
数・位相調整装置。 （ａ）サンプリングクロックの周波数をある初期値に設
定する。 （ｂ）サンプリングクロックの位相をある候補値に設定
する。 （ｃ）水平表示期間内の前記サンプリングクロックの数
をカウントし、そのカウント値が目標値に一致したか否
かを判定する。 （ｄ）第１の所定回数だけ連続して一致するか、第２の
所定回数だけ一致しなくなるまで、上記（ｃ）を繰り返
す。但し、前記カウント値が目標値と一致しなければ、
次回の上記（ｃ）を行う前に、目標値に近づける方向に
前記サンプリングクロックの周波数を変更する。 （ｅ）第１の所定回数だけ連続して一致したときのサン
プリングクロックの周波数および位相を記憶する。 （ｆ）サンプリングクロックの位相の全ての候補値につ
いて、上記（ｃ）から（ｅ）を繰り返す。 （ｇ）記憶していた結果を基に前記サンプリング周波数
および位相を決定する。4. Sampling clock generating means (4) for generating a sampling clock (K) to be supplied to an A / D conversion circuit (C) for converting an analog video signal into a digital signal and sending it to an LCD panel drive circuit (A). A horizontal display period counter (8) for counting the number of sampling clocks (HD) in the horizontal display period, and the following (a) to (g):
A sampling clock control means (5) for determining the frequency and phase of the sampling clock (K) according to the procedure of (1). (A) Set the frequency of the sampling clock to a certain initial value. (B) Set the phase of the sampling clock to a certain candidate value. (C) Count the number of the sampling clocks in the horizontal display period, and determine whether or not the count value matches a target value. (D) The above (c) is repeated until there is no match for the first predetermined number of times or no more for the second predetermined number of times. However, if the count value does not match the target value,
Before the next step (c), the frequency of the sampling clock is changed in a direction closer to the target value. (E) Store the frequency and phase of the sampling clock at the time of the first predetermined number of consecutive matches. (F) The above (c) to (e) are repeated for all candidate values of the phase of the sampling clock. (G) The sampling frequency and phase are determined based on the stored result.
と、アナログのビデオ信号をデジタルに変換して前記Ｌ
ＣＤパネル駆動回路に送るＡ／Ｄ変換回路と、請求項３
または請求項４に記載のサンプリング周波数・位相調整
装置とを具備したことを特徴とするＬＣＤ装置。5. An LCD panel, an LCD panel drive circuit, and an analog video signal that is converted into a digital signal to convert the analog video signal into a digital signal.
4. An A / D conversion circuit for sending to a CD panel drive circuit, and
An LCD device comprising the sampling frequency / phase adjusting device according to claim 4.
Priority Applications (1)
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|---|---|---|---|
| JP10453699A JP3613725B2 (en) | 1999-04-12 | 1999-04-12 | Sampling frequency / phase adjusting method, sampling frequency / phase adjusting device and LCD device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10453699A JP3613725B2 (en) | 1999-04-12 | 1999-04-12 | Sampling frequency / phase adjusting method, sampling frequency / phase adjusting device and LCD device |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100442002B1 (en) * | 2000-09-29 | 2004-07-30 | 엔이씨-미쓰비시덴키 비쥬얼시스템즈 가부시키가이샤 | Image display |
| JP2006506669A (en) * | 2002-11-21 | 2006-02-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Method and apparatus for determining a frequency for sampling an analog signal |
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- 1999-04-12 JP JP10453699A patent/JP3613725B2/en not_active Expired - Fee Related
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