JP2000299451A - Soi wafer and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＳＯＩウェハおよ
びその製造方法に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to an SOI wafer and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】従来より、単結晶シリコン基板よりなる
半導体支持基板上に、シリコン酸化膜よりなる絶縁層を
介して単結晶シリコン層よりなる半導体素子形成層が形
成された、いわゆるＳＯＩ（Silicon On Insulator）ウ
ェハが提供されている。このようなＳＯＩウェハを用い
て製造される半導体装置は、低消費電力、低出力間容量
という優れた特性を有することから、ＳＯＩウェハが近
年注目されている。2. Description of the Related Art Heretofore, a so-called SOI (Silicon On Ion) in which a semiconductor element formation layer made of a single crystal silicon layer is formed on a semiconductor support substrate made of a single crystal silicon substrate via an insulating layer made of a silicon oxide film. Insulator) A wafer is provided. Since a semiconductor device manufactured using such an SOI wafer has excellent characteristics such as low power consumption and low output-to-output capacity, the SOI wafer has been attracting attention in recent years.
【０００３】この種のＳＯＩウェハは、図５に示すよう
に、半導体支持基板３に絶縁層２を介して半導体素子形
成層１が積層されたものであり、製造上の都合により半
導体素子形成層１および絶縁層２の外周部が除去されて
段差５が形成されている。As shown in FIG. 5, this type of SOI wafer has a semiconductor element forming layer 1 laminated on a semiconductor support substrate 3 with an insulating layer 2 interposed therebetween. 1 and the outer peripheral portion of the insulating layer 2 are removed to form a step 5.
【０００４】このＳＯＩウェハは、図６に示す手順で製
造される。まず、図６（ａ）に示すように、半導体素子
形成層１の全表面に亘って絶縁層２が形成された半導体
素子基板１０を半導体支持基板３の表面（図の上面）に
貼り合わせた後、図６（ｂ）に示すように、半導体素子
基板１０の表面を研削して半導体素子形成層１を絶縁層
２から露出させる。[0004] This SOI wafer is manufactured by the procedure shown in FIG. First, as shown in FIG. 6A, the semiconductor element substrate 10 on which the insulating layer 2 is formed over the entire surface of the semiconductor element forming layer 1 is bonded to the surface of the semiconductor support substrate 3 (the upper surface in the figure). Thereafter, as shown in FIG. 6B, the surface of the semiconductor element substrate 10 is ground to expose the semiconductor element forming layer 1 from the insulating layer 2.
【０００５】ところで、図６（ａ）に示すように、貼り
合わせ前における半導体素子基板１０および半導体支持
基板３の外周部の断面はそれぞれ凸曲面状であるから、
半導体素子基板１０および半導体支持基板３の外周部は
貼り合わされずに隙間Ｓができる。つまり、半導体素子
基板１０の外周部は半導体支持基板３に支持されないか
ら、この状態で半導体素子基板１０と半導体支持基板３
との外周部に外力が作用すると、貼り合わせた面が剥離
したり、外周部が破損したりすることがある。As shown in FIG. 6A, the cross sections of the outer peripheral portions of the semiconductor element substrate 10 and the semiconductor supporting substrate 3 before bonding are convex curved surfaces, respectively.
The outer peripheral portions of the semiconductor element substrate 10 and the semiconductor support substrate 3 are not bonded to each other, so that a gap S is formed. That is, since the outer peripheral portion of the semiconductor element substrate 10 is not supported by the semiconductor support substrate 3, the semiconductor element substrate 10 and the semiconductor support substrate 3
When an external force acts on the outer peripheral portion, the bonded surface may peel off or the outer peripheral portion may be damaged.
【０００６】そこで、半導体素子基板１０を研削した
後、図６（ｃ）に示すように、半導体素子基板１０の外
周部をエッチングによって除去して段差５を形成するこ
とにより、隙間Ｓが形成されないようにし、外周部から
の剥離や外周部の破損を防止するのである。その後、図
６（ｄ）に示すように、半導体素子形成層１の主表面を
研磨すれば、図５に示したＳＯＩウェハが完成する。Therefore, after the semiconductor element substrate 10 is ground, as shown in FIG. 6C, the outer peripheral portion of the semiconductor element substrate 10 is removed by etching to form the step 5, so that the gap S is not formed. In this way, peeling from the outer peripheral portion and damage to the outer peripheral portion are prevented. Thereafter, as shown in FIG. 6D, if the main surface of the semiconductor element forming layer 1 is polished, the SOI wafer shown in FIG. 5 is completed.
【０００７】[0007]
【発明が解決しようとする課題】図５に示したＳＯＩウ
ェハは、機械的強度を高めるために半導体素子形成層１
および絶縁層２の外周部が除去されているので、半導体
素子形成層１および絶縁層２の外周部つまり半導体素子
形成層１と半導体支持基板３との間に上述した段差５が
形成される。The SOI wafer shown in FIG. 5 has a semiconductor element forming layer 1 for increasing mechanical strength.
Since the outer peripheral portion of the insulating layer 2 is removed, the above-described step 5 is formed between the outer peripheral portions of the semiconductor element forming layer 1 and the insulating layer 2, that is, between the semiconductor element forming layer 1 and the semiconductor support substrate 3.
【０００８】ところで、ＳＯＩウェハに半導体素子を形
成する際には、ＳＯＩウェハの表面にレジストを塗布し
た後、ステッパを用いてパターンを露光させる露光工程
が実施される。この露光工程は、ＳＯＩウェハにおける
半導体素子形成層１の主表面側の複数箇所で行われ、１
回の露光毎に焦点合わせが行われる。すなわち、光を投
受光することによってＳＯＩウェハまでの距離を求めた
後、求めた距離に応じてステッパの焦点を自動的に合わ
せるのである。ＳＯＩウェハまでの距離はＳＯＩウェハ
の表面に照射する入射光Ｌｆ１，Ｌｆ２（図７参照）に
対して反射光Ｌｂ１，Ｌｂ２から得られる情報に基づい
て求められる。When a semiconductor element is formed on an SOI wafer, a resist is applied to the surface of the SOI wafer, and then an exposure step of exposing a pattern using a stepper is performed. This exposure step is performed at a plurality of locations on the main surface side of the semiconductor element forming layer 1 in the SOI wafer,
Focusing is performed for each exposure. That is, after the distance to the SOI wafer is obtained by transmitting and receiving light, the focus of the stepper is automatically adjusted according to the obtained distance. The distance to the SOI wafer is obtained based on information obtained from the reflected lights Lb1 and Lb2 with respect to the incident lights Lf1 and Lf2 (see FIG. 7) applied to the surface of the SOI wafer.
【０００９】上述のように、ステッパではＳＯＩウェハ
までの距離を求めて焦点を自動的に合わせるから、図５
に示した形状のＳＯＩウェハでは、図７に示すように、
半導体素子形成層１の主表面に対しては焦点がＦ１の位
置になり、段差５の部位に対してはステッパの焦点がＦ
２の位置になることがある。なお、図の位置に焦点を合
わせたときにＳＯＩウェハの上にパターンが結像される
ものとしている。このように、ＳＯＩウェハの外周部に
対する焦点は半導体素子形成層１の主表面に対する焦点
の位置とは異なっているから、半導体素子形成層１の外
周部においてはパターンが段差５の底に結像されて露光
不良を生じることがある。As described above, the stepper obtains the distance to the SOI wafer and automatically focuses on it.
In the SOI wafer having the shape shown in FIG. 7, as shown in FIG.
For the main surface of the semiconductor element forming layer 1, the focal point is at the position of F 1, and for the step 5, the focal point of the stepper is at F 1.
2 position. It is assumed that the pattern is formed on the SOI wafer when the focus is set on the position shown in the drawing. As described above, since the focus on the outer peripheral portion of the SOI wafer is different from the position of the focus on the main surface of the semiconductor element forming layer 1, the pattern is formed on the bottom of the step 5 in the outer peripheral portion of the semiconductor element forming layer 1. Exposure failure.
【００１０】本発明は上記事由に鑑みてなされたもので
あり、その目的は、露光工程における露光不良を低減さ
せたＳＯＩウェハおよびその製造方法を提供することに
ある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an SOI wafer in which exposure defects in an exposure process are reduced and a method for manufacturing the same.
【００１１】[0011]
【課題を解決するための手段】請求項１の発明は、半導
体支持基板上に絶縁層を介して半導体素子形成層が形成
されたＳＯＩウェハであって、上記半導体素子形成層お
よび上記絶縁層の外周部を除去することによって形成さ
れた上記半導体素子形成層と上記半導体支持基板との間
の段差を埋め込む段差埋込部を有し、上記段差埋込部に
おける半導体支持基板と反対側の面と上記半導体素子形
成層の主表面とが同一平面上に形成されているものであ
る。この構成によれば、半導体素子形成層の外側に半導
体素子形成層の主表面と同一平面になる段差埋込部を形
成して段差が形成されないようにしたから、露光工程に
おいて焦点を合わせる際にＳＯＩウェハの外周部におい
ても半導体素子形成層の主表面にパターンを結像させる
ように焦点を合わせることができ、半導体素子形成層の
外周部における露光不良の発生を低減させることができ
る。According to a first aspect of the present invention, there is provided an SOI wafer having a semiconductor element forming layer formed on a semiconductor supporting substrate with an insulating layer interposed therebetween, wherein the SOI wafer includes a semiconductor element forming layer and the insulating layer. Having a step buried portion for burying a step between the semiconductor element forming layer and the semiconductor support substrate formed by removing the outer peripheral portion, and a surface opposite to the semiconductor support substrate in the step buried portion; The main surface of the semiconductor element formation layer is formed on the same plane. According to this configuration, the step buried portion is formed outside the semiconductor element formation layer and is flush with the main surface of the semiconductor element formation layer so that no step is formed. The focus can be focused on the outer surface of the SOI wafer so that the pattern is formed on the main surface of the semiconductor element formation layer, and the occurrence of exposure failure in the outer periphery of the semiconductor element formation layer can be reduced.
【００１２】請求項２の発明は、請求項１記載のＳＯＩ
ウェハの製造方法であって、半導体を上記半導体素子形
成層と上記半導体支持基板との間の段差を埋め込むよう
に上記半導体素子形成層の主表面側から上記段差よりも
厚い膜厚で堆積させた後、上記半導体において上記段差
を埋め込んだ部位と上記半導体素子形成層とが１つの平
面になるように上記半導体を研磨し、最後に上記半導体
を研磨することによって生じたバリを除去して上記段差
埋込部を形成することを特徴とする。この方法では、従
来のＳＯＩウェハの製造工程に、段差を埋め込む工程と
バリを除去する工程との２工程を追加しているだけであ
るから、露光工程における露光不良を低減させたＳＯＩ
ウェハを比較的容易に製造することができる。According to a second aspect of the present invention, there is provided the SOI according to the first aspect.
In a method of manufacturing a wafer, a semiconductor is deposited from the main surface side of the semiconductor element forming layer to a thickness larger than the step so as to bury a step between the semiconductor element forming layer and the semiconductor support substrate. Thereafter, the semiconductor is polished so that a portion of the semiconductor in which the step is embedded and the semiconductor element forming layer are in one plane, and finally, burrs generated by polishing the semiconductor are removed to remove the step. It is characterized in that an embedded portion is formed. In this method, since only two steps of a step of embedding a step and a step of removing burrs are added to the conventional step of manufacturing an SOI wafer, the SOI wafer having reduced exposure defects in the exposure step is reduced.
Wafers can be manufactured relatively easily.
【００１３】[0013]
【発明の実施の形態】本実施形態は、図１に示すよう
に、ＳＯＩウェハの外周部において半導体素子形成層１
と半導体支持基板３との間に形成される段差５を埋め込
む段差埋込部４を形成したものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In this embodiment, as shown in FIG. 1, a semiconductor element forming layer 1 is formed on an outer peripheral portion of an SOI wafer.
A step embedding portion 4 for embedding a step 5 formed between the semiconductor substrate 3 and the semiconductor supporting substrate 3 is formed.
【００１４】段差埋込部４はポリシリコンよりなり、段
差埋込部４の表面（図の上面）と半導体素子形成層１の
主表面とは同一平面上に形成されている。The step buried portion 4 is made of polysilicon, and the surface (upper surface in the figure) of the step buried portion 4 and the main surface of the semiconductor element forming layer 1 are formed on the same plane.
【００１５】半導体支持基板３は、ｎ形シリコン基板ま
たはｐ形シリコン基板よりなり、絶縁層２および半導体
素子形成層１を支持している。絶縁層２は、シリコンの
埋込酸化膜よりなり、半導体支持基板３と半導体素子形
成層１とを電気的に絶縁している。半導体素子形成層１
は、ｎ形シリコン層またはｐ形シリコン層よりなり、こ
の半導体素子形成層１に半導体素子が形成される。The semiconductor supporting substrate 3 is made of an n-type silicon substrate or a p-type silicon substrate, and supports the insulating layer 2 and the semiconductor element forming layer 1. The insulating layer 2 is made of a buried oxide film of silicon, and electrically insulates the semiconductor supporting substrate 3 from the semiconductor element forming layer 1. Semiconductor element formation layer 1
Is formed of an n-type silicon layer or a p-type silicon layer, and a semiconductor element is formed on the semiconductor element forming layer 1.
【００１６】本実施形態のＳＯＩウェハは、図２および
図３に示す手順で製造される。まず、図２（ａ）に示す
ように、半導体素子形成層１の全表面に亘って絶縁層２
が形成された半導体素子基板１０を半導体支持基板３の
表面（図の上面）に貼り合わせる。次に、図２（ｂ）に
示すように、半導体素子基板１０の表面を研削して半導
体素子形成層１を絶縁層２から露出させた後、図２
（ｃ）に示すように、半導体素子基板１０の外周部をエ
ッチングによって除去する。このエッチングにより、半
導体素子形成層１と半導体支持基板３との間に段差５が
形成される。ここまでの手順は、図６（ａ）〜（ｃ）に
示した従来のＳＯＩウェハの製造方法と同じである。The SOI wafer of the present embodiment is manufactured according to the procedure shown in FIGS. First, as shown in FIG. 2A, the insulating layer 2 is formed over the entire surface of the semiconductor element forming layer 1.
Is bonded to the surface of semiconductor supporting substrate 3 (the upper surface in the figure). Next, as shown in FIG. 2B, after the surface of the semiconductor element substrate 10 is ground to expose the semiconductor element forming layer 1 from the insulating layer 2, FIG.
As shown in (c), the outer peripheral portion of the semiconductor element substrate 10 is removed by etching. By this etching, a step 5 is formed between the semiconductor element formation layer 1 and the semiconductor support substrate 3. The procedure up to this point is the same as the conventional method for manufacturing an SOI wafer shown in FIGS.
【００１７】次に、本実施形態では、図３（ａ）に示す
ように、半導体素子形成層１と半導体支持基板３との間
の段差を埋め込むために、半導体をエピタキシャル成長
させる装置を用いて、半導体４０を半導体素子形成層１
の主表面側から上記段差５よりも厚い膜厚で堆積させ
る。ここで、半導体４０は半導体支持基板１や半導体素
子形成層１などの下地の表面状態に従って成長しポリシ
リコンになる。その後、図３（ｂ）に示すように、半導
体４０において上記段差５を埋め込んだ部位と半導体素
子形成層１とが１つの平面になるように半導体４０を研
磨する。最後に、図３（ｃ）に示すように不要部分（バ
リ）を除去すれば図１に示したＳＯＩウェハが完成す
る。Next, in this embodiment, as shown in FIG. 3A, in order to fill a step between the semiconductor element forming layer 1 and the semiconductor support substrate 3, an apparatus for epitaxially growing a semiconductor is used. The semiconductor 40 is formed in the semiconductor element forming layer 1
Is deposited with a thickness greater than the step 5 from the main surface side. Here, the semiconductor 40 grows into polysilicon according to the surface condition of the base such as the semiconductor support substrate 1 and the semiconductor element formation layer 1. Thereafter, as shown in FIG. 3B, the semiconductor 40 is polished so that a portion of the semiconductor 40 in which the step 5 is embedded and the semiconductor element forming layer 1 are on one plane. Finally, if unnecessary portions (burrs) are removed as shown in FIG. 3C, the SOI wafer shown in FIG. 1 is completed.
【００１８】上述したように、本実施形態のＳＯＩウェ
ハは、半導体素子形成層１の主表面と面一になる段差埋
込部４を形成しているから、露光工程においてステッパ
の焦点を合わせる際に、図４に示すように、ＳＯＩウェ
ハの中央部と外周部とのいずれにおいてもほぼ同じ位置
に合焦することになる（焦点の位置を図にＦ１で示
す）。なお、図中のＬｆ１、Ｌｆ２はステッパからＳＯ
Ｉ上の表面までの距離を測定するための入射光、Ｌｂ
１、Ｌｂ２はその反射光を示す。上述の構成により、半
導体素子形成層１の周辺部においても半導体素子形成層
１の主表面にパターンを結像させることが可能になり、
半導体素子形成層１の外周部における露光不良の発生を
低減させることができる。As described above, since the SOI wafer of the present embodiment has the step buried portion 4 which is flush with the main surface of the semiconductor element forming layer 1, it is necessary to focus the stepper in the exposure step. Then, as shown in FIG. 4, focusing is performed at substantially the same position in both the central portion and the outer peripheral portion of the SOI wafer (the focal position is indicated by F1 in the drawing). Note that Lf1 and Lf2 in FIG.
Incident light for measuring the distance to the surface on I, Lb
1, Lb2 indicates the reflected light. With the above configuration, it is possible to form an image of a pattern on the main surface of the semiconductor element forming layer 1 even in the peripheral portion of the semiconductor element forming layer 1,
The occurrence of exposure failure at the outer peripheral portion of the semiconductor element forming layer 1 can be reduced.
【００１９】また、本実施形態のＳＯＩウェハの製造工
程では、図６に示した従来の製造工程に対して、半導体
４０を堆積させる工程と、バリを除去する工程との２工
程を追加しているだけであるから、露光工程における露
光不良を低減させたＳＯＩウェハを比較的容易に製造す
ることができる。In the manufacturing process of the SOI wafer of the present embodiment, two processes, a process for depositing the semiconductor 40 and a process for removing burrs, are added to the conventional manufacturing process shown in FIG. Therefore, it is possible to relatively easily manufacture an SOI wafer with reduced exposure defects in the exposure process.
【００２０】[0020]
【発明の効果】請求項１の発明は、半導体支持基板上に
絶縁層を介して半導体素子形成層が形成されたＳＯＩウ
ェハであって、半導体素子形成層および絶縁層の外周部
を除去することによって形成された半導体素子形成層と
半導体支持基板との間の段差を埋め込む段差埋込部を有
し、段差埋込部における半導体支持基板と反対側の面と
半導体素子形成層の主表面とが同一平面上に形成されて
いるものであり、半導体素子形成層の外側に半導体素子
形成層の主表面と同一平面になる段差埋込部を形成して
段差が形成されないようにしているので、露光工程にお
いて焦点を合わせる際にＳＯＩウェハの外周部において
も半導体素子形成層の主表面にパターンを結像させるよ
うに焦点を合わせることができ、半導体素子形成層の外
周部における露光不良の発生を低減させることができる
という利点がある。According to the first aspect of the present invention, there is provided an SOI wafer having a semiconductor element forming layer formed on a semiconductor supporting substrate via an insulating layer, wherein the outer peripheral portions of the semiconductor element forming layer and the insulating layer are removed. A step buried portion for burying a step between the semiconductor element formation layer and the semiconductor support substrate formed by the above, and the surface of the step buried portion opposite to the semiconductor support substrate and the main surface of the semiconductor element formation layer are Since it is formed on the same plane and a step buried portion is formed outside the semiconductor element forming layer and is flush with the main surface of the semiconductor element forming layer to prevent the step from being formed, When focusing in the process, the outer peripheral portion of the SOI wafer can also be focused so that a pattern is formed on the main surface of the semiconductor element forming layer, and the outer peripheral portion of the semiconductor element forming layer can be exposed. There is an advantage that it is possible to reduce the generation of good.
【００２１】請求項２の発明は、請求項１記載のＳＯＩ
ウェハの製造方法であって、半導体を半導体素子形成層
と半導体支持基板との間の段差を埋め込むように半導体
素子形成層の主表面側から段差よりも厚い膜厚で堆積さ
せた後、半導体において段差を埋め込んだ部位と半導体
素子形成層とが１つの平面になるように半導体を研磨
し、最後に半導体を研磨することによって生じたバリを
除去して段差埋込部を形成しており、従来のＳＯＩウェ
ハの製造工程に、段差を埋め込む工程とバリを除去する
工程との２工程を追加しているだけであるから、露光工
程における露光不良を低減させたＳＯＩウェハを比較的
容易に製造することができるという利点がある。According to a second aspect of the present invention, there is provided the SOI according to the first aspect.
A method of manufacturing a wafer, comprising: depositing a semiconductor from a main surface side of a semiconductor element forming layer to a thickness larger than the step so as to fill a step between the semiconductor element forming layer and a semiconductor supporting substrate; Conventionally, the semiconductor is polished so that the portion where the step is buried and the semiconductor element forming layer are in one plane, and finally the burrs generated by polishing the semiconductor are removed to form a step buried portion. Only two steps of a step of embedding a step and a step of removing burrs are added to the step of manufacturing an SOI wafer, so that an SOI wafer with reduced exposure defects in the exposure step can be manufactured relatively easily. There is an advantage that can be.
【図１】本発明の実施形態のＳＯＩウェハを示す断面図
である。FIG. 1 is a sectional view showing an SOI wafer according to an embodiment of the present invention.
【図２】同上の製造方法を示す工程図である。FIG. 2 is a process chart showing a manufacturing method of the same.
【図３】同上の製造方法を示す工程図である。FIG. 3 is a process chart showing a manufacturing method of the same.
【図４】同上の露出工程における焦点合わせを説明する
図である。FIG. 4 is a diagram for explaining focusing in an exposure step of the embodiment.
【図５】従来例のＳＯＩウェハを示す断面図である。FIG. 5 is a sectional view showing a conventional SOI wafer.
【図６】同上の製造方法を示す工程図である。FIG. 6 is a process chart showing a manufacturing method of the same.
【図７】同上の露出工程における焦点合わせを説明する
図である。FIG. 7 is a view for explaining focusing in the above-described exposure step.
１ 半導体素子形成層 ２ 絶縁層 ３ 半導体支持基板 ４ 段差埋込部 ５ 段差 ４０ 半導体 DESCRIPTION OF SYMBOLS 1 Semiconductor element formation layer 2 Insulating layer 3 Semiconductor support substrate 4 Step embedded part 5 Step 40 Semiconductor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 ▲高▼野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Yuji Suzuki 1048 Kadoma Kadoma, Osaka Prefecture Matsushita Electric Works, Ltd. (72) Inventor Yoshiki Hayasaki 1048 Kadoma Kadoma, Kadoma, Osaka Prefecture Matsushita Electric Works, Ltd. (72) Inventor Takashi Kishida 1048 Kadoma Kadoma, Kadoma, Osaka Prefecture Inside Matsushita Electric Works Co., Ltd. (72) Inventor ▲ Takanori Nono 1048 Kadoma Kadoma, Kadoma, Osaka Pref. Matsushita Electric Works Co., Ltd. (72) Invention Person Takeshi Yoshida 1048 Kadoma Kadoma, Kadoma City, Osaka Inside Matsushita Electric Works, Ltd.
Claims (2)
体素子形成層が形成されたＳＯＩウェハであって、上記
半導体素子形成層および上記絶縁層の外周部を除去する
ことによって形成された上記半導体素子形成層と上記半
導体支持基板との間の段差を埋め込む段差埋込部を有
し、上記段差埋込部における半導体支持基板と反対側の
面と上記半導体素子形成層の主表面とが同一平面上に形
成されていることを特徴とするＳＯＩウェハ。1. An SOI wafer having a semiconductor element forming layer formed on a semiconductor support substrate via an insulating layer, wherein the SOI wafer is formed by removing an outer peripheral portion of the semiconductor element forming layer and the insulating layer. A step embedding portion for embedding a step between the semiconductor element forming layer and the semiconductor supporting substrate, wherein a surface of the step embedding portion opposite to the semiconductor support substrate and a main surface of the semiconductor element forming layer are the same; An SOI wafer formed on a plane.
であって、半導体を上記半導体素子形成層と上記半導体
支持基板との間の段差を埋め込むように上記半導体素子
形成層の主表面側から上記段差よりも厚い膜厚で堆積さ
せた後、上記半導体において上記段差を埋め込んだ部位
と上記半導体素子形成層とが１つの平面になるように上
記半導体を研磨し、最後に上記半導体を研磨することに
よって生じたバリを除去して上記段差埋込部を形成する
ことを特徴とするＳＯＩウェハの製造方法。2. The method for manufacturing an SOI wafer according to claim 1, wherein a semiconductor is embedded from a main surface side of the semiconductor element formation layer so as to fill a step between the semiconductor element formation layer and the semiconductor support substrate. After depositing the semiconductor with a thickness larger than the step, the semiconductor is polished so that a portion of the semiconductor in which the step is buried and the semiconductor element forming layer are in one plane, and finally the semiconductor is polished. A method for manufacturing an SOI wafer, comprising: removing burrs generated thereby to form the step buried portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108617A JP2000299451A (en) | 1999-04-15 | 1999-04-15 | Soi wafer and its manufacture |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP11108617A JP2000299451A (en) | 1999-04-15 | 1999-04-15 | Soi wafer and its manufacture |
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|---|---|
| JP2000299451A true JP2000299451A (en) | 2000-10-24 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11108617A Withdrawn JP2000299451A (en) | 1999-04-15 | 1999-04-15 | Soi wafer and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000299451A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2852143A1 (en) * | 2003-03-04 | 2004-09-10 | Soitec Silicon On Insulator | PREVENTIVE TREATMENT PROCESS FOR THE CROWN OF A MULTILAYERED WAFER |
-
1999
- 1999-04-15 JP JP11108617A patent/JP2000299451A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2852143A1 (en) * | 2003-03-04 | 2004-09-10 | Soitec Silicon On Insulator | PREVENTIVE TREATMENT PROCESS FOR THE CROWN OF A MULTILAYERED WAFER |
| WO2004079801A1 (en) * | 2003-03-04 | 2004-09-16 | S.O.I.Tec Silicon On Insulator Technologies | Preventive treatment process for the ring of a multilayer wafer |
| US6939783B2 (en) | 2003-03-04 | 2005-09-06 | S.O.I.Tec Silicon On Insulator Technologies, S.A. | Preventive treatment method for a multilayer semiconductor wafer |
| US7190029B2 (en) | 2003-03-04 | 2007-03-13 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Preventive treatment method for a multilayer semiconductor wafer |
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