JP2000299382A - Layout cell for semiconductor integrated circuit - Google Patents
Layout cell for semiconductor integrated circuitInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体集積回路用レ
イアウトセルに関し、特に、半導体集積回路の構成要素
としてレイアウト設計されるものに関する。The present invention relates to a layout cell for a semiconductor integrated circuit, and more particularly, to a layout cell designed as a component of a semiconductor integrated circuit.
【0002】[0002]
【従来の技術】ある機能を有する半導体集積回路を実現
する場合、その集積回路の用途や要求される特質等に応
じて設計・製造方法が選択される。汎用目的の集積回路
の場合には、集積回路の構成単位となる論理セルを配置
するのみとし、使用者においてセル間の配置を行うこと
で要求される性能を実現するFPGA(Field Programma
ble Gate Array) として作られる場合もあるが、集積度
や動作速度が求められる用途等においては、使用者が所
望する用途や仕様に応じて、ASIC(Application Spe
cific IC) として製造されることが多いものとなる。A
SIC設計方法の中でも、基本的機能を有するスタンダ
ードセルをチップ上に配置配線するセルベースの手法は
主要なものとして多用されているものである。2. Description of the Related Art When a semiconductor integrated circuit having a certain function is realized, a design / manufacturing method is selected according to the use of the integrated circuit, required characteristics, and the like. In the case of a general-purpose integrated circuit, an FPGA (Field Programmer) that realizes the required performance by arranging only the logic cells which are the constituent units of the integrated circuit and arranging the cells by the user is provided.
BLE Gate Array), but in applications where the degree of integration and operation speed are required, the ASIC (Application Speech
cific IC). A
Among SIC design methods, a cell-based method of arranging and wiring standard cells having basic functions on a chip is widely used as a main method.
【0003】近年、半導体集積回路の設計においては、
当該回路を用いる装置の小型化等のために高集積化が求
められ、チップ上に集積回路の高機能化、および複雑化
により、使用者の要求する性能や仕様を満足する設計を
行うためには、工数が増大しコストが向上しがちなた
め、効率的な設計方法が求められている。In recent years, in the design of semiconductor integrated circuits,
Higher integration is required to reduce the size of devices using the circuit, etc.In order to carry out design that satisfies the performance and specifications required by users due to the higher functionality and complexity of integrated circuits on a chip Since the number of steps tends to increase and the cost tends to increase, an efficient design method is required.
【0004】このため、従前のように回路図等を作成す
る代替に、VHDLや、Verilog−HDLのよう
なハードウェア記述言語(HDL:Hardware Descripti
on Language )による記述を行い、その記述に基づいて
論理合成ツールや配置・配線ツール等を用いてゲート回
路を生成する設計手法が多く採用されている。このよう
な手法によりASICを設計する場合には、HDL記述
に基づいて論理合成等を行う論理設計の後、論理設計に
対応して、セルベースASICであればスタンダードセ
ルや、より複雑なマクロセル等を配置・配線してマスク
パターンを作成するレイアウト設計が行われるものとな
る。For this reason, instead of creating a circuit diagram or the like as before, a hardware description language (HDL: Hardware Descripti) such as VHDL or Verilog-HDL is used.
on Language), and based on the description, a design method of generating a gate circuit using a logic synthesis tool, a placement / wiring tool, or the like is often used. When an ASIC is designed by such a method, after a logic design that performs logic synthesis or the like based on the HDL description, a standard cell, a more complicated macro cell, or the like is used in a cell-based ASIC in accordance with the logic design. Are arranged and wired to form a mask pattern.
【0005】論理設計やレイアウト設計は、集積回路や
集積回路を含むチップが用いられるシステムの設計に応
じて定められた仕様に対応して行われるが、システム設
計自体も複雑化・困難化している今日においては、論理
設計の開始までにシステム設計が完了し得ず、論理設計
の開始後において仕様を変更せざるを得ないような場合
も生じる。さらに、システム設計が求める仕様を論理設
計、およびレイアウト設計において実現することも、前
述の複雑化等の事情により困難なものとなっており、特
に、動作速度の高速化に伴うタイミング設計上の制約が
厳しいものとなりがちなことから、レイアウト設計工程
におけるかかる制約に対応するための工数が増大する点
が問題となっていた。[0005] Logic design and layout design are performed in accordance with specifications determined according to the design of a system in which an integrated circuit or a chip including the integrated circuit is used, but the system design itself is becoming complicated and difficult. Nowadays, there are cases where the system design cannot be completed before the start of the logical design, and the specification must be changed after the start of the logical design. Furthermore, it is difficult to achieve the specifications required by the system design in the logic design and the layout design due to the above-mentioned complicatedness and the like. However, there is a problem that the number of man-hours to cope with such restrictions in the layout design process increases.
【0006】さらに、レイアウト設計後において仕様変
更や設計上の誤りの発見等によって小規模な変更を行い
たい場合にも、タイミング制約を考慮してのレイアウト
設計を繰り返す必要があることとなるため、効率的な設
計製造をし得ないものとなる点、また、設計後の製造に
おいて作成される各物理層ごとのマスクを修正する場
合、特にそのための工数と費用との影響が大きい点が問
題となっていた。Further, even when it is desired to make small-scale changes after the layout design due to specification changes or discovery of design errors, it is necessary to repeat the layout design in consideration of timing constraints. The problem is that efficient design and manufacture cannot be achieved, and when modifying the mask for each physical layer created in post-design manufacture, the effect of the man-hour and cost for this is particularly large. Had become.
【0007】従来の技術により、このような問題点の解
決を図るものとして、レイアウト設計の際に、予備の
(当該設計した回路においては用いられない)セルを挿
入しておき、レイアウト設計やマスク作成後に回路変更
の必要が生じた場合には、予備のセルを用いて変更を行
うものとして、変更を容易に、かつ安価に行い得るよう
に図る方法がいくつか提唱されている。In order to solve such a problem by the conventional technique, a spare cell (not used in the designed circuit) is inserted at the time of the layout design, and the layout design and the mask are performed. In the event that a circuit change is required after the creation, some methods have been proposed assuming that the change is made using a spare cell so that the change can be made easily and at low cost.
【0008】このような方法の一つとして、特開平5−
198680号公報の「半導体集積回路装置」に開示さ
れているものがある。この方法によれば、回路修正用の
トランジスタとして、ゲートを電源に接続したPチャネ
ル型MOSトランジスタと、ゲートを接地に接続したN
チャネル型MOSトランジスタとからなるセルを用意し
て、これをレイアウト設計時に予め組み込むこととし
て、後のマスク修正を伴う回路変更を容易に行い得るよ
うに図るものである。As one of such methods, Japanese Patent Laid-Open No.
There is an apparatus disclosed in “Semiconductor Integrated Circuit Device” in JP-A-198680. According to this method, a P-channel MOS transistor having a gate connected to a power supply and an N-channel MOS transistor having a gate connected to the ground are provided as transistors for circuit correction.
A cell composed of a channel type MOS transistor is prepared and incorporated in advance at the time of layout design, so that a circuit change involving later mask correction can be easily performed.
【0009】また、特開平6−295955号公報の
「集積回路のレイアウト方法および半導体装置」に開示
されているものは、自動配置配線の際に、2個以上のセ
ルで構成された予備論理回路を作成し、これをセル行の
両端や、複数行等の所定の位置に、予備のセルとして配
置し、その後配線を行うことによって、その後の変更を
容易に行い得るように図るものである。このような配置
配線を行うことで、予備論理回路の配線は配線領域を横
断するものとなっていることから、この配線を利用すれ
ば配線の修正は容易に行い得ることとなる。A method disclosed in Japanese Patent Application Laid-Open No. 6-295955 entitled "Layout method of integrated circuit and semiconductor device" discloses a spare logic circuit composed of two or more cells at the time of automatic placement and routing. Is prepared, and is arranged as a spare cell at a predetermined position such as at both ends of a cell row or in a plurality of rows, and thereafter wiring is performed so that subsequent changes can be easily made. By performing such placement and wiring, the wiring of the spare logic circuit crosses the wiring area, so that the wiring can be easily corrected by using this wiring.
【0010】[0010]
【発明が解決しようとする課題】上述のように、システ
ム設計から半導体集積回路製造に至る間において、特に
レイアウト設計後における変更のための工数とコスト増
大が、半導体集積回路の設計・製造においては問題とな
っていた。そして、上記のような予め予備のセルを配置
し、当該予備のセルを用いて変更を容易に行う方法によ
れば、予備のセルについても、当該セルの特性値等をラ
イブラリに格納する必要があるため、ライブラリのデー
タ量が増大することとなる。また、予備のセルを配置す
るため、チップ面積が増大し、回路規模の抑制が図りが
たい点も問題となる。As described above, during the period from system design to semiconductor integrated circuit production, particularly, the man-hour and cost for changes after layout design are increased in the design and production of semiconductor integrated circuits. Had been a problem. According to the method of arranging the spare cells in advance and easily changing the spare cells using the spare cells, it is necessary to store the characteristic values and the like of the spare cells in the library. Therefore, the data amount of the library increases. In addition, since the spare cells are arranged, the chip area increases, and it is difficult to suppress the circuit scale.
【0011】本発明はかかる事情に鑑みてなされたもの
であり、処理すべきデータ量や回路規模を大きく増大す
ることなく、レイアウト設計後における回路修正を容易
に、かつ少ないマスク数で行うことができる半導体集積
回路用レイアウトセルを提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and makes it possible to easily perform circuit correction after layout design with a small number of masks without greatly increasing the amount of data to be processed and the circuit scale. It is an object of the present invention to provide a layout cell for a semiconductor integrated circuit that can be used.
【0012】[0012]
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項1にかかる半導体集積回路用レイア
ウトセルは、半導体集積回路の構成要素としてレイアウ
ト設計される半導体集積回路用レイアウトセルにおい
て、当該レイアウトセル内に、回路修正用の予備トラン
ジスタを配置したものである。In order to achieve the above object, a layout cell for a semiconductor integrated circuit according to a first aspect of the present invention is a layout cell for a semiconductor integrated circuit designed to be laid out as a component of the semiconductor integrated circuit. , A spare transistor for circuit correction is arranged in the layout cell.
【0013】また、請求項2にかかる半導体集積回路用
レイアウトセルは、半導体集積回路を構成要素としてレ
イアウト設計される半導体集積回路用レイアウトセルに
おいて、当該レイアウトセル内における、信号処理のた
めの配線に金属配線層のみを用いたものである。A layout cell for a semiconductor integrated circuit according to a second aspect of the present invention is a layout cell for a semiconductor integrated circuit that is laid out with the semiconductor integrated circuit as a constituent element. Only the metal wiring layer is used.
【0014】[0014]
【発明の実施の形態】実施の形態1.本発明の実施の形
態1による半導体集積回路用レイアウトセルは、レイア
ウトセル内の空き領域に予め予備のトランジスタを配置
することにより、回路修正を容易に行い得るよう図るも
のである。図1は、本発明の実施の形態1による半導体
集積回路用レイアウトセルの構成と、当該レイアウトセ
ルにおける回路修正とを説明するための図である。同図
(a) は、本実施の形態1の半導体集積回路用レイアウト
セルであり、NAND回路を実現するものとして構成さ
れている。同図(b) は、同図(a) に示すものに対して回
路修正を施して得られるAND回路を実現する半導体集
積回路用レイアウトセルである。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 The layout cell for a semiconductor integrated circuit according to the first embodiment of the present invention is designed to easily perform circuit correction by arranging a spare transistor in advance in an empty area in the layout cell. FIG. 1 is a diagram for explaining a configuration of a layout cell for a semiconductor integrated circuit according to a first embodiment of the present invention and a circuit modification in the layout cell. Same figure
(a) is a layout cell for a semiconductor integrated circuit according to the first embodiment, which is configured to realize a NAND circuit. FIG. 1B shows a layout cell for a semiconductor integrated circuit which realizes an AND circuit obtained by modifying the circuit shown in FIG. 1A.
【0015】同図(a) に示すように本実施の形態1の半
導体集積回路用レイアウトセルは、レイアウトセル枠1
01内に、PチャネルMOSトランジスタ領域102、
NチャネルMOSトランジスタ領域103、電源供給配
線106、および接地供給配線107を備えており、P
チャネルMOSトランジスタ領域102には、Pチャネ
ルMOSトランジスタ104と、予備PチャネルMOS
トランジスタ110を、又、NチャネルMOSトランジ
スタ領域103には、NチャネルMOSトランジスタ1
05と、予備NチャネルMOSトランジスタ111を備
えたものとなっている。また、電源供給配線106は電
源端子108を、接地供給配線107は接地端子109
を備えており、それぞれ電源と接地とに接続された状態
となっている。As shown in FIG. 1A, a layout cell for a semiconductor integrated circuit according to the first embodiment has a layout cell frame 1
01, a P-channel MOS transistor region 102,
An N-channel MOS transistor region 103, a power supply wiring 106, and a ground supply wiring 107 are provided.
A P-channel MOS transistor 104 and a spare P-channel MOS
The transistor 110 and the N-channel MOS transistor region 103 include the N-channel MOS transistor 1
05 and a spare N-channel MOS transistor 111. The power supply wiring 106 is a power supply terminal 108, and the ground supply wiring 107 is a ground terminal 109.
And are connected to a power supply and a ground, respectively.
【0016】又、図中において各トランジスタはコンタ
クト層112を有するものであり、当該半導体集積回路
用レイアウトセル全体に対する入力は信号入力端子11
3、および114から入力され、当該半導体集積回路用
レイアウトセルからの出力は信号出力端子115から出
力されるものとなっている。そして、図示するように斜
線部(右上がり)は金属配線層(第1)を、格子状の網
掛け部はポリシリコン層を示すものである。In the figure, each transistor has a contact layer 112, and an input to the entire layout cell for a semiconductor integrated circuit is a signal input terminal 11.
3 and 114, and the output from the semiconductor integrated circuit layout cell is output from the signal output terminal 115. As shown in the figure, the hatched portion (upward to the right) indicates the metal wiring layer (first), and the hatched portion in a lattice shape indicates the polysilicon layer.
【0017】図1(a) に示す本実施の形態1の集積回路
用レイアウトセルの入力端子113、および114から
入力信号が入力されると、当該セル内において信号処理
がされることにより、出力端子115からはNAND演
算処理結果が出力されることとなる。そして、Pチャネ
ルMOSトランジスタ領域102の、予備PチャネルM
OSトランジスタ110のゲート入力は電源に固定され
た状態となっており、NチャネルMOSトランジスタ領
域103の、予備NチャネルMOSトランジスタ111
のゲート入力は接地に固定された状態となっているもの
であり、これら予備トランジスタはNAND演算処理を
実行される回路において用いられるものとはなっていな
い。When an input signal is input from the input terminals 113 and 114 of the layout cell for an integrated circuit according to the first embodiment shown in FIG. The result of the NAND operation processing is output from the terminal 115. The spare P-channel M in the P-channel MOS transistor region 102
The gate input of the OS transistor 110 is fixed to the power supply, and the spare N-channel MOS transistor 111 in the N-channel MOS transistor region 103
Are fixed to the ground, and these spare transistors are not used in a circuit that executes NAND operation processing.
【0018】同図(b) は、同図(a) のようにレイアウト
設計のなされた集積回路用レイアウトセルに基づいて回
路修正を施すことにより設計されるAND回路を示す図
である。図示するように、このAND回路は、同図(a)
のNAND回路に対して、斜線部(右上がり)で示され
る第1の金属配線層と、斜線部(左上がり)で示される
第2の金属配線層とが変更されたものであり、同図(a)
の場合と異なり、PチャネルMOSトランジスタ110
とNチャネルMOSトランジスタ111とは、信号処理
に用いられるものとなっている。そして、この集積回路
用レイアウトセルの入力端子113(図1(a) と同
様)、および114(同)から入力信号が入力される
と、当該セル内において信号処理がされることにより、
出力端子115(同)からはAND演算処理結果が出力
されることとなる。FIG. 2B is a diagram showing an AND circuit designed by modifying the circuit based on the layout cell for the integrated circuit whose layout has been designed as shown in FIG. 1A. As shown in FIG.
The first metal wiring layer indicated by the hatched portion (upward to the right) and the second metal wiring layer indicated by the oblique line (upward to the left) are modified from the NAND circuit of FIG. (a)
Unlike the case of P-channel MOS transistor 110
The N channel MOS transistor 111 is used for signal processing. When an input signal is input from the input terminals 113 (similar to FIG. 1A) and 114 (same) of the integrated circuit layout cell, signal processing is performed in the cell,
The output terminal 115 (same output) outputs the result of the AND operation processing.
【0019】このように、図1(a) に示す本実施の形態
1の半導体集積回路用レイアウトセルによれば、予備P
チャネルMOSトランジスタ110と、予備Nチャネル
MOSトランジスタ111とを備えたことで、金属配線
層のみを変更する容易な回路修正によって同図(a) の状
態においては信号処理に用いられることのないこれらの
トランジスタを信号処理に用いることとして、同図(b)
に示す回路が得られるものであり、回路修正を少ないマ
スク数により行うことが可能となる。As described above, according to the layout cell for the semiconductor integrated circuit of the first embodiment shown in FIG.
With the provision of the channel MOS transistor 110 and the spare N-channel MOS transistor 111, these are not used for signal processing in the state of FIG. As shown in FIG.
And the circuit can be modified with a small number of masks.
【0020】なお、本実施の形態1では、図1(a) に示
すNAND回路において予備トランジスタを配置してお
くものとして、これを利用して回路修正を行いAND回
路を得る場合について示しているが、これは例示であ
り、同様の金属配線層のみにおける容易な変更によって
NOR回路、OR回路、又はインバータ回路を得ること
も可能である。又、同図(a) に示すNAND回路とは独
立にインバータセルを作成することも可能である。In the first embodiment, it is assumed that spare transistors are arranged in the NAND circuit shown in FIG. 1A, and a circuit is modified by using the spare transistors to obtain an AND circuit. However, this is an exemplification, and it is also possible to obtain a NOR circuit, an OR circuit, or an inverter circuit by easily changing only the same metal wiring layer. It is also possible to create an inverter cell independently of the NAND circuit shown in FIG.
【0021】さらに、NAND回路以外の論理演算処理
を行うレイアウトセル、すなわちNOR回路、OR回
路、又はインバータ回路等として機能するレイアウトセ
ルにおいて予備トランジスタを配置しておき、これを用
いて回路修正を行うことも可能であり、本実施の形態1
に示した例と同様に回路修正に際してのマスク数を抑制
して工数とコストとの低減を図ることが可能となる。Further, spare transistors are arranged in a layout cell other than the NAND circuit, which performs logical operation processing, that is, a layout cell functioning as a NOR circuit, an OR circuit, an inverter circuit, or the like, and the circuit is modified using the spare transistor. Embodiment 1 is also possible.
As in the example shown in FIG. 7, the number of masks at the time of circuit correction can be suppressed, and the man-hour and cost can be reduced.
【0022】実施の形態2.本発明の実施の形態2によ
る半導体集積回路用レイアウトセルは、レイアウトセル
内における信号処理を金属配線層のみで行うものとする
ことにより、回路修正を容易に行い得るよう図るもので
ある。図2は、本発明の実施の形態2による半導体集積
回路用レイアウトセルの構成と、当該レイアウトセルに
おける回路修正とを説明するための図である。同図(a)
は、本実施の形態2の半導体集積回路用レイアウトセル
であり、NOR回路を実現するものとして構成されてい
る。同図(b) は、同図(a) に示すものに対して回路修正
を施して得られるバッファ回路を実現する半導体集積回
路用レイアウトセルである。Embodiment 2 FIG. The layout cell for a semiconductor integrated circuit according to the second embodiment of the present invention is designed to easily perform circuit correction by performing signal processing in the layout cell only with the metal wiring layer. FIG. 2 is a diagram for explaining a configuration of a layout cell for a semiconductor integrated circuit according to a second embodiment of the present invention and a circuit modification in the layout cell. Figure (a)
Is a layout cell for a semiconductor integrated circuit according to the second embodiment, which is configured to realize a NOR circuit. FIG. 1B shows a layout cell for a semiconductor integrated circuit which realizes a buffer circuit obtained by modifying the circuit shown in FIG. 1A.
【0023】同図(a) に示すように本実施の形態2の半
導体集積回路用レイアウトセルは、レイアウトセル枠2
01内に、PチャネルMOSトランジスタ領域202、
NチャネルMOSトランジスタ領域203、電源供給配
線206、および接地供給配線207を備えている。ま
た、電源供給配線206は電源端子208を、接地供給
配線207は接地端子209を備えており、それぞれ電
源と接地とに接続された状態となっている。As shown in FIG. 2A, the layout cell for a semiconductor integrated circuit according to the second embodiment has a layout cell frame 2
01, a P-channel MOS transistor region 202,
An N-channel MOS transistor region 203, a power supply wiring 206, and a ground supply wiring 207 are provided. The power supply wiring 206 has a power supply terminal 208, and the ground supply wiring 207 has a ground terminal 209, which are connected to a power supply and a ground, respectively.
【0024】又、図中において各トランジスタはコンタ
クト層212を有するものであり、当該半導体集積回路
用レイアウトセル全体に対する入力は信号入力端子21
3、および214から入力され、当該半導体集積回路用
レイアウトセルからの出力は信号出力端子215から出
力されるものとなっている。そして、図示するように斜
線部(右上がり)は金属配線層(第1)を、格子状の網
掛け部はポリシリコン層を示すものである。本実施の形
態2による集積回路用レイアウトセルにおいては、全て
の信号処理を金属配線層のみで行うものとなっている。In the figure, each transistor has a contact layer 212, and an input to the entire layout cell for a semiconductor integrated circuit is a signal input terminal 21.
3 and 214, and the output from the semiconductor integrated circuit layout cell is output from the signal output terminal 215. As shown in the figure, the hatched portion (upward to the right) indicates the metal wiring layer (first), and the hatched portion in a lattice shape indicates the polysilicon layer. In the layout cell for an integrated circuit according to the second embodiment, all signal processing is performed only by the metal wiring layer.
【0025】図2(a) に示す本実施の形態2の集積回路
用レイアウトセルの入力端子213、および214から
入力信号が入力されると、当該セル内において信号処理
がされることにより、出力端子215からはNOR演算
処理結果が出力されることとなる。When an input signal is input from the input terminals 213 and 214 of the layout cell for an integrated circuit according to the second embodiment shown in FIG. The result of the NOR operation processing is output from the terminal 215.
【0026】同図(b) は、同図(a) のようにレイアウト
設計のなされた集積回路用レイアウトセルに基づいて回
路修正を施すことにより設計されるバッファ回路を示す
図である。図示するように、このバッファ回路は、同図
(a) のNOR回路に対して、斜線部(右上がり)で示さ
れる第1の金属配線層が変更されたものである。FIG. 2B is a diagram showing a buffer circuit designed by modifying the circuit based on an integrated circuit layout cell for which the layout has been designed as shown in FIG. 1A. As shown in FIG.
The first metal wiring layer indicated by oblique lines (upward to the right) is modified from the NOR circuit of FIG.
【0027】図3は、従来の技術によりレイアウト設計
のなされた集積回路用レイアウトセルであり、図2(a)
と同様のNOR演算処理を行うNOR回路である。同図
において、図2と同様に斜線部(右上がり)は金属配線
層(第1)を、格子状の網掛け部はポリシリコン層を示
すものである。同図に示すように従来の技術による集積
回路用レイアウトセルでは、ゲート層の接続にポリシリ
コン層が多用され、ソース・ドレイン間において拡散層
を共有するものとすることで、回路規模の小型化等が図
られているものである。しかし、かかるレイアウトセル
に基づいて、図2に示す場合のようにバッファ回路への
回路修正を行おうとする場合には、金属配線層のみの変
更では修正することができず、その結果マスク数が増加
して、工数やコストの低減が図り得ないものとなる。FIG. 3 shows a layout cell for an integrated circuit whose layout has been designed by a conventional technique.
This is a NOR circuit that performs the same NOR operation processing as. In the same figure, as in FIG. 2, the hatched portion (upward to the right) indicates the metal wiring layer (first), and the hatched portion in a lattice shape indicates the polysilicon layer. As shown in the figure, in a layout cell for an integrated circuit according to the conventional technology, a polysilicon layer is frequently used for connecting a gate layer, and a diffusion layer is shared between a source and a drain, thereby reducing the circuit size. And so on. However, when the circuit modification to the buffer circuit is to be performed based on such a layout cell as in the case shown in FIG. 2, the modification cannot be performed only by changing the metal wiring layer. As a result, the number of steps and costs cannot be reduced.
【0028】このように、図1(a) に示す本実施の形態
1の半導体集積回路用レイアウトセルによれば、信号処
理を金属配線層のみで行うものとし、金属配線層のみを
変更する容易な回路修正によって同図(b) に示す回路が
得られるものであり、回路修正を少ないマスク数により
行うことが可能となる。As described above, according to the semiconductor integrated circuit layout cell of the first embodiment shown in FIG. 1A, signal processing is performed only on the metal wiring layer, and it is easy to change only the metal wiring layer. The circuit shown in FIG. 5B can be obtained by such a circuit correction, and the circuit correction can be performed with a small number of masks.
【0029】なお、本実施の形態2では、図2(a) に示
すNOR回路において信号処理をもっぱら金属配線層に
よるものとして、これにより容易に回路修正を行いバッ
ファ回路を得る場合について示しているが、これは例示
であり、同様の金属配線層のみにおける容易な変更によ
ってNAND回路やインバータ回路等を得ることも可能
である。In the second embodiment, the signal processing in the NOR circuit shown in FIG. 2A is exclusively performed by a metal wiring layer, and the circuit is easily modified to obtain a buffer circuit. However, this is only an example, and it is possible to obtain a NAND circuit, an inverter circuit, and the like by easily changing only the same metal wiring layer.
【0030】さらに、NOR回路以外の論理演算処理を
行うレイアウトセル、すなわちNAND回路、OR回
路、又はインバータ回路等として機能するレイアウトセ
ルにおいて信号処理を金属配線層のみで行うものとし、
これにより容易に回路修正を行うことも可能であり、本
実施の形態2に示した例と同様に回路修正に際してのマ
スク数を抑制して工数とコストとの低減を図ることが可
能となる。Further, in a layout cell other than the NOR circuit, which performs logical operation processing, that is, in a layout cell functioning as a NAND circuit, an OR circuit, an inverter circuit, or the like, signal processing is performed only on the metal wiring layer.
As a result, the circuit can be easily corrected, and similarly to the example shown in the second embodiment, it is possible to reduce the number of masks at the time of circuit correction and to reduce the number of steps and cost.
【0031】実施の形態3.本発明の実施の形態3によ
る半導体集積回路用レイアウトセルは、レイアウトセル
内の空き領域に予め予備のトランジスタを配置し、さら
に信号処理を金属配線層のみで行うものとすることによ
り、回路修正を容易に行い得るよう図るものである。図
4は、本発明の実施の形態3による半導体集積回路用レ
イアウトセルの構成と、当該レイアウトセルにおける回
路修正とを説明するための図である。同図(a) は、本実
施の形態3の半導体集積回路用レイアウトセルであり、
インバータ回路を実現するものとして構成されている。
同図(b) は、同図(a) に示すものに対して回路修正を施
して得られるAND回路を実現する半導体集積回路用レ
イアウトセルである。Embodiment 3 The layout cell for a semiconductor integrated circuit according to the third embodiment of the present invention has a configuration in which a spare transistor is disposed in advance in a vacant area in the layout cell, and further, signal processing is performed only on the metal wiring layer. It is intended to be easily performed. FIG. 4 is a diagram for explaining a configuration of a layout cell for a semiconductor integrated circuit according to a third embodiment of the present invention and a circuit modification in the layout cell. FIG. 3A shows a layout cell for a semiconductor integrated circuit according to the third embodiment.
It is configured to realize an inverter circuit.
FIG. 1B shows a layout cell for a semiconductor integrated circuit which realizes an AND circuit obtained by modifying the circuit shown in FIG. 1A.
【0032】同図(a) に示すように本実施の形態3の半
導体集積回路用レイアウトセルは、レイアウトセル枠4
01内に、PチャネルMOSトランジスタ領域402、
NチャネルMOSトランジスタ領域403、電源供給配
線406、および接地供給配線407を備えており、P
チャネルMOSトランジスタ領域402には、Pチャネ
ルMOSトランジスタ404と、予備PチャネルMOS
トランジスタ410を、又、NチャネルMOSトランジ
スタ領域403には、NチャネルMOSトランジスタ4
05と、予備NチャネルMOSトランジスタ411を備
えたものとなっている。また、電源供給配線406は電
源端子408を、接地供給配線407は接地端子409
を備えており、それぞれ電源と接地とに接続された状態
となっている。As shown in FIG. 3A, the layout cell for a semiconductor integrated circuit according to the third embodiment has a layout cell frame 4
01, a P-channel MOS transistor region 402,
The semiconductor device includes an N-channel MOS transistor region 403, a power supply wiring 406, and a ground supply wiring 407.
A P-channel MOS transistor 404 and a spare P-channel MOS
The transistor 410 and the N-channel MOS transistor region 403 include the N-channel MOS transistor 4
05 and a spare N-channel MOS transistor 411. The power supply wiring 406 is connected to the power supply terminal 408, and the ground supply wiring 407 is connected to the ground terminal 409.
And are connected to a power supply and a ground, respectively.
【0033】又、図中において各トランジスタはコンタ
クト層412を有するものであり、当該半導体集積回路
用レイアウトセル全体に対する入力は信号入力端子41
3、および414から入力され、当該半導体集積回路用
レイアウトセルからの出力は信号出力端子415から出
力されるものとなっている。そして、図示するように斜
線部(右上がり)は金属配線層(第1)を、格子状の網
掛け部はポリシリコン層を示すものである。本実施の形
態3による集積回路用レイアウトセルにおいては、全て
の信号処理を金属配線層のみで行うものとなっている。In the figure, each transistor has a contact layer 412, and an input to the entire layout cell for the semiconductor integrated circuit is a signal input terminal 41.
3 and 414, and the output from the semiconductor integrated circuit layout cell is output from the signal output terminal 415. As shown in the figure, the hatched portion (upward to the right) indicates the metal wiring layer (first), and the hatched portion in a lattice shape indicates the polysilicon layer. In the layout cell for an integrated circuit according to the third embodiment, all signal processing is performed only by the metal wiring layer.
【0034】図4(a) に示す本実施の形態3の集積回路
用レイアウトセルの入力端子413、および414から
入力信号が入力されると、当該セル内において信号処理
がされることにより、出力端子415からは論理反転演
算処理結果が出力されることとなる。そして、Pチャネ
ルMOSトランジスタ領域402の、予備PチャネルM
OSトランジスタ410のゲート入力は電源に固定され
た状態となっており、NチャネルMOSトランジスタ領
域403の、予備NチャネルMOSトランジスタ411
のゲート入力は接地に固定された状態となっているもの
であり、これら予備トランジスタは論理反転演算処理を
実行される回路において用いられるものとはなっていな
い。When an input signal is input from the input terminals 413 and 414 of the layout cell for an integrated circuit according to the third embodiment shown in FIG. 4 (a), the signal is processed in the cell and the output is performed. The result of the logical inversion operation is output from the terminal 415. The spare P channel M in the P channel MOS transistor region 402
The gate input of OS transistor 410 is fixed to the power supply, and spare N-channel MOS transistor 411 in N-channel MOS transistor region 403
Are fixed to the ground, and these spare transistors are not used in a circuit that performs a logical inversion operation.
【0035】同図(b) は、同図(a) のようにレイアウト
設計のなされた集積回路用レイアウトセルに基づいて回
路修正を施すことにより設計されるAND回路を示す図
である。図示するように、このAND回路は、同図(a)
のNAND回路に対して、斜線部(右上がり)で示され
る第1の金属配線層と、斜線部(左上がり)で示される
第2の金属配線層とが変更されたものであり、同図(a)
の場合と異なり、PチャネルMOSトランジスタ410
とNチャネルMOSトランジスタ411とは、信号処理
に用いられるものとなっている。そして、この集積回路
用レイアウトセルの入力端子413(図4(a) と同
様)、および414(同)から入力信号が入力される
と、当該セル内において信号処理がされることにより、
出力端子415(同)からはAND演算処理結果が出力
されることとなる。FIG. 4B is a diagram showing an AND circuit designed by performing circuit correction based on the layout cell for the integrated circuit for which the layout has been designed as shown in FIG. As shown in FIG.
The first metal wiring layer indicated by the hatched portion (upward to the right) and the second metal wiring layer indicated by the oblique line (upward to the left) are modified from the NAND circuit of FIG. (a)
Unlike the case of P-channel MOS transistor 410
The N channel MOS transistor 411 is used for signal processing. When an input signal is input from the input terminals 413 (similar to FIG. 4A) and 414 (same) of the integrated circuit layout cell, signal processing is performed in the cell,
The output terminal 415 (same output) outputs the result of the AND operation processing.
【0036】このように、図4(a) に示す本実施の形態
3の半導体集積回路用レイアウトセルによれば、予備P
チャネルMOSトランジスタ410と、予備Nチャネル
MOSトランジスタ411とを備え、信号処理を金属配
線層のみで行うものとしたことで、金属配線層のみを変
更する容易な回路修正によって、同図(a) の状態におい
ては信号処理に用いられることのないこれらのトランジ
スタを信号処理に用いることとして、同図(b) に示す回
路が得られるものであり、回路修正を少ないマスク数に
より行うことが可能となる。As described above, according to the layout cell for the semiconductor integrated circuit of the third embodiment shown in FIG.
Since the channel MOS transistor 410 and the spare N-channel MOS transistor 411 are provided and the signal processing is performed only on the metal wiring layer, the circuit shown in FIG. By using these transistors, which are not used for signal processing in the state, for signal processing, the circuit shown in FIG. 2B can be obtained, and circuit correction can be performed with a small number of masks. .
【0037】なお、本実施の形態3では、図4(a) に示
すインバータ回路において予備トランジスタを配置して
おくものとして、これを利用して回路修正を行いAND
回路を得る場合について示しているが、これは例示であ
り、同様の金属配線層のみにおける容易な変更によって
NOR回路、OR回路、又はNAND回路を得ることも
可能である。In the third embodiment, it is assumed that a spare transistor is arranged in the inverter circuit shown in FIG.
Although the case where a circuit is obtained is shown, this is an exemplification, and a NOR circuit, an OR circuit, or a NAND circuit can be obtained by a simple change only in a similar metal wiring layer.
【0038】さらに、インバータ回路以外の論理演算処
理を行うレイアウトセル、すなわちNOR回路、OR回
路、又はNAND回路等として機能するレイアウトセル
において予備トランジスタを配置しておき、信号処理を
金属配線層のみで行うものとして、回路修正を行うこと
も可能であり、本実施の形態3に示した例と同様に回路
修正に際してのマスク数を抑制して工数とコストとの低
減を図ることが可能となる。Further, spare transistors are arranged in layout cells other than the inverter circuit, which perform logical operation processing, ie, layout cells functioning as a NOR circuit, an OR circuit, or a NAND circuit, and signal processing is performed only by the metal wiring layer. As a modification, the circuit can be modified, and the number of masks at the time of circuit modification can be suppressed to reduce the man-hour and cost as in the example shown in the third embodiment.
【0039】[0039]
【発明の効果】請求項1の半導体集積回路用レイアウト
セルによれば、半導体集積回路の構成要素としてレイア
ウト設計される半導体集積回路用レイアウトセルにおい
て、当該レイアウトセル内に、回路修正用の予備トラン
ジスタを配置したものとしたことで、予備トランジスタ
を用いて容易に回路修正を行い得るため、修正時のマス
ク数を抑制して工数とコストとの低減を図ることが可能
となる。According to the layout cell for a semiconductor integrated circuit of the present invention, in a layout cell for a semiconductor integrated circuit designed to be laid out as a component of the semiconductor integrated circuit, a spare transistor for circuit correction is provided in the layout cell. Is arranged, the circuit can be easily repaired by using the spare transistor. Therefore, the number of masks at the time of repair can be suppressed, and the man-hour and cost can be reduced.
【0040】また、請求項2にかかる半導体集積回路用
レイアウトセルは、半導体集積回路を構成要素としてレ
イアウト設計される半導体集積回路用レイアウトセルに
おいて、当該レイアウトセル内における、信号処理のた
めの配線に金属配線層のみを用いたものとしたことで、
容易に回路修正を行い得るため、修正時のマスク数を抑
制して工数とコストとの低減を図ることが可能となる。A layout cell for a semiconductor integrated circuit according to a second aspect of the present invention is a layout cell for a semiconductor integrated circuit designed to be laid out with the semiconductor integrated circuit as a constituent element. By using only the metal wiring layer,
Since the circuit can be easily corrected, it is possible to reduce the number of masks at the time of the correction and reduce the man-hour and cost.
【図1】本発明の実施の形態1による半導体集積回路用
レイアウトセルの構成と、当該セルにおける回路修正と
を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a layout cell for a semiconductor integrated circuit according to a first embodiment of the present invention and a circuit modification in the cell.
【図2】本発明の実施の形態2による半導体集積回路用
レイアウトセルの構成と、当該セルにおける回路修正と
を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a layout cell for a semiconductor integrated circuit according to a second embodiment of the present invention and a circuit modification in the cell.
【図3】従来の技術による半導体集積回路用レイアウト
セルを示す図である。FIG. 3 is a diagram showing a layout cell for a semiconductor integrated circuit according to a conventional technique.
【図4】本発明の実施の形態2による半導体集積回路用
レイアウトセルの構成と、当該セルにおける回路修正と
を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a layout cell for a semiconductor integrated circuit according to a second embodiment of the present invention and a circuit modification in the cell;
101,201,401 レイアウトセル枠 102,202,402 PチャネルMOSトランジ
スタ形成領域 103,203,403 NチャネルMOSトランジ
スタ形成領域 104,204,404 PチャネルMOSトランジ
スタ 105,205,405 NチャネルMOSトランジ
スタ 106,206,406 電源供給配線 107,207,407 接地供給配線 108,208,408 電源端子 109,209,409 接地端子 110,410 予備PチャネルMOSトラ
ンジスタ 111,411 予備NチャネルMOSトラ
ンジスタ 112,212,412 コンタクト層 113,213,413 信号入力端子 114,214,414 信号入力端子 115,215,415 信号出力端子101, 201, 401 Layout cell frame 102, 202, 402 P-channel MOS transistor formation region 103, 203, 403 N-channel MOS transistor formation region 104, 204, 404 P-channel MOS transistor 105, 205, 405 N-channel MOS transistor 106, 206, 406 Power supply wiring 107, 207, 407 Ground supply wiring 108, 208, 408 Power supply terminal 109, 209, 409 Ground terminal 110, 410 Spare P-channel MOS transistor 111, 411 Spare N-channel MOS transistor 112, 212, 412 Contact Layer 113,213,413 Signal input terminal 114,214,414 Signal input terminal 115,215,415 Signal output terminal
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菅野 雅秀 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 梶本 靖彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 竹中 康 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 橋本 真一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 鈴木 健夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5F038 AV12 CA02 CA03 CD02 CD05 CD18 DF14 DF16 EZ08 5F064 AA04 BB03 BB04 BB05 BB06 BB07 CC09 DD05 DD25 EE23 EE32 EE36 EE52 FF04 FF24 FF48 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Masahide Kanno 1006 Kazuma Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Inventor Yasuhiko Kajimoto 1006 Okadoma Kadoma City, Osaka Matsushita Electric Industrial Co. 72) Inventor Yasushi Takenaka 1006 Kadoma Kadoma, Kadoma, Osaka Prefecture Inside Matsushita Electric Industrial Co., Ltd. (72) Inventor Shinichi Hashimoto 1006 Odaka Kadoma, Kadoma City, Osaka Pref. Matsushita Electric Industrial Co., Ltd. 1006 Kadoma, Kadoma Matsushita Electric Industrial Co., Ltd. F-term (reference)
Claims (2)
ウト設計される半導体集積回路用レイアウトセルにおい
て、 当該レイアウトセル内に、回路修正用の予備トランジス
タを配置したことを特徴とする半導体集積回路用レイア
ウトセル。1. A layout cell for a semiconductor integrated circuit which is designed as a layout element as a component of the semiconductor integrated circuit, wherein a spare transistor for circuit correction is arranged in the layout cell. .
ウト設計される半導体集積回路用レイアウトセルにおい
て、 当該レイアウトセル内における、信号処理のための配線
に金属配線層のみを用いたことを特徴とする半導体集積
回路用レイアウトセル。2. A semiconductor integrated circuit layout cell designed to be laid out using a semiconductor integrated circuit as a component, wherein only a metal wiring layer is used as a signal processing wiring in the layout cell. Layout cell for integrated circuits.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11105782A JP2000299382A (en) | 1999-04-13 | 1999-04-13 | Layout cell for semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11105782A JP2000299382A (en) | 1999-04-13 | 1999-04-13 | Layout cell for semiconductor integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000299382A true JP2000299382A (en) | 2000-10-24 |
Family
ID=14416727
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11105782A Pending JP2000299382A (en) | 1999-04-13 | 1999-04-13 | Layout cell for semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000299382A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7508238B2 (en) | 2004-08-09 | 2009-03-24 | Elpida Memory, Inc. | Semiconductor integrated circuit device |
JP5513530B2 (en) * | 2010-02-03 | 2014-06-04 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
JPWO2013132841A1 (en) * | 2012-03-08 | 2015-07-30 | パナソニック株式会社 | Semiconductor integrated circuit device |
-
1999
- 1999-04-13 JP JP11105782A patent/JP2000299382A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US7508238B2 (en) | 2004-08-09 | 2009-03-24 | Elpida Memory, Inc. | Semiconductor integrated circuit device |
JP5513530B2 (en) * | 2010-02-03 | 2014-06-04 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
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