JP2000295102A - Ａｄ変換器又はｄａ変換器のためのデジタルキャリブレーション方法及び装置 - Google Patents
Ａｄ変換器又はｄａ変換器のためのデジタルキャリブレーション方法及び装置Info
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- JP2000295102A JP2000295102A JP2000025110A JP2000025110A JP2000295102A JP 2000295102 A JP2000295102 A JP 2000295102A JP 2000025110 A JP2000025110 A JP 2000025110A JP 2000025110 A JP2000025110 A JP 2000025110A JP 2000295102 A JP2000295102 A JP 2000295102A
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Abstract
(57)【要約】
【課題】 ＡＤ変換器及びＤＡ変換器のキャリブレーシ
ョンを効率的に行う。 【解決手段】 アナログ信号をデジタル信号に変換する
ＡＤ変換器のデジタルキャリブレーションは、ＡＤ変換
器に値の異なる２つのアナログ信号を順次入力し、変換
後の２つのデジタル信号に基づいてオフセット補正値及
びゲイン補正係数を算出し、そのオフセット補正値及び
ゲイン補正係数に基づいてＡＤ変換器から出力されるデ
ジタル信号を補正することによって行う。デジタル信号
をアナログ信号に変換するＤＡ変換器のデジタルキャリ
ブレーションは、ＤＡ変換器に値の異なる２つのデジタ
ル信号を順次入力し、変換後の２つのアナログ信号に基
づいてオフセット補正値及びゲイン補正係数を算出し、
そのオフセット補正値及びゲイン補正係数に基づいてＤ
Ａ変換器に入力されるデジタル信号を補正することによ
って行う。
ョンを効率的に行う。 【解決手段】 アナログ信号をデジタル信号に変換する
ＡＤ変換器のデジタルキャリブレーションは、ＡＤ変換
器に値の異なる２つのアナログ信号を順次入力し、変換
後の２つのデジタル信号に基づいてオフセット補正値及
びゲイン補正係数を算出し、そのオフセット補正値及び
ゲイン補正係数に基づいてＡＤ変換器から出力されるデ
ジタル信号を補正することによって行う。デジタル信号
をアナログ信号に変換するＤＡ変換器のデジタルキャリ
ブレーションは、ＤＡ変換器に値の異なる２つのデジタ
ル信号を順次入力し、変換後の２つのアナログ信号に基
づいてオフセット補正値及びゲイン補正係数を算出し、
そのオフセット補正値及びゲイン補正係数に基づいてＤ
Ａ変換器に入力されるデジタル信号を補正することによ
って行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＤ変換器又はＤ
Ａ変換器のためのデジタルキャリブレーション方法及び
装置に関し、例えばＩＣデバイス（集積回路）の電気的
特性を検査するＩＣ試験装置に用いられるＡＤ変換器及
びＤＡ変換器のデジタルキャリブレーションに利用可能
なものである。
Ａ変換器のためのデジタルキャリブレーション方法及び
装置に関し、例えばＩＣデバイス（集積回路）の電気的
特性を検査するＩＣ試験装置に用いられるＡＤ変換器及
びＤＡ変換器のデジタルキャリブレーションに利用可能
なものである。
【０００２】
【従来の技術】性能や品質の保証されたＩＣデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。
【０００３】ＩＣ試験装置はこのような電気的特性を検
査する装置である。ＩＣ試験装置は、被測定ＩＣに所定
の試験用パターンデータを与え、それによる被測定ＩＣ
の出力データを読み取り、被測定ＩＣの基本的動作及び
機能に問題が無いかどうかを被測定ＩＣの出力データか
ら不良情報を解析し、電気的特性を検査している。
査する装置である。ＩＣ試験装置は、被測定ＩＣに所定
の試験用パターンデータを与え、それによる被測定ＩＣ
の出力データを読み取り、被測定ＩＣの基本的動作及び
機能に問題が無いかどうかを被測定ＩＣの出力データか
ら不良情報を解析し、電気的特性を検査している。
【０００４】ＩＣ試験装置における試験は直流試験（Ｄ
Ｃ測定試験）とファンクション試験（ＦＣ試験）とに大
別される。直流試験は被測定ＩＣの入出力端子にＤＣ測
定手段から所定の電圧又は電流を印加することにより、
被測定ＩＣの基本的動作に不良が無いかどうかを検査す
るものである。一方、ファンクション試験は被測定ＩＣ
の入力端子にパターン発生手段から所定の試験用パター
ンデータを与え、それによる被測定ＩＣの出力データを
読み取り、被測定ＩＣの基本的動作及び機能に問題が無
いかどうかを検査するものである。すなわち、ファンク
ション試験は、アドレス、データ、書込みイネーブル信
号、チップセレクト信号などの被測定ＩＣの各入力信号
の入力タイミングや振幅などの入力条件などを変化させ
て、その出力タイミングや出力振幅などを試験したりす
るものである。このようなＩＣ試験装置では、多数のＡ
Ｄ変換器やＤＡ変換器が用いられているので、そのキャ
リブレーション（ゲイン調整、オフセット調整）を正確
に行うことは検査を高精度に行う上で非常に重要であ
る。
Ｃ測定試験）とファンクション試験（ＦＣ試験）とに大
別される。直流試験は被測定ＩＣの入出力端子にＤＣ測
定手段から所定の電圧又は電流を印加することにより、
被測定ＩＣの基本的動作に不良が無いかどうかを検査す
るものである。一方、ファンクション試験は被測定ＩＣ
の入力端子にパターン発生手段から所定の試験用パター
ンデータを与え、それによる被測定ＩＣの出力データを
読み取り、被測定ＩＣの基本的動作及び機能に問題が無
いかどうかを検査するものである。すなわち、ファンク
ション試験は、アドレス、データ、書込みイネーブル信
号、チップセレクト信号などの被測定ＩＣの各入力信号
の入力タイミングや振幅などの入力条件などを変化させ
て、その出力タイミングや出力振幅などを試験したりす
るものである。このようなＩＣ試験装置では、多数のＡ
Ｄ変換器やＤＡ変換器が用いられているので、そのキャ
リブレーション（ゲイン調整、オフセット調整）を正確
に行うことは検査を高精度に行う上で非常に重要であ
る。
【０００５】従来は、ＡＤ変換器やＤＡ変換器のキャリ
ブレーションは、トリマ抵抗を人手で操作することに基
づく人的なマニュアル操作方法や、補助ＤＡ変換器やデ
ジタルポテンショメータを使用したアナログ的な方法に
よって行われていた。
ブレーションは、トリマ抵抗を人手で操作することに基
づく人的なマニュアル操作方法や、補助ＤＡ変換器やデ
ジタルポテンショメータを使用したアナログ的な方法に
よって行われていた。
【０００６】
【発明が解決しようとする課題】トリマ抵抗を使った人
的マニュアル操作方法によるキャリブレーションは、時
間と労力の点で問題があり、ＩＣ試験装置などのように
多数のＡＤ変換器やＤＡ変換器のキャリブレーションを
行う必要があるものに対して不向きである。一方、アナ
ログ的な方法によるキャリブレーションは、人手を煩わ
せることなく自動で実行することができるので、非常に
効率的である。ところが、アナログ的な素子を使用して
いるため精度劣化の恐れがある。また、バイナリサーチ
法や最小二乗法などによって補正値を算出しているた
め、その処理に時間を要するという問題がある。
的マニュアル操作方法によるキャリブレーションは、時
間と労力の点で問題があり、ＩＣ試験装置などのように
多数のＡＤ変換器やＤＡ変換器のキャリブレーションを
行う必要があるものに対して不向きである。一方、アナ
ログ的な方法によるキャリブレーションは、人手を煩わ
せることなく自動で実行することができるので、非常に
効率的である。ところが、アナログ的な素子を使用して
いるため精度劣化の恐れがある。また、バイナリサーチ
法や最小二乗法などによって補正値を算出しているた
め、その処理に時間を要するという問題がある。
【０００７】本発明は上述の点に鑑みてなされたもので
あり、ＡＤ変換器及び／又はＤＡ変換器のキャリブレー
ションをデジタル的に行うことのできるデジタルキャリ
ブレーション方法及び装置を提供することを目的とす
る。詳しくは、短時間に多数のＡＤ変換器及び／又はＤ
Ａ変換器のキャリブレーションをデジタル的に行うこと
のできる効率的なデジタルキャリブレーション方法及び
装置を提供することを目的とする。
あり、ＡＤ変換器及び／又はＤＡ変換器のキャリブレー
ションをデジタル的に行うことのできるデジタルキャリ
ブレーション方法及び装置を提供することを目的とす
る。詳しくは、短時間に多数のＡＤ変換器及び／又はＤ
Ａ変換器のキャリブレーションをデジタル的に行うこと
のできる効率的なデジタルキャリブレーション方法及び
装置を提供することを目的とする。
【０００８】本発明に係るアナログ−デジタル変換器の
ためのデジタルキャリブレーション方法は、キャリブレ
ートすべきアナログ−デジタル変換器に対して少なくと
も２つの異なる基準のアナログ信号をそれぞれ入力する
ステップと、前記各基準のアナログ信号の入力に応じて
前記アナログ−デジタル変換器で変換された各デジタル
信号に基づき、補正パラメータを算出するステップと、
前ステップで算出した前記補正パラメータを用いて前記
アナログ−デジタル変換器の出力ディジタル信号に対し
て補正演算を行なうステップとを具えたことを特徴とす
る。前記補正パラメータは、例えばオフセット補正値及
びゲイン補正係数を含んでいてよい。
ためのデジタルキャリブレーション方法は、キャリブレ
ートすべきアナログ−デジタル変換器に対して少なくと
も２つの異なる基準のアナログ信号をそれぞれ入力する
ステップと、前記各基準のアナログ信号の入力に応じて
前記アナログ−デジタル変換器で変換された各デジタル
信号に基づき、補正パラメータを算出するステップと、
前ステップで算出した前記補正パラメータを用いて前記
アナログ−デジタル変換器の出力ディジタル信号に対し
て補正演算を行なうステップとを具えたことを特徴とす
る。前記補正パラメータは、例えばオフセット補正値及
びゲイン補正係数を含んでいてよい。
【０００９】本発明によれば、各基準のアナログ信号の
入力に応じて前記アナログ−デジタル変換器で変換され
た各デジタル信号に基づき、所定の補正パラメータ（例
えばオフセット補正値及びゲイン補正係数）を算出し、
それに基づいてアナログ−デジタル変換器の出力デジタ
ル信号をデジタル的に補正しているので、アナログ素子
が必要でなく、それによる測定誤差などの影響を排除す
ることができる。また、２つの異なる基準信号に応じた
デジタル変換信号に基づき、オフセット補正値及びゲイ
ン補正係数を求めるので、バイナリサーチや最小２乗法
などに比べて短時間で高精度にキャリブレーションを行
うことができ、ＩＣ試験装置などのような多数のＡＤ変
換器のキャリブレーションを行う場合でもそれに要する
時間を大幅に短縮することができる。
入力に応じて前記アナログ−デジタル変換器で変換され
た各デジタル信号に基づき、所定の補正パラメータ（例
えばオフセット補正値及びゲイン補正係数）を算出し、
それに基づいてアナログ−デジタル変換器の出力デジタ
ル信号をデジタル的に補正しているので、アナログ素子
が必要でなく、それによる測定誤差などの影響を排除す
ることができる。また、２つの異なる基準信号に応じた
デジタル変換信号に基づき、オフセット補正値及びゲイ
ン補正係数を求めるので、バイナリサーチや最小２乗法
などに比べて短時間で高精度にキャリブレーションを行
うことができ、ＩＣ試験装置などのような多数のＡＤ変
換器のキャリブレーションを行う場合でもそれに要する
時間を大幅に短縮することができる。
【００１０】本発明に係るデジタル−アナログ変換器の
ためのデジタルキャリブレーション方法は、キャリブレ
ートすべきデジタル−アナログ変換器に対して少なくと
も２つの異なる基準のデジタル信号をそれぞれ入力する
ステップと、前記各基準のデジタル信号の入力に応じて
前記デジタル−アナログ変換器で変換された各アナログ
信号に基づき、補正パラメータを算出するステップと、
前ステップで算出した前記補正パラメータを用いて前記
デジタル−アナログ変換器の入力ディジタル信号に対し
て補正演算を行なうステップとを具えたことを特徴とす
る。前記補正パラメータは、例えばオフセット補正値及
びゲイン補正係数を含んでいてよい。前記算出するステ
ップは、前記各基準のデジタル信号の入力に応じて前記
デジタル−アナログ変換器で変換された各アナログ信号
をデジタル信号にそれぞれ変換するステップと、変換さ
れた各デジタル信号に基づき前記補正パラメータを算出
するステップとを含んでいてよい。
ためのデジタルキャリブレーション方法は、キャリブレ
ートすべきデジタル−アナログ変換器に対して少なくと
も２つの異なる基準のデジタル信号をそれぞれ入力する
ステップと、前記各基準のデジタル信号の入力に応じて
前記デジタル−アナログ変換器で変換された各アナログ
信号に基づき、補正パラメータを算出するステップと、
前ステップで算出した前記補正パラメータを用いて前記
デジタル−アナログ変換器の入力ディジタル信号に対し
て補正演算を行なうステップとを具えたことを特徴とす
る。前記補正パラメータは、例えばオフセット補正値及
びゲイン補正係数を含んでいてよい。前記算出するステ
ップは、前記各基準のデジタル信号の入力に応じて前記
デジタル−アナログ変換器で変換された各アナログ信号
をデジタル信号にそれぞれ変換するステップと、変換さ
れた各デジタル信号に基づき前記補正パラメータを算出
するステップとを含んでいてよい。
【００１１】この場合も、各基準のデジタル信号の入力
に応じて前記デジタル−アナログ変換器で変換された各
アナログ信号に基づき、所定の補正パラメータ（例えば
オフセット補正値及びゲイン補正係数）を算出し、それ
に基づいてデジタル−アナログ変換器の入力デジタル信
号をデジタル的に補正しているので、補正のためにアナ
ログ素子が必要でなく、それによる測定誤差などの影響
を排除することができる。また、ＩＣ試験装置などのよ
うな多数のＤＡ変換器のキャリブレーションを行う場合
でもそれに要する時間を大幅に短縮することができる。
に応じて前記デジタル−アナログ変換器で変換された各
アナログ信号に基づき、所定の補正パラメータ（例えば
オフセット補正値及びゲイン補正係数）を算出し、それ
に基づいてデジタル−アナログ変換器の入力デジタル信
号をデジタル的に補正しているので、補正のためにアナ
ログ素子が必要でなく、それによる測定誤差などの影響
を排除することができる。また、ＩＣ試験装置などのよ
うな多数のＤＡ変換器のキャリブレーションを行う場合
でもそれに要する時間を大幅に短縮することができる。
【００１２】本発明は、方法の発明として構成し実施す
ることができるのみならず、装置の発明として構成し実
施することもできる。また、本発明は、ＣＰＵまたはＤ
ＳＰ等のプロセッサによって実行されるプログラムの形
態で実施することができるし、そのようなプログラムを
記憶した記録媒体の形態で実施することもできる。
ることができるのみならず、装置の発明として構成し実
施することもできる。また、本発明は、ＣＰＵまたはＤ
ＳＰ等のプロセッサによって実行されるプログラムの形
態で実施することができるし、そのようなプログラムを
記憶した記録媒体の形態で実施することもできる。
【００１３】
【発明の実施の形態】以下、本発明の一実施の形態を添
付図面に従って説明する。図１は、本発明に係るデジタ
ルキャリブレーション方式の具体例を示すブロック構成
図であり、ＡＤ変換器（ＡＤＣ）１についてデジタル的
にキャリブレーションを行う場合を示す。図において、
ＡＤ変換器１は、アナログ信号を入力し、それをデジタ
ル信号に変換して出力する。加算器２はＡＤ変換器１か
らのデジタル信号Ｄ１とオフセットレジスタ６からのオ
フセット補正値ＤＯを加算し、その加算結果のデジタル
信号Ｄ２を乗算器３に出力する。乗算器３は加算器２か
らのデジタル信号Ｄ２にゲインレジスタ７からのゲイン
補正係数ＤＧを乗じ、その乗算結果のデジタル信号Ｄ３
をテスタバス（Ｔ−ＢＵＳ）５に出力する。テスタバス
５に出力されたデジタル信号Ｄ３は所定の演算手段に取
り込まれて処理される。
付図面に従って説明する。図１は、本発明に係るデジタ
ルキャリブレーション方式の具体例を示すブロック構成
図であり、ＡＤ変換器（ＡＤＣ）１についてデジタル的
にキャリブレーションを行う場合を示す。図において、
ＡＤ変換器１は、アナログ信号を入力し、それをデジタ
ル信号に変換して出力する。加算器２はＡＤ変換器１か
らのデジタル信号Ｄ１とオフセットレジスタ６からのオ
フセット補正値ＤＯを加算し、その加算結果のデジタル
信号Ｄ２を乗算器３に出力する。乗算器３は加算器２か
らのデジタル信号Ｄ２にゲインレジスタ７からのゲイン
補正係数ＤＧを乗じ、その乗算結果のデジタル信号Ｄ３
をテスタバス（Ｔ−ＢＵＳ）５に出力する。テスタバス
５に出力されたデジタル信号Ｄ３は所定の演算手段に取
り込まれて処理される。
【００１４】オセフット補正係数ＤＯ及びゲイン補正係
数ＤＧの算出方法を図２を用いて説明する。図２は理想
的なＡＤ変換器の変換特性Ｌ０と実際のＡＤ変換器の変
換特性Ｌ１を示す図である。すなわち、図１のＡＤ変換
器１が図２のような変換特性Ｌ１を示すものとする。従
って、図２に示すような理想的なＡＤ変換器の変換特性
Ｌ０と実際のＡＤ変換器の変換特性Ｌ１に基づいてオフ
セット補正値ＤＯ及びゲイン補正係数ＤＧを算出し、そ
れを用いてＡＤ変換器１から出力されるデジタル信号Ｄ
１を図２に示す理想的なＡＤ変換器の変換特性Ｌ０に従
ったデジタル信号Ｄ３に変換する。
数ＤＧの算出方法を図２を用いて説明する。図２は理想
的なＡＤ変換器の変換特性Ｌ０と実際のＡＤ変換器の変
換特性Ｌ１を示す図である。すなわち、図１のＡＤ変換
器１が図２のような変換特性Ｌ１を示すものとする。従
って、図２に示すような理想的なＡＤ変換器の変換特性
Ｌ０と実際のＡＤ変換器の変換特性Ｌ１に基づいてオフ
セット補正値ＤＯ及びゲイン補正係数ＤＧを算出し、そ
れを用いてＡＤ変換器１から出力されるデジタル信号Ｄ
１を図２に示す理想的なＡＤ変換器の変換特性Ｌ０に従
ったデジタル信号Ｄ３に変換する。
【００１５】理想的なＡＤ変換器の変換特性Ｌ０は図２
に示す通りであり、一例として、プラスフルスケールの
アナログ信号電圧１０〔Ｖ〕の入力に対して、所定値Ｖ
１２（１６進表示で７ＦＦＦ）のデジタル信号を出力
し、マイナスフルスケールのアナログ信号電圧−１０
〔Ｖ〕の入力に対して、所定値Ｖ１１（１６進表示で８
０００）のデジタル信号を出力する。しかしながら、実
際のＡＤ変換器１は、アナログ信号電圧１０〔Ｖ〕の入
力に対して、上記理想値Ｖ１２とは異なる出力デジタル
値（これをＶ０２とする）からなるデジタル信号Ｄ１を
出力し、アナログ信号電圧−１０〔Ｖ〕の入力に対し
て、上記理想値Ｖ１２とは異なる出力デジタル値（これ
をＶ０１とする）からなるデジタル信号Ｄ１を出力する
ものと仮定する。
に示す通りであり、一例として、プラスフルスケールの
アナログ信号電圧１０〔Ｖ〕の入力に対して、所定値Ｖ
１２（１６進表示で７ＦＦＦ）のデジタル信号を出力
し、マイナスフルスケールのアナログ信号電圧−１０
〔Ｖ〕の入力に対して、所定値Ｖ１１（１６進表示で８
０００）のデジタル信号を出力する。しかしながら、実
際のＡＤ変換器１は、アナログ信号電圧１０〔Ｖ〕の入
力に対して、上記理想値Ｖ１２とは異なる出力デジタル
値（これをＶ０２とする）からなるデジタル信号Ｄ１を
出力し、アナログ信号電圧−１０〔Ｖ〕の入力に対し
て、上記理想値Ｖ１２とは異なる出力デジタル値（これ
をＶ０１とする）からなるデジタル信号Ｄ１を出力する
ものと仮定する。
【００１６】従って、この実施の形態では、まずＣＰＵ
４がオフセット補正値ＤＯ＝０、ゲイン補正係数ＤＧ＝
１をそれぞれのオフセットレジスタ６及びゲインレジス
タ７に格納する。そして、ＡＤ変換器１に所定の第１の
基準アナログ信号、例えばプラスフルスケールのアナロ
グ信号電圧１０〔Ｖ〕を供給し、これに対応して出力さ
れるデジタル変換信号Ｄ１つまり乗算器３から出力され
るデジタル信号Ｄ３（＝Ｖ０２）を取り込む。次に、Ａ
Ｄ変換器１に所定の第２の基準アナログ信号、例えばマ
イナスフルスケールのアナログ信号電圧−１０〔Ｖ〕を
供給し、これに対応して出力されるデジタル変換信号Ｄ
１つまり乗算器３から出力されるデジタル信号Ｄ３（＝
Ｖ０１）を取り込む。プラスフルスケール及びマイナス
フルスケールにおけるデジタル信号Ｄ３（つまりＶ０２
とＶ０１）を取り込んだ時点で、ＣＰＵ４は次式に基づ
いてオフセット補正値ＤＯ及びゲイン補正係数ＤＧを算
出する。 ＤＯ＝（Ｖ０２＋Ｖ０１）／２ ＤＧ＝（Ｖ１２−Ｖ１１）／（Ｖ０２−Ｖ０１） このようにして算出されたオフセット補正値ＤＯ及びゲ
イン補正係数ＤＧはオフセットレジスタ６及びゲインレ
ジスタ７にそれぞれ格納される。以後は、各レジスタ
６，７の出力ＤＯ，ＤＧが補正パラメータとして加算器
２及び乗算器３に入力される。
４がオフセット補正値ＤＯ＝０、ゲイン補正係数ＤＧ＝
１をそれぞれのオフセットレジスタ６及びゲインレジス
タ７に格納する。そして、ＡＤ変換器１に所定の第１の
基準アナログ信号、例えばプラスフルスケールのアナロ
グ信号電圧１０〔Ｖ〕を供給し、これに対応して出力さ
れるデジタル変換信号Ｄ１つまり乗算器３から出力され
るデジタル信号Ｄ３（＝Ｖ０２）を取り込む。次に、Ａ
Ｄ変換器１に所定の第２の基準アナログ信号、例えばマ
イナスフルスケールのアナログ信号電圧−１０〔Ｖ〕を
供給し、これに対応して出力されるデジタル変換信号Ｄ
１つまり乗算器３から出力されるデジタル信号Ｄ３（＝
Ｖ０１）を取り込む。プラスフルスケール及びマイナス
フルスケールにおけるデジタル信号Ｄ３（つまりＶ０２
とＶ０１）を取り込んだ時点で、ＣＰＵ４は次式に基づ
いてオフセット補正値ＤＯ及びゲイン補正係数ＤＧを算
出する。 ＤＯ＝（Ｖ０２＋Ｖ０１）／２ ＤＧ＝（Ｖ１２−Ｖ１１）／（Ｖ０２−Ｖ０１） このようにして算出されたオフセット補正値ＤＯ及びゲ
イン補正係数ＤＧはオフセットレジスタ６及びゲインレ
ジスタ７にそれぞれ格納される。以後は、各レジスタ
６，７の出力ＤＯ，ＤＧが補正パラメータとして加算器
２及び乗算器３に入力される。
【００１７】これによって、ＡＤ変換器１から出力され
るデジタル信号Ｄ１は加算器２及び乗算器３において各
パラメータＤＯ，ＤＧによって補正され、図２に示すよ
うな理想的なＡＤ変換器の変換特性Ｌ０を示すようにな
る。この実施の形態によれば、ＣＰＵ４によって自動的
にデジタルキャリブレーションを行うことができるの
で、人手による手間が省ける。また、キャリブレーショ
ンにアナログ素子を使用していないので、ドリフトの影
響、キャリブレーション用アナログ素子の精度（オフセ
ット、抵抗誤差）の限界による誤差によってキャリブレ
ーション精度が劣化するということがない。また、バイ
ナリサーチや最小２乗法などに比べて短時間であっても
高精度にキャリブレーションを行うことができるので、
ＩＣ試験装置などのような多数のＡＤ変換器のキャリブ
レーションを行う場合でもそれに要する時間を大幅に短
縮することができる。その場合、レジスタ６，７では各
ＡＤ変換器毎の補正パラメータＤＯ，ＤＧをストアし、
各ＡＤ変換器毎のキャリブレーションにあたってＣＰＵ
４は共用できる。
るデジタル信号Ｄ１は加算器２及び乗算器３において各
パラメータＤＯ，ＤＧによって補正され、図２に示すよ
うな理想的なＡＤ変換器の変換特性Ｌ０を示すようにな
る。この実施の形態によれば、ＣＰＵ４によって自動的
にデジタルキャリブレーションを行うことができるの
で、人手による手間が省ける。また、キャリブレーショ
ンにアナログ素子を使用していないので、ドリフトの影
響、キャリブレーション用アナログ素子の精度（オフセ
ット、抵抗誤差）の限界による誤差によってキャリブレ
ーション精度が劣化するということがない。また、バイ
ナリサーチや最小２乗法などに比べて短時間であっても
高精度にキャリブレーションを行うことができるので、
ＩＣ試験装置などのような多数のＡＤ変換器のキャリブ
レーションを行う場合でもそれに要する時間を大幅に短
縮することができる。その場合、レジスタ６，７では各
ＡＤ変換器毎の補正パラメータＤＯ，ＤＧをストアし、
各ＡＤ変換器毎のキャリブレーションにあたってＣＰＵ
４は共用できる。
【００１８】参考のために、上述の演算処理を実行する
ための図１のＣＰＵ４におけるプログラムの一例を図３
に示す。ステップＳ１では、各パラメータをＤＯ＝０，
ＤＧ＝１にセットし、レジスタ６，７にストアする。ス
テップＳ２では、第１の基準アナログ信号Ｖｒ１がＡＤ
変換器１に入力されたかどうかをチェックする。この基
準アナログ信号の入力は、ＣＰＵ４側の制御の下で自動
的に行なってもよいし、人手で行なってもよい。前者の
場合は、このステップＳ２で基準アナログ信号Ｖｒ１の
発生指示を行ない、図示しないアナログ電圧発生器また
は基準ＤＡ変換器から基準アナログ信号Ｖｒ１を発生さ
せるようにすればよい。後者の場合は、図示しないアナ
ログ電圧発生器または基準ＤＡ変換器から基準アナログ
信号Ｖｒ１を発生してＡＤ変換器１に入力し、スイッチ
操作等によって入力確認情報をＣＰＵ４に与え、ステッ
プＳ２でこの入力確認情報の有無をチェックする。基準
アナログ信号Ｖｒ１がＡＤ変換器１に入力されるとステ
ップＳ３に進み、そのデジタル変換信号Ｄ１すなわち加
算器２と乗算器３を経由したデジタル信号Ｄ３をＣＰＵ
４内に取り込み、それをＶ０１としてストアする。この
場合、オフセット補正値ＤＯ＝０、ゲイン補正係数ＤＧ
＝１により、Ｄ１＝Ｄ２＝Ｄ３となっている。上記例の
場合、第１の基準アナログ信号Ｖｒ１は−１０Ｖであ
り、それに対応するデジタル変換信号Ｖ０１は、ＡＤ変
換器１に変換誤差がある場合は、図２に示すように−１
０Ｖの正しいデジタル値にはならない。
ための図１のＣＰＵ４におけるプログラムの一例を図３
に示す。ステップＳ１では、各パラメータをＤＯ＝０，
ＤＧ＝１にセットし、レジスタ６，７にストアする。ス
テップＳ２では、第１の基準アナログ信号Ｖｒ１がＡＤ
変換器１に入力されたかどうかをチェックする。この基
準アナログ信号の入力は、ＣＰＵ４側の制御の下で自動
的に行なってもよいし、人手で行なってもよい。前者の
場合は、このステップＳ２で基準アナログ信号Ｖｒ１の
発生指示を行ない、図示しないアナログ電圧発生器また
は基準ＤＡ変換器から基準アナログ信号Ｖｒ１を発生さ
せるようにすればよい。後者の場合は、図示しないアナ
ログ電圧発生器または基準ＤＡ変換器から基準アナログ
信号Ｖｒ１を発生してＡＤ変換器１に入力し、スイッチ
操作等によって入力確認情報をＣＰＵ４に与え、ステッ
プＳ２でこの入力確認情報の有無をチェックする。基準
アナログ信号Ｖｒ１がＡＤ変換器１に入力されるとステ
ップＳ３に進み、そのデジタル変換信号Ｄ１すなわち加
算器２と乗算器３を経由したデジタル信号Ｄ３をＣＰＵ
４内に取り込み、それをＶ０１としてストアする。この
場合、オフセット補正値ＤＯ＝０、ゲイン補正係数ＤＧ
＝１により、Ｄ１＝Ｄ２＝Ｄ３となっている。上記例の
場合、第１の基準アナログ信号Ｖｒ１は−１０Ｖであ
り、それに対応するデジタル変換信号Ｖ０１は、ＡＤ変
換器１に変換誤差がある場合は、図２に示すように−１
０Ｖの正しいデジタル値にはならない。
【００１９】次のステップＳ４では、第２の基準アナロ
グ信号Ｖｒ２がＡＤ変換器１に入力されたかどうかをチ
ェックする。この基準アナログ信号の入力も、上述と同
様に、ＣＰＵ４側の制御の下で自動的に行なってもよい
し、人手で行なってもよい。次のステップＳ５では、入
力された第２の基準アナログ信号Ｖｒ２のデジタル変換
信号Ｄ１すなわちＤ３をＣＰＵ４内に取り込み、それを
Ｖ０２としてストアする。次のステップＳ６では、各基
準アナログ信号Ｖｒ１，Ｖｒ２の理想デジタル値Ｖ１
１，Ｖ１２を取得する。このＶ１１，Ｖ１２は、各基準
アナログ信号Ｖｒ１，Ｖｒ２としてどのような値を用い
るかによって自動的に決まる。次のステップＳ７では、
取り込んだ各デジタル変換値Ｖ０１，Ｖ０２と上記理想
デジタル値Ｖ１１，Ｖ１２に基づき、オフセット補正値
ＤＯとゲイン補正係数ＤＧを求めるための、上述と同様
の所定の演算を行なう。ステップＳ８では、求めたオフ
セット補正値ＤＯとゲイン補正係数ＤＧをレジスタ６，
７にストアする。こうして、一旦、補正パラメータが決
定されると、以後は、レジスタ６，７にストアされたオ
フセット補正値ＤＯとゲイン補正係数ＤＧが加算器２及
び乗算器３で使用され、ＡＤ変換器１の出力デジタル信
号がこれらの補正パラメータに応じて補正される。
グ信号Ｖｒ２がＡＤ変換器１に入力されたかどうかをチ
ェックする。この基準アナログ信号の入力も、上述と同
様に、ＣＰＵ４側の制御の下で自動的に行なってもよい
し、人手で行なってもよい。次のステップＳ５では、入
力された第２の基準アナログ信号Ｖｒ２のデジタル変換
信号Ｄ１すなわちＤ３をＣＰＵ４内に取り込み、それを
Ｖ０２としてストアする。次のステップＳ６では、各基
準アナログ信号Ｖｒ１，Ｖｒ２の理想デジタル値Ｖ１
１，Ｖ１２を取得する。このＶ１１，Ｖ１２は、各基準
アナログ信号Ｖｒ１，Ｖｒ２としてどのような値を用い
るかによって自動的に決まる。次のステップＳ７では、
取り込んだ各デジタル変換値Ｖ０１，Ｖ０２と上記理想
デジタル値Ｖ１１，Ｖ１２に基づき、オフセット補正値
ＤＯとゲイン補正係数ＤＧを求めるための、上述と同様
の所定の演算を行なう。ステップＳ８では、求めたオフ
セット補正値ＤＯとゲイン補正係数ＤＧをレジスタ６，
７にストアする。こうして、一旦、補正パラメータが決
定されると、以後は、レジスタ６，７にストアされたオ
フセット補正値ＤＯとゲイン補正係数ＤＧが加算器２及
び乗算器３で使用され、ＡＤ変換器１の出力デジタル信
号がこれらの補正パラメータに応じて補正される。
【００２０】図４は、本発明に係るデジタルキャリブレ
ーション方式の具体例を示すブロック構成図であり、Ｄ
Ａ変換器（ＤＡＣ）１１についてデジタル的にキャリブ
レーションを行う場合を示す。図において、ＤＡ変換器
１１は、デジタル信号を入力し、それをアナログ信号に
変換して出力する。加算器１２はテスタバス１５を経由
してくるＣＰＵ４からのデジタル信号Ｄ５とオフセット
レジスタ１６からのオフセット補正値Ｄｏを加算し、そ
の加算結果のデジタル信号Ｄ６を乗算器１３に出力す
る。乗算器１３は加算器１２からのデジタル信号Ｄ６に
ゲインレジスタ１７からのゲイン補正係数Ｄｇを乗じ、
その乗算結果のデジタル信号Ｄ７をＤＡ変換器１１に出
力する。ＤＡ変換器１１から出力されるアナログ信号Ａ
ｎは所定の被測定ＩＣなどに供給される。
ーション方式の具体例を示すブロック構成図であり、Ｄ
Ａ変換器（ＤＡＣ）１１についてデジタル的にキャリブ
レーションを行う場合を示す。図において、ＤＡ変換器
１１は、デジタル信号を入力し、それをアナログ信号に
変換して出力する。加算器１２はテスタバス１５を経由
してくるＣＰＵ４からのデジタル信号Ｄ５とオフセット
レジスタ１６からのオフセット補正値Ｄｏを加算し、そ
の加算結果のデジタル信号Ｄ６を乗算器１３に出力す
る。乗算器１３は加算器１２からのデジタル信号Ｄ６に
ゲインレジスタ１７からのゲイン補正係数Ｄｇを乗じ、
その乗算結果のデジタル信号Ｄ７をＤＡ変換器１１に出
力する。ＤＡ変換器１１から出力されるアナログ信号Ａ
ｎは所定の被測定ＩＣなどに供給される。
【００２１】なお、ＤＡ変換器１１から出力されるアナ
ログ信号ＡｎはＡＤ変換器１８に取り込まれ、デジタル
信号Ｄ８に変換されてＣＰＵ４にフィードバックされ
る。これは、ＤＡ変換器１１のオフセット補正値Ｄｏ及
びゲイン補正係数Ｄｇを算出するためであり、前述と同
様のアルゴリズムで各補正パラメータＤｏ，Ｄｇを算出
できる。まずＣＰＵ４がオフセット補正値Ｄｏ＝０、ゲ
イン補正係数Ｄｇ＝１をそれぞれのオフセットレジスタ
１６及びゲインレジスタ１７に格納する。そして、加算
器１２に第１の基準信号としてプラスフルスケールのデ
ジタル信号電圧を供給し、ＤＡ変換器１１から出力され
るアナログ信号Ａｎのデジタル変換値Ｄ８＋を取り込
む。次に、加算器１２に第２の基準信号としてマイナス
フルスケールのデジタル信号電圧を供給し、ＤＡ変換器
１１から出力されるアナログ信号Ａｎのデジタル変換値
Ｄ８−を取り込む。プラスフルスケール及びマイナスフ
ルスケールにおけるデジタル信号Ｄ８＋、Ｄ８−を取り
込んだ時点で、ＣＰＵ４はオフセット補正値Ｄｏ及びゲ
イン補正係数Ｄｇを算出し、オフセットレジスタ１６及
びゲインレジスタ１７に格納する。これによって、ＤＡ
変換器１１からは理想的なＤＡ変換器の変換特性に従っ
たアナログ信号Ａｎが出力されるようになる。
ログ信号ＡｎはＡＤ変換器１８に取り込まれ、デジタル
信号Ｄ８に変換されてＣＰＵ４にフィードバックされ
る。これは、ＤＡ変換器１１のオフセット補正値Ｄｏ及
びゲイン補正係数Ｄｇを算出するためであり、前述と同
様のアルゴリズムで各補正パラメータＤｏ，Ｄｇを算出
できる。まずＣＰＵ４がオフセット補正値Ｄｏ＝０、ゲ
イン補正係数Ｄｇ＝１をそれぞれのオフセットレジスタ
１６及びゲインレジスタ１７に格納する。そして、加算
器１２に第１の基準信号としてプラスフルスケールのデ
ジタル信号電圧を供給し、ＤＡ変換器１１から出力され
るアナログ信号Ａｎのデジタル変換値Ｄ８＋を取り込
む。次に、加算器１２に第２の基準信号としてマイナス
フルスケールのデジタル信号電圧を供給し、ＤＡ変換器
１１から出力されるアナログ信号Ａｎのデジタル変換値
Ｄ８−を取り込む。プラスフルスケール及びマイナスフ
ルスケールにおけるデジタル信号Ｄ８＋、Ｄ８−を取り
込んだ時点で、ＣＰＵ４はオフセット補正値Ｄｏ及びゲ
イン補正係数Ｄｇを算出し、オフセットレジスタ１６及
びゲインレジスタ１７に格納する。これによって、ＤＡ
変換器１１からは理想的なＤＡ変換器の変換特性に従っ
たアナログ信号Ａｎが出力されるようになる。
【００２２】参考のために、上述の演算処理を実行する
ための図４のＣＰＵ４におけるプログラムの一例を図５
に示す。ステップＳ１１では、各パラメータをＤｏ＝
０，Ｄｇ＝１にセットし、レジスタ１６，１７にストア
する。次のステップＳ１２では、第１の基準デジタル信
号Ｄｒ１を信号Ｄ５としてバスＴ−ＢＵＳを介して出力
する。この第１の基準デジタル信号Ｄｒ１は例えばマイ
ナスのフルスケール値に対応する。Ｄｏ＝０，Ｄｇ＝１
であるから、バスＴ−ＢＵＳからの信号Ｄ５＝Ｄｒ１は
そのままＤＡＣ１１に入力される。基準デジタル信号Ｄ
ｒ１の入力に応じたＤＡＣ１１の出力アナログ信号は、
ＡＤＣ１８でデジタル変換され、その変換出力であるデ
ジタル信号Ｄ８がＣＰＵ４に与えられる。ＣＰＵ４で
は、ステップＳ１３で、デジタル信号Ｄ８を取り込み、
第１基準変換値Ｖ０１としてストアする。次のステップ
Ｓ１４では第２の基準デジタル信号Ｄｒ２を信号Ｄ５と
してバスＴ−ＢＵＳを介して出力する。この第２の基準
デジタル信号Ｄｒ２は例えばプラスのフルスケール値に
対応する。この基準デジタル信号Ｄｒ２の入力に応じた
ＤＡＣ１１の出力アナログ信号が、ＡＤＣ１８でデジタ
ル変換されて、デジタル信号Ｄ８としてＣＰＵ４に与え
られる。次のステップＳ１５では、このデジタル信号Ｄ
８を取り込み、第２基準変換値Ｖ０２としてストアす
る。
ための図４のＣＰＵ４におけるプログラムの一例を図５
に示す。ステップＳ１１では、各パラメータをＤｏ＝
０，Ｄｇ＝１にセットし、レジスタ１６，１７にストア
する。次のステップＳ１２では、第１の基準デジタル信
号Ｄｒ１を信号Ｄ５としてバスＴ−ＢＵＳを介して出力
する。この第１の基準デジタル信号Ｄｒ１は例えばマイ
ナスのフルスケール値に対応する。Ｄｏ＝０，Ｄｇ＝１
であるから、バスＴ−ＢＵＳからの信号Ｄ５＝Ｄｒ１は
そのままＤＡＣ１１に入力される。基準デジタル信号Ｄ
ｒ１の入力に応じたＤＡＣ１１の出力アナログ信号は、
ＡＤＣ１８でデジタル変換され、その変換出力であるデ
ジタル信号Ｄ８がＣＰＵ４に与えられる。ＣＰＵ４で
は、ステップＳ１３で、デジタル信号Ｄ８を取り込み、
第１基準変換値Ｖ０１としてストアする。次のステップ
Ｓ１４では第２の基準デジタル信号Ｄｒ２を信号Ｄ５と
してバスＴ−ＢＵＳを介して出力する。この第２の基準
デジタル信号Ｄｒ２は例えばプラスのフルスケール値に
対応する。この基準デジタル信号Ｄｒ２の入力に応じた
ＤＡＣ１１の出力アナログ信号が、ＡＤＣ１８でデジタ
ル変換されて、デジタル信号Ｄ８としてＣＰＵ４に与え
られる。次のステップＳ１５では、このデジタル信号Ｄ
８を取り込み、第２基準変換値Ｖ０２としてストアす
る。
【００２３】次のステップＳ１６では、取り込んだ各基
準変換値Ｖ０１，Ｖ０２と上記基準デジタル信号Ｄｒ
１，Ｄｒ２に基づき、オフセット補正値Ｄｏとゲイン補
正係数Ｄｇを求めるための、上述と同様の所定の演算、
すなわち Ｄｏ＝（Ｖ０２＋Ｖ０１）／２ Ｄｇ＝（Ｄｒ２−Ｄｒ１）／（Ｖ０２−Ｖ０１） を行なう。次のステップＳ１７では、求めたオフセット
補正値Ｄｏとゲイン補正係数Ｄｇをレジスタ１６，１７
にストアする。こうして、一旦、補正パラメータが決定
されると、以後は、レジスタ１６，１７にストアされた
オフセット補正値Ｄｏとゲイン補正係数Ｄｇが加算器１
２及び乗算器１３で使用され、ＤＡ変換器１１の入力デ
ジタル信号がこれらの補正パラメータに応じて補正され
る。
準変換値Ｖ０１，Ｖ０２と上記基準デジタル信号Ｄｒ
１，Ｄｒ２に基づき、オフセット補正値Ｄｏとゲイン補
正係数Ｄｇを求めるための、上述と同様の所定の演算、
すなわち Ｄｏ＝（Ｖ０２＋Ｖ０１）／２ Ｄｇ＝（Ｄｒ２−Ｄｒ１）／（Ｖ０２−Ｖ０１） を行なう。次のステップＳ１７では、求めたオフセット
補正値Ｄｏとゲイン補正係数Ｄｇをレジスタ１６，１７
にストアする。こうして、一旦、補正パラメータが決定
されると、以後は、レジスタ１６，１７にストアされた
オフセット補正値Ｄｏとゲイン補正係数Ｄｇが加算器１
２及び乗算器１３で使用され、ＤＡ変換器１１の入力デ
ジタル信号がこれらの補正パラメータに応じて補正され
る。
【００２４】なお、上述の実施の形態では、各補正パラ
メータを算出するために、ＡＤ変換器及びＤＡ変換器に
プラスフルスケールとマイナスフルスケールの基準信号
を供給する場合について説明したが、これに限定される
ものではなく、プラスフルスケールとマイナスフルスケ
ール付近の電圧や、それ以外の電圧を供給してもよいこ
とは言うまでもない。また、プラスフルスケールとマイ
ナスフルスケールの電圧値が対称の場合について説明し
たが、非対称でもよいことはいうまでもない。この場合
は、対称の電圧となるように演算を行い、その結果を対
称の電圧としてオフセット係数を演算すればよい。
メータを算出するために、ＡＤ変換器及びＤＡ変換器に
プラスフルスケールとマイナスフルスケールの基準信号
を供給する場合について説明したが、これに限定される
ものではなく、プラスフルスケールとマイナスフルスケ
ール付近の電圧や、それ以外の電圧を供給してもよいこ
とは言うまでもない。また、プラスフルスケールとマイ
ナスフルスケールの電圧値が対称の場合について説明し
たが、非対称でもよいことはいうまでもない。この場合
は、対称の電圧となるように演算を行い、その結果を対
称の電圧としてオフセット係数を演算すればよい。
【００２５】
【発明の効果】本発明のデジタルキャリブレーション方
式によれば、短時間に多数のＡＤ変換器及びＤＡ変換器
のキャリブレーションをデジタル的に行うことができる
という効果がある。
式によれば、短時間に多数のＡＤ変換器及びＤＡ変換器
のキャリブレーションをデジタル的に行うことができる
という効果がある。
【図１】 本発明に係るＡＤ変換器のためのデジタルキ
ャリブレーション方法を実施する場合の一具体例を示す
ブロック構成図。
ャリブレーション方法を実施する場合の一具体例を示す
ブロック構成図。
【図２】 本発明に従うデジタルキャリブレーションの
一例を説明するために、理想的なＡＤ変換器の変換特性
Ｌ０とキャリブレートすべき実際のＡＤ変換器の変換特
性Ｌ１の例を示す図。
一例を説明するために、理想的なＡＤ変換器の変換特性
Ｌ０とキャリブレートすべき実際のＡＤ変換器の変換特
性Ｌ１の例を示す図。
【図３】 図１のＣＰＵで実行されるプログラムの一例
を示すフローチャート。
を示すフローチャート。
【図４】 本発明に係るＤＡ変換器のためのデジタルキ
ャリブレーション方法を実施する場合の一具体例を示す
ブロック構成図。
ャリブレーション方法を実施する場合の一具体例を示す
ブロック構成図。
【図５】 図４のＣＰＵで実行されるプログラムの一例
を示すフローチャート。
を示すフローチャート。
１…ＡＤ変換器、２…加算器、３…乗算器、４…ＣＰ
Ｕ、５…テスタバス、６…オフセットレジスタ、７…ゲ
インレジスタ、１１…ＤＡ変換器、１２…加算器、１３
…乗算器、１５…テスタバス、１６…オフセットレジス
タ、１７…ゲイレジスタ、１８…ＡＤ変換器
Ｕ、５…テスタバス、６…オフセットレジスタ、７…ゲ
インレジスタ、１１…ＤＡ変換器、１２…加算器、１３
…乗算器、１５…テスタバス、１６…オフセットレジス
タ、１７…ゲイレジスタ、１８…ＡＤ変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有働 清健 東京都渋谷区東３丁目16番３号 日立電子 エンジニアリング株式会社内 (72)発明者 山羽 常雄 東京都渋谷区東３丁目16番３号 日立電子 エンジニアリング株式会社内 (72)発明者 池田 宏史 東京都渋谷区東３丁目16番３号 日立電子 エンジニアリング株式会社内
Claims (6)
- 【請求項１】 キャリブレートすべきアナログ−デジタ
ル変換器に対して少なくとも２つの異なる基準のアナロ
グ信号をそれぞれ入力するステップと、 前記各基準のアナログ信号の入力に応じて前記アナログ
−デジタル変換器で変換された各デジタル信号に基づ
き、補正パラメータを算出するステップと、 前ステップで算出した前記補正パラメータを用いて前記
アナログ−デジタル変換器の出力ディジタル信号に対し
て補正演算を行なうステップとを具えたことを特徴とす
るアナログ−デジタル変換器のためのデジタルキャリブ
レーション方法。 - 【請求項２】 キャリブレートすべきアナログ−デジタ
ル変換器を接続し、前記アナログ−デジタル変換器に対
して少なくとも２つの異なる基準のアナログ信号がそれ
ぞれ入力されたとき、各基準のアナログ信号の入力に応
じて前記アナログ−デジタル変換器で変換された各デジ
タル信号を取得し、これらの各デジタル信号に基づき、
補正パラメータを算出する処理手段と、 前記処理手段で算出された前記補正パラメータを記憶す
る記憶手段と、 前記アナログ−デジタル変換器の出力側に設けられ、前
記記憶手段に記憶された前記補正パラメータを用いて前
記アナログ−デジタル変換器の出力信号の補正演算を行
なうデジタル演算手段とを具えたことを特徴とするアナ
ログ−デジタル変換器のためのデジタルキャリブレーシ
ョン装置。 - 【請求項３】 キャリブレートすべきデジタル−アナロ
グ変換器に対して少なくとも２つの異なる基準のデジタ
ル信号をそれぞれ入力するステップと、 前記各基準のデジタル信号の入力に応じて前記デジタル
−アナログ変換器で変換された各アナログ信号に基づ
き、補正パラメータを算出するステップと、 前ステップで算出した前記補正パラメータを用いて前記
デジタル−アナログ変換器の入力ディジタル信号に対し
て補正演算を行なうステップとを具えたことを特徴とす
るデジタル−アナログ変換器のためのデジタルキャリブ
レーション方法。 - 【請求項４】 キャリブレートすべきデジタル−アナロ
グ変換器を接続して、該デジタル−アナログ変換器に対
して少なくとも２つの異なる基準のデジタル信号をそれ
ぞれ入力し、該基準デジタル信号の入力に応じて該デジ
タル−アナログ変換器で変換された各アナログ信号に基
づき、補正パラメータを算出する処理手段と、 前記処理手段で算出された前記補正パラメータを記憶す
る記憶手段と、 前記デジタル−アナログ変換器の入力側に設けられ、前
記記憶手段に記憶された前記補正パラメータを用いて前
記デジタル−アナログ変換器の入力ディジタル信号に対
して補正演算を行なうデジタル演算手段とを具えたこと
を特徴とするデジタル−アナログ変換器のためのデジタ
ルキャリブレーション装置 - 【請求項５】 前記デジタル−アナログ変換器で変換さ
れたアナログ信号をデジタル信号に変換し、変換された
デジタル信号に基づき前記補正パラメータを算出するこ
とを特徴とする請求項３又は４に記載の方法又は装置。 - 【請求項６】 前記補正パラメータは、オフセット補正
値及びゲイン補正係数を含む請求項１乃至５のいずれか
に記載の方法又は装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025110A JP2000295102A (ja) | 1999-02-03 | 2000-02-02 | Ａｄ変換器又はｄａ変換器のためのデジタルキャリブレーション方法及び装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2628299 | 1999-02-03 | ||
| JP11-26282 | 1999-02-03 | ||
| JP2000025110A JP2000295102A (ja) | 1999-02-03 | 2000-02-02 | Ａｄ変換器又はｄａ変換器のためのデジタルキャリブレーション方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000295102A true JP2000295102A (ja) | 2000-10-20 |
Family
ID=26364047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000025110A Pending JP2000295102A (ja) | 1999-02-03 | 2000-02-02 | Ａｄ変換器又はｄａ変換器のためのデジタルキャリブレーション方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000295102A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222701A (ja) * | 2005-02-09 | 2006-08-24 | Thine Electronics Inc | Ａ／ｄ変換器の出力補正回路 |
| JP2006324993A (ja) * | 2005-05-19 | 2006-11-30 | Seiko Epson Corp | 集積回路装置、マイクロコンピュータ及び電子機器 |
| JP2007155538A (ja) * | 2005-12-06 | 2007-06-21 | Kodai Hitec:Kk | 電流電圧印加・測定装置及び半導体検査装置 |
| WO2007122950A1 (ja) * | 2006-03-23 | 2007-11-01 | Matsushita Electric Industrial Co., Ltd. | 半導体装置、半導体試験装置、及び半導体装置の試験方法 |
| JP2007312194A (ja) * | 2006-05-19 | 2007-11-29 | Nec Electronics Corp | 半導体集積回路 |
| JP2009100242A (ja) * | 2007-10-17 | 2009-05-07 | Meidensha Corp | ディジタル制御装置の自動調整方式 |
| JP2010103927A (ja) * | 2008-10-27 | 2010-05-06 | Asahi Kasei Electronics Co Ltd | ゲイン調整回路、ａ／ｄ変換装置、ゲイン調整方法 |
| DE102009034219A1 (de) | 2008-12-15 | 2010-06-17 | Mitsubishi Electric Corp. | Elektronische Steuereinheit, die ein analoges Eingangssignal aufweist |
| WO2010119715A1 (ja) * | 2009-04-17 | 2010-10-21 | パナソニック株式会社 | パイプライン型ａ／ｄ変換器 |
| JP2011520352A (ja) * | 2008-05-02 | 2011-07-14 | アナログ ディヴァイスィズ インク | 出力抵抗の端子間公差補正のためのｒｄａｃを較正するための方法および装置 |
| US8525715B2 (en) | 2011-08-26 | 2013-09-03 | Kabushiki Kaisha Toshiba | A/D conversion apparatus and DC-DC conversion apparatus |
| CN113125940A (zh) * | 2021-04-16 | 2021-07-16 | 桥弘数控科技（上海）有限公司 | 一种电路板校正方法、装置及电子设备 |
| CN116773900A (zh) * | 2023-08-17 | 2023-09-19 | 深圳市首航新能源股份有限公司 | 一种残余电流检测电路及其方法 |
-
2000
- 2000-02-02 JP JP2000025110A patent/JP2000295102A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222701A (ja) * | 2005-02-09 | 2006-08-24 | Thine Electronics Inc | Ａ／ｄ変換器の出力補正回路 |
| JP2006324993A (ja) * | 2005-05-19 | 2006-11-30 | Seiko Epson Corp | 集積回路装置、マイクロコンピュータ及び電子機器 |
| JP2007155538A (ja) * | 2005-12-06 | 2007-06-21 | Kodai Hitec:Kk | 電流電圧印加・測定装置及び半導体検査装置 |
| US7791519B2 (en) | 2006-03-23 | 2010-09-07 | Panasonic Corporation | Semiconductor device, semiconductor device testing apparatus, and semiconductor device testing method |
| WO2007122950A1 (ja) * | 2006-03-23 | 2007-11-01 | Matsushita Electric Industrial Co., Ltd. | 半導体装置、半導体試験装置、及び半導体装置の試験方法 |
| JPWO2007122950A1 (ja) * | 2006-03-23 | 2009-09-03 | パナソニック株式会社 | 半導体装置、半導体試験装置、及び半導体装置の試験方法 |
| JP2007312194A (ja) * | 2006-05-19 | 2007-11-29 | Nec Electronics Corp | 半導体集積回路 |
| JP2009100242A (ja) * | 2007-10-17 | 2009-05-07 | Meidensha Corp | ディジタル制御装置の自動調整方式 |
| JP2011520352A (ja) * | 2008-05-02 | 2011-07-14 | アナログ ディヴァイスィズ インク | 出力抵抗の端子間公差補正のためのｒｄａｃを較正するための方法および装置 |
| JP2010103927A (ja) * | 2008-10-27 | 2010-05-06 | Asahi Kasei Electronics Co Ltd | ゲイン調整回路、ａ／ｄ変換装置、ゲイン調整方法 |
| JP2010141807A (ja) * | 2008-12-15 | 2010-06-24 | Mitsubishi Electric Corp | アナログ入力信号を有する電子制御装置 |
| DE102009034219A1 (de) | 2008-12-15 | 2010-06-17 | Mitsubishi Electric Corp. | Elektronische Steuereinheit, die ein analoges Eingangssignal aufweist |
| JP4592796B2 (ja) * | 2008-12-15 | 2010-12-08 | 三菱電機株式会社 | アナログ入力信号を有する電子制御装置 |
| US7889105B2 (en) | 2008-12-15 | 2011-02-15 | Mitsubishi Electric Corporation | Electronic control unit having analog input signal |
| WO2010119715A1 (ja) * | 2009-04-17 | 2010-10-21 | パナソニック株式会社 | パイプライン型ａ／ｄ変換器 |
| US8154434B2 (en) | 2009-04-17 | 2012-04-10 | Panasonic Corporation | Pipelined A/D converter |
| US8525715B2 (en) | 2011-08-26 | 2013-09-03 | Kabushiki Kaisha Toshiba | A/D conversion apparatus and DC-DC conversion apparatus |
| CN113125940A (zh) * | 2021-04-16 | 2021-07-16 | 桥弘数控科技（上海）有限公司 | 一种电路板校正方法、装置及电子设备 |
| CN113125940B (zh) * | 2021-04-16 | 2022-08-23 | 桥弘数控科技（上海）有限公司 | 一种电路板校正方法、装置及电子设备 |
| CN116773900A (zh) * | 2023-08-17 | 2023-09-19 | 深圳市首航新能源股份有限公司 | 一种残余电流检测电路及其方法 |
| CN116773900B (zh) * | 2023-08-17 | 2024-05-28 | 深圳市首航新能源股份有限公司 | 一种残余电流检测电路及其方法 |
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