JP2000294736A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体集積回路、
さらにはそれにおけるノイズ低減化技術に関し、例えば
シングルチップマイクロコンピュータ(単に「マイクロ
コンピュータ」という)に適用して有効な技術に関す
る。[0001] The present invention relates to a semiconductor integrated circuit,
Further, the present invention relates to a technology for reducing noise in the technology, for example, a technology effective when applied to a single-chip microcomputer (hereinafter simply referred to as a “microcomputer”).
【0002】[0002]
【従来の技術】半導体集積回路の一例であるマイクロコ
ンピュータにおいては、各種信号の入出力制御のための
ポート、予め定められたプログラムに従って演算処理を
行うための中央処理装置(CPU)、このCPUによっ
てランダムアクセス可能なランダム・アクセス・メモリ
(RAM)、チップ外部とのシリアル通信を可能とする
シリアル・コミュニケーション・インタフェース(SC
I)、アナログ信号とディジタル信号との間の変換を行
うためのA/D変換器やD/A変換器、アドレス空間の
バス幅及びアクセスステート数などのバス仕様を決定す
るためのバスコントローラ(BUSC)、読み出し専用
のリード・オンリー・メモリ(ROM)、時間計測のた
めのタイマー(TMR)、チップ内部モジュールにクロ
ック信号を供給するためのクロック・パルス・ジェネレ
ータ(CPG)39、チップ外部からの割り込み要求に
対する割り込み制御を行うための割り込みコントローラ
(INT)などの各種モジュールが設けられている。2. Description of the Related Art A microcomputer, which is an example of a semiconductor integrated circuit, has a port for input / output control of various signals, a central processing unit (CPU) for performing arithmetic processing according to a predetermined program, and a CPU. Random access memory (RAM) that enables random access, serial communication interface (SC) that enables serial communication with the outside of the chip
I), an A / D converter or a D / A converter for performing conversion between an analog signal and a digital signal, and a bus controller for determining bus specifications such as a bus width of an address space and the number of access states. BUSC), a read-only memory (ROM) for reading only, a timer (TMR) for time measurement, a clock pulse generator (CPG) 39 for supplying a clock signal to an internal module of the chip, Various modules such as an interrupt controller (INT) for performing interrupt control for an interrupt request are provided.
【0003】尚、マイクロコンピュータについて記載さ
れた文献の例としては、昭和60年12月25日に株式
会社オーム社から発行された「マイクロコンピュータハ
ンドブック(第157頁〜)」がある。As an example of a document describing a microcomputer, there is a "Microcomputer Handbook (pp. 157-)" issued by Ohm Co., Ltd. on December 25, 1985.
【0004】[0004]
【発明が解決しようとする課題】上記マイクロコンピュ
ータなどの半導体集積回路においては、大量の情報を高
速処理する能力が要求される。しかしながら、高速動作
を実現するためにトランジスタのドライブ能力を上げる
と、消費電力が大きくなってしまい、半導体集積回路か
ら放射されるノイズが増大する傾向にある。また、マイ
クロコンピュータ応用システムにおいて、マイクロコン
ピュータの高速動作が必要とされない場合には、トラン
ジスタのドライブ能力が過剰となることが、本願発明者
によって見いだされた。In a semiconductor integrated circuit such as the microcomputer described above, the ability to process a large amount of information at high speed is required. However, when the drive capability of the transistor is increased to realize high-speed operation, power consumption increases, and noise radiated from the semiconductor integrated circuit tends to increase. Further, it has been found by the present inventor that in a microcomputer application system, when high-speed operation of the microcomputer is not required, the drive capability of the transistor becomes excessive.
【0005】本発明の目的は、高速動作が必要とされな
い場合の半導体集積回路の消費電力の低減化及びノイズ
の低減化を図るための技術を提供することにある。An object of the present invention is to provide a technique for reducing power consumption and noise of a semiconductor integrated circuit when high-speed operation is not required.
【0006】本発明の別の目的は、ノイズ低減モードと
高速動作モードとを選択的に実現するための技術を提供
することにある。Another object of the present invention is to provide a technique for selectively realizing a noise reduction mode and a high-speed operation mode.
【0007】[0007]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application.
【0008】すなわち、内部モジュールへ供給されるク
ランプ電圧を検出するための検出手段(R12〜R1
6)と、この検出手段の検出結果を基準電圧と比較する
ための比較手段(52)と、上記比較手段の比較結果に
基づいて、上記クランプ電圧レベルを調整するためのト
ランジスタ(Q30)と、クランプ電圧の出力ノードに
導通する外部端子とを含んで成るクランプ回路を設け
る。That is, detecting means (R12 to R1) for detecting the clamp voltage supplied to the internal module.
6) a comparing means (52) for comparing the detection result of the detecting means with a reference voltage; a transistor (Q30) for adjusting the clamp voltage level based on the comparison result of the comparing means; And a clamp circuit including an external terminal that conducts to an output node of the clamp voltage.
【0009】上記した手段によれば、クランプ回路は、
外部から供給された外部供給電圧をクランプして、内部
モジュールに供給される所定のクランプ電圧を形成す
る。このことが、低消費電力化を達成し、低ノイズ化を
達成する。上記トランジスタは、上記比較手段の比較結
果に基づいて、上記クランプ電圧レベルを調整する。上
記クランプ電圧の出力ノードに導通する外部端子に外部
供給電圧が印加されると、上記比較手段の比較結果に基
づいて上記クランプ電圧レベルが調整されて、上記クラ
ンプ回路の出力電圧は外部供給電圧レベルに等しくな
り、高速動作に有利なレベルの電圧が内部モジュールに
供給される。このことが、ノイズ低減モードと高速動作
モードとを選択的に実現する。According to the above means, the clamp circuit comprises:
An external supply voltage supplied from outside is clamped to form a predetermined clamp voltage supplied to the internal module. This achieves low power consumption and low noise. The transistor adjusts the clamp voltage level based on a comparison result of the comparison means. When an external supply voltage is applied to an external terminal conducting to the output node of the clamp voltage, the clamp voltage level is adjusted based on the comparison result of the comparison means, and the output voltage of the clamp circuit becomes the external supply voltage level. Is supplied to the internal module at a level advantageous for high-speed operation. This selectively realizes the noise reduction mode and the high-speed operation mode.
【0010】上記検出手段は、互いに直列接続された複
数の抵抗により容易に構成することができる。The detecting means can be easily constituted by a plurality of resistors connected in series to each other.
【0011】また、制御回路は、制御信号に応じて上記
複数の抵抗による分圧比を変更する。このことが、クラ
ンプ電圧レベルの調整を可能とする。このとき、上記制
御信号の論理を設定するためのレジスタ、あるいは上記
制御信号の論理を設定するためのマスクROM書き換え
層選択回路を設けることができる。Further, the control circuit changes the voltage dividing ratio by the plurality of resistors according to the control signal. This allows adjustment of the clamp voltage level. At this time, a register for setting the logic of the control signal or a mask ROM rewriting layer selection circuit for setting the logic of the control signal can be provided.
【0012】[0012]
【発明の実施の形態】図2には本発明にかかる半導体集
積回路の一例であるマイクロコンピュータが示される。FIG. 2 shows a microcomputer as an example of a semiconductor integrated circuit according to the present invention.
【0013】図2に示されるマイクロコンピュータ10
0は、特に制限されないが、公知の半導体集積回路製造
技術により、単結晶シリコン基板などの一つの半導体基
板に形成される。A microcomputer 10 shown in FIG.
Although 0 is not particularly limited, it is formed on one semiconductor substrate such as a single crystal silicon substrate by a known semiconductor integrated circuit manufacturing technique.
【0014】図2に示されるマイクロコンピュータ10
0は、チップの中央部に配置されたクランプ電圧(VC
L)供給ブロックと、それを包囲するように配置された
外部電圧(Vcc)供給ブロックとを含む。クランプ電
圧供給ブロックは、動作電圧としてクランプ電圧VCL
が供給され、外部電圧供給ブロックには、動作電圧とし
て外部電圧Vccが供給される。A microcomputer 10 shown in FIG.
0 is the clamp voltage (VC
L) includes a supply block and an external voltage (Vcc) supply block surrounding the supply block. The clamp voltage supply block has a clamp voltage VCL as an operating voltage.
Is supplied to the external voltage supply block, and an external voltage Vcc is supplied as an operation voltage.
【0015】上記クランプ電圧供給ブロックには、それ
ぞれ所定の機能を有する複数の内部モジュールが配置さ
れる。各種信号の入出力制御のためのポート(POR
T)25〜28、各種動作モード(通常動作モードや低
消費電力モードなど)の制御を行うシステムコントロー
ラ(SYSC)31、予め定められたプログラムに従っ
て演算処理を行うための中央処理装置(CPU)32、
このCPU32によってランダムアクセス可能なランダ
ム・アクセス・メモリ(RAM)33、チップ外部との
シリアル通信を可能とするシリアル・コミュニケーショ
ン・インタフェース(SCI)34、アナログ信号とデ
ィジタル信号との間の変換を行うためのA/D変換器及
びD/A変換器35、アドレス空間のバス幅及びアクセ
スステート数などのバス仕様を決定するためのバスコン
トローラ(BUSC)36、読み出し専用のリード・オ
ンリー・メモリ(ROM)37、時間計測のためのタイ
マー(TMR)38、チップ内部モジュールにクロック
信号を供給するためのクロック・パルス・ジェネレータ
(CPG)39、チップ外部からの割り込み要求に対す
る割り込み制御を行うための割り込みコントローラ(I
NT)40を含む。A plurality of internal modules each having a predetermined function are arranged in the clamp voltage supply block. Port (POR) for input / output control of various signals
T) 25 to 28, a system controller (SYSC) 31 for controlling various operation modes (such as a normal operation mode and a low power consumption mode), and a central processing unit (CPU) 32 for performing arithmetic processing according to a predetermined program. ,
A random access memory (RAM) 33 which can be randomly accessed by the CPU 32, a serial communication interface (SCI) 34 which enables serial communication with the outside of the chip, and a converter for converting between an analog signal and a digital signal. A / D converter and D / A converter 35, a bus controller (BUSC) 36 for determining bus specifications such as a bus width of an address space and the number of access states, a read-only memory (ROM) for reading only 37, a timer (TMR) 38 for measuring time, a clock pulse generator (CPG) 39 for supplying a clock signal to a module inside the chip, and an interrupt controller (IC) for controlling an interrupt request for an interrupt request from outside the chip I
NT) 40.
【0016】上記外部電圧供給ブロックには、上記クラ
ンプ電圧供給ブロックからのクランプ電圧VCLレベル
の各種信号を外部供給電圧Vccレベルに変換するため
のレベルシフタ21〜24、Vcc端子を介して供給さ
れた外部供給電圧Vccに基づいて上記クランプ電圧V
CLを形成するためのクランプ回路45、チップ外部と
のインタフェースのための入出力バッファ41〜44と
を含む。The external voltage supply block is provided with level shifters 21 to 24 for converting various signals of the clamp voltage VCL level from the clamp voltage supply block to the external supply voltage Vcc level, and an external voltage supplied via a Vcc terminal. The clamp voltage V is determined based on the supply voltage Vcc.
It includes a clamp circuit 45 for forming CL, and input / output buffers 41 to 44 for interfacing with the outside of the chip.
【0017】上記クランプ回路45は、システムコント
ローラ31からの制御信号によって動作制御される。ま
た、VCLMON端子が設けられ、上記クランプ回路4
5の出力電圧のモニタが可能とされる。The operation of the clamp circuit 45 is controlled by a control signal from the system controller 31. Further, a VCLMON terminal is provided, and the clamp circuit 4 is provided.
5 can be monitored.
【0018】図1には、上記クランプ回路45の構成例
が示される。FIG. 1 shows a configuration example of the clamp circuit 45.
【0019】基準電圧を発生させるための基準電圧発生
回路51と、クランプ電圧を検出するための検出手段を
形成する複数の抵抗R12〜R15と、この抵抗R12
〜R15による検出結果と上記基準電圧とを比較する比
較手段としてのオペレーショナルアンプ(「オペアン
プ」と略記する)52と、このオペアンプ52での比較
結果に基づいてクランプ電圧レベルを調整するためのp
チャンネル型MOSトランジスタQ30が設けられる。A reference voltage generating circuit 51 for generating a reference voltage, a plurality of resistors R12 to R15 forming detection means for detecting a clamp voltage, and a resistor R12
An operational amplifier (abbreviated as “op-amp”) 52 as a comparing means for comparing the detection result obtained through R15 with the reference voltage, and a p for adjusting the clamp voltage level based on the comparison result of the op-amp 52.
A channel type MOS transistor Q30 is provided.
【0020】pチャンネル型MOSトランジスタQ30
のソース電極には外部供給電圧Vccが印加される。p
チャンネル型MOSトランジスタQ30のドレイン電極
は、クランプ電圧供給ブロックやpチャンネル型MOS
トランジスタQ16〜Q19のソース電極に結合され
る。pチャンネル型MOSトランジスタQ16〜Q19
のドレイン電極は、互いに直列接続された抵抗R12〜
R16の各ノードに結合されている。pチャンネル型M
OSトランジスタQ16〜Q19は制御回路66によっ
て選択的にオンされる。抵抗R15,R16の直列接続
ノードの電位が、クランプ電圧検出結果としてオペアン
プ52の反転入力端子にフィードバックされる。それに
より、オペアンプ52では、上記クランプ電圧検出結果
を基準電圧とが比較され、その比較結果に基づいてpチ
ャンネル型MOSトランジスタQ30が制御されること
により、ノードN11におけるクランプ電圧VCLの安
定化が図られる。ノードN11は、クランプ電圧VCL
の出力ノードとされ、VCLMON端子に導通される。
このVCLMON端子が設けられることにより、クラン
プ電圧をチップ外からモニタすることができる。また、
このVCLMON端子に容量C17を外付けすること
で、オペアンプ52の動作の安定化を図ることができ
る。P-channel type MOS transistor Q30
Is applied with an external supply voltage Vcc. p
The drain electrode of the channel type MOS transistor Q30 is connected to a clamp voltage supply block or a p-channel type MOS transistor.
Coupled to the source electrodes of transistors Q16-Q19. P-channel type MOS transistors Q16 to Q19
Are connected to the resistors R12 to R12 connected in series with each other.
It is connected to each node of R16. p-channel type M
The OS transistors Q16 to Q19 are selectively turned on by the control circuit 66. The potential of the series connection node of the resistors R15 and R16 is fed back to the inverting input terminal of the operational amplifier 52 as a clamp voltage detection result. Thereby, in the operational amplifier 52, the clamp voltage detection result is compared with the reference voltage, and the p-channel MOS transistor Q30 is controlled based on the comparison result, thereby stabilizing the clamp voltage VCL at the node N11. Can be The node N11 is connected to the clamp voltage VCL
, And is conducted to the VCLMON terminal.
By providing the VCLMON terminal, the clamp voltage can be monitored from outside the chip. Also,
By externally connecting the capacitor C17 to the VCLMON terminal, the operation of the operational amplifier 52 can be stabilized.
【0021】また、上記オペアンプ52にバイアス電圧
を供給するためのバイアス回路50が設けられる。A bias circuit 50 for supplying a bias voltage to the operational amplifier 52 is provided.
【0022】上記クランプ回路45は、システムコント
ローラ31から出力される制御信号SIG20〜SIG
22によって動作制御される。制御信号SIG20の論
理を反転するためのインバータ63が設けられ、このイ
ンバータ63を介して制御信号SIG20が各部に供給
される。The clamp circuit 45 includes control signals SIG20 to SIG output from the system controller 31.
The operation is controlled by 22. An inverter 63 for inverting the logic of the control signal SIG20 is provided, and the control signal SIG20 is supplied to each unit via the inverter 63.
【0023】各部の詳細な構成について説明する。The detailed configuration of each unit will be described.
【0024】オペアンプ52は次のように構成される。The operational amplifier 52 is configured as follows.
【0025】デプレションタイプのnチャンネル型MO
SトランジスタQ22と、同じくデプレションタイプの
nチャンネル型MOSトランジスタQ26とが差動結合
される。nチャンネル型MOSトランジスタQ22のゲ
ート電極からこのオペアンプ52の非反転入力端子が引
き出される。この非反転入力端子には、上記基準電圧発
生回路51で発生された基準電圧が供給される。nチャ
ンネル型MOSトランジスタQ26のゲート電極は、こ
のオペアンプの反転入力端子が引き出される。この反転
入力端子には、上記抵抗R15,R16の直列接続ノー
ドの電位が供給される。nチャンネル型MOSトランジ
スタQ22,Q26のソース電極は、nチャンネル型M
OSトランジスタQ23を介してグランドGNDに結合
される。nチャンネル型MOSトランジスタQ23は、
上記バイアス回路50から出力されたバイアス電圧によ
ってバイアスされることで定電流源として機能する。n
チャンネル型MOSトランジスタQ22のドレイン電極
には、pチャンネル型MOSトランジスタQ24を介し
て外部供給電圧Vccが供給される。nチャンネル型M
OSトランジスタQ26のドレイン電極には、上記pチ
ャンネル型MOSトランジスタQ24にミラー結合され
たpチャンネル型MOSトランジスタQ25を介して外
部供給電圧Vccが供給される。pチャンネル型MOS
トランジスタQ25,Q26の直列接続箇所から差動出
力信号が得られる。この差動出力信号は後段のpチャン
ネル型MOSトランジスタQ28を介して出力される。
pチャンネル型MOSトランジスタQ28のソース電極
には外部供給電圧Vccが印加される。pチャンネル型
MOSトランジスタQ28のドレイン電極は、nチャン
ネル型MOSトランジスタQ29を介してグランドGN
Dに供給される。nチャンネル型MOSトランジスタQ
29は、上記バイアス回路50から出力されたバイアス
電圧によってバイアスされることで定電流源として機能
する。そして、オペアンプ52の動作が停止された場合
において、pチャンネル型MOSトランジスタQ28を
オフ状態に固定するためのpチャンネル型MOSトラン
ジスタQ27が設けられている。このpチャンネル型M
OSトランジスタQ27のゲート電極には、インバータ
63,65を介して制御信号SIG20が伝達されるよ
うになっている。制御信号SIG20がローレベルの場
合に、pチャンネル型MOSトランジスタQ27がオン
されて、pチャンネル型MOSトランジスタQ28のゲ
ート電極がハイレベルに固定される。また、pチャンネ
ル型MOSトランジスタQ30のゲート電極とグランド
との間にnチャンネル型MOSトランジスタQ31が設
けられており、制御信号SIG20がローレベルの場合
にこのnチャンネル型MOSトランジスタQ31がオン
されることにより、pチャンネル型MOSトランジスタ
Q30のゲート電極がローレベルに固定される。Depletion type n-channel type MO
The S transistor Q22 and the depletion type n-channel MOS transistor Q26 are differentially coupled. The non-inverting input terminal of the operational amplifier 52 is drawn from the gate electrode of the n-channel MOS transistor Q22. The reference voltage generated by the reference voltage generation circuit 51 is supplied to the non-inverting input terminal. The inverting input terminal of this operational amplifier is drawn out from the gate electrode of the n-channel MOS transistor Q26. The potential of the series connection node of the resistors R15 and R16 is supplied to this inverting input terminal. The source electrodes of the n-channel MOS transistors Q22 and Q26 are
It is coupled to ground GND via OS transistor Q23. The n-channel MOS transistor Q23 is
By being biased by the bias voltage output from the bias circuit 50, it functions as a constant current source. n
The external supply voltage Vcc is supplied to the drain electrode of the channel type MOS transistor Q22 via the p-channel type MOS transistor Q24. n-channel type M
An external supply voltage Vcc is supplied to a drain electrode of the OS transistor Q26 via a p-channel MOS transistor Q25 mirror-coupled to the p-channel MOS transistor Q24. p-channel type MOS
A differential output signal is obtained from the series connection of the transistors Q25 and Q26. This differential output signal is output via the subsequent-stage p-channel MOS transistor Q28.
An external supply voltage Vcc is applied to a source electrode of the p-channel MOS transistor Q28. The drain electrode of the p-channel MOS transistor Q28 is connected to the ground GN via the n-channel MOS transistor Q29.
D. n-channel MOS transistor Q
29 functions as a constant current source by being biased by the bias voltage output from the bias circuit 50. A p-channel MOS transistor Q27 is provided for fixing the p-channel MOS transistor Q28 to the off state when the operation of the operational amplifier 52 is stopped. This p-channel type M
The control signal SIG20 is transmitted to the gate electrode of the OS transistor Q27 via the inverters 63 and 65. When the control signal SIG20 is at the low level, the p-channel MOS transistor Q27 is turned on, and the gate electrode of the p-channel MOS transistor Q28 is fixed at the high level. An n-channel MOS transistor Q31 is provided between the gate electrode of the p-channel MOS transistor Q30 and the ground. When the control signal SIG20 is at a low level, the n-channel MOS transistor Q31 is turned on. As a result, the gate electrode of the p-channel MOS transistor Q30 is fixed at a low level.
【0026】上記制御回路66は次のように構成され
る。The control circuit 66 is configured as follows.
【0027】3入力のナンドゲート53,55,57,
60が設けられる。ナンドゲート53は、インバータ6
3,64を介して伝達された制御信号SIG20と、制
御信号SIG21,SIG22とのナンド論理を得る。
このナンド論理がpチャンネル型MOSトランジスタQ
16のゲート電極に伝達される。制御信号SIG21の
論理を反転するためのインバータ54が設けられ、ナン
ドゲート55は、このインバータ54の出力信号と、イ
ンバータ64の出力信号と、制御信号SIG22とのナ
ンド論理を得る。このナンド論理がpチャンネル型MO
SトランジスタQ17のゲート電極に伝達される。制御
信号SIG21の論理を反転するためのインバータ58
と、制御信号SIG22の論理を反転するためのインバ
ータ59が設けられ、ナンドゲート60は、このインバ
ータ58,59,64の各出力信号のナンド論理を得
る。このナンド論理がpチャンネル型MOSトランジス
タQ19のゲート電極に伝達される。The three-input NAND gates 53, 55, 57,
60 are provided. The NAND gate 53 is connected to the inverter 6
The NAND logic of the control signal SIG20 transmitted through the control signals 3 and 64 and the control signals SIG21 and SIG22 is obtained.
This NAND logic is a p-channel MOS transistor Q
It is transmitted to 16 gate electrodes. An inverter 54 for inverting the logic of the control signal SIG21 is provided. The NAND gate 55 obtains a NAND logic of the output signal of the inverter 54, the output signal of the inverter 64, and the control signal SIG22. This NAND logic is a p-channel type MO
The signal is transmitted to the gate electrode of S transistor Q17. Inverter 58 for inverting the logic of control signal SIG21
And an inverter 59 for inverting the logic of the control signal SIG22. The NAND gate 60 obtains the NAND logic of each output signal of the inverters 58, 59, 64. This NAND logic is transmitted to the gate electrode of p-channel MOS transistor Q19.
【0028】バイアス回路50は次のように構成され
る。The bias circuit 50 is configured as follows.
【0029】デプレションタイプのnチャンネル型MO
SトランジスタQ1,Q2が直列接続され、それに、p
チャンネル型MOSトランジスタQ3が直列接続され
る。pチャンネル型MOSトランジスタQ5にnチャン
ネル型MOSトランジスタQ6が直列接続される。pチ
ャンネル型MOSトランジスタQ3にpチャンネル型M
OSトランジスタQ5がミラー結合され、nチャンネル
型MOSトランジスタQ6にnチャンネル型MOSトラ
ンジスタQ2がミラー結合される。pチャンネル型MO
SトランジスタQ3,Q5のソース電極には、pチャン
ネル型MOSトランジスタQ4を介して外部供給電圧V
ccが供給されるようになっている。このpチャンネル
型MOSトランジスタQ4のゲート電極には、制御信号
SIG20がインバータ63を介して伝達される。Depletion type n-channel type MO
S transistors Q1 and Q2 are connected in series, and p
A channel type MOS transistor Q3 is connected in series. An n-channel MOS transistor Q6 is connected in series to the p-channel MOS transistor Q5. The p-channel type MOS transistor Q3 has a p-channel type M
The OS transistor Q5 is mirror-coupled, and the n-channel MOS transistor Q2 is mirror-coupled to the n-channel MOS transistor Q6. p-channel type MO
The external supply voltage V is applied to the source electrodes of the S transistors Q3 and Q5 via the p-channel MOS transistor Q4.
cc is supplied. The control signal SIG20 is transmitted to the gate electrode of the p-channel MOS transistor Q4 via the inverter 63.
【0030】基準電圧発生回路51は次のように構成さ
れる。The reference voltage generating circuit 51 is configured as follows.
【0031】pチャンネル型MOSトランジスタQ1
2、nチャンネル型MOSトランジスタQ11,Q1
0,Q8が直列接続される。nチャンネル型MOSトラ
ンジスタQ10,Q11はデプレションタイプとされ
る。pチャンネル型MOSトランジスタQ12,Q13
のソース電極には外部供給電圧Vccが印加される。p
チャンネル型MOSトランジスタQ13は、pチャンネ
ル型MOSトランジスタQ12にミラー結合され、nチ
ャンネル型MOSトランジスタQ11は、nチャンネル
型MOSトランジスタQ14にミラー結合される。pチ
ャンネル型MOSトランジスタQ13とnチャンネル型
MOSトランジスタQ14との直列接続箇所から、この
基準電圧発生回路51の出力ノードN2が引き出され
る。この出力ノードN2に、外部供給電圧Vccを供給
するためのpチャンネル型MOSトランジスタQ15が
設けられる。このpチャンネル型MOSトランジスタQ
15、nチャンネル型MOSトランジスタQ8,Q9の
ゲート電極には、制御信号SIG20による動作制御を
可能とするため、制御信号SIG20がインバータ6
3,66を介して伝達される。P-channel type MOS transistor Q1
2, n-channel type MOS transistors Q11, Q1
0 and Q8 are connected in series. The n-channel type MOS transistors Q10 and Q11 are of a depletion type. p-channel type MOS transistors Q12, Q13
Is applied with an external supply voltage Vcc. p
Channel MOS transistor Q13 is mirror-coupled to p-channel MOS transistor Q12, and n-channel MOS transistor Q11 is mirror-coupled to n-channel MOS transistor Q14. An output node N2 of the reference voltage generation circuit 51 is drawn out from a series connection of the p-channel MOS transistor Q13 and the n-channel MOS transistor Q14. This output node N2 is provided with a p-channel MOS transistor Q15 for supplying external supply voltage Vcc. This p-channel type MOS transistor Q
15. The control signal SIG20 is applied to the gate electrodes of the n-channel MOS transistors Q8 and Q9 so that the control signal SIG20 can be controlled by the control signal SIG20.
3, 66.
【0032】次に、動作を説明する。Next, the operation will be described.
【0033】図3には、動作モード真理値表が示され
る。FIG. 3 shows an operation mode truth table.
【0034】図3に示されるように、制御信号SIG2
0がロー(0)レベルの場合は、低消費電力モードであ
り、インバータ63の出力論理がハイレベルとされるこ
とで、nチャンネル型MOSトランジスタQ7がオンさ
れるので、オペアンプ52におけるnチャンネル型MO
SトランジスタQ23,Q29がオフされることで、オ
ペアンプ52の動作が停止される(OFF)。つまり、
このモードでは、クランプ動作が行われない。故に、ク
ランプ電圧供給ブロックにおける各モジュールには、外
部供給電圧Vccが印加される。制御信号SIG20が
ローレベルの場合、オペアンプ52では、pチャンネル
型MOSトランジスタQ27がオンされ、pチャンネル
型MOSトランジスタQ28のゲート電極がハイレベル
に固定される。このように、制御信号SIG20がロー
(0)レベルの場合には、貫通電流パスを有する回路
(バイアス回路50、基準電圧発生回路51及びオペア
ンプ52)の動作が停止されることにより消費電流の低
減化が図られる。As shown in FIG. 3, the control signal SIG2
When 0 is at the low (0) level, the operation mode is the low power consumption mode. When the output logic of the inverter 63 is set to the high level, the n-channel MOS transistor Q7 is turned on. MO
When the S transistors Q23 and Q29 are turned off, the operation of the operational amplifier 52 is stopped (OFF). That is,
In this mode, no clamping operation is performed. Therefore, the external supply voltage Vcc is applied to each module in the clamp voltage supply block. When the control signal SIG20 is at the low level, in the operational amplifier 52, the p-channel MOS transistor Q27 is turned on, and the gate electrode of the p-channel MOS transistor Q28 is fixed at the high level. As described above, when the control signal SIG20 is at the low (0) level, the operation of the circuit having the through current path (the bias circuit 50, the reference voltage generation circuit 51, and the operational amplifier 52) is stopped, so that the current consumption is reduced. Is achieved.
【0035】制御信号SIG20がハイ(1)レベルの
場合は、通常動作モードであり、バイアス回路50、基
準電圧発生回路51、及びオペアンプ52が動作(O
N)状態とされる。また、nチャンネル型MOSトラン
ジスタQ31はオフ状態とされ、pチャンネル型MOS
トランジスタQ30はオン状態とされる。When the control signal SIG20 is at the high (1) level, the normal operation mode is set, and the bias circuit 50, the reference voltage generation circuit 51, and the operational amplifier 52 operate (O).
N) state. The n-channel MOS transistor Q31 is turned off, and the p-channel MOS transistor Q31 is turned off.
Transistor Q30 is turned on.
【0036】図4には、クランプ電圧制御真理値表が示
される。FIG. 4 shows a clamp voltage control truth table.
【0037】制御信号SIG20がハイレベルの状態に
おいて、制御信号SIG22がローレベル、制御信号S
IG21がローレベルのとき、pチャンネル型MOSト
ランジスタQ19が選択的にオンされる。このとき、V
CLMON端子の電圧は、ノードN2の電圧×(R15
+R16)/R16で表される。When the control signal SIG20 is at a high level, the control signal SIG22 is at a low level and the control signal S
When IG21 is at a low level, p-channel MOS transistor Q19 is selectively turned on. At this time, V
The voltage of the CLMON terminal is the voltage of the node N2 × (R15
+ R16) / R16.
【0038】制御信号SIG20がハイレベルの状態に
おいて、制御信号SIG22がローレベル、制御信号S
IG21がハイレベルのとき、pチャンネル型MOSト
ランジスタQ18が選択的にオンされる。このとき、V
CLMON端子の電圧は、ノードN2の電圧×(R14
+R15+R16)/R16で表され、上記pチャンネ
ル型MOSトランジスタQ19が選択的にオンされた場
合よりも若干高くなる。When the control signal SIG20 is at a high level, the control signal SIG22 is at a low level and the control signal S
When IG21 is at a high level, p-channel MOS transistor Q18 is selectively turned on. At this time, V
The voltage of the CLMON terminal is the voltage of the node N2 × (R14
+ R15 + R16) / R16, which is slightly higher than when the p-channel MOS transistor Q19 is selectively turned on.
【0039】制御信号SIG20がハイレベルの状態に
おいて、制御信号SIG22がハイレベル、制御信号S
IG21がローレベルのとき、pチャンネル型MOSト
ランジスタQ17がオンされる。このとき、VCLMO
N端子の電圧は、ノードN2の電圧×(R13+R14
+R15+R16)/R16で表され、上記pチャンネ
ル型MOSトランジスタQ18が選択的にオンされた場
合よりも若干高くなる。When the control signal SIG20 is at a high level, the control signal SIG22 is at a high level and the control signal S
When IG21 is at a low level, p-channel MOS transistor Q17 is turned on. At this time, VCLMO
The voltage of the N terminal is the voltage of the node N2 × (R13 + R14
+ R15 + R16) / R16, which is slightly higher than when the p-channel MOS transistor Q18 is selectively turned on.
【0040】制御信号SIG20がハイレベルの状態に
おいて、制御信号SIG22がハイレベル、制御信号S
IG21がハイレベルのとき、pチャンネル型MOSト
ランジスタQ16がオンされる。このとき、VCLMO
N端子の電圧は、ノードN2の電圧×(R12+R13
+R14+R15+R16)/R16で表され、上記p
チャンネル型MOSトランジスタQ17が選択的にオン
された場合よりも若干高くなる。When the control signal SIG20 is at a high level, the control signal SIG22 is at a high level and the control signal S
When IG21 is at high level, p-channel MOS transistor Q16 is turned on. At this time, VCLMO
The voltage of the N terminal is the voltage of the node N2 × (R12 + R13
+ R14 + R15 + R16) / R16.
This is slightly higher than when the channel type MOS transistor Q17 is selectively turned on.
【0041】このように、制御信号SIG22,SIG
21の論理の組み合わせを変更することにより、VCL
MON端子の電圧、すなわちクランプ電圧を変更するこ
とができる。As described above, the control signals SIG22, SIG
VCL by changing the combination of logics
The voltage of the MON terminal, that is, the clamp voltage can be changed.
【0042】制御信号SIG21,SIG22は、それ
ぞれ図示されないレジスタに設定される。このため、こ
のレジスタを書き換えることにより、上記制御信号SI
G21,SIG22の論理をユーザが必要に応じて適宜
に変更することができる。The control signals SIG21 and SIG22 are set in registers (not shown). Therefore, by rewriting this register, the control signal SI
The user can appropriately change the logic of G21 and SIG22 as needed.
【0043】図5には、クランプ回路45の出力電圧特
性図が示される。FIG. 5 shows an output voltage characteristic diagram of the clamp circuit 45.
【0044】例えば制御信号SIG20がハイレベルの
状態において、制御信号SIG22がローレベル、制御
信号SIG21がローレベルのとき、pチャンネル型M
OSトランジスタQ19が選択的にオンされ、VCLM
ON端子の電圧は、ノードN2の電圧×(R15+R1
6)/R16で表され、このレベルは、フィードバック
制御により、クランプ電圧供給ブロックにおける負荷変
動にかかわらず、ほぼ一定とされる(L2)。For example, when the control signal SIG22 is at a low level and the control signal SIG21 is at a low level while the control signal SIG20 is at a high level, the p-channel type M
OS transistor Q19 is selectively turned on, and VCLM
The voltage of the ON terminal is the voltage of the node N2 × (R15 + R1
6) This level is represented by / R16, and is made substantially constant by feedback control regardless of the load fluctuation in the clamp voltage supply block (L2).
【0045】それに対して、チップの外部において、外
部供給電圧Vccを得るための電源70をVCLMON
端子に結合可能なスイッチSWを設け、このスイッチS
Wをオンし、VCLMON端子を介してノード11に外
部供給電圧Vccが供給されるようにすると、そのレベ
ルが抵抗R12〜R16によって検出され、オペアンプ
52に伝達されてフィードバック制御されることによ
り、ノードN11の電圧レベルは、外部供給電圧Vcc
に等しくされる(L1)。このため、このマイクロコン
ピュータが搭載されるシステムにおいて、処理の高速化
を優先する高速動作モードと、ノイズ低減モードとを容
易に実現することができる。つまり、このマイクロコン
ピュータ100が搭載されるシステムにおいて、VCL
MON端子と電源70とを結合することにより、処理の
高速化を優先するモードが実現され、VCLMON端子
とVcc端子との結合を解除することにより、ノイズ低
減モードを実現することができる。On the other hand, outside the chip, the power supply 70 for obtaining the external supply voltage Vcc is set to VCLMON.
A switch SW that can be coupled to the terminal is provided, and this switch S
When W is turned on and the external supply voltage Vcc is supplied to the node 11 via the VCLMON terminal, the level is detected by the resistors R12 to R16, transmitted to the operational amplifier 52 and feedback-controlled, and The voltage level of N11 is equal to the external supply voltage Vcc.
(L1). Therefore, in a system in which this microcomputer is mounted, a high-speed operation mode in which high-speed processing is prioritized and a noise reduction mode can be easily realized. That is, in a system in which the microcomputer 100 is mounted, the VCL
By coupling the MON terminal and the power supply 70, a mode in which processing speed is prioritized is realized, and by releasing the coupling between the VCLMON terminal and the Vcc terminal, a noise reduction mode can be realized.
【0046】上記した例によれば、以下の作用効果を得
ることができる。According to the above-described example, the following effects can be obtained.
【0047】(1)クランプ回路45が設けられること
により、外部から供給された外部供給電圧がクランプさ
れて、内部モジュールに供給される所定のクランプ電圧
が形成されるため、低消費電力化が達成され、それによ
り低ノイズ化が達成される。pチャンネル型MOSトラ
ンジスタQ30により、上記クランプ電圧レベルが調整
されるから、クランプ電圧VCLの安定化が達成され
る。また、上記クランプ電圧の出力ノードに導通するV
CLMON端子に外部供給電圧Vccが印加されると、
上記比較手段の比較結果に基づいて上記クランプ電圧レ
ベルが調整されることから、上記クランプ回路の出力電
圧は、外部供給電圧レベルに等しくなり、高速動作に有
利なレベルの電圧が内部モジュールに供給される。この
ため、半導体集積回路の外部において、ノイズ低減モー
ドと、処理の高速化を優先する高速動作モードとの切り
換えが可能となる。(1) The provision of the clamp circuit 45 clamps an externally supplied voltage supplied from the outside and forms a predetermined clamp voltage supplied to the internal module, thereby achieving low power consumption. As a result, noise reduction is achieved. The clamp voltage level is adjusted by the p-channel MOS transistor Q30, so that the clamp voltage VCL is stabilized. In addition, V is conducted to the output node of the clamp voltage.
When the external supply voltage Vcc is applied to the CLMON terminal,
Since the clamp voltage level is adjusted based on the comparison result of the comparison means, the output voltage of the clamp circuit becomes equal to the external supply voltage level, and a voltage at a level advantageous for high-speed operation is supplied to the internal module. You. For this reason, outside the semiconductor integrated circuit, it is possible to switch between the noise reduction mode and the high-speed operation mode in which high-speed processing is prioritized.
【0048】(2)互いに直列接続された複数の抵抗R
12〜R16により容易に構成することができる。この
とき、制御信号に応じて上記複数の抵抗による分圧比を
変更するための制御回路66が設けられることにより、
クランプ電圧レベルの調整が可能とされる。(2) A plurality of resistors R connected in series to each other
It can be easily configured by 12 to R16. At this time, by providing a control circuit 66 for changing the voltage division ratio by the plurality of resistors according to the control signal,
Adjustment of the clamp voltage level is enabled.
【0049】(3)スタンバイ時などの低消費電力モー
ド時は、もともとノイズが少ないため、図3に示される
ように制御信号SIG20をローレベルとして、貫通電
流パスの動作を停止し、クランプを行わないようにす
る。貫通電流が流れなくなるため、消費電力の低減を図
る上で有利となる。(3) In a low power consumption mode such as a standby mode, noise is originally small. Therefore, as shown in FIG. 3, the control signal SIG20 is set to low level to stop the operation of the through current path and perform clamping. Not to be. Since no through current flows, this is advantageous in reducing power consumption.
【0050】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。Although the invention made by the inventor has been specifically described above, the present invention is not limited to this, and it goes without saying that various modifications can be made without departing from the gist of the invention.
【0051】例えば上記の例では、制御信号SIG2
1,SIG22を、それぞれ図示されないレジスタに設
定するようにしたが、マスクROM書き換え層によりク
ランプ電圧値を変更するようにしても良い。For example, in the above example, the control signal SIG2
1 and SIG22 are respectively set in registers (not shown), but the clamp voltage value may be changed by a mask ROM rewriting layer.
【0052】例えば図1に示されるクランプ回路におい
て、図7に示されるマスクROM書き換え層選択回路7
1を設ける。このマスクROM書き換え層選択回路71
の出力ノードN31からの出力信号は、図1に示される
クランプ回路において、制御信号SIG21,SIG2
2として各部に供給される。For example, in the clamp circuit shown in FIG. 1, the mask ROM rewriting layer selecting circuit 7 shown in FIG.
1 is provided. This mask ROM rewriting layer selection circuit 71
The output signal from the output node N31 is supplied to the control signals SIG21 and SIG2 in the clamp circuit shown in FIG.
2 is supplied to each part.
【0053】尚、マスクROMは、書き換え層工程でイ
ンプラを打つか否かでMOSトランジスタのしきい値を
変動させている。ここでは、インプラを打った場合に、
しきい値が高くなることを前提としている。In the mask ROM, the threshold value of the MOS transistor is changed depending on whether or not an implantation is performed in the rewriting layer process. Here, when you hit the implant,
It is assumed that the threshold value is high.
【0054】マスクROM書き換え層選択回路71は、
次のように構成される。The mask ROM rewriting layer selection circuit 71
It is configured as follows.
【0055】pチャンネル型MOSトランジスタQ4
0、nチャンネル型MOSトランジスタQ41,Q42
が直列接続される。pチャンネル型MOSトランジスタ
Q40のゲート電極には制御信号SIG23が入力され
る。また、nチャンネル型MOSトランジスタQ41,
Q42のゲート電極には外部供給電圧Vccが印加され
る。pチャンネル型MOSトランジスタQ43とnチャ
ンネル型MOSトランジスタQ44とが直列接続され
る。pチャンネル型MOSトランジスタQ43とnチャ
ンネル型MOSトランジスタQ44との直列接続ノード
N29の論理を反転するためのインバータ72が設けら
れ、このインバータ72の出力ノードN30の論理を反
転させるためのインバータ73が設けられる。上記ノー
ドN30の論理がpチャンネル型MOSトランジスタQ
43のゲート電極に伝達される。また、nチャンネル型
MOSトランジスタQ44のゲート電極には制御信号S
IG23が伝達される。P-channel type MOS transistor Q4
0, n channel type MOS transistors Q41, Q42
Are connected in series. The control signal SIG23 is input to the gate electrode of the p-channel MOS transistor Q40. Further, the n-channel type MOS transistor Q41,
An external supply voltage Vcc is applied to the gate electrode of Q42. A p-channel MOS transistor Q43 and an n-channel MOS transistor Q44 are connected in series. Inverter 72 for inverting the logic of node N29 connected in series between p-channel MOS transistor Q43 and n-channel MOS transistor Q44 is provided, and inverter 73 for inverting the logic of output node N30 of inverter 72 is provided. Can be The logic of the node N30 is a p-channel MOS transistor Q
The signal is transmitted to the gate electrode 43. The control signal S is applied to the gate electrode of the n-channel type MOS transistor Q44.
IG23 is transmitted.
【0056】本回路は貫通電流パスがあるため、低消費
電力モード時は、制御信号23をハイレベル(Vccレ
ベル)とし、その場合に出力ノードN31がローレベル
になるようにしている。Since the present circuit has a through current path, the control signal 23 is set to the high level (Vcc level) in the low power consumption mode, and in this case, the output node N31 is set to the low level.
【0057】nチャンネル型MOSトランジスタQ4
1,Q42のいずれかに、マスクROM書き換え層工程
でインプラを打つようにする。N-channel type MOS transistor Q4
An implant is applied to any one of Q1 and Q42 in the mask ROM rewriting layer process.
【0058】例えば、nチャンネル型MOSトランジス
タQ41にインプラを打った場合、しきい値が高くなる
ために、nチャンネル型MOSトランジスタQ41はほ
とんど電流を流さなくなる。従って、ノードN29はロ
ーレベル、ノードN30はハイレベルとなり、出力ノー
ドN31はローレベルとなる。For example, when implantation is performed on the n-channel MOS transistor Q41, the threshold value becomes high, so that almost no current flows in the n-channel MOS transistor Q41. Therefore, the node N29 goes low, the node N30 goes high, and the output node N31 goes low.
【0059】それに対して、nチャンネル型MOSトラ
ンジスタQ42にインプラを打った場合には、このnチ
ャンネル型MOSトランジスタQ42にはほとんど電流
が流れなくなり、ノードN29のレベルは、Vccレベ
ルからnチャンネル型MOSトランジスタQ41のしき
い値を差し引いた値に等しくなる。ノードN29は中間
電位となってしまうが、インバータ72のVLT(論理
しきい値)を低めに設定することにより、ノードN30
がローレベルとなり、pチャンネル型MOSトランジス
タQ43がオンされ、ノードN29がVccレベルにま
で引き上げられる。このとき、出力ノードN31はハイ
レベルとされる。On the other hand, when implantation is performed on n-channel MOS transistor Q42, almost no current flows through n-channel MOS transistor Q42, and the level of node N29 changes from Vcc level to n-channel MOS transistor Q42. It is equal to the value obtained by subtracting the threshold value of the transistor Q41. Although the node N29 has an intermediate potential, by setting the VLT (logic threshold) of the inverter 72 low, the node N30
Goes low, p-channel MOS transistor Q43 is turned on, and node N29 is pulled up to the Vcc level. At this time, the output node N31 is at a high level.
【0060】汎用品の場合は顧客によって動作周波数が
異なるので、レジスタで選択できる全てのクランプ電圧
でティスティングする必要がある。しかし、マスクRO
M版は、特定顧客向けであり、動作周波数が明確になっ
ているから、図6に示される回路を適用することによ
り、所望のクランプ電圧のみのティスティングを行えば
良い。In the case of general-purpose products, since the operating frequency differs depending on the customer, it is necessary to perform testing with all clamp voltages that can be selected by a register. However, mask RO
Since the M version is for a specific customer and has a clear operating frequency, it is sufficient to apply only the desired clamp voltage by applying the circuit shown in FIG.
【0061】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種半導体集積
回路に広く適用することができる。In the above description, the case where the invention made by the present inventor is mainly applied to a microcomputer which is the field of application as the background has been described. However, the present invention is not limited to this, and various types of semiconductor integrated circuits can be used. It can be widely applied to circuits.
【0062】本発明は、少なくとも所定の機能を有する
内部モジュールを備えることを条件に適用することがで
きる。The present invention can be applied on condition that an internal module having at least a predetermined function is provided.
【0063】[0063]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【0064】すなわち、外部から供給された外部供給電
圧をクランプして、内部モジュールに供給される所定の
クランプ電圧が形成されることにより、低消費電力化が
達成され、低ノイズ化が達成される。上記比較手段の比
較結果に基づいて、上記クランプ電圧レベルが調整され
ることにより、クランプ電圧の安定化が達成される。そ
して、上記クランプ電圧の出力ノードに導通する外部端
子に外部供給電圧が印加されると、上記比較手段の比較
結果に基づいて上記クランプ電圧レベルが調整されるこ
とから、上記クランプ回路の出力電圧は、外部供給電圧
レベルに等しくなり、高速動作に有利なレベルの電圧が
内部モジュールに供給されるため、ノイズ低減モードと
高速動作モードとを選択的に実現することができる。That is, by clamping the external supply voltage supplied from the outside and forming a predetermined clamp voltage supplied to the internal module, low power consumption and low noise are achieved. . By adjusting the clamp voltage level based on the comparison result of the comparison means, the stabilization of the clamp voltage is achieved. When an external supply voltage is applied to an external terminal conducting to the output node of the clamp voltage, the clamp voltage level is adjusted based on the comparison result of the comparison means, so that the output voltage of the clamp circuit is Since the voltage becomes equal to the external supply voltage level and is supplied to the internal module at a level advantageous for high-speed operation, the noise reduction mode and the high-speed operation mode can be selectively realized.
【図1】本発明にかかる半導体集積回路の一例であるマ
イクロコンピュータに含まれるクランプ回路の構成例回
路図である。FIG. 1 is a circuit diagram illustrating a configuration example of a clamp circuit included in a microcomputer that is an example of a semiconductor integrated circuit according to the present invention.
【図2】上記マイクロコンピュータの全体的な構成例ブ
ロック図である。FIG. 2 is a block diagram illustrating an overall configuration example of the microcomputer.
【図3】上記クランプ回路の動作モード真理値表の説明
図である。FIG. 3 is an explanatory diagram of an operation mode truth value table of the clamp circuit.
【図4】上記クランプ回路の電圧制御真理値表の説明図
である。FIG. 4 is an explanatory diagram of a voltage control truth table of the clamp circuit.
【図5】上記クランプ回路の出力電圧特性図である。FIG. 5 is an output voltage characteristic diagram of the clamp circuit.
【図6】上記クランプ回路の別の構成例における主要部
の回路図である。FIG. 6 is a circuit diagram of a main part in another configuration example of the clamp circuit.
45 クランプ回路 50 バイアス回路 51 基準電圧発生回路 52 オペアンプ 66 制御回路 100 マイクロコンピュータ Q30 pチャンネル型MOSトランジスタ 45 clamp circuit 50 bias circuit 51 reference voltage generating circuit 52 operational amplifier 66 control circuit 100 microcomputer Q30 p-channel MOS transistor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩渕 勝 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 Fターム(参考) 5F038 AV06 AV18 BB01 BB05 BB08 BG06 DF04 DF08 EZ20 5F064 BB05 BB07 BB09 BB10 BB13 BB15 BB18 BB24 BB27 BB28 BB33 CC09 CC22 FF04 FF46 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Masaru Iwabuchi 5-2-1, Kamimizuhoncho, Kodaira-shi, Tokyo F-term in Hitachi Semiconductor Group 5F038 AV06 AV18 BB01 BB05 BB08 BG06 DF04 DF08 EZ20 5F064 BB05 BB07 BB09 BB10 BB13 BB15 BB18 BB24 BB27 BB28 BB33 CC09 CC22 FF04 FF46
Claims (5)
外部から供給される電圧をクランプして上記内部モジュ
ールに供給されるクランプ電圧を形成するためのクラン
プ回路とを含む半導体集積回路であって、 上記クランプ回路は、クランプ電圧を検出するための検
出手段と、 この検出手段の検出結果を基準電圧と比較するための比
較手段と、 上記比較手段の比較結果に基づいて、上記クランプ電圧
レベルを調整するためのトランジスタと、 上記クランプ電圧の出力ノードに導通する外部端子と、 を含むことを特徴とする半導体集積回路。An internal module having a predetermined function;
A clamp circuit for clamping a voltage supplied from the outside to form a clamp voltage supplied to the internal module, wherein the clamp circuit detects a clamp voltage. A comparing means for comparing the detection result of the detecting means with a reference voltage; a transistor for adjusting the clamp voltage level based on the comparison result of the comparing means; A semiconductor integrated circuit, comprising:
数の抵抗を含んで成る請求項1記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein said detecting means includes a plurality of resistors connected in series to each other.
る分圧比を変更するための制御回路を含む請求項2記載
の半導体集積回路。3. The semiconductor integrated circuit according to claim 2, further comprising a control circuit for changing a voltage dividing ratio by said plurality of resistors according to a control signal.
ジスタを含む請求項3記載の半導体集積回路。4. The semiconductor integrated circuit according to claim 3, further comprising a register for setting a logic of said control signal.
スクROM書き換え層選択回路を含む請求項3記載の半
導体集積回路。5. The semiconductor integrated circuit according to claim 3, further comprising a mask ROM rewriting layer selection circuit for setting a logic of said control signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11098275A JP2000294736A (en) | 1999-04-06 | 1999-04-06 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11098275A JP2000294736A (en) | 1999-04-06 | 1999-04-06 | Semiconductor integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000294736A true JP2000294736A (en) | 2000-10-20 |
Family
ID=14215400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11098275A Withdrawn JP2000294736A (en) | 1999-04-06 | 1999-04-06 | Semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000294736A (en) |
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US7474143B2 (en) | 2001-04-05 | 2009-01-06 | Fujitsu Limited | Voltage generator circuit and method for controlling thereof |
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1999
- 1999-04-06 JP JP11098275A patent/JP2000294736A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US7474143B2 (en) | 2001-04-05 | 2009-01-06 | Fujitsu Limited | Voltage generator circuit and method for controlling thereof |
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