JP2000294674A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
(57)【要約】
【課題】 有機基材を用いるという伝統的な発想を捨象
し、全く新たな観点から問題の解決を図るべく、寸法安
定性や部品接続の信頼性に優れ、高放熱性、高密度配線
等が実現可能であり、電子デバイス機能部を内包・内蔵
し得る画期的な合理的・経済的な半導体装置及びその製
造方法を提供する。 【解決手段】 一方面側から他方面側に貫通する導体部
5 を有する複数のシリコン基板3 と、これらのシリコン
基板3 の間に介装され、一方面側から他方面側に貫通す
る導体部13を有する接続体9 、とを一体化して成るシリ
コン多層基板から成り、シリコン基板3 の導体部5 と、
これとは別のシリコン基板3 の導体部5 とは、接続体の
導体部13を介して電気的に連結される。シリコン基板3
には、電子デバイス機能部が形成され得る。接続体9
は、薄層状の樹脂基材フィルム、或いはガラス基材から
構成できる。
し、全く新たな観点から問題の解決を図るべく、寸法安
定性や部品接続の信頼性に優れ、高放熱性、高密度配線
等が実現可能であり、電子デバイス機能部を内包・内蔵
し得る画期的な合理的・経済的な半導体装置及びその製
造方法を提供する。 【解決手段】 一方面側から他方面側に貫通する導体部
5 を有する複数のシリコン基板3 と、これらのシリコン
基板3 の間に介装され、一方面側から他方面側に貫通す
る導体部13を有する接続体9 、とを一体化して成るシリ
コン多層基板から成り、シリコン基板3 の導体部5 と、
これとは別のシリコン基板3 の導体部5 とは、接続体の
導体部13を介して電気的に連結される。シリコン基板3
には、電子デバイス機能部が形成され得る。接続体9
は、薄層状の樹脂基材フィルム、或いはガラス基材から
構成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】部品実装用の基板として、従来は、有機
基材が用いられ、その表面には回路パターンが形成さ
れ、多種の部品が実装される。しかしながら、従来のこ
の種の基板は次のような問題があった。
基材が用いられ、その表面には回路パターンが形成さ
れ、多種の部品が実装される。しかしながら、従来のこ
の種の基板は次のような問題があった。
【０００３】
【発明が解決しようとする課題】有機基材を用いた高密
度配線では、寸法変化や作動の不安定さがあるが故に、
高密度化にも限界があり、また、部品要素間の熱膨張差
に起因する接続不良や信頼性低下、寿命等の面で解決さ
れるべき課題が多々ある。そこで、本発明においては、
有機基材を用いるという伝統的な発想を捨象し、全く新
たな観点から問題の解決を図るべく、寸法安定性が大で
あり、部品接続の信頼性に優れ、高放熱性、高密度配線
等が実現可能であり、様々の機能部ないし機能素子（電
子デバイス機能部）を内包・内蔵し得る非常に画期的で
かつ合理的・経済的な半導体装置及びその製造方法を提
供することをその課題とする。
度配線では、寸法変化や作動の不安定さがあるが故に、
高密度化にも限界があり、また、部品要素間の熱膨張差
に起因する接続不良や信頼性低下、寿命等の面で解決さ
れるべき課題が多々ある。そこで、本発明においては、
有機基材を用いるという伝統的な発想を捨象し、全く新
たな観点から問題の解決を図るべく、寸法安定性が大で
あり、部品接続の信頼性に優れ、高放熱性、高密度配線
等が実現可能であり、様々の機能部ないし機能素子（電
子デバイス機能部）を内包・内蔵し得る非常に画期的で
かつ合理的・経済的な半導体装置及びその製造方法を提
供することをその課題とする。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に本発明に係る半導体装置は、一方面側から他方面側に
貫通する導体部を有する複数のシリコン基板と、これら
のシリコン基板の間に介装され、一方面側から他方面側
に貫通する導体部を有する接続体、とを一体化して成る
シリコン多層基板から成り、シリコン基板の導体部と、
これとは別のシリコン基板の導体部とは、接続体の導体
部を介して電気的に連結されていることを構成上の特徴
とする。
に本発明に係る半導体装置は、一方面側から他方面側に
貫通する導体部を有する複数のシリコン基板と、これら
のシリコン基板の間に介装され、一方面側から他方面側
に貫通する導体部を有する接続体、とを一体化して成る
シリコン多層基板から成り、シリコン基板の導体部と、
これとは別のシリコン基板の導体部とは、接続体の導体
部を介して電気的に連結されていることを構成上の特徴
とする。
【０００５】好ましくは、少なくとも１つのシリコン基
板には、電子デバイス機能部が形成されている。好まし
くは、接続体は、薄層状の樹脂基材から成る。好ましく
は、接続体は、薄層状のガラス基材から成る。本発明に
係る半導体装置の製造方法は、シリコン基板に、一方面
側から他方面側に貫通する導体部を形成するステップ
と、接続体に、一方面側から他方面側に貫通する導体部
を形成するステップと、シリコン基板の間に接続体を介
装し、１のシリコン基板の導体部とこれとは別のシリコ
ン基板の導体部とが接続体の導体部を介して電気的に連
結されるよう、シリコン基板及び接続体を一体化するス
テップ、とを含むことを構成上の特徴とする。
板には、電子デバイス機能部が形成されている。好まし
くは、接続体は、薄層状の樹脂基材から成る。好ましく
は、接続体は、薄層状のガラス基材から成る。本発明に
係る半導体装置の製造方法は、シリコン基板に、一方面
側から他方面側に貫通する導体部を形成するステップ
と、接続体に、一方面側から他方面側に貫通する導体部
を形成するステップと、シリコン基板の間に接続体を介
装し、１のシリコン基板の導体部とこれとは別のシリコ
ン基板の導体部とが接続体の導体部を介して電気的に連
結されるよう、シリコン基板及び接続体を一体化するス
テップ、とを含むことを構成上の特徴とする。
【０００６】好ましくは、シリコン基板に導体部を形成
するステップは、シリコン基板に貫通孔を形成し、該貫
通孔に導体部材を充填すること含む。好ましくは、接続
体に導体部を形成するステップは、薄層状の樹脂基材に
貫通孔を形成し、該貫通孔に導体部材を充填することを
含む。好ましくは、接続体に導体部を形成するステップ
は、薄層状のガラス基材に貫通孔を形成し、該貫通孔に
導体部材を充填することを含む。好ましくは、シリコン
基板に、電子デバイス機能部を形成するステップを含
む。
するステップは、シリコン基板に貫通孔を形成し、該貫
通孔に導体部材を充填すること含む。好ましくは、接続
体に導体部を形成するステップは、薄層状の樹脂基材に
貫通孔を形成し、該貫通孔に導体部材を充填することを
含む。好ましくは、接続体に導体部を形成するステップ
は、薄層状のガラス基材に貫通孔を形成し、該貫通孔に
導体部材を充填することを含む。好ましくは、シリコン
基板に、電子デバイス機能部を形成するステップを含
む。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の一実施態様のシ
リコン多層基板の断面側面図であり、該基板上には、所
定電子部品Ｃが実装されている。本実施態様に係る基板
１は、導体部（導体部材が充填されたビア（via ））が
貫通形成されたシリコン基板３を複数枚（図示例では３
枚）、間に薄層状の接続体（接着剤層）９を介して積層
形成し一体化して成る多層基板である。
を参照して説明する。図１は、本発明の一実施態様のシ
リコン多層基板の断面側面図であり、該基板上には、所
定電子部品Ｃが実装されている。本実施態様に係る基板
１は、導体部（導体部材が充填されたビア（via ））が
貫通形成されたシリコン基板３を複数枚（図示例では３
枚）、間に薄層状の接続体（接着剤層）９を介して積層
形成し一体化して成る多層基板である。
【０００８】図示基板の製造工程の実際につき、代表的
な工程を抽出して描いた図２〜９を参照して詳説する。 (1) 先ず、所定形状・寸法（例えば、厚さ約０．５ｍ
ｍ、直径約２００ｍｍ）のシリコン（Si）基板３を用意
する（図２）。 (2) 次いで、例えば、放電加工（或いはイオンミリング
法、レーザー法など）により、シリコン基板３に所望形
状・寸法（例えば、直径約０．２ｍｍ）の貫通孔３ａを
複数個形成し、ウェットＯ2 気流中（例えば、約１１０
０℃）で酸化処理を行い、シリコン基板３の表面および
貫通孔の内壁に絶縁層を形成する（図３）。
な工程を抽出して描いた図２〜９を参照して詳説する。 (1) 先ず、所定形状・寸法（例えば、厚さ約０．５ｍ
ｍ、直径約２００ｍｍ）のシリコン（Si）基板３を用意
する（図２）。 (2) 次いで、例えば、放電加工（或いはイオンミリング
法、レーザー法など）により、シリコン基板３に所望形
状・寸法（例えば、直径約０．２ｍｍ）の貫通孔３ａを
複数個形成し、ウェットＯ2 気流中（例えば、約１１０
０℃）で酸化処理を行い、シリコン基板３の表面および
貫通孔の内壁に絶縁層を形成する（図３）。
【０００９】なお、シリコン基板３への絶縁層の形成方
法としては、次の２つの方法がある。すなわち、 (a）貫通孔３ａを形成したシリコン基板３を酸化処理
し、シリコン基板３の表面と貫通孔３ａの内壁にＳｉＯ
2 層を形成する方法。 (b）貫通孔３ａを形成したシリコン基板３の表面と貫通
孔３ａの内壁に、絶縁性樹脂を塗布またはスパッタによ
り絶縁性樹脂層を形成する方法、である。
法としては、次の２つの方法がある。すなわち、 (a）貫通孔３ａを形成したシリコン基板３を酸化処理
し、シリコン基板３の表面と貫通孔３ａの内壁にＳｉＯ
2 層を形成する方法。 (b）貫通孔３ａを形成したシリコン基板３の表面と貫通
孔３ａの内壁に、絶縁性樹脂を塗布またはスパッタによ
り絶縁性樹脂層を形成する方法、である。
【００１０】(3) 次いで、シリコン基板３の貫通孔３ａ
に銅粉ペーストを充填し、ドライ窒素（Ｎ2 ）中（例え
ば、約１１００℃）で加熱処理を行い、導体部５（すな
わち銅粉充填済み貫通孔３ａ）を完成させる。その後、
基板両面の研磨処理を行う（図４）。尚、シリコン基板
３のシリコン部分と導体部５との間には絶縁層（図示せ
ず）が設けられる。該絶縁層の構成材料としては、シリ
コンオキサイド、ポリイミド、ベンゾシクロブテン（Ｂ
ＣＢ）のいずれかを採用できる。該絶縁層は、少なくと
も貫通孔内壁に設ける態様と、貫通孔内壁及び基板表面
に設ける態様とが考えられ、前者の態様の場合は、絶縁
層形成後に導体部を完成させ、その後、表面研磨を行う
ことになる。
に銅粉ペーストを充填し、ドライ窒素（Ｎ2 ）中（例え
ば、約１１００℃）で加熱処理を行い、導体部５（すな
わち銅粉充填済み貫通孔３ａ）を完成させる。その後、
基板両面の研磨処理を行う（図４）。尚、シリコン基板
３のシリコン部分と導体部５との間には絶縁層（図示せ
ず）が設けられる。該絶縁層の構成材料としては、シリ
コンオキサイド、ポリイミド、ベンゾシクロブテン（Ｂ
ＣＢ）のいずれかを採用できる。該絶縁層は、少なくと
も貫通孔内壁に設ける態様と、貫通孔内壁及び基板表面
に設ける態様とが考えられ、前者の態様の場合は、絶縁
層形成後に導体部を完成させ、その後、表面研磨を行う
ことになる。
【００１１】(4) 次いで、シリコン基板３の両面に所望
の回路パターン７を形成する（図５）。この回路パター
ン７は、Ａｌ，Ｃｒ／Ｃｕ，ＴｉＷ／Ｃｕ等のスパッタ
により金属層を形成した後、エッチングを行って形成し
ても良い。回路パターン７と導体部５とは適宜接続され
る。尚、基板片面のみに回路パターンを形成する態様も
あり得ることは言うまでもない。また、貫通孔形成後
に、ＢＣＢ系樹脂によりシリコン基板の表面と貫通孔内
壁に絶縁層を形成し、次いで、銅等の無電解めっき及び
電解めっきにより導体部と平面導体層（回路パターン）
を形成する方法も採用し得る。
の回路パターン７を形成する（図５）。この回路パター
ン７は、Ａｌ，Ｃｒ／Ｃｕ，ＴｉＷ／Ｃｕ等のスパッタ
により金属層を形成した後、エッチングを行って形成し
ても良い。回路パターン７と導体部５とは適宜接続され
る。尚、基板片面のみに回路パターンを形成する態様も
あり得ることは言うまでもない。また、貫通孔形成後
に、ＢＣＢ系樹脂によりシリコン基板の表面と貫通孔内
壁に絶縁層を形成し、次いで、銅等の無電解めっき及び
電解めっきにより導体部と平面導体層（回路パターン）
を形成する方法も採用し得る。
【００１２】なお、メモリ素子等（図示せず）の形成さ
れたシリコン基板を使用する場合は、次のような形成方
法とする。すなわち、導体部５が形成されたシリコン基
板（ウエハ）にメモリ素子を形成するのであるが、この
場合、回路パターン７はメモリ素子形成時に同時にウエ
ハプロセスで形成し、導体部と導通をとる。 (5) 次いで、次の構成を有するフィルム（薄層状の接続
体）９を用意する。すなわち、銅箔（圧延銅箔もしくは
電解銅箔）１１を一方面に具えたポリイミド系（例え
ば、ポリオレフィン）熱可塑性接着剤フィルム（シー
ト）９の他方面（接着剤面）にレーザ加工（好適にはＣ
Ｏ2 、エキシマ等）によって所望形状・寸法の孔（ビ
ア）９ａを複数個形成する。この際、前記銅箔１１が底
面に露出するように孔９ａを形成する。そして、前記銅
箔１１を電極にして、電解メッキ法により、低融点金
属、例えば、融点３６０°Ｃ以下の金属（例えば、錫鉛
共晶合金( 半田) ）で該孔９ａを充填して導体部１３を
形成して成るフィルム９を用意する（図６）。尚、この
フィルム（接続体）９を構成する材料として、上記可撓
性樹脂フィルムに代えて、ガラスを用いることができ
る。その場合、導体部に対応し得るように軟化点５００
°Ｃ以下、熱膨張係数が２×１０-6〜５×１０-6である
ガラスが望ましい。
れたシリコン基板を使用する場合は、次のような形成方
法とする。すなわち、導体部５が形成されたシリコン基
板（ウエハ）にメモリ素子を形成するのであるが、この
場合、回路パターン７はメモリ素子形成時に同時にウエ
ハプロセスで形成し、導体部と導通をとる。 (5) 次いで、次の構成を有するフィルム（薄層状の接続
体）９を用意する。すなわち、銅箔（圧延銅箔もしくは
電解銅箔）１１を一方面に具えたポリイミド系（例え
ば、ポリオレフィン）熱可塑性接着剤フィルム（シー
ト）９の他方面（接着剤面）にレーザ加工（好適にはＣ
Ｏ2 、エキシマ等）によって所望形状・寸法の孔（ビ
ア）９ａを複数個形成する。この際、前記銅箔１１が底
面に露出するように孔９ａを形成する。そして、前記銅
箔１１を電極にして、電解メッキ法により、低融点金
属、例えば、融点３６０°Ｃ以下の金属（例えば、錫鉛
共晶合金( 半田) ）で該孔９ａを充填して導体部１３を
形成して成るフィルム９を用意する（図６）。尚、この
フィルム（接続体）９を構成する材料として、上記可撓
性樹脂フィルムに代えて、ガラスを用いることができ
る。その場合、導体部に対応し得るように軟化点５００
°Ｃ以下、熱膨張係数が２×１０-6〜５×１０-6である
ガラスが望ましい。
【００１３】(6) 次いで、前記フィルム（接続体）９
を、その銅箔（層）１１が外側に向くようにして（換言
すると、前記シリコン基板３に対面しないようにし
て）、シリコン基板３の対応面に対して位置合わせした
後、加熱接着する（図７）。この際、銅箔１１にアライ
メントマークを形成しておくことで位置合わせ（接着）
の精度を高められる。
を、その銅箔（層）１１が外側に向くようにして（換言
すると、前記シリコン基板３に対面しないようにし
て）、シリコン基板３の対応面に対して位置合わせした
後、加熱接着する（図７）。この際、銅箔１１にアライ
メントマークを形成しておくことで位置合わせ（接着）
の精度を高められる。
【００１４】(7) 次いで、上下両面の銅箔層１１を除去
（例えば、エッチング法により）して、ビア端面を露出
させる。その際、図２〜図５を用いて説明した一連の工
程により形成した、回路パターン７を両面に具えた基板
（３：３）を別途用意する（図８）。 (8) そして、これらの基板（３：９, ３, ９：３）を重
ね合わせて接着することにより、多層基板が出来上がる
（図９）。同じようにして、所望の層数の多層基板を形
成することができる。
（例えば、エッチング法により）して、ビア端面を露出
させる。その際、図２〜図５を用いて説明した一連の工
程により形成した、回路パターン７を両面に具えた基板
（３：３）を別途用意する（図８）。 (8) そして、これらの基板（３：９, ３, ９：３）を重
ね合わせて接着することにより、多層基板が出来上がる
（図９）。同じようにして、所望の層数の多層基板を形
成することができる。
【００１５】以上のように、本実施態様のシリコン多層
基板１は、導体部５（例えば、銅やアルミ等の導体部材
が充填されたビア（via ））が貫通形成されたシリコン
基板３を、間にフィルム（接続体）９を介して積層形成
し一体化して成る多層基板であるために、非常に高密度
な配線構造を実現できる。また、シリコン基板単体の肉
厚を非常に薄く、例えば、５０〜１００μｍ程度に薄化
できるので、全体として非常に小型・高密度である（シ
リコン多層基板）半導体装置の形成が可能である。
基板１は、導体部５（例えば、銅やアルミ等の導体部材
が充填されたビア（via ））が貫通形成されたシリコン
基板３を、間にフィルム（接続体）９を介して積層形成
し一体化して成る多層基板であるために、非常に高密度
な配線構造を実現できる。また、シリコン基板単体の肉
厚を非常に薄く、例えば、５０〜１００μｍ程度に薄化
できるので、全体として非常に小型・高密度である（シ
リコン多層基板）半導体装置の形成が可能である。
【００１６】更に、シリコン基板の基部を構成する材料
であるシリコン自体が高熱伝導率なので、基板として低
熱抵抗化（高放熱性）できるという利点がある。ところ
で、内側に位置するシリコン基板（層）に関して、該基
板の中及び／又は表面に、電子デバイス機能部（図示せ
ず）を形成することができる。具体的には、キャパシタ
ー、レジスター、インダクターなどの１以上の素子を形
成することができ、或いは、メモリー系機能素子やロジ
ック系機能素子などを形成することができる。
であるシリコン自体が高熱伝導率なので、基板として低
熱抵抗化（高放熱性）できるという利点がある。ところ
で、内側に位置するシリコン基板（層）に関して、該基
板の中及び／又は表面に、電子デバイス機能部（図示せ
ず）を形成することができる。具体的には、キャパシタ
ー、レジスター、インダクターなどの１以上の素子を形
成することができ、或いは、メモリー系機能素子やロジ
ック系機能素子などを形成することができる。
【００１７】図１０はシリコン基板にキャパシタを設け
た実施形態を示す断面図である。まず、図２〜図５に示
した方法と同様の方法によって、シリコン基板３に複数
個の貫通孔３ａを形成した後、これらの複数の貫通孔３
ａに銅粉ペーストを充填及び加熱処理して導体部５を形
成し、シリコン基板３の上下両面を研磨した後、これら
のシリコン基板３の上下両面に適宜な形状の回路パター
ン７を形成する。回路パターン７の一部は導体部５と導
通をとっている。
た実施形態を示す断面図である。まず、図２〜図５に示
した方法と同様の方法によって、シリコン基板３に複数
個の貫通孔３ａを形成した後、これらの複数の貫通孔３
ａに銅粉ペーストを充填及び加熱処理して導体部５を形
成し、シリコン基板３の上下両面を研磨した後、これら
のシリコン基板３の上下両面に適宜な形状の回路パター
ン７を形成する。回路パターン７の一部は導体部５と導
通をとっている。
【００１８】次に、シリコン基板３の上面の回路パター
ン７上に、チタン酸ストロンチウム、チタン酸鉛等の高
誘電率のチタン酸塩、又はペロブスカイトをスパッタす
ることにより、高誘電体１５を形成し、キャパシタ２
０、２１を形成する。この場合において、回路パターン
７は前述の同様にＡｌ，ＴｉＷ，Ｃｒ−Ｃｕ等をスパッ
タすることにより形成されるが、これらの例において
は、それぞれのキャパシタ２０、２１の下部電極を形成
することとなる。
ン７上に、チタン酸ストロンチウム、チタン酸鉛等の高
誘電率のチタン酸塩、又はペロブスカイトをスパッタす
ることにより、高誘電体１５を形成し、キャパシタ２
０、２１を形成する。この場合において、回路パターン
７は前述の同様にＡｌ，ＴｉＷ，Ｃｒ−Ｃｕ等をスパッ
タすることにより形成されるが、これらの例において
は、それぞれのキャパシタ２０、２１の下部電極を形成
することとなる。
【００１９】なお、キャパシタ２０の上面には上部電極
１７をＡｌ，ＴｉＷ，Ｃｒ−Ｃｕ等によりスパッタにて
形成し、この上部電極１７の一端が導体部５に接続する
ようにして、この上部電極１７と他の導体部に接続され
た下部電極（回路パターン）７との間でキャパシタ２０
の上下両電極とする。一方、キャパシタ２１の上面にも
上部電極２１を同様にＡｌ，ＴｉＷ，Ｃｒ−Ｃｕ等をス
パッタすることにより形成するが、この上部電極２１は
導体部５とは接続させず、後の工程における、積層され
る上層、即ち樹脂フィルム９の下面に形成した回路パタ
ーン（図示せず）と接続させるようにする。
１７をＡｌ，ＴｉＷ，Ｃｒ−Ｃｕ等によりスパッタにて
形成し、この上部電極１７の一端が導体部５に接続する
ようにして、この上部電極１７と他の導体部に接続され
た下部電極（回路パターン）７との間でキャパシタ２０
の上下両電極とする。一方、キャパシタ２１の上面にも
上部電極２１を同様にＡｌ，ＴｉＷ，Ｃｒ−Ｃｕ等をス
パッタすることにより形成するが、この上部電極２１は
導体部５とは接続させず、後の工程における、積層され
る上層、即ち樹脂フィルム９の下面に形成した回路パタ
ーン（図示せず）と接続させるようにする。
【００２０】いずれの場合においても、積層後は内部に
キャパシタが設けられている点を除き図９に示したもの
と同様の積層体となる。図１１〜図１３はフィルム部分
にメモリ等の半導体チップを内蔵した実施形態であっ
て、図１１は積層前の状態、図１２は積層後の状態、図
１３は更にその積層体の上下両面にシリコン基板（キャ
パシタを含む）を積層した状態をそれぞれ示す断面図で
ある。
キャパシタが設けられている点を除き図９に示したもの
と同様の積層体となる。図１１〜図１３はフィルム部分
にメモリ等の半導体チップを内蔵した実施形態であっ
て、図１１は積層前の状態、図１２は積層後の状態、図
１３は更にその積層体の上下両面にシリコン基板（キャ
パシタを含む）を積層した状態をそれぞれ示す断面図で
ある。
【００２１】この実施形態では、まず、上下の２つの樹
脂フィルム９の間にメモリ等の半導体チップ２３を搭載
し、２つの樹脂フィルム９間に積層し、内蔵する。この
ように２つの樹脂フィルム９の間に内蔵させる場合は、
薄い半導体チップとする。そして、図１３に示すよう
に、この積層体の上面には、図５に示すようなシリコン
基板を（図の例では、２層）積層し、下面には、シリコ
ン基板３、フィルム９を介して、図１０で説明したよう
な、キャパシタ２０、２１を搭載したシリコン基板３を
積層する。
脂フィルム９の間にメモリ等の半導体チップ２３を搭載
し、２つの樹脂フィルム９間に積層し、内蔵する。この
ように２つの樹脂フィルム９の間に内蔵させる場合は、
薄い半導体チップとする。そして、図１３に示すよう
に、この積層体の上面には、図５に示すようなシリコン
基板を（図の例では、２層）積層し、下面には、シリコ
ン基板３、フィルム９を介して、図１０で説明したよう
な、キャパシタ２０、２１を搭載したシリコン基板３を
積層する。
【００２２】このようにシリコン多層基板の内部に電子
デバイス機能部（素子）を内蔵させるような高密度機能
構造から成る態様も考えられることから、本願明細書で
は、これを単にシリコン多層基板と呼ぶ代わりに、より
正確と考えられる『半導体装置』という用語を使用して
いる。このような高密度機能構造の場合、基本的にいわ
ゆるシリコン・オン・シリコンという構造から形成され
ていることから、熱膨張係数の差が問題とならず、従っ
て、半導体装置全体として熱的な不都合が起きない乃至
起きにくい（高信頼性）という優れた作用効果を享受で
きる。
デバイス機能部（素子）を内蔵させるような高密度機能
構造から成る態様も考えられることから、本願明細書で
は、これを単にシリコン多層基板と呼ぶ代わりに、より
正確と考えられる『半導体装置』という用語を使用して
いる。このような高密度機能構造の場合、基本的にいわ
ゆるシリコン・オン・シリコンという構造から形成され
ていることから、熱膨張係数の差が問題とならず、従っ
て、半導体装置全体として熱的な不都合が起きない乃至
起きにくい（高信頼性）という優れた作用効果を享受で
きる。
【００２３】
【発明の効果】以上説明したように本発明によれば、寸
法安定性や部品接続の信頼性に非常に優れ、高放熱性、
高密度配線等が実現可能であり、様々の機能部ないし機
能素子（電子デバイス機能部）を内包・内蔵し得る画期
的で合理的・経済的な半導体装置及びその製造方法を提
供できる。
法安定性や部品接続の信頼性に非常に優れ、高放熱性、
高密度配線等が実現可能であり、様々の機能部ないし機
能素子（電子デバイス機能部）を内包・内蔵し得る画期
的で合理的・経済的な半導体装置及びその製造方法を提
供できる。
【図１】本発明の一実施態様のシリコン多層基板の断面
側面図である。
側面図である。
【図２】シリコン基板単体を示す断面側面図である。
【図３】貫通孔を形成したシリコン基板の断面側面図で
ある。
ある。
【図４】貫通孔に銅粉を充填したシリコン基板の断面側
面図である。
面図である。
【図５】回路パターンを形成したシリコン基板の断面側
面図である。
面図である。
【図６】接続体フィルム及びシリコン基板を示す断面側
面図である。
面図である。
【図７】接続体フィルム及びシリコン基板の接着状態を
示す断面側面図である。
示す断面側面図である。
【図８】図７のシリコン基板に対して別のシリコン基板
を上下に配置した状態を示す断面側面図である。
を上下に配置した状態を示す断面側面図である。
【図９】出来上がったシリコン多層基板の断面側面図で
ある。
ある。
【図１０】シリコン基板にキャパシタを設けた実施形態
を示す断面図である。
を示す断面図である。
【図１１】フィルム部分にメモリ等の半導体チップを内
蔵する実施形態で、積層前の状態を示す断面図である。
蔵する実施形態で、積層前の状態を示す断面図である。
【図１２】フィルム部分にメモリ等の半導体チップを内
蔵した実施形態で、積層後の状態を示す断面図である。
蔵した実施形態で、積層後の状態を示す断面図である。
【図１３】図１２に示した積層体の上下両面に更にシリ
コン基板を積層した状態を示す断面図である。
コン基板を積層した状態を示す断面図である。
１…シリコン多層基板 ３…シリコン基板 ３ａ…貫通孔 ５、１３…導体部 ７…回路パターン ９…（接続体）フィルム ９ａ…孔 １１…銅箔
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E346 AA12 AA15 AA35 AA43 BB01 BB20 CC16 CC18 DD03 DD05 DD07 EE01 EE06 EE08 FF06 FF14 FF18 FF35 FF36 FF45 GG15 GG19 GG28 HH17 HH25
Claims (9)
- 【請求項１】 一方面側から他方面側に貫通する導体部
を有する複数のシリコン基板と、これらのシリコン基板
の間に介装され、一方面側から他方面側に貫通する導体
部を有する接続体、とを一体化して成るシリコン多層基
板から成り、 シリコン基板の導体部と、これとは別のシリコン基板の
導体部とは、接続体の導体部を介して電気的に連結され
ていることを特徴とする半導体装置。 - 【請求項２】 少なくとも１つのシリコン基板には、電
子デバイス機能部が形成されていることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 接続体は、薄層状の樹脂基材から成るこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項４】 接続体は、薄層状のガラス基材から成る
ことを特徴とする請求項１記載の半導体装置。 - 【請求項５】 シリコン基板に、一方面側から他方面側
に貫通する導体部を形成するステップと、 接続体に、一方面側から他方面側に貫通する導体部を形
成するステップと、 シリコン基板の間に接続体を介装し、１のシリコン基板
の導体部とこれとは別のシリコン基板の導体部とが接続
体の導体部を介して電気的に連結されるよう、シリコン
基板及び接続体を一体化するステップ、とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項６】 シリコン基板に導体部を形成するステッ
プは、シリコン基板に貫通孔を形成し、該貫通孔に導体
部材を充填すること含むことを特徴とする請求項５記載
の製造方法。 - 【請求項７】 接続体に導体部を形成するステップは、
薄層状の樹脂基材に貫通孔を形成し、該貫通孔に導体部
材を充填することを含むことを特徴とする請求項５記載
の製造方法。 - 【請求項８】 接続体に導体部を形成するステップは、
薄層状のガラス基材に貫通孔を形成し、該貫通孔に導体
部材を充填することを含むことを特徴とする請求項５記
載の製造方法。 - 【請求項９】 シリコン基板に、電子デバイス機能部を
形成するステップを含むことを特徴とする請求項５記載
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094918A JP2000294674A (ja) | 1999-04-01 | 1999-04-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094918A JP2000294674A (ja) | 1999-04-01 | 1999-04-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294674A true JP2000294674A (ja) | 2000-10-20 |
Family
ID=14123384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11094918A Pending JP2000294674A (ja) | 1999-04-01 | 1999-04-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294674A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197733A (ja) * | 2004-01-05 | 2005-07-21 | Internatl Business Mach Corp <Ibm> | シリコン基板中のバイアを充填する方法 |
| JP2007036164A (ja) * | 2005-07-29 | 2007-02-08 | Tdk Corp | 薄膜電子部品の製造方法 |
| JP2007081053A (ja) * | 2005-09-13 | 2007-03-29 | Fujikura Ltd | 複合基板及びその製造方法、並びに電子装置 |
| JP2007080928A (ja) * | 2005-09-12 | 2007-03-29 | Sumitomo Bakelite Co Ltd | 半導体素子内臓回路基板および半導体装置 |
-
1999
- 1999-04-01 JP JP11094918A patent/JP2000294674A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197733A (ja) * | 2004-01-05 | 2005-07-21 | Internatl Business Mach Corp <Ibm> | シリコン基板中のバイアを充填する方法 |
| JP2007036164A (ja) * | 2005-07-29 | 2007-02-08 | Tdk Corp | 薄膜電子部品の製造方法 |
| JP2007080928A (ja) * | 2005-09-12 | 2007-03-29 | Sumitomo Bakelite Co Ltd | 半導体素子内臓回路基板および半導体装置 |
| JP2007081053A (ja) * | 2005-09-13 | 2007-03-29 | Fujikura Ltd | 複合基板及びその製造方法、並びに電子装置 |
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