JP2000293144A - Liquid crystal driving circuit with built-in memory and liquid crystal display device - Google Patents

Liquid crystal driving circuit with built-in memory and liquid crystal display device

Info

Publication number
JP2000293144A
JP2000293144A JP11103716A JP10371699A JP2000293144A JP 2000293144 A JP2000293144 A JP 2000293144A JP 11103716 A JP11103716 A JP 11103716A JP 10371699 A JP10371699 A JP 10371699A JP 2000293144 A JP2000293144 A JP 2000293144A
Authority
JP
Japan
Prior art keywords
address
liquid crystal
data
display
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11103716A
Other languages
Japanese (ja)
Inventor
Hiroyuki Nitta
博幸 新田
Atsuhiro Higa
淳裕 比嘉
Satoru Tsunekawa
悟 恒川
Hirobumi Koshi
博文 輿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Advanced Digital Inc
Original Assignee
Hitachi Ltd
Hitachi Video and Information System Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Video and Information System Inc filed Critical Hitachi Ltd
Priority to JP11103716A priority Critical patent/JP2000293144A/en
Publication of JP2000293144A publication Critical patent/JP2000293144A/en
Pending legal-status Critical Current

Links

Landscapes

  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

PROBLEM TO BE SOLVED: To quickly attain pattern data plotting with low power consumption, and to reduce the operation load of a CPU by providing a decode means or the like for simultaneously validating the writing of the plural memory cells of a display memory in response to an instruction from a host controller(CPU). SOLUTION: A read/write address from a CPU is inputted through a data bus 1 to a CPU interface circuit 101, and at the time of CPU display memory access, a row address 109 is selected by a selector 116 according to a row address selection signal 117. Then, a selected row address 118 is inputted to a row address decoder 125, and one of corresponding word lines 126 is selected. Thus, it is possible to perform access to the prescribed pixel of a display memory 121, and to read and write display data. Thus, the number of times of access to a liquid crystal driver LSI of the CPU is reduced so that pattern data plotting can be quickly attained with low power consumption, and the load of the CPU can be reduced.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、表示メモリ内蔵液
晶駆動回路及び表示メモリ内蔵液晶表示制御回路を用い
た液晶表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device using a liquid crystal drive circuit with a built-in display memory and a liquid crystal display control circuit with a built-in display memory.

【０００２】[0002]

【従来の技術】日立ＬＣＤコントローラ／ドライバＬＳ
Ｉデータブック（１９９７年３月株式会社日立製作所半
導体事業本部発行）のＰ からＰ 、あるいは
日立製作所半導体事業本部ホームページ（ｈｔｔｐ：／
／ｗｗｗ．ｈｉｔａｃｈｉ．ｃｏ．ｊｐ／Ｓｉｃｄ／Ｊ
ａｐａｎｅｓｅ／Ｐｒｏｄｕｃｔｓ／ｓｅｎｙｏｕ／ｌ
ｃｄ／ｌｃｄ．ｈｔｍ）に記載されている液晶ドライバ
ＨＤ６６４２０を用いた従来の液晶表示装置について、
図２２を用いて説明する。2. Description of the Related Art Hitachi LCD controller / driver LS
From P to P of I Data Book (issued by Hitachi, Ltd. Semiconductor Business Division in March 1997) or the homepage of Hitachi, Ltd. Semiconductor Business Division (http: //
/ Www. hitachi. co. jp / Sicd / J
aperture / Products / senyou / l
cd / lcd. htm), a conventional liquid crystal display device using a liquid crystal driver HD66420,
This will be described with reference to FIG.

【０００３】図２２は従来のメモリ内蔵液晶ドライバを
用いた液晶表示装置の詳細な構成図である。FIG. 22 is a detailed block diagram of a conventional liquid crystal display device using a memory built-in liquid crystal driver.

【０００４】図２２に示すように、アドレスバス１００
０と、データバス１００１と、制御信号１００２と、Ｃ
ＰＵ１００３と、メモリ１００４と、Ｉ／Ｏデバイス１
００５と、表示メモリを内蔵した液晶ドライバＬＳＩ１
００６と、液晶パネル１００７と、表示用発振回路１０
０８と、液晶ドライバの電源回路１００９と、液晶駆動
電圧１０１０と、走査選択信号１０１１と、電源電圧１
０１２と、クロック１０１３から構成される。[0004] As shown in FIG.
0, data bus 1001, control signal 1002, C
PU 1003, memory 1004, I / O device 1
005, and a liquid crystal driver LSI1 incorporating a display memory.
006, the liquid crystal panel 1007, and the display oscillation circuit 10
08, a liquid crystal driver power supply circuit 1009, a liquid crystal drive voltage 1010, a scan selection signal 1011 and a power supply voltage 1
012 and a clock 1013.

【０００５】また液晶ドライバＬＳＩ１００６は、デー
タバス１００１及び制御信号１００２を介してＣＰＵ１
００３からのコマンドを受信及びコマンドデータの入出
力を行うＣＰＵインタフェース回路１０１４と、ＣＰＵ
インタフェース回路１０１４と内部回路との内部データ
バス１０１５と、ＣＰＵ１００３の表示メモリアクセス
と描画制御に対応したアドレスを制御するアドレス管理
回路１０１６と、アドレス管理回路が出力するカラムア
ドレス１０１７と、ロウアドレス１０１８と、ＣＰＵ１
００３の表示メモリアクセスと描画制御に対応したデー
タを出力あるいは入力するデータＩ／Ｏバッファ１０１
９と、内部の各種制御信号を生成するタイミング制御回
路１０２０と、データＩ／Ｏバッファ１０１９のデータ
方向を制御するリード／ライト信号１０２１と、表示ラ
インカウンタ１０２２と、カウンタ制御信号１０２３
と、表示ラインカウンタ１０２２が生成する表示用ロウ
アドレス１０２４と、ロウアドレス１０１８と表示用ロ
ウアドレス１０２４とを選択するセレクタ１０２５と、
ロウアドレス選択信号１０２６と、選択したロウアドレ
ス１０２７と、カラムアドレスデコーダ１０２８と、カ
ラムアドレスデコーダ１０２８が生成する表示データ選
択信号１０２９と、表示メモリ１０３０と、表示メモリ
データ線１０３１と、表示メモリデータ線１０３１を選
択するＩ／Ｏセレクタ１０３２と、選択したデータを接
続するメモリデータバス１０３３と、選択したロウアド
レス１０２７からワード線を選択するロウアドレスデコ
ーダ１０３４と、ワード線１０３５と、液晶表示データ
１０３６と、液晶表示データ１０３６を取込むラッチ回
路１０３７と、タイミング制御回路１０２０が生成する
ラッチ信号１０３８と、ラッチ回路１０３７の出力する
ラッチデータ１０３９と、液晶駆動の交流化を制御する
制御信号１０４０と、ラッチデータ１０３９を駆動電圧
にする液晶駆動回路１０４１と、液晶パネルを走査する
走査回路１０４２と、走査制御信号１０４３とから構成
されている。A liquid crystal driver LSI 1006 is connected to a CPU 1 via a data bus 1001 and a control signal 1002.
CPU interface circuit 1014 for receiving a command from CPU 003 and inputting / outputting command data;
An internal data bus 1015 between the interface circuit 1014 and the internal circuit; an address management circuit 1016 for controlling an address corresponding to display memory access and drawing control of the CPU 1003; a column address 1017 output from the address management circuit; , CPU1
Data I / O buffer 101 for outputting or inputting data corresponding to display memory access and drawing control of 003
9, a timing control circuit 1020 for generating various internal control signals, a read / write signal 1021 for controlling the data direction of the data I / O buffer 1019, a display line counter 1022, and a counter control signal 1023.
A display row address 1024 generated by the display line counter 1022, a selector 1025 for selecting a row address 1018 and a display row address 1024,
Row address selection signal 1026, selected row address 1027, column address decoder 1028, display data selection signal 1029 generated by column address decoder 1028, display memory 1030, display memory data line 1031, display memory data line An I / O selector 1032 for selecting 1031; a memory data bus 1033 for connecting selected data; a row address decoder 1034 for selecting a word line from the selected row address 1027; a word line 1035; , A latch signal 1038 generated by the timing control circuit 1020, a latch data 1039 output by the latch circuit 1037, and a control signal 1040 for controlling AC switching of the liquid crystal display. , A liquid crystal drive circuit 1041 for latching data 1039 to the driving voltage, a scanning circuit 1042 scans the liquid crystal panel, and a scan control signal 1043 Metropolitan.

【０００６】次に、従来の表示動作について説明する。
図１において、表示データはＣＰＵ１００３の制御によ
り液晶ドライバＬＳＩ１００６の表示メモリ１０３０に
描画動作が行われる。ＣＰＵ１００３から液晶ドライバ
ＬＳＩ１００６への表示データの描画動作について説明
する。ＣＰＵ１００３から液晶ドライバＬＳＩ１００６
に対しデータバス１００１及び制御信号１００２を使用
して、描画対象となるメモリセルのアドレスをアドレス
管理回路１０１６に書き込む。また、ＣＰＵ１００３か
ら液晶ドライバＬＳＩ１００６に対しデータバス１００
１及び制御信号１００２を使用して、表示データをデー
タＩ／Ｏバッファ１０１９に書き込む。次に、アドレス
管理回路１０１６は書き込まれたアドレスのメモリセル
を書き込み可能にし、データＩ／Ｏバッファ１０１９が
表示データを表示メモリ１０３０に書き込む。この動作
を繰り返すことで液晶ドライバＬＳＩ１００６の表示メ
モリ１０３０の表示データを更新（描画）する。更に、
液晶ドライバＬＳＩ１００６の詳細な動作について説明
する。アドレス管理回路１０１６ではアドレスをそのア
ドレスに対応するメモリセルのアドレスに変換する。カ
ラムアドレス１０１７、ロウアドレス１０１８はメモリ
セルのアドレスに変換したアドレスである。そして、Ｃ
ＰＵ１００３からの表示メモリライトサイクルの時、セ
レクタ１０２５はアドレス管理回路１０１６からのロウ
アドレス１０１８を選択する。そして、カラムアドレス
デコーダ１０２８がカラムアドレス１０１７に対応した
Ｉ／Ｏセレクタ１０３２を有効にしデータＩ／Ｏバッフ
ァ１０１９からのライトデータをメモリセルの表示メモ
リデータ線１０３１に接続する。一方、ロウアドレスデ
コーダ１０３４は、選択したロウアドレス１０２７に対
応したワード線１０３５を選択する。これにより、所定
のアドレスにライトデータを書き込むことができ、この
動作を繰り返すことで表示データの更新（描画）を行
う。Next, a conventional display operation will be described.
In FIG. 1, a drawing operation is performed on the display data in the display memory 1030 of the liquid crystal driver LSI 1006 under the control of the CPU 1003. An operation of drawing display data from the CPU 1003 to the liquid crystal driver LSI 1006 will be described. From the CPU 1003 to the liquid crystal driver LSI 1006
Then, using the data bus 1001 and the control signal 1002, the address of the memory cell to be drawn is written in the address management circuit 1016. Also, the CPU 1003 sends the data bus 100 to the liquid crystal driver LSI 1006.
1 and the control signal 1002, the display data is written to the data I / O buffer 1019. Next, the address management circuit 1016 makes the memory cell of the written address writable, and the data I / O buffer 1019 writes the display data to the display memory 1030. By repeating this operation, the display data in the display memory 1030 of the liquid crystal driver LSI 1006 is updated (drawn). Furthermore,
The detailed operation of the liquid crystal driver LSI 1006 will be described. The address management circuit 1016 converts the address into an address of a memory cell corresponding to the address. The column address 1017 and the row address 1018 are addresses converted into the addresses of the memory cells. And C
At the time of the display memory write cycle from the PU 1003, the selector 1025 selects the row address 1018 from the address management circuit 1016. Then, the column address decoder 1028 enables the I / O selector 1032 corresponding to the column address 1017 and connects the write data from the data I / O buffer 1019 to the display memory data line 1031 of the memory cell. On the other hand, the row address decoder 1034 selects the word line 1035 corresponding to the selected row address 1027. As a result, the write data can be written to a predetermined address, and the display data is updated (drawn) by repeating this operation.

【０００７】また、液晶ドライバＬＳＩ１００６の表示
メモリ１０３０には、１画面分の表示データが保持され
ており、水平同期信号周期のラッチ信号１０３８に同期
して表示メモリ１０３０からラッチ回路１０３７に液晶
表示データ１０３６が転送され、液晶駆動回路１０４１
で表示データに対応した液晶駆動電圧１０１０が生成さ
れ、液晶パネルを駆動する。このときの表示アドレスは
表示ラインカウンタ１０２２で生成した表示用ロウアド
レス１０２４がセレクタ１０２５で選択され、順次１ラ
インの液晶表示データ１０３６がラッチ回路１０３７に
ラッチされる。走査回路１０４２ではこれに同期して、
液晶パネルの走査選択信号１０１１を１ラインずつ順次
有効にし表示を行う。The display memory 1030 of the liquid crystal driver LSI 1006 holds display data for one screen. 1036 is transferred to the liquid crystal drive circuit 1041
Generates a liquid crystal drive voltage 1010 corresponding to the display data, and drives the liquid crystal panel. As the display address at this time, the display row address 1024 generated by the display line counter 1022 is selected by the selector 1025, and the liquid crystal display data 1036 of one line is sequentially latched by the latch circuit 1037. In synchronization with this, the scanning circuit 1042
The scanning selection signal 1011 of the liquid crystal panel is sequentially enabled line by line, and display is performed.

【０００８】[0008]

【発明が解決しようとする課題】液晶ディスプレイに
は、携帯型機器へ搭載するため低電力化、小型軽量化が
望まれている。従って、これら二つの要求を満足するた
め、ＨＤ６６４２０等のように表示メモリを液晶ドライ
バＬＳＩに内蔵する液晶表示装置が採用されている。表
示メモリを液晶ドライバＬＳＩに内蔵することで表示デ
ータのメモリアクセス周波数を低速化し低消費電力化を
図っている。さらに、表示メモリを不要とし部品点数を
削減している。The liquid crystal display is required to have low power and small size and light weight to be mounted on a portable device. Therefore, in order to satisfy these two requirements, a liquid crystal display device having a display memory built in a liquid crystal driver LSI, such as the HD66420, is employed. By incorporating the display memory into the liquid crystal driver LSI, the memory access frequency of the display data is reduced to reduce power consumption. Further, the display memory is not required, and the number of components is reduced.

【０００９】しかし、前記従来の表示メモリを内蔵した
液晶ドライバＬＳＩ１００６を用いた液晶表示装置で
は、グラフィック表示に多用されるライン描画や矩形領
域の塗り潰し描画や矩形領域のパターンデータ描画を行
う場合、前記の描画動作を繰り返し行う必要がある。し
たがってＣＰＵの描画に費やす時間が増大し、このた
め、ライン描画や矩形領域の塗り潰し描画や矩形領域の
パターンデータ描画動作時の低消費電力化、高速描画動
作を困難にし、またＣＰＵの動作負荷が増大して計算能
力が低下していた。However, in the conventional liquid crystal display device using the liquid crystal driver LSI 1006 having a built-in display memory, when performing line drawing, filling in a rectangular area, and drawing pattern data in a rectangular area, which are frequently used for graphic display, Need to be repeated. Therefore, the time spent by the CPU for drawing increases, which makes it difficult to reduce the power consumption and the high-speed drawing operation when performing line drawing, filling drawing of a rectangular area, and pattern data drawing operation of a rectangular area. It increased and the computing power decreased.

【００１０】本発明の目的は、ライン描画や矩形領域の
塗り潰し描画や矩形領域のパターンデータ描画を低消費
電力かつ高速描画動作で行いかつＣＰＵの動作負荷を低
減する表示メモリを内蔵した液晶ドライバＬＳＩを用い
た液晶表示装置を提供するものである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a liquid crystal driver LSI with a built-in display memory for performing line drawing, filling drawing of a rectangular area, and pattern data drawing of a rectangular area with low power consumption and high speed drawing operation, and reducing the operation load of a CPU. And a liquid crystal display device using the same.

【００１１】[0011]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【００１２】すなわち本発明は、第１の態様として、複
数のデータ線及び複数の走査線の交点位置にマトリック
ス状に配列された画素部を有する液晶パネルと、前記複
数の走査線に順次電圧を印加する走査回路と、上位装置
からの表示データを受けて該表示データに対応した電圧
を前記複数のデータ線に印加する液晶駆動回路とを具備
する液晶表示装置において、前記液晶駆動回路は、前記
マトリックス状に配列された画素部に対応する表示デー
タを格納する表示メモリと、該表示メモリに対して前記
上位装置が表示データ読み出しあるいは書き込み制御を
行うとき、前記上位装置が指定したアドレスを前記表示
メモリのアドレスに変換するアドレス変換回路と、前記
アドレス変換回路が変換した前記表示メモリのアドレス
をデコードして前記表示メモリのメモリセルの読み出し
あるいは書き込みを有効にするデコード手段で前記上位
装置からの指示で前記表示メモリの複数のメモリセルを
同時に書き込み有効にするデコード手段と、ライン表示
信号に同期して、前記表示メモリの１ラインの表示デー
タを読み出す読み出し手段と、該読み出された当該液晶
駆動回路が有する出力データ線分の表示データを同時に
保持する保持手段と、該保持手段に保持された表示デー
タを前記液晶パネルの液晶印加電圧に変換して出力する
回路と、を有することを特徴とする液晶表示装置を提供
する。That is, according to a first aspect of the present invention, there is provided a liquid crystal panel having a pixel portion arranged in a matrix at intersections of a plurality of data lines and a plurality of scanning lines, and sequentially applying a voltage to the plurality of scanning lines. A liquid crystal display device comprising: a scanning circuit to be applied; and a liquid crystal driving circuit that receives display data from a higher-level device and applies a voltage corresponding to the display data to the plurality of data lines. A display memory for storing display data corresponding to pixel portions arranged in a matrix, and an address specified by the host device when the host device performs display data read or write control on the display memory. An address conversion circuit for converting the address of the display memory into an address of the display memory; Decoding means for enabling the reading or writing of the memory cells of the display memory, and decoding means for simultaneously writing and enabling a plurality of memory cells of the display memory in accordance with an instruction from the higher-level device, in synchronization with a line display signal, Reading means for reading one line of display data of the display memory; holding means for simultaneously holding the read display data for the output data lines of the liquid crystal drive circuit; and display data held by the holding means. And a circuit for converting the voltage into a voltage applied to a liquid crystal of the liquid crystal panel and outputting the converted voltage.

【００１３】また、前記液晶駆動回路は、前記上位装置
からの指示を保持するレジスタを有することを特徴とす
る液晶表示装置であることが、好ましい。Further, it is preferable that the liquid crystal driving circuit is a liquid crystal display device having a register for holding an instruction from the host device.

【００１４】さらにまた、前記レジスタは、前記上位装
置が表示データを書き込み制御するアドレスの範囲を保
持することを特徴とする液晶表示装置であることが好ま
しい。Further, it is preferable that the register holds a range of an address in which the higher-level device controls writing of display data.

【００１５】さらにまた、前記液晶駆動回路は、前記上
位装置からの指示で連続する複数のメモリセルのデータ
線をデータバスと接続し、一つのワード線を有効にする
前記デコード手段を有することを特徴とする液晶表示装
置であることが好ましい。Still further, the liquid crystal drive circuit includes the decoding means for connecting data lines of a plurality of memory cells continuous to a data bus in accordance with an instruction from the host device, and enabling one word line. It is preferable that the liquid crystal display device be characterized.

【００１６】さらにまた、前記液晶駆動回路は、前記上
位装置からの指示で一つのメモリセルのデータ線をデー
タバスと接続し、連続する複数のワード線を同時に有効
にする前記デコード手段を有することを特徴とする液晶
表示装置であってもよい。Still further, the liquid crystal drive circuit includes the decoding means for connecting a data line of one memory cell to a data bus in accordance with an instruction from the host device, and simultaneously enabling a plurality of continuous word lines. A liquid crystal display device characterized by the following.

【００１７】さらにまた、前記液晶駆動回路は、前記上
位装置からの指示で連続する複数のメモリセルのデータ
線をデータバスと接続し、連続する複数のワード線を同
時に有効にする前記デコード手段を有することを特徴と
する液晶表示装置であってもよい。Still further, the liquid crystal drive circuit connects the data lines of a plurality of continuous memory cells to a data bus in accordance with an instruction from the host device, and the decoding means for simultaneously enabling a plurality of continuous word lines. It may be a liquid crystal display characterized by having.

【００１８】さらにまた、前記液晶駆動回路は、前記上
位装置からの指示で連続する複数のメモリセルのデータ
線をデータバスと接続し、１本あるいは複数本のワード
線を１組として、１組のワード線を同時に有効するもの
で、１組づつ順次複数の組を有効にする前記デコード手
段を有することを特徴とする液晶表示装置であってもよ
い。Further, the liquid crystal drive circuit connects data lines of a plurality of memory cells which are continuous according to an instruction from the host device to a data bus, and sets one or a plurality of word lines as one set. The liquid crystal display device may have the decoding means for simultaneously validating a plurality of word lines and sequentially validating a plurality of groups one by one.

【００１９】また、第２の態様として、上位装置からの
表示データを液晶駆動回路の内蔵表示メモリに記憶し、
該表示メモリの表示データを液晶パネルに表示する液晶
表示装置において、前記液晶駆動回路は、液晶パネルに
おける同一Ｙ座標の２点のアドレスを前記上位装置から
指示され、２点を結ぶ線分上の画素に対応した前記表示
メモリの複数のメモリセルを同時に書き込み有効にし、
同時に同一表示データの書き込みを行うことを特徴とす
る液晶表示装置を提供する。As a second mode, display data from a host device is stored in a built-in display memory of a liquid crystal drive circuit,
In a liquid crystal display device for displaying display data of the display memory on a liquid crystal panel, the liquid crystal drive circuit is configured to specify two addresses of the same Y coordinate on the liquid crystal panel from the higher-level device, and to display an address on a line connecting the two points. A plurality of memory cells of the display memory corresponding to the pixels are simultaneously written and enabled,
Provided is a liquid crystal display device in which the same display data is simultaneously written.

【００２０】また、第３の態様として、上位装置からの
表示データを液晶駆動回路の内蔵表示メモリに記憶し、
該表示メモリの表示データを液晶パネルに表示する液晶
表示装置において、前記液晶駆動回路は、液晶パネルに
おける同一Ｘ座標の２点のアドレスを前記上位装置から
指示され、２点を結ぶ線分上の画素に対応した前記表示
メモリの複数のメモリセルを同時に書き込み有効にし、
同時に同一表示データの書き込みを行うことを特徴とす
る液晶表示装置を提供する。As a third aspect, display data from a host device is stored in a built-in display memory of a liquid crystal drive circuit,
In a liquid crystal display device for displaying display data of the display memory on a liquid crystal panel, the liquid crystal drive circuit is instructed by the host device to address two points of the same X coordinate on the liquid crystal panel, A plurality of memory cells of the display memory corresponding to the pixels are simultaneously written and enabled,
Provided is a liquid crystal display device in which the same display data is simultaneously written.

【００２１】また、第４の態様として、上位装置からの
表示データを液晶駆動回路の内蔵表示メモリに記憶し、
該表示メモリの表示データを液晶パネルに表示する液晶
表示装置において、前記液晶駆動回路は、液晶パネルに
おけるＸ座標及びＹ座標ともに異なる２点のアドレスを
前記上位装置から指示され、２点を対角頂点とした矩形
領域内の画素に対応した複数のメモリセルを同時に書き
込み有効にし、同時に同一表示データの書き込みを行う
ことを特徴とする液晶表示装置を提供する。As a fourth mode, display data from a host device is stored in a built-in display memory of a liquid crystal drive circuit,
In a liquid crystal display device for displaying the display data of the display memory on a liquid crystal panel, the liquid crystal drive circuit is instructed by the host device to address two points having different X and Y coordinates on the liquid crystal panel, and to diagonally display the two points. A liquid crystal display device characterized in that a plurality of memory cells corresponding to pixels in a rectangular region having vertices are simultaneously enabled for writing, and the same display data is simultaneously written.

【００２２】また、第５の態様として、上位装置からの
表示データを液晶駆動回路の内蔵表示メモリに記憶し、
該表示メモリの表示データを液晶パネルに表示する液晶
表示装置において、前記液晶駆動回路は、液晶パネルに
おけるＸ座標及びＹ座標ともに異なる２点のアドレスを
前記上位装置から指示され、２点を対角頂点とした矩形
領域内の画素に対応した複数のメモリセルを複数の組に
分割し、各組毎にメモリセルを同時に書き込み有効に
し、各組毎にメモリセルに同時に同一表示データの書き
込みを行うことを特徴とする液晶表示装置を提供す
る。。As a fifth mode, display data from a host device is stored in a built-in display memory of a liquid crystal drive circuit,
In a liquid crystal display device for displaying the display data of the display memory on a liquid crystal panel, the liquid crystal drive circuit is instructed by the host device to address two points having different X and Y coordinates on the liquid crystal panel, and to diagonally display the two points. A plurality of memory cells corresponding to the pixels in the rectangular area having the vertices are divided into a plurality of groups, and the memory cells are simultaneously enabled for each group, and the same display data is simultaneously written to the memory cells for each group. A liquid crystal display device is provided. .

【００２３】また、第５の態様として、複数のデータ線
及び複数の走査線の交点位置にマトリックス状に配列さ
れた画素部を有する液晶パネルと、上位装置からの表示
データを受けて該液晶パネルの表示を制御する液晶制御
回路と、前記複数の走査線に順次電圧を印加する走査回
路と、液晶制御回路の制御する表示データを受けて該表
示データに対応した電圧を前記複数のデータ線に印加す
る液晶駆動回路とを具備する液晶表示装置において、前
記液晶制御回路は、前記マトリックス状に配列された画
素部に対応する表示データを格納する表示メモリと、該
表示メモリに対して前記上位装置が表示データ読み出し
あるいは書き込み制御を行うとき、前記上位装置が指定
したアドレスを前記表示メモリのアドレスに変換するア
ドレス変換回路と、前記アドレス変換回路が変換した前
記表示メモリのアドレスをデコードして前記表示メモリ
のメモリセルの読み出しあるいは書き込みを有効にする
デコード手段で前記上位装置からの指示で前記表示メモ
リの複数のメモリセルを同時に書き込み有効にするデコ
ード手段と、ライン表示信号に同期して、前記表示メモ
リの１ラインの表示データを読み出す読み出し手段と、
該読み出された前記液晶駆動回路が有する出力データ線
分の表示データを同時に保持する保持手段と、該保持手
段に保持された表示データを前記液晶駆動回路に送信す
る送信手段と、を有することを特徴とする液晶表示装置
を提供する。According to a fifth aspect, a liquid crystal panel having pixel portions arranged in a matrix at intersections of a plurality of data lines and a plurality of scanning lines, and the liquid crystal panel receiving display data from a host device A liquid crystal control circuit that controls the display of the plurality of scanning lines, a scanning circuit that sequentially applies a voltage to the plurality of scanning lines, and receives display data controlled by the liquid crystal control circuit and applies a voltage corresponding to the display data to the plurality of data lines. A liquid crystal display device comprising: a liquid crystal drive circuit for applying a voltage; and a liquid crystal control circuit comprising: a display memory for storing display data corresponding to the pixel units arranged in a matrix; When performing display data read or write control, an address conversion circuit for converting the address specified by the higher-level device to the address of the display memory, Decoding means for decoding the address of the display memory converted by the address conversion circuit to enable reading or writing of the memory cell of the display memory, and simultaneously reading a plurality of memory cells of the display memory by an instruction from the host device. Decoding means for enabling writing, reading means for reading one line of display data of the display memory in synchronization with a line display signal,
Holding means for simultaneously holding the read display data of the output data lines of the liquid crystal driving circuit, and transmitting means for transmitting the display data held by the holding means to the liquid crystal driving circuit. A liquid crystal display device characterized by the following.

【００２４】また、前記液晶制御回路は、前記上位装置
からの指示を保持するレジスタを有することを特徴とす
る液晶表示装置であることが好ましい。Preferably, the liquid crystal control circuit has a register for holding an instruction from the host device.

【００２５】さらにまた、前記レジスタは、前記上位装
置が表示データを書き込み制御するアドレスの範囲を保
持することを特徴とする液晶表示装置であることが好ま
しい。Further, it is preferable that the register holds a range of addresses where the host device controls writing of display data.

【００２６】さらにまた、前記液晶制御回路は、前記上
位装置からの指示で連続する複数のメモリセルのデータ
線をデータバスと接続し、一つのワード線を有効にする
前記デコード手段を有することを特徴とする液晶表示装
置であることが好ましい。Further, the liquid crystal control circuit has the decoding means for connecting data lines of a plurality of continuous memory cells to a data bus in accordance with an instruction from the host device, and enabling one word line. It is preferable that the liquid crystal display device be characterized.

【００２７】さらにまた、前記液晶制御回路は、前記上
位装置からの指示で一つのメモリセルのデータ線をデー
タバスと接続し、連続する複数のワード線を同時に有効
にする前記デコード手段を有することを特徴とする液晶
表示装置であってもよい。Further, the liquid crystal control circuit has the decoding means for connecting a data line of one memory cell to a data bus in accordance with an instruction from the host device, and simultaneously enabling a plurality of continuous word lines. A liquid crystal display device characterized by the following.

【００２８】さらにまた、前記液晶制御回路は、前記上
位装置からの指示で連続する複数のメモリセルのデータ
線をデータバスと接続し、連続する複数のワード線を同
時に有効にする前記デコード手段を有することを特徴と
する液晶表示装置であってもよい。Further, the liquid crystal control circuit connects the data lines of a plurality of continuous memory cells to a data bus in accordance with an instruction from the host device, and activates the decoding means for simultaneously enabling a plurality of continuous word lines. It may be a liquid crystal display characterized by having.

【００２９】さらにまた、前記液晶制御回路は、前記上
位装置からの指示で連続する複数のメモリセルのデータ
線をデータバスと接続し、１本あるいは複数本のワード
線を１組として、１組のワード線を同時に有効するもの
で、１組づつ順次複数の組を有効にする前記デコード手
段を有することを特徴とする液晶表示装置であってもよ
い。Further, the liquid crystal control circuit connects the data lines of a plurality of continuous memory cells to a data bus in accordance with an instruction from the host device, and forms one or a plurality of word lines as one set. The liquid crystal display device may have the decoding means for simultaneously validating a plurality of word lines and sequentially validating a plurality of groups one by one.

【００３０】また、第６の態様として、上位装置からの
表示データを液晶制御回路の内蔵表示メモリに記憶し、
該表示メモリの表示データを液晶パネルに表示する液晶
表示装置において、前記液晶制御回路は、液晶パネルに
おける同一Ｙ座標の２点のアドレスを前記上位装置から
指示され、２点を結ぶ線分上の画素に対応した前記表示
メモリの複数のメモリセルを同時に書き込み有効にし、
同時に同一表示データの書き込みを行うことを特徴とす
る液晶表示装置を提供する。As a sixth aspect, display data from a host device is stored in a built-in display memory of a liquid crystal control circuit,
In a liquid crystal display device for displaying display data of the display memory on a liquid crystal panel, the liquid crystal control circuit is instructed by the host device to address two points of the same Y coordinate on the liquid crystal panel, A plurality of memory cells of the display memory corresponding to pixels are simultaneously written and enabled,
Provided is a liquid crystal display device in which the same display data is simultaneously written.

【００３１】また、第７の態様として、上位装置からの
表示データを液晶制御回路の内蔵表示メモリに記憶し、
該表示メモリの表示データを液晶パネルに表示する液晶
表示装置において、前記液晶制御回路は、液晶パネルに
おける同一Ｘ座標の２点のアドレスを前記上位装置から
指示され、２点を結ぶ線分上の画素に対応した前記表示
メモリの複数のメモリセルを同時に書き込み有効にし、
同時に同一表示データの書き込みを行うことを特徴とす
る液晶表示装置を提供する。As a seventh aspect, display data from a host device is stored in a built-in display memory of a liquid crystal control circuit,
In the liquid crystal display device for displaying the display data of the display memory on the liquid crystal panel, the liquid crystal control circuit is instructed by the higher-level device to address two points of the same X coordinate on the liquid crystal panel. A plurality of memory cells of the display memory corresponding to the pixels are simultaneously written and enabled,
Provided is a liquid crystal display device in which the same display data is simultaneously written.

【００３２】また、第８の態様として、上位装置からの
表示データを液晶制御回路の内蔵表示メモリに記憶し、
該表示メモリの表示データを液晶パネルに表示する液晶
表示装置において、前記液晶制御回路は、液晶パネルに
おけるＸ座標及びＹ座標ともに異なる２点のアドレスを
前記上位装置から指示され、２点を対角頂点とした矩形
領域内の画素に対応した複数のメモリセルを同時に書き
込み有効にし、同時に同一表示データの書き込みを行う
ことを特徴とする液晶表示装置を提供する。As an eighth aspect, display data from a host device is stored in a built-in display memory of a liquid crystal control circuit.
In a liquid crystal display device for displaying the display data of the display memory on a liquid crystal panel, the liquid crystal control circuit instructs two addresses of the liquid crystal panel having different X and Y coordinates from the host device, and sets the two points as diagonal. A liquid crystal display device characterized in that a plurality of memory cells corresponding to pixels in a rectangular region having vertices are simultaneously enabled for writing, and the same display data is simultaneously written.

【００３３】また、第８の態様として、上位装置からの
表示データを液晶制御回路の内蔵表示メモリに記憶し、
該表示メモリの表示データを液晶パネルに表示する液晶
表示装置において、前記液晶制御回路は、液晶パネルに
おけるＸ座標及びＹ座標ともに異なる２点のアドレスを
前記上位装置から指示され、２点を対角頂点とした矩形
領域内の画素に対応した複数のメモリセルを複数の組に
分割し、各組毎にメモリセルを同時に書き込み有効に
し、各組毎にメモリセルに同時に同一表示データの書き
込みを行うことを特徴とする液晶表示装置を提供する。As an eighth aspect, display data from a host device is stored in a built-in display memory of a liquid crystal control circuit,
In a liquid crystal display device for displaying the display data of the display memory on a liquid crystal panel, the liquid crystal control circuit instructs two addresses of the liquid crystal panel having different X and Y coordinates from the host device, and sets the two points as diagonal. A plurality of memory cells corresponding to the pixels in the rectangular area having the vertices are divided into a plurality of groups, and the memory cells are simultaneously enabled for each group, and the same display data is simultaneously written to the memory cells for each group. A liquid crystal display device is provided.

【００３４】また、第９の態様として、上位装置からの
表示データを表示メモリに記憶し、該表示メモリの表示
データを液晶パネルに表示する液晶表示装置において、
前記上位装置は、表示データをＮサイクル（Ｎは自然
数）にわたって前記液晶表示装置に指示し、さらに前記
指示する表示データよりも大きい容量の書き込み対象範
囲を前記液晶表示装置に指示するものであり、前記液晶
表示装置は、Ｎサイクルにわたって指示される表示デー
タで、書き込み対象範囲のメモリセルをＮ組に分割して
１組づつＮサイクルにわたって書き込み、書き込み対象
範囲のメモリセルと同容量の表示データを書き込みする
ときのサイクル数よりも少ないサイクル数で書き込み対
象範囲のメモリセルに書き込みすることを特徴とする液
晶表示装置を提供する。According to a ninth aspect, in a liquid crystal display device which stores display data from a host device in a display memory and displays the display data of the display memory on a liquid crystal panel,
The higher-level device instructs the liquid crystal display device to display data over N cycles (N is a natural number), and further instructs the liquid crystal display device to write a range to be written having a larger capacity than the indicated display data. The liquid crystal display device divides a memory cell in a writing target range into N sets with display data instructed over N cycles, writes each set in N cycles, and displays display data having the same capacity as the memory cells in the writing target range. A liquid crystal display device characterized in that data is written to a memory cell in a writing target range with a smaller number of cycles than the number of cycles at the time of writing.

【００３５】[0035]

【発明の実施の形態】（第１の実施の形態）以下、図１
から図９を用いて、本発明の一実施形態による液晶表示
装置の構成及び動作について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) FIG.
The configuration and operation of the liquid crystal display device according to one embodiment of the present invention will be described with reference to FIGS.

【００３６】最初に、図１を用いて、本実施形態による
液晶表示装置の全体構成について説明する。First, the overall configuration of the liquid crystal display device according to the present embodiment will be explained with reference to FIG.

【００３７】本実施形態による液晶表示装置は、上位制
御装置（以下ＣＰＵ）と接続するデータバス１と、ＣＰ
Ｕによる制御信号２と、表示メモリを内蔵したデータド
ライバＬＳＩ３−１から３−４と、走査回路４と、液晶
パネル５と、表示用発振回路６と、液晶ドライバの電源
回路７と、データドライバＬＳＩ３−１から３−４が液
晶パネル５に出力する表示データに対応した液晶駆動電
圧８−１から８−４と、走査回路４が液晶パネル５に出
力する走査選択信号９と、表示用発振回路６が出力する
クロック１０と、液晶ドライバの電源回路７が生成する
走査回路４用の電源電圧１１と、データドライバＬＳＩ
３−１から３−４用の電源電圧１２と、データドライバ
ＬＳＩ３−１から３−４の配置位置を示す制御信号１３
−１から１３−４と、表示制御信号１４とから構成され
ている。The liquid crystal display device according to the present embodiment includes a data bus 1 connected to a host control device (hereinafter referred to as a CPU),
U, a data driver LSI 3-1 to 3-4 including a display memory, a scanning circuit 4, a liquid crystal panel 5, a display oscillation circuit 6, a liquid crystal driver power supply circuit 7, a data driver Liquid crystal driving voltages 8-1 to 8-4 corresponding to display data output from the LSIs 3-1 to 3-4 to the liquid crystal panel 5, a scanning selection signal 9 output from the scanning circuit 4 to the liquid crystal panel 5, and display oscillation A clock 10 output by the circuit 6, a power supply voltage 11 for the scanning circuit 4 generated by the power supply circuit 7 of the liquid crystal driver, and a data driver LSI
A power supply voltage 12 for 3-1 to 3-4 and a control signal 13 indicating an arrangement position of the data driver LSIs 3-1 to 3-4
-1 to 13-4 and a display control signal 14.

【００３８】またデータドライバＬＳＩ３−１から３−
４は、データバス１及び制御信号２を介してＣＰＵから
のコマンドを受信及びコマンドデータの入出力を行うＣ
ＰＵインタフェース回路１０１と、ＣＰＵインタフェー
ス回路１０１と内部回路との内部データバス１０２と、
描画設定レジスタ１０３と、描画設定レジスタ１０３が
出力する描画用アドレス１０４と、描画用データ１０５
と、描画制御信号１０６と、ＣＰＵの表示メモリアクセ
スと描画制御に対応したアドレスを制御するアドレス管
理回路１０７と、アドレス管理回路１０７が出力するカ
ラムアドレス１０８と、ロウアドレス１０９と、ＣＰＵ
の表示メモリアクセスと描画制御に対応したデータを出
力あるいは入力するデータＩ／Ｏバッファ１１０と、表
示制御信号１４から内部の各種制御信号を生成するタイ
ミング制御回路１１１と、データＩ／Ｏバッファ１１０
のデータ方向を制御するリード／ライト信号１１２と、
表示ラインカウンタ１１３と、カウンタ制御信号１１４
と、表示ラインカウンタ１１３が生成する表示用ロウア
ドレス１１５と、ロウアドレス１０９と表示用ロウアド
レス１１５とを選択するセレクタ１１６と、ロウアドレ
ス選択信号１１７と、選択したロウアドレス１１８と、
カラムアドレスデコーダ１１９と、カラムアドレスデコ
ーダ１１９が生成する表示データ選択信号１２０と、表
示メモリ１２１と、表示メモリデータ線１２２と、表示
メモリデータ線１２２を選択するＩ／Ｏセレクタ１２３
と、選択したデータを接続するメモリデータバス１２４
と、選択したロウアドレス１１８からワード線を選択す
るロウアドレスデコーダ１２５と、ワード線１２６と、
液晶表示データ１２７と、液晶表示データ１２７を取込
むラッチ回路１２８と、タイミング制御回路１１１が生
成するラッチ信号１２９と、ラッチ回路１２８の出力す
るラッチデータ１３０と、液晶駆動の交流化を制御する
制御信号１３１と、ラッチデータ１３０を駆動電圧にす
る液晶駆動回路１３２とから構成されている。The data driver LSIs 3-1 to 3-
Reference numeral 4 denotes a C which receives a command from the CPU via the data bus 1 and the control signal 2 and inputs and outputs command data.
A PU interface circuit 101, an internal data bus 102 between the CPU interface circuit 101 and the internal circuit,
A drawing setting register 103, a drawing address 104 output by the drawing setting register 103, and drawing data 105
A drawing control signal 106, an address management circuit 107 for controlling an address corresponding to display memory access and drawing control of the CPU, a column address 108 output by the address management circuit 107, a row address 109,
A data I / O buffer 110 for outputting or inputting data corresponding to the display memory access and the drawing control, a timing control circuit 111 for generating various internal control signals from the display control signal 14, and a data I / O buffer 110
A read / write signal 112 for controlling the data direction of
Display line counter 113 and counter control signal 114
A display row address 115 generated by the display line counter 113, a selector 116 for selecting the row address 109 and the display row address 115, a row address selection signal 117, a selected row address 118,
A column address decoder 119, a display data selection signal 120 generated by the column address decoder 119, a display memory 121, a display memory data line 122, and an I / O selector 123 for selecting the display memory data line 122.
And a memory data bus 124 for connecting the selected data.
A row address decoder 125 for selecting a word line from the selected row address 118, a word line 126,
Liquid crystal display data 127, a latch circuit 128 for taking in the liquid crystal display data 127, a latch signal 129 generated by the timing control circuit 111, a latch data 130 output from the latch circuit 128, and a control for controlling AC switching of liquid crystal driving It comprises a signal 131 and a liquid crystal drive circuit 132 for setting the latch data 130 to a drive voltage.

【００３９】図１及び図２、図３を用いて、本実施形態
による液晶表示装置の全体的な動作について説明する。
以下、ｈは１６進数を示す。またｂは２進数を示す。ｈ
及びｂが記されていない数字は１０進数とする。図１に
おいて、データドライバＬＳＩ３−１から３−４は出力
数が１６０本であり、１出力につき４階調を表現し、２
４０ラインの表示データを保持するものとする。このた
め、１６０画素×２４０ラインの液晶パネルを駆動する
ことができる。また、液晶パネル５は３２０画素×４８
０ラインとし、データドライバＬＳＩを４つ用い、上下
２４０ラインの２画面駆動となる。また、本データドラ
イバＬＳＩの表示メモリへのランダムアクセスライト／
リード動作は、コマンドインタフェースとする。さらに
また、データバス１及び内部データバス１０２は８ビッ
トとする。図２に表示メモリ１２１のアドレスマップと
液晶パネルの各画素との対応を示す。表示メモリのアド
レスは、液晶パネルの左上画素をアドレス００ｈ番地と
し、横４画素／アドレス構成になっている（以下、複数
画素／アドレス構成をパックドアドレス方式と呼ぶ）。
出力数が１６０本であることから、データドライバＬＳ
Ｉ３−１の第１ラインのアドレスは、００００ｈ番地か
ら、００２７ｈ番地が割り当てられ、データドライバＬ
ＳＩ３−３の第１ラインのアドレスは、００２８ｈ番地
から、００４Ｆｈ番地が割り当てられ、第２ラインは第
１ラインのアドレスに＋８０ｈ番地加算したアドレスが
割り当てられている。The overall operation of the liquid crystal display device according to the present embodiment will be explained with reference to FIGS. 1, 2 and 3.
Hereinafter, h indicates a hexadecimal number. B indicates a binary number. h
Numbers without b and b are decimal numbers. In FIG. 1, the data driver LSIs 3-1 to 3-4 have 160 outputs, represent four gradations per output, and
Assume that display data of 40 lines is held. Therefore, a liquid crystal panel having 160 pixels × 240 lines can be driven. The liquid crystal panel 5 has 320 pixels × 48 pixels.
There are 0 lines, four data driver LSIs are used, and the upper and lower 240 lines are driven on two screens. Also, random access write / write to the display memory of the data driver LSI is performed.
The read operation is a command interface. Furthermore, the data bus 1 and the internal data bus 102 are 8-bit. FIG. 2 shows the correspondence between the address map of the display memory 121 and each pixel of the liquid crystal panel. The address of the display memory is such that the upper left pixel of the liquid crystal panel is the address 00h and the horizontal address is 4 pixels / address configuration (hereinafter, the multiple pixels / address configuration is referred to as a packed address system).
Since the number of outputs is 160, the data driver LS
The address of the first line of I3-1 is assigned from address 0000h to address 0027h.
The address of the first line of SI3-3 is assigned the address 004Fh from the address 0028h, and the second line is assigned the address obtained by adding the address of the first line to the address + 80h.

【００４０】次に、ＣＰＵが表示メモリ１２１にランダ
ムにアクセスする場合のリード／ライトアクセス動作に
ついて説明する。ＣＰＵからのリード／ライトアドレス
は、データバス１を通じてＣＰＵインタフェース回路１
０１に入力され、内部データバス１０２を通じてアドレ
ス管理回路１０７に入力される。アドレス管理回路１０
７では、液晶パネルに対するそれぞれの配置位置に対応
して指定した制御信号１３−１から１３−４に基づいて
内部の表示メモリ１２１に対応したカラムアドレス１０
８及びロウアドレス１０９に変換する。カラムアドレス
１０８はカラムアドレスデコーダ１１９でデコードさ
れ、表示メモリデータ線１２２の対応するデータ線がデ
ータＩ／Ｏセレクタ１２３で選択される。ＣＰＵ表示メ
モリアクセス時にはロウアドレス選択信号１１７によ
り、ロウアドレス１０９がセレクタ１１６で選択され、
選択したロウアドレス１１８をロウアドレスデコーダ１
２５に入力して、対応するワード線１２６の１本選択さ
れる。これにより、表示メモリ１２１の所定の画素をア
クセスすることができ、表示データを読み書きすること
ができる。なお、表示メモリ１２１に保持された表示デ
ータの内の、１ライン分の液晶表示データ１２７が水平
周期のラッチ信号１２９でラッチ回路１２８にラッチさ
れ、液晶駆動回路１３２で表示データと制御信号１３１
に対応した電源電圧１２が選択され液晶パネル５に出力
される。Next, a read / write access operation when the CPU randomly accesses the display memory 121 will be described. The read / write address from the CPU is transmitted to the CPU interface circuit 1 through the data bus 1.
01 to the address management circuit 107 through the internal data bus 102. Address management circuit 10
7, the column address 10 corresponding to the internal display memory 121 based on the control signals 13-1 to 13-4 designated corresponding to the respective arrangement positions with respect to the liquid crystal panel.
8 and the row address 109. The column address 108 is decoded by a column address decoder 119, and a data line corresponding to the display memory data line 122 is selected by a data I / O selector 123. At the time of accessing the CPU display memory, the row address 109 is selected by the selector 116 by the row address selection signal 117,
The selected row address 118 is stored in the row address decoder 1
25, and one of the corresponding word lines 126 is selected. Thereby, a predetermined pixel of the display memory 121 can be accessed, and display data can be read and written. The liquid crystal display data 127 for one line of the display data held in the display memory 121 is latched by the latch circuit 128 with the latch signal 129 of the horizontal cycle, and the display data and the control signal 131 are latched by the liquid crystal drive circuit 132.
Is selected and output to the liquid crystal panel 5.

【００４１】次に、横ライン描画動作について説明す
る。横ライン描画とは、液晶パネル５の同一Ｙ座標上の
任意の２点間の画素を塗りつぶすことである。まず、横
ライン描画開始点を後述するスタートアドレス設定レジ
スタに設定し、横ライン描画終了点を後述するエンドア
ドレス設定レジスタに設定し、横ラインの色を後述する
色設定レジスタに設定する。横ライン描画開始点は、横
ライン描画終了点よりもＸ座標値が小さい点のアドレス
を設定する。表示メモリのアドレスは図２に示すように
ＥＦＣＦｈ番地まであるため、スタートアドレス及びエ
ンドアドレスは１６ビット必要になる。さらに、パック
ドアドレス方式であるため、１アドレス内の画素を指定
するための２ビットがそれぞれのアドレスとして必要と
なる。したがってスタートアドレス設定レジスタ及びエ
ンドアドレス設定レジスタはそれぞれ１８ビット必要で
ある。色設定レジスタは２ビット必要である。図３に、
各レジスタの構成を示す。ＣＰＵはまず、スタートアド
レス設定レジスタを設定する。次にエンドアドレス設定
レジスタを設定する。次に色設定レジスタを設定して、
ＣＰＵのアクセスが終わる。ここで設定したアドレス値
は、表示メモリ本来の１６ビットのアドレスをビット１
５からビット０とし、１アドレス内の画素を指定するた
めの２ビットのアドレスをビット−１からビット−２と
した。また、後述するように、設定したアドレスは、カ
ラムアドレスとロウアドレスに分割するため、ロウアド
レスに対応するアドレスのビットをスタートアドレス設
定レジスタではスタートロウアドレスＳＲＡ、エンドア
ドレス設定レジスタではエンドロウアドレスＥＲＡ、カ
ラムアドレスに対応するアドレスのビットをスタートア
ドレス設定レジスタではスタートカラムアドレスＳＣ
Ａ、エンドアドレス設定レジスタではエンドカラムアド
レスＥＣＡ、とした。その後、設定値により、アドレス
管理回路１０７及びカラムアドレスデコーダ１１９及び
ロウアドレスデコーダ１２５が表示メモリの横ライン描
画の対象となるメモリセルを書き込み有効にし、データ
Ｉ／Ｏバッファ１１０からラインの色のデータをメモリ
セルに出力する。Next, the horizontal line drawing operation will be described. The horizontal line drawing is to paint pixels between any two points on the same Y coordinate of the liquid crystal panel 5. First, a horizontal line drawing start point is set in a start address setting register described later, a horizontal line drawing end point is set in an end address setting register described later, and a color of a horizontal line is set in a color setting register described later. As the horizontal line drawing start point, an address of a point whose X coordinate value is smaller than the horizontal line drawing end point is set. Since the address of the display memory is up to the EFCFh address as shown in FIG. 2, 16 bits are required for the start address and the end address. Furthermore, because of the packed address method, two bits for specifying a pixel in one address are required for each address. Therefore, each of the start address setting register and the end address setting register requires 18 bits. The color setting register requires two bits. In FIG.
The configuration of each register is shown. First, the CPU sets a start address setting register. Next, an end address setting register is set. Next, set the color setting register,
The CPU access ends. The address value set here corresponds to the original 16-bit address of the display memory in bit 1
Bit 5 is changed to bit 0, and a 2-bit address for designating a pixel in one address is changed from bit -1 to bit -2. As will be described later, since the set address is divided into a column address and a row address, the bits of the address corresponding to the row address are set to the start row address SRA in the start address setting register and the end row address ERA in the end address setting register. The bit of the address corresponding to the column address is set in the start address setting register by the start column address SC.
A, the end address setting register is set to the end column address ECA. Thereafter, the address management circuit 107, the column address decoder 119, and the row address decoder 125 write-enable the target memory cell for horizontal line drawing of the display memory according to the set value, and write data of the line color from the data I / O buffer 110. Is output to the memory cell.

【００４２】次に、図４を用いて、アドレス管理回路１
０７の詳細な構成について説明する。図４示すように、
アドレス管理回路１０７は、ＣＰＵ表示メモリアクセス
時にＣＰＵが指定するメモリアドレス１８ビットの内の
下位９ビットのカラムアドレスを設定するカラムアドレ
スカウンタ２０１と、カラムアドレスカウンタ値２０２
と、上位９ビットのロウアドレスを設定するロウアドレ
スカウンタ２０３と、ロウアドレスカウンタ値２０４
と、ＣＰＵアクセスと描画アクセスを切り換えるセレク
タ２０５と、セレクタ２０６と、セレクタ２０７と、選
択されたカラムアドレス２０９と、ロウアドレス２１０
と、エンコーダ回路２１１と、データドライバＬＳＩ配
置位置に対応したカラムアドレス生成用のエンコード値
２１２、ロウアドレス生成用のエンコード値２１３と、
演算器２１４と、演算器２１５と、演算器２１６とを備
える。また、描画設定レジスタ１０３からの描画用アド
レス１０４はスタートカラムアドレスＳＣＡと、エンド
カラムアドレスＥＣＡと、スタートロウアドレスＳＲＡ
とから成り、カラムアドレス２０９及びカラムアドレス
１０８は、それぞれスタートカラムアドレスＳＣＡと、
エンドカラムアドレスＥＣＡから成る。Next, referring to FIG.
07 will be described in detail. As shown in FIG.
The address management circuit 107 includes a column address counter 201 for setting a lower 9-bit column address among 18 bits of a memory address designated by the CPU when accessing the CPU display memory, and a column address counter value 202.
A row address counter 203 for setting a row address of the upper 9 bits, and a row address counter value 204
Selector 205 for switching between CPU access and drawing access; selector 206; selector 207; selected column address 209;
An encoder circuit 211, an encode value 212 for generating a column address corresponding to the data driver LSI arrangement position, and an encode value 213 for generating a row address.
An arithmetic unit 214, an arithmetic unit 215, and an arithmetic unit 216 are provided. The drawing address 104 from the drawing setting register 103 includes a start column address SCA, an end column address ECA, and a start row address SRA.
And the column address 209 and the column address 108 are respectively a start column address SCA and
It consists of an end column address ECA.

【００４３】次に、アドレス管理回路１０７の動作につ
いて説明する。Next, the operation of the address management circuit 107 will be described.

【００４４】ライン描画アクセス時は、描画設定レジス
タ１０３に設定された描画用アドレス１０４の内のスタ
ートカラムアドレスＳＣＡと、描画用アドレス１０４の
内のエンドカラムアドレスＥＣＡと、描画用アドレス１
０４の内のスタートロウアドレスＳＲＡとがセレクタ２
０５と、セレクタ２０６と、セレクタ２０７とで選択さ
れる。選択されたカラムアドレス２０９は配置位置に対
応した制御信号１３に基づいてエンコードされたエンコ
ード値２１２とアドレスのビット６からビット０を演算
し、カラムアドレス１０８を生成する。ここでの演算
は、左側に配置されたデータドライバＬＳＩ３−１およ
び３−２では演算を行わず、右側に配置されたデータド
ライバＬＳＩ３−３及び３−４ではデータドライバＬＳ
Ｉ３−３の最初のアドレスである２８ｈ（０１０１００
０ｂ）をエンコード値２１２としてカラムアドレスのビ
ット６からビット０を減算する演算を行う。ビット−１
からビット−２は演算しない。なお、カラムアドレスビ
ット６からビット−２の値は、ビット６からビット０の
最大値が２７ｈ、４画素から一つを選ぶビット−１から
ビット−２の最大値が１１ｂであることから００ｈから
９Ｆｈまでの範囲にある。さらに、選択されたロウアド
レス２１０は配置位置に対応した制御信号１３に基づい
てエンコードされたエンコード値２１３とアドレスのビ
ット１５からビット７を演算し、ロウアドレス１０９を
生成する。ここでの演算は、上側に配置されたデータド
ライバＬＳＩ３−１および３−３では演算を行わず、下
側に配置されたデータドライバＬＳＩ３−２及び３−４
ではデータドライバＬＳＩ３−２の最初のアドレス７８
００ｈ（０１１１１０００００００００００ｂ）の上位
９ビットの値であるＦ０ｈ（０１１１１００００ｂ）を
減算する演算を行う。なお、ロウアドレスビット１５か
らビット７は００ｈからＥＦｈまでの範囲にある。ま
た、後述する複数のドライバＬＳＩにまたがる描画に対
応するため、演算したアドレスが、内部の表示メモリの
アドレス範囲に納まらない場合は、代わりに内部の表示
メモリのアドレスの最小値あるいは最大値を出力する。
例えば描画用アドレス１０４のエンドカラムアドレスＥ
ＣＡがデータドライバＬＳＩ３−３内の表示メモリを指
し示すとき、データドライバＬＳＩ３−１では描画用ア
ドレス１０４のエンドカラムアドレスＥＣＡが自身のエ
ンドカラムアドレスＥＣＡの最大値９Ｆｈを超えるた
め、演算器２１５で最大値の９Ｆｈを演算結果としてカ
ラムアドレス１０８のエンドカラムアドレスＥＣＡとし
て出力する。At the time of line drawing access, the start column address SCA of the drawing addresses 104 set in the drawing setting register 103, the end column address ECA of the drawing addresses 104, and the drawing address 1
04 and the start row address SRA in the selector 2
05, the selector 206, and the selector 207. The selected column address 209 calculates bit 0 from the encoded value 212 and bit 6 of the address based on the control signal 13 corresponding to the arrangement position, and generates the column address 108. The calculation here is not performed by the data drivers LSI 3-1 and 3-2 arranged on the left side, and is not performed by the data driver LSIs 3-3 and 3-4 arranged on the right side.
28h (010100) which is the first address of I3-3
An operation of subtracting bit 0 from bit 6 of the column address using 0b) as the encoded value 212 is performed. Bit-1
Therefore, bit-2 is not calculated. Note that the values of column address bits 6 to bit-2 are 00h since the maximum value of bits 6 to 0 is 27h, and the maximum value of bits -1 to -2 for selecting one from four pixels is 11b. It is in the range up to 9Fh. Further, the selected row address 210 calculates the encoded value 213 based on the control signal 13 corresponding to the arrangement position and the bit 7 from the bit 15 of the address, and generates the row address 109. In this operation, the data drivers LSI 3-1 and 3-3 arranged on the upper side do not perform the operation, but the data drivers LSI 3-2 and 3-4 arranged on the lower side.
Then, the first address 78 of the data driver LSI 3-2
An operation of subtracting F0h (01110000b), which is the value of the upper 9 bits of 00h (01111000000000000b), is performed. The row address bits 15 to 7 are in the range from 00h to EFh. If the calculated address does not fall within the address range of the internal display memory, the minimum or maximum value of the address of the internal display memory is output instead, in order to cope with drawing over a plurality of driver LSIs described later. I do.
For example, the end column address E of the drawing address 104
When the CA indicates the display memory in the data driver LSI 3-3, the end column address ECA of the drawing address 104 exceeds the maximum value 9Fh of the end column address ECA of the data driver LSI 3-1. The value 9Fh is output as the end column address ECA of the column address 108 as the operation result.

【００４５】ＣＰＵ表示メモリアクセス時はＣＰＵイン
タフェース回路１０１を介してカラムアドレスカウンタ
２０１及びロウアドレスカウンタ２０３にそれぞれアク
セスの対象となるメモリのアドレスを設定する。ＣＰＵ
表示メモリアクセスのとき、カラムアドレスカウンタ値
２０２がセレクタ２０５及びセレクタ２０６で選択され
て、カラムアドレス２０９に出力される。このとき、カ
ラムアドレス２０９のスタートカラムアドレスＳＣＡ及
びエンドカラムアドレスＥＣＡのビット６からビット０
は供にＣＰＵが設定したアドレス値であり、また、ＣＰ
Ｕ表示メモリアクセスではパックドピクセル方式に対応
して、４画素が同時にアクセスされるため、カラムアド
レス２０９の内のスタートカラムアドレスＳＣＡのビッ
ト−１からビット−２には００ｂ、エンドカラムアドレ
スＥＣＡのビット−１からビット−２には１１ｂ、と固
定値にする。また、ロウアドレスカウンタ値２０４がセ
レクタ２０７で選択されて、ロウアドレス２１０が出力
される。描画アクセス時と同様、エンコード値２１２及
びエンコード値２１３と演算し、カラムアドレス１０８
が出力され、また、ロウアドレス１０９が出力される。When accessing the CPU display memory, the address of the memory to be accessed is set in the column address counter 201 and the row address counter 203 via the CPU interface circuit 101, respectively. CPU
At the time of display memory access, the column address counter value 202 is selected by the selector 205 and the selector 206 and output to the column address 209. At this time, bit 6 to bit 0 of the start column address SCA of the column address 209 and the end column address ECA
Is an address value set by the CPU, and CP
In the U display memory access, four pixels are simultaneously accessed in accordance with the packed pixel method. The fixed value is set to 11b from -1 to bit-2. Further, the row address counter value 204 is selected by the selector 207, and the row address 210 is output. As in the case of the drawing access, the encoding value 212 and the encoding value 213 are calculated and the column address 108 is calculated.
Is output, and the row address 109 is output.

【００４６】次に、カラムアドレスデコーダ１１９の詳
細な構成について図５、６、７を用いて説明する。図５
は、カラムアドレスデコーダ１１９のブロック図であ
る。カラムアドレスデコーダ１１９は、アドレス管理回
路１０７の出力するスタートカラムアドレスＳＣＡを入
力してスタートアドレスをデコードするスタートカラム
アドレスデコーダ３０１と、スタートカラムアドレスデ
コーダ３０１が出力するスタートデータ選択信号３０２
と、アドレス管理回路１０７の出力するエンドカラムア
ドレスＥＣＡを入力してエンドアドレスをデコードする
エンドカラムアドレスデコーダ３０３と、エンドカラム
アドレスデコーダ３０３が出力するエンドデータ選択信
号３０４と、マスク回路３０５とから構成される。図６
は、スタートカラムアドレスデコーダ３０１の詳細なブ
ロック図である。スタートカラムアドレスデコーダ３０
１は、スタートカラムアドレスＳＣＡの値と対応する出
力を有効にするデコーダ３０６と、スタートデータ選択
信号３０２を以降のスタートデータ選択信号３０２に伝
播するキャリー回路３０７とを備える。図７はエンドカ
ラムアドレスデコーダ３０３の詳細なブロック図であ
る。エンドカラムアドレスデコーダ３０３は、エンドカ
ラムアドレスＥＣＡの値と対応する出力を有効にするデ
コーダ３０８と、エンドデータ選択信号３０４を以前の
エンドデータ選択信号３０４に伝播するキャリー回路３
０９とを備える。Next, the detailed configuration of the column address decoder 119 will be described with reference to FIGS. FIG.
Is a block diagram of the column address decoder 119. The column address decoder 119 inputs a start column address SCA output from the address management circuit 107 and decodes the start address, and a start data selection signal 302 output from the start column address decoder 301.
And an end column address decoder 303 for inputting an end column address ECA output from the address management circuit 107 and decoding the end address, an end data selection signal 304 output from the end column address decoder 303, and a mask circuit 305. Is done. FIG.
3 is a detailed block diagram of a start column address decoder 301. Start column address decoder 30
1 includes a decoder 306 for validating an output corresponding to the value of the start column address SCA, and a carry circuit 307 for transmitting the start data selection signal 302 to the subsequent start data selection signal 302. FIG. 7 is a detailed block diagram of the end column address decoder 303. The end column address decoder 303 includes a decoder 308 for validating an output corresponding to the value of the end column address ECA, and a carry circuit 3 for transmitting an end data selection signal 304 to a previous end data selection signal 304.
09.

【００４７】次に、カラムアドレスデコーダ１１９の詳
細な動作について説明する。Next, the detailed operation of the column address decoder 119 will be described.

【００４８】まず、ライン描画アクセス時には、アドレ
ス管理回路１０７から、横ライン描画開始点のアドレス
が、スタートカラムアドレスデコーダ３０１に入力さ
れ、横ライン描画終了点のアドレスが、エンドカラムア
ドレスデコーダ３０３に入力される。スタートカラムア
ドレスデコーダ３０１では、スタートカラムアドレスＳ
ＣＡの９ビットがデコードされる。この時、スタートデ
ータ選択信号３０２は１６０出力中１出力だけが有効と
なっている。各スタートデータ選択信号３０２はキャリ
ー回路３０７に入力され、有効なスタートデータ選択信
号３０２を以降のスタートデータ選択信号３０２へ伝播
し、以降のスタートデータ選択信号３０２が有効とな
る。エンドカラムアドレスデコーダ３０３では、エンド
カラムアドレスＥＣＡの９ビットがデコードされる。こ
の時、エンドデータ選択信号３０４は１６０出力中１出
力だけが有効となる。各エンドデータ選択信号３０４は
キャリー回路３０９に入力され、有効なエンドデータ選
択信号３０４を以前のエンドデータ選択信号３０４へ伝
播し、以前のエンドデータ選択信号３０４が有効とな
る。スタートデータ選択信号３０２と、エンドデータ選
択信号３０４は、マスク回路３０５に入力し、両方の信
号がともに有効のとき、対応する表示データ選択信号１
２０を有効にする。したがってスタートカラムアドレス
ＳＣＡからエンドカラムアドレスＥＣＡまでの表示デー
タ選択信号１２０が有効となり、ライン描画の対象とな
るメモリセルが書き込み可能となる。また、スタートロ
ウアドレスＳＲＡにより、ワード線１２６は２４０本中
１本だけ有効となる。このようにして横ラインが描画可
能である。First, at the time of line drawing access, the address of the horizontal line drawing start point is input from the address management circuit 107 to the start column address decoder 301, and the address of the horizontal line drawing end point is input to the end column address decoder 303. Is done. In the start column address decoder 301, the start column address S
9 bits of CA are decoded. At this time, as for the start data selection signal 302, only one of the 160 outputs is valid. Each start data selection signal 302 is input to the carry circuit 307, and propagates the valid start data selection signal 302 to the subsequent start data selection signal 302, and the subsequent start data selection signal 302 becomes valid. The end column address decoder 303 decodes 9 bits of the end column address ECA. At this time, as for the end data selection signal 304, only one of the 160 outputs is valid. Each end data selection signal 304 is input to the carry circuit 309, and propagates the valid end data selection signal 304 to the previous end data selection signal 304, and the previous end data selection signal 304 becomes valid. The start data selection signal 302 and the end data selection signal 304 are input to the mask circuit 305, and when both signals are valid, the corresponding display data selection signal 1
Enable 20. Therefore, the display data selection signal 120 from the start column address SCA to the end column address ECA becomes valid, and the memory cell to be subjected to line drawing becomes writable. In addition, only one word line 126 becomes valid due to the start row address SRA. In this way, a horizontal line can be drawn.

【００４９】次に、ＣＰＵ表示メモリアクセス時には、
アドレス管理回路１０７から、カラムアドレスカウンタ
値２０２がスタートカラムアドレスＳＣＡとして、スタ
ートカラムアドレスデコーダ３０１に入力され、カラム
アドレスカウンタ値２０２がエンドカラムアドレスＥＣ
Ａとして、エンドカラムアドレスデコーダ３０３に入力
される。スタートカラムアドレスデコーダ３０１では、
スタートカラムアドレスＳＣＡの９ビットがデコードさ
れる。この時、スタートデータ選択信号３０２は１６０
出力中１出力だけが有効となっている。ライン描画アク
セス時と同様、キャリー回路３０７により以降のスター
トデータ選択信号３０２が有効となる。エンドカラムア
ドレスデコーダ３０３では、エンドカラムアドレスＥＣ
Ａの９ビットがデコードされる。この時、エンドデータ
選択信号３０４は１６０出力中１出力だけが有効となっ
ている。ライン描画アクセス時と同様、キャリー回路３
０７により以前のエンドデータ選択信号３０４が有効と
なる。スタートデータ選択信号３０２と、エンドデータ
選択信号３０４は、マスク回路３０５に入力し、両方の
信号がともに有効のとき、対応する表示データ選択信号
１２０を有効にする。ＣＰＵ表示メモリアクセス時は、
スタートカラムアドレスＳＣＡの下位２ビットは００ｂ
に固定されており、エンドカラムアドレスＥＣＡの下位
２ビットは１１ｂに固定されており、スタートカラムア
ドレスＳＣＡとエンドカラムアドレスＥＣＡの上位７ビ
ットは同じ値であるため、ＣＰＵが指定した表示メモリ
アドレスの４画素分のメモリセルが選択され、また、ス
タートロウアドレスＳＲＡにより、ワード線１２６は２
４０本中１本だけ有効となり、従来のＣＰＵ表示メモリ
アクセスと同じパックドピクセル方式でアクセスが可能
となる。Next, when accessing the CPU display memory,
The column address counter value 202 is input from the address management circuit 107 to the start column address decoder 301 as the start column address SCA, and the column address counter value 202 is converted to the end column address EC.
A is input to the end column address decoder 303. In the start column address decoder 301,
The 9 bits of the start column address SCA are decoded. At this time, the start data selection signal 302 becomes 160
During output, only one output is valid. As in the case of the line drawing access, the subsequent start data selection signal 302 becomes valid by the carry circuit 307. In the end column address decoder 303, the end column address EC
The 9 bits of A are decoded. At this time, as for the end data selection signal 304, only one of the 160 outputs is valid. Carry circuit 3 as in line drawing access
07 makes the previous end data selection signal 304 valid. The start data selection signal 302 and the end data selection signal 304 are input to the mask circuit 305, and when both signals are valid, the corresponding display data selection signal 120 is valid. When accessing the CPU display memory,
The lower 2 bits of the start column address SCA are 00b
And the lower two bits of the end column address ECA are fixed to 11b, and the upper seven bits of the start column address SCA and the end column address ECA have the same value. The memory cells for four pixels are selected, and the word line 126 is set to 2 by the start row address SRA.
Only one of the 40 lines is valid, and access can be made in the same packed pixel system as in conventional CPU display memory access.

【００５０】次に、データＩ／Ｏバッファの詳細な構成
について図８を用いて説明する。図８に示すように、デ
ータＩ／Ｏバッファ１１０は、描画制御信号１０６で制
御されるセレクタ４０１と選択されたライトデータ４０
２、ＣＰＵから表示メモリ方向のバッファ４０３と、表
示メモリからＣＰＵ方向のバッファ４０４とから構成さ
れる。データＩ／Ｏバッファ１１０の動作について説明
する。ＣＰＵ表示メモリアクセス時には、描画制御信号
１０６が無効となり、セレクタ４０１は内部データバス
１０２を選択する。また、タイミング制御回路１１１か
らのリード／ライト信号１１２によりリード時は、表示
メモリからＣＰＵ方向のバッファ４０４が有効となり、
ライト時は、ＣＰＵから表示メモリ方向のバッファ４０
３が有効となる。描画アクセス時には、描画制御信号１
０６が有効となり、セレクタは描画用データ１０５を選
択する。描画用データ１０５は２ビットしか設定されな
いため、各画素の上位ビットに対応するデータバスの奇
数ビットには描画データの上位ビットを割り当て、各画
素の下位ビットに対応するデータバスの偶数ビットには
描画データの下位ビットを割り当てて、ライトデータ４
０２の８ビット全てにデータを入力し、描画アクセスは
ライトとなり、ＣＰＵから表示メモリ方向のバッファ４
０３が有効となり、表示メモリからＣＰＵ方向のバッフ
ァ４０４は無効となり、メモリデータバス１２４に描画
用データ１０５が出力される。Next, the detailed configuration of the data I / O buffer will be described with reference to FIG. As shown in FIG. 8, the data I / O buffer 110 includes a selector 401 controlled by the drawing control signal 106 and the selected write data 40.
2. A buffer 403 extending from the CPU to the display memory and a buffer 404 extending from the display memory to the CPU. The operation of the data I / O buffer 110 will be described. At the time of accessing the CPU display memory, the drawing control signal 106 becomes invalid, and the selector 401 selects the internal data bus 102. Further, at the time of reading by the read / write signal 112 from the timing control circuit 111, the buffer 404 in the CPU direction from the display memory becomes valid,
At the time of writing, from the CPU to the buffer 40 in the display memory direction.
3 becomes effective. At the time of drawing access, the drawing control signal 1
06 becomes valid, and the selector selects the drawing data 105. Since only two bits are set in the drawing data 105, the upper bits of the drawing data are assigned to the odd bits of the data bus corresponding to the upper bits of each pixel, and the even bits of the data bus corresponding to the lower bits of each pixel are allocated. By assigning the lower bits of the drawing data, the write data 4
02, data is input to all 8 bits, and drawing access becomes a write.
03 becomes valid, the buffer 404 in the CPU direction from the display memory becomes invalid, and the drawing data 105 is output to the memory data bus 124.

【００５１】次に、横ライン描画に関して、画素Ｘｍか
ら、画素Ｘｎまでのラインを描画するときの動作の様子
を図９に示す。まず、画素Ｘｍに対応するアドレスがス
タートカラムアドレスＳＣＡとして、また画素Ｘｎに対
応するアドレスがエンドカラムアドレスＥＣＡとして、
カラムアドレスデコーダ１１９に入力される。カラムア
ドレスデコーダ１１９のスタートカラムアドレスデコー
ダ３０１は、画素Ｘｍとそれ以降のスタートデータ選択
信号３０２を有効にする。また、エンドカラムアドレス
デコーダ３０３は画素Ｘｎとそれ以前のエンドデータ選
択信号３０４を有効にする。したがってマスク回路３０
５により、画素Ｘｍに対応する表示データ選択信号１２
０から画素Ｘｎに対応する表示データ選択信号１２０ま
でが有効になる。Ｉ／Ｏセレクタ１２３は、有効となっ
た表示データ選択信号１２０にしたがって、対応する表
示メモリデータ線１２２を８ビットのメモリデータバス
１２４に接続する。また、ロウアドレス１１８がロウア
ドレスデコーダ１２５に入力されてワード線１２６の２
４０本中１本のワード線が有効になる。また、描画用デ
ータ１０５がメモリデータバス１２４に出力される。し
たがって同一Ｙ座標上の画素Ｘｍから画素Ｘｎまでの画
素に対応する表示メモリ１２１のメモリセルにデータが
書き込まれ、液晶パネル５は図９に示すような表示とな
る。FIG. 9 shows the operation of drawing a line from the pixel Xm to the pixel Xn with respect to the horizontal line drawing. First, an address corresponding to the pixel Xm is set as a start column address SCA, and an address corresponding to the pixel Xn is set as an end column address ECA.
It is input to the column address decoder 119. The start column address decoder 301 of the column address decoder 119 enables the start data selection signal 302 for the pixel Xm and the subsequent pixels. In addition, the end column address decoder 303 validates the pixel Xn and the end data selection signal 304 before that. Therefore, the mask circuit 30
5, the display data selection signal 12 corresponding to the pixel Xm
From 0 to the display data selection signal 120 corresponding to the pixel Xn becomes valid. The I / O selector 123 connects the corresponding display memory data line 122 to the 8-bit memory data bus 124 according to the enabled display data selection signal 120. Also, the row address 118 is input to the row address decoder 125 and the
One word line out of 40 becomes valid. The drawing data 105 is output to the memory data bus 124. Therefore, data is written in the memory cells of the display memory 121 corresponding to the pixels Xm to Xn on the same Y coordinate, and the liquid crystal panel 5 performs the display as shown in FIG.

【００５２】以上のようにして、横ライン描画が可能と
なる。As described above, it is possible to draw a horizontal line.

【００５３】ここで、例えばデータドライバＬＳＩ３−
１（以下、左ドライバ）とデータドライバＬＳＩ３−３
（以下、右ドライバ）にまたがる横ライン描画の場合の
動作について説明する。ここでスタートカラムアドレス
ＳＣＡが示すアドレスのメモリセルは左ドライバ内に存
在し、エンドカラムアドレスＥＣＡが示すアドレスのメ
モリセルは右ドライバ内に存在する。まず、左ドライバ
では描画設定レジスタ１０３からスタートカラムアドレ
スＳＣＡとエンドカラムアドレスＥＣＡが出力される。
左ドライバではエンコード値２１２との減算は行わない
ため、スタートカラムアドレスＳＣＡはそのままの値
で、エンドカラムアドレスＥＣＡは最大値９Ｆｈとな
る。さらに、右ドライバではエンコード値２１２との減
算を行うため、スタートカラムアドレスＳＣＡは最小値
００ｈで、エンドカラムアドレスＥＣＡはそのままの値
となる。したがって、左ドライバではスタートアドレス
から液晶パネルの１６０画素目に対応するアドレス９Ｆ
ｈまでメモリセルが書き込み有効となり、右ドライバで
は１６１画素目に対応するアドレスＡ０ｈからエンドア
ドレスまでの対応するメモリセルが書き込み有効とな
り、ドライバ間にまたがる横ライン描画が可能になる。Here, for example, the data driver LSI3-
1 (hereinafter, left driver) and data driver LSI3-3
The operation in the case of drawing a horizontal line extending over the following (right driver) will be described. Here, the memory cell at the address indicated by the start column address SCA exists in the left driver, and the memory cell at the address indicated by the end column address ECA exists in the right driver. First, the left driver outputs a start column address SCA and an end column address ECA from the drawing setting register 103.
Since the left driver does not perform subtraction from the encode value 212, the start column address SCA is the same value, and the end column address ECA is the maximum value 9Fh. Furthermore, since the right driver performs subtraction from the encode value 212, the start column address SCA is the minimum value 00h, and the end column address ECA is the same value. Therefore, in the left driver, the address 9F corresponding to the 160th pixel of the liquid crystal panel is counted from the start address.
The memory cell is write-enabled until h, and the right driver is write-enabled for the corresponding memory cell from the address A0h corresponding to the 161st pixel to the end address, and horizontal line drawing across the drivers can be performed.

【００５４】第１の実施の形態による横ライン描画が実
現可能な液晶表示装置について説明を行ったが、第２の
実施の形態よるアドレス管理回路及びロウアドレスデコ
ーダを用いて、縦ライン描画が実現可能である。Although the liquid crystal display device capable of realizing horizontal line drawing according to the first embodiment has been described, vertical line drawing can be realized using the address management circuit and the row address decoder according to the second embodiment. It is possible.

【００５５】（第２の実施の形態）以下、本発明の第２
の実施の形態を図１０から図１４を用いて説明する。本
実施形態は、アドレス管理回路１０７及び、ロウアドレ
スデコーダ１２５に特徴を有しており、第１の実施の形
態によるアドレス管理回路１０７及び、ロウアドレスデ
コーダ１２５と代わるものである。(Second Embodiment) Hereinafter, a second embodiment of the present invention will be described.
The embodiment will be described with reference to FIGS. This embodiment is characterized by an address management circuit 107 and a row address decoder 125, which replaces the address management circuit 107 and the row address decoder 125 according to the first embodiment.

【００５６】図１０は、本実施形態によるアドレス管理
回路１０７の構成を示している。FIG. 10 shows the configuration of the address management circuit 107 according to the present embodiment.

【００５７】最初に、図１０を用いて、本実施形態によ
るアドレス管理回路１０７の構成について説明する。First, the configuration of the address management circuit 107 according to the present embodiment will be described with reference to FIG.

【００５８】最初に、縦ライン描画動作について説明す
る。縦ライン描画とは、液晶パネル５の同一Ｘ座標上の
任意の２点間の画素を塗りつぶすことである。まず、縦
ライン描画開始点をスタートアドレス設定レジスタに設
定し、縦ライン描画終了点をエンドアドレス設定レジス
タに設定し、縦ラインの色を色設定レジスタに設定す
る。縦ライン描画開始点は、縦ライン描画終了点よりも
Ｙ座標値が小さい点のアドレスを設定する。レジスタは
図３に示したとおりである。ＣＰＵはまず、スタートア
ドレス設定レジスタを設定する。次にエンドアドレス設
定レジスタを設定する。次に色設定レジスタを設定し
て、ＣＰＵのアクセスが終わる。その後、設定値によ
り、アドレス管理回路１０７及びカラムアドレスデコー
ダ１１９及びロウアドレスデコーダ１２５が表示メモリ
の縦ライン描画の対象となるメモリセルを書き込み有効
にし、データＩ／Ｏバッファ１１０からラインの色のデ
ータをメモリセルに出力する。First, the vertical line drawing operation will be described. Vertical line drawing refers to painting pixels between any two points on the same X coordinate of the liquid crystal panel 5. First, the vertical line drawing start point is set in the start address setting register, the vertical line drawing end point is set in the end address setting register, and the color of the vertical line is set in the color setting register. As the vertical line drawing start point, an address of a point having a smaller Y coordinate value than the vertical line drawing end point is set. The registers are as shown in FIG. First, the CPU sets a start address setting register. Next, an end address setting register is set. Next, the color setting register is set, and the access of the CPU is completed. After that, the address management circuit 107, the column address decoder 119, and the row address decoder 125 write-enable the target memory cell for vertical line drawing of the display memory according to the set value, and read the line color data from the data I / O buffer 110. Is output to the memory cell.

【００５９】次に、図１０を用いて、アドレス管理回路
１０７の詳細な構成について説明する。図１０に示すよ
うに、アドレス管理回路１０７は、ＣＰＵ表示メモリア
クセス時にＣＰＵが指定するメモリアドレス１８ビット
の内の下位９ビットのカラムアドレスを設定するカラム
アドレスカウンタ２０１と、カラムアドレスカウンタ値
２０２と、上位９ビットのロウアドレスを設定するロウ
アドレスカウンタ２０３と、ロウアドレスカウンタ値２
０４と、ＣＰＵアクセスと描画アクセスを切り換えるセ
レクタ２０５と、セレクタ２０６と、セレクタ２０７
と、セレクタ２０８と、選択されたカラムアドレス２０
９と、ロウアドレス２１０と、エンコーダ回路２１１
と、データドライバＬＳＩ配置位置に対応したカラムア
ドレス生成用のエンコード値２１２、ロウアドレス生成
用のエンコード値２１３と、演算器２１４と、演算器２
１５と、演算器２１６と、演算器２１７とを備える。ま
た、描画レジスタからの描画用アドレス１０４はスター
トカラムアドレスＳＣＡと、エンドカラムアドレスＥＣ
Ａと、スタートロウアドレスＳＲＡと、エンドロウアド
レスＥＲＡとから成り、カラムアドレス２０９とカラム
アドレス１０８は、それぞれスタートカラムアドレスＳ
ＣＡと、エンドカラムアドレスＥＣＡとから成り、ロウ
アドレス２１０と、ロウアドレス１０９はそれぞれスタ
ートロウアドレスＳＲＡと、エンドロウアドレスＥＲＡ
から成る。Next, a detailed configuration of the address management circuit 107 will be described with reference to FIG. As shown in FIG. 10, the address management circuit 107 includes a column address counter 201 for setting a column address of the lower 9 bits of 18 bits of the memory address designated by the CPU when accessing the CPU display memory, a column address counter value 202, , A row address counter 203 for setting a row address of the upper 9 bits, and a row address counter value 2
04, a selector 205 for switching between CPU access and drawing access, a selector 206, and a selector 207.
, Selector 208 and selected column address 20
9, row address 210, encoder circuit 211
, A column address generation encode value 212 corresponding to the data driver LSI arrangement position, a row address generation encode value 213, a computing unit 214, and a computing unit 2
15, a computing unit 216, and a computing unit 217. The drawing address 104 from the drawing register includes a start column address SCA and an end column address EC.
A, a start row address SRA, and an end row address ERA, and the column address 209 and the column address 108 are the start column address S
A row address 210 and a row address 109 are respectively composed of a start row address SRA and an end row address ERA.
Consists of

【００６０】次に、アドレス管理回路１０７の動作につ
いて説明する。Next, the operation of the address management circuit 107 will be described.

【００６１】ライン描画アクセス時は、描画レジスタに
設定された描画用アドレス１０４の内のスタートカラム
アドレスＳＣＡと、描画用アドレス１０４の内のエンド
カラムアドレスＥＣＡと、描画用アドレス１０４の内の
スタートロウアドレスＳＲＡと、描画用アドレス１０４
の内のエンドロウアドレスＥＲＡとがセレクタ２０５
と、セレクタ２０６と、セレクタ２０７と、セレクタ２
０８とで選択される。選択されたカラムアドレス２０９
は配置位置に対応した制御信号１３に基づいてエンコー
ドされたエンコード値２１２とアドレスのビット６から
ビット０を演算し、カラムアドレス１０８を生成する。
ここでの演算は、第１の実施の形態と同様である。さら
に、ロウアドレス２１０は配置位置に対応した制御信号
１３に基づいてエンコードされたエンコード値２１３と
アドレスのビット１５からビット７を演算し、ロウアド
レス１０９を生成する。ここでの演算は、第１の実施の
形態と同様である。At the time of line drawing access, the start column address SCA of the drawing addresses 104 set in the drawing register, the end column address ECA of the drawing addresses 104, and the start row address of the drawing addresses 104 Address SRA and drawing address 104
And the end row address ERA of the selector 205
, Selector 206, selector 207, and selector 2
08 is selected. Selected column address 209
Calculates bit 0 from the encoded value 212 and bit 6 of the address based on the control signal 13 corresponding to the arrangement position, and generates the column address 108.
The calculation here is the same as in the first embodiment. Further, the row address 210 calculates the bit 7 from the encoded value 213 and the bit 15 of the address based on the control signal 13 corresponding to the arrangement position, and generates the row address 109. The calculation here is the same as in the first embodiment.

【００６２】ＣＰＵ表示メモリアクセス時はＣＰＵイン
タフェース回路１０１を介してカラムアドレスカウンタ
２０１及びロウアドレスカウンタ２０３にそれぞれアク
セスの対象となるメモリのアドレスを設定する。ＣＰＵ
表示メモリアクセスのとき、カラムアドレスカウンタ値
２０２がセレクタ２０５及びセレクタ２０６で選択され
て、カラムアドレス２０９に出力される。このとき、カ
ラムアドレス２０９のスタートカラムアドレスＳＣＡ及
びエンドカラムアドレスＥＣＡのビット６からビット０
は供にＣＰＵが設定したアドレス値であり、また、ＣＰ
Ｕ表示メモリアクセスではパックドピクセル方式に対応
して、４画素が同時にアクセスされるため、カラムアド
レス２０９の内のスタートカラムアドレスＳＣＡのビッ
ト−１からビット−２には００ｂ、エンドカラムアドレ
スＥＣＡのビット−１からビット−２には１１ｂ、と固
定値にする。また、ロウアドレスカウンタ値２０４がセ
レクタ２０７及びセレクタ２０８で選択されて、ロウア
ドレス２１０が出力される。描画アクセス時と同様、エ
ンコード値２１２及びエンコード値２１３と演算し、カ
ラムアドレス１０８が出力され、また、ロウアドレス１
０９が出力される。When accessing the CPU display memory, the address of the memory to be accessed is set in the column address counter 201 and the row address counter 203 via the CPU interface circuit 101, respectively. CPU
At the time of display memory access, the column address counter value 202 is selected by the selector 205 and the selector 206 and output to the column address 209. At this time, bit 6 to bit 0 of the start column address SCA of the column address 209 and the end column address ECA
Is an address value set by the CPU, and CP
In the U display memory access, four pixels are simultaneously accessed in accordance with the packed pixel method. The fixed value is set to 11b from -1 to bit-2. The row address counter value 204 is selected by the selectors 207 and 208, and the row address 210 is output. As in the case of the drawing access, the arithmetic operation is performed on the encode value 212 and the encode value 213, and the column address 108 is output.
09 is output.

【００６３】次に、ロウアドレスデコーダ１２５の詳細
な構成について図１１、１２、１３を用いて説明する。
図１１は、ロウアドレスデコーダ１２５のブロック図で
ある。ロウアドレスデコーダ１２５は、アドレス管理回
路１０７の出力するスタートロウアドレスＳＲＡを入力
してスタートアドレスをデコードするスタートロウアド
レスデコーダ５０１と、スタートロウアドレスデコーダ
５０１が出力するスタートワード選択信号５０２と、ア
ドレス管理回路１０７の出力するエンドロウアドレスＥ
ＲＡを入力してエンドアドレスをデコードするエンドロ
ウアドレスデコーダ５０３と、エンドロウアドレスデコ
ーダ５０３が出力するエンドワード選択信号５０４と、
マスク回路５０５とから構成される。図１２は、スター
トロウアドレスデコーダ５０１の詳細なブロック図であ
る。スタートロウアドレスデコーダ５０１は、スタート
ロウアドレスＳＲＡの値と対応する出力を有効にするデ
コーダ５０６と、スタートワード選択信号５０２を以降
のスタートワード選択信号５０２に伝播するキャリー回
路５０７とを備える。図１３はエンドロウアドレスデコ
ーダ５０３の詳細なブロック図である。エンドロウアド
レスデコーダ５０３は、エンドロウアドレスＥＲＡの値
と対応する出力を有効にするデコーダ５０８と、エンド
ワード選択信号５０４を以前のエンドワード選択信号５
０４に伝播するキャリー回路５０９とを備える。Next, a detailed configuration of the row address decoder 125 will be described with reference to FIGS.
FIG. 11 is a block diagram of the row address decoder 125. The row address decoder 125 receives a start row address SRA output from the address management circuit 107 and decodes the start address, a start row address decoder 501, a start word selection signal 502 output from the start row address decoder 501, and an address management. End row address E output from circuit 107
An end row address decoder 503 for inputting RA to decode an end address, an end word selection signal 504 output from the end row address decoder 503,
And a mask circuit 505. FIG. 12 is a detailed block diagram of the start row address decoder 501. The start row address decoder 501 includes a decoder 506 for validating the output corresponding to the value of the start row address SRA, and a carry circuit 507 for transmitting the start word selection signal 502 to the subsequent start word selection signal 502. FIG. 13 is a detailed block diagram of the end row address decoder 503. The end row address decoder 503 includes a decoder 508 for enabling an output corresponding to the value of the end row address ERA, and an end word selection signal
04.

【００６４】次に、ロウアドレスデコーダ５０１の詳細
な動作について説明する。Next, the detailed operation of the row address decoder 501 will be described.

【００６５】まず、ライン描画アクセス時には、アドレ
ス管理回路１０７から、縦ライン描画開始点のアドレス
が、スタートロウアドレスデコーダ５０１に入力され、
縦ライン描画終了点のアドレスが、エンドロウアドレス
デコーダ５０３に入力される。スタートロウアドレスデ
コーダ５０１では、スタートロウアドレスＳＲＡの９ビ
ットがデコードされる。この時、スタートワード選択信
号５０２は２４０出力中１出力だけが有効となってい
る。各スタートワード選択信号５０２はキャリー回路５
０７に入力され、有効なスタートワード選択信号５０２
を以降のスタートワード選択信号５０２へ伝播し、以降
のスタートワード選択信号５０２が有効となる。エンド
ロウアドレスデコーダ５０３では、エンドロウアドレス
ＥＲＡの９ビットがデコードされる。この時、エンドワ
ード選択信号５０４は２４０出力中１出力だけが有効と
なる。各エンドワード選択信号５０４はキャリー回路５
０９に入力され、有効なエンドワード選択信号５０４を
以前のエンドワード選択信号５０４へ伝播し、以前のエ
ンドワード選択信号５０４が有効となる。スタートワー
ド選択信号５０２と、エンドワード選択信号５０４は、
マスク回路５０５に入力し、両方の信号がともに有効の
とき、対応するワード線１２６を有効にする。したがっ
てスタートロウアドレスＳＲＡからエンドロウアドレス
ＥＲＡまでのワード線１２６が有効となり、ライン描画
の対象となるメモリセルが書き込み可能となる。また、
縦ライン描画時は、スタートカラムアドレスＳＣＡ及び
エンドカラムアドレスＥＣＡが同じ値であるため、表示
データ選択信号１２０は１６０本中１本だけが有効とな
る。このようにして縦ラインが描画可能である。First, at the time of line drawing access, the address of the vertical line drawing start point is input from the address management circuit 107 to the start row address decoder 501.
The address of the vertical line drawing end point is input to the end row address decoder 503. The start row address decoder 501 decodes 9 bits of the start row address SRA. At this time, as for the start word selection signal 502, only one of the 240 outputs is valid. Each start word selection signal 502 is transmitted to carry circuit 5
07, a valid start word selection signal 502
To the subsequent start word selection signal 502, and the subsequent start word selection signal 502 becomes valid. The end row address decoder 503 decodes 9 bits of the end row address ERA. At this time, as for the end word selection signal 504, only one of the 240 outputs is valid. Each end word selection signal 504 is transmitted to the carry circuit 5
09, the valid end word selection signal 504 is propagated to the previous end word selection signal 504, and the previous end word selection signal 504 becomes valid. The start word selection signal 502 and the end word selection signal 504 are
When both signals are input to the mask circuit 505 and both signals are valid, the corresponding word line 126 is made valid. Therefore, the word line 126 from the start row address SRA to the end row address ERA becomes valid, and a memory cell to be subjected to line drawing can be written. Also,
At the time of vertical line drawing, since the start column address SCA and the end column address ECA have the same value, only one of the 160 display data selection signals 120 is valid. In this way, a vertical line can be drawn.

【００６６】次に、ＣＰＵ表示メモリアクセス時には、
アドレス管理回路１０７から、ロウアドレスカウンタ値
２０４がスタートロウアドレスＳＲＡとして、スタート
ロウアドレスデコーダ５０１に入力され、ロウアドレス
カウンタ値２０４がエンドロウアドレスＥＲＡとして、
エンドロウアドレスデコーダ５０３に入力される。スタ
ートロウアドレスデコーダ５０１では、スタートロウア
ドレスＳＲＡの９ビットがデコードされる。この時、ス
タートワード選択信号５０２は２４０出力中１出力だけ
が有効となっている。ライン描画アクセス時と同様、キ
ャリー回路５０７により以降のスタートワード選択信号
５０２が有効となる。エンドロウアドレスデコーダ５０
３では、エンドロウアドレスＥＲＡの９ビットがデコー
ドされる。この時、エンドワード選択信号５０４は２４
０出力中１出力だけが有効となっている。ライン描画ア
クセス時と同様、キャリー回路５０７により以前のエン
ドワード選択信号５０４が有効となる。スタートワード
選択信号５０２と、エンドワード選択信号５０４は、マ
スク回路５０５に入力し、両方の信号がともに有効のと
き、対応するワード線１２６を有効にする。スタートロ
ウアドレスＳＲＡとエンドロウアドレスＥＲＡは同じ値
であるため、ワード線１２６は１本だけ有効となる。ま
た、ＣＰＵ表示メモリアクセス時は、スタートカラムア
ドレスＳＣＡの下位２ビットは００ｂに固定されてお
り、エンドカラムアドレスＥＣＡの下位２ビットは１１
ｂに固定されており、スタートカラムアドレスＳＣＡと
エンドカラムアドレスＥＣＡの上位７ビットは同じ値で
あるため、ＣＰＵが指定した表示メモリアドレスの４画
素分のメモリセルがセレクトされ、従来のＣＰＵ表示メ
モリアクセスと同じパックドピクセル方式でアクセスが
可能となる。Next, when accessing the CPU display memory,
The row address counter value 204 is input from the address management circuit 107 to the start row address decoder 501 as a start row address SRA, and the row address counter value 204 is input to the start row address ERA as an end row address ERA.
It is input to the end row address decoder 503. The start row address decoder 501 decodes 9 bits of the start row address SRA. At this time, as for the start word selection signal 502, only one of the 240 outputs is valid. As in the case of the line drawing access, the subsequent start word selection signal 502 is made valid by the carry circuit 507. End row address decoder 50
In 3, the 9 bits of the end row address ERA are decoded. At this time, the end word selection signal 504 becomes 24
Of the 0 outputs, only one output is valid. As in the case of the line drawing access, the carry circuit 507 makes the previous end word selection signal 504 valid. The start word select signal 502 and the end word select signal 504 are input to the mask circuit 505, and when both signals are valid, the corresponding word line 126 is valid. Since the start row address SRA and the end row address ERA have the same value, only one word line 126 is valid. When accessing the CPU display memory, the lower two bits of the start column address SCA are fixed to 00b, and the lower two bits of the end column address ECA are set to 11b.
b, and the upper 7 bits of the start column address SCA and the end column address ECA have the same value. Therefore, a memory cell for 4 pixels of the display memory address designated by the CPU is selected, and the conventional CPU display memory is used. Access can be made using the same packed pixel method as access.

【００６７】次に、縦ライン描画に関して、画素Ｙｐか
ら、画素Ｙｑまでのラインを描画するときの動作の様子
を図１４に示す。まず、画素Ｙｐに対応するアドレスが
スタートロウアドレスＳＲＡとして、また画素Ｙｑに対
応するアドレスがエンドロウアドレスＥＲＡとして、ロ
ウアドレスデコーダ１２５に入力される。ロウアドレス
デコーダ１２５のスタートロウアドレスデコーダ５０１
は、画素Ｙｐとそれ以降のスタートワード選択信号５０
２を有効にする。また、エンドロウアドレスデコーダ５
０３は画素Ｙｑとそれ以前のエンドワード選択信号５０
４を有効にする。したがってマスク回路５０５により、
画素Ｙｐに対応するワード線１２６から画素Ｙｑに対応
するワード線１２６までが有効になる。Ｉ／Ｏセレクタ
１２３は、有効となった表示データ選択信号１２０にし
たがって、１画素に対応する表示メモリデータ線１２２
を８ビットのメモリデータバス１２４に接続する。ま
た、描画用データ１０５がメモリデータバス１２４に出
力される。したがって同一Ｘ座標上の画素Ｙｐから画素
Ｙｑまでの画素に対応する表示メモリ１２１のメモリセ
ルにデータが書き込まれ、液晶パネル５は図１４に示す
ような表示となる。FIG. 14 shows the operation of drawing a line from pixel Yp to pixel Yq with respect to vertical line drawing. First, an address corresponding to the pixel Yp is input to the row address decoder 125 as a start row address SRA, and an address corresponding to the pixel Yq is input as an end row address ERA. Start row address decoder 501 of row address decoder 125
Is the pixel Yp and the subsequent start word selection signal 50
Enable 2 The end row address decoder 5
03 is the pixel Yq and the previous end word selection signal 50
Enable 4 Therefore, by the mask circuit 505,
The range from the word line 126 corresponding to the pixel Yp to the word line 126 corresponding to the pixel Yq becomes valid. The I / O selector 123 outputs the display memory data line 122 corresponding to one pixel in accordance with the display data selection signal 120 that has become effective.
Are connected to an 8-bit memory data bus 124. The drawing data 105 is output to the memory data bus 124. Therefore, data is written to the memory cells of the display memory 121 corresponding to the pixels Yp to Yq on the same X coordinate, and the liquid crystal panel 5 performs the display as shown in FIG.

【００６８】以上のようにして、縦ライン描画が可能と
なる。As described above, vertical line drawing becomes possible.

【００６９】ここで、本実施の形態による液晶表示装置
の縦ライン描画は、アドレス管理回路１０７における演
算が第１の実施の形態によるアドレス管理回路１０７と
同じであるため、第１の実施の形態による液晶表示装置
の横ライン描画と同じく、複数のドライバにまたがる縦
ライン描画が可能である。Here, in the vertical line drawing of the liquid crystal display device according to the present embodiment, the operation in the address management circuit 107 is the same as that in the address management circuit 107 according to the first embodiment. As with the horizontal line drawing of the liquid crystal display device, vertical line drawing over a plurality of drivers can be performed.

【００７０】第２の実施の形態による縦ライン描画が実
現可能な液晶表示装置について説明を行ったが、第３の
実施の形態によるスタートアドレス設定レジスタ及びエ
ンドアドレス設定レジスタの設定方法で、矩形領域塗り
潰し描画が実現可能である。The liquid crystal display device capable of realizing vertical line drawing according to the second embodiment has been described. However, the method of setting the start address setting register and the end address setting register according to the third embodiment can be applied to a rectangular area. Solid drawing is feasible.

【００７１】（第３の実施の形態）以下、本発明の第３
の実施の形態を図１５を用いて説明する。本実施形態
は、スタートアドレス設定レジスタ及びエンドアドレス
設定レジスタの設定方法に特徴を有しており、第２の実
施の形態によるデータドライバＬＳＩの構成で、矩形領
域塗り潰し描画を実現するものである。(Third Embodiment) Hereinafter, a third embodiment of the present invention will be described.
The embodiment will be described with reference to FIG. This embodiment has a feature in a method of setting a start address setting register and an end address setting register, and realizes a rectangular area filling drawing with the configuration of the data driver LSI according to the second embodiment.

【００７２】図１５は、本実施形態による、画素（Ｘ
ｍ，Ｙｐ）を左上頂点とし、画素（Ｘｎ，Ｙｑ）を右下
頂点とした、矩形領域の塗り潰し描画を行うときの動作
の様子を示す。FIG. 15 shows a pixel (X) according to the present embodiment.
(m, Yp) is defined as the upper left vertex, and the pixel (Xn, Yq) is defined as the lower right vertex.

【００７３】最初に、矩形領域塗り潰し描画動作につい
て説明する。矩形領域塗り潰し描画とは、液晶パネル５
の任意の矩形領域の内側の画素を塗りつぶすことであ
る。まず、矩形領域の左上頂点（Ｘｍ，Ｙｐ）のアドレ
スをスタートアドレス設定レジスタに設定し、矩形領域
の右下頂点（Ｘｎ，Ｙｑ）のアドレスをエンドアドレス
設定レジスタに設定し、塗り潰す色を色設定レジスタに
設定する。矩形領域左上頂点（Ｘｍ，Ｙｐ）は、矩形領
域右下頂点（Ｘｎ，Ｙｑ）よりもＸ座標値及びＹ座標値
が小さい点のアドレスを設定する。描画設定レジスタ１
０３は図３に示したとおりである。ＣＰＵはまず、スタ
ートアドレス設定レジスタを設定する。次にエンドアド
レス設定レジスタを設定する。次に色設定レジスタを設
定して、ＣＰＵのアクセスが終わる。その後、設定値に
より、アドレス管理回路１０７及びカラムアドレスデコ
ーダ１１９及びロウアドレスデコーダ１２５が表示メモ
リの矩形領域塗り潰し描画の対象となるメモリセルを書
き込み有効にし、データＩ／Ｏバッファ１１０から矩形
領域の色のデータをメモリセルに出力する。First, a description will be given of a rectangular area painting operation. The rectangular area filling and drawing means that the liquid crystal panel 5
Is to paint the pixels inside the arbitrary rectangular area. First, the address of the upper left vertex (Xm, Yp) of the rectangular area is set in the start address setting register, the address of the lower right vertex (Xn, Yq) of the rectangular area is set in the end address setting register, and the color to be filled is colored. Set in the setting register. The upper left vertex (Xm, Yp) of the rectangular area sets an address of a point having a smaller X coordinate value and Y coordinate value than the lower right vertex (Xn, Yq) of the rectangular area. Drawing setting register 1
03 is as shown in FIG. First, the CPU sets a start address setting register. Next, an end address setting register is set. Next, the color setting register is set, and the access of the CPU is completed. After that, the address management circuit 107, the column address decoder 119, and the row address decoder 125 write-enable the target area of the display memory to be filled with the rectangular area in accordance with the set value, and enable the color of the rectangular area from the data I / O buffer 110. Is output to the memory cell.

【００７４】次に、アドレス管理回路１０７の動作につ
いて説明する。なお、アドレス管理回路１０７の構成
は、図１０に示した第２の実施の形態によるアドレス管
理回路１０７と同じである。また、描画用設定レジスタ
１０３は矩形領域左上頂点（Ｘｍ，Ｙｐ）に対応するア
ドレスをスタートカラムアドレスＳＣＡ及びスタートロ
ウアドレスＳＲＡとし、矩形領域右下頂点（Ｘｎ，Ｙ
ｑ）に対応するアドレスをエンドカラムアドレスＥＣＡ
及びエンドロウアドレスＥＲＡとして出力する。Next, the operation of the address management circuit 107 will be described. The configuration of the address management circuit 107 is the same as that of the address management circuit 107 according to the second embodiment shown in FIG. The drawing setting register 103 sets the address corresponding to the upper left vertex (Xm, Yp) of the rectangular area as the start column address SCA and the start row address SRA, and sets the lower right vertex (Xn, Y
The address corresponding to q) is the end column address ECA
And an end row address ERA.

【００７５】矩形領域塗り潰し描画アクセス時は、描画
設定レジスタ１０３に設定された描画用アドレス１０４
の内のスタートカラムアドレスＳＣＡと、描画用アドレ
ス１０４の内のエンドカラムアドレスＥＣＡと、描画用
アドレス１０４の内のスタートロウアドレスＳＲＡと、
描画用アドレス１０４の内のエンドロウアドレスＥＲＡ
とがセレクタ２０５と、セレクタ２０６と、セレクタ２
０７と、セレクタ２０８とで選択される。選択されたカ
ラムアドレス２０９は配置位置に対応した制御信号１３
に基づいてエンコードされたエンコード値２１２とアド
レスのビット６からビット０を演算し、カラムアドレス
１０８を生成する。ここでの演算は、第１の実施の形態
と同様である。さらに、ロウアドレス２１０は配置位置
に対応した制御信号１３に基づいてエンコードされたエ
ンコード値２１３とアドレスのビット１５からビット７
を演算し、ロウアドレス１０９を生成する。ここでの演
算は、第１の実施の形態と同様である。At the time of access to fill the rectangular area, the drawing address 104 set in the drawing setting register 103 is used.
, An end column address ECA of the drawing address 104, a start row address SRA of the drawing address 104,
End row address ERA in drawing address 104
Are selector 205, selector 206, and selector 2
07 and the selector 208. The selected column address 209 is the control signal 13 corresponding to the arrangement position.
The bit address 0 is calculated from the encoded value 212 and bit 6 of the address, which are encoded based on the above, to generate the column address 108. The calculation here is the same as in the first embodiment. Further, the row address 210 is composed of an encoded value 213 encoded based on the control signal 13 corresponding to the arrangement position and bits 15 to 7 of the address.
To generate a row address 109. The calculation here is the same as in the first embodiment.

【００７６】ＣＰＵ表示メモリアクセス時はＣＰＵイン
タフェース回路１０１を介してカラムアドレスカウンタ
２０１及びロウアドレスカウンタ２０３にそれぞれアク
セスの対象となるメモリのアドレスを設定する。ＣＰＵ
表示メモリアクセスのとき、カラムアドレスカウンタ値
２０２がセレクタ２０５及びセレクタ２０６で選択され
て、カラムアドレス２０９に出力される。このとき、カ
ラムアドレス２０９のスタートカラムアドレスＳＣＡ及
びエンドカラムアドレスＥＣＡのビット６からビット０
は供にＣＰＵが設定したアドレス値であり、また、ＣＰ
Ｕ表示メモリアクセスではパックドピクセル方式に対応
して、４画素が同時にアクセスされるため、カラムアド
レス２０９の内のスタートカラムアドレスＳＣＡのビッ
ト−１からビット−２には００ｂ、エンドカラムアドレ
スＥＣＡのビット−１からビット−２には１１ｂ、と固
定値にする。また、ロウアドレスカウンタ値２０４がセ
レクタ２０７及びセレクタ２０８で選択されて、ロウア
ドレス２１０が出力される。描画アクセス時と同様、エ
ンコード値２１２及びエンコード値２１３と演算し、カ
ラムアドレス１０８が出力され、また、ロウアドレス１
０９が出力される。When accessing the CPU display memory, the address of the memory to be accessed is set in the column address counter 201 and the row address counter 203 via the CPU interface circuit 101, respectively. CPU
At the time of display memory access, the column address counter value 202 is selected by the selector 205 and the selector 206 and output to the column address 209. At this time, bit 6 to bit 0 of the start column address SCA of the column address 209 and the end column address ECA
Is an address value set by the CPU, and CP
In the U display memory access, four pixels are simultaneously accessed in accordance with the packed pixel method. The fixed value is set to 11b from -1 to bit-2. The row address counter value 204 is selected by the selectors 207 and 208, and the row address 210 is output. As in the case of the drawing access, the arithmetic operation is performed on the encode value 212 and the encode value 213, and the column address 108 is output.
09 is output.

【００７７】次に、カラムアドレスデコーダ１１９及び
ロウアドレスデコーダ１２５の詳細な動作について説明
する。なお、カラムアドレスデコーダ１１９の構成は図
５、６、７に示した第１の実施の形態によるカラムアド
レスデコーダ１１９と同じであり、ロウアドレスデコー
ダ１２５の構成は図１１、１２、１３に示した第２の実
施の形態によるロウアドレスデコーダ１２５と同じであ
る。Next, detailed operations of the column address decoder 119 and the row address decoder 125 will be described. The configuration of the column address decoder 119 is the same as that of the column address decoder 119 according to the first embodiment shown in FIGS. 5, 6, and 7, and the configuration of the row address decoder 125 is shown in FIGS. This is the same as the row address decoder 125 according to the second embodiment.

【００７８】まず、矩形領域塗り潰し描画アクセス時に
は、アドレス管理回路１０７から、矩形領域左上頂点
（Ｘｍ，Ｙｐ）に対応するアドレスが、スタートカラム
アドレスデコーダ３０１に入力され、矩形領域右下頂点
（Ｘｎ，Ｙｑ）に対応するアドレスが、エンドカラムア
ドレスデコーダ３０３に入力される。したがってＸｍか
らＸｎまでの表示データ選択信号１２０が有効となり、
矩形領域塗り潰し描画の対象となるメモリセルの表示メ
モリデータ線１２２がＩ／Ｏセレクタ１２３によりメモ
リデータバス１２４と接続する。また、アドレス管理回
路１０７から、矩形領域左上頂点（Ｘｍ，Ｙｐ）に対応
するアドレスが、スタートロウアドレスデコーダ５０１
に入力され、矩形領域右下頂点（Ｘｎ，Ｙｑ）に対応す
るアドレスが、エンドロウアドレスデコーダ５０３に入
力される。したがってＹｐからＹｑまでのワード線１２
６が有効となり、矩形領域塗り潰し描画の対象となるメ
モリセルの書き込みが可能となる。以上のようにして、
液晶パネル５は図１５に示すような表示となり、矩形領
域塗り潰し描画が可能となる。First, at the time of rectangular area filling drawing access, the address corresponding to the rectangular area upper left vertex (Xm, Yp) is input from the address management circuit 107 to the start column address decoder 301, and the rectangular area lower right vertex (Xn, The address corresponding to Yq) is input to the end column address decoder 303. Therefore, the display data selection signals 120 from Xm to Xn become valid,
A display memory data line 122 of a memory cell to be painted in a rectangular area is connected to a memory data bus 124 by an I / O selector 123. Also, the address corresponding to the upper left vertex (Xm, Yp) of the rectangular area is supplied from the address management circuit 107 to the start row address decoder 501.
And the address corresponding to the lower right vertex (Xn, Yq) of the rectangular area is input to the end row address decoder 503. Therefore, the word lines 12 from Yp to Yq
6 is enabled, and writing of a memory cell to be painted in a rectangular area is enabled. As described above,
The display on the liquid crystal panel 5 is as shown in FIG. 15, and the rectangular area can be filled and drawn.

【００７９】次に、ＣＰＵ表示メモリアクセス時には、
アドレス管理回路１０７から、カラムアドレスカウンタ
値２０２がスタートカラムアドレスＳＣＡとして、スタ
ートカラムアドレスデコーダ３０１に入力され、カラム
アドレスカウンタ値２０２がエンドカラムアドレスＥＣ
Ａとして、エンドカラムアドレスデコーダ３０３に入力
される。ＣＰＵ表示メモリアクセス時は、スタートカラ
ムアドレスＳＣＡの下位２ビットは００ｂに固定されて
おり、エンドカラムアドレスＥＣＡの下位２ビットは１
１ｂに固定されており、スタートカラムアドレスＳＣＡ
とエンドカラムアドレスＥＣＡの上位７ビットは同じ値
であるため、ＣＰＵが指定した表示メモリアドレスの４
画素分のメモリセルが選択さる。また、アドレス管理回
路１０７から、ロウアドレスカウンタ値２０４がスター
トロウアドレスＳＲＡとして、スタートロウアドレスデ
コーダ５０１に入力され、ロウアドレスカウンタ値２０
４がエンドロウアドレスＥＲＡとして、エンドロウアド
レスデコーダ５０３に入力される。スタートロウアドレ
スＳＲＡとエンドロウアドレスＥＲＡは同じ値であるた
め、ワード線１２６は１本だけ有効となる。このように
して、従来のＣＰＵ表示メモリアクセスと同じパックド
ピクセル方式でアクセスが可能となる。Next, when accessing the CPU display memory,
The column address counter value 202 is input from the address management circuit 107 to the start column address decoder 301 as the start column address SCA, and the column address counter value 202 is converted to the end column address EC.
A is input to the end column address decoder 303. When accessing the CPU display memory, the lower two bits of the start column address SCA are fixed to 00b, and the lower two bits of the end column address ECA are set to 1
1b and the start column address SCA
And the upper 7 bits of the end column address ECA have the same value.
The memory cells for the pixels are selected. Also, the row address counter value 204 is input from the address management circuit 107 to the start row address decoder 501 as a start row address SRA, and the row address counter value 20 is input.
4 is input to the end row address decoder 503 as the end row address ERA. Since the start row address SRA and the end row address ERA have the same value, only one word line 126 is valid. In this way, access can be made in the same packed pixel manner as in conventional CPU display memory access.

【００８０】ここで、本実施の形態による液晶表示装置
の矩形領域塗り潰し描画は、アドレス管理回路１０７に
おける演算が第２の実施の形態によるアドレス管理回路
１０７と同じであるため、第２の実施の形態による液晶
表示装置の横ライン描画と同じく、複数のドライバにま
たがる矩形領域塗り潰し描画が可能である。Here, in the rectangular area filling drawing of the liquid crystal display device according to the present embodiment, the operation in the address management circuit 107 is the same as that in the address management circuit 107 according to the second embodiment, and therefore the second embodiment is performed. As in the case of the horizontal line drawing of the liquid crystal display device according to the embodiment, it is possible to perform the solid-state drawing of a rectangular area over a plurality of drivers.

【００８１】（第４の実施の形態）以下、図１６を用い
て、本発明の一実施形態による液晶表示装置の構成及び
動作について説明する。(Fourth Embodiment) The configuration and operation of a liquid crystal display according to an embodiment of the present invention will be described below with reference to FIG.

【００８２】最初に、図１６を用いて、本実施形態によ
る液晶表示装置の全体構成について説明する。First, the overall structure of the liquid crystal display device according to the present embodiment will be explained with reference to FIG.

【００８３】本実施形態による液晶表示装置は、ＣＰＵ
と接続するデータバス１と、ＣＰＵによる制御信号２
と、表示メモリを内蔵した表示制御回路６００と、デー
タドライバＬＳＩ７０１と、走査回路７０２と、液晶パ
ネル５と、表示用発振回路７０３と、液晶ドライバの電
源回路７０４と、データドライバＬＳＩ７０１−１から
７０１−４が液晶パネル５に出力する表示データに対応
した液晶駆動電圧７０５と、走査回路７０２が液晶パネ
ル５に出力する走査選択信号７０６と、表示用発振回路
７０３が出力するクロック７０７と、液晶ドライバの電
源回路７０４が生成する走査回路７０２用の電源電圧７
０８と、データドライバＬＳＩ７０１用の電源電圧７０
９と、表示制御信号７１０とから構成されている。The liquid crystal display device according to the present embodiment has a CPU
And a control signal 2 from the CPU
, A display control circuit 600 having a built-in display memory, a data driver LSI 701, a scanning circuit 702, a liquid crystal panel 5, a display oscillation circuit 703, a power supply circuit 704 for a liquid crystal driver, and data drivers LSI 701-1 to 701. -4, a liquid crystal driving voltage 705 corresponding to display data output to the liquid crystal panel 5, a scanning selection signal 706 output from the scanning circuit 702 to the liquid crystal panel 5, a clock 707 output from the display oscillation circuit 703, a liquid crystal driver Power supply voltage 7 for the scanning circuit 702 generated by the power supply circuit 704 of FIG.
08 and the power supply voltage 70 for the data driver LSI 701
9 and a display control signal 710.

【００８４】また表示制御回路６００は、データバス１
及び制御信号２を介してＣＰＵからのコマンドを受信及
びコマンドデータの入出力を行うＣＰＵインタフェース
回路６０１と、ＣＰＵインタフェース回路６０１と内部
回路との内部データバス６０２と、描画設定レジスタ６
０３と、描画設定レジスタ６０３が出力する描画用アド
レス６０４と、描画用データ６０５と、描画制御信号６
０６と、ＣＰＵの表示メモリアクセスと描画制御に対応
したアドレスを制御するアドレス管理回路６０７と、ア
ドレス管理回路６０７が出力するカラムアドレス６０８
と、ロウアドレス６０９と、ＣＰＵの表示メモリアクセ
スと描画制御に対応したデータを出力あるいは入力する
データＩ／Ｏバッファ６１０と、表示制御信号１４から
内部の各種制御信号を生成するタイミング制御回路６１
１と、データＩ／Ｏバッファ６１０のデータ方向を制御
するリード／ライト信号６１２と、表示ラインカウンタ
６１３と、カウンタ制御信号６１４と、表示ラインカウ
ンタ６１３が生成する表示用ロウアドレス６１５と、ロ
ウアドレス６０９と表示用ロウアドレス６１５とを選択
するセレクタ６１６と、ロウアドレス選択信号６１７
と、選択したロウアドレス６１８と、カラムアドレスデ
コーダ６１９と、カラムアドレスデコーダ６１９が生成
する表示データ選択信号６２０と、表示メモリ６２１
と、表示メモリデータ線６２２と、表示メモリデータ線
６２２を選択するＩ／Ｏセレクタ６２３と、選択したデ
ータを接続するメモリデータバス６２４と、選択したロ
ウアドレス６１８からワード線を選択するロウアドレス
デコーダ６２５と、ワード線６２６と、液晶表示データ
６２７と、液晶表示データ６２７を取込むラッチ回路６
２８と、タイミング制御回路６１１が生成するラッチ信
号６２９と、ラッチ回路６２８の出力するラッチデータ
６３０と、１ラインのデータをシリアル化して出力する
ための制御信号６３１と、ラッチデータ６３０をシリア
ル化するパラ／シリ変換回路６３２とから構成されてい
る。The display control circuit 600 is connected to the data bus 1
A CPU interface circuit 601 for receiving a command from the CPU via the control signal 2 and inputting / outputting command data; an internal data bus 602 between the CPU interface circuit 601 and the internal circuit;
03, a drawing address 604 output from the drawing setting register 603, drawing data 605, and a drawing control signal 6
06, an address management circuit 607 for controlling addresses corresponding to display memory access and drawing control of the CPU, and a column address 608 output from the address management circuit 607.
And a row address 609, a data I / O buffer 610 for outputting or inputting data corresponding to display memory access and drawing control of the CPU, and a timing control circuit 61 for generating various internal control signals from the display control signal 14.
1, a read / write signal 612 for controlling the data direction of the data I / O buffer 610, a display line counter 613, a counter control signal 614, a display row address 615 generated by the display line counter 613, and a row address. A selector 616 for selecting the row address 609 and the display row address 615;
, A selected row address 618, a column address decoder 619, a display data selection signal 620 generated by the column address decoder 619, and a display memory 621.
A display memory data line 622, an I / O selector 623 for selecting the display memory data line 622, a memory data bus 624 for connecting the selected data, and a row address decoder for selecting a word line from the selected row address 618. 625, a word line 626, liquid crystal display data 627, and a latch circuit 6 for taking in the liquid crystal display data 627.
28, the latch signal 629 generated by the timing control circuit 611, the latch data 630 output by the latch circuit 628, the control signal 631 for serializing and outputting one line of data, and the latch data 630. And a parallel / serial conversion circuit 632.

【００８５】図１６を用いて、本実施形態による液晶表
示装置の全体的な動作について説明する。図１６におい
て、表示制御回路６００の表示メモリは３２０画素×４
８０ラインの表示データを保持する事ができるものとす
る。また、階調数は４とする。また、データドライバＬ
ＳＩ７０１表示データを少なくとも１ライン分保持する
ラッチ回路を備えるものとする。また、液晶パネル５は
３２０画素×４８０ラインとする。また、表示制御回路
の表示メモリへのランダムアクセスライト／リード動作
は、コマンドインタフェースとする。さらにまた、デー
タバス１及び内部データバス６０２は８ビットとする。
図１７に表示メモリ６２１のアドレスマップと液晶パネ
ルの各画素との対応を示す。表示メモリのアドレスは、
液晶パネルの左上画素をアドレス００ｈ番地とし、１画
素／アドレス構成になっている。第１ラインのアドレス
は、０００００ｈ番地から、００１３Ｆｈ番地が割り当
てられ、第２ラインは第１ラインのアドレスに＋２００
ｈ番地加算したアドレスが割り当てられている。The overall operation of the liquid crystal display according to the present embodiment will be explained with reference to FIG. In FIG. 16, the display memory of the display control circuit 600 is 320 pixels × 4
It is assumed that display data of 80 lines can be held. The number of gradations is four. The data driver L
It is assumed that a latch circuit for holding at least one line of SI701 display data is provided. The liquid crystal panel 5 has 320 pixels × 480 lines. A random access write / read operation to the display memory of the display control circuit is performed by using a command interface. Further, the data bus 1 and the internal data bus 602 are 8 bits.
FIG. 17 shows the correspondence between the address map of the display memory 621 and each pixel of the liquid crystal panel. The display memory address is
The upper left pixel of the liquid crystal panel has an address of 00h, and has a 1 pixel / address configuration. The address of the first line is assigned the address of 0013Fh from the address of 0000h, and the address of the first line is +200 to the address of the first line.
The address obtained by adding the address h is assigned.

【００８６】次に、ＣＰＵが表示メモリ６２１にランダ
ムにアクセスする場合のリード／ライトアクセス動作に
ついて説明する。ＣＰＵからのリード／ライトアドレス
は、データバス１を通じてＣＰＵインタフェース回路６
０１に入力され、内部データバス６０２を通じてアドレ
ス管理回路６０７に入力される。アドレス管理回路６０
７では、内部の表示メモリ６２１に対応したカラムアド
レス６０８及びロウアドレス６０９に変換する。カラム
アドレス６０８はカラムアドレスデコーダ６１９でデコ
ードされ、表示メモリデータ線６２２の対応するデータ
線がデータＩ／Ｏセレクタ６２３で選択される。ＣＰＵ
表示メモリアクセス時にはロウアドレス選択信号６１７
により、ロウアドレス６０９がセレクタ６１６で選択さ
れ、選択したロウアドレス６１８をロウアドレスデコー
ダ６２５に入力して、対応するワード線６２６の１本選
択される。これにより、表示メモリ６２１の所定の画素
をアクセスすることができ、表示データを読み書きする
ことができる。なお、表示メモリ６２１に保持された表
示データの内の、１ライン分の液晶表示データ６２７が
水平周期のラッチ信号６２９でラッチ回路６２８にラッ
チされ、パラ／シリ変換回路６３２でシリアル化され、
表示データバス７１１を通じてデータドライバＬＳＩ７
０１に出力され、データドライバＬＳＩ７０１によって
データに対応した電源電圧７０９が選択され液晶駆動電
圧７０５が液晶パネル５に出力される。Next, a read / write access operation when the CPU randomly accesses the display memory 621 will be described. The read / write address from the CPU is transmitted to the CPU interface circuit 6 via the data bus 1.
01 to the address management circuit 607 through the internal data bus 602. Address management circuit 60
In step 7, the data is converted into a column address 608 and a row address 609 corresponding to the internal display memory 621. The column address 608 is decoded by a column address decoder 619, and a data line corresponding to the display memory data line 622 is selected by a data I / O selector 623. CPU
When the display memory is accessed, the row address selection signal 617
As a result, the row address 609 is selected by the selector 616, the selected row address 618 is input to the row address decoder 625, and one of the corresponding word lines 626 is selected. Thus, a predetermined pixel of the display memory 621 can be accessed, and display data can be read and written. In addition, one line of the liquid crystal display data 627 among the display data held in the display memory 621 is latched by the latch circuit 628 with the latch signal 629 of the horizontal cycle, and is serialized by the para / serial conversion circuit 632.
Data driver LSI 7 through display data bus 711
01, the power supply voltage 709 corresponding to the data is selected by the data driver LSI 701, and the liquid crystal drive voltage 705 is output to the liquid crystal panel 5.

【００８７】次に、矩形領域塗り潰し描画動作について
説明する。まず、矩形領域の左上頂点（Ｘｍ，Ｙｐ）の
アドレスをスタートアドレス設定レジスタに設定し、矩
形領域の右下頂点（Ｘｎ，Ｙｑ）のアドレスをエンドア
ドレス設定レジスタに設定し、塗り潰す色を色設定レジ
スタに設定する。矩形領域左上頂点（Ｘｍ，Ｙｐ）は、
矩形領域右下頂点（Ｘｎ，Ｙｑ）よりもＸ座標値及びＹ
座標値が小さい点のアドレスを設定する。表示メモリの
アドレスは図１７に示すように３ＢＦ３Ｆｈ番地まであ
るため、スタートアドレス設定レジスタ及びエンドアド
レス設定レジスタはそれぞれ１８ビット必要である。色
設定レジスタは２ビット必要である。図１８に、各レジ
スタの構成を示す。ＣＰＵはまず、スタートアドレス設
定レジスタを設定する。次にエンドアドレス設定レジス
タを設定する。次に色設定レジスタを設定して、ＣＰＵ
のアクセスが終わる。また、後述するように、設定した
アドレスは、カラムアドレスとロウアドレスに分割する
ため、ロウアドレスに対応するアドレスのビットをスタ
ートアドレス設定レジスタではスタートロウアドレスＳ
ＲＡ、エンドアドレス設定レジスタではエンドロウアド
レスＥＲＡ、カラムアドレスに対応するアドレスのビッ
トをスタートアドレス設定レジスタではスタートカラム
アドレスＳＣＡ、エンドアドレス設定レジスタではエン
ドカラムアドレスＥＣＡ、とした。その後、設定値によ
り、アドレス管理回路６０７及びカラムアドレスデコー
ダ６１９及びロウアドレスデコーダ６２５が表示メモリ
の矩形領域塗り潰し描画の対象となるメモリセルを書き
込み有効にし、データＩ／Ｏバッファ６１０からライン
の色のデータをメモリセルに出力する。Next, the rectangular area painting operation will be described. First, the address of the upper left vertex (Xm, Yp) of the rectangular area is set in the start address setting register, the address of the lower right vertex (Xn, Yq) of the rectangular area is set in the end address setting register, and the color to be filled is colored. Set in the setting register. The upper left vertex (Xm, Yp) of the rectangular area is
X coordinate value and Y from the lower right vertex (Xn, Yq) of the rectangular area
Set the address of a point with a small coordinate value. Since the address of the display memory is up to the address 3BF3Fh as shown in FIG. 17, the start address setting register and the end address setting register each require 18 bits. The color setting register requires two bits. FIG. 18 shows the configuration of each register. First, the CPU sets a start address setting register. Next, an end address setting register is set. Next, set the color setting register
Access ends. As will be described later, the set address is divided into a column address and a row address.
In the RA and end address setting registers, the bits of the address corresponding to the end row address ERA and the column address are set to the start column address SCA in the start address setting register and the end column address ECA in the end address setting register. Thereafter, the address management circuit 607, the column address decoder 619, and the row address decoder 625 write-enable the memory cells to be filled with the rectangular area of the display memory according to the set values, and enable the data I / O buffer 610 to change the color of the line. Outputs data to memory cells.

【００８８】次に、図１９を用いて、アドレス管理回路
６０７の詳細な構成について説明する。図１９示すよう
に、アドレス管理回路１０７は、ＣＰＵ表示メモリアク
セス時にＣＰＵが指定するメモリアドレス１８ビットの
内の下位９ビットのカラムアドレスを設定するカラムア
ドレスカウンタ８０１と、カラムアドレスカウンタ値８
０２と、上位９ビットのロウアドレスを設定するロウア
ドレスカウンタ８０３と、ロウアドレスカウンタ値８０
４と、ＣＰＵアクセスと描画アクセスを切り換えるセレ
クタ８０５と、セレクタ８０６と、セレクタ８０７と、
セレクタ８０８とを備える。また、描画設定レジスタ６
０３からの描画用アドレス６０４はスタートカラムアド
レスＳＣＡと、エンドカラムアドレスＥＣＡと、スター
トロウアドレスＳＲＡエンドロウアドレスＥＲＡとから
成り、カラムアドレス６０８は、それぞれスタートカラ
ムアドレスＳＣＡと、エンドカラムアドレスＥＣＡから
成り、ロウアドレス６０９はそれぞれスタートロウアド
レスＳＲＡと、エンドロウアドレスＥＲＡからなる。Next, a detailed configuration of the address management circuit 607 will be described with reference to FIG. As shown in FIG. 19, the address management circuit 107 includes a column address counter 801 for setting the lower 9-bit column address of the 18-bit memory address specified by the CPU when accessing the CPU display memory, and a column address counter value 8
02, a row address counter 803 for setting a row address of the upper 9 bits, and a row address counter value 80
4, a selector 805 for switching between CPU access and drawing access, a selector 806, a selector 807,
And a selector 808. Also, the drawing setting register 6
The drawing address 604 from 03 includes a start column address SCA, an end column address ECA, and a start row address SRA end row address ERA, and the column address 608 includes a start column address SCA and an end column address ECA, respectively. , Row address 609 includes a start row address SRA and an end row address ERA.

【００８９】次に、アドレス管理回路６０７の動作につ
いて説明する。描画用設定レジスタ１０３は矩形領域左
上頂点（Ｘｍ，Ｙｐ）に対応するアドレスをスタートカ
ラムアドレスＳＣＡ及びスタートロウアドレスＳＲＡと
し、矩形領域右下頂点（Ｘｎ，Ｙｑ）に対応するアドレ
スをエンドカラムアドレスＥＣＡ及びエンドロウアドレ
スＥＲＡとして出力する。矩形領域塗り潰し描画アクセ
ス時は、描画設定レジスタ６０３に設定された描画用ア
ドレス６０４の内のスタートカラムアドレスＳＣＡと、
描画用アドレス６０４の内のエンドカラムアドレスＥＣ
Ａと、描画用アドレス６０４の内のスタートロウアドレ
スＳＲＡと、描画用アドレス６０４の内のエンドロウア
ドレスＥＲＡとがセレクタ８０５と、セレクタ８０６
と、セレクタ８０７と、セレクタ８０８とで選択され
る。ＣＰＵ表示メモリアクセス時はＣＰＵインタフェー
ス回路６０１を介してカラムアドレスカウンタ８０１及
びロウアドレスカウンタ８０３にそれぞれアクセスの対
象となるメモリのアドレスを設定する。ＣＰＵ表示メモ
リアクセスのとき、カラムアドレスカウンタ値８０２が
セレクタ８０５及びセレクタ８０６で選択されて、カラ
ムアドレス６０８に出力される。また、ロウアドレスカ
ウンタ値８０４がセレクタ８０７及びセレクタ８０８で
選択されて、ロウアドレス６０９が出力される。Next, the operation of the address management circuit 607 will be described. The drawing setting register 103 sets the address corresponding to the upper left vertex (Xm, Yp) of the rectangular area as the start column address SCA and the start row address SRA, and the address corresponding to the lower right vertex (Xn, Yq) of the rectangular area as the end column address ECA. And an end row address ERA. At the time of accessing the rectangular area filling drawing, the start column address SCA of the drawing address 604 set in the drawing setting register 603,
End column address EC in drawing address 604
A, the start row address SRA of the drawing address 604, and the end row address ERA of the drawing address 604 correspond to the selector 805 and the selector 806.
, The selector 807 and the selector 808. When accessing the CPU display memory, the address of the memory to be accessed is set in the column address counter 801 and the row address counter 803 via the CPU interface circuit 601. At the time of CPU display memory access, the column address counter value 802 is selected by the selector 805 and the selector 806, and is output to the column address 608. The row address counter value 804 is selected by the selector 807 and the selector 808, and the row address 609 is output.

【００９０】本実施の形態によるカラムアドレスデコー
ダ６１９が、第１から第３の実施の形態によるカラムア
ドレスデコーダ１１９と異なる点は、カラムアドレスデ
コーダ６１９が表示メモリの横方向３２０画素の対応し
て、９ビットから３２０本の表示データ選択信号６２０
をデコードする点だけであり、動作は同じである。ま
た、本実施の形態によるロウアドレスデコーダ６２５
が、第１から第３の実施の形態によるロウアドレスデコ
ーダ１２５と異なる点は、ロウアドレスデコーダ６２５
が表示メモリの縦方向４８０ラインの対応して、９ビッ
トから４８０本のワード線６２６をデコードする点だけ
であり、動作は同じである。The point that the column address decoder 619 according to the present embodiment differs from the column address decoder 119 according to the first to third embodiments is that the column address decoder 619 corresponds to 320 pixels in the horizontal direction of the display memory. 9 to 320 display data selection signals 620
, And the operation is the same. Also, the row address decoder 625 according to the present embodiment
However, the difference from the row address decoder 125 according to the first to third embodiments is that the row address decoder 625
Is that only 480 word lines 626 are decoded from 9 bits corresponding to 480 lines in the vertical direction of the display memory, and the operation is the same.

【００９１】したがって、矩形領域塗り潰し描画アクセ
ス時には、アドレス管理回路６０７から、矩形領域左上
頂点（Ｘｍ，Ｙｐ）に対応するカラムアドレス及び矩形
領域右下頂点（Ｘｎ，Ｙｑ）に対応するカラムアドレス
が、カラムアドレスデコーダ６１９に入力される。した
がってＸｍからＸｎまでの表示データ選択信号１２０が
有効となり、矩形領域塗り潰し描画の対象となるメモリ
セルの表示メモリデータ線６２２がＩ／Ｏセレクタ６２
３によりメモリデータバス６２４と接続する。また、ア
ドレス管理回路６０７から、矩形領域左上頂点（Ｘｍ，
Ｙｐ）に対応するロウアドレス及び矩形領域右下頂点
（Ｘｎ，Ｙｑ）に対応するロウアドレスが、ロウアドレ
スデコーダ６２５に入力される。したがってＹｐからＹ
ｑまでのワード線６２６が有効となり、矩形領域塗り潰
し描画の対象となるメモリセルの書き込みが可能とな
る。Therefore, at the time of the rectangular area filling drawing access, the column address corresponding to the rectangular area upper left vertex (Xm, Yp) and the column address corresponding to the rectangular area lower right vertex (Xn, Yq) are obtained from the address management circuit 607. This is input to the column address decoder 619. Therefore, the display data selection signals 120 from Xm to Xn become valid, and the display memory data line 622 of the memory cell to be painted in the rectangular area is drawn to the I / O selector 62.
3 is connected to the memory data bus 624. In addition, from the address management circuit 607, the upper left corner of the rectangular area (Xm,
The row address corresponding to Yp) and the row address corresponding to the lower right vertex (Xn, Yq) of the rectangular area are input to the row address decoder 625. Therefore, from Yp to Y
The word lines 626 up to q become valid, and writing of a memory cell to be painted in a rectangular area is enabled.

【００９２】また、ＣＰＵ表示メモリアクセス時には、
アドレス管理回路６０７から、カラムアドレスカウンタ
値８０２がカラムアドレスデコーダ６１９に入力され
る。表示メモリ６２１は１画素／アドレスでマッピング
されており、ＣＰＵ表示メモリアクセス時は、スタート
カラムアドレスＳＣＡとエンドカラムアドレスＥＣＡは
同じ値であるため、ＣＰＵが指定した表示メモリアドレ
スの１画素分のメモリセルが選択さる。また、アドレス
管理回路１０７から、ロウアドレスカウンタ値２０４ロ
ウアドレスデコーダ６２５に入力される。スタートロウ
アドレスＳＲＡとエンドロウアドレスＥＲＡは同じ値で
あるため、ワード線６２６は１本だけ有効となる。この
ようにして、従来のＣＰＵ表示メモリアクセスとアクセ
スが可能となる。When accessing the CPU display memory,
The column address counter value 802 is input from the address management circuit 607 to the column address decoder 619. The display memory 621 is mapped at one pixel / address, and when accessing the CPU display memory, the start column address SCA and the end column address ECA have the same value. The cell is selected. The address management circuit 107 inputs the row address counter value 204 to the row address decoder 625. Since the start row address SRA and the end row address ERA have the same value, only one word line 626 is valid. In this manner, conventional CPU display memory access and access are possible.

【００９３】以上のよう、矩形領域塗り潰し描画が可能
となったが、同様にして、横ライン描画及び縦ライン描
画も可能となる。As described above, the rectangular area can be filled and drawn. Similarly, the horizontal line drawing and the vertical line drawing can be performed.

【００９４】（第５の実施の形態）以下、本発明の第４
の実施の形態を図２０を用いて説明する。本実施形態
は、ワード線の選択方法に特徴を有しており、第３の実
施の形態によるデータドライバＬＳＩの構成によるワー
ド線を新たにマスク回路とシフト回路とを付加して選択
方法を変えて、矩形領域パターンデータ描画を実現する
ものである。(Fifth Embodiment) Hereinafter, a fourth embodiment of the present invention will be described.
The embodiment will be described with reference to FIG. The present embodiment has a feature in a method of selecting a word line, and changes the method of selecting a word line by the configuration of the data driver LSI according to the third embodiment by adding a new mask circuit and a shift circuit. Thus, drawing of rectangular area pattern data is realized.

【００９５】図２０は、本実施形態による、ワード線１
２６に付加する回路を示す。ここで、パターンデータは
４画素×４ラインの３２ビットのデータとする。FIG. 20 shows a word line 1 according to the present embodiment.
26 shows a circuit to be added. Here, the pattern data is 32-bit data of 4 pixels × 4 lines.

【００９６】最初に、ワード線１２６と付加回路の構成
について説明する。本実施形態によるデータドライバＬ
ＳＩはワード線１２６をマスクするマスク回路５０５
と、シフト回路ＷＳＦＴと、シフト回路ＷＳＦＴが生成
するシフトデータＳＤ１からＳＤ４と、マスクしたワー
ド線１２６Ｂとが付加される。また、シフトデータＳＤ
１からＳＤ４はワード線１２６のマスク信号であり、シ
フトデータＳＤ１は４Ｎ−３ライン目（以下、Ｎ＝１、
２、…、６０）のワード線１２６をマスクし、シフトデ
ータＳＤ２は４Ｎ−２ライン目のワード線１２６をマス
クし、シフトデータＳＤ３は４Ｎ−１ライン目のワード
線１２６をマスクし、シフトデータＳＤ４は４Ｎライン
目のワード線１２６をマスクする。First, the configuration of the word line 126 and the additional circuit will be described. Data driver L according to the present embodiment
SI is a mask circuit 505 for masking the word line 126.
, A shift circuit WSFT, shift data SD1 to SD4 generated by the shift circuit WSFT, and a masked word line 126B. Also, shift data SD
1 to SD4 are mask signals for the word line 126, and the shift data SD1 is the 4N-3rd line (hereinafter, N = 1,
2,..., 60), the shift data SD2 masks the word line 126 on the 4N-2th line, and the shift data SD3 masks the word line 126 on the 4N-1 line. SD4 masks the 4Nth word line 126.

【００９７】次に、ワード線１２６の付加回路による選
択方法について説明する。マスク回路５０５Ｂは、ワー
ド線１２６をシフトデータＳＤ１から４をマスク信号と
してマスクする。ここで、シフト回路ＷＳＦＴは、矩形
領域の左上頂点のアドレスの情報を利用して、矩形領域
の１ライン目が表示メモリ１２１の４Ｎ−３ライン目の
場合はシフトデータＳＤ１を最初に有効にし、矩形領域
の１ライン目が表示メモリ１２１の４Ｎ−２ライン目の
場合はシフトデータＳＤ２を最初に有効にし、矩形領域
の１ライン目が表示メモリ１２１の４Ｎ−１ライン目の
場合はシフトデータＳＤ３を最初に有効にし、矩形領域
の１ライン目が表示メモリ１２１の４Ｎライン目の場合
はシフトデータＳＤ４を最初に有効にするものとする。
また、最初に有効にしたシフトデータから順次シフトデ
ータＳＤ１からＳＤ４の内の１つを有効にする。したが
って、有効なワード線１２６に対応したワード線１２６
Ｂの内の４Ｎ−３ライン目、４Ｎ−２ライン目、４Ｎ−
１ライン目、４Ｎライン目が、シフト回路ＷＳＦＴの動
作に対応して有効になる。Next, a method of selecting the word line 126 by the additional circuit will be described. The mask circuit 505B masks the word line 126 using the shift data SD1 to SD4 as a mask signal. Here, the shift circuit WSFT uses the information of the address of the upper left vertex of the rectangular area to first enable the shift data SD1 when the first line of the rectangular area is the 4N−3 line of the display memory 121, When the first line of the rectangular area is the 4N-2 line of the display memory 121, the shift data SD2 is enabled first. When the first line of the rectangular area is the 4N-1 line of the display memory 121, the shift data SD3 is used. Is enabled first, and when the first line of the rectangular area is the 4Nth line of the display memory 121, the shift data SD4 is enabled first.
Further, one of the shift data SD1 to SD4 is made valid sequentially from the shift data that is made valid first. Therefore, the word line 126 corresponding to the effective word line 126
4N-3 line, 4N-2 line, 4N-
The first line and the 4Nth line become valid in accordance with the operation of the shift circuit WSFT.

【００９８】図２１は、本実施形態による、画素（Ｘ
１，Ｙ１）を左上頂点とし、画素（Ｘ６，Ｙ６）を右下
頂点とした、矩形領域パターンデータ描画を行うときの
動作の様子を示し、（１）から（４）は動作の順番を示
す。なお、パターンデータは、４画素×４ライン分のデ
ータであり、１ライン目は１１００００００ｂ、２ライ
ン目は００１１００００ｂ、３ライン目は００００１１
００ｂ、４ライン目は００００００１１ｂである斜め線
のパターンデータとする。FIG. 21 shows a pixel (X) according to the present embodiment.
(1, Y1) is defined as the upper left vertex, and the pixel (X6, Y6) is defined as the lower right vertex. . The pattern data is data of 4 pixels × 4 lines, the first line is 11000000b, the second line is 00110000b, and the third line is 0000011.
The fourth line is pattern data of a diagonal line of 00000011b.

【００９９】まず、矩形領域パターンデータ描画動作に
ついて説明する。矩形領域パターンデータ描画とは、液
晶パネル５の任意の矩形領域の内側の画素を指定のパタ
ーンデータで並べるように塗りつぶすことである。ま
ず、ＣＰＵは、矩形領域の左上頂点（Ｘ１，Ｙ１）のア
ドレスをスタートアドレス設定レジスタに設定し、矩形
領域の右下頂点（Ｘ６，Ｙ６）のアドレスをエンドアド
レス設定レジスタに設定する。色設定レジスタは設定し
ない。その後、設定値により、アドレス管理回路１０７
及びカラムアドレスデコーダ１１９及びロウアドレスデ
コーダ１２５により、Ｘ１からＸ６に対応する表示デー
タ選択信号１２０及び、Ｙ１からＹ６に対応するワード
線１２６が有効となる。アドレス管理回路１０７及びカ
ラムアドレスデコーダ１１９及びロウアドレスデコーダ
１２５は第３の実施の形態による液晶表示装置の当該回
路と動作は同じである。First, the rectangular area pattern data drawing operation will be described. The drawing of rectangular area pattern data is to paint pixels inside an arbitrary rectangular area of the liquid crystal panel 5 so as to be arranged with designated pattern data. First, the CPU sets the address of the upper left vertex (X1, Y1) of the rectangular area in the start address setting register, and sets the address of the lower right vertex (X6, Y6) of the rectangular area in the end address setting register. Do not set the color setting register. After that, according to the set value, the address management circuit 107
The display data selection signal 120 corresponding to X1 to X6 and the word line 126 corresponding to Y1 to Y6 are enabled by the column address decoder 119 and the row address decoder 125. The operation of the address management circuit 107, the column address decoder 119, and the row address decoder 125 is the same as that of the liquid crystal display device according to the third embodiment.

【０１００】次に、（１）から（４）の動作を順番に説
明する。シフト回路ＷＳＦＴは、パターンデータの１ラ
イン目のデータを書き込むために、左上頂点のアドレス
にしたがって、矩形領域の１ライン目に対応するシフト
データを最初に有効にする。（１）：矩形領域の１ライ
ン目は表示メモリ１２１の２ライン目であるため、シフ
トデータＳＤ２が最初に有効となる。その結果、Ｙ１か
らＹ６に対応するワード線１２６は、マスク回路５０５
によりマスクされ、Ｙ１、Ｙ５に対応するワード線１２
６Ｂが有効となる。次に、パターンデータの１ライン目
のデータ１１００００００ｂをメモリデータバス１２４
に出力する。ここで、メモリデータバス１２４に出力し
たパターンデータの１画素目のデータから順番に矩形領
域の１画素目に書き込むために、矩形領域の左上頂点の
アドレスの情報を利用して、パターンデータをビットシ
フトする。ここではビットシフト手段ＤＳＦＴを用いる
ことにする。ビットシフト手段ＤＳＦＴは、左上頂点の
アドレスにしたがって、矩形領域の１画素目が表示メモ
リ１２１の４Ｎ−３画素目の場合は２ビット右シフト
し、矩形領域の１画素目が表示メモリ１２１の４Ｎ−２
画素目の場合は４ビット右シフトし、矩形領域の１画素
目が表示メモリ１２１の４Ｎ−１画素目の場合は６ビッ
ト右シフトし、矩形領域の１画素目が表示メモリ１２１
の４Ｎ画素目の場合はシフトしない。ここでは２ビット
右シフトする。したがって、矩形領域の１ライン目及び
５ライン目には１１ｂ、００ｂ、００ｂ、００ｂ、１１
ｂ、００ｂ、が書き込まれる。（２）：シフト回路ＷＳ
ＦＴはシフト動作を行い、シフトデータＳＤ３が有効に
なる。その結果、マスク回路５０５により、Ｙ２、Ｙ６
に対応するワード線１２６Ｂが有効となる。次に、パタ
ーンデータの２ライン目のデータ００１１００００ｂを
メモリデータバス１２４に出力する。パターンデータは
２ビット右シフトする。したがって、矩形領域の２ライ
ン目及び６ライン目には００ｂ、１１ｂ、００ｂ、００
ｂ、００ｂ、１１ｂ、が書き込まれる。（３）：シフト
回路ＷＳＦＴはシフト動作を行い、シフトデータＳＤ４
が有効になる。その結果、マスク回路５０５により、Ｙ
３に対応するワード線１２６Ｂが有効となる。次に、パ
ターンデータの３ライン目のデータ００００１１００ｂ
をメモリデータバス１２４に出力する。パターンデータ
は２ビット右シフトする。したがって、矩形領域の３ラ
イン目には００ｂ、００ｂ、１１ｂ、００ｂ、００ｂ、
００ｂ、が書き込まれる。（４）：シフト回路ＷＳＦＴ
はシフト動作を行い、シフトデータＳＤ１が有効にな
る。その結果、マスク回路５０５により、Ｙ４に対応す
るワード線１２６Ｂが有効となる。次に、パターンデー
タの４ライン目のデータ００００００１１ｂをメモリデ
ータバス１２４に出力する。パターンデータは２ビット
右シフトする。したがって、矩形領域の４ライン目には
００ｂ、００ｂ、００ｂ、１１ｂ、００ｂ、００ｂ、が
書き込まれる。以上で矩形領域パターンデータ描画動作
が終了する。Next, the operations (1) to (4) will be described in order. The shift circuit WSFT first activates the shift data corresponding to the first line of the rectangular area according to the address of the upper left vertex in order to write the data of the first line of the pattern data. (1): Since the first line of the rectangular area is the second line of the display memory 121, the shift data SD2 becomes valid first. As a result, the word lines 126 corresponding to Y1 to Y6 are connected to the mask circuit 505.
And the word lines 12 corresponding to Y1 and Y5
6B becomes effective. Next, the data 11000000b of the first line of the pattern data is transferred to the memory data bus 124.
Output to Here, in order to sequentially write the data of the first pixel of the pattern data output to the memory data bus 124 into the first pixel of the rectangular area, the pattern data is bit-by-bit utilizing the address information of the upper left vertex of the rectangular area. shift. Here, the bit shift means DSFT is used. The bit shift means DSFT shifts the first pixel of the rectangular area by 2 bits to the right if the first pixel of the rectangular area is 4N−3 pixel of the display memory 121 according to the address of the upper left vertex, and the first pixel of the rectangular area is 4N of the display memory 121. -2
The pixel is shifted right by 4 bits, the first pixel in the rectangular area is shifted right by 6 bits in the case of the 4N−1 pixel in the display memory 121, and the first pixel in the rectangular area is shifted into the display memory 121.
No shift is performed for the 4Nth pixel. Here, it is shifted right by 2 bits. Therefore, 11b, 00b, 00b, 00b, 11
b, 00b are written. (2): Shift circuit WS
The FT performs a shift operation, and the shift data SD3 becomes valid. As a result, Y2, Y6
Becomes valid. Next, data 00110000b of the second line of the pattern data is output to the memory data bus 124. The pattern data is shifted right by 2 bits. Therefore, 00b, 11b, 00b, 00 are set on the second and sixth lines of the rectangular area.
b, 00b, and 11b are written. (3): The shift circuit WSFT performs a shift operation, and shift data SD4
Becomes effective. As a result, the mask circuit 505 causes Y
The word line 126B corresponding to No. 3 becomes valid. Next, data 0000100b of the third line of the pattern data
Is output to the memory data bus 124. The pattern data is shifted right by 2 bits. Therefore, on the third line of the rectangular area, 00b, 00b, 11b, 00b, 00b,
00b, is written. (4): Shift circuit WSFT
Performs a shift operation, and the shift data SD1 becomes valid. As a result, the word line 126B corresponding to Y4 is made effective by the mask circuit 505. Next, the data 00000011b on the fourth line of the pattern data is output to the memory data bus 124. The pattern data is shifted right by 2 bits. Therefore, 00b, 00b, 00b, 11b, 00b, and 00b are written in the fourth line of the rectangular area. This completes the rectangular area pattern data drawing operation.

【０１０１】次に、ＣＰＵ表示メモリアクセス動作につ
いて説明する。ＣＰＵ表示メモリアクセス時は、アドレ
ス管理回路１０７及びカラムアドレスデコーダ１１９及
びロウアドレスデコーダ１２５は第３の実施の形態によ
る液晶表示装置の当該回路と動作は同じである。シフト
回路ＷＳＦＴはシフトデータＳＤ１からＳＤ４を全て有
効にし、マスク回路５０５Ｂではワード線１２６のマス
クを行わない。また、ビットシフト手段は表示メモリデ
ータのビットシフトを行わない。したがって、第３の実
施の形態による液晶表示装置と同様なＣＰＵ表示メモリ
アクセス動作が可能である。Next, the CPU display memory access operation will be described. At the time of accessing the CPU display memory, the operation of the address management circuit 107, the column address decoder 119, and the row address decoder 125 is the same as that of the liquid crystal display device according to the third embodiment. The shift circuit WSFT enables all the shift data SD1 to SD4, and the mask circuit 505B does not mask the word line 126. The bit shift means does not shift the bit of the display memory data. Therefore, the same CPU display memory access operation as that of the liquid crystal display device according to the third embodiment can be performed.

【０１０２】以上のように、本実施の形態による液晶表
示装置は、矩形領域パターンデータ描画が可能である。As described above, the liquid crystal display device according to the present embodiment can draw rectangular area pattern data.

【０１０３】複数のデータドライバＬＳＩにまたがる矩
形領域パターンデータ描画動作は、アドレス管理回路１
０７における演算が第３の実施の形態によるアドレス管
理回路１０７と同じであるため、第３の実施の形態によ
る液晶表示装置の矩形領域と同じく、複数のドライバに
またがる矩形領域が書き込み可能である。また、左上頂
点のアドレスにしたがって、シフト回路ＷＳＦＴの動作
が決定し、ビットシフト手段ＤＳＦＴのビットシフト量
が決定されるため、各データドライバＬＳＩでシフト回
路ＷＳＦＴの動作及びビットシフト手段ＤＳＦＴのビッ
トシフト量が同じであるため、描画するパターンデータ
が各データドライバＬＳＩまたがる場合でもパターンデ
ータの並びかたは保たれる。したがって、複数のデータ
ドライバＬＳＩにまたがる矩形領域パターンデータ描画
動作が可能である。The rectangular area pattern data drawing operation over a plurality of data driver LSIs is performed by the address management circuit 1.
Since the operation at 07 is the same as that of the address management circuit 107 according to the third embodiment, a rectangular area extending over a plurality of drivers can be written, like the rectangular area of the liquid crystal display device according to the third embodiment. Further, the operation of the shift circuit WSFT is determined according to the address of the upper left vertex, and the bit shift amount of the bit shift means DSFT is determined. Therefore, the operation of the shift circuit WSFT and the bit shift of the bit shift means DSFT are performed in each data driver LSI. Since the amounts are the same, the arrangement of the pattern data is maintained even when the pattern data to be drawn straddles each data driver LSI. Therefore, a rectangular area pattern data drawing operation can be performed over a plurality of data driver LSIs.

【０１０４】ここで、本実施の形態による液晶表示装置
の矩形領域パターンデータ描画は、ビットシフト手段Ｄ
ＳＦＴを用いることにして実現したが、ビットシフト手
段を用いずとも、ＣＰＵがパターンデータを予めビット
シフトを行ったパターンデータを出力することで実現可
能である。この場合、ＣＰＵの計算手数が増えるが、デ
ータドライバＬＳＩの回路規模を縮小することができ
る。また、本実施の形態による液晶表示装置の矩形領域
パターンデータ描画は、シフト回路ＷＳＦＴにおける最
初に有効にするシフトデータを矩形領域の位置にしたが
って変更し、パターンデータの１ライン目から出力して
実現したが、最初に有効にするシフトデータは予め決め
ておき、ＣＰＵが矩形領域の位置にしたがってパターン
データの出力するラインを変更することで、実現可能で
ある。Here, the rectangular area pattern data drawing of the liquid crystal display device according to the present embodiment is performed by the bit shift means D.
The present invention is realized by using the SFT, but can be realized by outputting the pattern data obtained by performing the bit shift on the pattern data in advance without using the bit shift means. In this case, the number of calculations by the CPU increases, but the circuit size of the data driver LSI can be reduced. Further, the rectangular area pattern data drawing of the liquid crystal display device according to the present embodiment is realized by changing the first effective shift data in the shift circuit WSFT according to the position of the rectangular area, and outputting from the first line of the pattern data. However, the shift data to be made effective first is determined in advance, and the shift can be realized by the CPU changing the line from which the pattern data is output according to the position of the rectangular area.

【０１０５】本発明は以上に示した実施の形態に限定さ
れるものではなく、その主旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。例えば、液晶ドラ
イバＬＳＩは１６０本の出力端子、及び、１６０画素×
２４０ライン×２ビットの表示メモリを備えるものとし
て説明したが、他の出力数、他の表示メモリの構成、他
のパターンデータサイズについても容易に対応可能であ
る。The present invention is not limited to the above-described embodiment, and it goes without saying that various changes can be made without departing from the gist of the present invention. For example, a liquid crystal driver LSI has 160 output terminals and 160 pixels ×
Although the display memory is described as having a 240-line × 2-bit display memory, other output numbers, other display memory configurations, and other pattern data sizes can be easily handled.

【０１０６】[0106]

【発明の効果】本願において開示される発明によって得
られる効果を簡単に説明すれば、以下のとおりである。The effects obtained by the invention disclosed in the present application will be briefly described as follows.

【０１０７】すなわち、本発明による表示メモリを内蔵
した液晶ドライバＬＳＩを用いた液晶表示装置は、ＣＰ
Ｕの液晶ドライバＬＳＩへのアクセス回数を低減するこ
とで、ライン描画や矩形領域の塗り潰し描画や矩形領域
のパターンデータ描画を、低消費電力かつ高速描画動作
で行いかつＣＰＵの動作負荷を低減することができる。That is, the liquid crystal display device using the liquid crystal driver LSI incorporating the display memory according to the present invention has the CP
By reducing the number of times the U accesses the liquid crystal driver LSI, line drawing, filling drawing of a rectangular area, and pattern data drawing of a rectangular area are performed with low power consumption and high speed drawing operation, and the operation load of the CPU is reduced. Can be.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施の形態による表示メモリ内
蔵液晶ドライバＬＳＩ及び液晶表示装置の概略構成を示
すブロック図である。FIG. 1 is a block diagram showing a schematic configuration of a liquid crystal driver LSI with a built-in display memory and a liquid crystal display device according to a first embodiment of the present invention.

【図２】本発明の第１の実施の形態による表示メモリ内
蔵液晶ドライバＬＳＩの表示メモリの構成及び液晶パネ
ルとの対応を示す図である。FIG. 2 is a diagram showing a configuration of a display memory of a liquid crystal driver LSI with a built-in display memory and a correspondence with a liquid crystal panel according to the first embodiment of the present invention.

【図３】本発明の第１の実施の形態による表示メモリ内
蔵液晶ドライバＬＳＩのレジスタ構成図である。FIG. 3 is a diagram illustrating a register configuration of a liquid crystal driver LSI with a built-in display memory according to the first embodiment of the present invention;

【図４】本発明の第１の実施の形態による表示メモリ内
蔵液晶ドライバＬＳＩのアドレス管理回路の内部構成を
示すブロック図である。FIG. 4 is a block diagram showing an internal configuration of an address management circuit of the liquid crystal driver LSI with a built-in display memory according to the first embodiment of the present invention.

【図５】本発明の第１の実施の形態による表示メモリ内
蔵液晶ドライバＬＳＩのカラムアドレスデコーダの内部
構成を示すブロック図である。FIG. 5 is a block diagram showing an internal configuration of a column address decoder of the liquid crystal driver LSI with a built-in display memory according to the first embodiment of the present invention.

【図６】本発明の第１の実施の形態による表示メモリ内
蔵液晶ドライバＬＳＩのカラムアドレスデコーダのスタ
ートカラムアドレスデコーダの内部構成を示すブロック
図である。FIG. 6 is a block diagram showing an internal configuration of a start column address decoder of a column address decoder of the liquid crystal driver LSI with a built-in display memory according to the first embodiment of the present invention.

【図７】本発明の第１の実施の形態による表示メモリ内
蔵液晶ドライバＬＳＩのカラムアドレスデコーダのエン
ドカラムアドレスデコーダの内部構成を示すブロック図
である。FIG. 7 is a block diagram showing an internal configuration of an end column address decoder of a column address decoder of the liquid crystal driver LSI with a built-in display memory according to the first embodiment of the present invention.

【図８】本発明の第１の実施の形態による表示メモリ内
蔵液晶ドライバＬＳＩのデータＩ／Ｏバッファの内部構
成を示すブロック図である。FIG. 8 is a block diagram showing an internal configuration of a data I / O buffer of the liquid crystal driver LSI with a built-in display memory according to the first embodiment of the present invention.

【図９】本発明の第１の実施の形態による横ライン描画
動作を示す概念図である。FIG. 9 is a conceptual diagram showing a horizontal line drawing operation according to the first embodiment of the present invention.

【図１０】本発明の第２の実施の形態による表示メモリ
内蔵液晶ドライバＬＳＩのアドレス管理回路の内部構成
を示すブロック図である。FIG. 10 is a block diagram showing an internal configuration of an address management circuit of a liquid crystal driver LSI with a built-in display memory according to a second embodiment of the present invention.

【図１１】本発明の第２の実施の形態による表示メモリ
内蔵液晶ドライバＬＳＩのロウアドレスデコーダの内部
構成を示すブロック図である。FIG. 11 is a block diagram showing an internal configuration of a row address decoder of a liquid crystal driver LSI with a built-in display memory according to a second embodiment of the present invention.

【図１２】本発明の第２の実施の形態による表示メモリ
内蔵液晶ドライバＬＳＩのロウアドレスデコーダのスタ
ートロウアドレスデコーダの内部構成を示すブロック図
である。FIG. 12 is a block diagram showing an internal configuration of a start row address decoder of a row address decoder of a liquid crystal driver LSI with a built-in display memory according to a second embodiment of the present invention.

【図１３】本発明の第２の実施の形態による表示メモリ
内蔵液晶ドライバＬＳＩのロウアドレスデコーダのエン
ドロウアドレスデコーダの内部構成を示すブロック図で
ある。FIG. 13 is a block diagram showing an internal configuration of an end row address decoder of a row address decoder of a liquid crystal driver LSI with a built-in display memory according to a second embodiment of the present invention.

【図１４】本発明の第２の実施の形態による縦ライン描
画動作を示す概念図である。FIG. 14 is a conceptual diagram illustrating a vertical line drawing operation according to a second embodiment of the present invention.

【図１５】本発明の第３の実施の形態による矩形領域塗
り潰し描画動作を示す概念図である。FIG. 15 is a conceptual diagram showing a rectangular area filling drawing operation according to the third embodiment of the present invention.

【図１６】本発明の第４の実施の形態による表示メモリ
内蔵液晶制御回路及び液晶表示装置の概略構成を示すブ
ロック図である。FIG. 16 is a block diagram showing a schematic configuration of a liquid crystal control circuit with a built-in display memory and a liquid crystal display device according to a fourth embodiment of the present invention.

【図１７】本発明の第４の実施の形態による表示メモリ
内蔵液晶制御回路の表示メモリの構成及び液晶パネルと
の対応を示す図である。FIG. 17 is a diagram showing a configuration of a display memory of a liquid crystal control circuit with a built-in display memory and a correspondence with a liquid crystal panel according to a fourth embodiment of the present invention.

【図１８】本発明の第４の実施の形態による表示メモリ
内蔵液晶制御回路のレジスタ構成図である。FIG. 18 is a diagram illustrating a register configuration of a liquid crystal control circuit with a built-in display memory according to a fourth embodiment of the present invention.

【図１９】本発明の第４の実施の形態による表示メモリ
内蔵液晶制御回路のアドレス管理回路の内部構成を示す
ブロック図である。FIG. 19 is a block diagram showing an internal configuration of an address management circuit of a liquid crystal control circuit with a built-in display memory according to a fourth embodiment of the present invention.

【図２０】本発明の第５の実施の形態による表示メモリ
内蔵液晶ドライバのワード線の付加回路の構成を示すブ
ロック図である。FIG. 20 is a block diagram illustrating a configuration of a word line addition circuit of a liquid crystal driver with a built-in display memory according to a fifth embodiment of the present invention.

【図２１】本発明の第５の実施の形態による矩形領域パ
ターンデータ描画動作を示す概念図である。FIG. 21 is a conceptual diagram showing a rectangular area pattern data drawing operation according to a fifth embodiment of the present invention.

【図２２】従来の表示メモリ内蔵液晶ドライバＬＳＩ及
び液晶表示装置の概略構成を示すブロック図である。FIG. 22 is a block diagram showing a schematic configuration of a conventional liquid crystal driver LSI with a built-in display memory and a liquid crystal display device.

【符号の説明】[Explanation of symbols]

１…データバス、 ２…制御信号、 ３…データドラ
イバＬＳＩ、４…走査回路、 ５…液晶パネル、６
…表示用発振回路、７…液晶ドライバの電源回路、
８…液晶駆動電圧、９…走査選択信号、１０…クロ
ック、１１…電源電圧、１２…電源電圧、 １３…制
御信号、１４…表示制御信号、１０１…ＣＰＵインタフ
ェース回路、 １０２…内部データバス、１０３…描画
設定レジスタ、 １０４…描画用アドレス、１
０５…描画用データ、 １０６…描画制御
信号、１０７…アドレス管理回路、 １０８…
カラムアドレス、１０９…ロウアドレス、
１１０…データＩ／Ｏバッファ、１１１…タイミング
制御回路、 １１２…リード／ライト信号、１１
３…表示ラインカウンタ、 １１４…カウンタ制
御信号、１１５…表示用ロウアドレス、 １１６
…セレクタ、１１７…ロウアドレス選択信号、 １
１８…選択したロウアドレス、１１９…カラムアドレス
デコーダ、 １２０…表示データ選択信号、１２１…
表示メモリ、１２２…表示メモリデータ線、１２３…Ｉ
／Ｏセレクタ、１２４…メモリデータバス、
１２５…ロウアドレスデコーダ、１２６…ワード線、
１２７…液晶表示データ、 １２８…ラッチ回路、１
２９…ラッチ信号、１３０…ラッチデータ、 １３
１…制御信号、１３２…液晶駆動回路。DESCRIPTION OF SYMBOLS 1 ... Data bus, 2 ... Control signal, 3 ... Data driver LSI, 4 ... Scanning circuit, 5 ... Liquid crystal panel, 6
... display oscillation circuit, 7 ... liquid crystal driver power supply circuit,
8: liquid crystal drive voltage, 9: scan selection signal, 10: clock, 11: power supply voltage, 12: power supply voltage, 13: control signal, 14: display control signal, 101: CPU interface circuit, 102: internal data bus, 103 ... Drawing setting register, 104 ... Drawing address, 1
05: drawing data 106: drawing control signal 107: address management circuit 108:
Column address, 109 ... row address,
110: data I / O buffer, 111: timing control circuit, 112: read / write signal, 11
3 ... display line counter 114 ... counter control signal 115 ... display row address 116
... selector, 117 ... row address selection signal, 1
18 ... selected row address, 119 ... column address decoder, 120 ... display data selection signal, 121 ...
Display memory, 122 ... Display memory data line, 123 ... I
/ O selector, 124 ... memory data bus,
125 row address decoder, 126 word line,
127: liquid crystal display data, 128: latch circuit, 1
29: latch signal, 130: latch data, 13
1 ... control signal, 132 ... liquid crystal drive circuit.

フロントページの続き (72)発明者 比嘉 淳裕 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 恒川 悟 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 輿 博文 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 Ｆターム(参考） 2H093 NA10 NA22 NA64 NC13 NC16 NC26 NC27 NC29 NC50 ND06 ND17 ND34 ND39 ND49 5C006 AF02 AF03 AF04 BB11 BC12 BC16 BF02 BF04 EB05 FA12 FA47 FA48 5C080 AA10 BB05 DD08 DD25 DD26 FF10 GG15 GG17 JJ02 JJ03Continued on the front page (72) Inventor Atsushi Higa 292, Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture Inside Hitachi Image Information Systems Co., Ltd. (72) Satoru Tsunekawa 5-2-1, Josuihoncho, Kodaira-shi, Tokyo Hitachi, Ltd. Semiconductor Group (72) Inventor Hirofumi Koshi 3300 Hayano, Mobara-shi, Chiba F-term (reference) 2H093 NA10 NA22 NA64 NC13 NC16 NC26 NC27 NC29 NC50 ND06 ND17 ND34 ND39 ND49 5C006 AF02 AF03 AF04 BB11 BC12 BC16 BF02 BF04 EB05 FA12 FA47 FA48 5C080 AA10 BB05 DD08 DD25 DD26 FF10 GG15 GG17 JJ02 JJ03

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】複数のデータ線及び複数の走査線の交点位
置にマトリックス状に配列された画素部を有する液晶パ
ネルと、前記複数の走査線に順次電圧を印加する走査回
路と、上位装置からの表示データを受けて該表示データ
に対応した電圧を前記複数のデータ線に印加する液晶駆
動回路とを具備する液晶表示装置において、前記液晶駆
動回路は、前記マトリックス状に配列された画素部に対
応する表示データを格納する表示メモリと、該表示メモ
リに対して前記上位装置が表示データ読み出しあるいは
書き込み制御を行うとき、前記上位装置が指定したアド
レスを前記表示メモリのアドレスに変換するアドレス変
換回路と、前記アドレス変換回路が変換した前記表示メ
モリのアドレスをデコードして前記表示メモリのメモリ
セルの読み出しあるいは書き込みを有効にするデコード
手段で前記上位装置からの指示で前記表示メモリの複数
のメモリセルを同時に書き込み有効にするデコード手段
と、ライン表示信号に同期して、前記表示メモリの１ラ
インの表示データを読み出す読み出し手段と、該読み出
された当該液晶駆動回路が有する出力データ線分の表示
データを同時に保持する保持手段と、該保持手段に保持
された表示データを前記液晶パネルの液晶印加電圧に変
換して出力する回路と、を有することを特徴とする液晶
表示装置。A liquid crystal panel having pixel portions arranged in a matrix at intersections of a plurality of data lines and a plurality of scanning lines; a scanning circuit for sequentially applying a voltage to the plurality of scanning lines; And a liquid crystal drive circuit that receives the display data and applies a voltage corresponding to the display data to the plurality of data lines, wherein the liquid crystal drive circuit includes a pixel portion arranged in a matrix. A display memory for storing corresponding display data, and an address conversion circuit for converting an address specified by the higher-level device into an address of the display memory when the higher-level device performs display data read or write control on the display memory. Decoding the address of the display memory converted by the address conversion circuit and reading the memory cell of the display memory. Or decoding means for enabling writing and simultaneously enabling writing of a plurality of memory cells of the display memory in response to an instruction from the higher-level device, and decoding of one line of the display memory in synchronization with a line display signal. Reading means for reading the display data, holding means for simultaneously holding the read display data for the output data lines of the liquid crystal driving circuit, and applying the display data held in the holding means to the liquid crystal of the liquid crystal panel. A liquid crystal display device comprising: a circuit that converts the voltage into a voltage and outputs the voltage. 【請求項２】前記液晶駆動回路は、前記上位装置からの
指示を保持するレジスタを有することを特徴とする請求
項１記載の液晶表示装置。2. The liquid crystal display device according to claim 1, wherein said liquid crystal drive circuit has a register for holding an instruction from said host device. 【請求項３】前記レジスタは、前記上位装置が表示デー
タを書き込み制御するアドレスの範囲を保持することを
特徴とする請求項２記載の液晶表示装置。3. The liquid crystal display device according to claim 2, wherein the register holds a range of addresses where the host device writes and controls display data. 【請求項４】前記液晶駆動回路は、前記上位装置からの
指示で連続する複数のメモリセルのデータ線をデータバ
スと接続し、一つのワード線を有効にする前記デコード
手段を有することを特徴とする請求項１記載の液晶表示
装置。4. The liquid crystal driving circuit according to claim 1, further comprising the decoding means for connecting data lines of a plurality of continuous memory cells to a data bus in accordance with an instruction from the host device, and enabling one word line. The liquid crystal display device according to claim 1, wherein 【請求項５】前記液晶駆動回路は、前記上位装置からの
指示で一つのメモリセルのデータ線をデータバスと接続
し、連続する複数のワード線を同時に有効にする前記デ
コード手段を有することを特徴とする請求項１記載の液
晶表示装置。5. The liquid crystal driving circuit according to claim 1, further comprising the decoding means for connecting a data line of one memory cell to a data bus in accordance with an instruction from the host device, and simultaneously enabling a plurality of continuous word lines. 2. The liquid crystal display device according to claim 1, wherein:
JP11103716A 1999-04-12 1999-04-12 Liquid crystal driving circuit with built-in memory and liquid crystal display device Pending JP2000293144A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11103716A JP2000293144A (en) 1999-04-12 1999-04-12 Liquid crystal driving circuit with built-in memory and liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11103716A JP2000293144A (en) 1999-04-12 1999-04-12 Liquid crystal driving circuit with built-in memory and liquid crystal display device

Publications (1)

Publication Number Publication Date
JP2000293144A true JP2000293144A (en) 2000-10-20

Family

ID=14361437

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11103716A Pending JP2000293144A (en) 1999-04-12 1999-04-12 Liquid crystal driving circuit with built-in memory and liquid crystal display device

Country Status (1)

Country Link
JP (1) JP2000293144A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001195030A (en) * 1999-10-28 2001-07-19 Seiko Instruments Inc Display method and display driving device
US6914614B2 (en) 2000-10-31 2005-07-05 Seiko Epson Corporation Color display method and semiconductor integrated circuit using the same
US7173593B2 (en) 2002-09-17 2007-02-06 Advanced Lcd Technologies Development Center Co., Ltd. Memory circuit, display circuit, and display device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001195030A (en) * 1999-10-28 2001-07-19 Seiko Instruments Inc Display method and display driving device
US6914614B2 (en) 2000-10-31 2005-07-05 Seiko Epson Corporation Color display method and semiconductor integrated circuit using the same
US7173593B2 (en) 2002-09-17 2007-02-06 Advanced Lcd Technologies Development Center Co., Ltd. Memory circuit, display circuit, and display device

Similar Documents

Publication Publication Date Title
US6222518B1 (en) Liquid crystal display with liquid crystal driver having display memory
US5185856A (en) Arithmetic and logic processing unit for computer graphics system
US4546451A (en) Raster graphics display refresh memory architecture offering rapid access speed
US5990912A (en) Virtual address access to tiled surfaces
JP3350043B2 (en) Graphic processing apparatus and graphic processing method
US5745739A (en) Virtual coordinate to linear physical memory address converter for computer graphics system
KR100648293B1 (en) Graphic system and graphic processing method for the same
US6157384A (en) Apparatus and method for drawing
JPH10105367A (en) Image processor
US20030001853A1 (en) Display controller, microcomputer and graphic system
US5696944A (en) Computer graphics system having double buffered vertex ram with granularity
JP2000293144A (en) Liquid crystal driving circuit with built-in memory and liquid crystal display device
WO2003075253A1 (en) Frame buffer access device, frame buffer access method, computer program and recording medium
JP2845384B2 (en) Image processing device
JP2003308537A (en) Graphic rendering device
JP2899838B2 (en) Storage device
JP3417199B2 (en) Liquid crystal display
JP2966182B2 (en) Computer system
JP4195953B2 (en) Image processing device
JPH05242257A (en) Bit map memory for high speed curve plotting
JP2901631B2 (en) Image processing device
JPS63304293A (en) Display memory control circuit
JP3016372B2 (en) Image processing device
JPH07193679A (en) Plural line simultaneous drive liquid crystal display device
JPH0573409A (en) Data plotting device