JP2000292493A - Mounted substrate-inspecting apparatus, inspection method, and memory medium - Google Patents
Mounted substrate-inspecting apparatus, inspection method, and memory mediumInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、実装基板試験装
置、試験方法、及び記憶媒体に関し、特に、バウンダリ
スキャン方式に対応しているＬＳＩとバウンダリスキャ
ン方式に対応していないＬＳＩとが混載された実装基板
の試験装置、該試験装置に適用される試験方法、及び該
試験方法を実行するプログラムを記憶した記憶媒体に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mounting board test apparatus, a test method, and a storage medium, and more particularly, to an LSI that supports a boundary scan method and an LSI that does not support the boundary scan method. The present invention relates to a test apparatus for a mounting board, a test method applied to the test apparatus, and a storage medium storing a program for executing the test method.
【０００２】[0002]
【従来の技術】近年、ＬＳＩの高集積化が進み、複雑な
回路を非常に小さなチップ上に搭載することが可能にな
った。これと並行して、ＬＳＩのプリント基板への実装
技術も発展を遂げ、多ピン、狭ピッチのＬＳＩパッケー
ジのプリント基板への実装も可能となった。2. Description of the Related Art In recent years, high integration of LSIs has advanced and it has become possible to mount complicated circuits on very small chips. In parallel with this, the technology for mounting LSIs on printed circuit boards has also been developed, and it has become possible to mount multi-pin, narrow-pitch LSI packages on printed circuit boards.
【０００３】しかし、このような高密度実装基板をボー
ドレベルで評価しようとした場合に、基板上にテスト用
パッドを設けることが必要となるが、パッドを基板内に
設けることが難しくなってきている。また、システム周
波数が高くなるにつれ、実動作周波数でのファンクショ
ンチェック自体も非常に困難な状況になってきた。However, in order to evaluate such a high-density mounting board at the board level, it is necessary to provide test pads on the board. However, it is difficult to provide the pads in the board. I have. In addition, as the system frequency increases, the function check itself at the actual operating frequency has become very difficult.
【０００４】このような状況の中、ＬＳＩ高密度実装基
板に対するボードレベルでのテスト方式としてＪＴＡＧ
(Joint Test Action Group)がバウンダリスキャン方式
を提案している。この方式に対応したＬＳＩをプリント
基板に実装した場合、ＬＳＩ内部の論理状態のチェック
だけでなく、プリント基板へのＬＳＩの実装状態をチェ
ックすることも可能である。従って、ＬＳＩ高密度実装
基板をボードレベルで評価することができる。In such a situation, JTAG is used as a board-level test method for an LSI high-density mounting board.
(Joint Test Action Group) has proposed a boundary scan method. When an LSI corresponding to this method is mounted on a printed circuit board, it is possible to check not only the logic state inside the LSI but also the mounted state of the LSI on the printed circuit board. Therefore, the LSI high-density mounting board can be evaluated at the board level.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、プリン
ト基板に実装された複数のＬＳＩがすべてバウンダリス
キャン方式に対応している場合は問題無いが、バウンダ
リスキャン方式に対応していないＬＳＩが混在する場合
にはスキャンチェーンを形成することができないため、
ボードレベルチェックが不完全なものとなる。However, there is no problem when a plurality of LSIs mounted on a printed circuit board are all compatible with the boundary scan method. However, when a plurality of LSIs that do not support the boundary scan method are mixed. Cannot form a scan chain,
Board level checks are incomplete.
【０００６】この問題を解決する方法として、プリント
基板上に付加回路を装備してボードレベルチェックを完
成させる方法も考案されているが、高密度に実装された
プリント基板にさらにチェック用の回路を付加させるこ
とは設計上無理があり、かつＬＳＩ高密度実装基板のコ
ストを上昇させることになるため、適切ではないという
問題点があった。As a method for solving this problem, a method has been devised in which an additional circuit is provided on a printed circuit board to complete a board-level check. However, a check circuit is further provided on a printed circuit board mounted at high density. There is a problem that it is not appropriate to add it because it is impossible to design and increases the cost of the LSI high-density mounting board.
【０００７】本発明はこのような問題点に鑑みてなされ
たものであって、バウンダリスキャン方式に対応してい
るＬＳＩとバウンダリスキャン方式に対応していないＬ
ＳＩとが混載されたプリント基板に対して、該プリント
基板にチェック用の回路を付加させることなしに、バウ
ンダリスキャン方式を用いたボードレベルチェックを行
うことを可能とした実装基板試験装置、試験方法、及び
記憶媒体を提供することを目的とする。The present invention has been made in view of such a problem, and an LSI which supports the boundary scan method and an L which does not support the boundary scan method.
A mounting board test apparatus and a testing method capable of performing a board level check using a boundary scan method without adding a check circuit to a printed board on which an SI is mounted. , And a storage medium.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明によれば、バウンダリスキャン
方式に対応しているＬＳＩとバウンダリスキャン方式に
対応していないＬＳＩとが混載された実装基板の試験装
置であって、前記バウンダリスキャン方式に対応してい
るＬＳＩを使用して、前記バウンダリスキャン方式に対
応していないＬＳＩに、所定データの読み出しまたは書
き込みを行わせる指令手段と、前記バウンダリスキャン
方式に対応していないＬＳＩが行った前記読み出しまた
は書き込みにより得られたデータと、前記所定データと
を比較する比較手段と、前記比較手段による比較の結
果、前記得られたデータと前記所定データとが一致して
いないときにエラー発生と判断する判断手段とを具備す
ることを特徴とする。In order to achieve the above object, according to the first aspect of the present invention, an LSI compatible with the boundary scan method and an LSI not compatible with the boundary scan method are mixedly mounted. Command means for reading or writing predetermined data to an LSI that does not support the boundary scan method using an LSI that supports the boundary scan method. A comparing unit that compares the data obtained by the reading or writing performed by the LSI that does not support the boundary scan method with the predetermined data; and a comparison result by the comparing unit. Determining means for determining that an error has occurred when the data does not match the predetermined data.
【０００９】また、請求項６記載の発明によれば、バウ
ンダリスキャン方式に対応しているＬＳＩとバウンダリ
スキャン方式に対応していないＬＳＩとが混載された実
装基板の試験装置に適用される試験方法において、前記
バウンダリスキャン方式に対応しているＬＳＩを使用し
て、前記バウンダリスキャン方式に対応していないＬＳ
Ｉに、所定データの読み出しまたは書き込みを行わせる
指令ステップと、前記バウンダリスキャン方式に対応し
ていないＬＳＩが行った前記読み出しまたは書き込みに
より得られたデータと、前記所定データとを比較する比
較ステップと、前記比較ステップによる比較の結果、前
記得られたデータと前記所定データとが一致していない
ときにエラー発生と判断する判断ステップとを具備する
ことを特徴とする。Further, according to the present invention, a test method applied to a test apparatus for a mounting board in which an LSI compatible with the boundary scan method and an LSI not compatible with the boundary scan method are mixedly mounted. Using an LSI that supports the boundary scan method, and using an LSI that does not support the boundary scan method
A command step of causing I to read or write predetermined data; and a comparing step of comparing the predetermined data with the data obtained by the read or write performed by an LSI that does not support the boundary scan method. A determination step of determining that an error has occurred when the obtained data does not match the predetermined data as a result of the comparison in the comparison step.
【００１０】さらに、請求項１１記載の発明によれば、
バウンダリスキャン方式に対応しているＬＳＩとバウン
ダリスキャン方式に対応していないＬＳＩとが混載され
た実装基板の試験方法をプログラムとして記憶した、コ
ンピュータにより読み出し可能な記憶媒体において、前
記試験方法が、前記バウンダリスキャン方式に対応して
いるＬＳＩを使用して、前記バウンダリスキャン方式に
対応していないＬＳＩに、所定データの読み出しまたは
書き込みを行わせる指令ステップと、前記バウンダリス
キャン方式に対応していないＬＳＩが行った前記読み出
しまたは書き込みにより得られたデータと、前記所定デ
ータとを比較する比較ステップと、前記比較ステップに
よる比較の結果、前記得られたデータと前記所定データ
とが一致していないときにエラー発生と判断する判断ス
テップとを具備することを特徴とする。Further, according to the invention described in claim 11,
A computer-readable storage medium storing, as a program, a test method for a mounting board on which an LSI supporting the boundary scan method and an LSI not supporting the boundary scan method are mixed. A command step of reading or writing predetermined data to an LSI that does not support the boundary scan method by using an LSI that supports the boundary scan method; and an LSI that does not support the boundary scan method. Performing a comparison step of comparing the data obtained by the read or write performed with the predetermined data; and as a result of the comparison in the comparison step, an error occurs when the obtained data does not match the predetermined data. Judgment step of judging occurrence It is characterized in.
【００１１】[0011]
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１２】（第１の実施の形態）図１は、本発明の第
１の実施形態に係る実装基板試験装置の構成を示すブロ
ック図である。(First Embodiment) FIG. 1 is a block diagram showing a configuration of a mounting board test apparatus according to a first embodiment of the present invention.
【００１３】図１中、１０１はボードテストを行う対象
であるプリント基板、１１１はプリント基板１０１に実
装されたバウンダリスキャン方式対応のＬＳＩ、１１２
はＬＳＩ１１１に内蔵されるバウンダリスキャンロジッ
クを有したＪＴＡＧ回路、１１３はバウンダリスキャン
方式に対応しないＬＳＩ、１０２〜１０５はＬＳＩ１１
３に接続されるインターフェース１１４〜１１７をそれ
ぞれチェックするためのバウンダリスキャン方式対応の
Ｉ／Ｆチェッカ（１）〜（４）である。１０６はバウン
ダリスキャンパスにテストパターンを出力したり、バウ
ンダリスキャンパスから送られるテストパターンを受け
取って保持するためのテストパターン入出力装置、１２
１，１２２は入出力するテストパターンを保持しておく
ためのテストパターンラッチ（１），（２）、１０７は
テストパターン入出力装置１０６に対してテストパター
ンの入出力を指示したり、テストパターンラッチ１２
１，１２２にそれぞれ保持された各データの比較を行
い、ボードテストの結果判定を行うコンピュータであ
る。In FIG. 1, reference numeral 101 denotes a printed circuit board to be subjected to a board test, 111 denotes an LSI mounted on the printed circuit board 101 and compatible with a boundary scan method, 112
Denotes a JTAG circuit having a boundary scan logic built in the LSI 111, 113 denotes an LSI that does not support the boundary scan method, and 102 to 105 denote LSIs 11.
3 are I / F checkers (1) to (4) compatible with the boundary scan method for checking the interfaces 114 to 117 connected to the I / F 3 respectively. A test pattern input / output device 106 for outputting a test pattern to the boundary scan path and receiving and holding a test pattern sent from the boundary scan path;
Reference numerals 1 and 122 denote test pattern latches (1), (2) and 107 for holding test patterns to be input and output, and 107 instruct the test pattern input / output device 106 to input and output test patterns, Latch 12
This is a computer that compares the data held in the respective devices 1 and 122 and determines the result of the board test.
【００１４】図２は、ＬＳＩ１１３とＩ／Ｆチェッカ
（１）１０２との具体的な接続形態を示すブロック図で
ある。FIG. 2 is a block diagram showing a specific connection form between the LSI 113 and the I / F checker (1) 102.
【００１５】図中、１３１はＩ／Ｆチェッカ（１）１０
２内に設けられるＪＴＡＧレジスタであり、後述のよう
に、レジスタ１３１に保持されたテストパターンがイン
ターフェース１１４を介してＬＳＩ１１３側から読み出
されたり、逆に、ＬＳＩ１１３側からインターフェース
１１４を介してレジスタ１３１に書き込まれたりする。
インターフェース１１４では信号ｎＣＳ，ｎＲＤ，ｎＷ
Ｒ，ｎＩＮＴ，ｎＤＲＥＱ，ｎＤＡＣＫ，ＡＤＤＲＥＳ
Ｓ，ＤＡＴＡが伝送される。In the figure, reference numeral 131 denotes an I / F checker (1) 10
2, a test pattern stored in the register 131 is read from the LSI 113 via the interface 114, and conversely, the JTAG register is read from the LSI 113 via the interface 114. Or written to.
In the interface 114, signals nCS, nRD, nW
R, nINT, nDREQ, nDACK, ADDRES
S and DATA are transmitted.
【００１６】他のＩ／Ｆチェッカ１０３〜１０５とＬＳ
Ｉ１１３との間も同一の接続形態を備え、同一の各信号
の伝送が行われる。Other I / F checkers 103 to 105 and LS
The same connection mode is provided for I113, and the same signals are transmitted.
【００１７】図３及び図４は、Ｉ／Ｆチェッカへのレジ
スタアクセスを示すタイミングチャートであり、図３は
レジスタ読出シーケンス、図３はレジスタ書込シーケン
スである。FIGS. 3 and 4 are timing charts showing register access to the I / F checker. FIG. 3 shows a register read sequence, and FIG. 3 shows a register write sequence.
【００１８】図５及び図６は、ＤＭＡ (Direct Memory
Access) を使用したデータ転送のタイミングチャートで
あり、図５はＤＭＡ読出シーケンス、図６はＤＭＡ書込
シーケンスである。図５及び図６において、斜線で示し
ている部分は、Ｉ／Ｆチェッカから送出する信号ｎＤＲ
ＥＱの有効期間が変化すると、それに伴って信号ｎＤＡ
ＣＫ，ｎＲＤ，ｎＷＲ，ＤＡＴＡの有効期間も変化する
という意味を持つ。FIGS. 5 and 6 show a DMA (Direct Memory).
5 is a timing chart of data transfer using Access), FIG. 5 is a DMA read sequence, and FIG. 6 is a DMA write sequence. 5 and 6, the hatched portion indicates the signal nDR transmitted from the I / F checker.
When the validity period of the EQ changes, the signal nDA
This means that the valid periods of CK, nRD, nWR, and DATA also change.
【００１９】以下、図２に示すインターフェース１１４
を例にして、インターフェース１１４に対して行われる
コンピュータ１０７のチェック処理を説明する。The interface 114 shown in FIG.
The check process of the computer 107 performed on the interface 114 will be described with reference to FIG.
【００２０】図７は、第１の実施の形態におけるインタ
ーフェースのチェック処理の手順を示すフローチャート
である。FIG. 7 is a flowchart showing a procedure of an interface check process according to the first embodiment.
【００２１】チェックが開始されると、ステップＳ１１
において、バウンダリスキャン方式に対応しないＬＳＩ
１１３がチェックされるべき内容は、読み出しエラーで
あるか、書き込みエラーであるかを、コンピュータ１０
７が判断する。具体的には、ＬＳＩ１１３が、インター
フェース１１４に接続されたＩ／Ｆチェッカ（１）１０
２からデータを読み出せることを確かめる試験か、ＬＳ
Ｉ１１３がインターフェース１１４を介してＩ／Ｆチェ
ッカ（１）１０２にデータを書き込めることを確かめる
試験かを判断する。When the check is started, step S11
LSI that does not support boundary scan method
Whether the content to be checked 113 is a read error or a write error is determined by the computer 10.
7 makes a decision. Specifically, the LSI 113 is connected to the I / F checker (1) 10 connected to the interface 114.
Test to confirm that data can be read from LS2 or LS
It is determined whether or not I113 is a test for confirming that data can be written to the I / F checker (1) 102 via the interface 114.
【００２２】読み出し試験である場合はステップＳ１２
へ進む。ステップＳ１２において、コンピュータ１０７
はテストパターンラッチ（２）１２２に所定のテストパ
ターンデータをラッチさせ、ステップＳ１３で、Ｉ／Ｆ
チェッカ（１）１０２がテストパターンラッチ（２）１
２２にラッチされたテストパターンデータをレジスタ１
３１に格納する。If it is a read test, step S12
Proceed to. In step S12, the computer 107
Causes the test pattern latch (2) 122 to latch predetermined test pattern data.
The checker (1) 102 is the test pattern latch (2) 1
The test pattern data latched in register 22 is stored in register 1
31.
【００２３】次にステップＳ１４において、コンピュー
タ１０７がＬＳＩ１１１内のＪＴＡＧ回路１１２を使用
して、ＬＳＩ１１３のインターフェース１１４から、Ｉ
／Ｆチェッカ（１）１０２内のレジスタ１３１に格納さ
れているテストパターンデータを読み出させる。そして
ステップＳ１５において、読み出したデータをテストパ
ターンラッチ（１）１２１に格納させる。Next, in step S14, the computer 107 uses the JTAG circuit 112 in the LSI 111 to output the I
The test pattern data stored in the register 131 in the / F checker (1) 102 is read. Then, in step S15, the read data is stored in the test pattern latch (1) 121.
【００２４】そして最後に、ステップＳ１６において、
コンピュータ１０７は、テストパターンラッチ（１）１
２１に格納されているデータと、テストパターンラッチ
（２）１２２にラッチされているテストパターンデータ
とを比較し、対応する信号どうしの各値が等しい場合に
はインターフェース１１４が正常に作動していると判断
して、本チェック処理を終了し、一方、違っている場合
にはステップＳ２１に進み、インターフェース１１４が
正常に作動していないと判断してエラー表示を行い、本
チェック処理を終了する。Finally, in step S16,
The computer 107 includes a test pattern latch (1) 1
The data stored in the test pattern latch (2) 122 is compared with the test pattern data latched in the test pattern latch (2) 122. If the values of the corresponding signals are equal, the interface 114 is operating normally. Then, this check processing is ended, while if it is different, the process proceeds to step S21, it is determined that the interface 114 is not operating normally, an error is displayed, and this check processing is ended.
【００２５】ステップＳ１１において書き込み試験であ
ると判断された場合にはステップＳ１７に進み、コンピ
ュータ１０７はテストパターンラッチ（１）１２１に所
定のテストパターンデータをラッチさせ、ステップＳ１
８で、ＬＳＩ１１１内のＪＴＡＧ回路１１２を使用し
て、ＬＳＩ１１３のインターフェース１１４から、テス
トパターンラッチ（１）１２１にラッチされたテストパ
ターンデータをＩ／Ｆチェッカ（１）１０２内のレジス
タ１３１に書き込ませる。If it is determined in step S11 that the test is a write test, the process proceeds to step S17, where the computer 107 causes the test pattern latch (1) 121 to latch predetermined test pattern data.
In step 8, the test pattern data latched in the test pattern latch (1) 121 is written to the register 131 in the I / F checker (1) 102 from the interface 114 of the LSI 113 using the JTAG circuit 112 in the LSI 111. .
【００２６】ステップＳ１９において、Ｉ／Ｆチェッカ
（１）１０２内のレジスタ１３１に書き込まれたデータ
が読み出され、ステップＳ２０において、テストパター
ンラッチ（２）１２２に格納される。In step S19, the data written in the register 131 in the I / F checker (1) 102 is read out, and stored in the test pattern latch (2) 122 in step S20.
【００２７】その後ステップＳ１６に進み、コンピュー
タ１０７が、テストパターンラッチ（１）１２１にラッ
チされているテストパターンデータと、テストパターン
ラッチ（２）１２２に格納されているデータとを比較
し、前述したように、エラー判定を行う。Thereafter, the process proceeds to step S16, where the computer 107 compares the test pattern data latched in the test pattern latch (1) 121 with the data stored in the test pattern latch (2) 122, and Error determination is performed as described above.
【００２８】以上のようにして、バウンダリスキャン方
式に対応しているＬＳＩ１１１と、バウンダリスキャン
方式に対応していないＬＳＩ１１３とが実装されたプリ
ント基板１０１に対して、ＬＳＩ１１１のＪＴＡＧ回路
１１２を利用して、バウンダリスキャン方式を用いたボ
ードレベルチェックを行うことが可能となり、しかもプ
リント基板１０１には、チェック用の回路を付加させる
必要がない。As described above, the JTAG circuit 112 of the LSI 111 is used for the printed circuit board 101 on which the LSI 111 supporting the boundary scan method and the LSI 113 not supporting the boundary scan method are mounted. This makes it possible to perform a board level check using the boundary scan method, and it is not necessary to add a check circuit to the printed circuit board 101.
【００２９】以上のチェック方法は、インターフェース
１１４で伝送される各信号のアクティブレベルの期間
（例えば信号ｎＣＳがＬレベルである期間）が十分長い
場合、すなわち図３〜図６に示す期間Ｔｒｗを十分に長
く設定することが可能なシステムの場合に有効である
が、図３及び図４に示す期間Ｔｒｗを十分に長く設定す
ることができない場合には、支障がある。そうした場合
のチェック方法を第２の実施の形態において説明する。The above checking method is performed when the active level period of each signal transmitted through the interface 114 (for example, the period during which the signal nCS is at the L level) is sufficiently long, that is, the period TRW shown in FIGS. This is effective in the case of a system that can be set to be long, but there is a problem if the period Trw shown in FIGS. 3 and 4 cannot be set sufficiently long. A check method in such a case will be described in a second embodiment.
【００３０】（第２の実施の形態）第２の実施形態の構
成は、基本的に第１の実施形態の構成と同じであるの
で、第２の実施形態の説明においては、第１の実施形態
の構成を流用し、異なる構成部分だけを説明する。(Second Embodiment) The configuration of the second embodiment is basically the same as the configuration of the first embodiment. Therefore, in the description of the second embodiment, the first embodiment will be described. The configuration of the embodiment will be used, and only different components will be described.
【００３１】第２の実施形態では、インターフェース１
１４〜１１７の構成が一部、第１の実施形態と異なって
いる。以下、インターフェース１１４を例に取って説明
するが、インターフェース１１５〜１１７も同様であ
る。コンピュータ１０７が行うチェック処理の内容は同
一である。In the second embodiment, the interface 1
Some of the configurations 14 to 117 are different from those of the first embodiment. Hereinafter, the interface 114 will be described as an example, but the same applies to the interfaces 115 to 117. The contents of the check processing performed by the computer 107 are the same.
【００３２】図２に示すインターフェース１１４で伝送
される各信号のうち、信号ｎＣＳではそのアクティブレ
ベルの期間（Ｌレベルである期間）に時間的な制約があ
り、静的な状態を維持できないというシステムがあり得
る。すなわち、図３及び図４に示す時間Ｔｒｗの長さに
規定があり、十分長く設定することができないシステム
の場合、図３及び図４に示す信号ｎＣＳ，ＡＤＤＲＥＳ
Ｓが、第１の実施の形態ではチェックできない。これ
は、バウンダリスキャン方式では、チェック対象のデー
タが静的な状態をある程度維持しないとデータチェック
ができないという事情に起因する。これを、図３〜図６
を参照して説明する。Of the signals transmitted by the interface 114 shown in FIG. 2, the signal nCS has a time constraint in its active level period (L level period), and the system cannot maintain a static state. There can be. That is, in a system in which the length of the time Trw shown in FIGS. 3 and 4 is specified and cannot be set sufficiently long, the signals nCS and ADDRES shown in FIGS. 3 and 4 are used.
S cannot be checked in the first embodiment. This is due to the fact that in the boundary scan method, data cannot be checked unless the data to be checked maintains a static state to some extent. This is shown in FIGS.
This will be described with reference to FIG.
【００３３】図５及び図６のＤＭＡ転送のタイミングチ
ャートにおいて斜線部によって示すように、信号ｎＤＲ
ＥＱのアクティブ期間を長くすることにより、信号ｎＤ
ＡＣＫ，ｎＲＤ，ｎＷＲ，ＤＡＴＡのアクティブ期間も
長くなる。従って、信号ｎＤＲＥＱをアクティブにし続
けることにより、他の各信号もアクティブになり続ける
ため、静的な状態を維持することが可能であり、ＤＭＡ
転送に使用する各信号のチェックは可能である。As indicated by the hatched portions in the timing charts of the DMA transfer shown in FIGS.
By extending the active period of the EQ, the signal nD
The active periods of ACK, nRD, nWR, and DATA also become longer. Therefore, by keeping the signal nDREQ active, the other signals continue to be active, so that it is possible to maintain a static state,
Checking of each signal used for transfer is possible.
【００３４】ところが、図３及び図４のレジスタアクセ
スによるデータ転送のタイミングチャートにおいて、読
み出し／書き込みサイクルが動的である場合、すなわち
図３及び図４に示す時間Ｔｒｗに時間的な制限がある
と、レジスタアクセスによるデータ転送で使用される各
信号に対してデータチェックが不可能となる。なお、信
号ｎＲＤ，ＤＡＴＡは、図５及び図６のＤＭＡシーケン
スに基づくチェックが可能なため、具体的には、信号ｎ
ＣＳ，ＡＤＤＲＥＳＳがチェック不可能となる。However, in the timing charts of data transfer by register access shown in FIGS. 3 and 4, if the read / write cycle is dynamic, that is, if the time Trw shown in FIGS. 3 and 4 has a time limit. This makes it impossible to perform data check on each signal used in data transfer by register access. The signals nRD and DATA can be checked based on the DMA sequence shown in FIGS. 5 and 6.
CS and ADDRESS cannot be checked.
【００３５】図８は、こうした信号ｎＣＳ，ＡＤＤＲＥ
ＳＳに対してチェックを可能とする第２の実施形態にお
ける構成を示すブロック図である。FIG. 8 shows such signals nCS and ADDRE.
FIG. 11 is a block diagram showing a configuration in a second embodiment that enables a check on an SS.
【００３６】第２の実施形態では、Ｉ／Ｆチェッカ
（１）１０２において、信号ｎＣＳ，ＡＤＤＲＥＳＳに
対してラッチ回路１３２，１３３を設け、信号ｎＲＤの
アクティブ期間中に信号ｎＣＳ，ＡＤＤＲＥＳＳの各有
効データをラッチさせるようにする。従って、信号ｎＣ
Ｓ，ＡＤＤＲＥＳＳのアクティブ期間が短くてもレジス
タ１３１にデータが格納され、図７に示したフローチャ
ートによるチェック処理を実行することが可能となる。In the second embodiment, in the I / F checker (1) 102, latch circuits 132 and 133 are provided for the signals nCS and ADDRESS, and each valid data of the signals nCS and ADDRESS is provided during the active period of the signal nRD. To be latched. Therefore, the signal nC
Even if the active period of S, ADDRESS is short, data is stored in the register 131, and the check process according to the flowchart shown in FIG. 7 can be executed.
【００３７】なお、前述した各実施形態のコンピュータ
１０７で実行されるソフトウェアのプログラムコードを
記憶した記憶媒体を、システムあるいは装置に供給し、
そのシステムあるいは装置のコンピュータ（またはＣＰ
ＵやＭＰＵ）が記憶媒体に格納されたプログラムコード
を読み出して実行することによっても、本発明が達成さ
れることは言うまでもない。The storage medium storing the program code of the software executed by the computer 107 in each of the above-described embodiments is supplied to a system or an apparatus.
Computer (or CP) of the system or device
It is needless to say that the present invention can also be achieved when the U or MPU) reads out and executes the program code stored in the storage medium.
【００３８】この場合、記憶媒体から読み出されたプロ
グラムコード自体が、前述の各実施形態の機能を実現す
ることになり、そのプログラムコードを記憶した記憶媒
体が本発明を構成することになる。In this case, the program code itself read from the storage medium realizes the functions of the above-described embodiments, and the storage medium storing the program code constitutes the present invention.
【００３９】プログラムコードを供給するための記憶媒
体として、例えば、フロッピィディスク、ハードディス
ク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ
−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭな
どを用いることができる。As a storage medium for supplying the program code, for example, a floppy disk, hard disk, optical disk, magneto-optical disk, CD-ROM, CD
-R, a magnetic tape, a nonvolatile memory card, a ROM, or the like can be used.
【００４０】また、コンピュータが読み出したプログラ
ムコードを実行することにより、前述した各実施形態の
機能が実現されるだけでなく、そのプログラムコードの
指示に基づき、コンピュータ上で稼働しているＯＳなど
が実際の処理の一部または全部を行い、その処理によっ
て前述した各実施形態の機能が実現される場合も、本発
明に含まれることは言うまでもない。When the computer executes the readout program code, not only the functions of the above-described embodiments are realized, but also an OS or the like running on the computer based on the instruction of the program code. It is needless to say that the present invention includes a case where a part or all of the actual processing is performed and the function of each embodiment described above is realized by the processing.
【００４１】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張ボー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書き込まれた後、そのプログラムコードの指
示に基づき、その機能拡張ボードや機能拡張ユニットに
備わるＣＰＵなどが実際の処理の一部または全部を行
い、その処理によって前述した各実施形態の機能が実現
される場合も、本発明に含まれることは言うまでもな
い。Further, after the program code read from the storage medium is written into a memory provided in a function expansion board inserted into the computer or a function expansion unit connected to the computer, based on the instructions of the program code, It is needless to say that the present invention includes a case where the CPU or the like provided in the function expansion board or the function expansion unit performs part or all of the actual processing, and the processing realizes the functions of the above-described embodiments. .
【００４２】[0042]
【発明の効果】以上詳述したように本発明によれば、バ
ウンダリスキャン方式に対応しているＬＳＩを使用し
て、バウンダリスキャン方式に対応していないＬＳＩ
に、所定データの読み出しまたは書き込みを行わせ、バ
ウンダリスキャン方式に対応していないＬＳＩが行った
読み出しまたは書き込みにより得られたデータと、前記
所定データとを比較し、この比較の結果、前記得られた
データと前記所定データとが一致していないときにエラ
ー発生と判断する。As described above in detail, according to the present invention, an LSI which does not support the boundary scan method is used by using an LSI which supports the boundary scan method.
Read or write predetermined data, and compare the predetermined data with data obtained by reading or writing performed by an LSI that does not support the boundary scan method. As a result of the comparison, If the data does not match the predetermined data, it is determined that an error has occurred.
【００４３】これによって、バウンダリスキャン方式に
対応しているＬＳＩとバウンダリスキャン方式に対応し
ていないＬＳＩとが混載されたプリント基板に対して、
該プリント基板にチェック用の回路を付加させることな
しに、バウンダリスキャン方式を用いたボードレベルチ
ェックを行うことが可能となる。Thus, a printed circuit board on which an LSI compatible with the boundary scan method and an LSI not compatible with the boundary scan method are mixed is mounted.
A board level check using a boundary scan method can be performed without adding a check circuit to the printed circuit board.
【００４４】かくして、ＬＳＩ高密度実装基板のコスト
を抑えることができ、かつさらなる高密度実装設計が可
能となる。Thus, the cost of the LSI high-density mounting substrate can be reduced, and further high-density mounting design can be achieved.
【図１】本発明の第１の実施形態に係る実装基板試験装
置の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a mounting board test apparatus according to a first embodiment of the present invention.
【図２】ＬＳＩとＩ／Ｆチェッカとの具体的な接続形態
を示すブロック図である。FIG. 2 is a block diagram showing a specific connection form between an LSI and an I / F checker.
【図３】Ｉ／Ｆチェッカへのレジスタ読出アクセスを示
すタイミングチャートである。FIG. 3 is a timing chart showing register read access to an I / F checker.
【図４】Ｉ／Ｆチェッカへのレジスタ書込アクセスを示
すタイミングチャートである。FIG. 4 is a timing chart showing register write access to an I / F checker.
【図５】ＤＭＡを使用したデータ転送のＤＭＡ読出タイ
ミングチャートである。FIG. 5 is a DMA read timing chart of data transfer using DMA.
【図６】ＤＭＡを使用したデータ転送のＤＭＡ書込タイ
ミングチャートである。FIG. 6 is a DMA write timing chart for data transfer using DMA.
【図７】第１の実施の形態におけるインターフェースの
チェック処理の手順を示すフローチャートである。FIG. 7 is a flowchart illustrating a procedure of an interface check process according to the first embodiment;
【図８】信号ｎＣＳ，ＡＤＤＲＥＳＳに対してチェック
を可能とする第２の実施形態における構成を示すブロッ
ク図である。FIG. 8 is a block diagram illustrating a configuration according to a second embodiment that enables checking of signals nCS and ADDRESS.
１０１ 実装基板 １０２ Ｉ／Ｆチェッカ １０６ テストパターン入出力装置 １０７ コンピュータ（指令手段、比較手段、判断手
段） １１１ ＬＳＩ １１２ ＪＴＡＧ回路 １１３ ＬＳＩ １１４ インターフェース １２１ テストパターンラッチ（１） １２２ テストパターンラッチ（２） １３１ レジスタReference Signs List 101 mounting board 102 I / F checker 106 test pattern input / output device 107 computer (command means, comparison means, judgment means) 111 LSI 112 JTAG circuit 113 LSI 114 interface 121 test pattern latch (1) 122 test pattern latch (2) 131 register
Claims (11)
ＬＳＩとバウンダリスキャン方式に対応していないＬＳ
Ｉとが混載された実装基板の試験装置であって、 前記バウンダリスキャン方式に対応しているＬＳＩを使
用して、前記バウンダリスキャン方式に対応していない
ＬＳＩに、所定データの読み出しまたは書き込みを行わ
せる指令手段と、 前記バウンダリスキャン方式に対応していないＬＳＩが
行った前記読み出しまたは書き込みにより得られたデー
タと、前記所定データとを比較する比較手段と、 前記比較手段による比較の結果、前記得られたデータと
前記所定データとが一致していないときにエラー発生と
判断する判断手段とを具備することを特徴とする実装基
板試験装置。1. An LSI that supports a boundary scan method and an LS that does not support a boundary scan method
I is a test apparatus for a mounting board on which I and B are mounted, and reads or writes predetermined data to an LSI that does not support the boundary scan method by using an LSI that supports the boundary scan method. Command means for causing the LSI not to support the boundary scan method to read and write data obtained by the LSI and comparing the data with the predetermined data; and A mounting means for determining that an error has occurred when the obtained data does not match the predetermined data.
いるＬＳＩは、ＪＴＡＧ回路を内蔵することを特徴とす
る請求項１記載の実装基板試験装置。2. The mounting board test apparatus according to claim 1, wherein the LSI compatible with the boundary scan method has a built-in JTAG circuit.
いないＬＳＩにインタフェースを介して接続されるレジ
スタをさらに具備し、 前記バウンダリスキャン方式に対応していないＬＳＩは
前記レジスタから前記所定データの読み出しを行い、ま
たは前記レジスタに前記所定データの書き込みを行うこ
とを特徴とする請求項１または請求項２に記載の実装基
板試験装置。3. The semiconductor device according to claim 1, further comprising a register connected to an LSI not supporting the boundary scan method via an interface, wherein the LSI not supporting the boundary scan method reads the predetermined data from the register. 3. The mounting board test apparatus according to claim 1, wherein the predetermined data is written to the register.
Ｓ，ｎＲＤ，ｎＷＲ，ｎＩＮＴ，ｎＤＲＥＱ，ｎＤＡＣ
Ｋ，ＡＤＤＲＥＳＳ，ＤＡＴＡが伝送されることを特徴
とする請求項３記載の実装基板試験装置。4. A signal nC via said interface.
S, nRD, nWR, nINT, nDREQ, nDAC
4. The mounting board test apparatus according to claim 3, wherein K, ADDRESS, and DATA are transmitted.
いないＬＳＩと前記レジスタとの間における、前記信号
ｎＣＳ及び信号ＡＤＤＲＥＳＳを伝送する各信号線にそ
れぞれ挿入されたラッチ回路をさらに具備したことを特
徴とする請求項４記載の実装基板試験装置。5. The semiconductor device according to claim 1, further comprising a latch circuit inserted between each signal line transmitting the signal nCS and the signal ADDRESS between the LSI not supporting the boundary scan method and the register. The mounting board test apparatus according to claim 4, wherein
ＬＳＩとバウンダリスキャン方式に対応していないＬＳ
Ｉとが混載された実装基板の試験装置に適用される試験
方法において、 前記バウンダリスキャン方式に対応しているＬＳＩを使
用して、前記バウンダリスキャン方式に対応していない
ＬＳＩに、所定データの読み出しまたは書き込みを行わ
せる指令ステップと、 前記バウンダリスキャン方式に対応していないＬＳＩが
行った前記読み出しまたは書き込みにより得られたデー
タと、前記所定データとを比較する比較ステップと、 前記比較ステップによる比較の結果、前記得られたデー
タと前記所定データとが一致していないときにエラー発
生と判断する判断ステップとを具備することを特徴とす
る実装基板試験方法。6. An LSI supporting the boundary scan method and an LS not supporting the boundary scan method.
In a test method applied to a device for testing a mounting board on which I and a mixed circuit are mounted, reading of predetermined data into an LSI that does not support the boundary scan method using an LSI that supports the boundary scan method. Or a command step of performing writing, a comparing step of comparing the data obtained by the reading or writing performed by the LSI not supporting the boundary scan method with the predetermined data, and a comparing step of comparing by the comparing step. And a step of determining that an error has occurred when the obtained data does not match the predetermined data.
いるＬＳＩは、ＪＴＡＧ回路を内蔵することを特徴とす
る請求項６記載の実装基板試験方法。7. The mounting board test method according to claim 6, wherein the LSI compatible with the boundary scan method has a built-in JTAG circuit.
リスキャン方式に対応していないＬＳＩにインタフェー
スを介して接続されるレジスタをさらに具備し、 前記指令ステップは、前記バウンダリスキャン方式に対
応していないＬＳＩに、前記レジスタから前記所定デー
タの読み出しを行わせ、または前記レジスタに前記所定
データの書き込みを行わせることを特徴とする請求項６
または請求項７に記載の実装基板試験方法。8. The mounting board test apparatus further includes a register connected via an interface to an LSI that does not support the boundary scan method, wherein the command step does not support the boundary scan method. 7. The method according to claim 6, further comprising: causing an LSI to read the predetermined data from the register or writing the predetermined data to the register.
Or the mounting board test method according to claim 7.
Ｓ，ｎＲＤ，ｎＷＲ，ｎＩＮＴ，ｎＤＲＥＱ，ｎＤＡＣ
Ｋ，ＡＤＤＲＥＳＳ，ＤＡＴＡが伝送されることを特徴
とする請求項８記載の実装基板試験方法。9. A signal nC via said interface.
S, nRD, nWR, nINT, nDREQ, nDAC
9. The method according to claim 8, wherein K, ADDRESS, and DATA are transmitted.
前記レジスタとの間における、前記信号ｎＣＳ及び信号
ＡＤＤＲＥＳＳを伝送する各信号線にそれぞれ挿入され
たラッチ回路をさらに具備したことを特徴とする請求項
９記載の実装基板試験方法。10. The mounting board test apparatus according to claim 1, further comprising: a latch circuit inserted between signal lines for transmitting the signal nCS and the signal ADDRESS between the LSI not supporting the boundary scan method and the register. The method according to claim 9, further comprising:
るＬＳＩとバウンダリスキャン方式に対応していないＬ
ＳＩとが混載された実装基板の試験方法をプログラムと
して記憶した、コンピュータにより読み出し可能な記憶
媒体において、 前記試験方法が、 前記バウンダリスキャン方式に対応しているＬＳＩを使
用して、前記バウンダリスキャン方式に対応していない
ＬＳＩに、所定データの読み出しまたは書き込みを行わ
せる指令ステップと、 前記バウンダリスキャン方式に対応していないＬＳＩが
行った前記読み出しまたは書き込みにより得られたデー
タと、前記所定データとを比較する比較ステップと、 前記比較ステップによる比較の結果、前記得られたデー
タと前記所定データとが一致していないときにエラー発
生と判断する判断ステップとを具備することを特徴とす
る記憶媒体。11. An LSI that supports the boundary scan method and an L that does not support the boundary scan method.
In a computer-readable storage medium storing a test method of a mounting board on which an SI and a mounting board are mixed as a program, the test method uses an LSI corresponding to the boundary scan method, and uses the boundary scan method. A command step of causing an LSI that does not support the above to perform reading or writing of predetermined data; and obtaining the predetermined data and the data obtained by the reading or writing performed by the LSI that does not support the boundary scan method. A storage medium comprising: a comparing step of comparing; and a determining step of determining that an error has occurred when the obtained data and the predetermined data do not match as a result of the comparison in the comparing step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094761A JP2000292493A (en) | 1999-04-01 | 1999-04-01 | Mounted substrate-inspecting apparatus, inspection method, and memory medium |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094761A JP2000292493A (en) | 1999-04-01 | 1999-04-01 | Mounted substrate-inspecting apparatus, inspection method, and memory medium |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000292493A true JP2000292493A (en) | 2000-10-20 |
Family
ID=14119094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11094761A Withdrawn JP2000292493A (en) | 1999-04-01 | 1999-04-01 | Mounted substrate-inspecting apparatus, inspection method, and memory medium |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000292493A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9915834B2 (en) | 2014-11-17 | 2018-03-13 | Boe Technology Group Co., Ltd. | Lighting-on apparatus |
-
1999
- 1999-04-01 JP JP11094761A patent/JP2000292493A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9915834B2 (en) | 2014-11-17 | 2018-03-13 | Boe Technology Group Co., Ltd. | Lighting-on apparatus |
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