JP2000285604A - Device and method for reproduction - Google Patents

Abstract

PROBLEM TO BE SOLVED: To make highly reliably detectable sync data and ID data in reproduced data with a simple configuration by controlling the write operation of digital data to a memory on the basis of the detected result of a sync detecting means, the checked result of an ID parity checking means and the continuity of ID data in plural continuous sync blocks. SOLUTION: In the reproducing system of a digital VTR, signals reproduced from a tape T by a head 101 are outputted to a data detecting circuit 103. The data detecting circuit 103 detects original binary digital data from the reproduced signals and outputs them to a write control circuit 105 as serial data. The write control circuit 105 writes the reproduced data in a track memory 107 on the basis of the sync data and the ID data in the reproduced data. An error correcting circuit 109 applies error correcting and decoding processing to the reproduced data written in the track memory 107 while using a data parity.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は再生装置及再生方法
に関し、特には、再生データ中のシンクデータの検出に
関する。[0001] 1. Field of the Invention [0002] The present invention relates to a reproducing apparatus and a reproducing method, and more particularly, to detection of sync data in reproduced data.

【０００２】[0002]

【従来の技術】従来より、ビデオ信号や音声信号をデジ
タル化して磁気テープに対して記録再生するデジタルＶ
ＴＲが知られている。2. Description of the Related Art Conventionally, a digital V which digitizes a video signal or an audio signal and records / reproduces it on a magnetic tape is known.
TR is known.

【０００３】そして、近年、民生用のデジタルＶＴＲの
規格として、ＤＶフォーマットが提案された。このＤＶ
フォーマットを含むデジタルＶＴＲでは、所定量のメイ
ンデータ（音声データ、画像データ）に対してシンクデ
ータやＩＤデータを付加してシンクブロックを形成し、
このシンクブロック単位で記録再生を行なっている。[0003] In recent years, the DV format has been proposed as a standard for consumer digital VTRs. This DV
In a digital VTR including a format, a sync block is formed by adding sync data and ID data to a predetermined amount of main data (audio data, image data).
Recording and reproduction are performed on a sync block basis.

【０００４】このとき、各シンクブロックにはエラー訂
正チェックコードとしてパリティコードが付加され、各
シンクブロック単位で再生信号中のエラーの訂正を行な
っている。At this time, a parity code is added to each sync block as an error correction check code, and errors in the reproduced signal are corrected in sync block units.

【０００５】また、各シンクブロックに付加されている
ＩＤデータは当該シンクブロックの画面上の位置を示す
情報等の重要な情報であり、ＩＤデータに対しては再生
時のＩＤデータ中のエラーを検出し訂正するためのＩＤ
パリティデータが付加されている。[0005] The ID data added to each sync block is important information such as information indicating the position of the sync block on the screen. ID to detect and correct
Parity data is added.

【０００６】再生時には再生データ中からシンクデータ
を検出し、更に、シンクデータに続くＩＤデータとＩＤ
パリティデータからＩＤデータのエラー検査を行ない、
ＩＤデータが正しければそのＩＤデータに従って再生信
号をメモリに書き込む。At the time of reproduction, sync data is detected from the reproduced data.
Perform error check of ID data from parity data,
If the ID data is correct, a reproduction signal is written to the memory according to the ID data.

【０００７】しかし、テープの欠陥やノイズの混入等に
より、以下の問題が発生する。However, the following problems occur due to defects in the tape, mixing of noise, and the like.

【０００８】１．シンクデータ中にエラーが発生してシ
ンクデータの先頭が検出できないことがある。[0008] 1. An error may occur in the sync data and the head of the sync data may not be detected.

【０００９】２．シンクパターンに似たパターンのデー
タ列がエラーによりシンクパターンになってしまう（以
下擬似シンクという）ことがある。[0009] 2. A data sequence of a pattern similar to a sync pattern may become a sync pattern due to an error (hereinafter, referred to as a pseudo sync).

【００１０】３．ＩＤまたはＩＤパリティにエラーが発
生してＩＤの内容を信頼することができなくなる（以下
ＩＤパリティエラーという）。[0010] 3. An error occurs in the ID or the ID parity, and the content of the ID cannot be trusted (hereinafter, referred to as an ID parity error).

【００１１】４．ＩＤやＩＤパリティにエラーが発生す
ると、エラーの状態によっては、実際にはエラーである
にもかかわらずＩＤパリティのチェック結果でエラー無
しとなることがある（以下ＩＤ誤検出という）。4. If an error occurs in the ID or ID parity, depending on the state of the error, there may be no error in the ID parity check result even though the error actually occurs (hereinafter referred to as ID erroneous detection).

【００１２】５．再生信号のドロップアウト等によりＰ
ＬＬからの再生クロックの位相が変動することがある
（以下ビットスリップという）。5. P due to dropout of playback signal
The phase of the reproduced clock from the LL may fluctuate (hereinafter referred to as bit slip).

【００１３】これらの問題点に関して、従来より以下の
ような構成が提案されている。Regarding these problems, the following configurations have been conventionally proposed.

【００１４】シンクデータ検出不能時の対策として、以
前に検出されたシンクデータに基づいてクロックをカウ
ントし、当該シンクブロックの位置を推定するフライホ
イールシンクと呼ばれる構成が考えられている。As a countermeasure when sync data cannot be detected, a configuration called a flywheel sync which counts clocks based on sync data detected previously and estimates the position of the sync block has been considered.

【００１５】また、擬似シンクに対しては、シンクデー
タが得られるべきタイミングの近傍においてのみシンク
データの検出動作を行ない、それ以外のタイミングでは
シンク検出動作をマスクしている。For the pseudo sync, the sync data detection operation is performed only near the timing at which the sync data is to be obtained, and the sync detection operation is masked at other timings.

【００１６】ＩＤパリティエラーに対しては、以前に検
出されたシンクブロックのＩＤデータにより当該シンク
ブロックのアドレスを予測し、そして、この予測された
アドレスに従って再生信号をメモリに書き込んでいる。For an ID parity error, the address of the sync block is predicted by the ID data of the sync block detected before, and the reproduced signal is written to the memory according to the predicted address.

【００１７】[0017]

【発明が解決しようとする課題】しかしながら、前述の
構成では、一度擬似シンクを検出し、この擬似シンクに
従ってシンク検出動作をマスクしてしまうと、しばらく
の間本来のシンクデータを検出することができなくなっ
てしまう。However, in the above-described configuration, if a pseudo sync is detected once and the sync detection operation is masked according to the pseudo sync, the original sync data can be detected for a while. Will be gone.

【００１８】また、シンクマスク用のカウンタとフライ
ホイール用のカウンタとを別に持つことで擬似シンクに
基づいてマスクをかけてしまった場合でもフライホイー
ルシンクを出力することができるが、回路が複雑、高価
になってしまう。Further, by providing a counter for a sync mask and a counter for a flywheel separately, a flywheel sync can be output even when a mask is applied based on a pseudo sync, but the circuit is complicated. It will be expensive.

【００１９】本発明は前述の如き問題点を解決すること
を目的とする。An object of the present invention is to solve the above-mentioned problems.

【００２０】本発明の他の目的は、再生データ中から同
期、ＩＤデータを正確に検出する処にある。Another object of the present invention is to accurately detect synchronization and ID data from reproduced data.

【００２１】[0021]

【課題を解決するための手段】前記課題を解決し、目的
を達成するため、本発明は、それぞれ所定量の情報デー
タに対してシンクデータ、ＩＤデータ及び前記ＩＤデー
タ中のエラーを検出するためのＩＤパリティデータが付
加されてなる複数のシンクブロックから構成されるデジ
タルデータを再生する再生手段と、前記再生手段により
再生されたデジタルデータを記憶するメモリと、前記再
生手段により再生されたデジタルデータ中連続するｎ
（ｎ＞２）個のシンクブロックからそれぞれ前記シンク
データを検出するシンク検出手段と、前記連続するｎ個
のシンクブロック中のＩＤパリティを検査するＩＤパリ
ティ検査手段と、前記シンク検出手段の検出結果と、前
記ＩＤパリティ検査手段の検査結果及び、前記連続する
ｎ個のシンクブロックのＩＤデータの連続性とに基づい
て前記メモリに対する前記デジタルデータの書き込み動
作を制御するメモリ制御手段とを備えて構成されてい
る。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems and achieve the object, the present invention provides a method for detecting sync data, ID data and an error in the ID data for a predetermined amount of information data, respectively. Reproducing means for reproducing digital data composed of a plurality of sync blocks to which ID parity data is added, a memory for storing digital data reproduced by the reproducing means, and digital data reproduced by the reproducing means Medium continuous n
Sync detecting means for detecting the sync data from each of the (n> 2) sync blocks; ID parity checking means for checking ID parity in the consecutive n sync blocks; and detection results of the sync detecting means And memory control means for controlling an operation of writing the digital data to the memory based on a check result of the ID parity check means and continuity of ID data of the n consecutive sync blocks. Have been.

【００２２】[0022]

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【００２３】図１は本発明が適用されるデジタルＶＴＲ
の再生系の構成を示すブロック図である。FIG. 1 shows a digital VTR to which the present invention is applied.
FIG. 3 is a block diagram showing a configuration of a reproduction system of FIG.

【００２４】図１において、ヘッド１０１によりテープ
Ｔから再生された信号はデータ検出回路１０３に出力さ
れる。データ検出回路１０３は再生信号から元の２値の
デジタルデータを検出し、シリアルデータとして書き込
み制御回路１０５に出力する。書き込み制御回路１０５
は後述の如く、再生データ中の同期データ、ＩＤデータ
に基づき再生データをトラックメモリ１０７に書き込
む。In FIG. 1, the signal reproduced from the tape T by the head 101 is output to the data detection circuit 103. The data detection circuit 103 detects the original binary digital data from the reproduction signal, and outputs it to the write control circuit 105 as serial data. Write control circuit 105
Writes the reproduction data to the track memory 107 based on the synchronization data and the ID data in the reproduction data, as described later.

【００２５】誤り訂正回路１０９はトラックメモリ１０
９に書き込まれた再生データに対してデータパリティを
用いて誤り訂正復号処理を施す。誤り訂正復号処理が施
された再生データはメモリ１０９から復号回路１１１に
出力される。復号回路１１１は再生データ中の画像デー
タに対して記録時に施された符号化処理に対応した復号
処理を施し、画像メモリ１１３に書き込む。画像メモリ
１１３に書き込まれた再生画像データは画面走査順に読
み出され、出力回路１１５に出力される。出力回路１１
５はメモリ１１３から読み出された画像データを外部モ
ニタ等、外部機器に適した形態に変換して出力する。The error correction circuit 109 includes the track memory 10
An error correction decoding process is performed on the reproduction data written in 9 using data parity. The reproduced data subjected to the error correction decoding processing is output from the memory 109 to the decoding circuit 111. The decoding circuit 111 performs a decoding process corresponding to the encoding process performed at the time of recording on the image data in the reproduction data, and writes the decoded data into the image memory 113. The reproduced image data written in the image memory 113 is read out in the screen scanning order and output to the output circuit 115. Output circuit 11
Reference numeral 5 converts the image data read from the memory 113 into a form suitable for an external device such as an external monitor and outputs it.

【００２６】図４に図１のＶＴＲにて再生されるデジタ
ルデータの１シンクブロックの構成を示す。FIG. 4 shows the structure of one sync block of digital data reproduced by the VTR of FIG.

【００２７】図４に示した通り、本形態では、１つのシ
ンクブロックは、先頭から順に２バイトのシンクデータ
４０１、２バイトのＩＤデータ４０３、１バイトのＩＤ
パリティデータ４０５、７７バイトの情報データ（画像
データ、音声データ等）４０７、及び、８バイトのデー
タパリティ４０９から構成される。As shown in FIG. 4, in this embodiment, one sync block is composed of 2-byte sync data 401, 2-byte ID data 403, and 1-byte ID
Parity data 405, 77-byte information data (image data, audio data, etc.) 407, and 8-byte data parity 409 are provided.

【００２８】次に、書き込み制御回路１０５について説
明する。Next, the write control circuit 105 will be described.

【００２９】図２は書き込み制御回路１０５の構成を示
す図である。FIG. 2 is a diagram showing the configuration of the write control circuit 105.

【００３０】図２において、データ検出回路１０３から
出力されたデータがシリアルデータ列として端子２０１
から入力し、検出回路２０３に供給される。検出回路２
０３は端子２０１から入力された再生データ中のシンク
データ、ＩＤデータを検出すると共に、ＩＤパリティデ
ータのチェックを行ない、これらの結果を出力する。In FIG. 2, data output from the data detection circuit 103 is converted into a serial data string at a terminal 201.
And supplied to the detection circuit 203. Detection circuit 2
Reference numeral 03 detects sync data and ID data in the reproduction data input from the terminal 201, checks ID parity data, and outputs the results.

【００３１】図３は検出回路２０３の構成を示す図であ
る。FIG. 3 is a diagram showing the configuration of the detection circuit 203.

【００３２】図３において、入力されたデータは５バイ
トのシフトレジスタ３０１に入力される。シフトレジス
タ３０１は入力されたデータを遅延して出力すると共
に、各段からのデータをデスクランブル回路３０３及び
同期検出回路３０７に出力する。ここで、同期検出回路
３０７には５バイトのうち先頭の２バイトが供給され、
デスクランブル回路３０３には後半の３バイトが供給さ
れる。In FIG. 3, the input data is input to a 5-byte shift register 301. The shift register 301 outputs the input data with a delay, and outputs the data from each stage to the descramble circuit 303 and the synchronization detection circuit 307. Here, the leading two bytes of the five bytes are supplied to the synchronization detection circuit 307,
The latter three bytes are supplied to the descrambling circuit 303.

【００３３】デスクランブル回路３０３はシフトレジス
タ３０１から出力される３バイトのデータに対して記録
時に施されたスクランブル処理に対応したデスクランブ
ル処理を施し、ＩＤパリティ検査回路３０５に出力す
る。ＩＤパリティ検査回路３０５はデスクランブル回路
３０３から供給される３バイトのデータに対して所定の
演算を施し、その結果を１ビットのIDgoodデータとして
出力する。ここで、エラーなしの時には１を出力し、エ
ラーありの時には０を出力する。The descrambling circuit 303 performs a descrambling process corresponding to the scrambling process performed at the time of recording on the 3-byte data output from the shift register 301, and outputs the data to the ID parity check circuit 305. The ID parity check circuit 305 performs a predetermined operation on the 3-byte data supplied from the descrambling circuit 303, and outputs the result as 1-bit IDgood data. Here, 1 is output when there is no error, and 0 is output when there is an error.

【００３４】また、同期検出回路３０７はシフトレジス
タ３０１から供給される２バイトのデータからシンクパ
ターンと一致したデータ列を検出し、その結果を１ビッ
トのSyncdetデータとして出力する。ここで、シンクパ
ターンを検出したときには１を出力し、それ以外のとき
には０を出力する。The synchronization detection circuit 307 detects a data string that matches the sync pattern from the 2-byte data supplied from the shift register 301, and outputs the result as 1-bit Syncdet data. Here, 1 is output when a sync pattern is detected, and 0 is output otherwise.

【００３５】従って、テープＴからデータが正しく再生
されているときには、同期検出回路３０７からSyncdet
として１が出力されたときにIDgoodとして１が出力さ
れ、そのとき、デスクランブル回路３０３からの出力の
うち先頭の２バイトがＩＤデータとなっている。Therefore, when the data is correctly reproduced from the tape T, the sync detection circuit 307 outputs
Is output as IDgood when 1 is output, and at that time, the first two bytes of the output from the descramble circuit 303 are ID data.

【００３６】検出回路２０３から出力された再生データ
列はＦＩＦＯ２０５に出力される。そして、ここで、検
出回路２０３とＦＩＦＯ２０５との合計の遅延時間が１
シンクブロック（９０バイト）となるように遅延され、
検出回路２０７に出力される。The reproduced data string output from the detection circuit 203 is output to the FIFO 205. Here, the total delay time of the detection circuit 203 and the FIFO 205 is 1
Delayed to be a sync block (90 bytes)
Output to the detection circuit 207.

【００３７】また、検出回路２０３から出力されたSync
det、IDdata、及びIDgoodは遅延回路２２９に供給され
る。遅延回路２２９はそれぞれ入力データを１クロック
分遅延する多数のラッチ回路からなり、検出回路２０３
からの各データを所定期間遅延させて判定回路２３５に
出力する。The Sync signal output from the detection circuit 203 is
The det, IDdata, and IDgood are supplied to the delay circuit 229. The delay circuit 229 includes a large number of latch circuits each delaying input data by one clock.
Are output to the determination circuit 235 with a delay of a predetermined period.

【００３８】即ち、遅延回路２２９からは、検出回路２
０３からの出力データをそれぞれ２クロック分遅延した
SyncdetC0、IDC0、及びIDgoodCoを中心とした前後２ク
ロック分のデータが判定回路２３５に出力され、遅延な
しのデータをそれぞれSyncdetC2、IDC2、IDgoodC2と
し、１クロック遅延したデータをそれぞれSyncdetC1、I
DC1、IDgoodC1とする。また、３クロック遅延したデー
タをSyncdetC-1、IDC-1、IDgoodC-1とし、４クロック遅
延したデータをSyncdetC-2、IDC-2、IDgoodC-2とする。That is, from the delay circuit 229, the detection circuit 2
03 output data delayed by 2 clocks each
Data for two clocks before and after SyncdetC0, IDC0, and IDgoodCo are output to the determination circuit 235, the data without delay is respectively SyncdetC2, IDC2, and IDgoodC2, and the data delayed by one clock is SyncdetC1, I respectively.
DC1 and IDgoodC1. The data delayed by three clocks is assumed to be SyncdetC-1, IDC-1, and IDgoodC-1, and the data delayed by four clocks is assumed to be SyncdetC-2, IDC-2, and IDgoodC-2.

【００３９】検出回路２０７は検出回路２０３と同様に
ＦＩＦＯ２０５からのデータ中からシンクデータを検出
すると共にＩＤパリティの検査を行ない、Syncdet、IDd
ata、IDgoodの各データを遅延回路２３１に出力する。
また、検出回路２０７から出力された再生データ列はＦ
ＩＦＯ２０９に出力される。そして、ここで、検出回路
２０７とＦＩＦＯ２０９との合計の遅延時間が１シンク
ブロック（９０バイト）となるように遅延され、検出回
路２１１に出力される。The detection circuit 207 detects the sync data from the data from the FIFO 205 and checks the ID parity, similarly to the detection circuit 203.
The data of ata and IDgood are output to the delay circuit 231.
The reproduced data string output from the detection circuit 207 is F
Output to IFO 209. Then, here, the total delay time of the detection circuit 207 and the FIFO 209 is delayed so as to be one sync block (90 bytes) and output to the detection circuit 211.

【００４０】遅延回路２３１はそれぞれ入力データを１
クロック分遅延する多数のラッチ回路からなり、検出回
路２０７から出力されたSyncdet、IDdata、及びIDgood
の各データを所定期間遅延させて判定回路２３５に出力
する。The delay circuits 231 each input data 1
Syncdet, IDdata, and IDgood output from the detection circuit 207 are composed of a number of latch circuits that are delayed by clocks.
Are output to the determination circuit 235 with a delay of a predetermined period.

【００４１】即ち、遅延回路２３１からは、検出回路２
０７からの出力データをそれぞれ２クロック分遅延した
SyncdetB0、IDB0、及びIDdetB0を中心とした前後１クロ
ック分のデータが判定回路２３５に出力され、１クロッ
ク遅延したデータをそれぞれSyncdetB1、IDB1、IDgoodB
1とし、３クロック遅延したデータをSyncdetB-1、IDB-
1、IDgoodB-1とする。That is, from the delay circuit 231, the detection circuit 2
07 output data delayed by 2 clocks each
Data of one clock before and after SyncdetB0, IDB0, and IDdetB0 is output to the determination circuit 235, and the data delayed by one clock is SyncdetB1, IDB1, and IDgoodB, respectively.
The data delayed by 3 clocks is assumed to be 1 and SyncdetB-1 and IDB-
1, IDgoodB-1.

【００４２】検出回路２１１は検出回路２０３、２０７
と同様にＦＩＦＯ２０９からのデータ中からシンクデー
タを検出すると共にＩＤパリティの検査を行ない、Sync
det、IDdata、IDgoodの各データを遅延回路２３３に出
力する。また、検出回路２１１から出力された再生デー
タ列はラッチ２１３を介してＥＸＯＲ２１５に出力され
る。The detection circuit 211 includes detection circuits 203 and 207
In the same manner as above, the sync data is detected from the data from the FIFO 209 and the ID parity is checked.
The data of det, IDdata, and IDgood are output to the delay circuit 233. Further, the reproduced data string output from the detection circuit 211 is output to the EXOR 215 via the latch 213.

【００４３】遅延回路２３３はそれぞれ入力データを１
クロック分遅延する多数のラッチ回路からなり、検出回
路２０７から出力されたSyncdet、IDdata、及びIDgood
の各データをそれぞれ２クロック期間遅延させてSyncde
tA、IDdataA、IDgoodAとして判定回路２３５に出力す
る。Each of the delay circuits 233 sets the input data to 1
Syncdet, IDdata, and IDgood output from the detection circuit 207 are composed of a number of latch circuits that are delayed by clocks.
Of each data is delayed by 2 clock periods.
The data is output to the determination circuit 235 as tA, IDdataA, and IDgoodA.

【００４４】判定回路２３５は遅延回路２２９、２３１
及び２３３から出力された各データに基づいて各シンク
ブロックの先頭及びＩＤを信頼性高く検出し、当該検出
結果に基づいてシンボルカウンタ２３７のリセット及び
ブロックカウンタ２３９のプリセットを行なう。The decision circuit 235 includes delay circuits 229 and 231
And 233, the head and ID of each sync block are detected with high reliability, and the symbol counter 237 is reset and the block counter 239 is preset based on the detection result.

【００４５】ここで、シンボルカウンタ２３７はフライ
ホイールカウンタとして用いられ、再生データの各シン
ボルに同期したクロックをカウントし、１シンクブロッ
ク（９０バイト）に対応するクロックをカウントした時
点でキャリ信号をブロックカウンタ２３９に出力すると
共に、自己リセットする。ブロックカウンタ２３９はシ
ンクブロック数をカウントするカウンタであり、判定回
路２３５にて出力されたシンクブロック番号がプリセッ
トされ、もしプリセットされない場合にはシンボルカウ
ンタ２３７からのキャリ信号でカウント値をインクリメ
ントする。以下、図５を用いてこの判定回路２３５の動
作について説明する。Here, the symbol counter 237 is used as a flywheel counter, counts a clock synchronized with each symbol of the reproduced data, and blocks the carry signal when the clock corresponding to one sync block (90 bytes) is counted. Output to the counter 239 and self-reset. The block counter 239 is a counter that counts the number of sync blocks. The sync block number output from the determination circuit 235 is preset. If the sync block number is not preset, the count value is incremented by a carry signal from the symbol counter 237. Hereinafter, the operation of the determination circuit 235 will be described with reference to FIG.

【００４６】判定回路２３５は各遅延回路からのSyncde
tの９ビットのデータに対して論理判定を行ない、図５
の各パターンに該当するかを判別する。The decision circuit 235 determines whether or not the sync signal from each delay circuit
A logical decision is made on the 9-bit data of t, and FIG.
It is determined whether or not each pattern is applicable.

【００４７】図５において、パターンＡが一番多く見ら
れる通常の状態であり、９０バイト間隔でSyncdetA、Sy
ncdetB0及びSyncdetC0が共に１となっており、連続する
３つのシンクブロックのシンクデータが正しく検出され
ている。In FIG. 5, pattern A is a normal state in which pattern A is most frequently seen, and SyncdetA, Sy at intervals of 90 bytes.
Both ncdetB0 and SyncdetC0 are 1, and the sync data of three consecutive sync blocks is correctly detected.

【００４８】パターンＢとＣは連続する３つのシンクブ
ロックのうち、先行する２つのシンクブロックは通常の
９０バイト間隔であったが、最後のシンクブロックがビ
ットスリップして１クロックづつずれている場合に得ら
れる。パターンＤとＧは１つ目のシンクブロックと２つ
目のシンクブロックとの間にビットスリップがあった場
合に得られる。In the patterns B and C, of the three consecutive sync blocks, the preceding two sync blocks have a normal interval of 90 bytes, but the last sync block is bit-slipped and shifted by one clock. Is obtained. Patterns D and G are obtained when there is a bit slip between the first sync block and the second sync block.

【００４９】パターンＥ、Ｆ、Ｈ、Ｉはまれなパターン
で、１つ目のシンクブロックと２つ目のシンクブロック
の間と、２つ目のシンクブロックと３つ目のシンクブロ
ックの間の両方にビットスリップがあった場合に得られ
る。The patterns E, F, H, and I are rare patterns and are between the first sync block and the second sync block and between the second sync block and the third sync block. Obtained when both have a bit slip.

【００５０】パターンＪ〜Ｌは３つ目のシンクブロック
のシンクデータが検出できない場合、パターンＭ〜Ｑは
２つ目のシンクブロックのシンクデータが検出できない
場合、パターンＲ〜Ｔは１つ目のシンクブロックのシン
クデータが検出できない場合、パターンＵは１つ目のシ
ンクブロックのシンクデータしか検出できない場合に得
られるパターンである。The patterns J to L cannot be detected when the sync data of the third sync block cannot be detected. The patterns M to Q cannot be detected when the sync data of the second sync block can be detected. When the sync data of the sync block cannot be detected, the pattern U is a pattern obtained when only the sync data of the first sync block can be detected.

【００５１】いずれの場合でも、シンクデータが検出で
きなくてもIDgoodがエラー無しとなる場合も多いので、
判定回路２３５は以下に示す優先順位で判定を行ない、
合致する場合にはシンボルカウンタ２３７をリセット
し、その時点でIDdataとして得られているシンクブロッ
ク番号をブロックカウンタ２３９にプリセットする。In any case, even if sync data cannot be detected, IDgood often has no error.
The determination circuit 235 makes a determination in the following priority order,
If they match, the symbol counter 237 is reset, and the sync block number obtained as IDdata at that time is preset in the block counter 239.

【００５２】以下、IDgoodBnは、（IDgoodB-1、IDgoodB
0、IDgoodB1）の中で、対応する（SyncdetB-1、Syncdet
B0、SyncdetB1）が１となっているものとする。また、
同様に対応するSyncdetCが１となっているときのIDgood
CをIDgoodCnとする。Hereinafter, IDgoodBn is (IDgoodB-1, IDgoodB
0, IDgoodB1), corresponding (SyncdetB-1, Syncdet
B0 and SyncdetB1) are assumed to be 1. Also,
Similarly, IDgood when the corresponding SyncdetC is 1
Let C be IDgoodCn.

【００５３】（１）IDgoodA=1かつIDgoodBn=1かつIDgoo
dCn=1の場合 （１−１）もしIDdataA=(IDdataBn)+1であれば、IDdata
Aをブロックカウンタ２３９にプリセットする。 （１−２）もしIDdataA=(IDdataCn)+2であれば、IDdata
Aをブロックカウンタ２３９にプリセットする。 （１−３）もしIDdataB=(IDdataCn)+1であれば、IDdata
B+1をブロックカウンタ２３９にプリセットする。（１
−１）〜（１−３）のいずれの場合も当該タイミングで
ブロックカウンタ２３７をリセットする。 （１−４）（１−１）〜（１−３）のいずれにも該当し
なかった場合にはシンボルカウンタ２３９はプリセット
せず、シンボルカウンタ２３７からのキャリをカウント
する。(1) IDgoodA = 1 and IDgoodBn = 1 and IDgoo
If dCn = 1 (1-1) If IDdataA = (IDdataBn) +1, IDdata
A is preset in the block counter 239. (1-2) If IDdataA = (IDdataCn) +2, IDdata
A is preset in the block counter 239. (1-3) If IDdataB = (IDdataCn) +1, IDdata
B + 1 is preset in the block counter 239. (1
In any of the cases of -1) to (1-3), the block counter 237 is reset at the timing. (1-4) When none of (1-1) to (1-3) is satisfied, the symbol counter 239 does not preset, but counts the carry from the symbol counter 237.

【００５４】即ち、ここでは、IDgoodAが１、つまり１
つ目のシンクブロックのＩＤが正しく再生されたと判断
されるとき、２つ目のシンクブロックもしくは３つ目の
シンクブロックのＩＤデータが１つ目のシンクブロック
のＩＤデータから予測される値（（IDdataBn）+1、（ID
dataCn）+2）と同じであったとき、即ち１つ目のシンク
ブロックのＩＤデータと２つ目のシンクブロックのＩＤ
データ、あるいは１つ目のシンクブロックと３つ目のシ
ンクブロックとの間に連続性が確認されたとき、IDdata
Aの信頼性が高いものとしてIDdataAをブロックカウンタ
２３９にプリセットする。That is, here, IDgoodA is 1, that is, 1
When it is determined that the ID of the second sync block has been correctly reproduced, the ID data of the second sync block or the third sync block is a value predicted from the ID data of the first sync block ((( IDdataBn) + 1, (ID
dataCn) +2), that is, the ID data of the first sync block and the ID of the second sync block
When continuity is confirmed between data or the first sync block and the third sync block, IDdata
IDdataA is preset in the block counter 239 assuming that A has high reliability.

【００５５】また、同様に、３つ目のシンクブロックの
ＩＤデータが２つ目のシンクブロックのＩＤデータから
予測される値と同じであったとき、このときのIDdataB
に１を加えた値をブロックカウンタ２３９にプリセット
する。Similarly, when the ID data of the third sync block is the same as the value predicted from the ID data of the second sync block, IDdataB
Is added to the block counter 239.

【００５６】（２）IDgoodA=1かつIDgoodBn=1で、IDgoo
dCn=0の場合 （２−１）もしIDdataA=(IDdataBn)+1であれば、当該タ
イミングでIDdataAをブロックカウンタ２３９にプリセ
ットし、シンボルカウンタ２３７をリセットする。(2) When IDgoodA = 1 and IDgoodBn = 1, IDgoo
When dCn = 0 (2-1) If IDdataA = (IDdataBn) +1, IDdataA is preset to the block counter 239 and the symbol counter 237 is reset at the timing.

【００５７】これ以外の場合にはブロックカウンタ２３
９をプリセットせず、シンボルカウンタ２３７からのキ
ャリをカウントする。In other cases, the block counter 23
9 is not preset, and the carry from the symbol counter 237 is counted.

【００５８】（３）IDgoodA=1かつIDgoodCn=1で、IDgoo
dBn=0の場合 （３−１）もしIDdataA=(IDdataCn)+2であれば、当該タ
イミングでIDdataAをブロックカウンタ２３９にプリセ
ットし、シンボルカウンタ２３７をリセットする。(3) When IDgoodA = 1 and IDgoodCn = 1, IDgoo
In the case of dBn = 0 (3-1) If IDdataA = (IDdataCn) +2, IDdataA is preset in the block counter 239 at this timing, and the symbol counter 237 is reset.

【００５９】これ以外の場合にはブロックカウンタ２３
９をプリセットせず、シンボルカウンタ２３７からのキ
ャリをカウントする。In other cases, the block counter 23
9 is not preset, and the carry from the symbol counter 237 is counted.

【００６０】（４）IDgoodBn=1かつIDgoodCn=1で、IDgo
odA=0の場合 （４−１）もしIDdataBn=(IDdataCn)+1であれば、当該
タイミングで(IDdataA)+1をブロックカウンタ２３９に
プリセットし、シンボルカウンタ２３７をリセットす
る。(4) When IDgoodBn = 1 and IDgoodCn = 1, IDgo
When odA = 0 (4-1) If IDdataBn = (IDdataCn) +1, (IDdataA) +1 is preset in the block counter 239 at this timing, and the symbol counter 237 is reset.

【００６１】これ以外の場合にはブロックカウンタ２３
９をプリセットせず、シンボルカウンタ２３７からのキ
ャリをカウントする。In other cases, the block counter 23
9 is not preset, and the carry from the symbol counter 237 is counted.

【００６２】このように、判定回路２３５の判定結果に
従って、ブロックカウンタ２３９からは各シンクブロッ
クの先頭部分でそのカウント値が変更され、トラックメ
モリ１０７に出力される。As described above, the count value is changed at the head of each sync block from the block counter 239 in accordance with the determination result of the determination circuit 235, and is output to the track memory 107.

【００６３】また、シンボルカウンタ２３７はスクラン
ブル信号発生回路２４１に対してシンクブロックの切れ
目でリセットパルスを出力する。スクランブル信号発生
回路２４１は再生データをデスクランブルするための信
号を発生し、ＥＸＯＲ回路２１５に出力する。The symbol counter 237 outputs a reset pulse to the scramble signal generation circuit 241 at a break between sync blocks. The scramble signal generation circuit 241 generates a signal for descrambling the reproduction data and outputs the signal to the EXOR circuit 215.

【００６４】ＥＸＯＲ回路２１５はラッチ２１３からの
再生データ列とデスクランブル信号発生回路２４１から
の信号とを排他的論理演算することでデスクランブル処
理を施し、シリアル／パラレル変換回路２１７に出力す
る。シリアル／パラレル変換回路２１７はＥＸＯＲ回路
２１５からのシリアルデータ列を８ビットのパラレルデ
ータに変換し、データパリティ演算回路２１９に出力す
ると共に、スイッチ２４３を介してＦＩＦＯ２４５、２
４７に出力する。The EXOR circuit 215 performs a descrambling process by performing an exclusive logical operation on the reproduced data string from the latch 213 and the signal from the descrambling signal generation circuit 241, and outputs the result to the serial / parallel conversion circuit 217. The serial / parallel conversion circuit 217 converts the serial data string from the EXOR circuit 215 into 8-bit parallel data, outputs the parallel data to the data parity operation circuit 219, and outputs the data to the FIFOs 245, 245 via the switch 243.
Output to 47.

【００６５】データパリティ演算回路２１９はデータ４
０７とデータパリティ４０９の全てのデータにエラーが
あるか否かを判別し、エラーがない場合に１、エラーあ
りの場合に０となる１ビットのデータを遅延回路２２１
及びオア回路２２３に出力する。遅延回路２２１には１
シンクブロック毎にデータパリティ演算回路２１９から
の検出結果が入力され、一度１が入力されたら数シンク
ブロック（例えば５シンクブロック）にわたり１を出力
させるモノマルチの機能を持つ。The data parity operation circuit 219 stores data 4
07 and all data of the data parity 409 are discriminated as to whether or not there is an error. The 1-bit data which becomes 1 when there is no error and becomes 0 when there is an error is transmitted to the delay circuit 221.
And an OR circuit 223. The delay circuit 221 has 1
The detection result from the data parity calculation circuit 219 is input for each sync block, and has a mono-multi function of outputting 1 for several sync blocks (for example, 5 sync blocks) once 1 is input.

【００６６】オア回路２２３の出力はタイミング生成回
路２２７の出力と共にアンド回路２２５に出力される。
タイミング生成回路２２７は１シンクブロック分のデー
タが後述のＦＩＦＯ２４５もしくは２４７に書き込まれ
た時点で論理１のデータを出力する。アンド回路２２５
からの出力信号は再生データの書き込みリクエスト信号
としてトラックメモリ１０７に出力される。The output of the OR circuit 223 is output to the AND circuit 225 together with the output of the timing generation circuit 227.
The timing generation circuit 227 outputs logical 1 data when data for one sync block is written to a FIFO 245 or 247 described later. AND circuit 225
Is output to the track memory 107 as a reproduction data write request signal.

【００６７】このように、遅延回路２２１とオア回路２
２３により、一度エラーなしのシンクブロックが得られ
ると、それに続く数シンクブロックはたとえエラーがあ
っても書き込みリクエスト信号が出力される。これは、
例えばスロー再生時など再生信号のエンベロープがいわ
ゆるそろばん玉状になっていて、しかも同じデータが何
回か繰り返し再生される状況において、エラーの少ない
データのみをトラックメモリ１０７に書き込むための構
成であり、エラー無しのシンクブロックに近接するシン
クブロックはエラーがあったとしても誤り訂正回路１０
９で訂正可能な程度のエラーであると考えられるためで
ある。As described above, the delay circuit 221 and the OR circuit 2
According to 23, once an error-free sync block is obtained, a write request signal is output for several subsequent sync blocks even if there is an error. this is,
For example, in a situation where the envelope of a reproduction signal is in the form of a so-called abacus ball such as during slow reproduction and the same data is repeatedly reproduced several times, only data with few errors is written to the track memory 107. The sync block adjacent to the sync block having no error is set to the error correction circuit 10 even if there is an error.
9 is considered to be an error that can be corrected.

【００６８】スイッチ２４３は１シンクブロック期間毎
に切り換わり、シリアル／パラレル変換回路２１７から
の出力データを１シンクブロック期間毎にＦＩＦＯ２４
５と２４７に対して交互に出力する。ＦＩＦＯ２４５、
２４７には不図示のクロック発生回路より書き込みクロ
ックとして４１．８５ＭＨｚのクロックが供給されてお
り、この書き込みクロックに従ってＦＩＦＯ２４５、２
４７はスイッチ２４３からのデータを記憶する。The switch 243 is switched every one sync block period, and the output data from the serial / parallel conversion circuit 217 is transferred to the FIFO 24 every one sync block period.
5 and 247 are output alternately. FIFO 245,
247 is supplied with a clock of 41.85 MHz as a write clock from a clock generation circuit (not shown).
47 stores the data from the switch 243.

【００６９】また、スイッチ２４９もスイッチ２４３と
同様に１シンクブロック期間毎に切り換わり、スイッチ
２４３からデータが出力されている方のＦＩＦＯとは異
なるＦＩＦＯがわに接続する。また、ＦＩＦＯ２４５と
２４７にはトラックメモリ１０７から読み出しクロック
として６７．５ＭＨｚのクロックが供給されており、こ
の読み出しクロックに従ってＦＩＦＯ２４５、２４７か
らデータが読み出され、スイッチ２３９を介してトラッ
クメモリ１０７に出力される。なお、この読み出しクロ
ックは不図示の基準クロック発生回路により得られる。The switch 249 is also switched every sync block period like the switch 243, and a FIFO different from the FIFO from which the data is output from the switch 243 is connected. A clock of 67.5 MHz is supplied to the FIFOs 245 and 247 from the track memory 107 as a read clock. Data is read from the FIFOs 245 and 247 in accordance with the read clock and output to the track memory 107 via the switch 239. You. This read clock is obtained by a reference clock generation circuit (not shown).

【００７０】このように、本形態では、再生データ列中
の連続する３シンクブロックのシンクデータの検出結
果、ＩＤパリティの検査結果及びそのときのＩＤデータ
値を用いて簡単な論理で、 ａ）シンクデータの欠落 ｂ）擬似シンク ｃ）ＩＤパリティエラー ｄ）ＩＤパリティの誤検出 に対応し、信頼性の高い同期検出を実現できる。As described above, according to the present embodiment, the detection result of the sync data of the three consecutive sync blocks in the reproduction data string, the check result of the ID parity, and the ID data value at that time are represented by simple logic. Missing sync data b) Pseudo sync c) ID parity error d) Corresponding to erroneous detection of ID parity, realizing highly reliable synchronization detection.

【００７１】また、連続する３つのシンクブロックのう
ち、先頭のブロックの前記各検出結果をｍクロック分遅
延させておき、これを基準としてそれに続くシンクブロ
ックの各検出結果を基準の検出結果の前後の数クロック
期間の検出結果を用いることにより、ビットスリップに
対応した信頼性の高い同期検出を実現できる。Further, among the three consecutive sync blocks, each of the detection results of the first block is delayed by m clocks, and each detection result of the succeeding sync block is set before and after the detection result of the reference. By using the detection results of several clock periods, highly reliable synchronization detection corresponding to a bit slip can be realized.

【００７２】なお、本形態では、連続する３つのシンク
ブロックのシンクデータの検出結果、ＩＤパリティの検
査結果及びＩＤデータを用いたが、これ以外にも、連続
するｎ（ｎ＞２）シンクブロックのデータに対して同様
の処理を行なうことも可能である。In this embodiment, the sync data detection result, ID parity check result, and ID data of three consecutive sync blocks are used. However, other than this, n consecutive (n> 2) sync blocks are used. It is also possible to perform the same processing on this data.

【００７３】また、前述のＤＶフォーマットでは、本来
のシンクブロックの先頭にプレシンクと呼ばれるデータ
が付加されているが、本形態のＶＴＲはこのプレシンク
を検出する際にも適用可能である。Further, in the above-mentioned DV format, data called pre-sync is added to the head of the original sync block, but the VTR according to the present embodiment can be applied to detection of this pre-sync.

【００７４】また、前述の実施形態では、本発明をデジ
タルＶＴＲに対して適用した場合について説明したが、
これ以外にも、再生されたデータからシンクデータ、Ｉ
Ｄデータを検出する装置に対して本発明を適用可能であ
り、同様の高価を有する。In the above embodiment, the case where the present invention is applied to a digital VTR has been described.
In addition, sync data, I
The present invention is applicable to an apparatus for detecting D data, and has the same high cost.

【００７５】[0075]

【発明の効果】以上説明したように、本発明によれば、
簡単な構成で再生データ中のシンクデータ、ＩＤデータ
を信頼性高く検出することができ、メモリに対してエラ
ーのないデータを正しく書き込むことができる。As described above, according to the present invention,
Sync data and ID data in reproduction data can be detected with high reliability by a simple configuration, and error-free data can be correctly written to the memory.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明が適用されるデジタルＶＴＲの再生系の
構成を示す図である。FIG. 1 is a diagram showing a configuration of a reproduction system of a digital VTR to which the present invention is applied.

【図２】図１の装置における書き込み制御回路の構成を
示す図である。FIG. 2 is a diagram showing a configuration of a write control circuit in the device of FIG.

【図３】図２の回路における検出回路の構成を示す図で
ある。FIG. 3 is a diagram illustrating a configuration of a detection circuit in the circuit of FIG. 2;

【図４】図１の装置により再生されるデータのフォーマ
ットを示す図である。FIG. 4 is a diagram showing a format of data reproduced by the apparatus of FIG. 1;

【図５】図２の回路の動作を説明するための図である。FIG. 5 is a diagram for explaining the operation of the circuit of FIG. 2;

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 それぞれ所定量の情報データに対してシ
ンクデータ、ＩＤデータ及び前記ＩＤデータ中のエラー
を検出するためのＩＤパリティデータが付加されてなる
複数のシンクブロックから構成されるデジタルデータを
再生する再生手段と、 前記再生手段により再生されたデジタルデータを記憶す
るメモリと、 前記再生手段により再生されたデジタルデータ中連続す
るｎ（ｎ＞２）個のシンクブロックからそれぞれ前記シ
ンクデータを検出するシンク検出手段と、 前記連続するｎ個のシンクブロック中のＩＤパリティを
検査するＩＤパリティ検査手段と、 前記シンク検出手段の検出結果と、前記ＩＤパリティ検
査手段の検査結果及び、前記連続するｎ個のシンクブロ
ックのＩＤデータの連続性とに基づいて前記メモリに対
する前記デジタルデータの書き込み動作を制御するメモ
リ制御手段とを備える再生装置。1. Digital data composed of a plurality of sync blocks each having a predetermined amount of information data added with sync data, ID data, and ID parity data for detecting an error in the ID data. A reproducing unit for reproducing; a memory for storing digital data reproduced by the reproducing unit; and detecting the sync data from n (n> 2) consecutive sync blocks in the digital data reproduced by the reproducing unit. An ID parity checker for checking the ID parity in the consecutive n sync blocks; a detection result of the sync detector; a check result of the ID parity checker; The digital data to the memory based on the continuity of the ID data of the sync blocks. Reproducing apparatus and a memory control means for controlling the write operation of Rudeta. 【請求項２】 前記メモリ制御手段は前記連続するｎ個
のシンクブロック中の所定のシンクブロックのＩＤデー
タに基づいて他のシンクブロックのＩＤデータの値を予
測し、この予測値を用いて前記メモリに対する前記デジ
タルデータの書き込み動作を制御することを特徴とする
請求項１記載の再生装置。2. The memory control means predicts a value of ID data of another sync block based on ID data of a predetermined sync block in the continuous n sync blocks, and uses the predicted value to calculate the ID data of another sync block. 2. The reproducing apparatus according to claim 1, wherein a writing operation of the digital data to the memory is controlled. 【請求項３】 前記メモリ制御手段は、前記シンクブロ
ックの数をカウントするブロックカウンタを有し、前記
ブロックカウンタのカウント値に基づいて前記メモリの
書き込みアドレスを発生することを特徴とする請求項１
記載の再生装置。3. The memory control unit according to claim 1, further comprising a block counter for counting the number of the sync blocks, and generating a write address of the memory based on a count value of the block counter.
The playback device as described in the above. 【請求項４】 前記メモリ手段は更に、１つの前記シン
クブロックのシンボル数をカウントするシンボルカウン
タを有し、前記シンボルカウンタが所定値となったこと
に応じて前記ブロックカウンタをインクリメントするこ
とを特徴とする請求項３記載の再生装置。4. The memory means further comprises a symbol counter for counting the number of symbols of one of the sync blocks, and incrementing the block counter in response to the symbol counter reaching a predetermined value. The playback device according to claim 3, wherein 【請求項５】 前記シンボルカウンタのカウント値に応
じて前記再生デジタルデータをデスクランブルするため
のパターン信号を発生する手段と、前記パターン信号を
用いて前記再生デジタルデータをデスクランブルするデ
スクランブル手段とを備え、前記メモリは前記デスクラ
ンブル手段から出力されたデジタルデータを記憶するこ
とを特徴とする請求項４記載の再生装置。5. A means for generating a pattern signal for descrambling the reproduced digital data according to a count value of the symbol counter, and a descrambling means for descrambling the reproduced digital data using the pattern signal. 5. The reproducing apparatus according to claim 4, wherein the memory stores digital data output from the descrambling means. 【請求項６】 前記メモリ制御手段は、前記連続するｎ
個のシンクブロックのうち前記ＩＤパリティ検査手段に
より複数のシンクブロックについてエラー無しと検出さ
れ、当該複数のシンクブロックのＩＤデータに連続性が
確認された場合に当該ＩＤデータの値で前記ブロックカ
ウンタをプリセットすることを特徴とする請求項３記載
の再生装置。6. The memory control means according to claim 5, wherein
If no error is detected for a plurality of sync blocks by the ID parity check means among the sync blocks, and continuity is confirmed in the ID data of the plurality of sync blocks, the block counter is incremented by the value of the ID data. 4. The reproducing apparatus according to claim 3, wherein presetting is performed. 【請求項７】 前記メモリ制御手段は、所定の基準タイ
ミングを中心とした前後数クロック期間における前記シ
ンク検出手段の検出結果に基づいて前記メモリに対する
前記デジタルデータの書き込み動作を制御することを特
徴とする請求項１記載の再生装置。7. The memory control unit controls the writing operation of the digital data to the memory based on a detection result of the sync detection unit in several clock periods before and after a predetermined reference timing. The playback device according to claim 1. 【請求項８】 前記メモリに書き込まれたデジタルデー
タに対して誤り訂正処理を施す誤り訂正手段を備えたこ
とを特徴とする請求項１記載の再生装置。8. The reproducing apparatus according to claim 1, further comprising an error correction means for performing an error correction process on the digital data written in the memory. 【請求項９】 前記情報データは高能率符号化された画
像データを含み、前記メモリから読み出された画像デー
タを復号する復号手段を備えたことを特徴とする請求項
１記載の再生装置。9. The reproducing apparatus according to claim 1, wherein the information data includes highly efficient encoded image data, and further comprises decoding means for decoding the image data read from the memory. 【請求項１０】 それぞれ所定量の情報データに対して
シンクデータ、ＩＤデータ及び前記ＩＤデータ中のエラ
ーを検出するためのＩＤパリティデータが付加されてな
る複数のシンクブロックから構成されるデジタルデータ
を再生する再生手段と、 前記再生手段により再生されたデジタルデータを記憶す
るメモリと、 ぞれぞれ前記デジタルデータを１シンクブロック期間遅
延させるｎ−１（ｎ＞２）段に接続された遅延手段と、 前記遅延手段の各段の出力データ及び前記遅延手段への
入力デジタルデータからなるｎのデータ列から前記シン
クデータを検出すると共に前記ｎのデータ列中の前記Ｉ
Ｄパリティデータを検査し、前記シンクデータの検出結
果、前記ＩＤパリティ検査結果及び、前記ｎのデータ列
から検出されるＩＤデータの連続性とに基づいて前記メ
モリに対する前記デジタルデータの書き込み動作を制御
する制御手段とを備える再生装置。10. Digital data composed of a plurality of sync blocks each having a predetermined amount of information data added with sync data, ID data, and ID parity data for detecting an error in the ID data. Reproducing means for reproducing; a memory for storing digital data reproduced by the reproducing means; and delay means connected to n-1 (n> 2) stages for delaying the digital data by one sync block period, respectively. And detecting the sync data from n data strings consisting of output data of each stage of the delay means and input digital data to the delay means, and detecting the sync data in the n data strings.
D parity data is checked, and the writing operation of the digital data to the memory is controlled based on the detection result of the sync data, the ID parity check result, and the continuity of the ID data detected from the n data strings. A playback device comprising: 【請求項１１】 それぞれ所定量の情報データに対して
シンクデータ、ＩＤデータ及び前記ＩＤデータ中のエラ
ーを検出するためのＩＤパリティデータが付加されてな
る複数のシンクブロックから構成されるデジタルデータ
を再生し、当該再生デジタルデータをメモリに書き込む
方法であって、 前記再生手段により再生されたデジタルデータ中連続す
るｎ（ｎ＞２）個のシンクブロックからそれぞれ前記シ
ンクデータを検出すると共に前記連続するｎ個のシンク
ブロック中のＩＤパリティを検査し、 前記シンク検出結果と、前記ＩＤパリティ検査結果及
び、前記連続するｎ個のシンクブロックのＩＤデータの
連続性とに基づいて前記メモリに対する前記デジタルデ
ータの書き込み動作を制御することを特徴とする再生方
法。11. Digital data composed of a plurality of sync blocks each having a predetermined amount of information data added with sync data, ID data, and ID parity data for detecting an error in the ID data. A method of reproducing and writing the reproduced digital data to a memory, wherein the sync data is detected and detected from n (n> 2) consecutive sync blocks in the digital data reproduced by the reproducing means. Checking ID parity in n sync blocks, the digital data to the memory based on the sync detection result, the ID parity check result, and the continuity of ID data of the consecutive n sync blocks. A reproducing method characterized by controlling a writing operation of the data.