JP2000277017A - Inspecting method for manufacture of electron source and device therefor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To improve quality of a panel and uniformity of a matrix element in a process for preparing a display panel. SOLUTION: This inspecting method for manufacture of an electron source with a plurality of arrayed electron emitting elements includes a measuring process (S7) for measuring respective positions and shapes of a plurality of Pdo thin films provided by corresponding to the plurality of the electron emitting elements, a discriminating process (S8) for discriminating whether distribution of the positions and/or shapes of the plurality of the measured Pdo thin films is in a predetermined range, a process (S9) for determining priorities for measuring substrates having the plurality of the Pdo thin films determined to be in the predetermined range, a respective Pdo resistance measuring process (S10) for obtaining respective resistance values of the plurality of the Pdo thin films on the substrate, and a determinating process (S11) for determining whether distribution of the measured resistance values are in a predetermined range. And whether a reproduction process for the Pdo thin film of the substrates satisfying a condition is provided or not is determined (S12). When the reproduction process is not necessary, a sealing process is conducted in a sealing process (S14). When the reproduction process is provided, a re-forming process of the Pdo film is conducted in the step S13.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、複数の電子放出素
子である表面伝導型放出素子をマトリクス状に配置し、
表示パネルを作製するプロセスの製造検査方法及び装置
に関するものである。The present invention relates to a surface conduction electron-emitting device, which is a plurality of electron-emitting devices, arranged in a matrix.
The present invention relates to a method and an apparatus for manufacturing inspection of a process for manufacturing a display panel.

【０００２】[0002]

【従来の技術】従来から、電子放出素子として熱陰極素
子と冷陰極素子の２種類が知られている。このうち冷陰
極素子では、例えば電界放出型素子（以下ＦＥ型と記
す）や、金属／絶縁層／金属型放出素子（以下ＭＩＭ型
と記す）や、表面伝導型放出素子などが知られている。2. Description of the Related Art Conventionally, two types of electron emitting devices, a hot cathode device and a cold cathode device, are known. Among them, as the cold cathode device, for example, a field emission device (hereinafter referred to as FE type), a metal / insulating layer / metal type emission device (hereinafter referred to as MIM type), a surface conduction type emission device, and the like are known. .

【０００３】ＦＥ型の例としては、例えば、W. P. Dyke
& W. W. Dolan，“Field emission”, Advance in Ele
ctron Physics, 8, 89 (1956)や、或は、C. A. Spind
t，“Physical properties of thin-film field emissi
on cathodes with molybdeniumcones”, J. Appl. Phy
s., 47, 5248 (1976)などが知られている。As an example of the FE type, for example, WP Dyke
& WW Dolan, “Field emission”, Advance in Ele
ctron Physics, 8, 89 (1956) or CA Spind
t, “Physical properties of thin-film field emissi
on cathodes with molybdeniumcones ”, J. Appl. Phy
s., 47, 5248 (1976).

【０００４】また、ＭＩＭ型の例としては、例えば、C.
A. Mead，“Operation of tunnel-emission Devices,
J. Appl. Phys., 32,646 (1961)などが知られている。[0004] Examples of the MIM type include, for example, C.I.
A. Mead, “Operation of tunnel-emission Devices,
J. Appl. Phys., 32,646 (1961) and the like are known.

【０００５】表面伝導型放出素子としては、例えば、M.
I. Elinson, Radio E-ng. Electron Phys., 10, 1290,
(1965)や、後述する他の例が知られている。[0005] As the surface conduction type emission element, for example, M.
I. Elinson, Radio E-ng. Electron Phys., 10, 1290,
(1965) and other examples described later.

【０００６】表面伝導型放出素子は、基板上に形成され
た小面積の薄膜に、膜面に平行に電流を流すことにより
電子放出が生ずる現象を利用するものである。この表面
伝導型放出素子としては、前記エリンソン(Elinson)等
によるＳｎＯ2薄膜を用いたものの他に、Ａｕ薄膜によ
るもの［G. Dittmer：“Thin Solid Films”, 9,317 (1
972)］や、Ｉｎ2Ｏ3／ＳｎＯ2薄膜によるもの［M. Hart
well and C. G. Fonstad：”IEEE Trans. ED Conf.”，
519 (1975)］や、カーボン薄膜によるもの［荒木久
他：真空、第２６巻、第１号、２２（１９８３）］等が
報告されている。[0006] The surface conduction electron-emitting device utilizes a phenomenon in which an electron is emitted when a current flows in a small-area thin film formed on a substrate in parallel with the film surface. Examples of the surface conduction electron-emitting device include a device using an SnO2 thin film by Elinson et al., And a device using an Au thin film [G. Dittmer: “Thin Solid Films”, 9,317 (1)
972)] and those based on In2O3 / SnO2 thin films [M. Hart
well and CG Fonstad: "IEEE Trans. ED Conf."
519 (1975)] and those using carbon thin films [Hisashi Araki
Others: Vacuum, Vol. 26, No. 1, 22 (1983)].

【０００７】これらの表面伝導型放出素子の素子構成の
典型的な例として、図１７に前述のM. Hartwellらによ
る素子の平面図を示す。同図において、３００１は基板
で、３００４はスパッタで形成された金属酸化物よりな
る導電性薄膜である。導電性薄膜３００４は図示のよう
にＨ字形の平面形状に形成されている。この導電性薄膜
３００４に、後述の通電フォーミングと呼ばれる通電処
理を施すことにより、電子放出部３００５が形成され
る。図中の間隔Ｌは、０．５〜１［ｍｍ］，幅Ｗは、
０．１［ｍｍ］に設定されている。尚、図示の便宜か
ら、電子放出部３００５は導電性薄膜３００４の中央に
矩形の形状で示したが、これは模式的なものであり、実
際の電子放出部の位置や形状を忠実に表現しているわけ
ではない。FIG. 17 shows a plan view of the above-mentioned device by M. Hartwell et al. As a typical example of the device configuration of these surface conduction electron-emitting devices. In the figure, reference numeral 3001 denotes a substrate, and reference numeral 3004 denotes a conductive thin film made of a metal oxide formed by sputtering. The conductive thin film 3004 is formed in an H-shaped planar shape as shown. An electron emission portion 3005 is formed by applying an energization process called energization forming to be described later to the conductive thin film 3004. The interval L in the figure is 0.5 to 1 [mm], and the width W is
It is set to 0.1 [mm]. In addition, for convenience of illustration, the electron emitting portion 3005 is shown in a rectangular shape at the center of the conductive thin film 3004, but this is a schematic one, and the position and shape of the actual electron emitting portion are faithfully represented. Not necessarily.

【０００８】M. Hartwellらによる素子をはじめとして
上述の表面伝導型放出素子においては、電子放出を行う
前に導電性薄膜３００４に通電フォーミングと呼ばれる
通電処理を施すことにより電子放出部３００５を形成す
るのが一般的であった。即ち、通電フォーミングとは、
導電性薄膜３００４の両端に一定の直流電圧、もしく
は、例えば１Ｖ／分程度の非常にゆっくりとしたレート
で昇圧する直流電圧を印加して通電し、導電性薄膜３０
０４を局所的に破壊もしくは変形もしくは変質せしめ、
電気的に高抵抗な状態の電子放出部３００５を形成する
ことである。尚、局所的に破壊もしくは変形もしくは変
質した導電性薄膜３００４の一部には亀裂が発生する。
この通電フォーミング後に導電性薄膜３００４に適宜の
電圧を印加した場合には、亀裂付近において電子放出が
行われる。In the above-described surface conduction electron-emitting device including the device by M. Hartwell et al., An electron emission portion 3005 is formed by performing an energization process called energization forming on the conductive thin film 3004 before electron emission. Was common. That is, energization forming is
A constant DC voltage or a DC voltage which is boosted at a very slow rate of, for example, about 1 V / min is applied to both ends of the conductive thin film 3004 to energize the conductive thin film 304.
04 is locally destroyed or deformed or altered,
This is to form the electron-emitting portion 3005 in a state of being electrically high in resistance. Note that a crack is generated in a part of the conductive thin film 3004 that is locally broken, deformed, or altered.
When an appropriate voltage is applied to the conductive thin film 3004 after the energization forming, electrons are emitted in the vicinity of the crack.

【０００９】上述の表面伝導型放出素子は、構造が単純
で製造も容易であることから、大面積にわたり多数の素
子を形成できる利点がある。そこで、例えば本願出願人
による特開昭６４−３１３３２号公報において開示され
るように、多数の素子を配列して駆動するための方法が
研究されている。The above surface conduction electron-emitting device has an advantage that a large number of devices can be formed over a large area because the structure is simple and the production is easy. Therefore, as disclosed in, for example, Japanese Patent Application Laid-Open No. 64-31332 by the present applicant, a method for arranging and driving a large number of elements has been studied.

【００１０】また、表面伝導型放出素子の応用について
は、例えば、画像表示装置、画像記録装置などの画像形
成装置や、荷電ビーム源、等が研究されている。As for applications of the surface conduction electron-emitting device, for example, image forming apparatuses such as image display apparatuses and image recording apparatuses, charged beam sources, and the like have been studied.

【００１１】特に画像表示装置への応用としては、例え
ば本願出願人による米国特許第５，０６６，８８３号や
特開平２−２５７５５１号公報において開示されている
ように、表面伝導型放出素子と電子ビームの照射により
発光する蛍光体とを組み合わせて用いた画像表示装置が
研究されている。表面伝導型放出素子と蛍光体とを組み
合わせて用いた画像表示装置は、従来の他の方式の画像
表示装置よりも優れた特性が期待されている。例えば、
近年普及してきた液晶表示装置と比較しても、自発光型
であるためバックライトを必要としない点や、視野角が
広い点が優れているといえる。Particularly, as an application to an image display device, as disclosed in, for example, US Pat. No. 5,066,883 and Japanese Patent Application Laid-Open No. 2-257551 by the present applicant, a surface conduction electron-emitting device and an electron-emitting device are disclosed. An image display device using a phosphor that emits light upon irradiation with a beam has been studied. An image display device using a combination of a surface conduction electron-emitting device and a phosphor is expected to have better characteristics than other conventional image display devices. For example,
Compared to a liquid crystal display device that has become widespread in recent years, it can be said that it is superior in that it is a self-luminous type and does not require a backlight and has a wide viewing angle.

【００１２】本願発明者らは上記従来技術に記載したも
のを初めとして、種々の材料、製法、構造の表面伝導型
放出素子を試みてきた。更に、多数の表面伝導型放出素
子を配列したマルチ電子源、並びにこのマルチ電子源を
応用した画像表示装置について研究を行ってきた。The inventors of the present application have tried surface conduction type emission devices having various materials, manufacturing methods and structures, including those described in the above-mentioned prior art. Furthermore, research has been conducted on a multi-electron source in which a large number of surface conduction electron-emitting devices are arranged, and on an image display device using the multi-electron source.

【００１３】本願発明者らは、例えば図１８に示す電気
的な配線方法によるマルチ電子源を試みてきた。即ち、
表面伝導型放出素子を２次元的に多数個配列し、これら
の素子を図示のようにマトリクス状に配線したマルチ電
子源である。The present inventors have tried a multi-electron source by an electrical wiring method shown in FIG. 18, for example. That is,
This is a multi-electron source in which a large number of surface conduction emission devices are two-dimensionally arranged and these devices are wired in a matrix as shown in the figure.

【００１４】図中、４００１は表面伝導型放出素子を模
式的に示したもの、４００２は行方向配線、４００３は
列方向配線である。行方向配線４００２及び列方向配線
４００３は、実際には有限の電気抵抗を有するものであ
るが、図においては配線抵抗４００４及び４００５とし
て示されている。上述のような配線方法を、単純マトリ
クス配線と呼ぶ。尚、図示の便宜上、６×６のマトリク
スで示しているが、マトリクスの規模はむろんこれに限
ったわけではなく、例えば画像表示装置用のマルチ電子
源の場合には、所望の画像表示を行うのに足りるだけの
素子を配列し配線するものである。In the figure, 4001 schematically shows a surface conduction electron-emitting device, 4002 shows a wiring in a row direction, and 4003 shows a wiring in a column direction. Although the row direction wiring 4002 and the column direction wiring 4003 actually have a finite electric resistance, they are shown as wiring resistances 4004 and 4005 in the figure. The above-described wiring method is called simple matrix wiring. Note that, for convenience of illustration, the matrix is shown as a 6 × 6 matrix, but the size of the matrix is not limited to this. For example, in the case of a multi-electron source for an image display device, a desired image is displayed. In this case, only enough elements are arranged and wired.

【００１５】表面伝導型放出素子を単純マトリクス配線
したマルチ電子源においては、所望の電子ビームを出力
させるため、行方向配線４００２及び列方向配線４００
３に適宜の電気信号を印加する。例えば、マトリクスの
中の任意の１行の表面伝導型放出素子を駆動するには、
選択する行の行方向配線４００２には選択電圧Ｖsを印
加し、同時に非選択の行の行方向配線４００２には非選
択電圧Ｖnsを印加する。これと同期して列方向配線４０
０３に電子を出力するための駆動電圧Ｖeを印加する。
この方法によれば、配線抵抗４００４及び４００５によ
る電圧降下を無視すれば、選択する行の表面伝導型放出
素子には、（Ｖe−Ｖs）の電圧が印加され、また非選択
行の表面伝導型放出素子には（Ｖe−Ｖns）の電圧が印
加される。Ｖe，Ｖs，Ｖnsを適宜の大きさの電圧にすれ
ば選択する行の表面伝導型放出素子だけから所望の強度
の電子が出力されるはずであり、また列方向配線の各々
に異なる駆動電圧Ｖeを印加すれば、選択する行の素子
の各々から異なる強度の電子ビームが出力されるはずで
ある。また、表面伝導型放出素子の応答速度は高速であ
るため、駆動電圧Ｖeを印加する時間の長さを変えれ
ば、電子ビームが出力される時間の長さも変えることが
できるはずである。In a multi-electron source in which surface conduction electron-emitting devices are wired in a simple matrix, a row-directional wiring 4002 and a column-directional wiring 400 are required to output a desired electron beam.
3 is applied with an appropriate electric signal. For example, to drive any one row of surface conduction electron-emitting devices in a matrix,
The selection voltage Vs is applied to the row wiring 4002 of the selected row, and the non-selection voltage Vns is applied to the row wiring 4002 of the unselected row at the same time. In synchronization with this, the column direction wiring 40
03, a driving voltage Ve for outputting electrons is applied.
According to this method, if the voltage drop due to the wiring resistances 4004 and 4005 is ignored, a voltage of (Ve−Vs) is applied to the surface conduction type emission element of the selected row, and the surface conduction type emission element of the non-selected row is also selected. A voltage of (Ve-Vns) is applied to the emission element. If Ve, Vs, and Vns are set to appropriate voltages, electrons of a desired intensity should be output only from the surface conduction electron-emitting devices in the selected row, and different driving voltages Ve are applied to the respective column-directional wirings. Is applied, each of the elements in the selected row should output an electron beam having a different intensity. Further, since the response speed of the surface conduction electron-emitting device is high, if the length of time for applying the drive voltage Ve is changed, the length of time for outputting the electron beam should be changed.

【００１６】従って、表面伝導型放出素子を単純マトリ
クス配線したマルチ電子源はいろいろな応用可能性があ
り、例えば画像情報に応じた電気信号を適宜印加すれ
ば、画像表示装置用の電子源として好適に用いることが
できる。Accordingly, a multi-electron source having a surface conduction type emission device arranged in a simple matrix has various applications. For example, if an electric signal corresponding to image information is appropriately applied, it is suitable as an electron source for an image display device. Can be used.

【００１７】[0017]

【発明が解決しようとする課題】しかしながら、表面伝
導型放出素子を単純マトリクス配線したマルチ電子源に
は、実際には以下に述べるような問題が発生していた。However, the following problems have actually occurred in the multi-electron source in which the surface conduction electron-emitting devices are arranged in a simple matrix wiring.

【００１８】まず、図１８に示したマトリクス素子を最
適に駆動するにあたっては、マトリクス部に作製された
表面伝導型放出素子の電子放出部の一部が、前述したよ
うに通電フォーミングによって所望の亀裂が生じている
ことが必要となる。この亀裂は、電子放出部に形成され
た導電性薄膜上に発生しているが、この亀裂を形成する
にあたっては、導電性薄膜の形状（膜厚）と、導電性薄
膜の抵抗値が重要となってくる。First, when the matrix element shown in FIG. 18 is optimally driven, a part of the electron emission portion of the surface conduction electron-emitting device formed in the matrix portion has a desired crack by the energization forming as described above. Must occur. These cracks are formed on the conductive thin film formed in the electron-emitting portion. In forming the cracks, the shape (film thickness) of the conductive thin film and the resistance value of the conductive thin film are important. It is becoming.

【００１９】例えば、導電性薄膜の膜厚が薄く形成さ
れ、膜の抵抗値が所望の値より高くなってしまった場合
には、通電フォーミングを行うための印加電圧値だけで
は充分な亀裂が形成されない可能性が出てくる（導電性
薄膜素子を形成する位置が所定の位置に対して大きくず
れて形成されるような場合においても同様である）。こ
のような素子の状態でマトリクス素子として駆動を行う
と、亀裂が充分でないところの素子ではフォーミング後
の抵抗値が低抵抗となり、導電性薄膜の一部が切れ残っ
てしまうこととなる。そのため、その切れ残りの部分に
リーク電流としてのパスができてしまう。こうしてリー
ク電流が必要以上に流れてしまうと、その素子から電子
放出量が充分引き出せず、結果的に、このような素子を
用いた表示装置では輝度の低下が免れなくなる。更に、
このような素子を駆動する回路への負荷及び規模の増大
も懸念され、リーク電流を予め補正する回路構成や、電
流容量を増やしたドライバ回路が必要となってくる。For example, when the thickness of the conductive thin film is reduced and the resistance value of the film becomes higher than a desired value, a sufficient crack is formed only by the applied voltage value for conducting forming. There is a possibility that the conductive thin film element will not be formed (the same applies to a case where the position where the conductive thin film element is formed is largely shifted from a predetermined position). If the element is driven as a matrix element in such a state, the element where cracks are not sufficient has a low resistance value after forming, and a part of the conductive thin film is left uncut. Therefore, a path as a leak current is formed in the remaining portion. If the leak current flows more than necessary, the electron emission amount cannot be sufficiently extracted from the element, and as a result, a display device using such an element cannot avoid a decrease in luminance. Furthermore,
There is also a concern about an increase in the load and scale on a circuit for driving such an element, and a circuit configuration for correcting leakage current in advance and a driver circuit with an increased current capacity are required.

【００２０】[0020]

【課題を解決するための手段】前述した課題を解決する
ために本発明では、表面伝導型放出素子を用いた表示パ
ネルを作製するプロセスにおいて、各々のプロセスにお
けるパネル内の表面伝導型素子の特性を検査する工程
で、ａ）表示パネル内で、検査を行う素子を選択する選
択工程と、その選択された素子に対して所定の検査を行
う検査工程と、その検査結果からパネルの良否を判定す
る判定工程を備えた第１ステップと、ｂ）第１ステップ
のパネル判定工程での判定結果を基に、複数のパネルの
中から次の検査工程で計測するパネルの優先順位を決定
するための決定工程と、表示パネル内の計測する素子を
選択する選択工程と、選択された素子に対して所定の検
査を行う検査工程と、その計測結果を基に、それ以降の
パネル作製プロセスにパネルを投入するか否かを判別す
る判別工程を備えた第２のステップと、ｃ）第１及び第
２ステップの判別結果を基に、作製プロセスに投入され
ない表示パネルに対して、再度表示パネルとしての再生
が可能であるかどうかを判定する再生判別工程とを設
け、可能である場合にはパネルを再生する再生プロセス
に投入する第３のステップと、を有することを特徴とし
た表示パネルの製造検査装置及び方法を提供する。According to the present invention, there is provided a process for manufacturing a display panel using a surface conduction electron-emitting device. A) a selecting step of selecting an element to be inspected in the display panel, an inspecting step of performing a predetermined inspection on the selected element, and judging the quality of the panel from the inspection result And b) determining a priority of a panel to be measured in a next inspection process from a plurality of panels based on a determination result in the panel determination process of the first step. A determining step, a selecting step of selecting an element to be measured in the display panel, an inspection step of performing a predetermined inspection on the selected element, and a subsequent panel manufacturing process based on the measurement result. A second step including a discriminating step of discriminating whether or not a panel is to be inserted; and c) a display panel that is not to be input to the manufacturing process is displayed again based on the discrimination results of the first and second steps. A reproduction determining step of determining whether or not reproduction is possible, and, if possible, a third step of inputting to a reproduction process of reproducing the panel, and A manufacturing inspection apparatus and method are provided.

【００２１】[0021]

【発明の実施の形態】次に、本発明の目的を達成するた
めに用いられた本実施の形態に係るパネル検査システム
について、その作用を図１乃至図５を参照して、より具
体的に説明する。Next, the operation of the panel inspection system according to the present embodiment used to achieve the object of the present invention will be described in more detail with reference to FIGS. explain.

【００２２】本実施の形態に係る表示パネルの検査シス
テムは、マルチ電子源の製造プロセスに適用される。こ
のマルチ電子源は、表面伝導型放出素子を単純マトリク
ス配線した電子源で構成されており、電子放出部もしく
は、その周辺部を微粒子膜から形成したものが電子放出
特性の点で優れており、しかもその製造が容易である。
従って、高輝度で大画面の画像表示には最も好適である
といえる。そこで、本実施の形態で用いた表面伝導型放
出素子による表示パネルの基本的な構成と製造方法を順
を追って説明する。The display panel inspection system according to the present embodiment is applied to a manufacturing process of a multi-electron source. This multi-electron source is composed of an electron source in which surface conduction electron-emitting devices are arranged in a simple matrix wiring, and an electron-emitting portion or its peripheral portion formed from a fine particle film is excellent in terms of electron-emitting characteristics. Moreover, its manufacture is easy.
Therefore, it can be said that it is most suitable for displaying a large screen image with high luminance. Therefore, a basic configuration and a manufacturing method of a display panel using the surface conduction electron-emitting device used in the present embodiment will be described step by step.

【００２３】図１及び図２は、平面型の表面伝導型放出
素子を示す図であり、両方の図とも通電フォーミング処
理を行った後の模式図である。ここで６は基板、１は行
方向配線、２は列方向配線、３，４は素子電極、５は導
電性薄膜、７は通電フォーミング処理により形成した電
子放出部（図２）、８は通電活性化処理により形成した
薄膜部分（図２）である。FIGS. 1 and 2 are views showing a planar type surface conduction electron-emitting device, and both figures are schematic views after the energization forming process. Here, reference numeral 6 denotes a substrate, 1 denotes a row direction wiring, 2 denotes a column direction wiring, 3 and 4 denote device electrodes, 5 denotes a conductive thin film, 7 denotes an electron-emitting portion formed by a current forming process (FIG. 2), and 8 denotes a current. It is a thin film portion (FIG. 2) formed by the activation process.

【００２４】基板６としては、例えば石英ガラスや青板
ガラスをはじめとする各種ガラス基板や、アルミナをは
じめとする各種セラミクス基板、或は上述の各種基板上
に、例えばＳｉＯ2を材料とする絶緑層を積層した基板
等を用いることができる。As the substrate 6, for example, various glass substrates such as quartz glass or blue plate glass, various ceramics substrates such as alumina, or the above-mentioned various substrates, an absolutely green layer made of, for example, SiO2. Can be used.

【００２５】行方向及び列方向の配線１，２には、それ
ぞれ印刷技術によって電極が形成される。ここで、印刷
材料としてはＡｇペースト状のものが使用される。また
配線電極の形成方法は、フォトリソエッチングによる工
程で形成してもよいが、大面積のガラス基板上を考慮す
ると印刷による方法が一般的である。本実施の形態では
スクリーン印刷方法による配線で形成した。Electrodes are formed on the wirings 1 and 2 in the row and column directions, respectively, by a printing technique. Here, an Ag paste is used as the printing material. The wiring electrode may be formed by a photolithographic etching process, but a printing method is generally used when a large-area glass substrate is considered. In the present embodiment, the wiring is formed by a screen printing method.

【００２６】次に、基板６上に、平行に対向して設けら
れた素子電極３，４は、導電性を有する材料によって形
成されている。例えば、Ｎｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，
Ｐｔ，Ｔｉ，Ｃｕ，Ｐｄ，Ａｇ等をはじめとする金属、
或はこれらの金属の合金、或はＩｎ2Ｏ3−ＳｎＯ2をは
じめとする金属酸化物、ポリシリコン等の半導体等の中
から適宜材料を選択して用いればよい。電極を形成する
には、例えば真空蒸着などの製膜技術とフォトリソグラ
フィー、エッチング等のパターニング技術を組み合わせ
て用いれば容易に形成できるが、それ以外の方法（例え
ば印刷技術）を用いて形成しても差し支えない。Next, the device electrodes 3 and 4 provided on the substrate 6 so as to face each other in parallel are formed of a conductive material. For example, Ni, Cr, Au, Mo, W,
Metals including Pt, Ti, Cu, Pd, Ag, etc.,
Alternatively, materials may be appropriately selected from alloys of these metals, metal oxides such as In2O3-SnO2, semiconductors such as polysilicon, and the like. An electrode can be easily formed by using a combination of a film forming technique such as vacuum deposition and a patterning technique such as photolithography and etching. However, the electrode can be formed using other methods (for example, printing technique). No problem.

【００２７】これら素子電極３，４の形状は、当該電子
放出素子の応用目的に合わせて適宜設計される。The shapes of the device electrodes 3 and 4 are appropriately designed according to the application purpose of the electron-emitting device.

【００２８】一般的には、素子電極３，４の間隔は、通
常、数百オングストローム（Å）から数百マイクロメー
タ（μｍ）の範囲から適当な数値を選んで設計される
が、中でも表示装置に応用するために好ましいのは数マ
イクロメータより数十マイクロメータの範囲である。
又、素子電極の厚さについては数百オングストロームか
ら数マイクロメータの範囲から適当な値が選ばれる。Generally, the interval between the device electrodes 3 and 4 is usually designed by selecting an appropriate value from the range of several hundred angstroms (Å) to several hundred micrometers (μm). Is preferably in the range of a few tens of micrometers to a few micrometers.
As for the thickness of the device electrode, an appropriate value is selected from the range of several hundred angstroms to several micrometers.

【００２９】次に、導電性薄膜５の部分には微粒子膜を
用いる。ここで述べた微粒子膜とは構成要素として多数
の微粒子を含んだ膜（島状の集合体も含む）のことを指
す。微粒子膜を微視的に調べれば、通常は個々の微粒子
が離間して配置された構造か、或は微粒子が互いに隣接
した構造か、或は微粒子が互いに重なりあった構造が観
測される。Next, a fine particle film is used for the portion of the conductive thin film 5. The fine particle film described here refers to a film containing a large number of fine particles as constituent elements (including an island-shaped aggregate). When the fine particle film is examined microscopically, a structure in which the individual fine particles are spaced apart from each other, a structure in which the fine particles are adjacent to each other, or a structure in which the fine particles overlap each other is usually observed.

【００３０】微粒子膜に用いた微粒子の粒径は、数オン
グストロームから数千オングストロームの範囲に含まれ
るものであるが、中でも好ましいのは１０オングストロ
ームから２００オングストロームの範囲である。又、微
粒子の膜厚は以下に述べる様な諸条件を考慮して適宜設
定される。即ち、素子電極３，４と電気的に良好に接続
するのに必要な条件、後述する通電フォーミングを良好
に行うのに必要な条件、微粒子膜自身の電気抵抗を後述
する適宜の値にするための必要な条件などである。具体
的には、数オングストロームから数千オングストローム
の範囲の中で設定するが、中でも好ましいのは１０オン
グストロームから５００オングストロームの間である。The particle size of the fine particles used in the fine particle film is in the range of several Angstroms to several thousand Angstroms, and preferably in the range of 10 Angstroms to 200 Angstroms. The thickness of the fine particles is appropriately set in consideration of the following conditions. That is, the conditions necessary for good electrical connection with the device electrodes 3 and 4, the conditions necessary for good energization forming described below, and the electric resistance of the fine particle film itself set to an appropriate value described later. Necessary conditions. Specifically, it is set within a range of several Angstroms to several thousand Angstroms, and particularly, it is preferably between 10 Angstroms and 500 Angstroms.

【００３１】又、微粒子膜を形成するのに用いられる材
料としては、例えば、Ｐｄ，Ｐｔ，Ｒｕ，Ａｇ等が挙げ
られ、Ｐｄｏ，ＳｎＯ2，Ｉｎ2Ｏ3等の酸化物等のなか
から適宜選択される。The material used to form the fine particle film includes, for example, Pd, Pt, Ru, Ag and the like, and is appropriately selected from oxides such as Pdo, SnO2 and In2O3.

【００３２】この薄膜を形成するにあたっては、まず、
基板６に有機金属溶液を塗布して乾燥させ、加熱焼成処
理して微粒子膜を製膜した後、フォトリソエッチング工
程により所定の形状にパターニングするフォトリソエッ
チング方法が用いられる。又、薄膜素子で形成された発
熱体素子にノズルが形成され、ノズル内に注入された溶
液を発熱体の発熱部によって生じる気泡によって溶液を
吐出させる方法を用いたり、ピエゾ等の圧電素子を用い
てＰｄｏを吐出させる方法を用いても良い。以上の方法
をインクジェット法と呼ぶ。In forming this thin film, first,
A photolithographic etching method is used in which an organic metal solution is applied to the substrate 6, dried, heated and baked to form a fine particle film, and then patterned into a predetermined shape by a photolithographic etching process. In addition, a nozzle is formed on a heating element formed of a thin film element, and a method is used in which a solution injected into the nozzle is discharged by bubbles generated by a heating portion of the heating element, or a piezoelectric element such as piezo is used. Alternatively, a method of ejecting Pdo may be used. The above method is called an inkjet method.

【００３３】本実施の形態ではインクジェット法を用
い、微粒子膜をＩＰＡ（イソプロピルアルコール）と、
Ｈ2Ｏを溶液に溶解した後、ノズル内に注入し素子電極
３，４の間に微粒子膜を着弾させている。In the present embodiment, an ink jet method is used, and the fine particle film is made of IPA (isopropyl alcohol).
After dissolving H2O in a solution, the solution is injected into a nozzle to land a fine particle film between the device electrodes 3 and 4.

【００３４】このように本実施の形態において、インク
ジェット法によって微粒子膜を形成する方法を採用した
理由として、前述で述べているフォトリソ工程によって
形成される方法よりも、工程数を大幅に簡略化できるこ
とが可能であること、又、コスト的にもかなりの削減が
期待できるためであり、工程の効率化を考慮しインクジ
ェット法による形成方法を行うこととした。尚、インク
ジェット法の具体的な装置等の説明は省略する。As described above, in this embodiment, the reason why the method of forming the fine particle film by the ink-jet method is adopted is that the number of steps can be greatly simplified as compared with the method formed by the photolithography step described above. This is because the method can be performed, and a considerable reduction in cost can be expected. Therefore, the formation method by the ink jet method is performed in consideration of the efficiency of the process. The description of the specific apparatus and the like of the ink jet method is omitted.

【００３５】本実施の形態に係るインクジェット法を用
いてガラス基板状のマトリクス素子に微粒子膜を形成す
る場合には、ガラス基板上に設定されたインクジェット
の吐出ヘッドが左右往復運動を繰り返し行いながら所定
の位置に微粒子膜であるＰｄｏを着弾させていく。現状
では、一つの素子に対して４回の吐出を行うことで、数
百オングストロームの膜厚のＰｄｏ膜が形成される。そ
の後、数百度の熱焼成を経て、約１５０オングストロー
ムの膜厚となる。When a fine particle film is formed on a glass substrate-like matrix element by using the ink jet method according to the present embodiment, the ink jet discharge head set on the glass substrate performs predetermined left and right reciprocating motions. , Pdo which is a fine particle film is landed. At present, a Pdo film having a thickness of several hundred angstroms is formed by performing ejection four times for one element. After that, the film is fired at a temperature of several hundred degrees to have a film thickness of about 150 Å.

【００３６】以上のように形成された表面伝導型放出素
子の断面図を図３に示す。この状態では、まだ電子放出
部となる亀裂は形成されていない。ここで、問題となる
のが素子電極３，４に形成されたＰｄｏの膜厚と位置で
ある。本実施の形態に係るＰｄｏの膜厚は、ｔ１で示さ
れているように約１５０オングストローム。又、幅Ｄ
は、約８５μ〜９０μで形成されている。FIG. 3 is a sectional view of the surface conduction electron-emitting device formed as described above. In this state, a crack serving as an electron emitting portion has not yet been formed. Here, what matters is the thickness and position of Pdo formed on the device electrodes 3 and 4. The film thickness of Pdo according to the present embodiment is about 150 angstroms as indicated by t1. Also, width D
Are formed in a size of about 85 μm to 90 μm.

【００３７】この時のＰｄｏの抵抗値としては、約３ｋ
Ω〜４ｋΩとなることが実験的に確かめられている。こ
こで採用されている表示パネルの表面伝導型放出素子部
のＰｄｏの抵抗値は、以上のような条件によって決定さ
れており、Ｐｄｏの抵抗値をいかに安定して形成してい
くかが、以後の電子放出部を形成するプロセスに対して
重要な項目となってくる。At this time, the resistance value of Pdo is about 3 k
It has been experimentally confirmed that the resistance becomes Ω to 4 kΩ. The resistance value of Pdo of the surface conduction electron-emitting device portion of the display panel employed here is determined by the above conditions, and how to stably form the resistance value of Pdo will be described hereinafter. This is an important item for the process of forming the electron emission portion.

【００３８】Ｐｄｏの抵抗値は、前述したようにその膜
厚と、位置によって大きく左右されてくる。膜厚の制御
は、インクジェット法による吐出回数によってほぼ決定
されてくる。例えば、図３に示した設定値ｔ１の約１／
２に相当するｔ２なる膜厚が、インクジェットの吐出不
良によって形成されてしまった場合には、Ｐｄｏの抵抗
値としては、膜厚の逆数にほぼ比例した約６Ω〜８ｋΩ
の抵抗値となってしまう。更に、インクジェット法の吐
出位置精度にもＰｄｏの抵抗値を不安定にさせる要因が
確認されている。As described above, the resistance value of Pdo largely depends on its film thickness and position. The control of the film thickness is almost determined by the number of ejections by the inkjet method. For example, about 1/1 of the set value t1 shown in FIG.
In the case where a film thickness of t2 corresponding to 2 has been formed due to an ejection failure of the ink jet, the resistance value of Pdo is about 6 Ω to 8 kΩ which is almost proportional to the reciprocal of the film thickness.
Resistance value. Further, it has been confirmed that the ejection position accuracy of the ink jet method causes the resistance value of Pdo to be unstable.

【００３９】図４に示したグラフでは、実験的に求めら
れたインクジェットで吐出したＰｄｏのドットと素子電
極３，４とのギャップ中心からのずれ量と抵抗値との関
係が示されている。ここで吐出位置が±２０μｍの範囲
でずれることによって、Ｐｄｏの抵抗値は約２０％程度
高抵抗化になることが分かる。The graph shown in FIG. 4 shows the relationship between the amount of deviation from the center of the gap between the Pdo dots ejected by the ink jet and the element electrodes 3 and 4 and the resistance value, which were experimentally obtained. Here, it can be seen that when the ejection position is shifted within a range of ± 20 μm, the resistance value of Pdo is increased by about 20%.

【００４０】以上のように、素子電極３，４間に形成さ
れるＰｄｏの微粒子膜は、膜厚、吐出後のドット位置に
よってその抵抗値が変化してしまい、次に説明する通電
フォーミングにも影響する。As described above, the Pdo fine particle film formed between the device electrodes 3 and 4 changes its resistance value depending on the film thickness and the dot position after ejection. Affect.

【００４１】この通電フォーミングとは、図３で形成さ
れた導電性薄膜５に電圧印加することによって、その一
部を破壊、変形、もしくは変質させ、電子放出を行うの
に好適な構造に変化させる処理のことをいう。微粒子膜
で作られた導電性薄膜５のうち電子放出を行うのに最適
な構造に変化した部分（図２で示す電子放出部７）に
は、適当な亀裂が形成されている。この亀裂が形成され
ることによって微粒子膜Ｐｄｏの抵抗はかなりの高抵抗
値となる。この通電フォーミングにおいて印加される電
圧は、マトリクス配線された行方向配線１と列方向配線
２の間に印加され、実際には、１本の行方向配線１に接
続された素子ごとに通電フォーミングが行われることと
なる。本実施の形態で行った通電フォーミングの条件
は、表示パネルを１０のマイナス５乗程度の真空度に維
持した後、パルス幅１ｍ秒のパルスを１０ｍ秒間隔で、
約１０Ｖの三角波パルスを印加する。通電処理の見極め
は、印加している通電用ドライバに設けた電流モニタ
（不図示）によって、Ｐｄｏの抵抗値が高抵抗（およそ
数百ｋΩ）になったことで通電フォーミングが完了した
こととしている。In the energization forming, by applying a voltage to the conductive thin film 5 formed in FIG. 3, a part of the conductive thin film 5 is broken, deformed, or deteriorated to change into a structure suitable for electron emission. Refers to processing. Appropriate cracks are formed in the portion of the conductive thin film 5 made of the fine particle film that has been changed to a structure optimal for emitting electrons (the electron emitting portion 7 shown in FIG. 2). Due to the formation of the cracks, the resistance of the fine particle film Pdo has a considerably high resistance value. The voltage applied in the energization forming is applied between the row wiring 1 and the column wiring 2 arranged in a matrix, and in actuality, the energization forming is performed for each element connected to one row wiring 1. Will be performed. The conditions of the energization forming performed in the present embodiment are as follows. After maintaining the display panel at a degree of vacuum of about 10 −5, a pulse having a pulse width of 1 ms is applied at intervals of 10 ms.
A triangular wave pulse of about 10 V is applied. To determine the energization process, the current monitor (not shown) provided in the energization driver that has applied the Pdo resistance value of Pdo becomes high resistance (about several hundred kΩ), indicating that energization forming is completed. .

【００４２】次に、通電活性化処理を行い、電子放出部
７の近傍に炭素もしくは炭素化合物を堆積させる処理を
行う。この活性化処理により、この処理を行う前と比較
して同じ印加電圧における放出電流を１００倍以上に増
加させることができる。この通電活性化処理は、表示パ
ネルをある程度の真空雰囲気中の環境の下で、真空中に
存在する有機化合物を源とする炭素もしくは炭素化合物
を堆積させる。これら炭素もしくは炭素化合物を堆積さ
せる方法としては、一定の矩形波パルスを各行方向配線
１ごとに順次印加していく方法をとる。Next, an activation process is performed to deposit carbon or a carbon compound in the vicinity of the electron emission portion 7. By this activation processing, the emission current at the same applied voltage can be increased by 100 times or more as compared with before this processing. In this energization activation process, carbon or a carbon compound derived from an organic compound existing in a vacuum is deposited on the display panel under an environment in a certain vacuum atmosphere. As a method of depositing these carbons or carbon compounds, a method of sequentially applying a fixed rectangular wave pulse to each row direction wiring 1 is adopted.

【００４３】ところで、通電フォーミングによって、導
電性薄膜５に電子放出部７の亀裂が形成された素子の電
子放出特性は、図５のＡで示す様な特性を示すことが確
認されているが、前述したように、インクジェット法に
よって形成されたＰｄｏの膜厚が所望の値に得られず、
例えば図３のｔ２で示した様に薄くなった場合や、吐出
されたＰｄｏの着弾位置が、例えば数十μｍ左右にずれ
た場合などには、Ｐｄｏの抵抗値が高抵抗にシフトして
しまう。その様な素子の状態で、通電フォーミングを行
った場合には、導電性薄膜５上に最適な亀裂を形成する
ことが困難となる。つまり導電性薄膜５の高抵抗化によ
って、通常のフォーミング電圧では、亀裂が充分形成で
きず、Ｐｄｏ膜の端部の一部が切れ残ってしまう状態と
考えられる。By the way, it has been confirmed that the electron emission characteristic of the element in which the electron emitting portion 7 is cracked in the conductive thin film 5 by the energization forming shows the characteristic as shown by A in FIG. As described above, the film thickness of Pdo formed by the inkjet method cannot be obtained to a desired value,
For example, when the thickness becomes thin as shown by t2 in FIG. 3 or when the landing position of the ejected Pdo is shifted to the left and right, for example, by several tens of μm, the resistance value of Pdo shifts to high resistance. . When energization forming is performed in such an element state, it is difficult to form an optimal crack on the conductive thin film 5. That is, it is considered that a crack cannot be sufficiently formed at a normal forming voltage due to the increase in the resistance of the conductive thin film 5, and a part of the edge of the Pdo film remains uncut.

【００４４】実際に亀裂が不十分である素子の電流特性
を測定してみると、図５のＢで示す様に、印加電圧の１
／２の電圧値（以後、半選択電圧と呼ぶ）Ｖｆ／２で、
既に素子電流が流れていることが判る。When actually measuring the current characteristics of the device in which the crack is insufficient, as shown in FIG.
/ 2 (hereinafter, referred to as a half-selection voltage) Vf / 2,
It can be seen that the element current has already flowed.

【００４５】この半選択電圧の印加により流れる電流
（半選択電流）値は、亀裂以外の切れ残っている部分に
流れ込むリーク電流であり、本来の電子放出特性である
図５のＡに対して、Ｖｆの印加電圧時でも電子放出特性
が減少しており、図５のＡで示すような２次元的な特性
を示すまでには至っていない。The value of the current (half-selection current) flowing by the application of the half-selection voltage is a leak current flowing into the remaining portion other than the crack, and is different from the original electron emission characteristic of FIG. Even when the voltage Vf is applied, the electron emission characteristics are reduced, and the electron emission characteristics have not yet reached the two-dimensional characteristics shown in FIG.

【００４６】以上の結果より、Ｐｄｏ膜の抵抗値が高抵
抗化してしまうことで通電フォーミングによる亀裂の形
成に不十分な部分が発生してしまうことが判明し、表面
伝導型放出素子の電子放出特性の均一化がはかれなくな
ってしまう。From the above results, it was found that an increase in the resistance value of the Pdo film caused an insufficient portion for the formation of a crack due to the energization forming. The characteristics cannot be made uniform.

【００４７】上記の様な特性の表示パネルを実際に駆動
して、その輝度を観察すると、半選択電流が多く流れ込
んでしまう素子に対しては、そのライン（行方向もしく
は列方向配線）の沿って輝度が著しく低下することが判
る。When a display panel having the above-described characteristics is actually driven and its luminance is observed, an element into which a large amount of half-select current flows flows along the line (row direction or column direction wiring). It can be seen that the luminance is significantly reduced.

【００４８】従って、実際の画像の表示を行った場合に
は、ラインに沿って輝度ムラが発生してしまい、良好な
表示を実現することが難しくなる。Therefore, when an actual image is displayed, luminance unevenness occurs along the line, and it is difficult to realize good display.

【００４９】本実施の形態では、上記の不具合を各プロ
セスごとに検査を行うことにより、上記のような特性に
不具合がある素子を極力減少させて、表示パネルの品質
と歩留まりの向上とコストの低減を図ることを目的とす
る。In the present embodiment, by inspecting the above defects for each process, elements having the above characteristics are reduced as much as possible, thereby improving the quality and yield of the display panel and reducing the cost. The purpose is to achieve reduction.

【００５０】それには、各プロセスごとに行う検査項目
として、インクジェット法によって形成されたＰｄｏの
着弾位置情報を光学的に検出する手段（工程）と、マト
リクス素子の各Ｐｄｏの個別の抵抗値を計測する手段
（工程）と、更に、通電フォーミングされた後の個別の
素子の電子放出特性を計測する手段（工程）とを設け
る。以上の検査手段（工程）を備えることにより、表示
パネルの検査システム（方法）を構成することができ
る。As the inspection items to be performed for each process, means (step) for optically detecting the landing position information of Pdo formed by the ink-jet method, and measuring the individual resistance value of each Pdo of the matrix element And a means (step) for measuring the electron emission characteristics of the individual devices after the energization forming. By providing the above inspection means (step), a display panel inspection system (method) can be configured.

【００５１】それにはまず、Ｐｄｏ薄膜をインクジェッ
ト法によって形成するプロセスから通電フォーミングプ
ロセスのいずれかのプロセスが終了した後、第１のステ
ップとして検査を行う素子もしくはラインを選択し、選
択された素子もしくはラインに対して上記に示した検査
の中から最適な検査を行い、その検査結果を基にして表
示パネルの良否を判断する。次に、第２のステップとし
て、第１のステップが終了した後の次のプロセスが終了
した後に、第１のステップからパネルの良否を判定され
た結果を基にして、検査するパネル優先順位を決定す
る。そして、そのプロセスに適した検査が再度行われ、
その結果に基づいて、それ以降のプロセスに表示パネル
を投入するか否かの判定が行われる。更に第３のステッ
プでは、第２のステップで投入できない表示パネルに対
しての再生が可能であるかどうかの判断が行われる。再
生が可能であると判断された表示パネルに対しては、再
生用のプロセスが行われることとなる。以上の検査シス
テム（方法）に対して、次により具体的な実施の形態を
述べる。First, after one of the processes from the process of forming the Pdo thin film by the ink jet method to the energization forming process is completed, as a first step, an element or a line to be inspected is selected, and the selected element or line is selected. An optimal inspection is performed on the line from the inspections described above, and the quality of the display panel is determined based on the inspection result. Next, as a second step, after the next process after the completion of the first step is completed, the panel priority to be inspected is determined based on the result of the judgment of the quality of the panel from the first step. decide. And the inspection suitable for the process is performed again,
Based on the result, it is determined whether or not the display panel is to be put into a subsequent process. Further, in the third step, it is determined whether or not reproduction can be performed on a display panel that cannot be input in the second step. A process for reproduction is performed on the display panel determined to be reproducible. Next, more specific embodiments of the above inspection system (method) will be described.

【００５２】［実施の形態１］次に、本発明の実施の形
態１について述べる。[First Embodiment] Next, a first embodiment of the present invention will be described.

【００５３】図６は、本発明の実施の形態１における検
査装置における検査シーケンスを示すフローチャートで
ある。この図６には、表面伝導型放出素子を用いた表示
パネルの作製フローが示されている。本実施の形態で提
示する検査システムは、素子電極３，４上に形成される
Ｐｄｏ膜の抵抗値を検査し、表示パネルとして良好なパ
ネルを提供するための一検査システムでもある。FIG. 6 is a flowchart showing an inspection sequence in the inspection apparatus according to the first embodiment of the present invention. FIG. 6 shows a flow of manufacturing a display panel using a surface conduction electron-emitting device. The inspection system presented in the present embodiment is also an inspection system for inspecting the resistance value of a Pdo film formed on element electrodes 3 and 4 and providing a favorable panel as a display panel.

【００５４】本実施の形態１におけるパネルの作製処理
を、このフローチャート及び前述の図面を参照して説明
する。The manufacturing process of the panel according to the first embodiment will be described with reference to this flowchart and the above-mentioned drawings.

【００５５】まず、図６のステップＳ１で、ガラス基板
６上に素子電極３，４を形成する。その作製方法は、前
述した様に導電性を有する材料が使用され、本実施の形
態ではＰｔが用いられた。これら素子電極３，４の形成
は、フォトリソ等のパターニングで行うことが可能であ
る。尚、ガラス基板６は、本実施の形態では青板ガラス
を用いた。次に、ステップＳ２及びＳ３で、マトリクス
配線を印刷によって形成する。これらマトリクス配線
は、図１の行及び列方向配線１，２に相当し、最初に、
ステップＳ２で行方向配線１を形成した後、引き続いて
ステップＳ３で、列方向配線２を形成する。これら配線
の形成方法はいずれも印刷配線で行い、本実施の形態で
は、Ａｇペースト状の導電材料を用いてスクリーン印刷
によって形成した。又、マトリクス配線の線数は、便宜
上Ｍ×Ｎのマトリクス数とする。First, device electrodes 3 and 4 are formed on a glass substrate 6 in step S1 of FIG. As the manufacturing method, a material having conductivity is used as described above, and Pt is used in the present embodiment. These element electrodes 3 and 4 can be formed by patterning such as photolithography. In addition, the glass substrate 6 used the blue plate glass in this Embodiment. Next, in steps S2 and S3, matrix wiring is formed by printing. These matrix wirings correspond to the row and column wirings 1 and 2 in FIG.
After forming the row direction wiring 1 in step S2, subsequently, in step S3, the column direction wiring 2 is formed. These wirings are formed by printed wiring, and in this embodiment, the wirings are formed by screen printing using a conductive material in the form of an Ag paste. The number of lines of the matrix wiring is an M × N matrix number for convenience.

【００５６】次に、ステップＳ４に進み、導電性薄膜５
を形成する。前述した様に、この導電性薄膜５は微粒子
膜で形成されるため、それに適する材料が用いられる。
図１では、通電フォーミングが行われた後の図となって
いるが、ステップＳ４では、亀裂が生じる前の状態であ
る。この導電性薄膜の材料は、本実施の形態ではＰｄｏ
を用いており、その形成方法も、前述したインクジェッ
ト法で行われている。従って、インクジェットによって
吐出されたＰｄｏは、吐出回数を４回と設定することに
より、膜厚が焼成された後、約１００〜２００オングス
トローム、粒径が８０〜９０μｍを仕様とし、又その塗
布方法は、ガラス基板６上をインクジェットヘッドが往
復運動し、所定の位置でＰｄｏを吐出するように制御が
行われる。こうしてＰｄｏ膜の塗布工程が終了した後、
ステップＳ５で、数百度、数十分の焼成が行われ、吐出
時に混合された溶液を蒸発させる。尚、この混合液は、
前述した条件と同じであるため本実施の形態では省略す
る。Next, proceeding to step S4, the conductive thin film 5
To form As described above, since the conductive thin film 5 is formed of a fine particle film, a material suitable for it is used.
FIG. 1 shows a state after the energization forming is performed, but step S4 shows a state before a crack is generated. The material of this conductive thin film is Pdo in this embodiment.
And the forming method is also performed by the above-described inkjet method. Therefore, the Pdo ejected by the inkjet is set to about 100 to 200 angstroms and has a particle size of 80 to 90 μm after the film thickness is baked by setting the number of ejections to four, and the coating method is as follows. The control is performed so that the inkjet head reciprocates on the glass substrate 6 and discharges Pdo at a predetermined position. After the Pdo film coating process is completed,
In step S5, baking for several hundred degrees and tens of minutes is performed, and the solution mixed at the time of discharge is evaporated. In addition, this mixture is
Since the conditions are the same as those described above, the description is omitted in the present embodiment.

【００５７】こうして焼成が終了し、Ｍ×Ｎのマトリク
ス状の素子にＰｄｏ膜が形成された状態で、本実施の形
態に係る検査が行われる。まず、素子電極の所定の位置
に正常に形成されているかどうかの検査が光学的な検知
方法を用いて行われる。The inspection according to the present embodiment is performed in the state where the firing is completed and the Pdo film is formed on the M × N matrix element. First, an inspection is performed by using an optical detection method to check whether or not the element electrode is normally formed at a predetermined position.

【００５８】前述したように、Ｐｄｏ膜は、インクジェ
ット法によってガラス基板６上を往復運動しながら吐出
形成されることから、吐出のタイミングとその位置制御
が重要となってくる。As described above, since the Pdo film is formed by discharge while reciprocating on the glass substrate 6 by the ink jet method, control of the discharge timing and its position becomes important.

【００５９】本実施の形態では、その装置構成を示す図
は省略するが、実際にその制御を行おうとした時、ガラ
ス基板の大きさや基板の収縮を考慮すると、ガラス基板
６上での左右・上下方向の位置決め精度は、数ミクロン
程度の位置精度をもつ様な制御が必要とされてくる。In this embodiment, a diagram showing the configuration of the apparatus is omitted, but when the control is actually performed, the right and left sides of the glass substrate 6 are considered in consideration of the size of the glass substrate and shrinkage of the substrate. As for the positioning accuracy in the vertical direction, it is necessary to control such that the positioning accuracy is on the order of several microns.

【００６０】本実施の形態１では、インクジェットの吐
出開始位置を図７に示す様に左上隅とし、そこから右方
向にインクジェットヘッドが順次走査運動しＰｄｏを吐
出形成している。以上の様な吐出形成における問題を正
確に把握し検知するため、図６のＳ６での検査素子選択
が行われる。In the first embodiment, the inkjet start position is the upper left corner as shown in FIG. 7, and the inkjet head sequentially scans rightward from the upper left corner to eject Pdo. In order to accurately grasp and detect the problem in the ejection formation as described above, the inspection element is selected in S6 of FIG.

【００６１】図７において、ガラス基板６に対しての画
素の一番外枠に該当する素子ライン（破線部分）を主に
検査対象とした。そして、図６のステップＳ７で、Ｐｄ
ｏ膜の形状検査が行われ、その方法は前述したように、
光学的な検知方法が用いられる。具体的には、例えばス
キャナ・ステージ上を構成し、スキャナヘッド上にＣＣ
Ｄカメラを搭載しＴＶカメラモニタで、検査部分を逐次
検査していく方法がある。その場合には、オペレータが
逐一、モニタ上でＰｄｏ膜の形成位置を確認してもよい
が、効率的なことを考慮すると画像処理によって自動化
するのが好ましい。尚、本実施の形態では形状検査対称
を一番外枠としたが対象領域は特に限定されるものでは
なく、オペレータの判断によって適宜変更してよい。In FIG. 7, the element line (broken line portion) corresponding to the outermost frame of the pixel on the glass substrate 6 is mainly inspected. Then, in step S7 of FIG.
o Inspection of the shape of the film is performed, and the method is, as described above,
An optical detection method is used. Specifically, for example, a scanner stage is configured, and a CC is mounted on the scanner head.
There is a method of sequentially inspecting an inspection portion on a TV camera monitor equipped with a D camera. In this case, the operator may check the position of the Pdo film on the monitor every time, but it is preferable to automate the image processing by image processing in consideration of efficiency. In the present embodiment, the shape inspection symmetry is set to the outermost frame, but the target area is not particularly limited, and may be appropriately changed according to the judgment of the operator.

【００６２】図７では、第１ライン目のＰｄｏ膜の形成
開始位置でのＰｄｏ吐出位置を７００で示し、７０１で
は、行方向配線上の最も右端に位置する素子のＰｄｏ吐
出位置を示している。図７の７００では、ほぼ正常に位
置に着弾されたＰｄｏでドット径Ｄも約９０μｍである
ことが確認されているのに対して、図７の７０１では、
吐出タイミングと位置制御の誤差から、Ｐｄｏの着弾位
置が左方向にシフトして形成されていることが判る。こ
の場合、正常な着弾位置に対して左方向にシフトした分
のΔＬが計測される。In FIG. 7, the Pdo discharge position at the start position of forming the Pdo film on the first line is indicated by 700, and 701 is the Pdo discharge position of the rightmost element on the row direction wiring. . In 700 of FIG. 7, it is confirmed that the dot diameter D is about 90 μm in Pdo landed almost normally, whereas in 701 of FIG.
From the error of the ejection timing and the position control, it can be seen that the landing position of Pdo is formed shifted to the left. In this case, ΔL corresponding to the leftward shift from the normal landing position is measured.

【００６３】このΔＬによって、Ｐｄｏ部の素子抵抗が
高抵抗化することが確かめられている。実際には、ΔＬ
の値を画像処理によって演算可能してもよく、簡易的に
は、Ｐｄｏ膜がどちらかの素子電極上にシフトしている
傾向性のみを把握するだけでもよい。又、上記の検査以
外にも、より簡易な方法として光学顕微鏡を用いてもよ
い。本実施の形態では、ＣＣＤカメラによる検査を行
い、Ｐｄｏ吐出位置はモニタ上に移される画面によって
オペレータが判断する方法をとった。It has been confirmed that the element resistance of the Pdo portion is increased by ΔL. In practice, ΔL
May be calculated by image processing. For simplicity, only the tendency of the Pdo film to shift on one of the device electrodes may be simply grasped. In addition to the above inspection, an optical microscope may be used as a simpler method. In the present embodiment, a method is employed in which an inspection is performed by a CCD camera, and the Pdo ejection position is determined by an operator based on a screen moved to a monitor.

【００６４】図７における基板６上の破線部で示した部
分の素子の検査を、複数のパネルについて行った後、次
に図６のステップＳ８でパネル判定を行う。このステッ
プＳ８のパネル判定では、第２のステップのステップＳ
１０で行われるＰｄｏの抵抗値の計測を、どの表示パネ
ルから行うのかの優先順位を決定するための判定が行わ
れる。この判定基準としては、検査結果から得られたＰ
ｄｏの吐出位置のズレ量から判断を行う。After inspecting the elements in the portion indicated by the broken line on the substrate 6 in FIG. 7 for a plurality of panels, the panel determination is then performed in step S8 in FIG. In the panel determination of step S8, the step S of the second step is performed.
The determination for determining the priority order from which display panel the Pdo resistance value measurement performed in step 10 is performed is performed. This criterion includes P obtained from the inspection result.
Judgment is made from the displacement amount of the ejection position of do.

【００６５】図８（Ａ）〜（Ｃ）のそれぞれは、表示パ
ネルＡ，Ｂ，ＣのそれぞれのＰｄｏ吐出量のずれ量をヒ
ストグラムに表した図である。Each of FIGS. 8A to 8C is a diagram showing a deviation amount of the Pdo discharge amount of each of the display panels A, B, and C in a histogram.

【００６６】各ヒストグラムの図において、Ｐｄｏが素
子電極上に形成される位置に対しての許容値も予め設定
されている。本実施の形態での設定では、その許容値を
±１０μｍとした。In each histogram, an allowable value for the position where Pdo is formed on the element electrode is also set in advance. In the setting in the present embodiment, the allowable value is ± 10 μm.

【００６７】これらグラフ図より、３枚の表示パネルの
中で、±１０μｍ以下の精度でＰｄｏが着弾し形成され
ているパネルがＣであることが判る。また逆に、最も吐
出精度が悪く、許容値の１０μｍから大きくはずれてい
るパネルがＢであることも判明した。次に、ステップＳ
９で、計測パネルの優先順位の判定をし、その基準を次
の様に設定した。まず、許容値に対して仕様値の範囲以
内であるＰｄｏの素子が、全体の５０％〜８０％以内の
パネルについては、次の検査での優先順位を第１とし、
第２番目には、８１％以上の着弾位置を達成しているパ
ネルとした。しかしながら、着弾精度が５０％以下のパ
ネルについては同検査工程までとし、以後のプロセスを
中止とすることした。From these graphs, it can be seen that among the three display panels, the panel formed by landing Pdo with an accuracy of ± 10 μm or less is C. Conversely, it was also found that B was the panel with the worst ejection accuracy and greatly deviated from the allowable value of 10 μm. Next, step S
At 9, the priorities of the measurement panels were determined, and the criteria were set as follows. First, for a panel in which Pdo elements within the range of the specification value with respect to the allowable value are within 50% to 80% of the whole, the priority in the next inspection is set to first,
Second, the panel achieves a landing position of 81% or more. However, for panels with a landing accuracy of 50% or less, it was decided to proceed to the same inspection process, and the subsequent processes were stopped.

【００６８】この優先順位と許容値との設定の決定理由
は、表示パネルを完成させる上で最も不安定要素が多い
ものから次の検査を行い、作製プロセスを効率的に進め
ることにある。The reason for determining the setting of the priority order and the allowable value is that the next inspection is performed from the one having the most unstable elements in completing the display panel, and the manufacturing process proceeds efficiently.

【００６９】従って、上記の結果からパネルＡは、許容
値の約６０％の素子が仕様を満足しているとされて優先
度が最も高くなる。またパネルＣは、８０％以上満足し
ていることから、パネルＡの次に検査が行われる。一
方、パネルＢについては、５０％以下であることから作
製プロセスから除外されこととなる。Accordingly, from the above results, it is considered that about 60% of the allowable values of the panel A satisfy the specifications, and the panel A has the highest priority. In addition, since panel C satisfies 80% or more, an inspection is performed next to panel A. On the other hand, panel B is excluded from the manufacturing process because it is 50% or less.

【００７０】次に、第２のステップとして本実施の形態
１では、図６のステップＳ１０に示す様にＰｄｏの個別
抵抗計測が行われる。本実施の形態の表示パネルでの通
電フォーミング前のＰｄｏ膜の素子抵抗値は、設計値と
して約４ＫΩと設定されている。そこで図６のステップ
Ｓ１０より、検査されたパネルＡ、パネルＣについての
個別抵抗計測を行う。Next, as a second step, in the first embodiment, the individual resistance of Pdo is measured as shown in step S10 of FIG. The element resistance value of the Pdo film in the display panel of the present embodiment before energization forming is set to about 4 KΩ as a design value. Therefore, the individual resistances of the inspected panels A and C are measured from step S10 in FIG.

【００７１】図９は、Ｐｄｏ膜の個別抵抗計測方法を説
明するための模式図である。FIG. 9 is a schematic diagram for explaining a method of measuring the individual resistance of the Pdo film.

【００７２】図９において、Ｍ×Ｎの表示パネルをマト
リクス状に展開して示されており、１４はＰｄｏの素子
を示し、１５は電流計、１６，１７はＤＤＭ（デジタル
マルチメータ）である。In FIG. 9, an M × N display panel is shown in a matrix form, 14 is a Pdo element, 15 is an ammeter, and 16 and 17 are DDMs (digital multimeters). .

【００７３】この個別抵抗計測は、まず行方向配線１の
それぞれにＲx1〜Ｒxmで示される各シャント抵抗を接続
し、同様に列方向配線２のそれぞれにも、抵抗Ｒy2〜Ｒ
ynで示される各シャント抵抗が接続されている。ここで
両者のシャント抵抗値は、約数十Ωとしている。又、列
方向配線の選択された配線には、Ｖinなる電圧が印加さ
れており、この電圧はＤＣ１Ｖ〜２Ｖ程度である。In this individual resistance measurement, first, each shunt resistor denoted by Rx1 to Rxm is connected to each of the row wirings 1, and similarly, each of the column wirings 2 is also connected to the resistors Ry2 to Ry2.
Each shunt resistor indicated by yn is connected. Here, the shunt resistance value of both is about several tens Ω. In addition, a voltage Vin is applied to the selected wiring in the column direction wiring, and this voltage is approximately 1 V to 2 V DC.

【００７４】本実施の形態では、個別抵抗計測装置の詳
細な説明は省略し、その機能のみを説明する。個別抵抗
は、印加された電圧に対して行方向配線及び列方向配線
の各々のシャント抵抗に流れ込む電流値を計測すること
により求められる。列配線Ｙ1に印加された電圧に対し
て行配線Ｘ1からＸmまでの式を以下の様にたてる。In the present embodiment, a detailed description of the individual resistance measuring device will be omitted, and only the function thereof will be described. The individual resistance is obtained by measuring a current value flowing into the shunt resistance of each of the row wiring and the column wiring with respect to the applied voltage. The equations for the row wirings X1 to Xm with respect to the voltage applied to the column wiring Y1 are set as follows.

【００７５】Ｌ１：V1-U1/R1+V2-U2/R2+V3-U3/R3+V4-U4
/R4+……+Vn-Un/Rn=I1+I2 ここで、Ｒ1からＲnは、行方向配線に接続されているＰ
ｄｏ素子１４の抵抗値としている。L1: V1-U1 / R1 + V2-U2 / R2 + V3-U3 / R3 + V4-U4
/ R4 +... + Vn-Un / Rn = I1 + I2 Here, R1 to Rn are the Ps connected to the row direction wiring.
The resistance value of the do element 14 is used.

【００７６】ここで電流値（Ｉ1＋Ｉ2）は、Ｙ1の配線
に接続されている電流計１５で計測された値で近似でき
る。Here, the current value (I1 + I2) can be approximated by a value measured by the ammeter 15 connected to the wiring of Y1.

【００７７】上記の式を、電圧Ｖinを印加する列方向配
線を、逐次Ｙ2からＹnに切り替え、それぞれにおいて行
方向配線Ｘ1からＸmまでに対する計算式を作成して合計
Ｍ×Ｎの連立方程式をたてる。これらの式をスーパコン
ピュータ等を用いて計算することにより、マトリクス状
に配線された全ての素子のＰｄｏ膜の個別抵抗の計算が
可能となる。In the above equation, the column direction wiring to which the voltage Vin is applied is sequentially switched from Y2 to Yn, and a calculation formula for each of the row direction wirings X1 to Xm is prepared for each of them to obtain a total of M × N simultaneous equations. Te By calculating these equations using a supercomputer or the like, it becomes possible to calculate the individual resistances of the Pdo films of all the elements wired in a matrix.

【００７８】上記の方法を用いて計算されたパネルＡ，
Ｃの個別抵抗を示すヒストグラムを図１０（Ａ）（Ｂ）
に示す。図１０から、パネルＡは、パネルＣと比較して
特性的にブロードな状態であることが判る。パネルＡで
は、素子抵抗４ｋΩの設定に対して±１０％以内に入る
抵抗値は、全体の約５０％くらいであるのに対して、パ
ネルＣでは８０％近くになっている。これは、前述の第
１のステップで検査した時の図８に示す結果とほぼ同程
度の結果を反映している。更に、パネル内での素子抵抗
のばらつきは、Ｐｄｏ膜厚にも影響していることが確認
されていることから、図１０（Ａ）（Ｂ）に示された各
パネルのヒストグラムの分布も、それを反映していると
思われる。The panel A, calculated using the above method,
The histograms showing the individual resistances of C are shown in FIGS.
Shown in From FIG. 10, it can be seen that panel A is characteristically broader than panel C. In the panel A, the resistance value falling within ± 10% with respect to the setting of the element resistance of 4 kΩ is about 50% of the whole, whereas in the panel C, it is close to 80%. This reflects almost the same result as the result shown in FIG. 8 when inspected in the first step. Further, it has been confirmed that the variation of the element resistance in the panel also affects the Pdo film thickness. Therefore, the distribution of the histogram of each panel shown in FIGS. It seems to reflect that.

【００７９】本実施の形態の検査システムでは、次にス
テップＳ１１において、計測されたパネルの個別抵抗分
布に対して予め設定されている許容値に対して、許容値
外の素子が全体の何％を占めるかを判断する、次に第３
のステップとして、図６のステップＳ１２では、ステッ
プＳ１４の封着工程を行うことができるパネルであるの
か、或いは再度Ｐｄｏ膜を形成する必要があるパネルで
あるのかを判定する、再生プロセスに投入するかどうか
の判断が行われる。こうして再生プロセスが可能である
と判断されたパネルには、ステップＳ１３で示す様に、
再生個所にＰｄｏ膜を再塗布し、個別抵抗値を目標値に
近づけるプロセスが再度行われる。こうして再生された
個所は、個別抵抗計測により、予め計算された個別抵抗
値に対して許容値から外れた抵抗値を有する素子を求
め、その素子がパネルのどの位置に相当するかが割り出
される。In the inspection system according to the present embodiment, next, in step S11, the percentage of the elements outside the allowable value with respect to the allowable value preset for the measured individual resistance distribution of the panel is determined. Occupy, then the third
In step S12 of FIG. 6, in step S12 of FIG. 6, it is determined whether the panel is capable of performing the sealing step of step S14 or a panel in which a Pdo film needs to be formed again. A determination is made as to whether The panel determined to be capable of the reproduction process in this manner includes, as shown in step S13,
The process of re-applying the Pdo film to the regenerating portion and bringing the individual resistance value closer to the target value is performed again. From the position reproduced in this way, an element having a resistance value deviating from the allowable value with respect to the previously calculated individual resistance value is determined by individual resistance measurement, and the position of the element corresponding to the panel is determined. .

【００８０】本実施の形態では、ステップＳ１２の再生
プロセスへ投入するか否かの判断において、個別抵抗値
の設計値４ｋΩとした時に、許容値±１０％を超える個
別抵抗値が全体の５０％以上を占める場合に、再生プロ
セスに投入すると判断されてステップＳ１３のシーケン
スに進むようにしている。そして、許容値以内のパネル
の場合には、通常のプロセスであるステップＳ１４の封
着工程に進むようにしている。更に、ステップＳ１２に
おける再生プロセスへの投入の判断では、判断基準の上
限の設定値４ｋΩに対して、±３０％以上のばらつきを
持つ個別抵抗値が全体の５０％以上を占めた場合に、そ
れ以降のプロセスを中止するものとしている。In this embodiment, when determining whether or not to enter the reproduction process in step S12, when the design value of the individual resistance value is 4 kΩ, the individual resistance value exceeding the allowable value ± 10% is 50% of the whole. When the above is occupied, it is determined that the reproduction process is to be performed, and the process proceeds to the sequence of step S13. If the panel is within the allowable value, the process proceeds to the sealing step of step S14, which is a normal process. Further, in the determination of the input to the reproduction process in step S12, when the individual resistance value having a variation of ± 30% or more occupies 50% or more of the entire value with respect to the upper limit set value 4 kΩ of the determination criterion, Subsequent processes are to be stopped.

【００８１】尚、ステップＳ１３のＰｄｏ膜の再生形成
を行ったパネルは、再度ステップＳ５において、焼成工
程を経て前記の工程と同様なプロセスが行われる。The panel on which the Pdo film has been reproduced and formed in step S13 is subjected to the same process as that described above through the firing step again in step S5.

【００８２】又、本実施の形態１では、ステップＳ７の
Ｐｄｏ膜の形状検査での検査対象をドット径Ｄの大きさ
で判定してもよい。この場合のドット径Ｄは、インクジ
ェットのノズルによって吐出された溶媒が素子電極上に
形成される時に、電極３，４上とガラス基板６上の濡れ
性のよってほぼ決まる。ここでは、ドット径の設計値を
約９０μｍとしているが、インクジェットの吐出量のば
らつきによっては、ドット径Ｄが小さくなって素子電極
３，４上に着弾されなかったり、或はＰｄｏの溶媒が素
子電極３，４上を流れてドット径が広がったりもする。
このような現象では、いずれも素子抵抗値としては高抵
抗値なることが予想される。In the first embodiment, the inspection target in the shape inspection of the Pdo film in step S7 may be determined based on the size of the dot diameter D. The dot diameter D in this case is substantially determined by the wettability on the electrodes 3 and 4 and the glass substrate 6 when the solvent discharged by the inkjet nozzle is formed on the element electrodes. Here, the design value of the dot diameter is set to about 90 μm. However, depending on the variation in the ejection amount of the ink jet, the dot diameter D becomes small and does not land on the element electrodes 3 and 4, or the solvent of Pdo The dot diameter may spread on the electrodes 3 and 4.
In any of such phenomena, it is expected that the element resistance will be high.

【００８３】以上の様なドット径のばらつきを光学的な
手法を用いて計測し、図７に示すドット径Ｄ1乃至Ｄnま
でを計測する。更に、計測されたドット径Ｄのデータか
ら、表示パネルの判定もステップＳ８の処理と同様な手
法を用いることが可能である。The variation in dot diameter as described above is measured using an optical method, and the dot diameters D1 to Dn shown in FIG. 7 are measured. Further, from the data of the measured dot diameter D, it is possible to determine the display panel using the same method as the processing in step S8.

【００８４】以上説明したように本実施の形態１では、
基板６上にマトリクス状に配列されたＰｄｏ膜の素子特
性、特に抵抗値の検査システムのシーケンスを通すこと
によりパネルの品質や均一性を向上させることを目的と
している。尚、このシーケンスにおいて、パネルの判定
基準として設けている各許容値は、この実施の形態にお
ける値に限定するものではなく、パネルの特性によって
適宜設定値を変更することが可能である。更に、パネル
の個別抵抗の分布評価は、図８及び図１０に示したヒス
トグラム以外にも全体の分布を可視化して行うことでも
よく、その場合には許容範囲ごとに色分けした分布図を
示すことでも評価しやすくなる。As described above, in the first embodiment,
The purpose of the present invention is to improve the quality and uniformity of the panel by passing a sequence of an inspection system for element characteristics, particularly resistance values, of the Pdo films arranged in a matrix on the substrate 6. In this sequence, each allowable value provided as a criterion for the panel is not limited to the value in this embodiment, and the set value can be appropriately changed according to the characteristics of the panel. Further, the evaluation of the distribution of the individual resistance of the panel may be performed by visualizing the entire distribution in addition to the histograms shown in FIGS. 8 and 10. In this case, a distribution map colored by an allowable range should be shown. But it will be easier to evaluate.

【００８５】［実施の形態２］次に本発明の実施の形態
２について説明する。[Second Embodiment] Next, a second embodiment of the present invention will be described.

【００８６】図１１は、本実施の形態２における検査シ
ステムのシーケンスを示す。前述の実施の形態１は、表
示パネル作製プロセスのマトリクス基板のＰｄｏ形成工
程における検査プロセスを示したのに対して、本実施の
形態２では、表示パネルとしてマトリクス基板とそれに
対向して所定の間隙を有したフェイスプレートを組み立
てた（図６のＳ１４の封着工程）後の作製プロセスにつ
いて説明する。FIG. 11 shows a sequence of the inspection system according to the second embodiment. In Embodiment 1 described above, the inspection process in the Pdo forming step of the matrix substrate in the display panel manufacturing process is shown, whereas in Embodiment 2, a matrix substrate is used as a display panel and a predetermined gap is provided in opposition to the matrix substrate. The fabrication process after assembling the face plate having the above (sealing step of S14 in FIG. 6) will be described.

【００８７】図１２は、図６のステップＳ１４の封着工
程で組み立てられた表示パネルの構成を説明するための
外観斜視図である。FIG. 12 is an external perspective view for explaining the structure of the display panel assembled in the sealing step of step S14 in FIG.

【００８８】図において、６はガラス基板、実線で囲ん
だ１８は、前述した表面伝導型放出素子で、行方向配線
１は端子Ｄx1からＤxmに接続され、列方向配線２は列端
子Ｄy1からＤynに接続されており、これら配線により表
面伝導型放出素子はマトリスク状に配線されている。表
面伝導型放出素子１８は、基板６上に２次元に形成さ
れ、パネルの側面に設けられた端子Ｄx1からＤxm及びＤ
y1からＤynにより、真空容器外から、前述の行及び列方
向配線１，２に駆動用の電気信号が印加できるようにな
っており、これにより表面伝導型放出素子に動作電圧を
与えることが可能となる。In the figure, 6 is a glass substrate, 18 surrounded by a solid line is the above-mentioned surface conduction electron-emitting device, the row direction wiring 1 is connected to terminals Dx1 to Dxm, and the column direction wiring 2 is connected to column terminals Dy1 to Dyn. , And the surface conduction electron-emitting device is wired in a matrix form by these wirings. The surface conduction electron-emitting device 18 is formed two-dimensionally on the substrate 6 and has terminals Dx1 to Dxm and Dxm provided on the side surface of the panel.
By y1 to Dyn, an electric signal for driving can be applied to the above-mentioned row and column direction wirings 1 and 2 from outside the vacuum vessel, whereby an operating voltage can be given to the surface conduction electron-emitting device. Becomes

【００８９】底面１９，側面２０，フェースプレート２
１により、このパネル内は真空に保たれ、この容器内は
真空度１０（ｅの−７乗）［torr］程度に保たれてい
る。特に、その一部であるフェースプレート２１は、表
面側フェイスプレートを示している。このフェイスプレ
ート２１の内面には、例えばＩＴＯを材料とする透明電
極が形成されている。２２は、赤，緑，青の蛍光体であ
り、例えば蛍光体２２がモザイクもしくはストライプ上
に塗られている。２３はＣＲＴ等で公知のメタルバック
層である。メタルバック２３とＩＴＯは電子ビームの加
速電圧を印加できるように端子Ｈｖを通じて真空容器と
電気的に接続されている。Bottom surface 19, side surface 20, face plate 2
1, the inside of the panel is kept at a vacuum, and the inside of the container is kept at a degree of vacuum of about 10 (e to the -7th power) [torr]. In particular, a part of the face plate 21 indicates a front face plate. On the inner surface of the face plate 21, a transparent electrode made of, for example, ITO is formed. Reference numeral 22 denotes red, green, and blue phosphors, for example, the phosphor 22 is applied on a mosaic or stripe. Reference numeral 23 denotes a metal back layer known by CRT or the like. The metal back 23 and the ITO are electrically connected to a vacuum container through a terminal Hv so that an acceleration voltage of an electron beam can be applied.

【００９０】ステップＳ１４の封着工程では、フェイス
プレート２１とガラス基板６とを接続させるために導電
性フリット材料を用いて熱処理工程が行われる。そのた
め、図１１のステップＳ１５では、再度Ｐｄｏの個別抵
抗計測が行われ、素子抵抗の変化を確認している。この
実施の形態２では、ステップＳ１５のＰｄｏ個別抵抗計
測を第１のステップとし、その計測方法も前述の実施の
形態１と同様な方法によって行われる。そのため、この
実施の形態２では、計測法の詳細説明は省略する。In the sealing step of step S14, a heat treatment step is performed using a conductive frit material to connect the face plate 21 and the glass substrate 6. Therefore, in step S15 of FIG. 11, individual resistance measurement of Pdo is performed again to confirm a change in element resistance. In the second embodiment, the Pdo individual resistance measurement in step S15 is set as a first step, and the measurement method is performed by the same method as in the first embodiment. Therefore, in the second embodiment, detailed description of the measurement method is omitted.

【００９１】ステップＳ１５によって計測された個別抵
抗の結果に基づくパネルの良否判定がステップＳ１６で
行われる。ステップＳ１６におけるパネル判定基準を、
前述の実施の形態１と同様にして、仕様抵抗値に対して
許容値を設定し、その許容値範囲内に素子抵抗値が何％
位占められているのかに基づいて判断している。本実施
の形態１では、その許容値を±１０％としたが、実施の
形態２においてもほぼ同等な値に設定することとした。
次にステップＳ１７に進み、パネルの優先順位判定が行
われる。この優先順位の判定に関しても、実施の形態２
では実施の形態１と同等な方式をとることとし、やはり
設定許容値に対して個別抵抗値の値の占める割合によっ
て、次回の測定での計測順位が決定されていく。In step S16, the quality of the panel is determined based on the result of the individual resistance measured in step S15. The panel determination criterion in step S16 is
In the same manner as in the first embodiment, an allowable value is set for the specified resistance value, and what percentage of the element resistance value falls within the allowable value range.
Judgment is made based on whether they are occupied. In the first embodiment, the allowable value is set to ± 10%, but in the second embodiment, it is set to substantially the same value.
Next, the process proceeds to step S17, where the priority order of the panels is determined. Embodiment 2 also determines the priority.
In this case, a method equivalent to that of the first embodiment is adopted, and the measurement order in the next measurement is determined by the ratio of the individual resistance value to the set allowable value.

【００９２】次にステップＳ１８，Ｓ１９では、ステッ
プＳ１４で封着されたパネルの真空排気とベーキングが
行われる。表示パネルは、封着工程を経た後に真空排気
装置に接続される（不図示）。そして、この表示パネル
内を１０（ｅの−７乗）から１０（ｅの−８乗）近辺ま
での真空度に維持した後、２００℃で４時間〜５時間の
ベーキングを行う。Next, in steps S18 and S19, the panel sealed in step S14 is evacuated and baked. The display panel is connected to a vacuum exhaust device after a sealing step (not shown). Then, after maintaining the inside of the display panel at a degree of vacuum from about 10 (e −7) to about 10 (e −8), baking is performed at 200 ° C. for 4 to 5 hours.

【００９３】このベーキングが終了した後にステップＳ
２０に進み、Ｐｄｏ膜上に電子放出部を形成するための
通電フォーミング処理を行う。After the baking is completed, step S
Proceeding to 20, the energization forming process for forming an electron emission portion on the Pdo film is performed.

【００９４】この通電フォーミング処理は、前述したよ
うに、形成されたＰｄｏ膜に電圧を印加することによっ
て、その一部を変形もしくは変質させて電子放出を行う
のに最適な構造に変化させる処理のことをいう。そのた
め、Ｐｄｏ膜のほぼ中心には電子放出を行うための亀裂
が発生している。As described above, the energization forming process is a process of applying a voltage to the formed Pdo film to partially deform or alter the Pdo film to change the structure to an optimal structure for emitting electrons. That means. For this reason, cracks for emitting electrons are generated substantially at the center of the Pdo film.

【００９５】本実施の形態２におけるフォーミング処理
の具体的な方法としては、表示パネル１０００を真空排
気装置に設置させた後、フォーミング駆動装置に行方向
配線の行端子Ｄx1からＤxmと、列方向配線の行端子Ｄy1
からＤynのそれぞれを接続する。この通電フォーミング
時には、行方向配線Ｄx1からＤxmのそれぞれ一本毎に順
次電圧を印加していく。この際、パルス幅１ｍ秒の三角
波のパルスを１０ｍ秒の周期で、電圧の波高値を１パル
スごとに０．１ｖずつ昇圧して電圧を印加した。そして
三角波を５パルス印加する度に１回の割合でモニタパル
スを挿入した。ここで、フォーミング処理に悪影響を及
ぼすことのないようにモニタパルスの電圧は０．１ｖと
した。フォーミングが行われたどうかの見極めは、モニ
タパルスが印加されたときに、行方向配線に流れ込む電
流値を測定することにより行われる。通常、フォーミン
グ処理が完了した場合には１０（ｅの−７乗）以下の電
流となるため、電流計で計測できる精度までの電流値と
なった時点でフォーミング処理での通電を完了する。[0095] As a specific method of the forming process in the second embodiment, after the display panel 1000 is installed in the evacuation device, the forming drive device is connected to the row terminals Dx1 to Dxm of the row direction wiring, and the column direction wiring. Row terminal Dy1
To Dyn. During the energization forming, a voltage is sequentially applied to each of the row direction wirings Dx1 to Dxm. At this time, a triangular pulse having a pulse width of 1 ms was applied at a period of 10 ms, and the voltage peak value was increased by 0.1 V for each pulse, and a voltage was applied. Then, each time five triangular waves were applied, a monitor pulse was inserted once. Here, the voltage of the monitor pulse was set to 0.1 V so as not to adversely affect the forming process. Determination of whether or not the forming has been performed is performed by measuring a current value flowing into the row direction wiring when the monitor pulse is applied. Normally, when the forming process is completed, the current becomes 10 (e −7) or less, so that the energization in the forming process is completed when the current value reaches the accuracy that can be measured by the ammeter.

【００９６】次に、以上の様にして行われたフォーミン
グ処理に対してステップＳ２１の半選択電流計測が行わ
れる。この半選択電流の計測方法を図１３に示す。図１
３では、半選択電流計測方法をマトリクス配線としての
模式図で示している。Next, the half-selection current measurement in step S21 is performed for the forming process performed as described above. FIG. 13 shows a method of measuring the half-selected current. FIG.
In FIG. 3, the half-selection current measurement method is shown in a schematic diagram as a matrix wiring.

【００９７】半選択電流計測は、フォーミング処理によ
って電子放出部である亀裂の形成が正常に行われたかど
うかを検査するものであり、行方向配線の一本ごとに、
半選択電圧−Ｖｆ／２を印加して計測するものと、列方
向配線一本ごとにＶｆ／２を印加して計測する２種類が
ある。The half-selection current measurement is to check whether or not a crack as an electron-emitting portion has been formed normally by the forming process.
There are two types of measurement: applying half-select voltage -Vf / 2 and measuring, and measuring by applying Vf / 2 for each column wiring.

【００９８】フォーミングが不完全である場合には、図
５のＢで示した様にＶｆ／２の印加で素子電流Ｉｆが流
れてしまう。これは、Ｐｄｏの形成状態において、その
抵抗値が高抵抗化している場合に多く見られ、通常のフ
ォーミング電圧条件では亀裂が充分に行われず、還元さ
れた状態でＰｄｏ膜の端部が切れ残ってしまうことに大
きな原因がある。When the forming is incomplete, the element current If flows by application of Vf / 2 as shown in FIG. 5B. This is often seen when the resistance value of the Pdo film is increased in the state of formation of Pdo. Under normal forming voltage conditions, cracks are not sufficiently formed, and the end of the Pdo film remains cut in the reduced state. There is a major cause for this.

【００９９】以上の様な現象は、フォーミング処理を行
方向配線一本ごとに行っているため、行方向配線ごとの
半選択電流の計測時に見られる。The above phenomenon is observed when the half-select current is measured for each row-direction wiring because the forming process is performed for each row-direction wiring.

【０１００】本実施の形態２においては、ステップＳ２
１での半選択電流の計測を行う順番は、ステップＳ１７
で決定されたパネル優先順位判定によって決定されてい
る。その順位づけの基準も前述の実施の形態１と同様で
ある。次に半選択電流計測時での印加条件として、印加
電圧をＶｆ／２に相当する８Ｖとし、そのパルス幅を
０．１ｍ秒とした。尚、行方向配線の半選択電流を計測
する場合には、列方向配線の全てをＧＮＤに接続して電
流計２４で計測を行った。また列方向配線の半選択電流
を計測する場合には、行方向配線を全てＧＮＤに接続
し、シャント抵抗Ｒｓに流れ込む電流値を作動アンプ２
５によって計測した。In the second embodiment, step S2
The order in which the half-selection current is measured in step 1 is determined in step S17.
Is determined by the panel priority order determination determined in the above. The criteria for the ranking are the same as in the first embodiment. Next, as the application conditions at the time of the half-selection current measurement, the applied voltage was 8 V corresponding to Vf / 2, and the pulse width was 0.1 msec. When measuring the half-selection current of the row direction wiring, all the column direction wirings were connected to GND, and the measurement was performed by the ammeter 24. When measuring the half-selection current of the column direction wiring, all the row direction wirings are connected to GND, and the current value flowing into the shunt resistor Rs is measured by the operation amplifier 2.
Measured according to 5.

【０１０１】こうしてステップＳ２１において半選択電
流の計測が行われた後、表示パネル内の各素子が正常に
フォーミングが行われたかどうかが、ステップＳ２２で
判定される。この判定には行方向配線の半選択電流を検
査し、１本の行方向配線当たり設定値以上の電流値が流
れた場合には、その配線に対してフォーミング不十分で
あったと判断される。After the half-selection current is measured in step S21, it is determined in step S22 whether each element in the display panel has been properly formed. In this determination, the half-selection current of the row-direction wiring is inspected. If a current value equal to or more than the set value per one row-direction wiring flows, it is determined that the forming of the wiring is insufficient.

【０１０２】本実施の形態２では、上記フォーミングが
正常に行われたかどうかを示す半選択電流の設定値を次
の様に決めた。In the second embodiment, the set value of the half-select current indicating whether or not the above-mentioned forming has been performed normally is determined as follows.

【０１０３】まず、通電フォーミングが正常に行われた
場合、素子抵抗はフォーミング前の４ｋΩから数百ｋΩ
（約５００ｋΩ）になることが判っている。１本の行方
向配線上に接続されている素子の抵抗が各々５００ｋΩ
とした場合、その合成抵抗値はＲ＝５００ｋΩ／列方向
配線数となる。例えば、列方向配線数を１０００本とし
た場合、一本の行方向配線に対して、Ｒ＝５００ｋΩ／
１０００で５００［ｎΩ］と計測される。ここで半選択
電流値は、この行方向配線にＶｆ／２（＝８Ｖ）である
電圧を印加した場合に流れる電流値と規定しているた
め、上記の条件からみると半選択電流＝８Ｖ／５００Ω
＝１６［ｍＡ］となる。First, when the energization forming is performed normally, the element resistance is changed from 4 kΩ before forming to several hundred kΩ.
(About 500 kΩ). The resistance of each element connected on one row wiring is 500 kΩ.
, The combined resistance value is R = 500 kΩ / the number of wirings in the column direction. For example, if the number of wirings in the column direction is 1000, R = 500 kΩ /
It is measured to be 500 [nΩ] at 1000. Here, the half-selection current value is defined as a current value flowing when a voltage of Vf / 2 (= 8 V) is applied to this row-direction wiring, so that the half-selection current = 8 V / 500Ω
= 16 [mA].

【０１０４】従って、通電フォーミングが正常に終了し
たどうかの目安としては、上記の例において、１６ｍＡ
が設定値となる。以上の様に、設定値は列方向配線の数
によって決まるが、列方向配線の数が上記の本数に対し
て極端に異なる場合以外（例えば１０倍以上）では、素
子抵抗値が５００Ω前後にばらつくことを考慮すると、
ほぼ１０ｍＡを目安にして設定値を設けても問題ないと
判断される。Therefore, as a standard for determining whether the energization forming has been completed normally, in the above example, 16 mA
Is the set value. As described above, the set value is determined by the number of column wirings. However, unless the number of column wirings is extremely different from the above number (for example, 10 times or more), the element resistance value varies around 500Ω. With that in mind,
It is determined that there is no problem even if the set value is set with approximately 10 mA as a standard.

【０１０５】次にステップＳ２２のパネル判定では、判
定基準の半選択電流値を１０ｍＡに設定し、各行方向配
線を流れる半選択電流値が１０ｍＡ以下であった場合に
はステップＳ２５の熱処理に進み、１０ｍＡ以上の半選
択電流が流れる行方向配線が存在する場合にはステップ
Ｓ２３の再生プロセスに投入するか否かを判断する。こ
のステップＳ２３の再生プロセスに投入するか否かの判
断処理では、半選択電流値の値と、その本数によって予
め設定されてる上限値を越えているかどうかを判断し、
上限値を越えるパネルが存在する場合には、その時点で
プロセスを中止するものとする。Next, in the panel judgment of step S22, the half-selection current value of the judgment criterion is set to 10 mA, and when the half-selection current value flowing through each row-direction wiring is 10 mA or less, the process proceeds to the heat treatment of step S25. If there is a row-directional wiring through which a half-select current of 10 mA or more flows, it is determined whether or not to enter the reproduction process in step S23. In the process of determining whether or not to enter the regeneration process in step S23, it is determined whether or not the value of the half-selected current value and the upper limit value set in advance by the number thereof are exceeded.
If there is a panel exceeding the upper limit, the process shall be stopped at that point.

【０１０６】本実施の形態２においては、１本の行方向
配線当たりの半選択電流値の上限値を５０ｍＡとし、か
つ１０ｍＡ以上流れている行方向配線の数が全体の１０
％以下であることとした。In the second embodiment, the upper limit value of the half-selection current value per row-direction wiring is set to 50 mA, and the number of row-direction wirings flowing 10 mA or more is 10
% Or less.

【０１０７】ステップＳ２４の再生プロセスでは、フォ
ーミング条件が不十分であった行方向配線に対して、再
フォーミング処理が行われる。この場合の通電フォーミ
ング条件は、前述した方法と同等である。こうしてステ
ップＳ２４で再フォーミングされた行方向配線に対し
て、ステップＳ２１で、再度、半選択電流の計測が行わ
れ、次にステップＳ２２で、再度パネルの良否判定が行
われる。In the reproduction process of step S24, the forming process is performed again on the row-directional wiring for which the forming conditions were insufficient. The energization forming conditions in this case are the same as those described above. In step S21, the half-selection current is again measured for the row-directional wiring re-formed in step S24, and then, in step S22, the quality of the panel is determined again.

【０１０８】以後、ステップＳ２５で熱還元処理がおこ
なわれた後、ステップＳ２６で活性化処理が行われる。
この活性化処理は、前述した様に電子放出部の近傍に炭
素もしくは炭素化合物を堆積させる処理で、この処理を
行うことにより電子放出量を増大させることができる。After that, after the heat reduction process is performed in step S25, the activation process is performed in step S26.
This activation process is a process of depositing carbon or a carbon compound in the vicinity of the electron emission portion as described above. By performing this process, the amount of emitted electrons can be increased.

【０１０９】このような活性化処理を施してベーキング
処理を行った後、パネル内の不純物ガスや水分を取り除
くためのゲッターフラッシュがおこなわれる（不図
示）。そして、ステップＳ２７に進み、真空排気装置か
らパネルを取り外すための封止工程と、表示パネルとし
ての外枠等のメカ的処理や、高圧印加部の実装処理等の
パネル化実装が行われる。After performing the activation processing and the baking processing, a getter flash for removing impurity gas and moisture in the panel is performed (not shown). Then, the process proceeds to step S27, in which a sealing process for removing the panel from the evacuation device, a mechanical process for an outer frame as a display panel, and a paneling and mounting process for a high-voltage application unit are performed.

【０１１０】次に、ステップＳ２８に進み、前駆動処理
が行われる。この前駆動処理は、パネルの電子放出量を
安定にさせるための駆動処理で、行方向配線の一本毎に
印加電圧１６Ｖで、１ｍ秒幅のパルスを１６．６ｍ秒周
期で約数分印加し、フェイスプレート２１側には、例え
ば１ｋｖの高電圧を印加し、各行方向配線毎に順次駆動
していく。それにより、パネルの諸特性がほぼ決定さ
れ、各素子に印加される電圧の最大値も、この前駆動条
件によって決定される。Then, the process proceeds to a step S28, where a pre-driving process is performed. This pre-driving process is a driving process for stabilizing the electron emission amount of the panel, and applies a pulse of 1 ms wide at a voltage of 16 V to each of the row-direction wirings for about several minutes at a period of 16.6 ms. Then, a high voltage of, for example, 1 kv is applied to the face plate 21 side to sequentially drive each row direction wiring. Thereby, various characteristics of the panel are substantially determined, and the maximum value of the voltage applied to each element is also determined by the preceding driving condition.

【０１１１】こうして前駆動後の計測が終了した後、ス
テップＳ２９に進み、表示パネルの個別素子特性の計測
を行う。この個別素子の特性計測は、表示パネル全体の
均一性の評価（素子電流の分布）を行うことと、フェイ
スプレート２１に高電圧を印加して、フェイスプレート
２１側に到達する電子放出量（エミッション電流Ｉｅ）
を同時に計測する。この放出電流Ｉｅの値は、表示パネ
ルとしての輝度むらを知る上での目安となるため、素子
の電子放出量に対するＩｅの効率分布等を計測する。こ
の計測方法としては、図１３に示したマトリクス素子の
模式図による方法がとられる。After the measurement after the pre-driving is completed, the flow advances to step S29 to measure the individual element characteristics of the display panel. The measurement of the characteristics of the individual elements includes evaluating the uniformity of the entire display panel (distribution of element current), and applying a high voltage to the face plate 21 to emit electrons (emissions) reaching the face plate 21 side. Current Ie)
Are measured simultaneously. Since the value of the emission current Ie serves as a guide to know the uneven brightness of the display panel, the efficiency distribution of the Ie with respect to the electron emission amount of the element is measured. As this measuring method, a method based on the schematic diagram of the matrix element shown in FIG. 13 is used.

【０１１２】まず、行方向配線側に、所定の配線に−Ｖ
ｆ／２なるパルス電圧を印加し、同様に列方向配線にも
所定の配線にＶｆ／２を印加する。それによって選択さ
れた素子にＶｆ（選択電圧）が印加されることとなる。
図１３では、行配線Ｘ1と列配線Ｙ1とに電圧が印加され
ているため、その交点である素子に電圧Ｖｆが印加され
る。First, on the row direction wiring side, a predetermined wiring
A pulse voltage of f / 2 is applied, and Vf / 2 is similarly applied to a predetermined wiring in the column direction wiring. As a result, Vf (selection voltage) is applied to the selected element.
In FIG. 13, since a voltage is applied to the row wiring X1 and the column wiring Y1, the voltage Vf is applied to the element at the intersection.

【０１１３】一方、放出電流Ｉｅは、図１２の表示パネ
ル１０００に示されているように、フェイスプレート２
１側に印加する高圧電圧をＨｖの端子に接続し、高圧電
源側に流れ込む電流値を計測することで計測される。実
際に、個別素子特性を評価するための測定電圧条件は、
Ｖｆ／２をそれぞれ７．５ｖとする。これにより、選択
された素子には１５ｖが印加され、その際の高圧電圧も
１ｋｖとした。個別素子特性を測定した後、ステップＳ
３０で、パネルの素子特性の分布から表示パネルとして
適するかどうかを判断する。この判断条件としては、特
に素子電流の分布にばらつきの大きいものや、前駆動処
理中に何らかの原因でパネル内で放電がおこり、マトリ
クス素子の一部が破壊されたもの、又、行及び列配線の
欠陥によって、その配線に素子電流が全く流れない素子
が存在するか否かを検査する。On the other hand, as shown in the display panel 1000 of FIG.
It is measured by connecting the high voltage applied to the 1 side to the terminal of Hv and measuring the current value flowing into the high voltage power supply side. Actually, the measurement voltage conditions for evaluating individual element characteristics are as follows.
Vf / 2 is set to 7.5v. Thereby, 15 V was applied to the selected element, and the high voltage at that time was also set to 1 kV. After measuring the individual element characteristics, step S
At 30, it is determined from the distribution of the element characteristics of the panel whether it is suitable as a display panel. The conditions for the determination are, in particular, those having a large variation in the distribution of element currents, those in which a matrix element was partially destroyed due to discharge in the panel for some reason during the pre-driving process, and those in which row and column wiring It is checked whether or not there is an element through which no element current flows due to the defect.

【０１１４】ここで素子電流の分布が大きいと、素子か
ら放出される電子放出量にも分布が生じる、そのためフ
ェイスプレート２１側に到達する放出電流Ｉｅの量（電
子放出量）にも分布が反映されることとなり、実際に絵
だし表示駆動を行った時に、これが表示輝度のばらつき
となって現れる。Here, if the distribution of the device current is large, a distribution also occurs in the amount of electron emission emitted from the device. Therefore, the distribution is also reflected in the amount of the emission current Ie reaching the face plate 21 (electron emission amount). When the picture display drive is actually performed, this appears as a variation in display luminance.

【０１１５】そして、次にステップＳ３１に進み、エー
ジング処理が行われる。このエージング処理では、表示
パネルの駆動を行いながら高電圧を徐々に昇圧し、フェ
イスプレート２１側からの脱ガス処理を行うことを目的
としている。又、この場合の素子の駆動条件も駆動初期
時での脱ガス量が多いことから、駆動レートを徐々に上
げながら駆動を行っている。上記のプロセスを終了する
とステップＳ３２に進み、最終的に絵出しのための表示
駆動を行う。Then, the process proceeds to a step S31, where an aging process is performed. The purpose of this aging process is to gradually increase the high voltage while driving the display panel, and to perform a degassing process from the face plate 21 side. Also, in this case, the driving conditions of the element are such that the amount of degassing at the initial stage of driving is large, so that the driving is performed while gradually increasing the driving rate. Upon completion of the above process, the flow advances to step S32 to finally perform display driving for image drawing.

【０１１６】以上説明したように本実施の形態２によれ
ば、封着後に計測されるマトリクス状の個別素子抵抗の
検査を行い、更に、通電フォーミング処理における切れ
残りを検査するための半選択電流の計測を行うことによ
り、表示パネルの品質の均一性を向上させることを目的
としている。尚、本実施の形態２での各判定基準として
設けた値は特にこの実施の形態に限定されるものではな
く、表示パネルの仕様によって各種設定値を設けること
が必要である。特に半選択電流値の設定値については、
パネルのマトリクス配線数によって随時変更する必要が
ある。As described above, according to the second embodiment, the inspection of the matrix-shaped individual element resistance measured after the sealing is performed, and further, the half-selection current for inspecting the uncut portion in the energization forming process. The purpose of the present invention is to improve the uniformity of the quality of the display panel by performing the measurement. It should be noted that the values provided as the respective criteria in the second embodiment are not particularly limited to this embodiment, and it is necessary to provide various setting values according to the specifications of the display panel. In particular, for the set value of the half-selected current value,
It is necessary to change it at any time according to the number of matrix wires of the panel.

【０１１７】又、フォーミング処理後の切れ残りの判定
は、実施の形態２では行方向配線に流れる電流で行った
が、マトリクス配線の構成から、列方向配線側の半選択
電流でも構わない。その場合の判定基準となる半選択電
流の設定値は、行方向配線数に依存するため、そのため
の設定値及び上限値を予め決めておく必要がある。In the second embodiment, the determination of the uncut residue after the forming process is made based on the current flowing in the row direction wiring. However, from the configuration of the matrix wiring, a half selection current on the column direction wiring side may be used. In this case, the set value of the half-selection current, which is used as a criterion, depends on the number of wirings in the row direction.

【０１１８】更に、実施の形態１と同様に、パネルの個
別抵抗の分布評価は、パネル全体を可視化して行うこと
でもよく、その場合には許容範囲ごとに色分けした分布
図を示すことで評価しやすくなる。Further, similarly to the first embodiment, the evaluation of the distribution of the individual resistance of the panel may be performed by visualizing the entire panel. In this case, the distribution is shown by color-coded distribution for each allowable range. Easier to do.

【０１１９】［実施の形態３］次に本発明の実施の形態
３について説明する。Third Embodiment Next, a third embodiment of the present invention will be described.

【０１２０】図１４は、実施の形態３における検査シー
ケンスを示すフローチャートで、前述の図６と共通する
ステップは同じ記号で示している。FIG. 14 is a flowchart showing an inspection sequence according to the third embodiment. Steps common to those in FIG. 6 are denoted by the same reference numerals.

【０１２１】図６と図１４とを比較すると明らかなよう
に、前述の実施の形態１では、ステップＳ４で導電性薄
膜を形成した後、直にステップＳ５で焼成処理を行っ
て、その後で検査素子の選択（Ｓ６）、Ｐｄｏの個別形
状計測（Ｓ７）を実行していたのに対し、この実施の形
態３では、ステップＳ４で導電性薄膜を形成した後、焼
成を行う前に、検査素子を選択して（Ｓ６）、ステップ
Ｓ７でＰｄｏの形状と位置との光学的な検査を行ってい
る点が異なっている。更に、検査判定によっては以後の
プロセスを中止するパネルの選別をも行う。As is apparent from a comparison between FIG. 6 and FIG. 14, in the first embodiment, after forming the conductive thin film in step S4, a baking treatment is immediately performed in step S5, and then the inspection is performed. While element selection (S6) and individual shape measurement of Pdo (S7) were performed, in the third embodiment, after forming the conductive thin film in step S4, before performing firing, the inspection element Is selected (S6), and the optical inspection of the shape and position of Pdo is performed in step S7. Further, depending on the inspection judgment, a panel for which the subsequent process is stopped is selected.

【０１２２】このように、焼成前にＰｄｏの形状検査を
行うことは、表示パネルの作成プロセスとしての初期不
良を低減できるため、表示パネルの歩留まりの向上が期
待できる。As described above, performing the shape inspection of Pdo before firing can reduce the initial failure in the process of manufacturing the display panel, so that the yield of the display panel can be expected to be improved.

【０１２３】つまり、ステップＳ５の焼成プロセスは、
数百度の温度で数十分間パネルを乾燥させ、Ｐｄｏ膜形
成時の吐出時における混合溶液を完全に乾燥させ、加熱
によって導電性膜を形成させるものであるため、素子電
極３，４上でのＰｄｏの密着性がある程度、焼成前より
向上している可能性が高い。そのため、Ｐｄｏの吐出不
良による導電性薄膜の形状変形や、その着弾位置精度、
更にはＰｄｏ内に混入されている異物等があった場合に
は、焼成以後でのＰｄｏの再生判定では、吐出不良個所
の影響を完全に除くことや、焼成後に不良個所のＰｄｏ
部を除去する方法も容易ではない。That is, the firing process in step S5 is as follows:
The panel is dried for several tens of minutes at a temperature of several hundred degrees, the mixed solution is completely dried at the time of discharge when forming the Pdo film, and the conductive film is formed by heating. It is highly probable that the adhesion of Pdo is improved to some extent before firing. Therefore, the deformation of the conductive thin film due to the Pdo ejection failure, the landing position accuracy thereof,
Further, when there is a foreign substance or the like mixed in the Pdo, in the determination of Pdo regeneration after baking, it is possible to completely eliminate the influence of the defective discharge portion, or to determine the Pdo of the defective portion after baking.
The method of removing the part is not easy.

【０１２４】本実施の形態３では、以上のような問題に
対してより改善されたプロセスを行うために、吐出不良
等による初期不良のパネルの選別し、パネル判定プロセ
スによって以後のプロセスを行うか否かの判別を行うこ
とで歩留まりの向上を計っている。In the third embodiment, in order to perform an improved process for the above-described problem, it is necessary to select a panel having an initial failure due to an ejection failure or the like and perform a subsequent process by a panel determination process. By determining whether or not the yield is high, the yield is improved.

【０１２５】以降図１４の検査処理のフローチャートを
参照して本実施の形態４の説明を行う。Hereinafter, the fourth embodiment will be described with reference to the flowchart of the inspection process in FIG.

【０１２６】まずステップＳ１〜Ｓ４は前述の実施の形
態１と同じ素子電極形成とマトリクス配線の作成を示し
ている。本実施の形態４においても配線等で印刷するた
めの基板は青板ガラスを用いている。次に、ステップＳ
４で導電性薄膜形成を行う。ここでも実施の形態１と同
様に導電性膜材料はＰｄｏを用い、その吐出方法もイン
クジェット法で行っている。又、吐出回数も４回とし粒
径を８０〜１００μｍを仕様としている。この吐出に際
しては、ガラス基板６上をインクジェットヘッドが往復
動し、素子電極３，４上の所定の位置でＰｄｏを吐出す
るように制御が行われる。First, steps S1 to S4 show the same formation of the device electrodes and the formation of the matrix wiring as in the first embodiment. Also in the fourth embodiment, a blue plate glass is used as a substrate for printing with wiring or the like. Next, step S
In step 4, a conductive thin film is formed. Here, as in Embodiment 1, Pdo is used as the conductive film material, and the discharging method is also the ink jet method. The number of ejections is set to four and the particle size is set to 80 to 100 μm. At the time of this discharge, control is performed so that the ink jet head reciprocates on the glass substrate 6 and discharges Pdo at predetermined positions on the element electrodes 3 and 4.

【０１２７】次にステップＳ６で、導電性薄膜素子を検
査するための検査素子の選択が行われる。この検査はガ
ラス基板６上に吐出形成されるＰｄｏ膜の位置や、形
状、異物の有無を判定するもので、特に吐出の着弾位置
においては、前述の実施の形態１と同様に、ガラス基板
６上を往復駆動するインクジェットヘッドの位置決めの
誤差、又形状については素子電極上とＰｄｏの濡れ性等
の影響がある。Next, in step S6, a test element for testing the conductive thin film element is selected. In this inspection, the position, shape, and presence or absence of foreign matter of the Pdo film formed on the glass substrate 6 are determined. In particular, at the discharge landing position, as in the first embodiment, the glass substrate 6 is formed. The positioning error and the shape of the ink jet head that is reciprocally driven on the upper side are affected by wettability between the element electrode and Pdo.

【０１２８】従って、実施の形態３では、図７の破線部
で示された一番外枠に該当する素子部の検査でもよく、
或いは、任意の領域や全域による検査を選択してもよ
い。Therefore, in the third embodiment, the inspection of the element portion corresponding to the outermost frame shown by the broken line in FIG.
Alternatively, an inspection based on an arbitrary region or the entire region may be selected.

【０１２９】そしてステップＳ７で、Ｐｄｏの検査が行
われる。この検査方法及びその方式については前述の実
施の形態１と同様な方式を用いて行うことができ、例え
ば光学的な検知方法でＣＣＤを用いた画像処理を行うこ
とにより、検査時間の短縮化及び自動化を図ってもよ
い。Then, in step S7, an inspection of Pdo is performed. This inspection method and its method can be performed using the same method as in the first embodiment. For example, by performing image processing using a CCD by an optical detection method, the inspection time can be reduced and It may be automated.

【０１３０】次にステップＳ８に進み、この表示パネル
の検査結果に伴うパネルの良否判定を行う。このパネル
の良否判定の基準は、基本的には実施の形態１に沿った
ものでよく、Ｐｄｏの着弾位置ずれであるΔＬの測定で
は、計測された値が設定値からの誤差±３０％を許容値
として、その許容値から外れた素子が全体の５０％以上
を超えるパネルについてはＮＧパネルとしてプロセスを
中止すると判断される。この着弾位置誤差±３０％は、
Ｐｄｏが素子電極３，４と接触するほぼ限界値であり、
これ以上の着弾誤差は素子電極３，４との接触不良が起
きる。Then, the process proceeds to a step S8, wherein the quality of the panel according to the inspection result of the display panel is determined. The criterion for judging the quality of the panel may be basically the same as that in the first embodiment. In the measurement of ΔL, which is the displacement of the landing position of Pdo, the measured value has an error of ± 30% from the set value. As an allowable value, it is determined that the process is stopped as an NG panel for a panel in which elements out of the allowable value exceed 50% or more of the entire panel. This landing position error ± 30%
Pdo is almost the limit value of contact with the device electrodes 3 and 4,
A landing error greater than this will result in poor contact with the element electrodes 3 and 4.

【０１３１】又、Ｐｄｏのドット径Ｄについても、設定
ドット径が約９０μｍとされている。従って、例えばガ
ラス基板６上での素子電極３，４とＰｄｏの濡れ性のば
らつきによってＰｄｏの溶媒が素子電極上を流れ、明ら
かに行、列のいずれかの素子電極上からはみ出たものが
検知された時、その個数が検査対象の３０％以上存在す
るパネルでは、プロセスを中止するものとしている。逆
に、素子電極３，４上でのＰｄｏのドット径が縮小して
しまう場合に関しては、設定ドット径に対し、−３０％
以上のものが全体の５０％以上占める場合にはプロセス
を中止する。Also, the dot diameter D of Pdo is set to about 90 μm. Therefore, for example, the Pdo solvent flows on the device electrode due to the variation in wettability between the device electrodes 3 and 4 and the Pdo on the glass substrate 6, and it is detected that the solvent protrudes from any one of the row and column device electrodes. At that time, if the number of panels to be inspected is 30% or more, the process is stopped. Conversely, when the dot diameter of Pdo on the element electrodes 3 and 4 is reduced, the dot diameter is -30% with respect to the set dot diameter.
If the above occupies 50% or more of the whole, the process is stopped.

【０１３２】上記Ｐｄｏの素子電極３，４上からのはみ
出しでは、Ｐｄｏの膜圧が実質的に薄くなり、素子抵抗
値が高くなる可能性がある。又ドット径の縮小に関して
は素子電極３，４との接触不良の原因にもなりうる。When the Pdo protrudes from the device electrodes 3 and 4, the film pressure of the Pdo becomes substantially thin and the device resistance may increase. Further, the reduction of the dot diameter may cause a poor contact with the element electrodes 3 and 4.

【０１３３】以上より、いずれの場合も上記許容値内の
パネルである場合には、次のプロセスに進められる。As described above, in any case, if the panel is within the above allowable value, the process proceeds to the next process.

【０１３４】又、上記の許容値は固定値として設定され
るべきものではなく、パネルの状況によっても変更する
ことは可能である。The above-mentioned allowable value is not to be set as a fixed value, but can be changed depending on the condition of the panel.

【０１３５】又異物の混入検査に関しては、定量的な検
査が難しいため、検査時でのオペレータの判断によると
ころが多いと思われることから、異物の量及び大きさ等
を目安にして、ＮＧか否かの判断を行うことになる。[0135] In addition, since it is difficult to quantitatively inspect foreign matter contamination, it is considered that there is a lot of judgment by the operator at the time of the inspection. Will be determined.

【０１３６】そして、次にステップＳ５に進み、Ｐｄｏ
吐出時に混合された溶媒を蒸発、乾燥、加熱の焼成が行
われる。この場合の焼成条件は前述の実施の形態１と同
様である。Then, the process proceeds to a step S5, wherein the Pdo
The solvent mixed at the time of ejection is evaporated, dried, and fired by heating. The firing conditions in this case are the same as in the first embodiment.

【０１３７】次にステップＳ９に進み、計測パネルの優
先順位の判定を行うために、実施の形態１と同様に、そ
の基準を次の様に設定した。まず、許容値に対して仕様
以内であるＰｄｏの素子が全体の５０〜８０％のパネル
については次の検査の検査優先順位を第１とし、第２番
目には８１％以上の仕様を達成しているパネルとした。
この優先順位と許容値との設定の決定理由は、表示パネ
ルを完成させる上で最も不安定要素が多いものから次の
検査を行い、作成プロセスを効率的かつ歩留まりの向上
をあげる点にある。Next, proceeding to step S9, the criteria are set as follows in the same manner as in the first embodiment in order to determine the priority of the measurement panel. First, the panel having 50% to 80% of the Pdo elements within the specification with respect to the allowable value has the first inspection priority in the next inspection, and the second has achieved the specification of 81% or more in the second inspection. Panel.
The reason for determining the setting of the priority order and the allowable value is that the next inspection is performed from the most unstable element in completing the display panel, and the production process is performed efficiently and the yield is improved.

【０１３８】次に第２のステップとして、本実施の形態
３では、ステップＳ１０の個別抵抗測定が行われる。本
実施の形態３でのＰｄｏの素子抵抗値は約４ｋΩとされ
ている。この素子抵抗の計測方法と算出方法も実施の形
態１と同様であるため、その詳細な説明は省略する。
又、ステップＳ１０で、個別抵抗を計測するパネルの順
番は、ステップＳ８での計測パネル優先順位判定に基づ
く。次にステップＳ１１に進み、その計測された個別素
子抵抗値に対してパネルの良否が判定される。このステ
ップＳ１１におけるパネル判定も、予め設定された値
（抵抗値４ｋΩ）に対して、許容値外の素子が全体の何
％を占めるかに基づいて行われる。Next, as a second step, in the third embodiment, the individual resistance measurement in step S10 is performed. The element resistance value of Pdo in the third embodiment is about 4 kΩ. The method for measuring and calculating the element resistance is the same as that in the first embodiment, and therefore, detailed description thereof is omitted.
In addition, the order of the panels for measuring the individual resistance in step S10 is based on the measurement panel priority determination in step S8. Next, the process proceeds to step S11, where the quality of the panel is determined based on the measured individual element resistance value. The panel determination in step S11 is also performed based on what percentage of the total of the elements outside the allowable value with respect to the preset value (resistance value 4 kΩ).

【０１３９】これらも前述の実施の形態１と同様に、例
えば計測されたパネルの個別抵抗値のヒストグラムを算
出して判定してもよい。そして第３のステップとして、
ステップＳ１２で、ステップＳ１４の封着パネル工程に
移行できるパネルであるか、或いは再度Ｐｄｏ膜を形成
する必要があるパネルであるのかを判定する再生プロセ
スへの投入の要否判断が、実施の形態１と同様に行われ
る。再生プロセスが必要と判断されたパネルは、ステッ
プＳ１３において、再生個所Ｐｄｏ膜の形成工程によっ
て、形成されるべき素子部に再度ｐｄｏが吐出される。
本実施の形態３においても、再生プロセスに投入するか
否かの判断は、個別抵抗値４ｋΩとしたときに、許容値
±１０％を超える個別抵抗値が全体の５０％以上を占め
る場合には再生プロセスに進むものとし、更に上限値と
して±３０％以上の個別抵抗値が全体の５０％以上を占
める場合は、再生プロセスへの投入は中止することとし
た。In the same manner as in the first embodiment, the determination may be made by calculating a histogram of the measured individual resistance values of the panel, for example. And as a third step,
In the step S12, it is determined whether or not the panel needs to be put into the regeneration process to determine whether the panel can be shifted to the sealing panel step in the step S14 or whether the panel needs to be formed with a Pdo film again. This is performed in the same manner as 1. In step S13, in the panel for which it is determined that the regenerating process is necessary, pdo is discharged again to the element portion to be formed in the regenerating portion Pdo film forming step.
Also in the third embodiment, the determination as to whether or not to enter the reproduction process is made when the individual resistance value exceeding the allowable value ± 10% occupies 50% or more of the whole when the individual resistance value is 4 kΩ. It is assumed that the process proceeds to the regeneration process, and when the individual resistance value of ± 30% or more occupies 50% or more of the whole as an upper limit value, the supply to the regeneration process is stopped.

【０１４０】こうしてステップＳ１３で、Ｐｄｏの再生
形成を行ったパネルは、再度ステップＳ６のＰｄｏ検査
工程を行うこととなる。The panel on which the Pdo has been reproduced and formed in step S13 is subjected to the Pdo inspection step in step S6 again.

【０１４１】以上説明したように本実施の形態３によれ
ば、基板上に形成されるＰｄｏ膜の形状、位置、異物の
検査を焼成工程前に行うことで、パネルの品質の向上
や、それ以降のパネル作成プロセスでの歩留まりの向上
が期待できる。尚、パネルの個別抵抗の分布評価は、前
述のヒストグラム以外の方法を用いてもよく、例えば抵
抗分布を可視化するなどして評価してもよい。As described above, according to the third embodiment, the inspection of the shape, position, and foreign matter of the Pdo film formed on the substrate is performed before the firing step, so that the panel quality can be improved. The yield can be expected to improve in the subsequent panel creation process. The individual resistance distribution of the panel may be evaluated using a method other than the above-described histogram, for example, by visualizing the resistance distribution.

【０１４２】［実施の形態４］次に本発明の実施の形態
４について説明する。[Fourth Embodiment] Next, a fourth embodiment of the present invention will be described.

【０１４３】図１５は、本実施の形態４における検査シ
ーケンスを示すフローチャートで、前述のフローチャー
トと共通する処理は同じ符号で示している。FIG. 15 is a flowchart showing an inspection sequence according to the fourth embodiment, and processes common to the above-mentioned flowchart are denoted by the same reference numerals.

【０１４４】この実施の形態４での検査処理は、実施の
形態１と異なる点として、第１ステップの形状検査工程
が導電性薄膜を形成した後、ステップＳ５の焼成前にＰ
ｄｏの形状と位置と異物の検査を行い、更にこの検査判
定（Ｓ８）によって再度Ｐｄｏの再生プロセスへの投入
を判断する第３ステップを実施する点にある。The inspection process of the fourth embodiment is different from that of the first embodiment in that the shape inspection process of the first step forms the conductive thin film and then performs the P inspection before firing in step S5.
The point is to inspect the shape and position of the do and foreign matter, and to execute the third step of again judging whether to enter the Pdo into the regeneration process by this inspection judgment (S8).

【０１４５】前述の実施の形態１に対して、ステップＳ
５の焼成処理前に、ステップＳ７でＰｄｏの形状検査を
行うことは、前述の実施の形態３と同様に、表示装置の
作成プロセスとしての初期不良を低減でき、これ以降の
パネルの歩留まりの向上が期待できる。尚、ステップＳ
５における焼成プロセスは、前述の実施の形態３でも記
述したように、素子電極３，４上でのＰｄｏの密着性が
ある程度焼成前より向上している可能性が高い。そのた
め、吐出不良による形状変形や、着弾位置精度、更には
Ｐｄｏ内に混入されている異物等があった場合に、焼成
以後でのＰｄｏの再生プロセスでは、吐出不良個所の影
響を完全に除くことが容易でなく、更には焼成後に不良
個所のＰｄｏ部を除去する方法も容易ではない。Step S is different from that of the first embodiment.
Performing the shape inspection of Pdo in step S7 before the baking process of step 5 can reduce initial failures in the process of manufacturing the display device and improve the yield of panels thereafter, as in the third embodiment. Can be expected. Step S
In the firing process in 5, as described in the third embodiment, it is highly possible that the adhesion of Pdo on the device electrodes 3 and 4 is somewhat improved compared to before firing. Therefore, in the case of shape deformation due to ejection failure, landing position accuracy, and foreign matter mixed in Pdo, in the process of regenerating Pdo after firing, completely remove the influence of the ejection failure location. However, it is not easy to remove the Pdo portion at the defective portion after firing.

【０１４６】本実施の形態４では、以上のような問題に
対してより改善されたプロセスを行うために、吐出不良
等による初期不良のパネルの選別を検査し、パネル判定
処理によって第３ステップであるＰｄｏの再生プロセス
を行っている。In the fourth embodiment, in order to carry out a process more improved against the above-described problems, the selection of the panel having an initial failure due to a discharge failure or the like is inspected, and the panel determination process performs the third step. A Pdo playback process is being performed.

【０１４７】以降、図１５に示す検査処理を示すフロー
チャートを参照して本実施の形態４の動作を説明する。Hereinafter, the operation of the fourth embodiment will be described with reference to the flowchart showing the inspection processing shown in FIG.

【０１４８】まずステップＳ１〜Ｓ４は、実施の形態
１，３と同様であり、素子電極形成とマトリクス配線の
作成を示している。実施の形態４においても配線等で印
刷するための基板は青板ガラスを用いている。ステップ
Ｓ４で導電性薄膜形成を行う場合、前述の実施の形態３
と同様に、導電性膜材料はＰｄｏを用い、その吐出方法
もインクジェット法で行っており、その吐出回数及び吐
出制御等も実施の形態３と同じである。First, steps S1 to S4 are the same as those in the first and third embodiments, and show formation of element electrodes and creation of matrix wiring. Also in the fourth embodiment, a blue plate glass is used as a substrate for printing with wiring or the like. In the case where the conductive thin film is formed in step S4, the third embodiment is used.
Similarly to the above, Pdo is used as the conductive film material, and the ejection method is also the ink jet method. The number of ejections and the ejection control are the same as those in the third embodiment.

【０１４９】次にステップＳ６で、導電性薄膜素子を検
査するための検査素子選択が行われる。この検査はガラ
ス基板上に吐出形成されるＰｄｏ膜の位置や、形状、異
物の有無を行う判定するもので、特に吐出の着弾位置に
おいては、前述の実施の形態３と同様に、ガラス基板６
上を往復動するインクジェットヘッドの位置決めの誤
差、又形状については素子電極３，４とＰｄｏの濡れ性
等の影響がある。Next, in step S6, an inspection element for inspecting the conductive thin film element is selected. In this inspection, the position, shape, and presence or absence of a foreign substance of the Pdo film formed on the glass substrate are determined. In particular, at the discharge landing position, the glass substrate 6 is formed in the same manner as in the third embodiment.
The positioning error and the shape of the ink jet head that reciprocates upward are affected by the wettability of the element electrodes 3 and 4 and Pdo.

【０１５０】従って本実施の形態４でも、素子部の検査
は、図７の破線部で示された領域の一番外枠でもよく、
或いは任意の領域や、全域による検査を選択してもよ
い。Therefore, also in the fourth embodiment, the inspection of the element portion may be performed on the outermost frame of the region shown by the broken line in FIG.
Alternatively, an inspection in an arbitrary region or an entire region may be selected.

【０１５１】次にステップＳ７でＰｄｏの検査が行われ
る。この検査方法及びその方式については、前述の実施
の形態１，３と同様な方式を用いて行うことができ、こ
こでは光学的な検知方法で、ＣＣＤを用いた画像処理を
行い、検査時間の短縮化及び自動化を行ってもよい。Next, at step S7, the inspection of Pdo is performed. This inspection method and its method can be performed using the same method as in the first and third embodiments. Here, image processing using a CCD is performed by an optical detection method, and the inspection time is reduced. Shortening and automation may be performed.

【０１５２】次にステップＳ８に進み、検査結果に伴う
パネルの良否判定を行う。このパネルの良否判定の基準
は、基本的には前述の実施の形態１に沿ったものでよ
く、Ｐｄｏの着弾位置ずれであるΔＬと、Ｐｄｏのドッ
ト径Ｄ、更に吐出されたＰｄｏ膜上での異物の有無が検
査される。この位置ずれΔＬとドット径Ｄの検査結果に
より、設定値に対して±１０％以内の精度である素子が
全体の５０％以上であれば、そのままステップＳ５の焼
成処理に進み、上記以上のばらつきを持つ場合にはステ
ップＳ１２に進み、再生プロセスに投入するか否かを判
断する。Then, the process proceeds to a step S8, wherein the quality of the panel according to the inspection result is determined. The criterion for judging the quality of the panel may be basically the same as that of the first embodiment, and is based on ΔL which is the displacement of the landing position of Pdo, the dot diameter D of Pdo, and on the discharged Pdo film. The presence of foreign matter is inspected. As a result of the inspection of the displacement ΔL and the dot diameter D, if the element having an accuracy within ± 10% with respect to the set value is 50% or more of the whole, the process directly proceeds to the baking process in step S5, and the variation more than the above If there is, the process proceeds to step S12, and it is determined whether or not to enter the reproduction process.

【０１５３】このステップＳ１２の再生プロセスに投入
するか否かの判断では、Ｐｄｏの再吐出よって作成プロ
セスに投入するのか、それともその時点でプロセスを中
止するのかを判断する。In the determination as to whether or not to enter the reproduction process in step S12, it is determined whether to enter the production process by re-discharging Pdo or to stop the process at that time.

【０１５４】本実施の形態４では、その判断基準を次の
ようにした。ΔＬ及びドット径Ｄの各々設定値に対して
±３０％以上の誤差が検査対象全体の５０％を超えるも
のについては、以後のパネル再生を行なっても歩留まり
の向上等が望めないと判断しプロセスを中止することと
した。ここで、±３０％の値は、位置ずれΔＬについて
は、Ｐｄｏと素子電極と接触する限界値であり、又ドッ
ト径Ｄについては、素子電極との接触や素子抵抗の上昇
等を考慮した時に値から決定されたものである。In the fourth embodiment, the criterion is as follows. If the error of ± 30% or more with respect to each of the set values of ΔL and the dot diameter D exceeds 50% of the whole inspection object, it is determined that the improvement of the yield cannot be expected even if the subsequent panel reproduction is performed. Was canceled. Here, the value of ± 30% is the limit value of the displacement ΔL, which is the limit value at which Pdo contacts the element electrode, and the dot diameter D is the value when the contact with the element electrode and the increase of the element resistance are considered. It is determined from the value.

【０１５５】次にステップＳ１３でのＰｄｏ再生プロセ
スについて説明する。本実施の形態４では、再生プロセ
スとして、検査によって異常値と判断された導電膜上に
導電性膜の原材料を含む混合液体を再度インクジェット
によって吐出形成する場合と、異常とされた膜を一旦除
去し、再度吐出形成する方法とがある。Next, the Pdo reproduction process in step S13 will be described. In the fourth embodiment, as a regeneration process, a mixed liquid containing a raw material of a conductive film is ejected and formed again by inkjet on a conductive film determined to be an abnormal value by inspection, and a film that has been abnormal is once removed. Then, there is a method of performing ejection formation again.

【０１５６】ここでＰｄｏ膜の除去としてはいくつかの
方法が考えられる。例えば一つには、物理的に除去する
方法として、先端にシリコンゴム等の柔らかい付着性の
あるものを付けた細いロッドを導電性膜に押し付けて取
り除く方法がある。この際、導電性膜の付着性を低下さ
せるために水素等で暴露し還元作用を及ぼすことも可能
である。又一つには、水或いは有機溶媒等の溶媒をイン
クジェット法によって吐出して膜を溶解、希釈して広げ
る方法である。但し、溶媒の広がる範囲は隣接する素子
の位置まで及んではいけないが、隣接する素子間隔に或
程度の余裕があり、これを乾燥、加熱処理した時に微粒
子が拡散した状態になり、導電性をほとんど示さない程
度まで広げる場合にはこの方法が簡単である。Here, there are several methods for removing the Pdo film. For example, as one of the methods of physically removing, there is a method in which a thin rod having a tip attached with a soft adhesive material such as silicon rubber is pressed against a conductive film to remove the rod. At this time, in order to reduce the adhesion of the conductive film, it is possible to exert a reducing action by exposing the conductive film to hydrogen or the like. In another method, a solvent such as water or an organic solvent is discharged by an inkjet method to dissolve, dilute, and spread the film. However, the range in which the solvent spreads must not extend to the position of the adjacent element, but there is some margin between the adjacent elements, and when this is dried and heat-treated, the fine particles are diffused and the conductivity is reduced. This method is simple when expanding to a degree that is hardly shown.

【０１５７】又別の方法として上述と同様な方法で膜を
溶媒で希釈した後に図１６で示した様に溶媒ごと吸引し
て除去する方法がある。As another method, there is a method in which the film is diluted with a solvent in the same manner as described above, and then the solvent is removed by suction as shown in FIG.

【０１５８】図１６の２５は溶解されたＰｄｏ膜を示
し、２６は吸引機で、この場合の吸引方法としては、図
１６（ａ）〜（ｃ）で示す様に、ロッド２６の先端にス
ポンジ状の多孔質の樹脂を取り付けて押し当てて溶媒を
吸収する方法、或いは注射針やチューブ等を用いて吸着
する方法等がある。この様にしてＰｄｏ膜を溶解した液
を除去すると図１６（ｃ）に示す様に元の状態となり、
再度Ｐｄｏの吐出を行なうことにより、導電膜の再生が
可能となる。In FIG. 16, reference numeral 25 denotes a dissolved Pdo film, and reference numeral 26 denotes a suction device. In this case, as a suction method, a sponge is attached to the tip of the rod 26 as shown in FIGS. There is a method in which a porous resin is attached and pressed to absorb the solvent, or a method in which the resin is absorbed using an injection needle, a tube, or the like. When the solution in which the Pdo film is dissolved is removed in this manner, the original state is obtained as shown in FIG.
By discharging Pdo again, the conductive film can be regenerated.

【０１５９】以上説明したように、再生プロセスによる
Ｐｄｏの形成方法を述べた。又、再生プロセスに投入す
るか否かの判断で設定している許容値は、固定値として
設定されるべきものではなく、パネルの状況によって適
宜変更することが可能である。As described above, the method of forming Pdo by the reproduction process has been described. Also, the allowable value set in the determination as to whether or not to enter the reproduction process should not be set as a fixed value, but can be changed as appropriate depending on the state of the panel.

【０１６０】また異物の混入検査に関しては、定量的な
検査が難しいため、異物の量及び大きさ等を目安にし
て、オペレータによりＮＧか否かの判断を行ってもよ
い。[0160] In addition, since it is difficult to quantitatively inspect foreign matter contamination, the operator may determine whether or not the substance is NG based on the amount and size of the foreign matter.

【０１６１】次にステップＳ５において、Ｐｄｏ吐出時
に混合された溶媒を蒸発、乾燥、加熱の焼成が行われ
る。この焼成条件は実施の形態１と同様である。Next, in step S5, the solvent mixed at the time of discharging the Pdo is evaporated, dried, and fired by heating. The firing conditions are the same as in the first embodiment.

【０１６２】このステップＳ５における焼成後、ステッ
プＳ９で計測パネルの優先順位の判定を行う。この判定
基準は、前述の実施の形態１，３と同様とした。本実施
の形態４においても、この優先順位と許容値との設定の
決定理由は、表示パネルを完成させる上で、最も不安定
要素が多いものから次の検査を行い、作成プロセスを効
率的に、かつ歩留まりの向上をあげる点にある。After firing in step S5, the priority order of the measurement panels is determined in step S9. This criterion was the same as in the first and third embodiments. Also in the fourth embodiment, the reason for determining the setting of the priority and the allowable value is as follows. In order to complete the display panel, the next inspection is performed from the one having the most unstable elements, and the creation process is efficiently performed. And increase the yield.

【０１６３】次に第２のステップとして、本実施の形態
４でも、ステップＳ１０の個別抵抗測定が行われる。こ
こでＰｄｏの素子抵抗値は約４ｋΩとされている。素子
抵抗の計測方法と算出方法は、前述の実施の形態１と同
様であるため、その詳細な説明は省略する。又個別抵抗
を計測するパネルの順番は、ステップＳ９で決定したパ
ネルの優先順位判定に基づく。次にステップＳ１１に進
み、計測された個別素子抵抗値に対して、再度、パネル
の良否判定が行われる。このパネル良否判定では、ステ
ップＳ６のＰｄｏの検査素子の選択が、パネル内の一部
分を選択して検査を行なった時に、検査対象外の素子に
対してはチェックがかけられないことから、再度個別抵
抗を計測した後に、全素子を含めた検査判定を行なうこ
ととしている。そして、この検査判定は、設定された値
（抵抗値４ｋΩ）に対して許容値外の素子が全体の何％
を占めるかに基づいて行われる。これらも前述の実施の
形態１と同様にして、例えば計測されたパネルの個別抵
抗値のヒストグラムを算出して判定してもよい。個別抵
抗計測値の上限値として、設定値±３０％以上の誤差を
持つ個別抵抗値が全体の５０％以上を占める場合につい
ては、その時点でプロセスを中止することとした。この
上限値の設定は、フォーミング時で各素子ごとに均一な
亀裂を形成し、切れ残り等を極力無くすために設定した
値であって、特にこの実施の形態の値に限定されるもの
ではない。Next, as a second step, also in the fourth embodiment, the individual resistance measurement in step S10 is performed. Here, the element resistance value of Pdo is about 4 kΩ. The method for measuring and calculating the element resistance is the same as that in the first embodiment, and a detailed description thereof will be omitted. The order of the panels for measuring the individual resistance is based on the panel priority determination determined in step S9. Next, the process proceeds to step S11, in which the panel is judged again for the measured individual element resistance value. In this panel pass / fail determination, the selection of the Pdo test element in step S6 is not performed when a part of the panel is selected and the test is performed. After measuring the resistance, the inspection and determination including all the elements are performed. In this inspection judgment, what percentage of the total value of elements outside the allowable value with respect to the set value (resistance value 4 kΩ)
This is done based on whether it occupies. These may also be determined by calculating, for example, a histogram of the measured individual resistance values of the panel in the same manner as in the first embodiment. If the individual resistance value having an error of not less than the set value ± 30% occupies 50% or more of the whole as the upper limit value of the individual resistance measurement value, the process is stopped at that point. The setting of the upper limit value is a value set in order to form a uniform crack for each element at the time of forming, and to minimize uncut portions and the like, and is not particularly limited to the value of this embodiment. .

【０１６４】又、パネルの個別抵抗の分布評価は、ヒス
トグラム以外の方法を用いてもよく、その抵抗分布を可
視化するなどして評価してもよい。The distribution of the individual resistance of the panel may be evaluated by using a method other than the histogram, or by visualizing the resistance distribution.

【０１６５】以上説明したように本実施の形態４によれ
ば、基板上にマトリクス状に形成されるＰｄｏ膜の形
状、位置、異物の検査を焼成工程前に行い、更に、その
検査結果に基づいて、Ｐｄｏの再生形成プロセスを行な
うことにより、パネルの品質の向上や、それ以降のパネ
ル作成プロセスでの歩留まりの向上が期待できる。As described above, according to the fourth embodiment, the shape, position, and foreign substances of the Pdo film formed in a matrix on the substrate are inspected before the firing step, and further, based on the inspection results. By performing the Pdo reproduction forming process, it is expected that the quality of the panel is improved and the yield in the subsequent panel forming process is improved.

【０１６６】以上説明したように本実施の形態によれ
ば、 （１）表示パネルの作製工程で、パネルの品質を向上さ
せると共に、マトリクス素子の均一性を向上させること
が可能となる。 （２）第１ステップ、第２ステップでの検査システムに
よって導電膜形成時での不良の判別ができることから、
プロセス全体での歩留まりの向上が期待できる。またパ
ネルの作製コストの低減になる。 （３）焼成前にＰｄｏの素子検査を行うことで、Ｐｄｏ
膜の再形成を容易に行なうとができる。As described above, according to the present embodiment, (1) it is possible to improve the quality of the panel and the uniformity of the matrix element in the process of manufacturing the display panel. (2) Since the inspection system in the first step and the second step can determine a defect in forming the conductive film,
The yield can be expected to improve in the entire process. Further, the manufacturing cost of the panel is reduced. (3) By performing a Pdo device inspection before firing, the Pdo
The film can be easily re-formed.

【０１６７】[0167]

【発明の効果】以上説明したように本発明によれば、電
子源基板の製造途中で、その導電性薄膜や、素子の特性
を検査して、電子源の良否を判定することができる。As described above, according to the present invention, the quality of the electron source can be determined by inspecting the characteristics of the conductive thin film and the element during the manufacture of the electron source substrate.

【０１６８】また本発明によれば、電子源基板の各素子
の導電性膜の形状や位置を計測して所定の範囲内にある
かどうかを調べ、その基準に達っしていない導電性薄膜
の再生処理を行うことができる。Further, according to the present invention, the shape and position of the conductive film of each element of the electron source substrate are measured to determine whether or not they are within a predetermined range, and the conductive thin film which does not meet the standard is measured. Can be performed.

【０１６９】また本発明によれば、各素子に対応する薄
膜の抵抗値を求め、それらが基準内である電子源基板を
フォーミングし、その後、所定電圧を印加した際に各素
子を流れる電流値を求めて電子源基板の良否を判定し、
また曽於再生処理を実行できるという効果がある。Further, according to the present invention, the resistance values of the thin films corresponding to the respective elements are obtained, the electron source substrate on which the resistance values are within the standard is formed, and then the current value flowing through the respective elements when a predetermined voltage is applied. To determine the quality of the electron source substrate,
In addition, there is an effect that soo reproduction processing can be executed.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態に係るマトリクス状に配列
された表面伝導型放出素子の平面図である。FIG. 1 is a plan view of surface conduction electron-emitting devices arranged in a matrix according to an embodiment of the present invention.

【図２】図１のＡ−Ａ’断面図である。FIG. 2 is a sectional view taken along line A-A 'of FIG.

【図３】本実施の形態に係る表面伝導型放出素子の断面
図である。FIG. 3 is a cross-sectional view of the surface conduction electron-emitting device according to the present embodiment.

【図４】導電性薄膜のギャップ中心からのずれ量とその
抵抗値との関係を示すグラフ図である。FIG. 4 is a graph showing a relationship between a shift amount of a conductive thin film from a gap center and a resistance value thereof.

【図５】本実施の形態に係る表面伝導型放出素子の素子
電流特性を示すグラフ図である。FIG. 5 is a graph showing device current characteristics of the surface conduction electron-emitting device according to the present embodiment.

【図６】本発明の実施の形態１に係る検査処理を示すフ
ローチャートである。FIG. 6 is a flowchart showing an inspection process according to the first embodiment of the present invention.

【図７】本実施の形態に係るＰｄｏ膜の検査結果例を示
す図である。FIG. 7 is a view showing an example of an inspection result of a Pdo film according to the present embodiment.

【図８】本実施の形態に係るＰｄｏ膜の形状検査結果を
示すヒストグラム例を示す図である。FIG. 8 is a diagram showing an example of a histogram showing a shape inspection result of a Pdo film according to the present embodiment.

【図９】本実施の形態に係るＰｄｏ膜の個別抵抗の計測
方法を説明する図である。FIG. 9 is a diagram illustrating a method for measuring the individual resistance of the Pdo film according to the present embodiment.

【図１０】本実施の形態に係るＰｄｏ膜の個別抵抗の検
査結果を示すヒストグラム例を示す図である。FIG. 10 is a diagram showing an example of a histogram showing an inspection result of an individual resistance of a Pdo film according to the present embodiment.

【図１１】本発明の実施の形態２に係る検査処理を示す
フローチャートである。FIG. 11 is a flowchart showing an inspection process according to the second embodiment of the present invention.

【図１２】本実施の形態に係る表示パネルの一部を切り
欠いて示す斜視図である。FIG. 12 is a perspective view showing the display panel according to the present embodiment with a part thereof cut away.

【図１３】本実施の形態２に係る半選択電流及び個別素
子特性の計測を説明する模式図である。FIG. 13 is a schematic diagram illustrating measurement of a half-selected current and individual element characteristics according to the second embodiment.

【図１４】本発明の実施の形態３に係る検査処理を示す
フローチャートである。FIG. 14 is a flowchart showing an inspection process according to the third embodiment of the present invention.

【図１５】本発明の実施の形態４に係る検査処理を示す
フローチャートである。FIG. 15 is a flowchart showing an inspection process according to Embodiment 4 of the present invention.

【図１６】本実施の形態４におけるＰｄｏ膜の吸引方法
を説明する模式図である。FIG. 16 is a schematic diagram for explaining a method of sucking a Pdo film in the fourth embodiment.

【図１７】従来知られた表面伝導型放出素子の一例を示
す図である。FIG. 17 is a view showing an example of a conventionally known surface conduction electron-emitting device.

【図１８】本発明の課題が発生した電子放出素子の配線
方法を説明する図である。FIG. 18 is a diagram illustrating a wiring method of an electron-emitting device in which the problem of the present invention has occurred.

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】 複数の電子放出素子である表面伝導型放
出素子をマトリクス状に配置し、表示パネルを作製する
プロセスの製造検査装置であって、 表示パネル内で検査を行う素子を選択する選択手段と、 前記選択手段により選択された素子に対して導電性膜の
形状或いは位置を計測する第１計測手段と、 前記第１計測手段による計測結果が所定範囲内にあるか
否を判定する第１判定手段と、 前記第１判定手段の結果を基に、前記マトリクス状に配
置された各々の導電膜の抵抗値を計測する第２計測手段
と、 前記第２計測手段により計測された抵抗値が所定範囲内
にあるか否かを判定する第２判定手段と、 前記第１及び第２判定手段により前記所定範囲から外れ
ていると判定された素子に対して再度導電膜の形成を行
なうか否かの判断をする再生判定手段と、を有すること
を特徴とする製造検査装置。1. A manufacturing inspection apparatus for a process of manufacturing a display panel by arranging a plurality of surface conduction electron-emitting elements, which are electron-emitting elements, in a matrix, and selecting an element to be inspected in the display panel. Means, a first measuring means for measuring the shape or position of the conductive film with respect to the element selected by the selecting means, and a first judging means for judging whether or not the measurement result by the first measuring means is within a predetermined range. 1 determination means, second measurement means for measuring the resistance value of each conductive film arranged in the matrix based on the result of the first determination means, and resistance value measured by the second measurement means A second determining means for determining whether or not is within a predetermined range; and forming a conductive film again on an element determined to be out of the predetermined range by the first and second determining means. Make a decision And a reproduction determining unit. 【請求項２】 前記第１判別手段は、前記複数の導電性
膜のそれぞれの位置及び形状の分散を求め、前記分散が
所定範囲内である基板を前記第２計測手段により計測す
るようにしたことを特徴とする請求項１に記載の製造検
査装置。2. The method according to claim 1, wherein the first determining unit obtains a variance of the positions and shapes of the plurality of conductive films, and measures the substrate having the variance within a predetermined range by the second measuring unit. The manufacturing inspection apparatus according to claim 1, wherein: 【請求項３】 第２判別手段は、前記複数の導電性膜の
それぞれの抵抗値の分散を求め、前記分散が所定範囲内
にある基板を良品と判定するようにしたことを特徴とす
る請求項１に記載の製造検査装置。3. The method according to claim 2, wherein the second determining unit obtains a variance of resistance values of the plurality of conductive films, and determines a substrate having the variance within a predetermined range as a non-defective product. Item 2. The manufacturing inspection device according to Item 1. 【請求項４】 複数の電子放出素子である表面伝導型放
出素子をマトリクス状に配置し、表示パネルを作製する
プロセスの製造検査装置であって、 前記マトリクス基板上の各々導電性膜の抵抗値を計測す
る抵抗計測手段と、 前記抵抗計測手段により計測された抵抗値の分布が所定
範囲内にあるか否かを判別する第１判別手段と、 前記第１判別手段により前記所定範囲内にあると判別さ
れたマトリクス基板上の導電膜を通電フォーミングする
フォーミング手段と、 前記フォーミング手段によりフォーミングされた素子に
流れる電流を計測する電流計測手段と、 前記電流計測手段により計測された電流値が所定範囲内
にあるか否かを判別する第２判別手段と、 前記第１及び第２判定手段により前記所定範囲から外れ
ていると判定された素子に対して再度フォーミングを行
なうか否かの判断をする再生判定手段と、を有すること
を特徴とする製造検査装置。4. A manufacturing inspection apparatus for a process of manufacturing a display panel by arranging a plurality of surface conduction electron-emitting devices, which are electron-emitting devices, in a matrix, wherein the resistance value of each conductive film on the matrix substrate is Measuring means for measuring the resistance value, first determining means for determining whether or not the distribution of the resistance value measured by the resistance measuring means is within a predetermined range; and being within the predetermined range by the first determining means. Forming means for energizing and forming the conductive film on the matrix substrate determined as being; current measuring means for measuring a current flowing through the element formed by the forming means; and a current value measured by the current measuring means in a predetermined range. A second determining unit that determines whether the element is within the predetermined range, and an element that is determined to be out of the predetermined range by the first and second determining units. And a reproduction determining means for determining whether or not to perform forming again. 【請求項５】 前記第１判別手段は、前記複数の導電性
膜のそれぞれの抵抗値の分散を求め、前記分散が所定範
囲内にある基板を良品と判定するようにしたことを特徴
とする請求項４に記載の製造検査装置。5. The method according to claim 1, wherein the first determination unit obtains a variance of each resistance value of the plurality of conductive films, and determines a substrate having the variance within a predetermined range as a non-defective product. The manufacturing inspection apparatus according to claim 4. 【請求項６】 複数の電子放出素子である表面伝導型放
出素子をマトリクス状に配置し、表示パネルを作製する
プロセスの製造検査方法であって、 表示パネル内で検査を行う素子を選択する選択工程と、 前記選択工程で選択された素子に対して導電性膜の形状
或いは位置を計測する第１計測工程と、 前記第１計測工程での計測結果が所定範囲内にあるか否
を判定する第１判定工程と、 前記第１判定工程の結果を基に前記マトリクス状に配置
された各々の導電膜の抵抗値を計測する第２計測工程
と、 前記第２計測工程で計測された抵抗値が所定範囲内にあ
るか否かを判定する第２判定工程と、 前記第１及び第２判定工程において前記所定範囲から外
れていると判定された素子に対して再度導電膜の形成を
行なうか否かの判断をする再生判定工程と、を有するこ
とを特徴とする製造検査方法。6. A method of manufacturing and inspecting a display panel in which a plurality of surface conduction electron-emitting devices, which are electron-emitting devices, are arranged in a matrix, the method comprising selecting an element to be inspected in the display panel. A first measuring step of measuring a shape or a position of the conductive film with respect to the element selected in the selecting step; and determining whether a measurement result in the first measuring step is within a predetermined range. A first determination step; a second measurement step of measuring a resistance value of each of the conductive films arranged in the matrix based on a result of the first determination step; and a resistance value measured in the second measurement step A second determining step of determining whether or not is within a predetermined range; and forming a conductive film again on an element determined to be out of the predetermined range in the first and second determining steps. Rejuvenation judge who judges whether or not And a manufacturing inspection method. 【請求項７】 前記第１判別工程では、前記複数の導電
性膜のそれぞれの位置及び形状の分散を求め、前記分散
が所定範囲内にある基板を前記第２計測工程により計測
するようにしたことを特徴とする請求項６に記載の製造
検査方法。7. The method according to claim 1, wherein in the first determining step, the dispersion of the position and shape of each of the plurality of conductive films is obtained, and the substrate having the dispersion within a predetermined range is measured by the second measuring step. 7. The manufacturing inspection method according to claim 6, wherein: 【請求項８】 第２判別工程では、前記複数の導電性膜
のそれぞれの抵抗値の分散を求め、前記分散が所定範囲
内にある基板を良品と判定するようにしたことを特徴と
する請求項６に記載の製造検査方法。8. The method according to claim 1, wherein in the second determining step, a variance of each resistance value of the plurality of conductive films is obtained, and a substrate having the variance within a predetermined range is determined as a non-defective product. Item 7. The manufacturing inspection method according to Item 6. 【請求項９】 前記第１及び第２判別工程において、前
記複数の導電性膜のそれぞれの分散を求め、前記分散が
前記所定範囲内にない基板に対して、再度前記導電性膜
を形成する工程を更に有することを特徴とする請求項６
に記載の製造検査方法。9. In the first and second determination steps, a dispersion of each of the plurality of conductive films is obtained, and the conductive film is formed again on a substrate whose dispersion is not within the predetermined range. 7. The method according to claim 6, further comprising a step.
Manufacturing inspection method described in 1. 【請求項１０】 複数の電子放出素子である表面伝導型
放出素子をマトリクス状に基板上に配置して表示パネル
を作製するプロセスの製造検査方法であって、 前記マトリクス状に配置された基板上の各々導電性膜の
抵抗値を計測する抵抗計測工程と、 前記抵抗計測工程で計測された抵抗値の分布が所定範囲
内にあるか否かを判別する第１判別工程と、 前記第１判別工程で前記所定範囲内にあると判別された
前記マトリクス基板上の導電膜を通電フォーミングする
フォーミング工程と、 前記フォーミング工程でフォーミングされた素子に流れ
る電流を計測する電流計測工程と、 前記電流計測工程で計測された電流値が所定範囲内にあ
るか否かを判別する第２判別工程と、 前記第１及び第２判定工程で前記所定範囲から外れてい
ると判定された素子に対して、再度フォーミングを行な
うか否かの判断をする再生判定工程と、を有することを
特徴とする製造検査方法。10. A manufacturing inspection method for a process of manufacturing a display panel by arranging a plurality of surface conduction electron-emitting devices, which are electron-emitting devices, in a matrix on a substrate, wherein the substrate is arranged in a matrix. A resistance measuring step of measuring a resistance value of the conductive film, a first determining step of determining whether or not a distribution of the resistance value measured in the resistance measuring step is within a predetermined range; A forming step of energizing and forming a conductive film on the matrix substrate determined to be within the predetermined range in the step; a current measuring step of measuring a current flowing through the element formed in the forming step; and the current measuring step A second determining step of determining whether or not the current value measured in step is within a predetermined range; and the first and second determining steps determine that the current value is out of the predetermined range. A reproduction determination step of determining whether to perform forming again on the element. 【請求項１１】 前記第１判別工程では、前記複数の導
電性膜のそれぞれの抵抗値の分散を求め、前記分散が所
定範囲内にある基板を良品と判定するようにしたことを
特徴とする請求項１０に記載の製造検査方法。11. The method according to claim 11, wherein, in the first determining step, a variance of the resistance value of each of the plurality of conductive films is obtained, and a substrate having the variance within a predetermined range is determined as a non-defective product. The manufacturing inspection method according to claim 10. 【請求項１２】 前記第２判別工程において前記電流値
が前記所定範囲内にあると判定された場合、各導電膜の
素子に対して再度通電フォーミングを行なう工程を更に
有することを特徴とする請求項１０に記載の製造検査方
法。12. The method according to claim 12, further comprising the step of, when it is determined in said second determining step that said current value is within said predetermined range, performing energization forming again for each conductive film element. Item 11. The manufacturing inspection method according to Item 10.