JP2000269784A - Signal processor - Google Patents
Signal processorInfo
- Publication number
- JP2000269784A JP2000269784A JP11068152A JP6815299A JP2000269784A JP 2000269784 A JP2000269784 A JP 2000269784A JP 11068152 A JP11068152 A JP 11068152A JP 6815299 A JP6815299 A JP 6815299A JP 2000269784 A JP2000269784 A JP 2000269784A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal processing
- signal
- output
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、磁気や光磁気記録
装置などに用いられるデジタル信号処理装置などに適用
する信号処理技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing technique applied to a digital signal processing device used for a magnetic or magneto-optical recording device.
【０００２】[0002]
【従来の技術】例えば特開平７-２６４００４号公報に
開示されるように、低消費電力で安価に動作速度の向上
を実現する場合、信号処理手段をN個設け、動作速度を1
/Nにするという方法が取られる。これにより、要求され
る動作速度が高速になっても信号処理手段をN個設けれ
ば実際に必要となる動作速度は、要求される動作速度の
1/Nであればよく、個々の信号処理手段も一般的なCMOS
回路で実現が容易であり、また、信号処理手段の回路規
模はトータルとしては大きくなるものの消費電力は少な
くなる。2. Description of the Related Art As disclosed in, for example, Japanese Patent Application Laid-Open No. Hei 7-264004, when realizing an inexpensive improvement in operation speed with low power consumption, N signal processing means are provided and the operation speed is reduced to 1
/ N. As a result, even if the required operating speed is increased, the actual required operating speed can be reduced by providing the N signal processing means.
1 / N only, each signal processing means is a general CMOS
It is easy to realize with a circuit, and the circuit scale of the signal processing means is large as a whole, but the power consumption is small.
【０００３】[0003]
【発明が解決しようとする課題】上記公報の中での適用
例として磁気記録装置や光磁気記録装置があげられてい
るが、これらの装置は記録密度が高密度化しており、そ
のための対応手段として記録メディア（例えば磁気ディ
スクや光ディスクなど）を複数のゾーンに分け、それぞ
れで再生のための動作速度を変えている。また、これら
の装置ではデータを再生する場合、データ自体から再生
クロックを抽出して信号処理を行うクロックリカバリと
いう技術が使用されているが、この技術は記録メディア
からデータを読み取り、それを再生しながら、再生クロ
ックの抽出において誤差が少なくなるようにフィードバ
ックをかける必要がある。効果的なフィードバックをか
けるためには信号が入力してから再生クロックを抽出す
るという信号処理はできるだけ処理時間が短い方がよ
い。As an example of application in the above-mentioned publication, a magnetic recording device and a magneto-optical recording device are mentioned. However, these devices have a higher recording density, and A recording medium (for example, a magnetic disk or an optical disk) is divided into a plurality of zones, and the operation speed for reproduction is changed in each of the zones. When reproducing data, these devices use a technology called clock recovery, which extracts a reproduction clock from the data itself and performs signal processing. This technology reads data from a recording medium and reproduces it. However, it is necessary to apply feedback so as to reduce errors in extracting the reproduction clock. In order to provide effective feedback, the signal processing of extracting a reproduction clock after a signal is input should be as short as possible in processing time.
【０００４】本明細書に於いて、レイテンシ時間は、信
号が入力されてその信号を処理した結果が出力されるま
での時間と定義する。またレイテンシ段数は、新しい信
号が入力されてその信号を処理した結果が出力されるま
でのクロック数と定義する。In this specification, the latency time is defined as the time from when a signal is input to when a result of processing the signal is output. The number of latency stages is defined as the number of clocks from when a new signal is input to when a result of processing the signal is output.
【０００５】一般にパイプライン段数を増やせばスルー
プットは向上するが、レイテンシ段数（時間）は大きく
なるため、信号処理がフィードバックループを持つよう
な場合には、その処理性能にとって、レイテンシ時間は
非常に重要な要因である。上記公報に示す従来技術では
信号処理手段の並列化により、スループットは維持した
ままでパイプライン段数を削減している。磁気記録装置
のように動作速度が変化する場合、スループットおよび
レイテンシ時間（レイテンシ段数は変化しない）は動作
速度に比例する。したがって、動作速度に応じてフィー
ドバックループに要する時間が決定されるので、動作速
度が低い場合、フィードバックループに要する時間が長
くかかることになり、フィードバックループ系の安定に
時間がかかり、処理性能に影響を及ぼす。In general, the throughput is improved by increasing the number of pipeline stages, but the number of latency stages (time) is increased. Therefore, when the signal processing has a feedback loop, the latency time is very important for the processing performance. Factors. In the prior art disclosed in the above publication, the number of pipeline stages is reduced while maintaining the throughput by parallelizing the signal processing means. When the operation speed changes as in a magnetic recording device, the throughput and the latency time (the number of latency stages does not change) are proportional to the operation speed. Therefore, since the time required for the feedback loop is determined according to the operation speed, when the operation speed is low, the time required for the feedback loop is long, and it takes time for the feedback loop system to stabilize, thereby affecting the processing performance. Effect.
【０００６】本発明の目的は、従来に比べて動作速度が
低い場合、レイテンシ時間の増加を抑制して処理性能の
向上を実現することが可能な信号処理装置を提供するこ
とである。An object of the present invention is to provide a signal processing device capable of suppressing an increase in latency time and realizing an improvement in processing performance when the operation speed is lower than in the prior art.
【０００７】本発明の他の目的は、並列処理する場合
に、信号処理手段のクロックの位相を反転させること
で、同時スイッチングの確率を低下させ、電源ノイズ
（di/dtノイズ）の低減、EMI対策やバイパスコンデンサ
の効果の向上を図って回路動作を安定化を実現すること
で、高信頼度の信号処理装置を提供するものである。Another object of the present invention is to reduce the probability of simultaneous switching by inverting the clock phase of the signal processing means when performing parallel processing, to reduce power supply noise (di / dt noise), and to reduce EMI. It is an object of the present invention to provide a highly reliable signal processing device by stabilizing a circuit operation by taking measures and improving the effect of a bypass capacitor.
【０００８】[0008]
【課題を解決するための手段】この目的を達成するため
に、本発明の請求項１記載の信号処理装置は、信号入力
レートがＴである信号処理装置であって、Ｎ（Ｎは２以
上の整数）個の信号処理手段と、信号入力レートＴと同
じ時間の周期をもつクロックから分周クロックを生成
し、該クロックと該分周クロック、もしくは０のいずれ
かを、クロック選択信号を用いて選択して出力を該Ｎ個
の信号処理手段に供給するクロック供給手段とを具備し
ている。In order to achieve this object, a signal processing apparatus according to claim 1 of the present invention is a signal processing apparatus having a signal input rate of T, wherein N (N is 2 or more). ) And a clock having the same time period as the signal input rate T to generate a frequency-divided clock, and use the clock and the frequency-divided clock, or 0, by using a clock selection signal. And clock supply means for selecting and outputting an output to the N signal processing means.
【０００９】該クロック供給手段の出力は、該Ｎ個の信
号処理手段に対して個々に異なるように構成されてい
る。[0009] The output of the clock supply means is configured to be different for each of the N signal processing means.
【００１０】該クロック供給手段の出力のうち、1つだ
けは該クロックを出力し、その他の出力はすべて０とす
るように構成されている。Only one of the outputs of the clock supply means outputs the clock, and the other outputs are all set to zero.
【００１１】該クロック供給手段の出力のうち、Ｍ（Ｍ
はＮより小さい整数）だけは該分周クロック（分周クロ
ックの周期は１／Ｍ）を出力し、その他の出力はすべて
０とするように構成されてもよい。Of the outputs of the clock supply means, M (M
May be configured to output the frequency-divided clock (the frequency of the frequency-divided clock is 1 / M) and to output all other outputs as zero.
【００１２】該クロック選択信号は該クロックの周期に
よって決定するように構成されてもよい。[0012] The clock selection signal may be configured to be determined by a cycle of the clock.
【００１３】本発明の請求項６記載の信号処理装置は、
前記信号処理手段は２個であり、前記クロック供給手段
は、該クロックから２分周した互いに位相が反転してい
る分周クロックを２個生成するように構成している。According to a sixth aspect of the present invention, there is provided a signal processing apparatus comprising:
The number of the signal processing means is two, and the clock supply means is configured to generate two frequency-divided clocks which are frequency-divided from the clock and whose phases are inverted from each other.
【００１４】該クロック選択信号は、信号入力レートが
２Ｔ以上になったときには該クロック供給手段の出力の
うち、一方は該クロックを、他方は０を出力するように
選択し、信号入力レートが２Ｔよりも小さい（ただしＴ
以上）のときにはいずれも該分周クロックを出力するよ
うに選択するように構成されていてもよい。When the signal input rate becomes 2T or more, one of the outputs of the clock supply means selects the clock and the other outputs 0, and the clock input signal has a signal input rate of 2T. Less than (but T
In any of the above cases, the configuration may be such that the divided clock is selected to be output.
【００１５】本発明の請求項８記載の信号処理装置は、
該信号処理装置の入力側にアナログ信号処理手段とＡＤ
変換手段を設け、出力側に該信号処理装置を含めたデジ
タル信号処理手段を設け、該信号処理装置の出力によっ
て、アナログ信号処理手段とＡＤ変換手段とを制御する
ように構成している。The signal processing device according to claim 8 of the present invention provides:
An analog signal processing means and an AD signal are provided on the input side of the signal processing device.
A conversion means is provided, and a digital signal processing means including the signal processing device is provided on the output side, and the analog signal processing means and the A / D conversion means are controlled by the output of the signal processing device.
【００１６】[0016]
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１７】（実施の形態１）図１は本発明の実施の形
態１の信号処理装置100の構成図である。信号処理装置1
00は、信号処理回路101a,101bと、クロック選択信号104
および入力信号DINの入力レートと等しい周期Ｔを持つ
クロックCLKを入力してCLKa,CLKbを供給するクロック供
給回路102と、入力信号DINおよびクロックCLKを入力し
てINa,INbを供給する信号供給回路103を含む。信号処理
装置100を、同一の集積回路内に形成している。本実施
の形態では、説明の簡単化のため、信号処理回路がＮ＝
２個の場合とする。(Embodiment 1) FIG. 1 is a configuration diagram of a signal processing apparatus 100 according to Embodiment 1 of the present invention. Signal processing device 1
00 is a signal processing circuit 101a, 101b and a clock selection signal 104
And a clock supply circuit 102 that inputs a clock CLK having a period T equal to the input rate of the input signal DIN and supplies CLKa and CLKb, and a signal supply circuit that inputs the input signal DIN and the clock CLK and supplies INa and INb Including 103. The signal processing device 100 is formed in the same integrated circuit. In the present embodiment, for simplicity of explanation, the signal processing circuit has N =
Two cases are assumed.
【００１８】まず、個々のブロックの回路構成を説明す
る。First, the circuit configuration of each block will be described.
【００１９】図２(a)はクロック供給回路102の内部構成
図である。クロック供給回路102はDフリップフロップ11
0と、マルチプレクサ106a、106bで構成され、Dフリップ
フロップ110はクロックCLKを分周し、分周クロック105
を生成する。マルチプレクサ106a、106bの出力をそれぞ
れクロックCLKa、クロックCLKbとすると、それらは図２
(a)に示したようにクロック選択信号104によって選択さ
れる。図２(b)はクロック選択信号の値に応じたクロッ
クCLKa及びCLKbの出力の様子を示すテーブルである。例
えば、クロック選択信号104を2ビットとして、“00”の
場合は、クロックCLKaとクロックCLKbはいずれも分周ク
ロック105を選択し、“01”の場合はクロックCLKaは0と
なり、クロックCLKbはクロックCLKとなる。FIG. 2A is an internal configuration diagram of the clock supply circuit 102. The clock supply circuit 102 is a D flip-flop 11
0, and multiplexers 106a and 106b. The D flip-flop 110 divides the frequency of the clock CLK,
Generate Assuming that the outputs of the multiplexers 106a and 106b are a clock CLKa and a clock CLKb, respectively,
The selection is made by the clock selection signal 104 as shown in FIG. FIG. 2B is a table showing the output states of the clocks CLKa and CLKb according to the value of the clock selection signal. For example, assuming that the clock selection signal 104 is 2 bits, if “00”, both the clock CLKa and the clock CLKb select the frequency-divided clock 105, and if “01”, the clock CLKa becomes 0, and the clock CLKb becomes the clock CLKb. CLK.
【００２０】信号処理回路101aと101bは同一のものであ
り、内部の構成要素として積和演算器などを含む。これ
は処理速度の向上のため、パイプライン化されており、
このときの最大動作クロックの周期は2Tであるとする。
信号処理回路101aと101bへの信号入力をそれぞれINa、I
Nb、処理出力をOUTa、OUTb、クロックをCLKa、CLKbとす
る。ここでの信号処理回路101aと101bのレイテンシ段数
は3であるとし、その様子を図３に示す。なお、この図
でのクロック選択信号104は“00”である。The signal processing circuits 101a and 101b are the same, and include a product-sum operation unit and the like as internal components. This is pipelined to improve processing speed,
It is assumed that the cycle of the maximum operation clock at this time is 2T.
Signal inputs to the signal processing circuits 101a and 101b are INa and I, respectively.
Nb, processing outputs are OUTa and OUTb, and clocks are CLKa and CLKb. Here, it is assumed that the number of latency stages of the signal processing circuits 101a and 101b is 3, and this is shown in FIG. Note that the clock selection signal 104 in this figure is “00”.
【００２１】図４(a)は信号供給回路103の内部構成の一
例である。この図において、120〜123はDフリップフロ
ップである。信号供給回路103は入力信号DINをクロック
CLKaとCLKbでそれぞれラッチして、信号処理回路101aお
よび101bへの入力信号INaおよびINbとなる。ここではク
ロックCLKaとCLKbはクロックCLKの分周なので、INaおよ
びINbの信号入力レートは2Tとなる。なお、Dフリップフ
ロップ120は入力信号DINがクロックCLKによってラッチ
されたデータであるならば、特に必要ではないが、動作
の確実性を向上させるため、ここでは記載している。図
４(b)はこの信号供給回路を5タップのFIRフィルタに応
用する場合のDフリップフロップの構成の一例を示した
ものである。FIG. 4A shows an example of the internal configuration of the signal supply circuit 103. In this figure, 120 to 123 are D flip-flops. The signal supply circuit 103 clocks the input signal DIN
The signals are latched by CLKa and CLKb, respectively, and become input signals INa and INb to the signal processing circuits 101a and 101b. Here, since the clocks CLKa and CLKb are frequency divisions of the clock CLK, the signal input rates of INa and INb are 2T. The D flip-flop 120 is not particularly necessary if the input signal DIN is data latched by the clock CLK, but is described here to improve the reliability of operation. FIG. 4B shows an example of the configuration of a D flip-flop in a case where this signal supply circuit is applied to a 5-tap FIR filter.
【００２２】信号処理回路101aと101bのレイテンシ段数
は3なので、出力OUTa、OUTbはいずれも2T×3＝6T後に現
れる。スループットはTのままである。これが通常の並
列処理を説明したものである。Since the number of latency stages of the signal processing circuits 101a and 101b is 3, both outputs OUTa and OUTb appear after 2T × 3 = 6T. The throughput remains at T. This is an explanation of ordinary parallel processing.
【００２３】次に信号入力レートが最大動作クロックの
周期Ｔよりも遅い場合について説明する。信号入力レー
トを上記の倍である2Tとする。この場合の様子を図５
(a)に示す。この図からわかることは、レイテンシ時間
は4T×3＝12Tとなり、スループットは2Tである。クロッ
ク数換算のレイテンシ段数は変わらないものの時間換算
すると12Tとなり、クロックの周期に比例した数字が得
られる。Next, a case where the signal input rate is slower than the cycle T of the maximum operation clock will be described. Let the signal input rate be 2T, which is twice the above. The situation in this case is shown in FIG.
It is shown in (a). From this figure, it can be seen that the latency time is 4T × 3 = 12T and the throughput is 2T. Although the number of latency stages in terms of the number of clocks does not change, it becomes 12T in terms of time, which is a number proportional to the clock cycle.
【００２４】ところが、本発明のクロック選択信号104
を“10”に設定すれば、図５(b)のようなタイミングチ
ャートになる。つまり、クロックCLKaはクロックCLK、
クロックCLKbは0となるが、信号入力レートは2Tなの
で、信号処理回路101aは正常に動作し、信号処理回路10
1bは停止することができる。したがって、レイテンシ段
数が３であることもスループットが2Tであることも図５
(a)の場合と同じであるが、レイテンシを時間換算する
と6Tになるので、12T→6Tと半分に短縮できる。However, the clock selection signal 104 of the present invention
Is set to “10”, a timing chart as shown in FIG. 5B is obtained. That is, the clock CLKa is the clock CLK,
Although the clock CLKb becomes 0, the signal input rate is 2T, so that the signal processing circuit 101a operates normally and the signal processing circuit 10a
1b can be stopped. Therefore, FIG. 5 shows that the number of latency stages is 3 and the throughput is 2T.
As in the case of (a), the latency is converted to 6T when converted to time, so that it can be reduced to half from 12T to 6T.
【００２５】これらをまとめると、クロックCLKの周期
がTのときに信号処理の入力から出力までに要した時間
が6Tであった系（信号入力レートの6倍）が、クロックC
LKの周期が2Tのときには6T、すなわち信号入力レートの
3倍に短縮することができた。これはフィードバックを
有する回路系では系のループ時間が短くなることを意味
するので、系の安定性を高める効果がある。In summary, when the period of the clock CLK is T, the time required from the input to the output of the signal processing to the output is 6T (six times the signal input rate).
6T when the LK cycle is 2T, that is, the signal input rate
It could be shortened three times. This means that in a circuit system having feedback, the loop time of the system is shortened, so that there is an effect of improving the stability of the system.
【００２６】なお、本実施の形態では、信号処理回路と
してN=2の場合について説明したが、この数に限らず3以
上の複数としてもよい。例えば、３個の信号処理回路を
用いた場合、図１３に示すようにクロック選択信号に応
じてCLKa〜CLKcの出力を行えばよい。クロック選択信号
は３ビットで構成され、クロック供給回路がクロック選
択信号に応じてCLKa〜CLKcを出力する。In this embodiment, the case where N = 2 has been described as the signal processing circuit. However, the present invention is not limited to this number, and may be three or more. For example, when three signal processing circuits are used, CLKa to CLKc may be output according to a clock selection signal as shown in FIG. The clock selection signal is composed of 3 bits, and the clock supply circuit outputs CLKa to CLKc according to the clock selection signal.
【００２７】（実施の形態２）図６は本発明の実施の形
態２の信号処理装置200の構成図である。図１と同一の
機能を有するものには同一番号を付している。信号処理
装置200は図１のクロック選択信号104を削除し、クロッ
ク供給回路102をクロック供給回路202に変更したもので
ある。(Embodiment 2) FIG. 6 is a configuration diagram of a signal processing apparatus 200 according to Embodiment 2 of the present invention. Those having the same functions as those in FIG. 1 are given the same numbers. The signal processing device 200 is obtained by deleting the clock selection signal 104 in FIG. 1 and changing the clock supply circuit 102 to a clock supply circuit 202.
【００２８】図７(a)はクロック供給回路202の構成の一
例である。クロック供給回路202はDフリップフロップ21
0と、分周クロック205とマルチプレクサ206aおよび206b
と、クロックCLKの周期が2T以上か、もしくは2Tより小
さいかを判断する周波数比較器207から構成される。図
７(b)はクロックCLK2aとCLK2bと、周波数比較器の出力
との関係を示す。ここでtCLKとはクロックCLKの周期を
表している。FIG. 7A shows an example of the configuration of the clock supply circuit 202. The clock supply circuit 202 is a D flip-flop 21
0, frequency-divided clock 205 and multiplexers 206a and 206b
And a frequency comparator 207 that determines whether the cycle of the clock CLK is equal to or longer than 2T or smaller than 2T. FIG. 7B shows the relationship between the clocks CLK2a and CLK2b and the output of the frequency comparator. Here, tCLK represents the cycle of the clock CLK.
【００２９】本実施の形態では、これにより、外部から
の選択信号であるクロック選択信号104を使用すること
なく、実施の形態１の信号処理装置と同一機能を持つ信
号処理処理装置が実現できる。In this embodiment, a signal processing device having the same function as the signal processing device of the first embodiment can be realized without using the clock selection signal 104 which is a selection signal from the outside.
【００３０】なお、図７の説明ではtCLK>2Tのとき、CLK
2a=0、CLK2b=分周クロック205となっており、信号処理
回路101bのみを動作させることとしたが、これが逆にCL
K2a=分周クロック205、CLK2b=0として信号処理回路101a
のみを動作させることしても機能上問題ないことは自明
である。In the description of FIG. 7, when tCLK> 2T, CLK
2a = 0, CLK2b = divided clock 205, and only the signal processing circuit 101b is operated.
K2a = divided clock 205, CLK2b = 0, signal processing circuit 101a
It is self-evident that there is no functional problem even if only the operation is performed.
【００３１】（実施の形態３）図８は本発明の実施の形
態３の信号処理装置300の構成図である。図１と同一の
機能を有するものには同一番号を付している。信号処理
装置300は、信号処理回路101a,101bと、クロック選択信
号304および入力信号DINの入力レートと等しい周期Ｔを
持つクロックCLKを入力してCLK3a,CLK3bを供給するクロ
ック供給回路302と、入力信号DINおよびクロックCLKを
入力してIN3a,IN3bを供給する信号供給回路303とを含
む。なお、説明の簡単化のため、信号処理回路がN=2個
の場合とする。(Embodiment 3) FIG. 8 is a configuration diagram of a signal processing device 300 according to Embodiment 3 of the present invention. Those having the same functions as those in FIG. 1 are given the same numbers. The signal processing device 300 includes a signal processing circuit 101a, 101b, a clock supply circuit 302 that inputs a clock CLK having a period T equal to the input rate of the clock selection signal 304 and the input signal DIN and supplies CLK3a, CLK3b, A signal supply circuit 303 that receives the signal DIN and the clock CLK and supplies the signals IN3a and IN3b. For simplification of description, it is assumed that N = 2 signal processing circuits.
【００３２】まず、個々のブロックの回路構成を説明す
る。First, the circuit configuration of each block will be described.
【００３３】クロック供給回路302は図９に示すようにD
フリップフロップ310と、マルチプレクサ306a、306bで
構成され、Dフリップフロップ310はクロックCLKを分周
し、分周クロック305aおよびその反転信号である分周ク
ロック305bを生成する。マルチプレクサ306a、306bの出
力をそれぞれクロックCLK3a、クロックCLK3bとすると、
それらは図９に示したようにクロック選択信号304によ
って選択される。図９(b)はクロック選択信号の値に応
じたクロックCLK3a及びCLK3bの出力の様子を示すテーブ
ルである。例えば、クロック選択信号304を2ビットとし
て、“00”の場合は、クロックCLK3aは分周クロック305
a、クロックCLK3bは分周クロック305bを選択し、“01”
の場合はクロックCLK3aは0となり、クロックCLK3bはク
ロックCLKとなる。The clock supply circuit 302 operates as shown in FIG.
The D flip-flop 310 is composed of a flip-flop 310 and multiplexers 306a and 306b. The D flip-flop 310 divides the frequency of the clock CLK to generate a divided clock 305a and a divided clock 305b which is an inverted signal of the divided clock. Assuming that the outputs of the multiplexers 306a and 306b are a clock CLK3a and a clock CLK3b, respectively.
These are selected by the clock selection signal 304 as shown in FIG. FIG. 9B is a table showing the output states of the clocks CLK3a and CLK3b according to the value of the clock selection signal. For example, when the clock selection signal 304 is 2 bits and is “00”, the clock CLK3a is the divided clock 305
a, the clock CLK3b selects the frequency-divided clock 305b, and “01”
In this case, the clock CLK3a becomes 0 and the clock CLK3b becomes the clock CLK.
【００３４】図１０は信号供給回路303の内部構成図で
ある。これは実施の形態１に比べて非常に簡易に構成で
きる。つまり、Dフリップフロップをそれぞれのクロッ
ク（CLK3a、CLK3b）に対して１つずつ用意すればよいだ
けである。これを5タップのFIRフィルタに応用する場合
には図１０(b)のようになる。FIG. 10 is an internal block diagram of the signal supply circuit 303. This can be configured very easily as compared with the first embodiment. That is, it is only necessary to prepare one D flip-flop for each clock (CLK3a, CLK3b). When this is applied to a 5-tap FIR filter, the result is as shown in FIG.
【００３５】信号処理回路101aと101bは同一のものであ
り、内部構成要素としては積和演算器などを含む。これ
は処理速度の向上のため、パイプライン化されており、
このときの最大動作クロックの周期は2Tであるとする。
信号処理回路101aと101bへの信号入力をそれぞれINa、I
Nb、処理出力をOUTa、OUTb、クロックをCLKa、CLKbとす
る。ここでの信号処理回路101aと101bのレイテンシ段数
は3であるとし、その様子を図１１に示す。なお、この
図でのクロック選択信号104は“00”である。The signal processing circuits 101a and 101b are the same, and include a product-sum operation unit as internal components. This is pipelined to improve processing speed,
It is assumed that the cycle of the maximum operation clock at this time is 2T.
Signal inputs to the signal processing circuits 101a and 101b are INa and I, respectively.
Nb, processing outputs are OUTa and OUTb, and clocks are CLKa and CLKb. Here, it is assumed that the number of latency stages of the signal processing circuits 101a and 101b is 3, and this is shown in FIG. Note that the clock selection signal 104 in this figure is “00”.
【００３６】図１１において、実施の形態１との最大の
違いは、クロックCLK3aとCLK3bの位相が異なる点であ
る。位相が異なっても、レイテンシ段数やスループット
は変わらず、それぞれ3、Tのままである。では、何が異
なるかというと、図１１の一番下に示した瞬間消費電流
IDD3aとIDD3bである。ここではそれぞれ信号処理回路10
1a、101bの消費電流を表している。クロックで駆動され
る回路の電流は常にクロックのタイミングで消費され
る。信号処理回路101aと101bそれぞれの瞬間消費電流を
最大Δi、時間をΔtとすると、時間Tの間に消費される
平均電流は、信号処理回路101aと101bでは2×Δi×Δt
÷Tとなる。これは信号処理回路101aと101bに供給され
るクロックの位相が同じでも違っていても変わらない。
ところが、瞬間に流れる電流という点で考えると、クロ
ックの位相が同じ場合には2×Δi×Δtであり、異なる
場合、つまり本実施の形態の場合はΔi×Δtとなり、同
じ場合に比べて半分となる。In FIG. 11, the biggest difference from the first embodiment is that the phases of the clocks CLK3a and CLK3b are different. Even if the phases are different, the number of latency stages and the throughput do not change and remain at 3 and T, respectively. Then, what is different is the instantaneous current consumption shown at the bottom of FIG.
IDD3a and IDD3b. Here, each signal processing circuit 10
It shows the current consumption of 1a and 101b. The current of the circuit driven by the clock is always consumed at the timing of the clock. Assuming that the maximum instantaneous current consumption of each of the signal processing circuits 101a and 101b is Δi and the time is Δt, the average current consumed during the time T is 2 × Δi × Δt in the signal processing circuits 101a and 101b.
÷ T. This does not change whether the phases of the clocks supplied to the signal processing circuits 101a and 101b are the same or different.
However, considering the instantaneous current, when the clock phase is the same, it is 2 × Δi × Δt, and when the clock phase is different, that is, in the case of the present embodiment, it becomes Δi × Δt, which is half that in the same case. Becomes
【００３７】したがって、di/dtノイズを考慮した場
合、クロックが同位相の場合よりも異位相の場合の方が
その影響が半分に抑えられる、という効果が得られる。
このdi/dtノイズ対策として通常取られているのが、電
源へのバイパスコンデンサの挿入である。di/dtノイズ
が削減できるということはその対策のためのバイパスコ
ンデンサの必要量も削減できることを意味している。Therefore, when the di / dt noise is considered, the effect is obtained that the influence is reduced to half when the clocks have different phases than when the clocks have the same phase.
As a measure against the di / dt noise, insertion of a bypass capacitor into a power supply is usually taken. The reduction of di / dt noise means that the required amount of bypass capacitor for the countermeasure can be reduced.
【００３８】今回の実施の形態ではクロックの位相は18
0度ずらしている。これはクロック供給回路302での生成
のしやすさのためである。In this embodiment, the clock phase is 18
It is shifted by 0 degrees. This is because the clock supply circuit 302 can easily generate the data.
【００３９】（実施の形態４）図１２は、本発明の実施
の形態４である信号処理装置を磁気ディスク装置の信号
処理に適用した場合の一例を示すものである。(Embodiment 4) FIG. 12 shows an example in which a signal processing apparatus according to Embodiment 4 of the present invention is applied to signal processing of a magnetic disk drive.
【００４０】信号処理装置400は、アナログ入力信号の
振幅を制御する可変利得増幅器401と、可変利得増幅器4
01の出力から高周波をカットするローパスフィルタ402
と、ローパスフィルタ402のアナログ出力をデジタルに
変換するAD変換器403と、信号処理手段404と、信号処理
手段404の出力からクロックを抽出するタイミングリカ
バリ回路405と、タイミングリカバリ回路405の出力CLK
と、信号処理手段404の出力によって可変利得増幅器401
の利得を調整する利得調整回路406とから構成されてい
る。つまり、本装置は、信号処理装置404の入力側にア
ナログ信号処理手段（401,402）とＡＤ変換手段403を設
け、出力側に信号処理装置404を含めたデジタル信号処
理手段（405,406）を設け、信号処理装置404の出力によ
って、アナログ信号処理手段401とAD変換手段403とを制
御している。The signal processing device 400 includes a variable gain amplifier 401 for controlling the amplitude of an analog input signal,
Low-pass filter 402 that cuts high frequencies from the output of 01
An AD converter 403 for converting an analog output of the low-pass filter 402 to digital; a signal processing unit 404; a timing recovery circuit 405 for extracting a clock from an output of the signal processing unit 404; and an output CLK of the timing recovery circuit 405.
And the variable gain amplifier 401 according to the output of the signal processing unit 404.
And a gain adjustment circuit 406 for adjusting the gain of the control signal. That is, the present apparatus is provided with analog signal processing means (401, 402) and A / D conversion means 403 on the input side of the signal processing device 404, and digital signal processing means (405, 406) including the signal processing device 404 on the output side. The analog signal processing means 401 and the AD conversion means 403 are controlled by the output of the processing device 404.
【００４１】この装置では２つのフィードバックループ
があり、１つは信号処理手段404からタイミングリカバ
リ回路405を経由してAD変換器403及び信号処理手段404
に至るフィードバックループ410、もう１つは信号処理
手段404から利得調整回路406を経由して可変利得増幅器
401に至るフィードバックループ411である。タイミング
リカバリ回路405から出力されるクロックCLKはAD変換器
403と信号処理手段404へ入力する。In this device, there are two feedback loops. One is from the signal processing means 404 via the timing recovery circuit 405 and the AD converter 403 and the signal processing means 404.
And a variable gain amplifier from the signal processing means 404 via the gain adjustment circuit 406.
This is a feedback loop 411 leading to 401. The clock CLK output from the timing recovery circuit 405 is an AD converter
403 and input to the signal processing means 404.
【００４２】実施の形態１で述べたことだが、系にフィ
ードバックループを持っている場合にはそのループは短
い方がよいことは図１２の構成からわかる。すなわち、
フィードバックループ410が長い場合、AD変換器403で変
換したデータが信号処理手段404で信号処理され、その
結果がタイミングリカバリ回路405に入力され、その出
力であるクロックCLKがAD変換器403と信号処理手段404
の処理を駆動する。もし、ある時点でクロックCLKが所
望のタイミングよりずれた場合、フィードバックループ
が短ければ、そのずれを修復するためにタイミングリカ
バリ回路が動作するタイミングも早くなるので、クロッ
クCLKもわずかな時間で正常な状態に回復することがで
きる。しかしながら、もし、このフィードバックループ
が長ければ、一度ずれたクロックCLKのタイミングはど
んどんずれていき、正常に戻るまでの時間は長くなり、
得られたデータ自体の質も悪くなってしまう。As described in the first embodiment, when the system has a feedback loop, it is understood from the configuration in FIG. 12 that the shorter the loop, the better. That is,
When the feedback loop 410 is long, the data converted by the AD converter 403 is subjected to signal processing by the signal processing unit 404, and the result is input to the timing recovery circuit 405, and the output clock CLK is transmitted to the AD converter 403 by the signal processing unit 405. Means404
Drive processing. If the clock CLK deviates from the desired timing at a certain point in time, if the feedback loop is short, the timing at which the timing recovery circuit operates to repair the deviation becomes earlier. You can recover to the state. However, if this feedback loop is long, the timing of the clock CLK once shifted gradually shifts, and the time to return to normal becomes longer,
The quality of the obtained data itself also deteriorates.
【００４３】同様のことがフィードバックループ411に
も言える。つまり、このフィードバックループが長けれ
ば、可変利得増幅器401の利得制御が応答が悪くなり、
得られたデータ自体の質も悪くなってしまうこと自明で
ある。The same can be said for the feedback loop 411. In other words, if this feedback loop is long, the response of the gain control of the variable gain amplifier 401 becomes poor,
Obviously, the quality of the obtained data itself will also deteriorate.
【００４４】したがって、この信号処理手段404とし
て、図１の信号処理装置100を使用すれば、従来通り、
並列処理を実現できるだけでなく、信号入力レートが信
号処理装置の最大動作クロックの周期より遅い場合に
は、複数の信号処理回路の内、特定の信号処理回路を使
用することにより、レイテンシ時間の削減が可能とな
り、その結果、フィードバックループの時間短縮を図る
ことが可能となる。Therefore, if the signal processing device 404 of FIG. 1 is used as the signal processing means 404,
In addition to realizing parallel processing, when the signal input rate is slower than the maximum operation clock cycle of the signal processing device, the latency time can be reduced by using a specific signal processing circuit among the multiple signal processing circuits. As a result, the time of the feedback loop can be reduced.
【００４５】このような回路は光ディスクや光磁気ディ
スクなどに適用できるが、その場合には信号処理手段と
しては、FIRフィルタで構成される等化回路や最尤復号
回路などが含まれる。Such a circuit can be applied to an optical disk, a magneto-optical disk, or the like. In this case, the signal processing means includes an equalizer circuit composed of an FIR filter, a maximum likelihood decoding circuit, and the like.
【００４６】[0046]
【発明の効果】本発明の請求項１記載の信号処理装置に
よれば、従来に比べて動作速度が低い場合、レイテンシ
時間の増加を抑制することにより、処理性能の向上を実
現できる、という効果が得られる。According to the signal processing device of the first aspect of the present invention, when the operation speed is lower than that of the prior art, the increase in the latency time can be suppressed, thereby improving the processing performance. Is obtained.
【００４７】また、本発明の請求項６記載の信号処理装
置によれば、並列処理する場合に、信号処理手段のクロ
ックの位相を反転させることにより、同時スイッチング
の確率を低下させ、電源ノイズ（di/dtノイズ）の低
減、EMI対策やバイパスコンデンサの効果の向上を図っ
て回路動作を安定化を実現することで、高信頼度の信号
処理装置を提供することができる、という効果が得られ
る。According to the signal processing device of the present invention, in the case of parallel processing, the probability of simultaneous switching is reduced by inverting the phase of the clock of the signal processing means, and the power supply noise ( By stabilizing circuit operation by reducing di / dt noise) and improving the effects of EMI measures and bypass capacitors, it is possible to provide a highly reliable signal processing device. .
【００４８】また、本発明の請求項８記載の信号処理装
置によれば、例えば磁気ディスク装置や光ディスク装置
に適用することにより、フィードバックループの時間短
縮でき、処理性能の向上が図られるという効果が得られ
る。Further, according to the signal processing device of the present invention, by applying the signal processing device to, for example, a magnetic disk device or an optical disk device, it is possible to shorten the time of the feedback loop and improve the processing performance. can get.
【図１】本発明の実施の形態１に係る信号処理装置の構
成図FIG. 1 is a configuration diagram of a signal processing device according to a first embodiment of the present invention.
【図２】(a)クロック供給回路１０２の内部構成図 (b)クロック選択信号の値に応じたクロックCLKa及びCLK
bの出力の様子を示す図FIG. 2A shows an internal configuration of a clock supply circuit 102. FIG. 2B shows clocks CLKa and CLK corresponding to the value of a clock selection signal.
Diagram showing output of b
【図３】クロックＣＬＫの周期がＴの場合の信号処理装
置１００の信号タイミング図FIG. 3 is a signal timing chart of the signal processing device 100 when a cycle of a clock CLK is T;
【図４】(a)信号供給回路１０３の内部構成図 (b)信号供給回路を5タップのFIRフィルタに応用する場
合のDフリップフロップの構成図4A is a diagram showing the internal configuration of a signal supply circuit 103. FIG. 4B is a diagram showing the configuration of a D flip-flop when the signal supply circuit is applied to a 5-tap FIR filter.
【図５】(a)クロックＣＬＫの周期が２Ｔの場合の従来
の信号処理装置の信号タイミング図 (b)クロックＣＬＫの周期が２Ｔの場合の実施の形態１
における信号処理装置１００の信号タイミング図FIG. 5A is a signal timing diagram of a conventional signal processing device when the cycle of the clock CLK is 2T. FIG. 5B is a first embodiment in which the cycle of the clock CLK is 2T.
Signal timing chart of the signal processing device 100 in FIG.
【図６】本発明の実施の形態２に係る信号処理装置の構
成図FIG. 6 is a configuration diagram of a signal processing device according to a second embodiment of the present invention.
【図７】(a)クロック供給回路２０２の内部構成図 (b)クロック選択信号の値に応じたクロックCLKa及びCLK
bの出力の様子を示す図7A is a diagram showing the internal configuration of a clock supply circuit 202. FIG. 7B is a diagram showing clocks CLKa and CLK according to the value of a clock selection signal.
Diagram showing output of b
【図８】本発明の実施の形態３に係る信号処理装置の構
成図FIG. 8 is a configuration diagram of a signal processing device according to a third embodiment of the present invention.
【図９】(a)クロック供給回路３０２の内部構成図 (b)クロック選択信号の値に応じたクロックCLK3a及びCL
K3bの出力の様子を示す図9A is a diagram showing the internal configuration of a clock supply circuit 302. FIG. 9B is a diagram showing clocks CLK3a and CL according to the value of a clock selection signal.
Diagram showing K3b output
【図１０】(a)信号供給回路３０３の内部構成図 (b)信号供給回路を5タップのFIRフィルタに応用する場
合のDフリップフロップの構成図10A is an internal configuration diagram of a signal supply circuit 303. FIG. 10B is a configuration diagram of a D flip-flop when the signal supply circuit is applied to a 5-tap FIR filter.
【図１１】信号処理装置３００の信号タイミング図11 is a signal timing chart of the signal processing device 300. FIG.
【図１２】本発明の実施の形態４に係る信号処理装置の
構成図FIG. 12 is a configuration diagram of a signal processing device according to a fourth embodiment of the present invention.
【図１３】３個の信号処理回路を用いた場合の、クロッ
ク選択信号に応じたCLKa〜CLKcの出力の様子を示す図FIG. 13 is a diagram illustrating an output state of CLKa to CLKc according to a clock selection signal when three signal processing circuits are used.
１００,２００,３００,４００ 信号処理装置 １０１ａ,１０１ｂ 信号処理回路 １０２,２０２,３０２ クロック供給回路 １０３ 信号供給回路 １０４,３０４ クロック選択信号 １０５,３０５ａ,３０５ｂ 分周クロック １０６ａ,１０６ｂ,３０６ａ,３０６ｂ マルチプレク
サ １１０,１２０〜１２３,３１０,３２０,３２２,３２３
Ｄフリップフロップ ４０１ 可変利得増幅器 ４０２ ローパスフィルタ ４０３ ＡＤ変換器 ４０４ 信号処理手段 ４０５ タイミングリカバリ回路 ４０６ 利得調整回路 ４１０,４１１ フィードバックループ ＣＬＫ,ＣＬＫａ,ＣＬＫｂ,ＣＬＫ２ａ,ＣＬＫ２ｂ,Ｃ
ＬＫ３ａ,ＣＬＫ３ｂクロック ＤＩＮ 信号供給回路への入力信号 ＩＮａ,ＩＮｂ,ＩＮ３ａ,ＩＮ３ｂ 入力信号 ＯＵＴａ,ＯＵＴｂ 出力信号100, 200, 300, 400 Signal processing device 101a, 101b Signal processing circuit 102, 202, 302 Clock supply circuit 103 Signal supply circuit 104, 304 Clock selection signal 105, 305a, 305b Divided clock 106a, 106b, 306a, 306b Multiplexer 110,120-123,310,320,322,323
D flip-flop 401 Variable gain amplifier 402 Low-pass filter 403 AD converter 404 Signal processing means 405 Timing recovery circuit 406 Gain adjustment circuit 410,411 Feedback loop CLK, CLKa, CLKb, CLK2a, CLK2b, C
LK3a, CLK3b clock DIN Input signal to signal supply circuit INa, INb, IN3a, IN3b Input signal OUTa, OUTb Output signal
───────────────────────────────────────────────────── フロントページの続き (72)発明者 毛利 浩喜 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 藤山 博邦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5D044 BC01 BC03 CC04 FG16 GK10 5J022 AA01 BA05 CF08 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Hiroki Mori 1006 Kazuma Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. Terms (Reference) 5D044 BC01 BC03 CC04 FG16 GK10 5J022 AA01 BA05 CF08
Claims (8)
であって、 Ｎ（Ｎは２以上の整数）個の信号処理手段と、 信号入力レートＴと同じ時間の周期をもつクロックから
分周クロックを生成し、該クロックと該分周クロック、
もしくは０のいずれかを、クロック選択信号を用いて選
択して出力を該Ｎ個の信号処理手段に供給するクロック
供給手段とを具備した信号処理装置。1. A signal processing apparatus having a signal input rate of T, wherein N (N is an integer of 2 or more) signal processing means, and a frequency division from a clock having the same time period as the signal input rate T Generating a clock, the clock and the divided clock,
Or a clock supply means for selecting any one of 0 using a clock selection signal and supplying an output to the N signal processing means.
の信号処理手段に対して個々に異なることを特徴とする
請求項１記載の信号処理装置。2. The signal processing device according to claim 1, wherein outputs of said clock supply means are individually different for said N signal processing means.
つだけは該クロックを出力し、その他の出力はすべて０
とすることを特徴とする請求項２記載の信号処理装置。3. An output of the clock supply means,
Only one outputs the clock, all other outputs are 0
The signal processing device according to claim 2, wherein
（ＭはＮより小さい整数）だけは該分周クロック（分周
クロックの周期は１／Ｍ）を出力し、その他の出力はす
べて０とすることを特徴とする請求項３記載の信号処理
装置。4. An output of the clock supply means, wherein M
4. The signal processing device according to claim 3, wherein only the (M is an integer smaller than N) outputs the frequency-divided clock (the frequency of the frequency-divided clock is 1 / M), and all other outputs are set to 0. .
期によって決定することを特徴とする請求項1乃至４記
載の信号処理装置。5. The signal processing device according to claim 1, wherein the clock selection signal is determined according to a cycle of the clock.
ロック供給手段は、該クロックから２分周した互いに位
相が反転している分周クロックを２個生成することを特
徴とする請求項１記載の信号処理装置。6. The apparatus according to claim 1, wherein the number of the signal processing means is two, and the clock supply means generates two frequency-divided clocks which are frequency-divided from the clock and whose phases are inverted from each other. 2. The signal processing device according to 1.
が２Ｔ以上になったときには該クロック供給手段の出力
のうち、一方は該クロックを、他方は０を出力するよう
に選択し、信号入力レートが２Ｔよりも小さい（ただし
Ｔ以上）のときにはいずれも該分周クロックを出力する
ように選択することを特徴とする請求項６記載の信号処
理装置。7. The clock selection signal selects one of the outputs of the clock supply means to output the clock and the other to output 0 when the signal input rate becomes 2T or more. 7. The signal processing apparatus according to claim 6, wherein when is smaller than 2T (however, not less than T), the output is selected so as to output the divided clock.
処理手段とＡＤ変換手段を設け、出力側に該信号処理装
置を含めたデジタル信号処理手段を設け、該信号処理装
置の出力によって、アナログ信号処理手段とAD変換手段
とを制御することを特徴とする請求項１乃至７記載の信
号処理装置。8. An analog signal processing means and an A / D conversion means are provided on the input side of the signal processing device, and digital signal processing means including the signal processing device are provided on the output side. 8. The signal processing device according to claim 1, wherein the signal processing device and the AD conversion device are controlled.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068152A JP2000269784A (en) | 1999-03-15 | 1999-03-15 | Signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068152A JP2000269784A (en) | 1999-03-15 | 1999-03-15 | Signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269784A true JP2000269784A (en) | 2000-09-29 |
Family
ID=13365495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11068152A Pending JP2000269784A (en) | 1999-03-15 | 1999-03-15 | Signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269784A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8115529B2 (en) | 2008-08-28 | 2012-02-14 | Elpida Memory, Inc. | Device and control method of device |
-
1999
- 1999-03-15 JP JP11068152A patent/JP2000269784A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8115529B2 (en) | 2008-08-28 | 2012-02-14 | Elpida Memory, Inc. | Device and control method of device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5986830A (en) | Read/write channel write precompensation system and method using one or more delay clocks | |
| JP4423454B2 (en) | Signal generator | |
| JPH09307457A (en) | Parallel/serial conversion circuit | |
| JPH10229378A (en) | Matched filter | |
| JP2001308804A (en) | Interleaving method having redundancy, a/d converter and d/a converter utilizing the same, and track hold circuit | |
| JP4326933B2 (en) | Digital amplifier | |
| US6853325B2 (en) | Pulse width modulation digital amplifier | |
| JP2003217101A (en) | Programmable write equalization circuit and programmable write equalization method | |
| US7956785B2 (en) | Return to zero digital to analog converter and converting method thereof | |
| JP2002335155A (en) | Signal generator circuit, timing recovery pll, signal generation system and signal generating method | |
| JP3593104B2 (en) | Clock switching circuit | |
| JP5901975B2 (en) | Information recording apparatus and information recording method | |
| US5598364A (en) | All-MOS precision differential delay line with delay a programmable fraction of a master clock period | |
| JP2000269784A (en) | Signal processor | |
| JPH11317650A (en) | Recirculation delay synchronization loop for post filtering system and its operating method | |
| JP2006011704A (en) | Clock switching circuit | |
| US7436918B2 (en) | Output stage synchronization | |
| JP2005269147A (en) | Delay circuit | |
| JP3547983B2 (en) | Pulse width control circuit and disk recording control circuit | |
| US8319524B1 (en) | Deglitch circuit removing glitches from input clock signal | |
| US7567641B2 (en) | Sample rate conversion systems with an independent internal oscillator | |
| KR970002824B1 (en) | Magnetic disk system and waveform equalizer therefor | |
| JPH0923123A (en) | Device for attenuating digital audio signal | |
| JP2002014742A (en) | Phase shift type clock driver | |
| JP3705647B2 (en) | Delay circuit and control signal generation circuit |