JP2000269783A - Fet balun circuit - Google Patents
Fet balun circuitInfo
- Publication number
- JP2000269783A JP2000269783A JP36661499A JP36661499A JP2000269783A JP 2000269783 A JP2000269783 A JP 2000269783A JP 36661499 A JP36661499 A JP 36661499A JP 36661499 A JP36661499 A JP 36661499A JP 2000269783 A JP2000269783 A JP 2000269783A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- gate
- balun circuit
- circuit
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Networks Using Active Elements (AREA)
- Amplifiers (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、FETバラン回路
に関する。The present invention relates to an FET balun circuit.
【0002】[0002]
【従来の技術】近年、通信における高容量化を目的とし
て、通信方式の高周波化や広帯域化が進められている。
この通信方式の高周波化、広帯域化を実現する上では、
単相信号を相互に180°の位相差を持つ2つの信号よ
り成る差動信号に変換するバラン回路が必要である。一
般に、高周波回路では、コイルを組み合わせて構成され
る受動型バラン回路が用いられ、また、信号の広帯域化
や高集積化への要求から、現在では、電界効果トランジ
スタ(以下、FETという)を使ったFETバラン回路
が知られている。特に、マイクロ波や準マイクロ波と呼
ばれる1GHzを超える信号では、FETバラン回路が
装置の小型化の観点からも有効な回路とされている。2. Description of the Related Art In recent years, communication systems of higher frequencies and wider bands have been promoted for the purpose of increasing the capacity of communication.
In order to realize higher frequency and wider bandwidth of this communication system,
A balun circuit is required to convert a single-phase signal into a differential signal composed of two signals having a phase difference of 180 ° from each other. Generally, a high frequency circuit uses a passive balun circuit composed of a combination of coils. In addition, due to demands for a wider band and higher integration of signals, a field effect transistor (hereinafter referred to as FET) is currently used. A known FET balun circuit is known. In particular, for signals exceeding 1 GHz called microwaves or quasi-microwaves, the FET balun circuit is an effective circuit from the viewpoint of miniaturization of the device.
【0003】更に、高性能のバラン回路を実現するため
に、低消費電流で優れた高周波特性及び低歪み特性を有
するガリウムひ素(GaAs)ショットキィーゲート電
界効果型トランジスタ(MESFET)を用いたバラン
回路が広く使用されている。Further, in order to realize a high-performance balun circuit, a balun circuit using a gallium arsenide (GaAs) Schottky gate field effect transistor (MESFET) having a low current consumption and excellent high frequency characteristics and low distortion characteristics. Is widely used.
【0004】以下、図6を用いて従来のFETバラン回
路について説明する。Hereinafter, a conventional FET balun circuit will be described with reference to FIG.
【0005】図6は、従来のFETバラン回路を示す。
同図のバラン回路は3個のFET31、32、33を有
する。第1のFET31及び第2のFET32のドレイ
ンは、各々、負荷抵抗34及び負荷抵抗35を介して正
電源36に接続されている。FIG. 6 shows a conventional FET balun circuit.
The balun circuit of FIG. 1 has three FETs 31, 32, and 33. The drains of the first FET 31 and the second FET 32 are connected to a positive power supply 36 via a load resistor 34 and a load resistor 35, respectively.
【0006】第1のFET31のゲートは入力端子37
に接続され、第2のFET32のゲートは接地されてい
る。更に、第1のFET31及び第2のFET32のソ
ースは、各々、第3のFET33のドレインに接続され
る。前記第3FET33は定電流源として動作する。こ
の第3のFET33のソースは、バイアス抵抗38を介
して例えば−1Vの負電源VSSに接続され、第3のF
ET33のゲートは直接前記負電源VSSに接続され
る。また、第1のFET31のドレインは第1の出力端
子39に接続され、第2のFET32のドレインは第2
の出力端子40に接続される。The gate of the first FET 31 is connected to the input terminal 37.
, And the gate of the second FET 32 is grounded. Further, the sources of the first FET 31 and the second FET 32 are connected to the drain of the third FET 33, respectively. The third FET 33 operates as a constant current source. The source of the third FET 33 is connected to a negative power source VSS of, for example, -1 V via a bias resistor 38, and the third F
The gate of ET33 is directly connected to the negative power supply VSS. The drain of the first FET 31 is connected to the first output terminal 39, and the drain of the second FET 32 is connected to the second output terminal 39.
Is connected to the output terminal 40.
【0007】ここで、第3のFET33のゲート及びソ
ースを各々負電源VSSに接続する理由について説明す
る。MESFETでは、ショットキィーゲートを使用す
るために、ゲート・ソース間の電圧を負電圧にする必要
がある。第1のFET31及び第2のFET32のゲー
トバイアスは、各々、例えば0Vに設定すると、第3の
FET33のゲート及びソースは、各々、0V未満に設
定する必要があるからである。Here, the reason why the gate and source of the third FET 33 are connected to the negative power supply VSS will be described. In the MESFET, in order to use a Schottky gate, it is necessary to make the voltage between the gate and the source a negative voltage. This is because when the gate bias of each of the first FET 31 and the second FET 32 is set to, for example, 0 V, the gate and source of the third FET 33 need to be set to less than 0 V.
【0008】次に、従来のFETバラン回路の動作につ
いて説明する。入力端子37には単相のRF信号が入力
される。この場合、第1のFET31に流れる電流は変
化するが、第2のFET32のゲートが接地されており
且つ第3のFET33に流れる電流は一定である関係
上、負荷抵抗34を流れる電流と負荷抵抗35を流れる
電流との合計電流値は変化せずに第3のFET33のド
レインの電位が変化する。Next, the operation of the conventional FET balun circuit will be described. A single-phase RF signal is input to the input terminal 37. In this case, the current flowing through the first FET 31 changes, but the current flowing through the load resistor 34 and the current flowing through the load resistor 34 are fixed because the gate of the second FET 32 is grounded and the current flowing through the third FET 33 is constant. The potential of the drain of the third FET 33 changes without changing the total current value with the current flowing through 35.
【0009】従って、入力端子37に入力される単相信
号が第1のFET31の線型領域にある限りにおいて
は、第3のFET33のドレイン電圧は第1のFET3
1のソース電圧と同じになって、第1の出力端子39及
び第2の出力端子40には、互いに、位相が反転した信
号が出力される。Therefore, as long as the single-phase signal input to the input terminal 37 is in the linear region of the first FET 31, the drain voltage of the third FET 33 will be equal to the first FET 3
As a result, the first output terminal 39 and the second output terminal 40 output signals whose phases are inverted from each other.
【0010】[0010]
【発明が解決しようとする課題】しかしながら、前記従
来のFETバラン回路では、第3のFET33のゲート
及びソースを、各々、負電位に設定する必要があるた
め、第1のFET31及び第2のFET32のドレイン
に正電位を供給する正電源36の他に、負電源VSSが
必要である。この負電源VSSを設けると、装置が煩雑
化及び大型化してしまい、IC回路には不向きである。However, in the conventional FET balun circuit, since the gate and the source of the third FET 33 need to be set to a negative potential, respectively, the first FET 31 and the second FET 32 A negative power supply VSS is required in addition to the positive power supply 36 that supplies a positive potential to the drains. The provision of the negative power supply VSS makes the device complicated and large, and is not suitable for IC circuits.
【0011】本発明の目的は、正電源のみを使用したF
ETバラン回路を提供し、これにより、このFETバラ
ン回路を有する装置の小型化を図ることにある。An object of the present invention is to provide an F-type power supply using only a positive power supply.
An object of the present invention is to provide an ET balun circuit and thereby reduce the size of a device having the FET balun circuit.
【0012】[0012]
【課題を解決するための手段】以上の目的を達成するた
め、本発明では、従来ゲートを接地していた第2のFE
Tにおいて、そのゲートに正のバイアス電圧を加える構
成を採用し、これにより、第3のFETのゲート電圧及
びソース電圧の各々を正電圧で良いようにする。In order to achieve the above object, according to the present invention, there is provided a second FE in which the gate is conventionally grounded.
At T, a configuration is adopted in which a positive bias voltage is applied to the gate of the third FET, whereby each of the gate voltage and the source voltage of the third FET can be a positive voltage.
【0013】即ち、請求項1記載の発明のFETバラン
回路は、入力端子に入力される単相信号を差動信号に変
換し、この差動信号を第1及び第2の出力端子から出力
するFETバラン回路であって、ドレインが正電源及び
前記第1の出力端子に接続され、ゲートが前記入力端子
に接続された第1のFETと、ドレインが前記正電源及
び前記第2の出力端子に接続された第2のFETと、前
記第2のFETのゲートに一端が接続され、他端が接地
されたAC接地用コンデンサと、ドレインが前記第1の
FETのソース及び前記第2のFETのソースに接続さ
れ、ゲートが接地された第3のFETとを備えたことを
特徴とする。That is, the FET balun circuit of the present invention converts a single-phase signal input to an input terminal into a differential signal and outputs the differential signal from the first and second output terminals. An FET balun circuit, wherein a drain is connected to a positive power supply and the first output terminal and a gate is connected to the input terminal, and a drain is connected to the positive power supply and the second output terminal. A connected second FET, an AC grounding capacitor having one end connected to the gate of the second FET and the other end grounded, and a drain connected to the source of the first FET and the second FET. A third FET connected to the source and having a gate grounded.
【0014】請求項2記載の発明は、前記請求項1記載
のFETバラン回路において、前記第1のFET及び第
2のFETのゲートを正の所定電位にバイアスするバイ
アス回路を備えたことを特徴とする。According to a second aspect of the present invention, there is provided the FET balun circuit according to the first aspect, further comprising a bias circuit for biasing the gates of the first FET and the second FET to a predetermined positive potential. And
【0015】請求項3記載の発明は、前記請求項2記載
のFETバラン回路において、前記バイアス回路は、前
記正電源の電圧を分割する2個の電圧分割用抵抗と、前
記第1のFETのゲートと前記2個の電圧分割用抵抗の
接続点とに接続された第1の抵抗と、前記第2のFET
ゲートと前記AC接地用コンデンサとの間と、前記2個
の電圧分割用抵抗の接続点とに接続された第2の抵抗と
を備えたことを特徴とする。According to a third aspect of the present invention, in the FET balun circuit according to the second aspect, the bias circuit includes two voltage dividing resistors for dividing the voltage of the positive power supply, A first resistor connected to a gate and a connection point of the two voltage-dividing resistors, and a second FET
A second resistor connected between a gate and the AC grounding capacitor and a connection point of the two voltage dividing resistors.
【0016】請求項4記載の発明は、前記請求項2記載
のFETバラン回路において、前記第1のFETのゲー
トのバイアス電圧と前記第2のFETのゲートのバイア
ス電圧との少なくとも一方を調整するバイアス調整回路
を備えたことを特徴とする。According to a fourth aspect of the present invention, in the FET balun circuit according to the second aspect, at least one of a bias voltage of a gate of the first FET and a bias voltage of a gate of the second FET is adjusted. A bias adjusting circuit is provided.
【0017】請求項5記載の発明は、前記請求項4記載
のFETバラン回路において、前記バイアス調整回路
は、一端が前記正電源に接続され、他端が前記第1のF
ETのゲートに接続された抵抗と、一端が前記第1のF
ETのゲートに接続され、他端が接地された可変抵抗と
を備えたことを特徴とする。According to a fifth aspect of the present invention, in the FET balun circuit according to the fourth aspect, the bias adjustment circuit has one end connected to the positive power supply and the other end connected to the first F.
A resistor connected to the gate of the ET;
A variable resistor connected to the gate of the ET and having the other end grounded.
【0018】請求項6記載の発明は、前記請求項1、請
求項2又は請求項5記載のFETバラン回路において、
前記第1の出力端子と前記第2の出力端子との間に配置
され、前記入力端子に入力される単相信号の周波数の2
倍の周波数で直列共振する直列共振回路を備えたことを
特徴とする。According to a sixth aspect of the present invention, in the FET balun circuit according to the first, second, or fifth aspect,
The frequency of the single-phase signal input to the input terminal, which is arranged between the first output terminal and the second output terminal, is 2
A series resonance circuit that performs series resonance at twice the frequency is provided.
【0019】請求項7記載の発明は、前記請求項6記載
のFETバラン回路において、前記直列共振回路は、共
振用コイルと、共振用コンデンサと、共振用抵抗とが直
列に接続されて構成されることを特徴とする。According to a seventh aspect of the present invention, in the FET balun circuit according to the sixth aspect, the series resonance circuit includes a resonance coil, a resonance capacitor, and a resonance resistor connected in series. It is characterized by that.
【0020】請求項8記載の発明は、前記請求項1、請
求項2、請求項3、請求項4、請求項5、請求項6、又
は請求項7記載のFETバラン回路において、前記AC
接地用コンデンサは、容量絶縁膜を有し、前記容量絶縁
膜は高誘電体膜で構成され、前記AC接地用コンデン
サ、前記第1のFET、前記第2のFET、及び前記第
3のFETは同一の基板に集積されていることを特徴と
する。According to an eighth aspect of the present invention, in the FET balun circuit according to the first, second, third, fourth, fifth, sixth or seventh aspect, the AC
The grounding capacitor has a capacitive insulating film, and the capacitive insulating film is formed of a high dielectric film. The AC grounding capacitor, the first FET, the second FET, and the third FET are It is characterized by being integrated on the same substrate.
【0021】以上により、請求項1ないし請求項8記載
の発明のFETバラン回路では、第2のFETのゲート
にAC接地用コンデンサが配置されるので、第1及び第
2の両FETのゲートは各々正の電位にバイアスされ
る。従って、第3のFETのゲート及びソースを負電位
に設定する必要がなくて、負電源が不要になり、このF
ETバラン回路は小型化される。As described above, in the FET balun circuit according to the first to eighth aspects of the present invention, since the AC grounding capacitor is arranged at the gate of the second FET, the gates of both the first and second FETs are connected. Each is biased to a positive potential. Therefore, it is not necessary to set the gate and the source of the third FET to a negative potential, and a negative power supply is not required.
The ET balun circuit is downsized.
【0022】特に、請求項4記載の発明では、第1のF
ET又は第2のFETで発生する高調波の歪みや特性ば
らつきにより、第1及び第2の出力端子で得られる出力
信号間の位相誤差が生じる場合であっても、バイアス調
整回路により、これ等の高調波の歪みや特性ばらつきを
吸収して、前記出力信号間の位相誤差を小さく、ないし
極小にできる。In particular, in the invention according to claim 4, the first F
Even when a phase error occurs between output signals obtained at the first and second output terminals due to distortion or characteristic variation of harmonics generated in the ET or the second FET, the bias adjustment circuit can control the phase error. By absorbing the distortion of harmonics and the variation in characteristics, the phase error between the output signals can be reduced or minimized.
【0023】また、請求項6記載の発明では、入力端子
に入力される単相信号の周波数の2倍の周波数では、第
1及び第2の出力端子間のインピーダンスが直列共振回
路により小さくなるので、第1及び第2の出力端子の出
力信号には2次高調波がなくなって、相互に正確に位相
が反転した出力信号が得られる。According to the sixth aspect of the present invention, the impedance between the first and second output terminals is reduced by the series resonance circuit at twice the frequency of the single-phase signal input to the input terminal. , The output signals of the first and second output terminals have no second harmonics, and output signals whose phases are accurately inverted with respect to each other are obtained.
【0024】更に、請求項8記載の発明では、AC接地
用コンデンサが小型化され、且つ第1、第2及び第3の
FETと同一基板に集積されるので、FETバラン回路
がより一層に小型化される。Further, in the invention according to claim 8, since the AC grounding capacitor is miniaturized and integrated with the first, second and third FETs on the same substrate, the FET balun circuit is further miniaturized. Be transformed into
【0025】[0025]
【発明の実施の形態】以下、本発明の実施の形態のFE
Tバラン回路について図面を用いて説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an FE according to an embodiment of the present invention will be described.
The T balun circuit will be described with reference to the drawings.
【0026】(第1の実施の形態)図1は、本発明の第
1の実施の形態におけるFETバラン回路を示す。同図
のFETバラン回路は、従来と同様に3個のFET1、
2、7を備える。第1のFET1及び第2のFET2の
ドレインは、各々、負荷抵抗3及び負荷抵抗4を介して
例えば3〜5Vの正電源5に接続されている。前記第1
のFET1のゲートは入力端子6に接続され、この第1
のFET1のドレインは第1の出力端子9に接続されて
いる。一方、第2のFET2のドレインは第2の出力端
子10に接続されている。更に、第1のFET1及び第
2のFET2のソースは、各々、第3のFET7のドレ
インに接続される。(First Embodiment) FIG. 1 shows an FET balun circuit according to a first embodiment of the present invention. The FET balun circuit of FIG.
2 and 7 are provided. The drains of the first FET 1 and the second FET 2 are connected to a positive power supply 5 of, for example, 3 to 5 V via a load resistor 3 and a load resistor 4, respectively. The first
Of the FET 1 is connected to the input terminal 6, and the first
Of the FET 1 is connected to the first output terminal 9. On the other hand, the drain of the second FET 2 is connected to the second output terminal 10. Further, the sources of the first FET 1 and the second FET 2 are each connected to the drain of the third FET 7.
【0027】また、前記第2のFET2のゲートは、A
C接地用コンデンサ11を介して接地される。このAC
接地用コンデンサ11は、その絶縁膜をBiSrTi
(ビスマスストロンチウムタイタニウム)やSrTiO
(チタン酸ストロンチウム)等の高誘電率を有する誘電
体(以下、高誘電体と呼ぶ)で形成される。The gate of the second FET 2 is connected to A
It is grounded via a C grounding capacitor 11. This AC
The grounding capacitor 11 is made of BiSrTi
(Bismuth strontium titanium) or SrTiO
(Strontium titanate) or the like having a high dielectric constant (hereinafter, referred to as a high dielectric).
【0028】更に、バイアス回路8が備えられる。この
バイアス回路8は、前記第1及び第2のFET1、2の
各ゲートに正のバイアス電圧を加えるためのものであ
る。前記バイアス回路8は、2個の電圧分割用抵抗1
3、14と、第1及び第2の抵抗15、16とを備え
る。前記2個の電圧分割用抵抗13、14は前記正電源
5と接地間に直列に接続されている。前記第1の抵抗1
5は、その一端が前記第1のFET1のゲートに接続さ
れ、その他端は、前記電圧分割用抵抗13と電圧分割用
抵抗14との接続点に接続される。また、前記第2の抵
抗16は、その一端が第2のFET2のゲートに接続さ
れ、その他端は前記電圧分割用抵抗13と電圧分割用抵
抗14との接続点に接続される。いま、前記正電源5の
電圧が前記2個の電圧分割用抵抗13、14により抵抗
分割されて、この2個の電圧分割用抵抗13、14の接
続点の電圧が例えば+1.5Vに設定されたとすると、
第1及び第2のFET1、2のゲートの電圧は、+1.
5Vの正の電位にバイアスされる。Further, a bias circuit 8 is provided. This bias circuit 8 is for applying a positive bias voltage to each gate of the first and second FETs 1 and 2. The bias circuit 8 includes two voltage dividing resistors 1.
3 and 14 and first and second resistors 15 and 16. The two voltage dividing resistors 13 and 14 are connected in series between the positive power supply 5 and ground. The first resistor 1
5 has one end connected to the gate of the first FET 1 and the other end connected to a connection point between the voltage dividing resistors 13 and 14. The second resistor 16 has one end connected to the gate of the second FET 2 and the other end connected to a connection point between the voltage dividing resistors 13 and 14. Now, the voltage of the positive power supply 5 is divided by the two voltage dividing resistors 13 and 14, and the voltage at the connection point between the two voltage dividing resistors 13 and 14 is set to, for example, + 1.5V. Then,
The gate voltages of the first and second FETs 1 and 2 are +1.
Biased to a positive potential of 5V.
【0029】前記第3のFET7では、そのゲートは接
地され、この第3のFET7のソースはバイアス用抵抗
12を介して接地される。いま、この第3のFET7の
ドレイン・ソース間電圧を例えば+1.5Vに設定し
て、第3のFET7を定電流源として動作させる、即
ち、第3のFET7のドレイン・ソース間電圧に対して
流れる電流を一定値に保持する場合には、第2のFET
2のゲート・ソース間電圧を+0.5Vとすると、第3
のFET7のドレイン電圧(=第2のFET2のソース
電圧)は+2.0Vとなり、第3のFET7のソース電
圧は、バイアス用抵抗12により+0.5Vに設定され
る。このとき、第3のFET7のゲートは接地されてい
て、そのゲート電圧は0Vであるので、第3のFET7
のゲート・ソース間電圧は−0.5Vの負電位にバイア
スされる。The gate of the third FET 7 is grounded, and the source of the third FET 7 is grounded via a bias resistor 12. Now, the drain-source voltage of the third FET 7 is set to, for example, +1.5 V, and the third FET 7 is operated as a constant current source. In other words, with respect to the drain-source voltage of the third FET 7, To keep the flowing current at a constant value, the second FET
Assuming that the gate-source voltage of No. 2 is +0.5 V, the third
The drain voltage of the FET 7 (= source voltage of the second FET 2) is +2.0 V, and the source voltage of the third FET 7 is set to +0.5 V by the bias resistor 12. At this time, the gate of the third FET 7 is grounded and its gate voltage is 0 V.
Is biased to a negative potential of -0.5V.
【0030】次に、本発明の実施の形態のFETバラン
回路の動作について説明する。Next, the operation of the FET balun circuit according to the embodiment of the present invention will be described.
【0031】先ず、入力端子6に単相のRF信号が入力
される。このとき、第1のFET1の電流は変化する
が、第2のFET2のゲートの交流成分がAC接地用コ
ンデンサ11を通じて接地されており、且つ第3のFE
T7に流れる電流は一定値であるので、負荷抵抗3を流
れる電流と負荷抵抗4を流れる電流との合計値は変化せ
ずに第3のFET7のドレイン電位が変化する。First, a single-phase RF signal is input to the input terminal 6. At this time, although the current of the first FET 1 changes, the AC component of the gate of the second FET 2 is grounded through the AC grounding capacitor 11 and the third FE
Since the current flowing through T7 is a constant value, the drain potential of the third FET 7 changes without changing the total value of the current flowing through the load resistor 3 and the current flowing through the load resistor 4.
【0032】従って、入力端子6に入力される単相信号
が第1のFET1の線型領域にある限りでは、第3のF
ET7のドレインの電圧は第1のFET1のゲート電圧
と同等になる。その結果、第1の出力端子9及び第2の
出力端子10には、互いに位相が反転した信号が得られ
る。従って、前記入力端子6に入力された単相信号をこ
のバラン回路にて差動信号に変換して、この差動信号が
前記両出力端子9、10の出力として得られる。Therefore, as long as the single-phase signal input to the input terminal 6 is in the linear region of the first FET 1, the third F
The voltage at the drain of ET7 becomes equal to the gate voltage of the first FET1. As a result, signals whose phases are inverted from each other are obtained at the first output terminal 9 and the second output terminal 10. Therefore, the single-phase signal input to the input terminal 6 is converted into a differential signal by the balun circuit, and the differential signal is obtained as the output of the output terminals 9 and 10.
【0033】このように、本実施の形態のFETバラン
回路では、従来のバラン回路と同様に単相入力信号を差
動信号に変換する機能を確保しつつ、第2のFET2の
ゲートにAC接地用コンデンサ11を設けて、第1のF
ET1及び第2のFET2のゲートを、各々、正の電位
にバイアスしたので、第3のFET7のゲート及びソー
スを各々負電位に設定する必要がなく、従来のFETバ
ラン回路が必要であった負電源VSSが不要となる。従
って、本実施の形態のFETバラン回路では、小型化を
図ることができる。As described above, in the FET balun circuit of the present embodiment, the function of converting a single-phase input signal into a differential signal is ensured as in the conventional balun circuit, and the AC ground is connected to the gate of the second FET 2. For the first F
Since the gates of the ET1 and the second FET 2 are each biased to a positive potential, it is not necessary to set the gate and the source of the third FET 7 to a negative potential, respectively. The power supply VSS becomes unnecessary. Therefore, in the FET balun circuit of the present embodiment, downsizing can be achieved.
【0034】しかも、AC接地用コンデンサ11の絶縁
膜がBiSrTiやSrTiO等の高誘電体で形成され
るので、このAC接地用コンデンサ11を非常に小さく
形成することができる。その結果、このAC接地用コン
デンサ11を、図2に示すように、前記第1のFET
1、第2のFET2及び第3のFET7と共に同一基板
Sub上に集積することができる。Moreover, since the insulating film of the AC grounding capacitor 11 is formed of a high dielectric material such as BiSrTi or SrTiO, the AC grounding capacitor 11 can be formed very small. As a result, the AC grounding capacitor 11 is connected to the first FET as shown in FIG.
1, the second FET 2 and the third FET 7 can be integrated on the same substrate Sub.
【0035】(第2の実施の形態)次に、本発明の第2
の実施の形態を説明する。(Second Embodiment) Next, a second embodiment of the present invention will be described.
An embodiment will be described.
【0036】図3は本実施の形態のFETバラン回路を
示す。同図のバラン回路は、図1に示したFETバラン
回路にバイアス調整回路を付加したものである。本実施
の形態は、第1のFET1や第2のFET2において発
生する高調波の歪や、これ等FET1、2間の特性のば
らつき、更にはこれ等FET1、2と出力端子9、10
との距離の相違に起因して、第1及び第2の出力端子
9、10の出力信号間に位相誤差が生じるのを有効に抑
制しようとするものである。尚、既に示した図1のFE
Tバラン回路の構成要素についての説明は省略する。FIG. 3 shows an FET balun circuit according to the present embodiment. The balun circuit shown in the figure is obtained by adding a bias adjusting circuit to the FET balun circuit shown in FIG. In this embodiment, the distortion of the harmonics generated in the first FET 1 and the second FET 2 and the variation in the characteristics between the FETs 1 and 2 are further improved.
It is intended to effectively suppress the occurrence of a phase error between the output signals of the first and second output terminals 9 and 10 due to the difference in distance from the first and second output terminals 9 and 10. The FE shown in FIG.
Description of the components of the T-balun circuit is omitted.
【0037】図3において、20はバイアス調整回路で
あって、このバイアス調整回路20は、直列に接続され
た抵抗17と可変抵抗18とにより構成される。前記抵
抗17の一端は正電源5に接続され、他端は第1のFE
T1のゲートに接続される。また、前記可変抵抗18の
一端は第1のFET1のゲートに接続され、その他端は
接地されている。従って、第1のFET1のゲートは、
可変抵抗18によって決定される正の電位にバイアスさ
れる。In FIG. 3, reference numeral 20 denotes a bias adjustment circuit. The bias adjustment circuit 20 includes a resistor 17 and a variable resistor 18 connected in series. One end of the resistor 17 is connected to the positive power supply 5 and the other end is a first FE.
Connected to the gate of T1. One end of the variable resistor 18 is connected to the gate of the first FET 1, and the other end is grounded. Therefore, the gate of the first FET 1
It is biased to a positive potential determined by the variable resistor 18.
【0038】図4は、第1のFET1のゲートのバイア
ス電圧と、第1及び第2の出力端子9、10の出力信号
間の位相誤差との関係を示す。第2のFET2のゲート
のバイアス電圧が+1.5Vのとき、第1のFET1の
ゲートのバイアス電圧も+1.5Vである場合(第1の
実施の形態の場合)には、同図から判るように、位相誤
差は0.73度である。これに対し、バイアス調整回路
20の可変抵抗18の抵抗値を調整して、第1のFET
1のゲートのバイアス電圧を+1.62Vに設定した場
合には、位相誤差は極小(約0.3度)となる。このよ
うに、本実施の形態によれば、バイアス調整回路20を
用いて、2つの出力端子9、10の出力信号間の位相誤
差を改善することができる。FIG. 4 shows the relationship between the bias voltage of the gate of the first FET 1 and the phase error between the output signals of the first and second output terminals 9 and 10. When the bias voltage of the gate of the second FET 2 is +1.5 V and the bias voltage of the gate of the first FET 1 is also +1.5 V (in the case of the first embodiment), it can be seen from FIG. In addition, the phase error is 0.73 degrees. On the other hand, by adjusting the resistance value of the variable resistor 18 of the bias adjustment circuit 20, the first FET
When the bias voltage of the gate of No. 1 is set to +1.62 V, the phase error becomes extremely small (about 0.3 degrees). As described above, according to the present embodiment, the phase error between the output signals of the two output terminals 9 and 10 can be improved by using the bias adjustment circuit 20.
【0039】(第3の実施の形態)続いて、本発明の第
3の実施の形態を説明する。(Third Embodiment) Next, a third embodiment of the present invention will be described.
【0040】図5は本実施の形態のFETバラン回路を
示す。同図のバラン回路は、図1に示したFETバラン
回路に直列共振回路を付加したものである。本実施の形
態では、第1のFET1及び第2のFET2に生じる2
次の高調波を抑制しようとするものである。尚、既に示
したFETバラン回路の構成要素についての説明は省略
する。FIG. 5 shows an FET balun circuit according to the present embodiment. The balun circuit shown in the figure is obtained by adding a series resonance circuit to the FET balun circuit shown in FIG. In the present embodiment, the second FET generated in the first FET 1 and the second FET 2
The next harmonic is to be suppressed. The description of the components of the FET balun circuit already described is omitted.
【0041】図5において、24は直列共振回路であっ
て、この直列共振回路24は、第1の出力端子9と第2
の出力端子10との間に配置されていて、共振用コイル
21と、共振用抵抗22と、共振用コンデンサ23とを
直列に接続した直列回路により構成される。この直列共
振回路24は、入力端子6に入力される単相信号の周波
数の2倍の周波数において前記共振回路用抵抗22と同
一のインピーダンスを示すように、これ等3つの素子の
定数が設定される。In FIG. 5, reference numeral 24 denotes a series resonance circuit. This series resonance circuit 24 is connected to the first output terminal 9 and the second output terminal 9.
And a series circuit in which a resonance coil 21, a resonance resistor 22, and a resonance capacitor 23 are connected in series. In the series resonance circuit 24, constants of these three elements are set so as to show the same impedance as the resonance circuit resistor 22 at twice the frequency of the single-phase signal input to the input terminal 6. You.
【0042】従って、本実施の形態では、単相入力信号
の周波数の2倍の周波数では、前記直列共振回路24に
より、第1の出力端子9と第2の出力端子10との間の
電位差が小さくなって、第1のFET1及び第2のFE
T2の2次の高調波が抑制されるので、第1の出力端子
9及び第2の出力端子10には、より正確に位相が反転
した信号が出力されることになる。Therefore, in this embodiment, at a frequency twice the frequency of the single-phase input signal, the potential difference between the first output terminal 9 and the second output terminal 10 is reduced by the series resonance circuit 24. The first FET 1 and the second FE
Since the second harmonic of T2 is suppressed, a signal whose phase has been inverted more accurately is output to the first output terminal 9 and the second output terminal 10.
【0043】[0043]
【発明の効果】以上説明したように、請求項1ないし請
求項8記載の発明のFETバラン回路によれば、第2の
FETのゲートにAC接地用コンデンサを配置して、第
1及び第2の両FETのゲートを各々正の電位にバイア
スできるようにしたので、第3のFETのゲート及びソ
ースを負電位に設定する負電源を不要にでき、FETバ
ラン回路の小型化を図ることができる。As described above, according to the FET balun circuit of the first to eighth aspects of the present invention, an AC grounding capacitor is arranged at the gate of the second FET, so that the first and second FETs can be connected. Since the gates of both FETs can be biased to a positive potential, a negative power supply for setting the gate and source of the third FET to a negative potential can be eliminated, and the size of the FET balun circuit can be reduced. .
【0044】特に、請求項4記載の発明によれば、バイ
アス調整回路を設けたので、第1のFET又は第2のF
ETで発生する高調波の歪みや特性ばらつきが存在して
も、第1及び第2の出力端子で得られる出力信号間の位
相誤差を小さく、ないし極小にできる効果を奏する。In particular, according to the fourth aspect of the present invention, since the bias adjusting circuit is provided, the first FET or the second FET is provided.
Even if there is distortion or characteristic variation of the harmonics generated by ET, the phase error between the output signals obtained at the first and second output terminals can be reduced or minimized.
【0045】また、請求項6記載の発明によれば、直列
共振回路を設けて、第1及び第2の出力端子の出力信号
に2次高調波が含まれることを抑制したので、より一層
正確に位相が反転した出力信号を得ることができる。According to the sixth aspect of the present invention, the series resonance circuit is provided to prevent the output signals of the first and second output terminals from including the second harmonic, so that it is more accurate. An output signal whose phase has been inverted can be obtained.
【0046】更に、請求項8記載の発明によれば、AC
接地用コンデンサを小型化して、第1、第2及び第3の
FETと同一基板に集積したので、FETバラン回路を
より一層に小型化できる。Further, according to the invention described in claim 8, AC
Since the grounding capacitor is miniaturized and integrated with the first, second and third FETs on the same substrate, the FET balun circuit can be further miniaturized.
【図1】本発明の第1の実施の形態のFETバラン回路
を示す図である。FIG. 1 is a diagram showing an FET balun circuit according to a first embodiment of the present invention.
【図2】AC接地用コンデンサが第1、第2及び第3の
FETと同一基板上に集積された様子を説明する図面で
ある。FIG. 2 is a diagram illustrating a state in which an AC grounding capacitor is integrated on a same substrate as first, second and third FETs.
【図3】本発明の第2の実施の形態のFETバラン回路
を示す図である。FIG. 3 is a diagram illustrating an FET balun circuit according to a second embodiment of the present invention.
【図4】第1のFETのゲートのバイアス電圧値と2つ
の出力信号間の位相誤差との関係を示す図である。FIG. 4 is a diagram illustrating a relationship between a bias voltage value of a gate of a first FET and a phase error between two output signals.
【図5】本発明の第3の実施の形態のFETバラン回路
を示す図である。FIG. 5 is a diagram illustrating an FET balun circuit according to a third embodiment of the present invention.
【図6】従来のFETバラン回路を示す図である。FIG. 6 is a diagram showing a conventional FET balun circuit.
1 第1のFET 2 第2のFET 3 負荷抵抗 4 負荷抵抗 5 正電源 6 入力端子 7 第3のFET 8 バイアス回路 9 第1の出力端子 10 第2の出力端子 11 AC接地用コンデンサ 12 バイアス用抵抗 13、14 電圧分割用抵抗 15 第1の抵抗 16 第2の抵抗 17 抵抗 18 可変抵抗 20 バイアス調整回路 21 共振用コイル 22 共振用抵抗 23 共振用コンデンサ 24 直列共振回路 REFERENCE SIGNS LIST 1 first FET 2 second FET 3 load resistance 4 load resistance 5 positive power supply 6 input terminal 7 third FET 8 bias circuit 9 first output terminal 10 second output terminal 11 AC grounding capacitor 12 for bias Resistors 13, 14 Voltage dividing resistor 15 First resistor 16 Second resistor 17 Resistor 18 Variable resistor 20 Bias adjustment circuit 21 Resonant coil 22 Resonant resistor 23 Resonant capacitor 24 Series resonant circuit
Claims (8)
号に変換し、この差動信号を第1及び第2の出力端子か
ら出力するFETバラン回路であって、 ドレインが正電源及び前記第1の出力端子に接続され、
ゲートが前記入力端子に接続された第1のFETと、 ドレインが前記正電源及び前記第2の出力端子に接続さ
れた第2のFETと、 前記第2のFETのゲートに一端が接続され、他端が接
地されたAC接地用コンデンサと、 ドレインが前記第1のFETのソース及び前記第2のF
ETのソースに接続され、ゲートが接地された第3のF
ETとを備えたことを特徴とするFETバラン回路。1. A FET balun circuit for converting a single-phase signal input to an input terminal into a differential signal, and outputting the differential signal from first and second output terminals, wherein a drain is a positive power supply and Connected to the first output terminal,
A first FET having a gate connected to the input terminal; a second FET having a drain connected to the positive power supply and the second output terminal; one end connected to a gate of the second FET; An AC grounding capacitor having the other end grounded, a drain connected to the source of the first FET and the second F
A third F connected to the source of ET and having a gate grounded
An FET balun circuit comprising ET.
ートを正の所定電位にバイアスするバイアス回路を備え
たことを特徴とする請求項1記載のFETバラン回路。2. The FET balun circuit according to claim 1, further comprising a bias circuit for biasing the gates of said first FET and said second FET to a predetermined positive potential.
の接続点とに接続された第1の抵抗と、 前記第2のFETゲートと前記AC接地用コンデンサと
の間と、前記2個の電圧分割用抵抗の接続点とに接続さ
れた第2の抵抗とを備えたことを特徴とする請求項2記
載のFETバラン回路。3. The bias circuit is connected to two voltage dividing resistors for dividing the voltage of the positive power supply, and to a connection point between the gate of the first FET and the two voltage dividing resistors. A first resistor, a second resistor connected between the second FET gate and the AC grounding capacitor, and a connection point of the two voltage dividing resistors. 3. The FET balun circuit according to claim 2, wherein:
圧と前記第2のFETのゲートのバイアス電圧との少な
くとも一方を調整するバイアス調整回路を備えたことを
特徴とする請求項2記載のFETバラン回路。4. The FET according to claim 2, further comprising a bias adjustment circuit for adjusting at least one of a bias voltage of a gate of the first FET and a bias voltage of a gate of the second FET. Balun circuit.
のゲートに接続された抵抗と、 一端が前記第1のFETのゲートに接続され、他端が接
地された可変抵抗とを備えたことを特徴とする請求項4
記載のFETバラン回路。5. The bias adjustment circuit has one end connected to the positive power supply and the other end connected to the first FET.
And a variable resistor having one end connected to the gate of the first FET and the other end grounded.
An FET balun circuit as described.
子との間に配置され、前記入力端子に入力される単相信
号の周波数の2倍の周波数で直列共振する直列共振回路
を備えたことを特徴とする請求項1、請求項2又は請求
項5記載のFETバラン回路。6. A series resonance circuit disposed between the first output terminal and the second output terminal and performing series resonance at a frequency twice as high as a frequency of a single-phase signal input to the input terminal. 6. The FET balun circuit according to claim 1, wherein the FET balun circuit is provided.
直列に接続されて構成されることを特徴とする請求項6
記載のFETバラン回路。7. The series resonance circuit according to claim 6, wherein a resonance coil, a resonance capacitor, and a resonance resistor are connected in series.
An FET balun circuit as described.
膜を有し、 前記容量絶縁膜は高誘電体膜で構成され、 前記AC接地用コンデンサ、前記第1のFET、前記第
2のFET、及び前記第3のFETは同一の基板に集積
されていることを特徴とする請求項1、請求項2、請求
項3、請求項4、請求項5、請求項6、又は請求項7記
載のFETバラン回路。8. The AC grounding capacitor has a capacitor insulating film, the capacitor insulating film is formed of a high dielectric film, the AC grounding capacitor, the first FET, the second FET, 8. The method according to claim 1, wherein the third FET is integrated on the same substrate. FET balun circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36661499A JP2000269783A (en) | 1999-01-12 | 1999-12-24 | Fet balun circuit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP500399 | 1999-01-12 | ||
JP11-5003 | 1999-01-12 | ||
JP36661499A JP2000269783A (en) | 1999-01-12 | 1999-12-24 | Fet balun circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000269783A true JP2000269783A (en) | 2000-09-29 |
Family
ID=26338878
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36661499A Withdrawn JP2000269783A (en) | 1999-01-12 | 1999-12-24 | Fet balun circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000269783A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013179890A1 (en) | 2012-05-28 | 2013-12-05 | ソニー株式会社 | Single-phase differential conversion circuit, balun, switch and communication device |
-
1999
- 1999-12-24 JP JP36661499A patent/JP2000269783A/en not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013179890A1 (en) | 2012-05-28 | 2013-12-05 | ソニー株式会社 | Single-phase differential conversion circuit, balun, switch and communication device |
KR20150023233A (en) | 2012-05-28 | 2015-03-05 | 소니 주식회사 | Single-phase differential conversion circuit, balun, switch and communication device |
US9621139B2 (en) | 2012-05-28 | 2017-04-11 | Sony Corporation | Single phase differential conversion circuit, balun, switch, and communication device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20010040479A1 (en) | Electronic switch | |
EP0854570B1 (en) | Bias stabilizing circuit | |
US7418250B2 (en) | Quadrature mixer circuits and mobile terminal using the same | |
US6871059B1 (en) | Passive balun FET mixer | |
US5796286A (en) | Attenuation circuitry using gate current control of FET conduction to vary attenuation | |
TW200820600A (en) | Cascode low noise amplifier with a source-coupled active inductor | |
JPH06310954A (en) | Semiconductor power amplifier integrated circuit | |
US20080309435A1 (en) | Noise filter | |
US8183896B2 (en) | Resistive frequency mixing apparatus and signal processing method using the same | |
JP2003078355A (en) | Mixer circuit | |
Rajput et al. | A high performance current mirror for low voltage designs | |
JP3339892B2 (en) | Integrated circuit and method of using same | |
US6252460B1 (en) | FET balun transformer | |
EP0742640B1 (en) | A front-end circuit | |
JP2000269783A (en) | Fet balun circuit | |
Estreich | A monolithic wide-band GaAs IC amplifier | |
JPS61161028A (en) | Antenna input circuit | |
US6191655B1 (en) | Six inverting amplifier transconductance stage and methods for its use | |
US11863227B2 (en) | Radio frequency switches with fast switching speed | |
WO2017126241A1 (en) | Variable capacitance circuit, oscillator circuit, and method of controlling variable capacitance circuit | |
JP3922950B2 (en) | Frequency conversion circuit | |
JP3442619B2 (en) | High frequency mixer and high frequency mixer integrated circuit | |
JP3068000B2 (en) | Front end circuit | |
JP2002353736A (en) | Oscillator | |
JPH01175304A (en) | Microwave mixer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060331 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080826 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20081022 |