JP2000269457A - Semiconductor element and semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体素子及び半
導体装置に関する。[0001] The present invention relates to a semiconductor element and a semiconductor device.
【０００２】[0002]
【従来の技術】通常MOSFET（metal-oxide-semiconducto
r field effect transistor）はオフ状態でpn接合によ
って電流が流れるのを防いでいる。リーク電流の主因と
してサブスレッショルド電流とキャリアの再結合の逆過
程等が挙げられる。このような電流は微少ではあるが無
視はできず、例えばDRAM(dynamic random access memor
y)の記憶保持時間を決定し、リフレッシュサイクルを決
める。リーク電流低減の手段としてエピタキシャル成長
させたウエハを用いて結晶欠陥を少なくする方法やSOI
（silicon on insulator）ウエハを用いてオフ状態で完
全空乏化させる方法が考えられている。2. Description of the Related Art Normally, MOSFET (metal-oxide-semiconducto)
r field effect transistor) prevents current from flowing through the pn junction in the off state. The main cause of the leak current is a reverse process of the subthreshold current and the recombination of carriers. Such a current is small but not negligible. For example, a DRAM (dynamic random access memor
The storage retention time of y) is determined, and the refresh cycle is determined. Methods to reduce crystal defects using epitaxially grown wafers and SOI
(Silicon on insulator) A method of completely depleting in an off state using a wafer has been considered.
【０００３】また、従来、DRAMセルの蓄積電荷を減少さ
せても動作可能な構造として、ゲインセルと呼ばれる記
憶素子構造が提案されている。これは書き込み用のトラ
ンジスタを介して記憶ノードに電荷を注入し、蓄積され
た電荷により他に設けた読み出し用のトランジスタのし
きい電圧が変化することを利用して記憶を行うものであ
る。本発明に関連した従来技術として、書き込み用のト
ランジスタに多結晶シリコンを用いたH. Shichijo et a
l, Conference on Solid State Devices and Materials
pp265-268, 1984年、及び読み出し用のトランジスタに
多結晶シリコンを用いた S. Shukuri et al, IEEE Inte
rnational Electron Devices Meeting pp1006-1008, 19
92年を挙げる。[0003] Conventionally, a memory element structure called a gain cell has been proposed as a structure that can operate even when the accumulated charge in a DRAM cell is reduced. In this method, charge is injected into a storage node via a writing transistor, and storage is performed by utilizing the fact that a threshold voltage of another reading transistor provided by the stored charge changes. As a prior art related to the present invention, H. Shichijo et al.
l, Conference on Solid State Devices and Materials
pp265-268, 1984, and S. Shukuri et al, IEEE Inte
rnational Electron Devices Meeting pp1006-1008, 19
Listed in 1992.
【０００４】本発明に関連した他の従来技術として、K.
Yano et al, IEEE InternationalElectron Devices Me
eting pp541-544, 1993年、及びT. Ishii et al, IEEE
International Solid State-State Circuits Conferen
ces pp266-267, 1996年に記載されている多結晶シリコ
ンを用いた単一電子メモリをあげる。この技術において
は多結晶シリコン薄膜によって電流経路であるチャネル
及び電子を捕獲する記憶領域を同時形成する。記憶領域
に電子が捕獲されるとしきい電圧が変化することを利用
し、情報の記憶を行なう。数個の電子の蓄積で１ビット
の記憶を行なう所に特徴がある。記憶領域への電子注入
はゲート電極に12Vないしは15Vの電圧を印加して行う。
逆の蓄積電子放出ではゲート電極に -10Vないしは-15V
の電圧を印加する。多結晶シリコンの結晶粒の利用によ
って加工した寸法より実効的に小さい構造が実現され、
室温においても動作が可能となる。また1トランジスタ
で記憶素子が構成できる。Another prior art related to the present invention is K.
Yano et al, IEEE InternationalElectron Devices Me
eting pp541-544, 1993, and T. Ishii et al, IEEE
International Solid State-State Circuits Conferen
ces pp266-267, a single-electron memory using polycrystalline silicon described in 1996 is given. In this technique, a channel as a current path and a storage region for capturing electrons are simultaneously formed by a polycrystalline silicon thin film. Information is stored by utilizing the fact that the threshold voltage changes when electrons are captured in the storage area. It is characterized in that 1-bit storage is performed by storing several electrons. Electrons are injected into the storage region by applying a voltage of 12 V or 15 V to the gate electrode.
-10V or -15V at the gate electrode for the reverse emission of accumulated electrons
Is applied. By utilizing the crystal grains of polycrystalline silicon, a structure that is effectively smaller than the dimension processed is realized,
Operation is possible even at room temperature. Further, a storage element can be formed with one transistor.
【０００５】[0005]
【発明が解決しようとする課題】MOSFETの微細化の指針
としてスケーリング側がある。これによればサイズを1/
Kにした場合に基板濃度をK倍にする。しかし、基板濃度
を上げると空乏層幅が狭まり、接合のリークは増えてし
まう。これに対し、SOI基板を用いてオフ状態で完全に
空乏化させる方法が考えられる。この場合でもキャリア
の再結合の逆過程等の要因によって通常基板と比べて相
対的には小さいながらリーク電流は流れる。また微細化
が非常に進むとチャネル内不純物の位置ゆらぎが影響を
及ぼす。高しきい電圧に設計したくとも不純物の位置ゆ
らぎに起因してしきい電圧より低い電圧で電流経路がで
きてしまいリーク電流が流れる。There is a scaling side as a guideline for MOSFET miniaturization. According to this, the size is 1 /
When K is set, the substrate concentration is increased by K times. However, when the substrate concentration is increased, the width of the depletion layer is reduced, and the leakage at the junction is increased. On the other hand, a method of completely depleting in an off state using an SOI substrate is considered. Even in this case, due to factors such as the reverse process of carrier recombination, a leak current flows though it is relatively small as compared with the normal substrate. Further, when miniaturization progresses extremely, fluctuation in the position of impurities in the channel has an effect. Even if it is designed to have a high threshold voltage, a current path is formed at a voltage lower than the threshold voltage due to the fluctuation of the position of the impurity, and a leak current flows.
【０００６】また、微細構造の進歩によってＤＲＡＭ、
フラッシュメモリ等各種メモリのメモリセルは小面積化
が進み、メモリの大容量化を成し遂げてきた。特に１ト
ランジスタと１キャパシタを基本構成とするＤＲＡＭは
高速性と高集積性を両立するメモリとして広く用いられ
ている。しかしながら規模の増大に従ってリフレッシュ
サイクルは延ばしていかなければならない。従ってこの
観点からも低リークのFETが求められている。さらにDRA
Mについては、単純に微細化を進め、小面積とすると、
キャパシタの面積も減少するため、キャパシタの静電容
量が減少し、蓄積電荷量も小さくなっていく。しかし、
大容量化に従ってデータ線は基本的に長くなるためこの
充放電、あるいは雑音耐性等を考えると蓄積電荷量はあ
まり小さくできない。このためキャパシタの立体化ある
いはキャパシタ絶縁膜の高誘電率化の新たな工夫を世代
を進めるごとに行わなければならないという問題があ
る。この問題に対する解決策として、蓄積電荷で直接デ
ータ線を充放電するのでなく、トランジスタのチャネル
近傍に電荷を蓄積し、これによるトランジスタのしきい
電圧変化を利用して記憶を行う方法が考えられる。トラ
ンジスタのドレイン電流でデータ線の充放電を行うた
め、上記の問題を回避でき、素子の縮小が容易である。
このような素子として従来3トランジスタ型のDRAMが提
案されている。しかしながら蓄積電荷量が通常のDRAMと
比較して小さくなるため、リフレッシュサイクルを現在
より短くする必要がある。しかし、集積度が上がるに従
いリフレッシュサイクルは延ばして行く必要があるか
ら、この観点から問題が起こってしまう。[0006] In addition, with the advance of fine structure, DRAM,
Memory cells of various memories, such as flash memories, have been reduced in area, and have achieved a large capacity memory. In particular, a DRAM having a basic configuration of one transistor and one capacitor is widely used as a memory having both high speed and high integration. However, the refresh cycle must be extended as the scale increases. Therefore, a low-leakage FET is also required from this viewpoint. Further DRA
As for M, if we simply proceed with miniaturization and reduce the area,
Since the area of the capacitor also decreases, the capacitance of the capacitor decreases, and the amount of accumulated charge also decreases. But,
Since the data line basically becomes longer as the capacity increases, the amount of accumulated charge cannot be reduced so much in consideration of the charge / discharge or noise resistance. For this reason, there is a problem that a new device for making the capacitor three-dimensional or for increasing the dielectric constant of the capacitor insulating film must be performed every generation. As a solution to this problem, a method is considered in which, instead of directly charging and discharging the data line with the stored charge, the charge is stored in the vicinity of the channel of the transistor, and the storage is performed using the threshold voltage change of the transistor. Since the data line is charged and discharged with the drain current of the transistor, the above problem can be avoided and the size of the element can be easily reduced.
Conventionally, a three-transistor type DRAM has been proposed as such an element. However, since the accumulated charge amount is smaller than that of a normal DRAM, it is necessary to make the refresh cycle shorter. However, since the refresh cycle needs to be extended as the integration degree increases, a problem arises from this viewpoint.
【０００７】一方、トランジスタのチャネル近傍に電荷
を蓄積し、これによるトランジスタのしきい電圧変化を
利用して記憶を行う他の素子としてEEPROMあるいはフラ
ッシュメモリがある。これらはトンネル絶縁膜に大電圧
を加え、フローティングゲートに電子あるいは正孔を注
入する。絶縁膜中に電流を流すため書き込み／消去に時
間がかかる等の課題がある。また動作電圧が大きいため
高耐圧の周辺回路を用意する必要があり、従って周辺回
路の面積が増大する。さらに高電圧印加という使用条件
の下で記憶保持の信頼性確保をするためトンネル絶縁膜
の厚さは10nmを僅かに切る程度から薄くできない。この
ため素子のスケールダウンに際してトンネル絶縁膜厚は
薄くできず、短チャネル効果が顕著になって行くことが
予想される。さらに、このトンネルは絶縁膜の厚さやト
ラップの有無によってその電流量が非常に大きく変化す
るため、素子間の特性ばらつきが大きいという課題もあ
る。On the other hand, there is an EEPROM or a flash memory as another element which accumulates electric charges near the channel of a transistor and performs storage using a threshold voltage change of the transistor due to the electric charge. These apply a large voltage to the tunnel insulating film and inject electrons or holes into the floating gate. There is a problem that writing / erasing takes time because a current flows through the insulating film. In addition, since the operating voltage is large, it is necessary to prepare a peripheral circuit having a high withstand voltage, so that the area of the peripheral circuit increases. Further, the thickness of the tunnel insulating film cannot be reduced to a level slightly smaller than 10 nm in order to secure the reliability of memory retention under the conditions of application of a high voltage. For this reason, when the element is scaled down, the thickness of the tunnel insulating film cannot be reduced, and it is expected that the short channel effect will become remarkable. Furthermore, since the amount of current of the tunnel varies greatly depending on the thickness of the insulating film and the presence / absence of traps, there is a problem that the characteristic variation between elements is large.
【０００８】以上から、本発明の目的とするところは、
低リークあるいは不純物注入以外のしきい電圧制御方法
を有する半導体素子を提供することであり、さらにこの
素子を用いてスケールダウン可能で、リフレッシュサイ
クルを十分長く確保できる高速書き込みの可能な半導体
記憶素子を提供する、またこれらを用いた半導体装置を
提供することである。[0008] From the above, the object of the present invention is:
To provide a semiconductor device having a threshold voltage control method other than low leakage or impurity implantation, and a semiconductor memory device which can be scaled down using this device and capable of high-speed writing capable of securing a sufficiently long refresh cycle. And a semiconductor device using the same.
【０００９】[0009]
【課題を解決するための手段】本発明はチャネルに極め
て薄い半導体を用いることにより膜厚方向の量子力学的
な閉じ込め効果を利用してリーク電流を低減し、さらに
しきい電圧の制御を行うことを特徴とする。SUMMARY OF THE INVENTION According to the present invention, an extremely thin semiconductor is used for a channel to reduce a leak current by utilizing a quantum mechanical confinement effect in a film thickness direction and to control a threshold voltage. It is characterized by.
【００１０】詳しく述べると、本発明の代表的な実施形
態による半導体素子は、ソ−ス(200)、ドレイン領域(20
1)を有し、ソース(200)、ドレイン領域(201)は互いに半
導体のチャネル領域(202)を介して接続され、制御電極
(203)を有し、制御電極(203)により上記チャネル領域(2
02)のコンダクタンスを制御するトランジスタ構造にお
いて、チャネル領域(202)の平均の厚さが5nm以下である
ことを特徴とする。一例としては第２３図に示すものが
あるが、この構造に限定されるものではない。More specifically, a semiconductor device according to an exemplary embodiment of the present invention includes a source (200), a drain region (20).
1) having a source (200) and a drain region (201) connected to each other via a semiconductor channel region (202), and a control electrode
(203), and the channel region (2
02) In the transistor structure for controlling the conductance, the average thickness of the channel region (202) is 5 nm or less. An example is shown in FIG. 23, but it is not limited to this structure.
【００１１】また本発明は、蓄積した電荷量の大小によ
り読み出しトランジスタのソース、ドレイン間のコンダ
クタンスが変化することを用いて記憶を行う半導体記憶
素子において、電荷蓄積領域に電荷を注入あるいは放出
するために設けたトランジスタのチャネルが厚さ5nm以
下の半導体からなることを特徴とする。これにより高速
の情報書き込みと長い情報保持時間を両立できる。トラ
ンジスタのチャネルの厚さの下限としては、製造プロセ
ス上、膜の欠陥が顕在化しないことを条件に定めること
ができる。According to the present invention, there is provided a semiconductor memory device for performing storage by using a change in conductance between a source and a drain of a read transistor depending on the amount of stored charge, for injecting or discharging charge into or from a charge storage region. Wherein the channel of the transistor provided is made of a semiconductor having a thickness of 5 nm or less. This makes it possible to achieve both high-speed information writing and a long information holding time. The lower limit of the thickness of the channel of the transistor can be determined on the condition that a defect of a film does not become obvious in a manufacturing process.
【００１２】詳しく述べると、本発明の代表的な実施形
態による半導体素子は、ソ−ス(7)、ドレイン領域(8)を
有し、ソース(7)、ドレイン領域(8)は互いに半導体(6)
を介して接続され、制御電極(5)を有し、制御電極(5)に
より上記ソース(7)、ドレイン領域(8)を接続する半導体
(6)のコンダクタンスを制御する読み出しトランジスタ
構造を有し、ソース(7)、ドレイン領域(8)を接続する半
導体(6)近傍に電荷蓄積領域(1)を有し、電荷蓄積領域
(1)に電荷を注入あるいは放出する書き込みトランジス
タ構造(1)(2)(3)(5)を有し、電荷蓄積領域に蓄積した電
荷量の大小により読み出しトランジスタのソース、ドレ
イン間のコンダクタンスが変化することを用いて記憶を
行う半導体記憶素子において、書き込みトランジスタの
チャネルが、平均の厚さが5nm以下の半導体からなるこ
とを特徴とする。実施例としては第１図に示すものがあ
るが、この構成に限定されるものではない。More specifically, a semiconductor device according to a representative embodiment of the present invention has a source (7) and a drain region (8), and the source (7) and the drain region (8) are semiconductors ( 6)
A semiconductor having a control electrode (5) and connecting the source (7) and the drain region (8) by the control electrode (5)
(6) having a read transistor structure for controlling the conductance, having a charge storage region (1) near the semiconductor (6) connecting the source (7) and the drain region (8),
It has a write transistor structure (1), (2), (3), and (5) that injects or releases charge in (1), and the conductance between the source and drain of the read transistor depends on the amount of charge stored in the charge storage region. In a semiconductor memory element that performs storage using change, a channel of a writing transistor is formed of a semiconductor whose average thickness is 5 nm or less. FIG. 1 shows an embodiment, but the present invention is not limited to this configuration.
【００１３】低次元系の電気伝導はモビリティー向上の
観点からの議論はあったが、オフ状態のリーク低減の観
点からは議論されてこなかった。このような非常に薄い
半導体膜でリーク電流が小さくなるということは当初明
らかでなかった。そこで図２０(a)(b)に示す半導体トラ
ンジスタを試作して、実際に低リークであることを確認
した。図２０(a)が断面図、図２０(b)が上面図である。
試作したトランジスタはn型多結晶シリコンのソース(10
3)、ドレイン(105)、制御電極(106)を持ち、チャネル(1
04)は厚さ平均が3nmのノンドープの多結晶シリコン膜で
ある。チャネルはアモルファス状態で堆積し、その後熱
工程によって結晶化させる。チャネル細線の幅は0.1ミ
クロン、長さは0.3ミクロンであり、ゲート酸化膜厚は2
5nmである。この半導体トランジスタのドレイン電圧を
１Ｖに固定し、ゲート電圧を変化させた場合のドレイン
電流変化を図２１(a)に示す。またドレイン電圧を１Ｖ
に固定し、ゲート電圧を-0.5Ｖに固定した時のドレイン
電流の時間変化を図２１(b)に示す。電流測定にはヒュ
ーレットパッカード社製のHP4156パラメータアナライザ
を用い、longの測定モードで室温で測定した。測定の最
小単位は10fAであるが、0と-10fAの間をゆらぐデータが
得られている。電流値の振る舞いからこれは真性の電流
ではなく周囲のノイズと考えられる。つまりリーク電流
は10fA未満である。さらに、チャネル(104) の平均の厚
さを3nm、5nm、8nmと変えて作製したトランジスタにつ
いて、リーク電流の比較を行った。ドレイン電圧を1Ｖ
とし、ドレイン電流が1pA流れるゲート電圧をしきい電
圧Vthより1.5Ｖ小さいゲート電圧でリーク電流を測定し
た。各膜厚のトランジスタを各々６素子測定し、平均を
とった結果を図３９に示す。膜厚3nm、5nmではほぼ測定
限界以下であるが、8nmの試料ではリークが一桁上昇
し、測定可能となっている。この結果膜厚は8nm未満が
望ましいことがわかった。また、このトランジスタの動
作は公知の多結晶シリコンを用いた単一電子メモリの動
作と異なり、使用する電圧がプラスマイナス3V以下と低
電圧であるという特徴がある。さらにこの実験では25nm
と比較的厚いゲート酸化膜を用いたが、より使用電圧が
小さいため耐圧の観点からさらに薄い膜厚が使用可能で
ある。その場合、より低電圧の動作が可能となる。本発
明は上記のような独自の事前検討に基づくものである。Although the electric conduction of the low-dimensional system has been discussed from the viewpoint of improving the mobility, it has not been discussed from the viewpoint of reducing the leak in the off state. It was not initially clear that such a very thin semiconductor film would reduce the leakage current. Therefore, a prototype of the semiconductor transistor shown in FIGS. 20A and 20B was manufactured, and it was confirmed that the leakage was actually low. FIG. 20A is a sectional view, and FIG. 20B is a top view.
The prototyped transistor has an n-type polysilicon source (10
3), drain (105), control electrode (106), channel (1
04) is a non-doped polycrystalline silicon film having an average thickness of 3 nm. The channels are deposited in an amorphous state and then crystallized by a thermal process. The width of the channel thin line is 0.1 μm, the length is 0.3 μm, and the gate oxide film thickness is 2 μm.
5 nm. FIG. 21A shows a change in drain current when the drain voltage of this semiconductor transistor is fixed at 1 V and the gate voltage is changed. The drain voltage is 1 V
FIG. 21 (b) shows the time change of the drain current when the gate voltage is fixed to -0.5V. The current was measured at room temperature in a long measurement mode using a Hewlett-Packard HP4156 parameter analyzer. The minimum unit of measurement is 10 fA, but data fluctuating between 0 and -10 fA has been obtained. From the behavior of the current value, this is considered to be not ambient current but ambient noise. That is, the leak current is less than 10 fA. Further, leakage currents of transistors manufactured by changing the average thickness of the channel (104) to 3 nm, 5 nm, and 8 nm were compared. 1V drain voltage
The leak current was measured at a gate voltage at which the drain current flows by 1 pA and a gate voltage 1.5 V smaller than the threshold voltage Vth. FIG. 39 shows the result of measuring six transistors of each film thickness and taking the average. Although the film thickness is almost below the measurement limit at the film thickness of 3 nm and 5 nm, the leakage of the sample of 8 nm increases by one digit, and the measurement is possible. As a result, it was found that the film thickness was desirably less than 8 nm. Further, the operation of this transistor is different from the operation of a known single-electron memory using polycrystalline silicon, and has a feature that the voltage used is as low as ± 3 V or less. Furthermore, in this experiment 25nm
Although a relatively thick gate oxide film is used, a thinner film thickness can be used from the viewpoint of withstand voltage since the operating voltage is smaller. In that case, lower voltage operation becomes possible. The present invention is based on the above-described unique preliminary study.
【００１４】また、本願発明は新規なゲインセル構造を
提案するものである。それは、基板と、基板内に例え
ば、拡散領域として形成されたソ−ス領域およびドレイ
ン領域と、ソース領域とドレイン領域を互いに接続する
チャネル領域とを有する読み出しトランジスタと、チャ
ネル領域近傍に配置された電荷蓄積領域と、電荷蓄積領
域に電荷を注入あるいは放出する書き込みトランジスタ
を有し、書き込みトランジスタのチャネルの一部または
全部が、上記基板の主面（最も広い面）に交差する面上
に被着された半導体膜で形成されていることを特徴とす
る。The present invention proposes a novel gain cell structure. It is arranged in the vicinity of the channel region, a read transistor having a substrate, a source region and a drain region formed as a diffusion region in the substrate, a channel region connecting the source region and the drain region to each other, and the like. A charge storage region, and a write transistor for injecting or releasing charge into or from the charge storage region, wherein part or all of the channel of the write transistor is deposited on a surface intersecting the main surface (the widest surface) of the substrate. It is characterized by being formed of a semiconductor film formed.
【００１５】この構成によると、書き込みトランジスタ
は拡散層を使わずに構成することができる。好適には半
導体膜が、上記基板の主面上に凸型に形成された構造物
の側面に被着された平均の厚さが8nm以下、より好まし
くは5nm以下の半導体膜からなる。膜の厚さの下限は膜
の構造の欠陥が顕在化しない範囲で決めることができる
が、3nmでは好ましい特性が得られる。構造物の側面
は、例えば、基板の主面に垂直である。この構造物は、
チャネルに対する制御電極を兼ねることができる。この
ときに、書き込みトランジスタのソースおよびドレイン
は、基板の主面上に積層された膜により構成されること
ができる。この構成では書き込みトランジスタのチャネ
ルを流れる電流の方向は、チャネルを形成する半導体膜
の面に沿っており、基板の主面に略垂直である。According to this configuration, the write transistor can be configured without using a diffusion layer. Preferably, the semiconductor film is a semiconductor film having an average thickness of 8 nm or less, more preferably 5 nm or less, applied to the side surface of the structure formed in a convex shape on the main surface of the substrate. The lower limit of the thickness of the film can be determined within a range where defects in the structure of the film do not become apparent, but preferable characteristics can be obtained at 3 nm. The side surface of the structure is, for example, perpendicular to the main surface of the substrate. This structure
It can also serve as a control electrode for the channel. At this time, the source and the drain of the writing transistor can be constituted by films stacked on the main surface of the substrate. In this configuration, the direction of the current flowing through the channel of the writing transistor is along the surface of the semiconductor film forming the channel and is substantially perpendicular to the main surface of the substrate.
【００１６】他の例としては、基板と、基板内に形成さ
れたソ−ス領域およびドレイン領域と、ソース領域とド
レイン領域を互いに接続するチャネル領域とを有する読
み出しトランジスタと、チャネル領域近傍に配置された
電荷蓄積領域と、電荷蓄積領域に電荷を注入あるいは放
出する書き込みトランジスタを有し、書き込みトランジ
スタのソース、ドレイン、およびチャネルが、基板の主
面上に被着された膜で形成され、ソースおよびドレイン
は基板の主面に水平方向に距離をもって配置されること
を特徴とする。このときに、書き込みトランジスタのチ
ャネルを形成する膜が、平均の厚さが8nm以下の半導体
からなることが望ましい。より好ましくは5nm以下の半
導体膜からなる。膜の厚さの下限は膜の構造の欠陥が顕
在化しない範囲で決めることができるが、3nmでは好ま
しい特性が得られる。書き込みトランジスタのソースお
よびドレインを形成する膜の厚さは、書き込みトランジ
スタのチャネルを形成する膜よりも厚いことが望まし
い。このような形態では書き込みトランジスタのチャネ
ルを流れる電流の方向は、チャネルを形成する半導体膜
の面に沿っており、基板の主面に略平行である。Another example is a read transistor having a substrate, a source region and a drain region formed in the substrate, a channel region connecting the source region and the drain region to each other, and a read transistor arranged near the channel region. A charge storage region, and a write transistor for injecting or releasing charge into or from the charge storage region, wherein the source, drain, and channel of the write transistor are formed of a film deposited on a main surface of the substrate, And the drain is arranged on the main surface of the substrate with a distance in the horizontal direction. At this time, it is desirable that the film forming the channel of the writing transistor be made of a semiconductor having an average thickness of 8 nm or less. More preferably, it is made of a semiconductor film of 5 nm or less. The lower limit of the thickness of the film can be determined within a range where defects in the structure of the film do not become apparent, but preferable characteristics can be obtained at 3 nm. It is preferable that the thickness of the film forming the source and the drain of the writing transistor be larger than the thickness of the film forming the channel of the writing transistor. In such an embodiment, the direction of the current flowing through the channel of the writing transistor is along the surface of the semiconductor film forming the channel and is substantially parallel to the main surface of the substrate.
【００１７】本発明の他の手段、目的と特徴は、以下の
実施の形態から明らかになろう。[0017] Other means, objects and features of the present invention will be apparent from the following embodiments.
【００１８】[0018]
【発明の実施の形態】実施例１ 以下には、本発明の具体的な実施例による半導体素子及
び半導体装置を説明する。図２３は本実施例による素子
の断面構造図を示す。SOI基板を用い、ソース(200)、ド
レイン(201)、チャネル(202)は単結晶からなり、 SiO2
膜(204)上にある。ソース(200)、ドレイン(201)は高不
純物濃度n型である。チャネル(202)はソース(200)、ド
レイン(201)領域よりも薄く、厚さ平均が4nmのp型とな
っている。制御電極(203)は、高不純物濃度n型の多結晶
シリコンよりなる。チャネル(202)と制御電極(203)はSi
O2膜からなるゲート絶縁膜(205)で絶縁されている。Embodiment 1 Hereinafter, a semiconductor device and a semiconductor device according to a specific embodiment of the present invention will be described. FIG. 23 is a sectional structural view of the device according to this embodiment. Using an SOI substrate, the source (200), drain (201), and channel (202) are made of single crystal,
On the membrane (204). The source (200) and the drain (201) are of high impurity concentration n-type. The channel (202) is thinner than the source (200) and drain (201) regions and has a p-type with an average thickness of 4 nm. The control electrode (203) is made of high impurity concentration n-type polycrystalline silicon. Channel (202) and control electrode (203) are Si
It is insulated by a gate insulating film (205) made of an O2 film.
【００１９】本実施例では制御電極(203)に正の電圧を
印加していくとトランジスタがオン状態となり、ソース
(200)、ドレイン(201)間に電流が流れるという点では通
常のnチャネルMOSと同じである。またオフ状態ではチャ
ネル(202)が完全に空乏化する点では、より厚いチャネ
ル膜厚のSOI基板を用いた場合と同様である。異なるの
は、チャネル(202)膜厚が薄いことから量子力学的な閉
じ込めの効果により、バンドギャップが広がる点であ
る。このため完全空乏化による効果以上にリークを減ら
すことが可能である。さらに、膜厚の選択によってチャ
ネルの不純物濃度とは独立にしきい電圧を制御すること
ができる。このチャネル薄膜化の効果はチャネル全面で
一様に生じるため、前述のような微細化に伴い不純物の
位置ゆらぎによって生じるリークパスを防ぐ効果もあ
る。同様の構造でソース、ドレイン領域をp型とし、チ
ャネルをn型とすることでｐチャネルトランジスタを構
成してもよい。制御電極はn型のままでもよいしp型とし
てもよい。また、しきい電圧を膜厚で制御するためチャ
ネルをノンドープとしてもよい。ただし、膜厚を薄くす
る分抵抗が高くなる。これらnチャネル、ｐチャネルの
トランジスタを組み合わせることによってCMOS回路を構
成することができる。図２５(a)にはインバータを示
す。pチャネルトランジスタ(206)とnチャネルトランジ
スタ(207)を組み合わせた構造で入力がhighの場合pチャ
ネルトランジスタ(206)が、入力がlowの場合nチャネル
トランジスタ(207)がオフとなり貫通電流が少なくなる
ようにしており、逆にこれらのリーク電流が貫通電流と
なる。本発明ではこのリーク電流が小さいため消費電力
の低減を図ることが可能である。図２５(b)にはNAND回
路を示す。やはり同様に貫通電流を低減させられる。こ
れは他のCMOS回路でも同様である。In this embodiment, when a positive voltage is applied to the control electrode (203), the transistor turns on and the source
This is the same as a normal n-channel MOS in that a current flows between (200) and the drain (201). Further, in the off state, the channel (202) is completely depleted as in the case of using an SOI substrate having a larger channel thickness. The difference is that the band gap is widened due to the quantum mechanical confinement effect due to the thin channel (202) film thickness. For this reason, it is possible to reduce the leak more than the effect of the complete depletion. Furthermore, the threshold voltage can be controlled independently of the channel impurity concentration by selecting the film thickness. Since the effect of the channel thinning occurs uniformly on the entire surface of the channel, there is also an effect of preventing a leak path caused by the fluctuation of the position of the impurity due to the miniaturization described above. In a similar structure, a p-channel transistor may be formed by using p-type source and drain regions and n-type channels. The control electrode may be n-type or p-type. The channel may be non-doped in order to control the threshold voltage by the film thickness. However, the resistance increases as the film thickness decreases. A CMOS circuit can be configured by combining these n-channel and p-channel transistors. FIG. 25A shows an inverter. In the structure combining the p-channel transistor (206) and the n-channel transistor (207), when the input is high, the p-channel transistor (206) is turned off, and when the input is low, the n-channel transistor (207) is turned off and the through current is reduced. On the contrary, these leak currents become through currents. In the present invention, since the leak current is small, it is possible to reduce power consumption. FIG. 25B shows a NAND circuit. Similarly, the through current can be similarly reduced. This applies to other CMOS circuits.
【００２０】次に本実施例の製造工程を説明する。図２
４にはリソグラフィー工程で使用するマスクパターンを
示す。まず薄膜SOI基板を用い、ホトレジストをマスク
にアクティブ領域(208)の周りのシリコンをドライエッ
チングする。さらに周囲にできた溝を絶縁膜で埋め込
み、平坦化を行う。次にシリコン表面を犠牲酸化した
後、Si3N4膜を堆積する。ホトレジストをマスクにSi3N4
膜のドライエッチングを行いチャネル領域(209)のSi3N4
膜を除去する。 この後酸化を行うとSi3N4膜パターンの
無い部分のみ酸化される。この後Si3N4膜を除去し、 As
（ヒ素）またはP（リン）イオンを打ち込んでソース(20
0)、ドレイン領域(201)をn型とする。ｐチャネルトラン
ジスタのソース、ドレイン領域はこの時レジストで覆っ
ておく。さらにｎチャネルトランジスタのソース、ドレ
イン領域をレジストで覆ってＢ（ボロン）を打ち込みｐ
チャネルトランジスタのソース、ドレイン領域をp型と
する。この時酸化膜で覆われているためチャネル部分に
は不純物が打ち込まれない。この後酸化膜のウエットエ
ッチングを行ってチャネル部分(202)を薄膜化する。表
面を犠牲酸化し、 ｐチャネルトランジスタのアクティ
ブ領域をレジストで覆った後Ｂを打ち込みｎチャネルト
ランジスタのチャネルの不純物濃度を調整する。同様に
ｎチャネルトランジスタのアクティブ領域をレジストで
覆った後Asを打ち込みｐチャネルトランジスタのチャネ
ルの不純物濃度を調整する。犠牲酸化膜を除去した後酸
化を行いゲート絶縁膜(205)を形成する。さらにn型の多
結晶シリコンを堆積し、レジストパターン(210)をマス
クにドライエッチングを行って制御電極(203)を形成す
る。この後ＳｉＯ2膜堆積後平坦化を行い、コンタクト
工程、配線工程を行う。ここで、制御電極形成用の多結
晶シリコンをノンドープで堆積し、レジストをマスクに
ｎチャネルトランジスタとｐチャネルトランジスタの制
御電極に異なる不純物を導入してもよい。尚、あらかじ
め薄い一様なシリコン膜厚の状態を作り、ソース、ドレ
イン部分にシリコンあるいは他の半導体あるいはシリサ
イド、金属等を積み上げることで低抵抗化を図ってもよ
い。チャネル形成はウエハ全面で同じ膜厚とすればよい
ため、製造中のチャネル膜厚モニタがしやすいという特
徴がある。Next, the manufacturing process of this embodiment will be described. FIG.
Reference numeral 4 denotes a mask pattern used in the lithography process. First, using a thin film SOI substrate, dry etching is performed on silicon around the active region (208) using a photoresist as a mask. Further, the trench formed in the periphery is filled with an insulating film and flattened. Next, after sacrifice oxidation of the silicon surface, a Si3N4 film is deposited. Si3N4 with photoresist as mask
Dry etching of the film and Si3N4 in the channel region (209)
Remove the film. Thereafter, when oxidation is performed, only the portion having no Si3N4 film pattern is oxidized. After this, the Si3N4 film is removed and As
(Arsenic) or P (phosphorus) ions are implanted into the source (20
0), and the drain region (201) is made n-type. At this time, the source and drain regions of the p-channel transistor are covered with a resist. Further, the source and drain regions of the n-channel transistor are covered with a resist, and B (boron) is implanted.
The source and drain regions of the channel transistor are p-type. At this time, no impurity is implanted into the channel portion because it is covered with the oxide film. Thereafter, wet etching of the oxide film is performed to reduce the thickness of the channel portion (202). After sacrificing the surface and covering the active region of the p-channel transistor with a resist, B is implanted to adjust the impurity concentration of the channel of the n-channel transistor. Similarly, after the active region of the n-channel transistor is covered with a resist, As is implanted to adjust the impurity concentration of the channel of the p-channel transistor. After removing the sacrificial oxide film, oxidation is performed to form a gate insulating film (205). Further, n-type polycrystalline silicon is deposited, and dry etching is performed using the resist pattern (210) as a mask to form a control electrode (203). Thereafter, planarization is performed after depositing the SiO2 film, and a contact step and a wiring step are performed. Here, polycrystalline silicon for forming a control electrode may be deposited non-doped, and different impurities may be introduced into the control electrodes of the n-channel transistor and the p-channel transistor using a resist as a mask. The resistance may be reduced by forming a thin and uniform silicon film in advance and stacking silicon or another semiconductor, silicide, metal, or the like on the source and drain portions. Since the channel formation may be performed with the same film thickness over the entire surface of the wafer, there is a feature that it is easy to monitor the channel film thickness during manufacturing.
【００２１】実施例２ 図26は、本発明の第２の実施例を示す。図26(a)は本実
施例による素子の断面構造図を示す。実施例1ではSOI基
板表面にソース(200)、ドレイン(201)、チャネル(202)
を形成したのに対し、本実施例でSiO2(214)上に堆積し
た多結晶シリコンでソース(208)、ドレイン(209)、チャ
ネル(210)を形成する点が異なる。ソース(208)、ドレイ
ン(209)は高不純物濃度n型である。チャネル(210)は、
厚さ平均が3nmのノンドープ多結晶シリコンである。チ
ャネル部分はアモルファス状態で堆積し、後の熱工程で
結晶化する。より厚いシリコン膜厚から薄くしてチャネ
ルを形成した実施例１と比べ、薄い膜厚で堆積するだけ
でよく、製造工程が簡単であるという特徴がある。オフ
状態において、チャネルが全て空乏化する、あるいは膜
が薄いため膜厚方向の量子力学的な閉じ込めエネルギー
に起因して膜内のポテンシャルが上がるという点では実
施例１と同様である。これに加え、膜が薄い領域では僅
かな膜厚の変化でも大きなポテンシャル変化があるた
め、膜内のポテンシャル分布は一様でなくランダムに変
化する。このため非導通状態において膜内に低ポテンシ
ャル部分が複数あっても高ポテンシャルの領域で分断さ
れることになる。さらに多結晶膜の粒界もポテンシャル
障壁として働くという特徴がある。一方でグレインバウ
ンダリを通じたリーク電流に注意が必要である。シリコ
ン基板(213)表面を用いて回路を形成してもよい。基板
表面のトランジスタと本実施例のトランジスタが上下の
位置関係に来ることも可能であり、積層化によってチッ
プ面積低減が図れる。さらにシリコン基板(213)にはSOI
基板を用いてもよい。またSOI基板表面に実施例1のトラ
ンジスタを形成し、これと組み合わせて用いてもよい。
nチャネルトランジスタと同様の構造で不純物を変える
ことでpチャネルトランジスタも構成できる。これらを
用いて構成したSRAM(static random accessmemory)の回
路図を図26(b)に示す。トランジスタが低リークである
ためメモリセルの貫通電流を低減でき、消費電力の低減
が図れる。その他の効果は実施例1と同様である。尚、
実施例１のようにSOI基板表面を用いるトランジスタに
おいて、ソース、ドレイン部分を単結晶シリコンで、チ
ャネル部分を実施例２のように多結晶シリコンで形成し
てもよい。この場合製造工程においてソース、ドレイン
部分を残してチャネル部分のシリコンを削ってしまい、
改めてチャネルの薄膜を堆積する。実施例１のようによ
り厚い膜厚から薄くして行く製造方法よりも工程が簡単
でかつチャネル膜厚制御性が向上するという特徴があ
る。Embodiment 2 FIG. 26 shows a second embodiment of the present invention. FIG. 26 (a) shows a sectional structural view of the device according to the present embodiment. In Example 1, the source (200), the drain (201), and the channel (202) were formed on the SOI substrate surface.
This embodiment is different from the first embodiment in that a source (208), a drain (209), and a channel (210) are formed of polycrystalline silicon deposited on SiO2 (214) in this embodiment. The source (208) and the drain (209) are of high impurity concentration n-type. Channel (210)
It is non-doped polycrystalline silicon having an average thickness of 3 nm. The channel portion is deposited in an amorphous state, and is crystallized in a subsequent thermal process. Compared to the first embodiment in which the channel is formed by thinning the silicon film from the thicker silicon film, it is only necessary to deposit the thinner film, and the manufacturing process is simple. As in the first embodiment, in the off state, the channel is completely depleted, or the potential in the film increases due to quantum mechanical confinement energy in the film thickness direction because the film is thin. In addition to this, in a region where the film is thin, even a small change in the film thickness causes a large potential change, so that the potential distribution in the film changes not uniformly but randomly. For this reason, even when there are a plurality of low potential portions in the film in the non-conduction state, the film is divided in a high potential region. Further, there is a feature that the grain boundary of the polycrystalline film also functions as a potential barrier. On the other hand, it is necessary to pay attention to the leak current through the grain boundary. The circuit may be formed using the surface of the silicon substrate (213). The transistor on the substrate surface and the transistor of this embodiment can be in a vertical positional relationship, and the chip area can be reduced by stacking. In addition, silicon substrate (213) has SOI
A substrate may be used. Further, the transistor of Example 1 may be formed on the surface of the SOI substrate and used in combination with the transistor.
A p-channel transistor can also be formed by changing the impurity in the same structure as the n-channel transistor. FIG. 26 (b) shows a circuit diagram of an SRAM (static random access memory) configured using these. Since the transistor has low leakage, the through current of the memory cell can be reduced, and power consumption can be reduced. Other effects are the same as those of the first embodiment. still,
In the transistor using the SOI substrate surface as in the first embodiment, the source and drain portions may be formed of single crystal silicon, and the channel portion may be formed of polycrystalline silicon as in the second embodiment. In this case, in the manufacturing process, the silicon in the channel portion is removed while leaving the source and drain portions,
A thin film of the channel is deposited again. It is characterized in that the process is simpler and the controllability of the channel film thickness is improved as compared with the manufacturing method in which the film thickness is reduced from a larger film thickness as in the first embodiment.
【００２２】実施例３ 図2７は、本発明の第３の実施例を示す。図２７(a)がメ
モリセル断面図、図２７(b)がメモリセル回路図であ
る。DRAMのスイッチングトランジスタ(216)に実施例１
のトランジスタを用いている。DRAMはキャパシタ(215)
に電荷を蓄積して情報を記憶しているが、この電荷はス
イッチングトランジスタを通じたリーク電流によって徐
々に失われる。このため現在の標準的なDRAMでは1秒弱
のサイクルでリフレッシュを行っている。本実施例では
トランジスタのリークが減少するため、リフレッシュサ
イクルを長くすることができる。このためリフレッシュ
頻度が減り、データ保持の消費電力が低減できると同時
にアクセス時にリフレッシュと競合する頻度も減少する
ため平均のアクセス時間も低減することが可能である。
本実施例のキャパシタ(215)は立体構造をとることで容
量を大きくしているが、溝のような他の構造を採っても
よく、またキャパシタ絶縁膜(217)に高誘電率の材料を
用いてもよい。Embodiment 3 FIG. 27 shows a third embodiment of the present invention. FIG. 27A is a sectional view of a memory cell, and FIG. 27B is a circuit diagram of a memory cell. Example 1 for switching transistor (216) of DRAM
Transistors are used. DRAM Capacitor (215)
The information is stored by storing electric charges, but the electric charges are gradually lost by a leak current through the switching transistor. For this reason, the current standard DRAM refreshes in a cycle of less than one second. In this embodiment, since the transistor leakage is reduced, the refresh cycle can be lengthened. Therefore, the refresh frequency is reduced, the power consumption for data retention can be reduced, and the frequency of contention with refresh at the time of access is also reduced, so that the average access time can be reduced.
Although the capacitance of the capacitor (215) of this embodiment is increased by taking a three-dimensional structure, another structure such as a groove may be adopted, and a material having a high dielectric constant is used for the capacitor insulating film (217). May be used.
【００２３】実施例４ 図１から図６は、本発明の第４の実施例を示す。図１は
本実施例による記憶素子の断面構造図を示す。書き込み
トランジスタのソース(1)、ドレイン(2)、制御電極(5)
は、高不純物濃度n型の多結晶シリコンよりなる。チャ
ネル(3)は厚さ平均が3nmのノンドープの多結晶シリコン
からなる。チャネル(3)と制御電極(5)はSiO2膜からなる
ゲート絶縁膜(4)で絶縁されている。書き込みトランジ
スタのソース(1)は電荷蓄積領域を兼ねている。さら
に、読み出しトランジスタのソース(7)、ドレイン(8)は
ｐ型シリコン基板中に設けた高不純物濃度ｎ型領域であ
る。読み出しトランジスタの制御電極(5)は 書き込みト
ランジスタの制御電極と共通で、電荷蓄積領域(1)を介
した容量結合によって基板表面の電位を制御し、チャネ
ルを形成する。本実施例では便宜上ソースやドレインと
いう呼び方を用いているが、特に書き込みトランジスタ
はパストランジスタであるため逆の呼び方も可能であ
る。また、本実施例及び以下の実施例では工程簡略化の
ため拡散層構造を最も簡単な構造としたが、短チャネル
効果に強いより複雑な構造を採ってもよい。さらに、本
実施例ではキャリアを電子とし、以下の実施例でも電子
とするが、キャリアは正孔でも構わない。キャリアが正
孔の場合、電圧の大小関係や電流の方向が変わることに
なる。Embodiment 4 FIGS. 1 to 6 show a fourth embodiment of the present invention. FIG. 1 is a sectional structural view of a storage element according to the present embodiment. Write transistor source (1), drain (2), control electrode (5)
Is made of high impurity concentration n-type polycrystalline silicon. The channel (3) is made of non-doped polycrystalline silicon having an average thickness of 3 nm. The channel (3) and the control electrode (5) are insulated by a gate insulating film (4) made of a SiO2 film. The source (1) of the write transistor also serves as a charge storage region. Further, the source (7) and the drain (8) of the read transistor are high impurity concentration n-type regions provided in a p-type silicon substrate. The control electrode (5) of the read transistor is common to the control electrode of the write transistor, and controls the potential of the substrate surface by capacitive coupling via the charge storage region (1) to form a channel. In this embodiment, the terms “source” and “drain” are used for convenience. However, since the write transistor is a pass transistor, the terms can be reversed. Further, in the present embodiment and the following embodiments, the diffusion layer structure is the simplest structure in order to simplify the process, but a more complicated structure strong against the short channel effect may be adopted. Further, in this embodiment, the carrier is an electron, and in the following embodiments, the carrier is also an electron. However, the carrier may be a hole. When the carriers are holes, the magnitude relationship of the voltage and the direction of the current change.
【００２４】次に本実施例の記憶素子の動作を説明す
る。書き込み動作は書き込みトランジスタのドレイン
(2)の電位を、書き込みたい情報に応じてハイレベルま
たはローレベルに設定し、制御電極(5)の電位を変化さ
せて書き込みトランジスタを導通状態とすることで行
う。ドレイン(2)の電位がハイレベルの場合、ドレイン
(2)の電位がローレベルの場合と比較して、電荷蓄積領
域(1)内の電子数が小さくなる。この蓄積電子の出し入
れにはトランジスタを用いるため、EEPROMやフラッシュ
メモリと比べて印加電圧は小さくてよい。また高速の情
報書き込み／消去が可能である。蓄積電子の保持は制御
電極(5)の電位を低くし、書き込みトランジスタを非導
通状態とすることで行う。この時、チャネルが周囲を絶
縁体で囲まれた非常に薄い半導体膜であるため、膜が全
て空乏化する。また、膜が薄いため膜厚方向の量子力学
的な閉じ込めエネルギーに起因して膜内のポテンシャル
が上がる。さらに膜が薄い領域では僅かな膜厚の変化で
も大きなポテンシャル変化があるため、膜内のポテンシ
ャル分布は一様でなくランダムに変化する。このため非
導通状態において膜内に低ポテンシャル部分が複数あっ
ても高ポテンシャルの領域で分断されることになる。多
結晶膜の粒界もポテンシャル障壁として働く。以上から
単純な薄膜のSOI(silicon on insulator)構造を用いて
完全空乏化のみを利用する場合よりも書き込みトランジ
スタのリーク電流が小さくなり、保持特性が向上する。
シリコンの場合チャネルの厚さが5nm程度以下になると
この効果が現れる。これは膜厚ばらつきにより薄くなっ
た部分の膜厚が3nm程度となり、閉じ込めエネルギーに
よるポテンシャル障壁の高さが室温の熱エネルギー程度
となるからと考えられる。実際、膜厚の平均を3nm程度
とすると効果が顕著になる。先に課題を解決するための
手段の中で述べたように実験的にも5nm程度からリーク
電流減少の効果を確かめている。この現象は発明者らが
独自に見出したものである。従来は多結晶シリコンを用
いたTFT(thin film transistor)はリーク電流が大きい
とされてきた。電荷蓄積領域(1)内の電子数が異なる
と、読み出しトランジスタのしきい電圧が異なる。従っ
て所定の電圧条件の下で読み出しトランジスタを流れる
電流値の大小を見ることにより、記憶されている情報を
読み出すことができる。DRAMとは異なり、蓄積電荷自身
ではなく、読み出しトランジスタのドレイン電流の形で
情報を記憶素子の外側に取り出すため、素子の縮小して
も信号量が大きく減少することがなく、スケールダウン
に適している。本構成においては読み出しトランジスタ
と書き込みトランジスタの制御電極を共通としているた
め、読み出し時の制御電極(5)の電位は書き込み時の制
御電極(5)の電位よりも低く設定する。また読み出し条
件において保持電荷が一定の時間以上保持されるよう書
き込みトランジスタのしきい電圧を高く設定する必要が
ある。本実施例では制御電極(5)の電位を5Vに設定して
書き込みを行い、2Vに設定して読み出しを行う。さら
に、このしきい電圧の設定によっては読み出し時に蓄積
電荷が一部失われる場合があるため、読み出し終了後に
情報の再書き込み（リフレッシュ）を行ってもよい。本
発明はスケーリング可能なため微細加工技術が進むほど
大容量化が可能となり、しかも記憶保持時間を長く設計
することが可能である。従ってメインメモリへの応用の
他に音声、静止画像、動画像記録等にも適する。さら
に、ロジック機能と本発明の半導体記憶装置を同一ウエ
ハ上に集積し、データ転送速度向上と製造コスト低減を
図ることが可能である。この際、CMOSとDRAMを混載した
場合と異なり、記憶素子のキャパシタ絶縁膜あるいはそ
のための電極を形成するのに新材料を必要としないた
め、製造工程が簡単であるという特徴がある。Next, the operation of the storage element of this embodiment will be described. Write operation is performed by the drain of the write transistor.
This is performed by setting the potential of (2) to a high level or a low level according to information to be written, and changing the potential of the control electrode (5) to make the writing transistor conductive. When the potential of the drain (2) is at the high level, the drain
The number of electrons in the charge storage region (1) is smaller than when the potential of (2) is at the low level. Since a transistor is used for taking in and out the accumulated electrons, the applied voltage may be smaller than that of an EEPROM or a flash memory. Further, high-speed information writing / erasing is possible. The retention of the stored electrons is performed by lowering the potential of the control electrode (5) and turning off the writing transistor. At this time, since the channel is a very thin semiconductor film whose periphery is surrounded by an insulator, the entire film is depleted. Further, since the film is thin, the potential in the film increases due to quantum mechanical confinement energy in the film thickness direction. Further, in a region where the film is thin, a small potential change causes a large potential change, so that the potential distribution in the film is not uniform but changes randomly. For this reason, even when there are a plurality of low potential portions in the film in the non-conduction state, the film is divided in a high potential region. The grain boundaries of the polycrystalline film also serve as potential barriers. As described above, the leakage current of the writing transistor is smaller than that in the case of using only complete depletion using a simple thin-film SOI (silicon on insulator) structure, and the retention characteristics are improved.
In the case of silicon, this effect appears when the channel thickness is about 5 nm or less. This is presumably because the thickness of the thinned portion due to the thickness variation becomes about 3 nm, and the height of the potential barrier due to the confinement energy becomes about the thermal energy at room temperature. In fact, when the average thickness is about 3 nm, the effect becomes remarkable. As described in the above-mentioned means for solving the problems, the effect of reducing the leak current has been experimentally confirmed from about 5 nm. This phenomenon has been independently discovered by the inventors. Conventionally, a TFT (thin film transistor) using polycrystalline silicon has been considered to have a large leak current. If the number of electrons in the charge storage region (1) is different, the threshold voltage of the read transistor is different. Therefore, stored information can be read by checking the magnitude of the current flowing through the read transistor under a predetermined voltage condition. Unlike DRAM, information is taken out of the storage element in the form of the drain current of the read transistor instead of the stored charge itself, so even if the element is reduced, the signal amount does not decrease significantly, making it suitable for scale-down. I have. In this configuration, since the control electrodes of the read transistor and the write transistor are common, the potential of the control electrode (5) at the time of reading is set lower than the potential of the control electrode (5) at the time of writing. In addition, it is necessary to set the threshold voltage of the writing transistor high so that the held charge is held for a certain period of time or more under the reading condition. In this embodiment, writing is performed by setting the potential of the control electrode (5) to 5V, and reading is performed by setting the potential to 2V. Furthermore, depending on the setting of the threshold voltage, part of the accumulated charge may be lost at the time of reading, so that the information may be rewritten (refreshed) after the reading is completed. Since the present invention can be scaled, the capacity can be increased as the fine processing technology advances, and the storage retention time can be designed to be long. Therefore, in addition to application to the main memory, it is suitable for recording sound, still images, moving images, and the like. Further, it is possible to integrate the logic function and the semiconductor memory device of the present invention on the same wafer to improve the data transfer speed and reduce the manufacturing cost. At this time, unlike the case where CMOS and DRAM are mixedly mounted, a new material is not required to form a capacitor insulating film of a storage element or an electrode therefor, so that the manufacturing process is simple.
【００２５】次に本実施例の製造工程を説明する。図２
にはリソグラフィー工程で使用するマスクパターンを示
す。ホトレジストをマスク(46)にエッチングを行い、こ
の溝を絶縁体で埋め込むことでＰ型基板(6)表面にマス
クパターン(46)で囲まれた場所にアクティブ領域を用意
する。基板にはSOI基板を用いてもよい。次に表面を酸
化して厚さ7nmの読み出しトランジスタのゲート絶縁膜
(9)を形成した後ｎ型多結晶シリコン膜を堆積し、ホト
レジストをマスク(10)にエッチングすることで電荷蓄積
領域(1)を形成する。電荷蓄積領域(1)をマスクとしてAs
（ヒ素）またはP（リン）イオンを打ち込んで読み出し
トランジスタのソース(7)、ドレイン(8)を形成する。打
ち込んだイオンを加熱により活性化した後、この上にＳ
ｉＯ2膜を堆積し、 さらにｎ型多結晶シリコン膜を堆積
する。この後ＥＢ(electron beam)レジストをマスク(1
1)にしてドレイン(2)の多結晶シリコン膜とＳｉＯ2膜を
貫通し、電荷蓄積領域(1)に達する穴を形成する。ここ
では正方形の穴を用いたが、形は異なってもよい。また
マスクパターンが正方形あるいは長方形であっても、レ
ジストパターンは角が丸くなるため、実際の孔パターン
はむしろ円柱あるいは長円の柱に近くなる。さらに厚さ
3nmのアモルファスシリコン及び厚さ10nmのＳｉＯ2膜を
堆積し、アニールを行ってアモルファスシリコンを結晶
化する。ホトレジストをマスク(12)にＳｉＯ2膜、多結
晶シリコン膜をエッチングし、書き込みトランジスタの
ドレイン(2)を形成する。この後ゲート絶縁膜(4) とし
て厚さ5nmのＳｉＯ2膜を堆積し、さらにｎ型多結晶シリ
コン膜を堆積する。ホトレジストをマスク(13)に多結晶
シリコン膜エッチングすることで制御電極(5)を形成す
る。書き込みトランジスタのゲート絶縁膜(4)の膜厚は
アモルファスシリコン堆積後に二回堆積したＳｉＯ2膜
の和から洗浄工程による削れを引いたもので、ここでは
12nmである。公知の多結晶シリコンを用いた単一電子メ
モリではゲート絶縁膜厚は25nmであるが、これは書き込
み消去動作で15V以上の電圧がかかるため、耐圧を確保
するためである。本発明では低電圧動作が可能であるた
め、ゲート絶縁膜厚を薄くし、トランジスタとしての性
能を向上させることが可能である。この後ＳｉＯ2膜堆
積後平坦化を行い、コンタクト工程、配線工程を行う。
以上でわかるように本実施例の素子構造では立体構造を
採っているにもかかわらず製造工程において高段差存在
下でのリソグラフィー工程がないという特徴がある。Next, the manufacturing process of this embodiment will be described. FIG.
Shows a mask pattern used in the lithography process. The photoresist is etched on the mask (46), and the trench is filled with an insulator to prepare an active area on the surface of the P-type substrate (6) surrounded by the mask pattern (46). An SOI substrate may be used as the substrate. Next, the surface is oxidized to form a 7-nm-thick read transistor gate insulating film.
After forming (9), an n-type polycrystalline silicon film is deposited, and a photo-resist is etched using a mask (10) to form a charge storage region (1). As using the charge storage region (1) as a mask
The source (7) and the drain (8) of the read transistor are formed by implanting (arsenic) or P (phosphorus) ions. After activating the implanted ions by heating, S
An iO2 film is deposited, and an n-type polycrystalline silicon film is further deposited. Thereafter, an EB (electron beam) resist is masked (1).
In 1), a hole is formed that penetrates through the polycrystalline silicon film and the SiO2 film of the drain (2) and reaches the charge storage region (1). Although a square hole is used here, the shape may be different. Even when the mask pattern is square or rectangular, the resist pattern has rounded corners, so that the actual hole pattern is closer to a column or an oval column. More thickness
A 3 nm amorphous silicon and a 10 nm thick SiO2 film are deposited and annealed to crystallize the amorphous silicon. Using a photoresist as a mask (12), the SiO2 film and the polycrystalline silicon film are etched to form a drain (2) of a writing transistor. Thereafter, a SiO2 film having a thickness of 5 nm is deposited as a gate insulating film (4), and an n-type polycrystalline silicon film is further deposited. The control electrode (5) is formed by etching the polycrystalline silicon film using the photoresist as a mask (13). The thickness of the gate insulating film (4) of the writing transistor is the sum of the SiO2 film deposited twice after the amorphous silicon deposition, minus the shaving caused by the cleaning process.
12 nm. In a known single-electron memory using polycrystalline silicon, the gate insulating film has a thickness of 25 nm. This is because a voltage of 15 V or more is applied in a write / erase operation, so that a withstand voltage is ensured. Since low-voltage operation is possible in the present invention, the thickness of a gate insulating film can be reduced and the performance as a transistor can be improved. Thereafter, planarization is performed after depositing the SiO2 film, and a contact step and a wiring step are performed.
As can be seen from the above, the device structure of this embodiment is characterized in that there is no lithography step in the presence of a high step in the manufacturing process despite the adoption of a three-dimensional structure.
【００２６】図３、図４、図５は、上記記憶素子を行列
状に並べてメモリセルアレイを構成した場合の配線の上
面図を示す。図３が単位構造、図４(a)(b)と図５がアレ
イ構造である。制御電極(5)は書き込み／読み出し用ワ
ード線(40)に、読み出しトランジスタのドレイン(8)は
読み出し用データ線(41)に、書き込みトランジスタのド
レイン(2)は書き込み用データ線(42)に接続されてい
る。図３４(a)には単位構造の等価回路を示す。書き込
みトランジスタのソース(1)はノードDD(267)で読み出し
トランジスタの電荷蓄積領域(1)に、書き込みトランジ
スタのドレイン(2)はノードAA(268)で書込みデータ線(2
66)に、書き込みトランジスタの制御電極(5)はノードBB
(233)でワード線(264)に各々接続されている。また、読
み出しトランジスタのソース(223)はノードFF(235)でソ
ース線に、読み出しトランジスタのドレイン(8)はノー
ドEE(270)で読み出しデータ線(265)に、読み出しトラン
ジスタの制御電極(5)はノードCC(272)でワード線(264)
に各々接続されている。メモリセルアレイを構成する場
合、素子一個の面積ばかりでなく何本の配線を用意する
必要があるかも面積に大きく影響する。この観点からも
読み出しトランジスタの制御電極(5)と 書き込みトラン
ジスタの制御電極(5)とを共通化した本素子構造は有効
である。ここでは読み出し用トランジスタのチャネル電
流方向と書き込み／読み出し用ワード線(40)の方向を平
行としたが、これは変わっても構わない。本実施例のよ
うな方向を用いれば、読み出し用データ線方向に並ぶ複
数の記憶素子の読み出しトランジスタの拡散層を共有す
ることによって読み出しトランジスタのドレイン(8)と
読み出し用データ線(41)を接続するコンタクト数を減ら
すことができる。図４(a)は単位構造を左右反転して配
置したメモリセルアレイである。従って書き込み用デー
タ線(107)や読み出し用データ線(108)が向かい合う構造
を採る。この配置をとることにより、向かい合った読み
出し用データ線(108)の間のソース領域が共有化でき、
面積削減が可能である。等価回路図を図34(b)に示す。
長円(273)で囲った部分が単位セル構造である。尚、本
実施例では異なる行のソース領域の拡散層を共有し、こ
れを読み出しトランジスタのソース線に用いているため
ソース線を図示していないが、適当な本数のワード線を
単位にしてコンタクトを取り、金属配線と繋げる必要が
ある。勿論セル毎に読み出しトランジスタのソース領域
のコンタクトを取り金属のソース線に繋げても構わな
い。面積というという点では大きくなるが、抵抗が減る
ため読み出しトランジスタの電流が大きく取れ、読み出
しが高速になるという特徴がある。図４(b)は左右反転
を行う図４(a)とは異なり、同じ構造が繰り返されてい
る。従って読み出し用データ線(109)と書き込み用デー
タ線(110)が順に繰り返される。この等価回路図を図３
５(a)に示す。図４(a)の構造のように隣接列でのソース
領域共有はできず面積は若干大きくなるが、安定な読み
出し動作が可能である特徴がある。図４(a)の構造では
読み出し用データ線が隣接しているため隣の線の電位変
動の影響を受ける恐れがあるが、図４(b)の構造では互
いの距離が離れるからである。また間の書き込み用デー
タ線の電位を固定することによって読み出し動作を安定
化してもよい。図５のアレイ構造では隣り合う読み出し
用データ線(114)(115)に属するセル(111)(112)で書き込
み用データ線(113)を共有している。また同じワード線
に属するセルは一つ置きに配置されている。この構造は
記憶密度は若干下がるが、読み出し用データ線に折り返
しデータ線構造を採ることが可能となっており、ノイズ
マージンが大きいという特徴がある。等価回路図を図３
５(b)に示す。FIGS. 3, 4 and 5 are top views of wiring when the memory elements are arranged in rows and columns to form a memory cell array. FIG. 3 shows the unit structure, and FIGS. 4 (a), (b) and 5 show the array structure. The control electrode (5) is connected to the write / read word line (40), the drain (8) of the read transistor is connected to the read data line (41), and the drain (2) of the write transistor is connected to the write data line (42). It is connected. FIG. 34A shows an equivalent circuit of the unit structure. The source (1) of the write transistor is the node DD (267) at the charge storage region (1) of the read transistor, and the drain (2) of the write transistor is the node AA (268) at the write data line (2).
66), the control electrode (5) of the write transistor is connected to the node BB
(233) are connected to the word lines (264). The source (223) of the read transistor is connected to the source line at the node FF (235), the drain (8) of the read transistor is connected to the read data line (265) at the node EE (270), and the control electrode (5) Is the word line (264) at node CC (272)
Are connected to each other. When configuring a memory cell array, not only the area of one element but also the number of wirings that need to be prepared greatly affects the area. From this viewpoint, the present element structure in which the control electrode (5) of the read transistor and the control electrode (5) of the write transistor are shared is effective. Here, the channel current direction of the read transistor and the direction of the write / read word line (40) are parallel, but this may be changed. By using the direction as in the present embodiment, the drain (8) of the read transistor and the read data line (41) are connected by sharing the diffusion layer of the read transistor of the plurality of storage elements arranged in the read data line direction. The number of contacts to be made can be reduced. FIG. 4A shows a memory cell array in which the unit structure is arranged left and right inverted. Therefore, a structure is adopted in which the write data line (107) and the read data line (108) face each other. With this arrangement, the source region between the read data lines (108) facing each other can be shared,
Area reduction is possible. FIG. 34 (b) shows an equivalent circuit diagram.
The portion surrounded by the oval (273) is the unit cell structure. In this embodiment, the source layers are not shown because the diffusion layers of the source regions in different rows are shared and used as the source lines of the readout transistors. Need to be connected to metal wiring. Of course, the contact of the source region of the read transistor may be taken for each cell and connected to the metal source line. Although the area is increased in terms of area, the resistance is reduced, so that a large current can be obtained from the read transistor, and reading is performed at high speed. FIG. 4 (b) is different from FIG. 4 (a) in which left and right inversion is performed, and the same structure is repeated. Therefore, the read data line (109) and the write data line (110) are sequentially repeated. This equivalent circuit diagram is shown in FIG.
This is shown in FIG. As in the structure shown in FIG. 4A, the source region cannot be shared between adjacent columns, and the area is slightly increased. However, there is a feature that a stable read operation is possible. In the structure of FIG. 4A, the read data lines are adjacent to each other, so that there is a possibility that the read data lines may be affected by the potential fluctuation of the adjacent lines. In the structure of FIG. Further, the read operation may be stabilized by fixing the potential of the write data line in between. In the array structure of FIG. 5, the write data lines (113) are shared by the cells (111) and (112) belonging to the adjacent read data lines (114) and (115). Further, cells belonging to the same word line are arranged every other cell. Although this structure has a slightly lower storage density, it is possible to adopt a folded data line structure for the read data line, and has a feature that a noise margin is large. Figure 3 shows an equivalent circuit diagram.
This is shown in FIG.
【００２７】上記のメモリセルアレイを含む半導体記憶
装置の構成を図６に示す。本実施例は不揮発性の半導体
記憶装置であり、リフレッシュ動作は行わない。書き込
みトランジスタのしきい値を十分高く設定することで電
源を切っても記憶が保持される不揮発性メモリとなる。
もちろんしきい値の設定をあまり高くせず、バックアッ
プ電源を用いてワード線電位を保持電圧に固定する形で
データを保持しても構わない。この場合保持がより安定
し、書き込み電圧を下げることも可能である。あるい
は、記憶保持時間を数週間から数ヶ月程度に設定し、電
源投入時あるいは電源遮断前にのみリフレッシュを行っ
てもよい。このような設計は消費電力低減に効果があ
り、特にバッテリー駆動を行う携帯機器応用に適してい
る。データの入出力はシフトレジスタ(77)を介してシリ
アルに行う。本発明では揮発性に設計すれば不揮発性に
設計する場合より書き込みトランジスタのオン電流を大
きくとりやすい。このため書き込み動作が高速であると
いう特徴がある。記憶が揮発か不揮発とアクセスがラン
ダムかシリアルかの組み合わせはどれをとっても構わな
い。FIG. 6 shows a configuration of a semiconductor memory device including the above memory cell array. This embodiment is a nonvolatile semiconductor memory device and does not perform a refresh operation. By setting the threshold value of the write transistor to be sufficiently high, the nonvolatile memory retains its memory even when the power is turned off.
Of course, the data may be held in such a manner that the word line potential is fixed to the holding voltage by using a backup power supply without setting the threshold value too high. In this case, the holding is more stable, and the writing voltage can be reduced. Alternatively, the memory retention time may be set to several weeks to several months, and the refresh may be performed only when the power is turned on or before the power is turned off. Such a design is effective in reducing power consumption, and is particularly suitable for battery-powered portable device applications. Data input / output is performed serially via a shift register (77). According to the present invention, when the transistor is designed to be volatile, the ON current of the writing transistor can be easily increased as compared with the case where the transistor is designed to be nonvolatile. Therefore, there is a feature that the writing operation is performed at high speed. Any combination of volatile or non-volatile storage and random or serial access may be used.
【００２８】実施例５ 図７は、本発明の第２の実施例を示す。ソース（電荷蓄
積領域）(116)、ドレイン(117)、制御電極(119)、チャ
ネル(118)からなる書き込みトランジスタと、ソース (1
20)、ドレイン(122)、制御電極(119)、チャネル(121)か
らなる読み出しトランジスタを有する。書き込みトラン
ジスタのチャネル(118)はB（ボロン）を含む厚さ平均が
3nmの多結晶シリコンからなる。書き込みトランジスタ
と読み出しトランジスタの制御電極(119)が共通なのは
実施例１と同様であり、動作のために印加する電圧の関
係も同様である。実施例４では電荷蓄積領域 (1)に達す
る穴を開ける必要があり、従って電荷蓄積領域 (1)の大
きさはこの穴以上にする必要がある。このため読み出し
トランジスタのソース(7)、ドレイン(8)を電荷蓄積領域
(1)に対して自己整合的作製する場合、短いチャネル長
の読み出しトランジスタ形成が難しい。本実施例では電
荷蓄積領域 (116)を小さくできるため面積が小さく、オ
ン電流量も大きい読み出しトランジスタ形成が可能であ
る。ただし書き込みトランジスタのチャネル(118)形成
時や制御電極(119)形成時に段差が存在するため加工上
の難しさがある。Embodiment 5 FIG. 7 shows a second embodiment of the present invention. A write transistor including a source (charge storage region) (116), a drain (117), a control electrode (119), and a channel (118);
20), a drain (122), a control electrode (119), and a read transistor including a channel (121). The average thickness of the channel (118) of the write transistor including B (boron)
It is made of 3 nm polycrystalline silicon. The control electrode (119) of the write transistor and the read transistor is common as in the first embodiment, and the relationship between voltages applied for operation is also the same. In the fourth embodiment, it is necessary to make a hole reaching the charge storage region (1). Therefore, the size of the charge storage region (1) needs to be larger than this hole. Therefore, the source (7) and drain (8) of the read transistor are
In the case of self-alignment with respect to (1), it is difficult to form a read transistor having a short channel length. In this embodiment, since the charge storage region (116) can be made small, a read transistor having a small area and a large ON current can be formed. However, there is a step when the channel (118) of the writing transistor is formed or when the control electrode (119) is formed, so that there is difficulty in processing.
【００２９】実施例６ 図１０は、本発明の第６の実施例を示す。メモリセル構
成は基本的に実施例４の図５のアレイ構造と同様である
が、記憶素子の書き込みトランジスタのチャネルに厚さ
平均4.5nmの多結晶シリコン薄膜を用いる。よりトラン
ジスタがオンの時の抵抗が小さく、従って高速の書き込
みが可能であるが、反面記憶保持時間が短くなるため揮
発性のメモリとなる。また本実施例ではデータの入出力
は列デコーダ(83)を用いてランダムに行う。Embodiment 6 FIG. 10 shows a sixth embodiment of the present invention. The memory cell configuration is basically the same as the array structure shown in FIG. 5 of the fourth embodiment, but a polycrystalline silicon thin film having an average thickness of 4.5 nm is used for the channel of the write transistor of the storage element. Although the resistance is lower when the transistor is on, high-speed writing is possible, but on the other hand, it is a volatile memory because the storage retention time is short. In this embodiment, data input / output is performed at random using the column decoder (83).
【００３０】揮発性のランダムアクセスメモリである。
リフレッシュ動作を図１１を用いて説明する。リフレッ
シュ時、あるいは読み出し時にはセンスアンプで増幅さ
れた電圧が読み出しデータ線(79)に現れるが、これは書
き込み時に書き込みデータ線(80)に与えた電圧の反転情
報に対応する。スイッチを開くとインバータ(78)を介し
た結果書き込み時に与えた情報と同じになった情報が書
き込みデータ線(80)に現れる。この後スイッチ(82)を閉
じてワード線(81)に書き込みパルスを与えれば再書き込
みが可能である。This is a volatile random access memory.
The refresh operation will be described with reference to FIG. At the time of refreshing or reading, the voltage amplified by the sense amplifier appears on the read data line (79), which corresponds to the inverted information of the voltage applied to the write data line (80) at the time of writing. When the switch is opened, the same information as that given at the time of writing the result via the inverter (78) appears on the write data line (80). Thereafter, if the switch (82) is closed and a write pulse is applied to the word line (81), rewriting can be performed.
【００３１】実施例７ 図８、図９は、本発明の第７の実施例を示す。図８(a)
は書き込みトランジスタのソース(21)、ドレイン(23)、
チャネル(22)、制御電極(24)を含む面での断面であり、
読み出しトランジスタについては制御電極(28)、チャネ
ル(26)を含んでいる。図８(b)はこれに直交する面での
断面であり、読み出しトランジスタのソース(25)、ドレ
イン(27)を含む。書き込みトランジスタのソース(21)は
本記憶素子の電荷蓄積領域の機能を持つ。絶縁体による
素子分離領域(29)も示してある。本実施例では実施例
４、５と異なり書き込みトランジタと読み出しトランジ
スタで共有する部分がない。また立体構造も使用してい
ない。このため素子の占める面積は大きくなってしまう
が、動作時の電圧設定の自由度が大きく、また製造工程
も簡単ですむという利点がある。特に製造工程において
通常のMOSデバイス製造に僅かに工程を加えるだけでよ
いので、ロジック部分と記憶部分とを同一ウエハ上に形
成するのに適している。Embodiment 7 FIGS. 8 and 9 show a seventh embodiment of the present invention. Fig. 8 (a)
Is the source (21), drain (23),
Channel (22), a cross-section of the plane including the control electrode (24),
The read transistor includes a control electrode (28) and a channel (26). FIG. 8B is a cross section taken along a plane orthogonal to this, and includes the source (25) and the drain (27) of the read transistor. The source (21) of the write transistor has a function of a charge storage region of the storage element. An element isolation region (29) made of an insulator is also shown. In this embodiment, unlike the fourth and fifth embodiments, there is no portion shared by the write transistor and the read transistor. Also, no three-dimensional structure is used. For this reason, although the area occupied by the element becomes large, there is an advantage that the degree of freedom in voltage setting during operation is large and the manufacturing process is simple. In particular, since only a few steps need to be added to the normal MOS device manufacturing in the manufacturing process, it is suitable for forming the logic part and the storage part on the same wafer.
【００３２】次に本実施例の記憶素子の動作を説明す
る。書き込み動作は書き込みトランジスタのドレイン(2
3)の電位を、書き込みたい情報に応じてハイレベルまた
はローレベルに設定し、制御電極(24)の電位を変化させ
て書き込みトランジスタを導通状態とすることで行う。
蓄積電子の保持は制御電極(24)の電位を低くし、書き込
みトランジスタを非導通状態とすることで行う。電荷蓄
積領域(21)内の電子数が異なると、読み出しトランジス
タのしきい電圧が異なる。従って所定の電圧条件の下で
読み出しトランジスタを流れる電流値の大小を見ること
により、記憶されている情報を読み出すことができる。
また読み出し動作において制御電極(24)の電位は低いま
までよく、ソース(21)、ドレイン(23)間に大きな電圧が
かかることもないため読み出し動作に対して保持記憶が
安定であるという特徴がある。Next, the operation of the storage element of this embodiment will be described. The write operation is performed by the drain (2
This is performed by setting the potential of 3) to a high level or a low level according to the information to be written, and changing the potential of the control electrode (24) to make the writing transistor conductive.
The retention of the stored electrons is performed by lowering the potential of the control electrode (24) and turning off the writing transistor. If the number of electrons in the charge storage region (21) is different, the threshold voltage of the read transistor is different. Therefore, stored information can be read by checking the magnitude of the current flowing through the read transistor under a predetermined voltage condition.
In the read operation, the potential of the control electrode (24) may be kept low, and a large voltage is not applied between the source (21) and the drain (23). is there.
【００３３】図９は上記記憶素子を行列状に並べてメモ
リセルアレイを構成した場合の配線の上面図を示す。図
９が単位セルに当たる。書き込みトランジスタのドレイ
ン(23)は書き込み用データ線(126)に、読み出しトラン
ジタのソース(25)はソース線(127)に、ドレイン(27)は
読み出し用データ線(123)に接続されている。また、読
み出しトランジスタの制御電極(28)は読み出し用ワード
線(125)に、書き込みトランジスタの制御電極(24)は書
き込み用ワード線(126)に接続されている。本実施例で
は読み出しトランジタのソース(25)、ドレイン(27)、制
御電極(28)、書き込みトランジスタのドレイン(23)、制
御電極(24)の全てに異なる線を容易したが、配線を共有
化して面積削減を図ることも可能である。例えば制御電
極に対するワード線を共有すれば、電気的な接続関係は
実施例４と同様になる。FIG. 9 is a top view of a wiring in the case where a memory cell array is formed by arranging the storage elements in a matrix. FIG. 9 corresponds to a unit cell. The drain (23) of the write transistor is connected to the write data line (126), the source (25) of the read transistor is connected to the source line (127), and the drain (27) is connected to the read data line (123). The control electrode (28) of the read transistor is connected to the read word line (125), and the control electrode (24) of the write transistor is connected to the write word line (126). In this embodiment, different lines are easily used for the source (25), drain (27), control electrode (28), drain (23), and control electrode (24) of the read transistor, but the wiring is shared. It is also possible to reduce the area. For example, if the word line for the control electrode is shared, the electrical connection relationship is the same as in the fourth embodiment.
【００３４】製造工程においては、読み出しトランジス
タの電荷蓄積(21)形成と同時に書込みトランジスタのド
レイン領域(23)も形成する。この後チャネル(22)を形成
する。チャネル形成においてはSi薄膜、SiO2薄膜を例え
ば各々厚さ4nmと10nmに堆積後、レジストをマスクにウ
エットエッチングを行いSiO2薄膜をエッチングする。レ
ジスト除去後O2プラズマ雰囲気中で酸化する。この酸化
は高温の酸化と異なり酸化プロセスが遅く、従って10nm
未満、例えば7nm程度の厚さの酸化を制御性よく行うの
に適している。この酸化によってウエットエッチングに
よりSiO2膜がなくなっている部分のSi薄膜は全て酸化さ
れるが、ウエットエッチングされなかった部分はSiO2膜
にマスクされて酸化されずに残る。このようなチャネル
形成方法を採ることによってドライエッチでSi薄膜をエ
ッチングして形成した場合よりも読み出しトランジスタ
へのダメージが少なく、また書込みトランジスタのソー
ス(21)、ドレイン(23)の削れも少なく抑えることが可能
である。この後書込みトランジスタのゲート絶縁膜を堆
積後、読み出しトランジスタの制御電極(28)、書込みト
ランジスタの制御電極(24)を形成する。In the manufacturing process, the drain region (23) of the write transistor is formed simultaneously with the formation of the charge storage (21) of the read transistor. Thereafter, a channel (22) is formed. In channel formation, a Si thin film and a SiO2 thin film are deposited to a thickness of, for example, 4 nm and 10 nm, respectively, and then the SiO2 thin film is etched by wet etching using a resist as a mask. After removing the resist, it is oxidized in an O2 plasma atmosphere. This oxidation, unlike high-temperature oxidation, is slow in the oxidation process and therefore 10nm
It is suitable for performing oxidation of a thickness of less than, for example, about 7 nm with good controllability. Due to this oxidation, the Si thin film in the portion where the SiO2 film has been removed by the wet etching is entirely oxidized, but the portion that has not been wet etched is masked by the SiO2 film and remains without being oxidized. By adopting such a channel forming method, damage to the read transistor is reduced as compared with the case where the Si thin film is etched by dry etching, and the scraping of the source (21) and the drain (23) of the write transistor is also reduced. It is possible. Thereafter, after depositing a gate insulating film of the write transistor, a control electrode (28) of the read transistor and a control electrode (24) of the write transistor are formed.
【００３５】実施例８ 図１２は、本発明の第８の実施例を示す。実施例７とは
書き込みトランジスタのチャネルと配線において異な
る。Embodiment 8 FIG. 12 shows an eighth embodiment of the present invention. Embodiment 7 is different from Embodiment 7 in the channel and wiring of the write transistor.
【００３６】図１２(a)は書き込みトランジスタのチャ
ネル部分の制御電極形成前における上面図である。ソー
ス(48)、ドレイン(49)は実施例３と同様だが、チャネル
(47)は連続膜ではなく、直径の平均が4nmの微少なシリ
コン結晶粒が二次元的に並べられている。書き込み動作
では制御電極に電圧を印加してチャネル(47)のポテンシ
ャルを下げる。結晶粒間はトンネル効果によってキャリ
アが移動できる。保持においては結晶粒が空乏化し、こ
れに加えて結晶粒間のポテンシャルバリアがキャリアの
リークを抑えるという特徴がある。本実施例のチャネル
構造は結晶粒径、結晶粒間距離のような上面から観察で
きる特徴で品質を管理できるため、膜厚で管理するより
も品質管理がしやすい。尚、本実施例のチャネル構造は
他の実施例の書き込みトランジスタのチャネルに用いて
も構わない。さらに本実施例の構造において書き込みト
ランジスタのチャネル構造に実施例４の多結晶シリコン
薄膜を用いても構わない。FIG. 12A is a top view of a channel portion of a write transistor before a control electrode is formed. The source (48) and the drain (49) are the same as in the third embodiment, but the channel
(47) is not a continuous film, but fine silicon crystal grains having an average diameter of 4 nm are two-dimensionally arranged. In the writing operation, a voltage is applied to the control electrode to lower the potential of the channel (47). Carriers can move between crystal grains by a tunnel effect. In the retention, the crystal grains are depleted, and in addition, a potential barrier between the crystal grains suppresses carrier leakage. The quality of the channel structure of this embodiment can be controlled by characteristics observable from the upper surface, such as the crystal grain size and the distance between the crystal grains. Note that the channel structure of this embodiment may be used for the channel of the writing transistor of another embodiment. Further, in the structure of this embodiment, the polycrystalline silicon thin film of Embodiment 4 may be used for the channel structure of the write transistor.
【００３７】図１２(b)は上記記憶素子を行列状に並べ
てメモリセルアレイを構成した場合の配線の上面図を示
す。実施例４では素子構造として書き込みトランジスタ
のドレイン(23)と読み出しトランジタのドレイン(27)は
別であったが、本実施例では金属配線で電気的に接続さ
れている。すなわち、書き込みトランジスタのドレイン
(49)と読み出しトランジタのドレイン(54)はともに書き
込み／読み出し用データ線(55)に接続されている。ま
た、読み出しトランジスタの制御電極(52)は読み出しワ
ード線(53)に、書き込みトランジスタの制御電極(50)は
書き込みワード線(51)に接続されている。このようなワ
ード線を二本用意する構成では読み出し動作時に書込み
トランジスタのリーク電流が増加する怖れがないという
特徴がある。この接続関係における単位セル構造の等価
回路を図３６(a)に示す。書き込みトランジスタのソー
ス(48)はノードA1(274)で読み出しトランジスタの電荷
蓄積領域(48)に、書き込みトランジスタのドレイン(49)
はノードA2(275)でデータ線(55)に、書き込みトランジ
スタの制御電極(50)はノードA3(276)で書込みワード線
(51)に各々接続されている。また、読み出しトランジス
タのソース(54A)はノードA4(227)でソース線に、読み出
しトランジスタのドレイン(54)はノードA5(278)でデー
タ線(55)に、読み出しトランジスタの制御電極(53)はノ
ードA6(279)で読み出しワード線(53)に各々接続されて
いる。書込み動作では書込みたい情報に応じてデータ線
(55)をhighまたはlowの電圧に設定し、書込みワード線
(51)をhighとする。この時読み出しワード線(53)はlow
とし、読み出しトランジスタをオフにしておく。読み出
し動作時にはデータ線(55)を0Vより高い電位にプリチャ
ージした後、読み出しワード線(53)をhighとする。この
時書込みワード線(51)はlowとし、書込みトランジスタ
をオフにしておく。この読み出し動作においては、書込
み時にデータ線(55)をhighに設定した場合の方がlowに
設定した場合よりデータ線(55)の電位が急速に下がる。
従ってセンスアンプで増幅すると書込み時の設定を反転
した情報に対応する電位に増幅される。メモリセルを並
べる密度には必要な配線本数も関係している。書き込み
／読み出し共用のデータ線(55)を利用することで配線本
数が減らせ、従って記録密度が向上するという特徴があ
る。また、図１２(b)の構造でも隣接セルと読み出しト
ランジスタのソース領域(54A)を共有して面積削減を図
ることができる。このような配置のセルアレイの回路図
を図３６(b)に示す。単位セル構造は円(280)で囲った部
分であり、ソース線(281)を共有化している。FIG. 12B is a top view of a wiring in the case where a memory cell array is formed by arranging the storage elements in a matrix. In the fourth embodiment, the drain (23) of the write transistor and the drain (27) of the read transistor are different as element structures, but in this embodiment, they are electrically connected by metal wiring. That is, the drain of the write transistor
Both (49) and the drain (54) of the read transistor are connected to the write / read data line (55). The control electrode (52) of the read transistor is connected to the read word line (53), and the control electrode (50) of the write transistor is connected to the write word line (51). Such a configuration in which two word lines are prepared is characterized in that there is no fear that the leakage current of the write transistor increases during the read operation. FIG. 36A shows an equivalent circuit of the unit cell structure in this connection relationship. The source (48) of the write transistor is connected to the charge storage region (48) of the read transistor at the node A1 (274) and the drain (49) of the write transistor.
Is the data line (55) at node A2 (275), and the control electrode (50) of the write transistor is the write word line at node A3 (276).
(51). The source (54A) of the read transistor is a source line at node A4 (227), the drain (54) of the read transistor is a data line (55) at node A5 (278), and the control electrode (53) of the read transistor is Node A6 (279) is connected to read word line (53). In the write operation, the data line depends on the information to be written.
Set (55) to high or low voltage and write word line
(51) is set to high. At this time, the read word line (53) is low.
And the read transistor is turned off. In the read operation, the data line (55) is precharged to a potential higher than 0 V, and then the read word line (53) is set to high. At this time, the write word line (51) is set to low, and the write transistor is turned off. In this read operation, the potential of the data line (55) falls more rapidly when the data line (55) is set to high during writing than when it is set to low.
Therefore, when the signal is amplified by the sense amplifier, it is amplified to a potential corresponding to the information obtained by inverting the setting at the time of writing. The required number of wirings is related to the density of memory cells arranged. There is a feature that the number of wirings can be reduced by using the data line (55) shared for writing / reading, and therefore the recording density can be improved. Also, in the structure of FIG. 12B, the area can be reduced by sharing the source region (54A) of the read transistor with the adjacent cell. FIG. 36B shows a circuit diagram of a cell array having such an arrangement. The unit cell structure is a portion surrounded by a circle (280) and shares a source line (281).
【００３８】図１２のメモリセルを基本要素とするメモ
リセルアレイを含む半導体記憶装置の構成を図１３に示
す。図１２(b)を90度回転させた形で配置している。リ
フレッシュ動作については、本実施例ではデータ線が共
通である点で実施例４と本質的に異なっている。つまり
本実施例においては読み出し動作によって、書き込み時
と逆の情報として増幅される。再書き込みにおいてこの
データ線設定をそのまま使うため、セルに記憶される情
報はリフレッシュの度に反転することになる。このため
書き込みワード線が選択された回数を数えるカウンタを
備え、情報読み出し時にはその偶奇と読み出されたデー
タで論理をとって外部に出力する機能を備えている。
尚、ソース線(281)をhighに設定して使用することによ
り書込み時に対し反転しない情報を読み出すこともでき
る。リフレッシュサイクルは1時間である。リフレッシ
ュ中はアクセスが禁止され、その分アクセスが遅くな
る。DRAMにおいては数msから数十msの時間間隔でリフレ
ッシュが行われるが、本実施例ではリフレッシュサイク
ルが1時間と極めて長い。リフレッシュ頻度が小さいた
め低消費電力であり、さらにリフレッシュのためにアク
セスが遅れることがほとんどないため高速である。FIG. 13 shows a configuration of a semiconductor memory device including a memory cell array having the memory cell of FIG. 12 as a basic element. FIG. 12B is arranged in a form rotated by 90 degrees. The refresh operation is essentially different from the fourth embodiment in that the present embodiment uses a common data line. That is, in the present embodiment, the information is amplified by the read operation as the information opposite to that at the time of writing. Since this data line setting is used as it is in rewriting, the information stored in the cell is inverted every time the cell is refreshed. For this reason, a counter for counting the number of times the write word line is selected is provided, and at the time of reading information, a function of taking the logic of the even and odd read data and outputting the logic to the outside is provided.
Note that by setting the source line (281) to high and using it, it is possible to read information that is not inverted with respect to writing. The refresh cycle is one hour. During refresh, access is prohibited, and access is delayed accordingly. In the DRAM, refresh is performed at a time interval of several ms to several tens of ms, but in this embodiment, the refresh cycle is extremely long at one hour. The power consumption is low because the refresh frequency is low, and the access speed is high because there is almost no delay in access due to the refresh.
【００３９】実施例９ 図２２は本発明の第９の実施例を示す。本実施例では一
素子に2ビットの記憶を行う。メモリセルは図１２(b)と
同様であるが、チャネルには厚さ3nmの多結晶シリコン
膜を用いる。すなわち、書き込みトランジスタのドレイ
ン(149)と読み出しトランジタのドレイン(154)はともに
書き込み／読み出し用データ線(155)に接続されてい
る。また、読み出しトランジスタの制御電極(152)は読
み出しワード線(153)に、書き込みトランジスタの制御
電極(150)は書き込みワード線(151)に接続されている。Embodiment 9 FIG. 22 shows a ninth embodiment of the present invention. In this embodiment, two bits are stored in one element. The memory cell is the same as that shown in FIG. 12B, but a polycrystalline silicon film having a thickness of 3 nm is used for the channel. That is, the drain (149) of the write transistor and the drain (154) of the read transistor are both connected to the write / read data line (155). The control electrode (152) of the read transistor is connected to the read word line (153), and the control electrode (150) of the write transistor is connected to the write word line (151).
【００４０】動作を説明する。書き込む2ビットの情報
を０、１、２、３する。情報書き込みはデータ線(155)
に書き込みたい情報に応じた電位を与え書き込みワード
線(151)にパルスを加えることで行う。ここで1ビット記
憶の場合と異なり、データ線(155)に与える電位は4種類
ある。この電位に応じて蓄積される電荷量が異なる。こ
こでフラッシュメモリの多値記憶では記憶情報を検証、
調整を行う所謂ベリファイという動作を行う。これは素
子間の特性ばらつきにより、同じパルスを加えても注入
される電荷量が異なってしまうからである。本発明では
データ線(155)に与えられた電位がそのまま反映されて
電荷量が決まるため、素子間で電荷量のばらつきが小さ
い。このためベリファイ動作が不要、あるいはベリファ
イを行う場合でも短時間で収束するという特徴がある。
読み出しは二回に分けて行う。データ線(155)をプリチ
ャージした後所定の読み出し電位を読み出しワード線(1
53)に与え、センスすることによって情報が０または１
なのか２または３なのか判定する。さらにデータ線(15
5)を再度プリチャージした後、判定結果に応じて先ほど
の読み出し電位よりも高い、あるいは低い所定の電位を
読み出しワード線(153)に与え、センスする。これによ
り０と１、あるいは２と３を判別する。ここでDRAMのよ
うに蓄積電荷でデータ線を充放電する記憶素子ではマー
ジンが少ない。さらに破壊読み出しであるため上記のよ
うな単純な二回読み出しはできず、工夫が必要である。
以上から本発明は多値記憶に非常に適した記憶素子を提
供できる。これは本実施例のような書き込み用トランジ
スタのドレイン領域と読み出し用トランジスタのドレイ
ン領域を共通化した構造に限らない。また本実施例では
記憶を2ビットとしたが、より多くの情報を記憶させて
も構わない。The operation will be described. The 2-bit information to be written is set to 0, 1, 2, and 3. Write information on data line (155)
By applying a pulse to the write word line (151). Here, unlike the case of 1-bit storage, there are four types of potentials applied to the data line (155). The amount of charge stored differs depending on this potential. Here, in the multi-value storage of the flash memory, the stored information is verified,
A so-called verify operation for performing the adjustment is performed. This is because the amount of charge injected differs even when the same pulse is applied due to characteristic variations between elements. In the present invention, since the amount of charge is determined by directly reflecting the potential applied to the data line (155), the variation in the amount of charge between elements is small. For this reason, there is a feature that the verify operation is not required, or the convergence is performed in a short time even when the verify is performed.
Reading is performed twice. After precharging the data line (155), a predetermined read potential is read out and the word line (1) is read out.
53), and the information becomes 0 or 1 by sensing.
It is determined whether it is 2 or 3. In addition, the data line (15
After precharging 5) again, a predetermined potential higher or lower than the previous read potential is applied to the read word line (153) according to the determination result to perform sensing. Thus, 0 and 1 or 2 and 3 are determined. Here, a margin is small in a storage element such as a DRAM that charges and discharges a data line with accumulated charges. Furthermore, since it is a destructive read, the simple double read as described above cannot be performed, and some contrivance is required.
As described above, the present invention can provide a storage element which is very suitable for multi-value storage. This is not limited to the structure in which the drain region of the writing transistor and the drain region of the reading transistor are shared as in this embodiment. In the present embodiment, the storage is two bits, but more information may be stored.
【００４１】実施例１０ 図１４は本発明の第１０の実施例による記憶素子の断面
構造図を示す。断面構造では実施例１と同様に見える
が、動作が異なり、従ってこの素子を行列状に並べてメ
モリセルアレイを構成した場合の互いの接続関係も異な
る。Embodiment 10 FIG. 14 is a sectional structural view of a storage element according to a tenth embodiment of the present invention. Although the cross-sectional structure looks similar to that of the first embodiment, the operation is different, and therefore, the connection relationship between the elements is arranged in a matrix to form a memory cell array.
【００４２】本実施例においては、書き込みトランジス
タのソース（電荷蓄積領域）(14)、ドレイン(15)、制御
電極(18)、チャネル(16)は実施例１にそのまま対応して
いる。書き込みトランジスタのソース（電荷蓄積領域）
(14)、ドレイン(15)、制御電極(18)が多結晶シリコンか
らなる点、チャネル(16)が厚さ平均が3nmのノンドープ
の多結晶シリコンからなる点は実施例４、５と同様であ
る。読み出しトランジスタについてはソース(19)、ドレ
イン(20)は同じであるが、制御電極(15)が書き込みトラ
ンジスタのドレイン(15)と共通である点で実施例１と異
なる。また、本実施例では読み出しトランジスタ形成後
Si3N4膜(17)を堆積している。これは後の書き込みとト
ランジスタのチャネル形成のためのアモルファスシリコ
ン堆積工程で、Si3N4膜上では膜厚の制御性がよいため
である。In the present embodiment, the source (charge storage region) (14), drain (15), control electrode (18), and channel (16) of the write transistor correspond to the first embodiment. Write transistor source (charge storage area)
(14), the point that the drain (15) and the control electrode (18) are made of polycrystalline silicon, and the point that the channel (16) is made of non-doped polycrystalline silicon having a thickness average of 3 nm are the same as in Examples 4 and 5. is there. The read transistor has the same source (19) and drain (20), but differs from the first embodiment in that the control electrode (15) is common to the drain (15) of the write transistor. In this embodiment, after the formation of the readout transistor,
A Si3N4 film (17) is deposited. This is because amorphous silicon is deposited for later writing and for forming a channel of the transistor, and the controllability of the film thickness on the Si3N4 film is good.
【００４３】本実施例の記憶素子の動作において、書き
込み動作は実施例４と同様でよい。読み出し動作におい
ては、書き込みトランジスタの制御電極(18)の電位を低
く設定し、書き込みトランジスタを非導通状態に保った
まま読み出しトランジスタの制御電極(15)の電位を上げ
る。このとき電荷蓄積領域(14)に蓄積されている電子数
の大小によってしきい電圧が異なる。実施例１の場合読
み出し時の制御電極(5)の電位よりも書き込み時の制御
電極(5)の電位を高く設定するため、書き込み時に読み
出しトランジスタが強いオン状態となり、電流が流れる
可能性がある。あるいは、読み出し条件において書き込
みトランジスタが僅かにオン状態となり、保持電荷が失
われてしまう可能性もある。本実施例においては書き込
みトランジスタの制御電極(18)と読み出しトランジスタ
の制御電極(15)が異なるため書き込み動作時において読
み出しトランジスタを高抵抗に保ち、読み出し動作時に
おいて書き込みトランジスタを高抵抗に保つことが可能
であるという特徴がある。In the operation of the storage element of this embodiment, the write operation may be the same as that of the fourth embodiment. In the read operation, the potential of the control electrode (18) of the write transistor is set low, and the potential of the control electrode (15) of the read transistor is increased while the write transistor is kept in a non-conductive state. At this time, the threshold voltage differs depending on the number of electrons stored in the charge storage region (14). In the case of the first embodiment, since the potential of the control electrode (5) at the time of writing is set higher than the potential of the control electrode (5) at the time of reading, the read transistor is strongly turned on at the time of writing and a current may flow. . Alternatively, there is a possibility that the writing transistor is slightly turned on under the reading condition, and the retained charge is lost. In this embodiment, since the control electrode (18) of the write transistor and the control electrode (15) of the read transistor are different, it is possible to keep the read transistor high in the write operation and keep the write transistor high in the read operation. There is a feature that it is possible.
【００４４】図１５は、上記記憶素子を行列状に並べて
メモリセルアレイを構成した場合の配線の上面図を示
す。書き込みトランジスタ制御電極(18)は書き込み用ワ
ード線(43)に、読み出しトランジスタのドレイン(20)は
読み出し用データ線(44)に、書き込みトランジスタのド
レイン(15)は書き込み用データ線兼読み出し用ワード線
(45)に接続されている。本実施例においては読み出し用
データ線(44)に平行なのは書き込み用ワード線(43)であ
るという点で実施例１とは異なっている。本実施例のメ
モリセルを基本要素とするメモリセルアレイを含む半導
体記憶装置の構成を図１６に示す。シリアルアクセスを
行うメモリ構成である。本実施例では書き込みワード線
(43)と読み出しワード線(45)が直交しており、入力用レ
ジスタと出力用レジスタを持つ。大規模の行列状のデー
タを扱うのに適している。デコーダを用いて入力あるい
は出力をランダムアクセスとしてもよい。FIG. 15 is a top view of wiring in the case where a memory cell array is formed by arranging the storage elements in a matrix. The write transistor control electrode (18) is a write word line (43), the read transistor drain (20) is a read data line (44), and the write transistor drain (15) is a write data line and read word. line
Connected to (45). This embodiment is different from the first embodiment in that the write word line (43) is parallel to the read data line (44). FIG. 16 shows a configuration of a semiconductor memory device including a memory cell array having a memory cell of this embodiment as a basic element. This is a memory configuration for performing serial access. In this embodiment, the write word line
(43) is orthogonal to the read word line (45) and has an input register and an output register. Suitable for handling large-scale matrix data. The input or output may be random access using a decoder.
【００４５】実施例１１ 図１７は、本発明の第１１の実施例を示す。Embodiment 11 FIG. 17 shows an eleventh embodiment of the present invention.
【００４６】図１７(a)は本実施例の記憶素子の断面図
である。本実施例は書き込みトランジスタのソース(3
2)、ドレイン(30)、チャネル(31)、制御電極(33)の構造
は実施例４と同様であるが、読み出しトランジスタの構
造が異なる。読み出しトランジスタの制御電極(32)が電
荷蓄積領域を兼ね、他に読み出しトランジスタの制御電
極を持たないという特徴がある。蓄積電荷量の大小によ
るソース(34)、ドレイン(36)間のコンダクタンス変化を
読み出すわけであるが、このままでは記憶内容によって
は読み出しトランジスタが常時オンとなってしまうた
め、行列状に並べて制御する際に不都合である。そこで
読み出し時の選択のためのトランジスタをさらに一つ用
意する。ソース(36)、ドレイン(38)、チャネル(37)、制
御電極(39)からなり、読み出し時に導通状態とする。図
１７(ｂ)は本実施例の記憶素子の上面図である。行列状
に並べるための配線も示している。ただしソース領域(3
4)に対する配線は省略しコンタクト孔(34A)のみ示し
た。アクティブ領域(37A)は太い線で示した。書き込み
トランジスタのドレイン領域(30)と制御電極(33)は各々
書き込み用データ線(30A)、書き込み用ワード線(33A)に
接続され、読み出しトランジスタのドレイン領域(38)と
制御電極(39)は各々読み出し用データ線(38A)、読み出
し用ワード線(39A)に接続されている。本実施例では一
つ多くトランジスタを用意するため面積が大きくなる
が、実施例４よりさらに製造工程が簡単となる。また、
読み出しトランジスタの制御電極が電荷蓄積部を介して
容量結合でチャネル領域の電位制御を行う実施例１から
７と比べ、制御電極で直接チャネル領域の電位制御を行
うため低電圧化がしやすいという特徴がある。FIG. 17A is a sectional view of the storage element of this embodiment. In this embodiment, the source (3
The structures of 2), drain (30), channel (31) and control electrode (33) are the same as those of the fourth embodiment, but the structure of the read transistor is different. It is characterized in that the control electrode (32) of the read transistor also serves as a charge storage region and does not have a control electrode of the read transistor. A change in the conductance between the source (34) and the drain (36) due to the magnitude of the accumulated charge is read. Is inconvenient. Therefore, one more transistor is prepared for selection at the time of reading. It consists of a source (36), a drain (38), a channel (37), and a control electrode (39), and is made conductive at the time of reading. FIG. 17B is a top view of the storage element of this embodiment. The wiring for arranging in a matrix is also shown. However, the source area (3
The wiring for 4) is omitted and only the contact hole (34A) is shown. The active area (37A) is indicated by a thick line. The drain region (30) and the control electrode (33) of the write transistor are connected to the write data line (30A) and the write word line (33A), respectively, and the drain region (38) and the control electrode (39) of the read transistor are connected. Each is connected to a read data line (38A) and a read word line (39A). In this embodiment, the area is increased because one more transistor is prepared, but the manufacturing process is further simplified as compared with the fourth embodiment. Also,
Compared with Embodiments 1 to 7 in which the control electrode of the read transistor controls the potential of the channel region by capacitive coupling via the charge storage unit, the voltage is easily reduced because the potential of the channel region is directly controlled by the control electrode. There is.
【００４７】実施例１２ 図１８は、本発明の第１２の実施例を示す。図１８(a)
はソース（電荷蓄積領域）(56)、ドレイン(58)、制御電
極(59)、チャネル(57)からなる書き込みトランジスタ
と、ソース (60)、ドレイン(62)、制御電極(58)、チャ
ネル(61)からなる読み出しトランジスタを有する。書き
込みトランジスタのチャネル(57)はB（ボロン）を含む
厚さ平均が3nmの多結晶シリコンからなる。書き込みト
ランジスタのドレイン(58)と読み出しトランジスタの制
御電極(58)が共通なのは実施例７と同様であり、動作の
ために印加する電圧の関係も同様である。実施例７では
電荷蓄積領域 (14)に達する穴を開ける必要があり、従
って電荷蓄積領域 (14)の大きさはこの穴以上にする必
要がある。このため読み出しトランジスタのソース(1
9)、ドレイン(20)を電荷蓄積領域 (14)に対して自己整
合的作製する場合、短いチャネル長の読み出しトランジ
スタ形成が難しい。本実施例では電荷蓄積領域 (14)を
小さくできるため面積が小さく、オン電流量も大きい読
み出しトランジスタ形成が可能である。Embodiment 12 FIG. 18 shows a twelfth embodiment of the present invention. FIG. 18 (a)
Is a write transistor consisting of a source (charge storage region) (56), a drain (58), a control electrode (59), and a channel (57), and a source (60), a drain (62), a control electrode (58), a channel ( 61). The channel (57) of the write transistor is made of polycrystalline silicon containing B (boron) and having an average thickness of 3 nm. The drain transistor 58 of the write transistor and the control electrode 58 of the read transistor are common as in the seventh embodiment, and the relationship between voltages applied for operation is also the same. In the seventh embodiment, it is necessary to make a hole reaching the charge storage region (14), and therefore, the size of the charge storage region (14) needs to be larger than this hole. Therefore, the source (1
9) When the drain (20) is self-aligned with respect to the charge storage region (14), it is difficult to form a read transistor having a short channel length. In this embodiment, since the charge storage region (14) can be made small, a read transistor having a small area and a large ON current can be formed.
【００４８】類似の構造として、チャネル(64)が書き込
みトランジスタのドレイン(65)の両側に設けられた記憶
素子を図１９に示す。実施例５と類似の構造であるが、
各部の役割が異なり、従って制御方法が異なる。図１８
の構造と同じ大きさでチャネル(64)の幅を二倍にでき、
書き込みトランジスタのオン電流を大きくとれるため、
書き込み消去が速いという特徴がある。FIG. 19 shows a memory element having a similar structure in which a channel (64) is provided on both sides of a drain (65) of a write transistor. The structure is similar to that of the fifth embodiment,
The role of each part is different, and therefore the control method is different. FIG.
The width of the channel (64) can be doubled with the same size as the structure of
Since the ON current of the writing transistor can be increased,
There is a feature that writing and erasing are fast.
【００４９】実施例１３ 図２８は、本発明の第１３の実施例を示す。図２８(a)
が記憶素子の断面図、図２８(b)は図２８(a)の記憶素子
を並べた２セルの上面図（レイアウト図）である。SOI
基板を用いる。ソース(218)、ドレイン(219)、チャネル
(220)、制御電極(221)を含む書き込みトランジスタは実
施例１のトランジスタと同様の構造を持つ。さらにソー
ス(222)、ドレイン(223)、チャネル(224)、電荷蓄積領
域(225)、制御電極(226)を含む読み出しトランジスタの
うち、ソース(223)、ドレイン(222)、チャネル(224)、
電荷蓄積領域(225)の構造は実施例１のトランジスタと
同様である。本実施例では書き込みトランジスタの制御
電極(221)と読み出しトランジスタの制御電極(226)が電
気的に接続されており、各々別に配線した場合と比べて
配線面積が少なくてよい。書込みトランジスタを通じて
電荷蓄積領域(225)への電荷の出し入れを行い、読み出
しトランジスタのしきい電圧変化によって情報を読み出
す点では実施例４と同じである。本実施例では立体構造
を用いる実施例４と比べて面積は大きくなるが、単結晶
基板を用いるため読み出しトランジスタの電流が大きく
取れ、読み出しが高速である。また読み出しトランジス
タや書込みトランジスタの特性はらつきも小さくできる
ため、動作がより安定し、マージンを見込んで電圧設定
を行わなくてよい分低電圧化にも適している。しきい電
圧は書込みトランジスタと読み出しトランジスタで違っ
ても構わない。例えば書込みトランジスタのしきい電圧
を高く設定してリーク電流を低減すればよい。またこの
SOI基板表面を用いてロジック回路を形成してもよい。
尚、図３０に示すように、読み出しトランジスタについ
ては膜厚の薄いチャネルを使用せず、書込みトランジス
タより厚い膜厚でチャネル部(237)を形成してもよい。
書込みトランジスタのリーク電流を抑えながら読み出し
トランジスタのチャネル電流を大きくとることが可能で
ある。図２９には本実施例の等価回路を示す。図２９
(a)は図２８(a)の単位セル構造の等価回路である。書き
込みトランジスタのソース(218)はノードD(231)で読み
出しトランジスタの電荷蓄積領域(225)に、書き込みト
ランジスタのドレイン(219)はノードA(232)で書込みデ
ータ線(230)に、書き込みトランジスタの制御電極(221)
はノードB(233)でワード線(227)に各々接続されてい
る。また、読み出しトランジスタのソース(223)はノー
ドF(235)でソース線に、読み出しトランジスタのドレイ
ン(223)はノードE(234)で読み出しデータ線(228)に、読
み出しトランジスタの制御電極(226)はノードC(236)で
ワード線(227)に各々接続されている。図２９(b)は図２
８(b)のセルを二つ並べた構造の等価回路である。Embodiment 13 FIG. 28 shows a thirteenth embodiment of the present invention. Fig. 28 (a)
Is a cross-sectional view of the storage element, and FIG. 28B is a top view (layout diagram) of two cells in which the storage elements of FIG. 28A are arranged. SOI
A substrate is used. Source (218), Drain (219), Channel
(220), the write transistor including the control electrode (221) has the same structure as the transistor of the first embodiment. Further, among the read transistors including the source (222), the drain (223), the channel (224), the charge accumulation region (225), and the control electrode (226), the source (223), the drain (222), the channel (224),
The structure of the charge storage region (225) is the same as that of the transistor of the first embodiment. In the present embodiment, the control electrode (221) of the write transistor and the control electrode (226) of the read transistor are electrically connected, and the wiring area may be smaller than in the case where they are separately wired. The fourth embodiment is the same as the fourth embodiment in that charges are transferred into and out of the charge storage region (225) through the write transistor, and information is read by a threshold voltage change of the read transistor. In this embodiment, although the area is larger than that of Embodiment 4 using a three-dimensional structure, the current of the reading transistor can be increased because a single crystal substrate is used, and reading can be performed at high speed. In addition, since the characteristics of the read transistor and the write transistor can be reduced in variation, the operation is more stable, and the voltage is not required to be set in consideration of a margin, which is suitable for lowering the voltage. The threshold voltage may be different between the write transistor and the read transistor. For example, the leakage current may be reduced by setting the threshold voltage of the write transistor high. Also this
A logic circuit may be formed using the surface of the SOI substrate.
Note that, as shown in FIG. 30, the channel portion (237) may be formed with a larger thickness than the write transistor without using a thin channel for the read transistor.
It is possible to increase the channel current of the read transistor while suppressing the leak current of the write transistor. FIG. 29 shows an equivalent circuit of this embodiment. FIG.
(a) is an equivalent circuit of the unit cell structure of FIG. The source (218) of the write transistor is the node D (231) to the charge storage region (225) of the read transistor, the drain (219) of the write transistor is the node A (232) to the write data line (230), and the node of the write transistor. Control electrode (221)
Are connected to the word lines (227) at nodes B (233). The source (223) of the read transistor is connected to the source line at the node F (235), the drain (223) of the read transistor is connected to the read data line (228) at the node E (234), and the control electrode (226) Are connected to a word line (227) at a node C (236). FIG. 29B shows FIG.
8 (b) is an equivalent circuit having a structure in which two cells are arranged.
【００５０】実施例１４ 図３１は、本発明の第１４の実施例の断面構造を示す。
実施例１１と類似の構造である。書き込みトランジスタ
のソース(239)、ドレイン(238)、チャネル(240)は多結
晶シリコンから成るが、制御電極を上部に設けない点に
おいて実施例１１と異なる。さらに書き込みトランジス
タのソース(239)兼電荷蓄積領域(239)、ソース(241)、
ドレイン(242)、チャネル(243)からなる読み出しトラン
ジスタと、ソース(242)、ドレイン(244)、チャネル(24
5) 、制御電極(246)から成る選択用トランジスタが接続
されている点は実施例１１と同様である。本実施例では
拡散層(250)をゲート電極の代わりに用いる。図１７の
構造よりも製造工程数を減らすことができ、さらに低コ
ストでメモリが実現できる。特に通常のMOS構造に対し
てチャネル(240)部分の作製を付け加えるだけでメモリ
機能を持たせることができるため、ロジック部との混載
に向いている。Embodiment 14 FIG. 31 shows a sectional structure of a fourteenth embodiment of the present invention.
This is a structure similar to that of the eleventh embodiment. The source (239), drain (238), and channel (240) of the write transistor are made of polycrystalline silicon, but differ from the eleventh embodiment in that no control electrode is provided on the upper part. Furthermore, the source (239) of the write transistor and the charge storage region (239), the source (241),
A read transistor composed of a drain (242) and a channel (243), and a source (242), a drain (244), and a channel (24)
5) As in the eleventh embodiment, a selection transistor including a control electrode (246) is connected. In this embodiment, the diffusion layer (250) is used instead of the gate electrode. The number of manufacturing steps can be reduced as compared with the structure of FIG. 17, and a memory can be realized at lower cost. In particular, since a memory function can be provided only by adding a channel (240) portion to a normal MOS structure, it is suitable for mixed mounting with a logic portion.
【００５１】実施例１５ 図３２は、本発明の第１５の実施例の断面構造を示す。
書き込みトランジスタのソース(248)、ドレイン(247)、
チャネル(249)は多結晶シリコンからなり、拡散層(250)
が制御電極の役割を果たすという意味で実施例１４と共
通である。読み出しトランジスタはソース(250)、ドレ
イン(251)、チャネル(252)、電荷蓄積領域(248)、制御
電極(248)からなる。実施例７の図８の構造において
は、書込みトランジスタの制御電極(24)と読み出しトラ
ンジスタの制御電極(28)を同じ工程で構成する場合この
二つのショートを防ぐために距離を開けなければならな
い。しかし本実施例の構造では、この余裕を設ける必要
がないためより小さい面積でメモリセルの構成が可能と
なっている。Embodiment 15 FIG. 32 shows a sectional structure of a fifteenth embodiment of the present invention.
Write transistor source (248), drain (247),
The channel (249) is made of polycrystalline silicon, and the diffusion layer (250)
Are common to the fourteenth embodiment in that they serve as control electrodes. The read transistor includes a source (250), a drain (251), a channel (252), a charge storage region (248), and a control electrode (248). In the structure of FIG. 8 of the seventh embodiment, when the control electrode (24) of the write transistor and the control electrode (28) of the read transistor are formed in the same process, the distance must be increased in order to prevent the two short circuits. However, in the structure of the present embodiment, it is not necessary to provide such a margin, so that a memory cell can be configured with a smaller area.
【００５２】実施例１６ 図３３は、本発明の第１６の実施例の断面構造を示す。
SOI基板を用いる。図３３(a)が書き込みトランジスタ
のソース(254)、ドレイン(255)、チャネル(256)、制御
電極１(257)、制御電極２(262)を含む面での断面であ
り、読み出しトランジスタについては制御電極(261)、
チャネル(260)を含んでいる。図８(b)はこれに直交する
面での断面であり、読み出しトランジスタのソース(25
8)、ドレイン(259)を含む。 書き込みトランジスタのソ
ース(254)、ドレイン(255)、チャネル(256)、制御電極
１(257)、読み出しトランジスタの制御電極(261)はの多
結晶シリコンからなる。書き込みトランジスタの制御電
極２(262)、読み出しトランジスタのソース(258)、ドレ
イン(259) 、チャネル(260)は基板の単結晶シリコンを
用いて形成する。本実施例では書込みトタンジスタのチ
ャネル(256)が制御電極１(257)と制御電極２(262)のダ
ブルゲートを有するという特徴がある。このため制御電
極とチャネル(256)の容量が増え、書込みトランジスタ
のリーク電流小さくを抑えるのに有利である。さらに書
込みトランジスタのオン電流も多くとることができるた
め書込み動作が高速に行えるという特徴を持つ。Embodiment 16 FIG. 33 shows a sectional structure of a sixteenth embodiment of the present invention.
An SOI substrate is used. FIG. 33 (a) is a cross section of a plane including the source (254), drain (255), channel (256), control electrode 1 (257), and control electrode 2 (262) of the write transistor. Control electrode (261),
Includes channel (260). FIG. 8B is a cross section taken along a plane orthogonal to this, and shows the source (25
8), including the drain (259). The source (254), drain (255), channel (256), control electrode 1 (257), and control electrode (261) of the read transistor of the write transistor are made of polycrystalline silicon. The control electrode 2 (262) of the write transistor, the source (258), the drain (259), and the channel (260) of the read transistor are formed using single crystal silicon of the substrate. This embodiment is characterized in that the channel (256) of the writing transistor has a double gate of the control electrode 1 (257) and the control electrode 2 (262). For this reason, the capacity of the control electrode and the channel (256) increases, which is advantageous for suppressing a small leak current of the writing transistor. Further, since the ON current of the write transistor can be increased, the write operation can be performed at high speed.
【００５３】実施例１７ 図３７は、本発明の第１７の実施例を示す。記憶素子の
単位構造は実施例４の図１と同様である。実施例４では
別々に設けていた書込みデータ線と読み出しデータ線を
接続している点で異なる。図３７は単位構造を３行3列
の行列状に並べたセルアレイの一部である。点線で囲ん
だ部分(282)(283)が単位構造にあたる。説明のため小規
模並べて示すが実際にはより多く並べてセルアレイの構
成要素（メモリマットと呼ぶ）を構成する。読み出しト
ランジスタのドレイン(285)は同じ列に属する記憶素子
と共有構造を採っており、拡散層を配線に用いている点
で実施例４で示した図４、図５とは異なる。この方がセ
ル面積が小さい。ソース(284)についても同じ列に属す
る記憶素子と拡散層を通じて接続されている。書込みト
ランジスタと読み出しトランジスタに共通のの制御電極
(290)は同じ行に属する記憶素子と接続されている。書
込みトランジスタのドレイン(286)も同じ列に属する記
憶素子と接続されており、さらにメモリマット端で読み
出しトランジスタのドレイン(285)とコンタクト孔(287)
を通じて接続されている。大規模集積時には拡散層配
線、多結晶シリコン配線共に抵抗が高すぎ、従って金属
配線で裏打ちすることが必要になるが、ここでは読み出
しデータ線兼書込みデータ線の金属配線を用意すればよ
い。従って配線の面からも面積が小さい。メモリマット
の他端にて読み出しトランジスタのソース(284)に対す
るコンタクト孔(288)を用意し、金属のソース線(289)と
接続する。同じ素子のソース、ドレイン領域に対するコ
ンタクト孔(287)(288)をメモリマットの異なる端に設け
ることでコンタクト孔のために面積の余裕を持たせなが
らも隣接列の間隔を広くとらずにすむ。この等価回路を
図３８に示す。さらに隣接列で読み出しトランジタのソ
ース領域を共通にして面積低減を図ってもよい。この場
合隣接列では左右反転の構造となる。加えて読み出しト
ランジスタのドレイン領域をも隣接列で共有化してもよ
い。この場合が最小の構成となるが、同時に同じ行に属
す隣接する素子への書込みあるいは読み出しが同時にで
きないため、一列おきに二回に分けて操作するという動
作が必要である。本実施例の構成は書込みトランジスタ
と読み出しトランジスタでデータ線、制御電極ともに共
有するものであり、面積を非常に小さくできる。ただ
し、これらを分離した場合より安定動作できる電圧、し
きい値の余裕が少なくなる。尚、ここでは面積削減を最
優先として複数記憶素子に対して一個所のコンタクト孔
(287)を用いる構成を採ったが、記憶素子毎あるいは少
数の記憶素子毎にコンタクト孔を用意してもよい。この
場合データ線あるいはワード線間の配線ピッチをより広
くとらなければならないが、高抵抗の配線部分が減るた
め高速動作に適した記憶装置を提供することが可能であ
る。Embodiment 17 FIG. 37 shows a seventeenth embodiment of the present invention. The unit structure of the storage element is the same as that of the fourth embodiment shown in FIG. The fourth embodiment is different from the fourth embodiment in that the separately provided write data line and read data line are connected. FIG. 37 shows a part of a cell array in which unit structures are arranged in a matrix of 3 rows and 3 columns. The parts (282) and (283) surrounded by the dotted line correspond to the unit structure. For the sake of explanation, they are arranged in small scale, but in actuality, more elements are arranged to form a cell array component (called a memory mat). The drain (285) of the read transistor has a shared structure with the storage elements belonging to the same column, and differs from FIGS. 4 and 5 shown in the fourth embodiment in that a diffusion layer is used for wiring. This has a smaller cell area. The source (284) is also connected to a storage element belonging to the same column through a diffusion layer. Control electrode common to write and read transistors
(290) is connected to the storage elements belonging to the same row. The drain (286) of the write transistor is also connected to the storage element belonging to the same column, and further, at the end of the memory mat, the drain (285) of the read transistor and the contact hole (287)
Connected through. At the time of large-scale integration, the resistances of the diffusion layer wiring and the polycrystalline silicon wiring are both too high, so that it is necessary to back up with a metal wiring. Therefore, the area is small from the surface of the wiring. At the other end of the memory mat, a contact hole (288) for the source (284) of the read transistor is prepared and connected to a metal source line (289). By providing contact holes (287) and (288) for the source and drain regions of the same element at different ends of the memory mat, it is not necessary to widen the interval between adjacent columns while providing a margin for the contact holes. FIG. 38 shows this equivalent circuit. Furthermore, the area may be reduced by sharing the source region of the read transistor in the adjacent column. In this case, the adjacent rows have a left-right inverted structure. In addition, the drain region of the read transistor may be shared by adjacent columns. In this case, the configuration is the minimum. However, since writing or reading to adjacent elements belonging to the same row cannot be performed at the same time, it is necessary to perform the operation twice in every other column. In the configuration of this embodiment, both the data line and the control electrode are shared by the write transistor and the read transistor, and the area can be extremely reduced. However, the margin for the voltage and the threshold voltage for stable operation is smaller than when these are separated. Here, one contact hole is provided for a plurality of storage elements with the priority given to area reduction.
Although the configuration using (287) is adopted, a contact hole may be prepared for each storage element or for a small number of storage elements. In this case, the wiring pitch between the data lines or the word lines must be made wider. However, since a high-resistance wiring portion is reduced, a memory device suitable for high-speed operation can be provided.
【００５４】[0054]
【発明の効果】本発明によれば、低リークあるいは不純
物注入以外のしきい電圧制御方法を有する半導体素子を
提供することが可能であり、さらにこの素子を用いてス
ケールダウン可能で、リフレッシュサイクルを十分長く
確保できる高速書き込みの可能な半導体記憶素子を提供
でき、またこれらを用いた半導体装置を提供できる。According to the present invention, it is possible to provide a semiconductor device having a threshold voltage control method other than low leakage or impurity implantation, and it is possible to scale down the device using this device, and to realize a refresh cycle. It is possible to provide a semiconductor memory element capable of securing a sufficiently long time and capable of high-speed writing, and a semiconductor device using the semiconductor memory element.
【図１】本発明の実施例４の半導体記憶素子の断面構造
図である。FIG. 1 is a sectional structural view of a semiconductor memory element according to a fourth embodiment of the present invention.
【図２】本発明の実施例４の半導体記憶素子を製造する
ためのマスクパターンである。FIG. 2 is a mask pattern for manufacturing a semiconductor memory element according to a fourth embodiment of the present invention.
【図３】本発明の実施例４の半導体記憶素子を用いてメ
モリセルアレイを構成する際の配線パターンである。FIG. 3 is a wiring pattern when a memory cell array is configured using the semiconductor storage element according to the fourth embodiment of the present invention.
【図４】本発明の実施例４の半導体記憶素子によるアレ
イ構造図である。FIG. 4 is an array structure diagram of a semiconductor memory element according to a fourth embodiment of the present invention.
【図５】本発明の実施例４の半導体記憶素子による他の
アレイ構造図である。FIG. 5 is another array structure diagram of the semiconductor memory element according to the fourth embodiment of the present invention.
【図６】本発明の実施例４の半導体記憶装置の構成を示
す図である。FIG. 6 is a diagram illustrating a configuration of a semiconductor memory device according to a fourth embodiment of the present invention;
【図７】本発明の実施例５の半導体記憶素子の断面構造
図である。FIG. 7 is a sectional structural view of a semiconductor memory element according to a fifth embodiment of the present invention.
【図８】本発明の実施例７の半導体記憶素子の構造図で
ある。(a)が書き込みトランジスタのチャネルに平行な
面での断面図、(b)が読み出しトランジスタのチャネル
に平行な面での断面図である。FIG. 8 is a structural diagram of a semiconductor memory element according to a seventh embodiment of the present invention. (a) is a sectional view on a plane parallel to the channel of the write transistor, and (b) is a sectional view on a plane parallel to the channel of the read transistor.
【図９】本発明の実施例７の半導体記憶素子の上面図で
ある。FIG. 9 is a top view of a semiconductor memory element according to a seventh embodiment of the present invention.
【図１０】本発明の実施例６の半導体記憶装置の構成図
である。FIG. 10 is a configuration diagram of a semiconductor memory device according to a sixth embodiment of the present invention.
【図１１】本発明の実施例６の半導体記憶装置のリフレ
ッシュ動作を説明する回路図である。FIG. 11 is a circuit diagram illustrating a refresh operation of a semiconductor memory device according to a sixth embodiment of the present invention.
【図１２】本発明の実施例８の半導体記憶素子の構造図
である。(a)が書き込みトランジスタのチャネル部分、
(b)が上面図である。FIG. 12 is a structural diagram of a semiconductor memory element according to Example 8 of the present invention. (a) is the channel portion of the write transistor,
(b) is a top view.
【図１３】本発明の実施例８の半導体記憶装置の構成図
である。FIG. 13 is a configuration diagram of a semiconductor memory device according to an eighth embodiment of the present invention.
【図１４】本発明の実施例１０の半導体記憶素子の断面
構造図である。FIG. 14 is a sectional structural view of a semiconductor memory element according to Example 10 of the present invention.
【図１５】本発明の実施例１０の半導体記憶素子の配線
を示す上面図である。FIG. 15 is a top view showing wiring of a semiconductor memory element according to Example 10 of the present invention.
【図１６】本発明の実施例１０の半導体記憶装置の構成
図である。FIG. 16 is a configuration diagram of a semiconductor memory device according to a tenth embodiment of the present invention.
【図１７】本発明の実施例１１の半導体記憶素子の構造
図である。 (a)が断面構造図、(b)が上面図である。FIG. 17 is a structural diagram of a semiconductor memory element according to Embodiment 11 of the present invention. (a) is a sectional structural view, and (b) is a top view.
【図１８】本発明の実施例１２の半導体記憶素子の断面
構造図である。FIG. 18 is a sectional structural view of a semiconductor memory element according to Example 12 of the present invention.
【図１９】本発明の実施例１２の半導体記憶素子の他の
素子構造を示す断面構造図である。FIG. 19 is a sectional view showing another element structure of the semiconductor memory element according to Example 12 of the present invention.
【図２０】本発明に先立つ検討に用いたトランジスタの
構造を説明する図である。(a)が断面構造図、(b)が上面
図である。FIG. 20 illustrates a structure of a transistor used in a study prior to the present invention. (a) is a sectional structural view, and (b) is a top view.
【図２１】本発明に先立つ検討に用いたトランジスタの
電気特性を示す図である。(a)がゲート電圧に対するド
レイン電流変化、(b)がリーク電流の時間変化を示す図
である。FIG. 21 is a diagram showing electric characteristics of a transistor used in a study prior to the present invention. FIG. 7A is a diagram illustrating a change in drain current with respect to a gate voltage, and FIG.
【図２２】本発明の実施例９の半導体記憶素子の上面図
である。FIG. 22 is a top view of a semiconductor memory element according to Embodiment 9 of the present invention.
【図２３】本発明の実施例１の半導体素子の断面構造図
である。FIG. 23 is a sectional structural view of a semiconductor device of Example 1 of the present invention.
【図２４】本発明の実施例１の半導体素子を製造するた
めのマスクパターンである。FIG. 24 is a mask pattern for manufacturing the semiconductor device of Example 1 of the present invention.
【図２５】本発明の実施例１の半導素子を用いた半導体
装置の回路図である。(a)がインバータ回路ｍ、(b)がNA
ND回路である。FIG. 25 is a circuit diagram of a semiconductor device using the semiconductor element according to the first embodiment of the present invention. (a) is the inverter circuit m, (b) is the NA
ND circuit.
【図２６】本発明の実施例２の(a)が半導体素子の構造
図、(b)が(a)の半導素子を用いた半導体装置の回路図で
ある。である。26A is a structural diagram of a semiconductor element in Example 2 of the present invention, and FIG. 26B is a circuit diagram of a semiconductor device using the semiconductor element of FIG. It is.
【図２７】本発明の実施例３の半導体記憶装置の単位記
憶構造である。(a)が断面図、(b)が回路図でる。FIG. 27 is a unit storage structure of a semiconductor storage device according to a third embodiment of the present invention; (a) is a sectional view, and (b) is a circuit diagram.
【図２８】本発明の実施例１３の半導体記憶素子の断面
図が(a)であり、この素子を二つ並べた構造の上面図が
(b)である。。FIG. 28 is a sectional view of a semiconductor memory element according to Example 13 of the present invention, and FIG. 28A is a top view of a structure in which two such elements are arranged.
(b). .
【図２９】本発明の実施例１３の半導体記憶素子の等価
回路図である。(a)が図２８(a)に対応する一素子の回路
図、(b)が図２８(b)に対応する回路図である。FIG. 29 is an equivalent circuit diagram of a semiconductor memory element according to Example 13 of the present invention. (a) is a circuit diagram of one element corresponding to FIG. 28 (a), and (b) is a circuit diagram corresponding to FIG. 28 (b).
【図３０】本発明の実施例１３の半導体記憶素子の他の
素子構造を示す断面構造図である。FIG. 30 is a sectional structural view showing another element structure of the semiconductor memory element of Example 13 of the present invention.
【図３１】本発明の実施例１４の半導体記憶素子の断面
構造図である。FIG. 31 is a sectional structural view of a semiconductor memory element according to Example 14 of the present invention.
【図３２】本発明の実施例１５の半導体記憶素子の断面
構造図である。FIG. 32 is a sectional structural view of a semiconductor memory element according to Example 15 of the present invention.
【図３３】本発明の実施例１６の半導体記憶素子の断面
構造図である。(a)が書き込みトランジスタのチャネル
に平行な面での断面図、(b)が読み出しトランジスタの
チャネルに平行な面での断面図である。FIG. 33 is a sectional structural view of a semiconductor memory element according to Example 16 of the present invention. (a) is a sectional view on a plane parallel to the channel of the write transistor, and (b) is a sectional view on a plane parallel to the channel of the read transistor.
【図３４】本発明の実施例１の等価回路図を示す。(a)
が単位構造の等価回路図、(b)が図4(a)のアレイ構造に
対応する回路図である。FIG. 34 is an equivalent circuit diagram of the first embodiment of the present invention. (a)
4 is an equivalent circuit diagram of a unit structure, and FIG. 4B is a circuit diagram corresponding to the array structure of FIG. 4A.
【図３５】本発明の実施例１の等価回路図を示す。(a)
が図4(b)のアレイ構造に対応する回路図、(b)が図５の
アレイ構造に対応する回路図である。FIG. 35 is an equivalent circuit diagram of the first embodiment of the present invention. (a)
4 is a circuit diagram corresponding to the array structure of FIG. 4B, and FIG. 4B is a circuit diagram corresponding to the array structure of FIG.
【図３６】本発明の実施例８の等価回路図を示す。(a)
が単位構造の等価回路図、(b)が図１２(b)の単位記憶構
造を用い隣接セル間でソース領域を共有する構造の回路
図である。FIG. 36 is an equivalent circuit diagram of the eighth embodiment of the present invention. (a)
13B is an equivalent circuit diagram of a unit structure, and FIG. 12B is a circuit diagram of a structure in which a source region is shared between adjacent cells using the unit storage structure of FIG.
【図３７】本発明の実施例１７の半導体記憶装置のメモ
リマットの上面図である。FIG. 37 is a top view of a memory mat of a semiconductor memory device according to Example 17 of the present invention.
【図３８】本発明の実施例１７の半導体記憶装置のメモ
リマットの等価回路図である。FIG. 38 is an equivalent circuit diagram of a memory mat of a semiconductor memory device according to Example 17 of the present invention.
【図３９】本発明に先立つ検討に用いたトランジスタの
リーク電流のチャネル膜厚依存性を示す図である。FIG. 39 is a graph showing channel film thickness dependence of leakage current of a transistor used in a study prior to the present invention.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/66 Ｈ０１Ｌ 29/78 ６１３Ｂ 21/8247 ６１８Ｄ 29/788 ６２６Ａ 29/792 29/786 (72)発明者 峰 利之 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F001 AA10 AB02 AD08 AD12 AD20 AD22 AD24 AD70 AE02 AE03 AF20 5F083 AD02 AD24 BS01 BS13 BS30 EP01 EP22 EP62 EP67 ER02 ER13 GA01 GA06 GA09 HA02 KA01 KA05 LA03 LA04 LA05 PR05 ZA12 ZA21 5F110 AA01 AA06 AA09 BB04 BB06 BB07 BB08 CC02 CC09 DD05 DD13 EE09 FF02 FF23 GG02 GG13 GG25 HJ13 NN62 NN65 NN72 NN74 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 29/66 H01L 29/78 613B 21/8247 618D 29/788 626A 29/792 29/786 (72) Invention Toshiyuki Mine 1-280 Higashi Koigakubo, Kokubunji-shi, Tokyo F-term (reference) 5F001 AA10 AB02 AD08 AD12 AD20 AD22 AD24 AD70 AE02 AE03 AF20 5F083 AD02 AD24 BS01 BS13 BS30 EP01 EP22 EP62 EP67 ER02 ER13 GA01 GA06 GA09 HA02 KA01 KA05 LA03 LA04 LA05 PR05 ZA12 ZA21 5F110 AA01 AA06 AA09 BB04 BB06 BB07 BB08 CC02 CC09 DD05 DD13 EE09 FF02 FF23 GG02 GG13 GG25 HJ13 NN62 NN65 NN72 NN74
Claims (38)
領域およびドレイン領域を接続するチャネル領域と、上
記チャネル領域のコンダクタンスを制御する制御電極を
有するトランジスタを含む半導体素子であって、 上記チャネル領域の平均の厚さが5nm以下であることを
特徴とする半導体素子。1. A semiconductor device comprising: a transistor having a source region, a drain region, a channel region connecting the source region and the drain region, and a control electrode for controlling the conductance of the channel region. A semiconductor device having an average thickness of a channel region of 5 nm or less.
ジスタとして、ソ−ス、ドレイン領域がn型の素子と、
ソ−ス、ドレイン領域がp型の素子との両方を含むこと
を特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein said transistor includes a plurality of transistors, and said transistor has an n-type source and drain region.
2. The semiconductor device according to claim 1, wherein the source and drain regions include both a p-type element.
ン領域の一端はデータ線に接続され、 上記トランジス
タのソースあるいはドレイン領域の他端はキャパシタに
接続され、 上記トランジスタのゲート電極はワード線に接続され、 上記キャパシタに蓄積する電荷量によって情報を記憶す
る半導体記憶素子を構成したことを特徴とする請求項１
記載の半導体素子。3. One end of a source or drain region of the transistor is connected to a data line, the other end of the source or drain region of the transistor is connected to a capacitor, a gate electrode of the transistor is connected to a word line, 2. The semiconductor memory device according to claim 1, wherein said memory device stores information based on an amount of charge stored in said capacitor.
The semiconductor element as described in the above.
イン領域を互いに接続する半導体領域と、該半導体領域
のコンダクタンスを制御電極で制御する読み出しトラン
ジスタ構造と、 上記ソース、ドレイン領域を接続する半導体領域近傍に
配置された電荷蓄積領域と、 該電荷蓄積領域に電荷を注入あるいは放出する書き込み
トランジスタ構造とを有し、 上記電荷蓄積領域に蓄積した電荷量の大小により読み出
しトランジスタのソース、ドレイン間のコンダクタンス
が変化することを用いて記憶を行う半導体記憶素子にお
いて、上記書き込みトランジスタのチャネルが、平均の
厚さが5nm以下の半導体からなることを特徴とする半導
体記憶素子。4. A source and drain region, a semiconductor region connecting the source and drain regions to each other, a read transistor structure for controlling the conductance of the semiconductor region by a control electrode, and connecting the source and drain regions. A charge storage region disposed near the semiconductor region; and a write transistor structure for injecting or releasing charge into or from the charge storage region. The amount of charge stored in the charge storage region varies between the source and the drain of the read transistor. 3. A semiconductor memory device which performs storage by using a change in conductance of the semiconductor memory device, wherein a channel of the write transistor is made of a semiconductor having an average thickness of 5 nm or less.
結晶シリコンからなることを特徴とする請求項４記載の
半導体記憶素子。5. The semiconductor memory device according to claim 4, wherein a channel of said write transistor is made of polycrystalline silicon.
れ、 制御電極を有し、 該制御電極により上記ソース、ドレイン領域を接続する
半導体のコンダクタンスを制御する読み出しトランジス
タ構造を有し、 上記ソース、ドレイン領域を接続する半導体近傍に電荷
蓄積領域を有し、 該電荷蓄積領域に電荷を注入あるいは放出する書き込み
トランジスタ構造を有し、 上記電荷蓄積領域に蓄積した電荷量の大小により読み出
しトランジスタのソース、ドレイン間のコンダクタンス
が変化することを用いて記憶を行う半導体記憶素子をに
おいて、 上記書き込みトランジスタのチャネルが、高さの平均が
5nm以下の複数の半導体の結晶粒からなることを特徴と
する半導体記憶素子。6. A semiconductor having source and drain regions, wherein the source and drain regions are connected to each other via a semiconductor, has a control electrode, and the conductance of the semiconductor connects the source and drain regions by the control electrode. A charge storage region near a semiconductor connecting the source and drain regions, and a write transistor structure for injecting or discharging charge into the charge storage region. In a semiconductor memory device that performs storage by using the change in conductance between the source and drain of a read transistor depending on the amount of charge accumulated in the write transistor, the channel of the write transistor has an average height
A semiconductor memory element comprising a plurality of semiconductor crystal grains of 5 nm or less.
れ、 制御電極を有し、 該制御電極により上記ソース、ドレイン領域を接続する
半導体のコンダクタンスを制御する読み出しトランジス
タ構造を有し、 上記ソース、ドレイン領域を接続する半導体近傍に電荷
蓄積領域を有し、 該電荷蓄積領域に電荷を注入あるいは放出する書き込み
トランジスタ構造を有し、 上記電荷蓄積領域に蓄積した電荷量の大小により読み出
しトランジスタのソース、ドレイン間のコンダクタンス
が変化することを用いて記憶を行う半導体記憶素子をに
おいて、 上記書き込みトランジスタのチャネルが、短径の平均が
5nm以下の複数の半導体結晶粒からなることを特徴とす
る半導体記憶素子。7. A semiconductor having source and drain regions, wherein the source and drain regions are connected to each other via a semiconductor, has a control electrode, and the conductance of the semiconductor connects the source and drain regions by the control electrode. A charge storage region near a semiconductor connecting the source and drain regions, and a write transistor structure for injecting or discharging charge into the charge storage region. In a semiconductor memory element that performs storage by using the change in conductance between the source and drain of a read transistor depending on the amount of charge accumulated in the write transistor, the channel of the write transistor has an average minor axis.
A semiconductor memory element comprising a plurality of semiconductor crystal grains of 5 nm or less.
れ、 制御電極を有し、 該制御電極により上記ソース、ドレイン領域を接続する
半導体のコンダクタンスを制御するトランジスタ構造を
有し、 上記ソース、ドレイン領域を接続する半導体近傍に電荷
蓄積領域を有し、 上記電荷蓄積領域に蓄積した電荷量の大小によりトラン
ジスタのソース、ドレイン間のコンダクタンスが変化す
ることを用いて記憶を行う半導体記憶素子において、 上記ソース、ドレイン領域を接続する半導体と上記電荷
蓄積領域の間の距離が10nm以下、より好ましくは7nm以
下であることを特徴とする半導体記憶素子。8. A semiconductor having a source and a drain region, the source and the drain region being connected to each other via a semiconductor, having a control electrode, and the conductance of the semiconductor connecting the source and the drain region by the control electrode. A charge storage region near the semiconductor connecting the source and drain regions, and the conductance between the source and the drain of the transistor changes depending on the amount of charge stored in the charge storage region. A distance between a semiconductor connecting the source and drain regions and the charge storage region is 10 nm or less, more preferably 7 nm or less.
れ、 制御電極を有し、 該制御電極により上記ソース、ドレイン領域を接続する
半導体のコンダクタンスを制御する読み出しトランジス
タ構造を有し、 上記ソース、ドレイン領域を接続する半導体近傍に電荷
蓄積領域を有し、 該電荷蓄積領域に電荷を注入あるいは放出する書き込み
トランジスタ構造を有し、 上記電荷蓄積領域に蓄積した電荷量の大小により読み出
しトランジスタのソース、ドレイン間のコンダクタンス
が変化することを用いて記憶を行う半導体記憶素子にお
いて、 上記読み出しトランジスタのチャネルと上記電荷蓄積領
域の間の距離が10nm以下、より好ましくは7nm以下であ
ることを特徴とする半導体記憶素子。9. A semiconductor having source and drain regions, wherein the source and drain regions are connected to each other via a semiconductor, has a control electrode, and the conductance of the semiconductor connects the source and drain regions by the control electrode. A charge storage region near a semiconductor connecting the source and drain regions, and a write transistor structure for injecting or discharging charge into the charge storage region. In a semiconductor memory element that performs storage by using a change in conductance between a source and a drain of a read transistor depending on the amount of charge accumulated in the read transistor, the distance between the channel of the read transistor and the charge storage region is 10 nm or less, More preferably, the thickness is 7 nm or less.
れ、 制御電極を有し、 該制御電極により上記ソース、ドレイン領域を接続する
半導体のコンダクタンスを制御する読み出しトランジス
タ構造を有し、 上記ソース、ドレイン領域を接続する半導体近傍に電荷
蓄積領域を有し、 該電荷蓄積領域に電荷を注入あるいは放出する書き込み
トランジスタ構造を有し、 上記電荷蓄積領域に蓄積した電荷量の大小により読み出
しトランジスタのソース、ドレイン間のコンダクタンス
が変化することを用いて記憶を行う半導体記憶素子にお
いて、 一素子に３値以上の値の記憶を行うことを特徴とする半
導体記憶素子。10. A semiconductor having source and drain regions, wherein said source and drain regions are connected to each other via a semiconductor, has a control electrode, and conductance of said semiconductor connecting said source and drain regions by said control electrode. A charge storage region near a semiconductor connecting the source and drain regions, and a write transistor structure for injecting or discharging charge into the charge storage region. A semiconductor memory device that performs storage by using a change in conductance between a source and a drain of a read transistor depending on the amount of charge stored in a semiconductor device, wherein three or more values are stored in one device. Storage element.
れ、 制御電極を有し、 該制御電極により上記ソース、ドレイン領域を接続する
半導体のコンダクタンスを制御する読み出しトランジス
タ構造を有し、 上記ソース、ドレイン領域を接続する半導体近傍に電荷
蓄積領域を有し、 該電荷蓄積領域に電荷を注入あるいは放出する書き込み
トランジスタ構造を有し、 上記電荷蓄積領域に蓄積した電荷量の大小により読み出
しトランジスタのソース、ドレイン間のコンダクタンス
が変化することを用いて記憶を行う半導体記憶素子にお
いて、 一素子に２ビット以上の記憶を行うことを特徴とする半
導体記憶素子。11. A semiconductor having source and drain regions, wherein said source and drain regions are connected to each other via a semiconductor, has a control electrode, and has conductance of said semiconductor connecting said source and drain regions by said control electrode. A charge storage region near a semiconductor connecting the source and drain regions, and a write transistor structure for injecting or discharging charge into the charge storage region. A storage element using a change in conductance between a source and a drain of a read transistor depending on the amount of charge accumulated in a storage transistor, wherein two or more bits are stored in one element. .
かに記載の半導体記憶素子において、上記書き込みトラ
ンジスタのチャネルと上記電荷蓄積領域の間の距離が10
nm以下、より好ましくは7nm以下であることを特徴とす
る半導体記憶素子。12. The semiconductor memory device according to claim 4, wherein a distance between a channel of said write transistor and said charge storage region is 10 or more.
A semiconductor memory element having a thickness of at most nm, more preferably at most 7 nm.
ス、ドレイン領域は互いに半導体を介して接続され、制
御電極を有し、該制御電極により上記ソース、ドレイン
領域を接続する半導体のコンダクタンスを制御する読み
出しトランジスタ構造を有し、上記ソース、ドレイン領
域を接続する半導体近傍に電荷蓄積領域を有し、該電荷
蓄積領域に電荷を注入あるいは放出する書き込みトラン
ジスタ構造を有し、上記電荷蓄積領域に蓄積した電荷量
の大小により読み出しトランジスタのソース、ドレイン
間のコンダクタンスが変化することを用いて記憶を行う
半導体記憶素子をにおいて、上記書き込みトランジスタ
のゲート絶縁膜厚が15nm以下、より好ましくは10nm以下
であることを特徴とする半導体記憶素子。13. A semiconductor having source and drain regions, said source and drain regions being connected to each other via a semiconductor, having a control electrode, and having a control electrode connecting said source and drain regions to each other. A charge storage region near the semiconductor connecting the source and drain regions, and a write transistor structure for injecting or discharging charge into the charge storage region. In a semiconductor memory element that performs storage by using a change in conductance between a source and a drain of a read transistor depending on the amount of charge accumulated in a semiconductor transistor, the gate insulating film thickness of the write transistor is 15 nm or less, and more preferably 10 nm or less. A semiconductor memory element characterized by the following.
膜厚が15nm以下、より好ましくは10nm以下であることを
特徴とする請求項４から７、および９から１２のいずれ
かに記載の半導体記憶素子。14. The semiconductor memory device according to claim 4, wherein said write transistor has a gate insulating film thickness of 15 nm or less, more preferably 10 nm or less.
レイン領域のいずれもが多結晶シリコンからなることを
特徴とする請求項４から７、および９から１４のいずれ
かに記載の半導体記憶素子。15. The semiconductor memory device according to claim 4, wherein both the source and drain regions of said write transistor are made of polycrystalline silicon.
が基板に対して実質的に垂直に流れるようにチャネルが
設けられていることを特徴とする請求項４から７、およ
び９から１５のいずれかに記載の半導体記憶素子。16. A channel according to claim 4, wherein a channel is provided so that a current flowing through said write transistor flows substantially perpendicular to the substrate. Semiconductor storage device.
が、実質的に上下方向に設けられた円柱または四角柱あ
るいはその中間の形状の側面と同様の形状をしているこ
とを特徴とする請求項１６に記載の半導体記憶素子。17. The writing transistor according to claim 16, wherein the channel of the writing transistor has substantially the same shape as a column or a quadrangular prism provided in the vertical direction, or a side surface in the middle thereof. Semiconductor storage device.
が、実質的に上下方向に設けられた穴の内側面に設けら
れていることを特徴とする請求項１６または１７に記載
の半導体記憶素子。18. The semiconductor memory device according to claim 16, wherein a channel of said write transistor is provided on an inner surface of a hole provided substantially vertically.
少なくとも一部分が、上記チャネルに囲まれた領域の内
側に存在することを特徴とする請求項１８に記載の半導
体記憶素子。19. The semiconductor memory device according to claim 18, wherein at least a part of a control electrode of said write transistor exists inside a region surrounded by said channel.
と、上記書き込みトランジスタの制御電極が共通に設け
られていることを特徴とする請求項４から７、および９
から１９のいずれかに記載の半導体記憶素子。20. The control transistor according to claim 4, wherein a control electrode of said read transistor and a control electrode of said write transistor are provided in common.
20. The semiconductor memory device according to any one of items 1 to 19.
と、上記書き込みトランジスタのドレイン領域が一体に
設けられていることを特徴とする請求項４から７、およ
び９から１９のいずれかに記載の半導体記憶素子。21. The semiconductor memory device according to claim 4, wherein a control electrode of said read transistor and a drain region of said write transistor are provided integrally. .
に記載の半導体記憶素子を複数個並べた構造を有する半
導体記憶装置において、 少なくとも二個の隣接する半導体記憶素子が、読み出し
用トランジスタのソース領域、ドレイン領域の両方が互
いに接続されていることを特徴とする半導体記憶装置。22. A semiconductor memory device having a structure in which a plurality of semiconductor memory elements according to claim 4 are arranged, wherein at least two adjacent semiconductor memory elements are read transistors. Wherein both the source region and the drain region are connected to each other.
いて、 上記接続されている読み出し用トランジスタのソース領
域、ドレイン領域が不純物拡散層で接続されていること
を特徴とする半導体記憶装置。23. The semiconductor memory device according to claim 22, wherein the source region and the drain region of the connected read transistor are connected by an impurity diffusion layer.
数個並べた構造を有する半導体記憶装置において、 複数の記憶素子の読み出し用トランジスタのドレイン領
域が互いに接続され、 複数の記憶素子の書き込み用トランジスタのドレイン領
域が互いに接続され、 複数の記憶素子の書き込み用トランジスタの制御電極が
互いに接続され、 上記読み出し用トランジスタのドレイン領域の接続方向
と、上記書き込み用トランジスタのドレイン領域の接続
方向が実質的に平行であり、 上記読み出し用トランジスタのドレイン領域の接続方向
と、上記書き込み用トランジスタの制御電極の接続方向
が実質的に垂直であることを特徴とする半導体記憶装
置。24. A semiconductor memory device having a structure in which a plurality of semiconductor memory elements according to claim 20 are arranged, wherein the drain regions of the read transistors of the plurality of memory elements are connected to each other, and The drain regions of the transistors are connected to each other, the control electrodes of the write transistors of the plurality of storage elements are connected to each other, and the connection direction of the drain region of the read transistor and the connection direction of the drain region of the write transistor are substantially And a connection direction of a drain region of the read transistor and a connection direction of a control electrode of the write transistor are substantially perpendicular to each other.
数個並べた構造を有する半導体記憶装置において、 複数の記憶素子の読み出し用トランジスタのドレイン領
域が互いに接続され、 複数の記憶素子の書き込み用トランジスタのドレイン領
域が互いに接続され、 複数の記憶素子の書き込み用トランジスタの制御電極が
互いに接続され、 上記読み出し用トランジスタのドレイン領域の接続方向
と、上記書き込み用トランジスタの制御電極の接続方向
が実質的に平行であり、 上記読み出し用トランジスタのドレイン領域の接続方向
と、上記書き込み用トランジスタのドレイン領域の接続
方向が実質的に垂直であることを特徴とする半導体記憶
装置。25. A semiconductor memory device according to claim 21, wherein the drain regions of the read transistors of the plurality of storage elements are connected to each other, and The drain regions of the transistors are connected to each other, the control electrodes of the write transistors of the plurality of storage elements are connected to each other, and the connection direction of the drain region of the read transistor and the connection direction of the control electrode of the write transistor are substantially the same. And a connection direction of a drain region of the read transistor and a connection direction of a drain region of the write transistor are substantially perpendicular to each other.
に記載の半導体記憶素子において、 上記読み出しトランジスタのドレイン領域と、上記書き
込みトランジスタのドレイン領域が半導体または金属に
よって、間にトランジスタを介さず互いに接続されてい
ることを特徴とする半導体記憶素子。26. The semiconductor memory device according to claim 1, wherein said drain region of said read transistor and said drain region of said write transistor are formed of a semiconductor or a metal and have a transistor interposed therebetween. A semiconductor memory element which is connected to each other.
に記載の半導体記憶素子において、 上記読み出しトランジスタが、別のトランジスタを介し
て読み出し用データに接続されていることを特徴とする
半導体記憶素子。27. The semiconductor memory device according to claim 4, wherein said read transistor is connected to read data via another transistor. Storage element.
かに記載の半導体記憶素子を複数個並べた構造を有する
半導体記憶装置、あるいは請求項２２から２５のいずれ
かに記載の半導体記憶装置において、 上記記憶装置に含まれる半導体記憶素子に印加される電
位差が、5V以下であることを特徴とする半導体記憶装
置。28. A semiconductor memory device having a structure in which a plurality of semiconductor memory elements according to claim 4 are arranged, or a semiconductor memory device according to claim 22. 2. The semiconductor memory device according to claim 1, wherein a potential difference applied to a semiconductor memory element included in the memory device is 5 V or less.
かに記載の半導体記憶素子を複数個並べた構造を有する
半導体記憶装置、あるいは請求項２２から２５、２８の
いずれかに記載の半導体記憶装置において、 書き込み用トランジスタに接続された書き込み用ワード
線に与えられる電位が、 プラスマイナス5V以下、望ま
しくはプラスマイナス3V以下であることを特徴とする半
導体記憶装置。29. A semiconductor memory device having a structure in which a plurality of the semiconductor memory elements according to any one of claims 4 to 21, 26, and 27 are arranged, or a semiconductor device according to any one of claims 22 to 25, 28 In the storage device, a potential applied to a writing word line connected to the writing transistor is ± 5 V or less, preferably ± 3 V or less.
かに記載の半導体記憶素子を複数個並べた構造を有する
半導体記憶装置、あるいは請求項２２から２５、２８、
２９のいずれかに記載の半導体記憶装置において、 上記記憶装置を含むデータ処理装置の電源投入時あるい
は電源遮断時、あるいはその両方でのみリフレッシュ動
作を行うことを特徴とする半導体記憶装置。30. A semiconductor memory device having a structure in which a plurality of the semiconductor memory elements according to claim 4 are arranged, or a semiconductor memory device having a structure in which a plurality of semiconductor memory elements are arranged.
30. The semiconductor memory device according to claim 29, wherein the refresh operation is performed only when the power of the data processing device including the storage device is turned on, or when the power is turned off, or both.
かに記載の半導体記憶素子を複数個並べた構造を有する
半導体記憶装置、あるいは請求項２２から２５、２８か
ら３０のいずれかに記載の半導体記憶装置において、 上記記憶装置の書き込み動作において、書き込みパルス
印加後に書き込み情報の検証動作を伴わないことを特徴
とする半導体記憶装置。31. A semiconductor memory device having a structure in which a plurality of the semiconductor memory elements according to any one of claims 4 to 21, 25, and 27 are arranged, or any one of claims 22 to 25, and 28 to 30. The semiconductor memory device according to claim 1, wherein the write operation of the memory device does not involve a verification operation of write information after application of a write pulse.
れ、 制御電極を有し、 該制御電極により上記ソース、ドレイン領域を接続する
半導体のコンダクタンスを制御する読み出しトランジス
タ構造を有し、 上記ソース、ドレイン領域を接続する半導体近傍に電荷
蓄積領域を有し、 該電荷蓄積領域に電荷を注入あるいは放出する書き込み
トランジスタ構造を有し、 上記電荷蓄積領域に蓄積した電荷量の大小により読み出
しトランジスタのソース、ドレイン間のコンダクタンス
が変化することを用いて記憶を行う半導体記憶素子をに
おいて、 上記書き込みトランジスタのチャネルが、基板に対して
垂直に電流が流れるように構成されていることを特徴と
する半導体記憶素子。32. A semiconductor having source and drain regions, wherein the source and drain regions are connected to each other via a semiconductor, has a control electrode, and the conductance of the semiconductor connects the source and drain regions by the control electrode. A charge storage region near a semiconductor connecting the source and drain regions, and a write transistor structure for injecting or discharging charge into the charge storage region. A semiconductor memory element that performs storage by using a change in the conductance between the source and drain of a read transistor depending on the amount of charge accumulated in the write transistor. A semiconductor memory device characterized by being configured as described above.
と、該ソース領域とドレイン領域を互いに接続するチャ
ネル領域とを有する読み出しトランジスタと、上記チャ
ネル領域近傍に配置された電荷蓄積領域と、該電荷蓄積
領域に電荷を注入あるいは放出する書き込みトランジス
タを有し、上記書き込みトランジスタのチャネルの一部
または全部が、上記基板の主面に交差する面上に被着さ
れた半導体膜で形成されていることを特徴とする半導体
記憶素子。33. A read transistor having a substrate, a source region and a drain region formed in the substrate, a channel region connecting the source region and the drain region to each other, and a read transistor disposed near the channel region. A charge storage region, and a write transistor for injecting or releasing charge into or from the charge storage region, and a part or all of a channel of the write transistor is deposited on a surface intersecting a main surface of the substrate. A semiconductor memory element formed of a semiconductor film.
型に形成された構造物の側面に被着された、平均の厚さ
が5nm以下の半導体からなることを特徴とする請求項３
３記載の半導体記憶素子。34. A semiconductor device according to claim 34, wherein said semiconductor film is made of a semiconductor having an average thickness of 5 nm or less, which is applied to a side surface of a structure formed in a convex shape on a main surface of said substrate. Item 3
4. The semiconductor memory device according to 3.
びドレインは、上記基板の主面上に積層された膜により
構成されることを特徴とする請求項３３または３４記載
の半導体記憶素子。35. The semiconductor memory device according to claim 33, wherein a source and a drain of said write transistor are formed of films laminated on a main surface of said substrate.
と、該ソース領域とドレイン領域を互いに接続するチャ
ネル領域とを有する読み出しトランジスタと、上記チャ
ネル領域近傍に配置された電荷蓄積領域と、該電荷蓄積
領域に電荷を注入あるいは放出する書き込みトランジス
タを有し、上記書き込みトランジスタのソース、ドレイ
ン、およびチャネルが、上記基板の主面上に被着された
膜で形成され、上記ソースおよびドレインは上記基板の
主面に水平方向に距離をもって配置されることを特徴と
する半導体記憶素子。36. A read transistor having a substrate, a source region and a drain region formed in the substrate, a channel region connecting the source region and the drain region to each other, and a read transistor arranged near the channel region. A charge storage region, and a write transistor for injecting or releasing charge into or from the charge storage region, wherein a source, a drain, and a channel of the write transistor are formed of a film deposited on a main surface of the substrate. A semiconductor memory element, wherein the source and the drain are arranged at a distance in a horizontal direction on a main surface of the substrate.
形成する膜が、平均の厚さが5nm以下の半導体からなる
ことを特徴とする請求項３６記載の半導体記憶素子。37. The semiconductor memory device according to claim 36, wherein the film forming the channel of the writing transistor is made of a semiconductor having an average thickness of 5 nm or less.
びドレインを形成する膜の厚さが、上記書き込みトラン
ジスタのチャネルを形成する膜よりも厚いことを特徴と
する請求項３６または３７記載の半導体記憶素子。38. The semiconductor memory device according to claim 36, wherein a film forming a source and a drain of the writing transistor is thicker than a film forming a channel of the writing transistor.
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