JP2000262045A - Boosting circuit, and boosting method, and electronic equipment - Google Patents

Boosting circuit, and boosting method, and electronic equipment

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JP2000262045A JP11065217A JP6521799A JP2000262045A JP 2000262045 A JP2000262045 A JP 2000262045A JP 11065217 A JP11065217 A JP 11065217A JP 6521799 A JP6521799 A JP 6521799A JP 2000262045 A JP2000262045 A JP 2000262045A
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Abstract

PROBLEM TO BE SOLVED: To provide a boosting circuit and a boosting method which can facilitate constitution by curtailing an accumulating element, such as a capacitor required for boosting, and can control multiple boostings relatively freely, and an electronic equipment using the output by this boosting circuit as a power source. SOLUTION: First, the terminal C1L of an auxiliary capacitor C1 is connected to a ground line, and a terminal C1H of the auxiliary capacitor C1 is connected to the supply line of an input voltage Vin, and secondly, the terminal C1L of the auxiliary capacitor C2 is connected to the ground line, and also the terminal C1L of the auxiliary capacitor C1 is switched to the supply line of the input voltage Vin, and besides, the terminal C1H of the auxiliary capacitor C1 is connected, being switched to a terminal C2H of the auxiliary capacitor C1, and thirdly, a terminal C2L of the auxiliary capacitor C2 is switched to the terminal C1H of the auxiliary capacitor C1, and the terminal C2H of the auxiliary capacitor C2 is connected, being switched to the output line.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、昇圧に必要な蓄電
素子の個数を削減した昇圧回路、昇圧方法、および、こ
の昇圧回路による出力を電源として用いた電子機器に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a boosting circuit, a boosting method, in which the number of storage elements required for boosting is reduced, and an electronic apparatus using an output of the boosting circuit as a power supply.

【０００２】[0002]

【従来の技術】例えば、液晶表示装置においては、良好
な表示特性を得るために、液晶素子を駆動する際に高電
圧の電源を必要とする。このため、液晶表示装置に用い
られる電源回路は、入力電圧を昇圧回路によって昇圧し
て、液晶素子を駆動する駆動回路等に供給する構成とな
っている。2. Description of the Related Art For example, in a liquid crystal display device, a high voltage power supply is required when driving a liquid crystal element in order to obtain good display characteristics. For this reason, a power supply circuit used in a liquid crystal display device has a configuration in which an input voltage is boosted by a booster circuit and supplied to a drive circuit or the like for driving a liquid crystal element.

【０００３】ここで、従来の昇圧回路の構成について、
昇圧倍数を４倍とする場合を例にとって説明する。図１
３は、この場合の昇圧回路１３８の構成を示す回路図で
あり、トランジスタＱ１〜Ｑ８と、補助コンデンサＣ
１、Ｃ２、Ｃ２ｐと、出力コンデンサＣｏｕｔとから構
成される。Here, regarding the configuration of a conventional booster circuit,
A case will be described as an example where the step-up multiple is quadrupled. FIG.
FIG. 3 is a circuit diagram showing a configuration of the booster circuit 138 in this case. The transistors Q1 to Q8 and the auxiliary capacitor C
1, C2, C2p and an output capacitor Cout.

【０００４】図１４は、この昇圧回路１３８に供給され
る制御信号を示すタイミングチャートである。この図に
示される制御信号ａは、制御信号ｂのパルス幅を狭めた
信号であり、昇圧回路１３８におけるｎチャネル型トラ
ンジスタＱ２、Ｑ４、Ｑ６、Ｑ８のゲート信号として供
給される。また、制御信号ｂは、昇圧回路１３８におけ
るｐチャネル型トランジスタＱ１、Ｑ３、Ｑ５、Ｑ７の
ゲート信号として供給される。FIG. 14 is a timing chart showing a control signal supplied to the boosting circuit 138. The control signal a shown in this figure is a signal in which the pulse width of the control signal b is narrowed, and is supplied as a gate signal of the n-channel transistors Q2, Q4, Q6, Q8 in the booster circuit 138. The control signal b is supplied as a gate signal of the p-channel transistors Q1, Q3, Q5, Q7 in the booster circuit 138.

【０００５】このような制御信号ａ、ｂが昇圧回路１３
８に供給された場合、まず、図１４ので示される期間
では、すなわち、制御信号ａのみが「Ｈ」レベルである
期間では、トランジスタＱ２、Ｑ４、Ｑ６、Ｑ８がオン
となる一方、他のトランジスタはすべてオフとなる。し
たがって、補助コンデンサＣ１にあっては、図１５の
で示されるように、端子Ｃ１Ｈが入力電圧Ｖｉｎの供給
ラインに接続されるとともに、端子Ｃ１Ｌが接地ライン
に接続されるので、入力電圧Ｖｉｎで充電されることと
なる。また、補助コンデンサＣ２にあっては、次ので
示される期間において２Ｖｉｎで充電された補助コンデ
ンサＣ２ｐに並列に接続されて充電される。この後、一
旦、トランジスタＱ１〜Ｑ８はすべてオフとなる。The control signals a and b are supplied to the booster circuit 13
14, first, in a period shown by FIG. 14, that is, in a period in which only the control signal a is at the “H” level, the transistors Q2, Q4, Q6, and Q8 are turned on, while the other transistors are turned on. Are all turned off. Therefore, the auxiliary capacitor C1 is charged with the input voltage Vin because the terminal C1H is connected to the supply line of the input voltage Vin and the terminal C1L is connected to the ground line, as shown in FIG. The Rukoto. The auxiliary capacitor C2 is connected and charged in parallel with the auxiliary capacitor C2p charged at 2 Vin during a period indicated by the following. Thereafter, all of the transistors Q1 to Q8 are temporarily turned off.

【０００６】次に、図１４ので示される期間では、す
なわち、制御信号ａ、ｂがともに「Ｌ」レベルとなる期
間では、トランジスタＱ１、Ｑ３、Ｑ５、Ｑ７がオンと
なる一方、他のトランジスタはすべてオフとなる。この
ため、図１５ので示されるように、補助コンデンサＣ
１の端子Ｃ１Ｌが入力電圧Ｖｉｎの供給ラインに切り替
えられて接続されるとともに、端子Ｃ１Ｈが入力電圧Ｖ
ｉｎの供給ラインから切り離されるので、端子Ｃ１Ｈの
電位は、入力電圧Ｖｉｎを、補助コンデンサＣ１の出力
電圧Ｖｉｎだけ高位側にオフセットさせた２Ｖｉｎとな
る。一方、補助コンデンサＣｐにあっては、端子ＣｐＨ
が端子Ｃ１Ｈに接続される結果、２Ｖｉｎの電位差で充
電されるので、上記の期間において端子ＣｐＨの電位
が２Ｖｉｎとなる。さらに、端子Ｃ１Ｈには、上記の
期間において２Ｖｉｎで充電された補助コンデンサＣ２
の端子Ｃ２Ｌが接続されるので、当該補助コンデンサＣ
２における端子Ｃ２Ｈの電位は、端子Ｃ１Ｈ（ＣｐＨ、
Ｃ２Ｌ）の電位である２Ｖｉｎを、補助コンデンサＣ２
の出力電圧２Ｖｉｎだけ高位側にオフセットさせた４Ｖ
ｉｎとなって、以降、出力コンデンサＣｏｕｔで平滑化
されることとなる。このように、の期間を繰り返す
ことによって、入力電圧Ｖｉｎが４倍に昇圧されて出力
されることとなる。Next, in the period shown in FIG. 14, that is, during the period when the control signals a and b are both at the "L" level, the transistors Q1, Q3, Q5 and Q7 are turned on, while the other transistors are turned on. All off. Therefore, as shown in FIG.
1 terminal C1L is switched to and connected to the supply line of the input voltage Vin, and the terminal C1H is connected to the input voltage V
Since the terminal C1H is disconnected from the in supply line, the potential of the terminal C1H becomes 2Vin which is obtained by offsetting the input voltage Vin to the higher side by the output voltage Vin of the auxiliary capacitor C1. On the other hand, the auxiliary capacitor Cp has a terminal CpH
Is connected to the terminal C1H, and is charged with the potential difference of 2 Vin, so that the potential of the terminal CpH becomes 2 Vin during the above-mentioned period. Further, the auxiliary capacitor C2 charged at 2Vin during the above period is connected to the terminal C1H.
Is connected to the auxiliary capacitor C
2 is the potential of the terminal C2H (CpH,
C2L) and the auxiliary capacitor C2
4V offset to the higher side by 2Vin output voltage
in, and thereafter smoothed by the output capacitor Cout. By repeating the above period, the input voltage Vin is boosted four times and output.

【０００７】さらに、昇圧倍数を高率とする場合、例え
ば、昇圧倍数を１６倍とする場合には、図１６に示され
るように、補助コンデンサＣ１、Ｃ２、Ｃ２ｐ、Ｃ３、
Ｃ３ｐ、Ｃ４、Ｃ４ｐの７個が用いられて、まず、同図
ので示されるように、補助コンデンサＣ１が入力電圧
Ｖｉｎで充電されるとともに、補助コンデンサＣ２が、
次のにおいて２Ｖｉｎで充電された補助コンデンサＣ
２ｐに並列に接続されて充電され、同様に、補助コンデ
ンサＣ３が、次のにおいて４Ｖｉｎで充電された補助
コンデンサＣ３ｐに並列に接続されて充電され、同様
に、補助コンデンサＣ４が、次のにおいて８Ｖｉｎで
充電された補助コンデンサＣ２ｐに並列に接続されて充
電される。Further, when the boosting multiple is set to a high rate, for example, when the boosting multiple is set to 16 times, as shown in FIG. 16, the auxiliary capacitors C1, C2, C2p, C3,
First, the auxiliary capacitor C1 is charged with the input voltage Vin, and the auxiliary capacitor C2 is used as shown in FIG. 7 by using seven C3p, C4, and C4p.
Auxiliary capacitor C charged at 2 Vin at
The auxiliary capacitor C3 is connected in parallel and charged, and similarly, the auxiliary capacitor C3 is connected and charged in parallel with the auxiliary capacitor C3p which was charged at 4Vin, and similarly, the auxiliary capacitor C4 is charged at 8Vin Are connected in parallel to the auxiliary capacitor C2p charged in the step (2) and charged.

【０００８】次に、同図ので示されるように、第１
に、入力電圧Ｖｉｎを、補助コンデンサＣ１の出力電圧
Ｖｉｎだけ高位側にオフセットさせた２Ｖｉｎによっ
て、補助コンデンサＣ２ｐが充電され、第２に、補助コ
ンデンサＣ１による２Ｖｉｎの電位を、補助コンデンサ
Ｃ２の出力電圧２Ｖｉｎだけ高位側にオフセットさせた
４Ｖｉｎによって、補助コンデンサＣ３ｐが充電され、
第３に、補助コンデンサＣ２による４Ｖｉｎの電位を、
補助コンデンサＣ３の出力電圧４Ｖｉｎだけ高位側にオ
フセットさせた８Ｖｉｎによって、補助コンデンサＣ４
ｐが充電され、第４に、補助コンデンサＣ３による８Ｖ
ｉｎの電位を、補助コンデンサＣ４の出力電圧８Ｖｉｎ
だけ高位側にオフセットさせることで、入力電圧Ｖｉｎ
を１６倍に昇圧した１６Ｖｉｎが得られることとなる。Next, as shown in FIG.
First, the auxiliary capacitor C2p is charged by 2Vin which offsets the input voltage Vin to the higher side by the output voltage Vin of the auxiliary capacitor C1, and second, the potential of 2Vin by the auxiliary capacitor C1 is changed to the output voltage of the auxiliary capacitor C2. The auxiliary capacitor C3p is charged by 4Vin offset to the higher side by 2Vin,
Third, the potential of 4 Vin by the auxiliary capacitor C2 is
The output voltage of the auxiliary capacitor C3, 8Vin offset to the higher side by 4Vin, makes the auxiliary capacitor C4
p is charged, and fourthly, 8V by the auxiliary capacitor C3.
is set to the output voltage 8Vin of the auxiliary capacitor C4.
By offsetting only to the higher side, the input voltage Vin
16Vin obtained by boosting 16 times is obtained.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、従来の
昇圧回路では、平滑化コンデンサＣｏｕｔを除いて考え
ると、４倍昇圧では３個、１６倍では７個必要であり、
一般的に言えば、２n倍の昇圧に必要な補助コンデンサ
が（２ｎ−１）個必要となる。ここで、昇圧回路を含む
電源回路を集積するような場合、コンデンサのような容
量回路を半導体基板上に形成するのは困難であり、ま
た、形成可能であるにしても、回路サイズの肥大化を招
くので、昇圧に必要なコンデンサの個数は、できるだけ
削減したいという事情がある。However, in the conventional booster circuit, considering the filter except for the smoothing capacitor Cout, three booster circuits are required for quadruple booster and seven booster circuits for 16x booster circuit.
Generally speaking, (2n-1) auxiliary capacitors required for boosting by 2 n times are required. Here, when a power supply circuit including a booster circuit is integrated, it is difficult to form a capacitance circuit such as a capacitor on a semiconductor substrate, and even if it can be formed, the circuit size increases. Therefore, it is desired to reduce the number of capacitors required for boosting as much as possible.

【００１０】そして、なによりも従来の昇圧回路におい
て問題となる点は、昇圧倍数の任意の制御が困難であ
る、という点にある。このため、昇圧後の電圧を所望の
値で定電圧化するためには、昇圧回路の後段に、別途、
スイッチングレギュレータなどの定電圧回路が必要とな
って、その分、電源回路の規模が複雑化する点にある。The most problematic point in the conventional booster circuit is that it is difficult to arbitrarily control the boosting multiple. For this reason, in order to make the voltage after boosting a constant voltage at a desired value, a separate stage is required after the booster circuit.
A constant voltage circuit such as a switching regulator is required, which complicates the scale of the power supply circuit.

【００１１】本発明は、このような事情に鑑みてなされ
たものであり、その目的とするところは、昇圧に必要な
コンデンサのような蓄電素子を削減して、構成の簡易化
を図るとともに、昇圧倍数を比較的自由に制御すること
が可能な昇圧回路、昇圧方法、および、この昇圧回路に
よる出力を電源として用いた電子機器を提供することに
ある。The present invention has been made in view of the above circumstances, and an object of the present invention is to reduce the number of power storage elements such as capacitors required for boosting, to simplify the configuration, It is an object of the present invention to provide a booster circuit, a booster method, and an electronic device using an output from the booster circuit as a power supply, which can relatively freely control a boosting multiple.

【００１２】[0012]

【課題を解決するための手段】上記目的を達成するため
に本発明にかかる昇圧回路にあっては、第１の蓄電素子
における一方の端子を、所定の電位を有する第１のライ
ンに接続するとともに、前記第１の蓄電素子における他
方の端子を、前記第１のラインとは異なる電位を有する
第２のラインに接続する第１の接続手段と、第２の蓄電
素子における一方の端子を前記第１のラインに接続する
とともに、前記第１の蓄電素子における一方の端子を前
記第２のラインに切り替え、かつ、前記第１の蓄電素子
における他方の端子を前記第２の蓄電素子における他方
の端子に切り替えて接続する第２の接続手段と、前記第
２の蓄電素子における一方の端子を前記第１の蓄電素子
における他方の端子に切り替えるとともに、前記第２の
蓄電素子における他方の端子を出力ラインに切り替えて
接続する第３の接続手段とを具備することを特徴として
いる。In order to achieve the above object, in a booster circuit according to the present invention, one terminal of a first storage element is connected to a first line having a predetermined potential. And first connecting means for connecting the other terminal of the first power storage element to a second line having a different potential from the first line; and connecting one terminal of the second power storage element to the second line. Connect to the first line, switch one terminal of the first power storage element to the second line, and connect the other terminal of the first power storage element to the other terminal of the second power storage element. A second connection means for switching to and connecting to a terminal, and switching one terminal of the second power storage element to the other terminal of the first power storage element; It is characterized by comprising a third connecting means for connecting by switching the square of the terminal to the output line.

【００１３】本発明によれば、まず、第１の蓄電素子
が、第１および第２のライン間に接続されるので、第１
のラインを基準電位としてみた場合、第１の蓄電素子に
おける他方の端子は、第２のラインと等電位となる。次
に、第１の蓄電素子における一方の端子が第１のライン
から第２のラインに切り替えられると、第１の蓄電素子
における他方の端子の電位は、第２のラインの電位を第
１のラインへの電位方向とは逆方向に第１の蓄電素子の
出力電圧でオフセットしたものとなるので、第２のライ
ンの２倍電位となり、これが第２の蓄電素子によって充
電される。そして、第２の蓄電素子における一方の端子
が第１のラインから第１の蓄電素子における他方の端子
に切り替えられるとともに、第２の蓄電素子における他
方の端子が第１の蓄電素子における他方の端子から出力
ラインに切り替えられて接続されると、出力ラインの電
位は、第２のラインの２倍電位を有する第１の蓄電素子
における他方の端子の電位を、第１のラインへの電位方
向とは逆方向に第２の蓄電素子の出力電圧でオフセット
したものとなるので、第２のラインの４倍電位となる。
したがって、第１および第２のライン間の電位差を４倍
に昇圧するのに必要な蓄電素子が２個で済むので構成の
簡易化が図られる。すなわち、容量などの蓄電素子は、
集積化する場合に大きな面積を必要とし、また、形成も
困難であるが、本発明によれば、必要な蓄電素子が削減
されるので、構成の簡易化に寄与することが可能とな
る。なお、このような構成は、第１のラインが第２のラ
インよりも高位となる場合にも、第１のラインが第２の
ラインよりも低位となる場合にも、それぞれ対応可能で
ある。また、基準電位は、第１のラインまたは第２のラ
インいずれでも良い。According to the present invention, first, since the first power storage element is connected between the first and second lines,
When the line is regarded as a reference potential, the other terminal of the first power storage element has the same potential as the second line. Next, when one terminal of the first storage element is switched from the first line to the second line, the potential of the other terminal of the first storage element changes the potential of the second line to the first line. Since the voltage is offset by the output voltage of the first power storage element in the direction opposite to the potential direction to the line, the potential becomes twice the potential of the second line, and this is charged by the second power storage element. Then, one terminal of the second storage element is switched from the first line to the other terminal of the first storage element, and the other terminal of the second storage element is connected to the other terminal of the first storage element. Is connected to the output line, the potential of the output line is changed from the potential of the other terminal of the first storage element having twice the potential of the second line to the potential direction to the first line. Is offset in the opposite direction by the output voltage of the second power storage element, and therefore has a potential four times that of the second line.
Therefore, since only two power storage elements are required to boost the potential difference between the first and second lines by four times, the configuration can be simplified. That is, the storage element such as the capacity is
Although the integration requires a large area and is difficult to form, according to the present invention, the number of required power storage elements is reduced, which can contribute to simplification of the configuration. Note that such a configuration can cope with the case where the first line is higher than the second line and the case where the first line is lower than the second line. Further, the reference potential may be either the first line or the second line.

【００１４】ここで、本発明にかかる昇圧回路におい
て、前記第２の蓄電素子における一方の端子を前記第１
のラインに接続するとともに、他方の端子を前記第２の
ラインに接続する第４の接続手段と、前記第２の接続手
段による前記第２の蓄電素子の接続と、前記第４の接続
手段による前記第２の蓄電素子の接続とを排他的に制御
する制御手段とを備えることが望ましい。In the booster circuit according to the present invention, one terminal of the second storage element is connected to the first terminal.
Connection means for connecting the other terminal to the second line, connection of the second power storage element by the second connection means, and connection by the fourth connection means. It is preferable that the apparatus further comprises control means for exclusively controlling connection of the second power storage element.

【００１５】この構成によれば、仮に、制御手段が、第
２の接続手段による第２の蓄電素子の接続期間を全期間
に、第４の接続手段による接続期間をゼロとして制御す
ると、上述のように、出力ラインの電位は、第２のライ
ンの４倍電位となる。一方、接続手段が、第２の接続手
段による第２の蓄電素子の接続期間をゼロに、第４の接
続手段による接続期間を全期間として制御すると、第２
の蓄電素子の出力電圧は、第１のラインと第２のライン
との電位差の２倍とならずに等倍となるので、出力ライ
ンの電位は、第２のラインの３倍電位となる。このた
め、接続期間の割合を制御して、出力ラインの電位を平
滑化すると、昇圧倍数を４倍〜３倍の間で無段階に可変
させることが可能となる。According to this configuration, if the control unit controls the connection period of the second power storage element by the second connection unit to the entire period and the connection period by the fourth connection unit to zero, As described above, the potential of the output line is four times the potential of the second line. On the other hand, when the connection unit controls the connection period of the second storage element by the second connection unit to be zero and the connection period of the fourth connection unit to be the entire period,
The output voltage of the storage element becomes equal to, but not twice, the potential difference between the first line and the second line, so that the potential of the output line becomes triple the potential of the second line. For this reason, when the potential of the output line is smoothed by controlling the ratio of the connection period, it is possible to change the step-up multiple steplessly between 4 and 3 times.

【００１６】この場合において、前記制御手段は、前記
第２のラインの電位または前記出力ラインに基づく電位
が所定の値より絶対値でみて小さい場合に、前記第２の
接続手段による前記第２の蓄電素子の接続期間を、前記
第４の接続手段による前記第２の蓄電素子の接続期間よ
りも長くなるように制御することが望ましい。これによ
り、出力ラインの電位を、第２のラインの電位の４倍〜
３倍の間において一定化させることが可能となる。In this case, when the potential of the second line or the potential based on the output line is smaller in absolute value than a predetermined value, the control means controls the second connection by the second connection means. It is desirable to control the connection period of the storage element to be longer than the connection period of the second storage element by the fourth connection means. As a result, the potential of the output line is increased to four times the potential of the second line.
It is possible to make it constant between three times.

【００１７】また、本発明にかかる昇圧回路において、
前記第１の蓄電素子における一方の端子が前記第２のラ
インに接続された状態で、前記第１の蓄電素子における
他方の端子を前記出力ラインに接続する第５の接続手段
と、前記第２または第４の接続手段による前記第２の蓄
電素子の接続と、前記第５の接続手段による接続とを排
他的に制御する制御手段とを備えることが望ましい。In the booster circuit according to the present invention,
Fifth connecting means for connecting the other terminal of the first power storage element to the output line while one terminal of the first power storage element is connected to the second line; Alternatively, it is preferable that a control unit that exclusively controls connection of the second power storage element by the fourth connection unit and connection by the fifth connection unit is provided.

【００１８】この構成によれば、仮に、制御手段が、第
２または第４の接続手段による第２の蓄電素子の接続期
間を全期間に、第５の接続手段による接続期間をゼロと
して制御すると、出力ラインの電位は、上述のように、
第２のラインの４倍または３倍電位となる。一方、接続
手段が、第２または第４の接続手段による第２の蓄電素
子の接続期間をゼロに、第５の接続手段による接続期間
を全期間として制御すると、出力ラインは、第２のライ
ンの２倍電位を有する第１の蓄電素子における他方の端
子と同電位となる。このため、接続期間の割合を制御し
て、出力ラインの電位を平滑化すると、昇圧倍数を４倍
〜２倍または３倍〜２倍の間において無段階に可変させ
ることが可能となる。According to this configuration, if the control unit controls the connection period of the second power storage element by the second or fourth connection unit to be an entire period and the connection period of the fifth connection unit to be zero, , The potential of the output line, as described above,
The potential is four times or three times the potential of the second line. On the other hand, when the connection unit controls the connection period of the second power storage element by the second or fourth connection unit to be zero and the connection period of the fifth connection unit to be the entire period, the output line becomes the second line. And has the same potential as the other terminal of the first power storage element having twice the potential of For this reason, when the potential of the output line is smoothed by controlling the ratio of the connection period, the step-up factor can be changed steplessly between 4 times and 2 times or between 3 times and 2 times.

【００１９】この場合において、前記制御手段は、前記
第２のラインの電位または前記出力ラインに基づく電位
が所定の値より絶対値でみて小さい場合に、前記第２ま
たは第４の接続手段による前記第２の蓄電素子の接続期
間を、前記第５の接続手段の接続期間よりも長くなるよ
うに制御することが望ましい。これにより、出力ライン
の電位を、第２のラインの電位の４倍〜２倍または３倍
〜２倍の間において一定化させることが可能となる。In this case, when the potential of the second line or the potential based on the output line is smaller in absolute value than a predetermined value, the control means controls the second or fourth connection means. It is desirable to control the connection period of the second storage element to be longer than the connection period of the fifth connection means. This makes it possible to make the potential of the output line constant between 4 and 2 times or between 3 and 2 times the potential of the second line.

【００２０】くわえて、本発明にかかる昇圧回路におい
て、前記第２のラインを前記出力ラインに接続する第６
の接続手段と、前記第２または第４の接続手段による前
記第２の蓄電素子の接続あるいは前記第５の接続手段に
よる接続と、前記第６の接続手段による接続とを排他的
に制御する制御手段とを備えることが望ましい。In addition, in the booster circuit according to the present invention, a sixth circuit for connecting the second line to the output line.
And exclusive control of connection of the second power storage element by the second or fourth connection means or connection by the fifth connection means and connection by the sixth connection means. Means.

【００２１】この構成によれば、仮に、制御手段が、第
２または第４の接続手段による第２の蓄電素子の接続期
間あるいは第５の接続手段による接続期間を全期間に、
第６の接続手段による接続期間をゼロとして制御する
と、出力ラインの電位は、上述のように、第２のライン
の４倍、３倍または２倍電位となる。一方、第２または
第４の接続手段による第２の蓄電素子の接続期間あるい
は第５の接続手段による接続期間をゼロに、第５の接続
手段による接続期間を全期間として制御すると、出力ラ
インは、第２のラインと同電位となる。このため、接続
期間の割合を制御して、出力ラインの電位を平滑化する
と、昇圧倍数を４倍〜１倍、３倍〜１倍または２倍〜１
倍の間で無段階に可変させることが可能となる。According to this configuration, if the control unit sets the connection period of the second power storage element by the second or fourth connection unit or the connection period of the fifth connection unit to the entire period,
When the connection period by the sixth connection means is controlled to be zero, the potential of the output line becomes four times, three times or twice the potential of the second line as described above. On the other hand, if the connection period of the second power storage element by the second or fourth connection means or the connection period by the fifth connection means is controlled to be zero, and the connection period by the fifth connection means is controlled as the entire period, the output line becomes , And the same potential as the second line. For this reason, when the potential of the output line is smoothed by controlling the ratio of the connection period, the boosting factor is increased by a factor of four to one, three to one or two to one.
It is possible to continuously change between the times.

【００２２】この場合において、前記制御手段は、前記
第２のラインの電位または前記出力ラインに基づく電位
が所定の値より絶対値でみて小さい場合に、前記第２ま
たは第４の接続手段による前記第２の蓄電素子の接続期
間あるいは前記第５の接続手段による接続期間を、前記
第６の接続手段の接続期間よりも長くなるように制御す
ることが望ましい。これにより、出力ラインの電位を、
第２のラインの電位の４倍〜１倍、３倍〜１倍または２
倍〜１倍の間において一定化させることが可能となる。In this case, when the potential of the second line or the potential based on the output line is smaller in absolute value than a predetermined value, the control means may control the second or fourth connection means. It is desirable to control the connection period of the second storage element or the connection period of the fifth connection unit to be longer than the connection period of the sixth connection unit. Thereby, the potential of the output line is
4 times to 1 time, 3 times to 1 time or 2 times the potential of the second line
It is possible to make it constant between double and one time.

【００２３】また、上記目的を達成するために本発明に
かかる昇圧回路にあっては、少なくともｎ個（ｎは３以
上の整数）の蓄電素子を備える昇圧回路であって、第１
の蓄電素子における一方の端子を、所定の電位を有する
第１のラインに接続するとともに、前記第１の蓄電素子
における他方の端子を、前記第１のラインとは異なる電
位を有する第２のラインに接続する第１の接続手段と、
第２の蓄電素子における一方の端子を前記第１のライン
に接続するとともに、前記第１の蓄電素子における一方
の端子を前記第２のラインに切り替え、かつ、前記第１
の蓄電素子における他方の端子を前記第２の蓄電素子に
おける他方の端子に切り替えて接続する第２の接続手段
と、第ｍ（ｍは、３≦ｍ≦ｎを満たす整数）の蓄電素子
における一方の端子を前記第１のラインに接続するとと
もに、前記第（ｍ−１）の蓄電素子における一方の端子
を前記第（ｍ−２）の蓄電素子における他方の端子に切
り替え、かつ、前記第（ｍ−１）の蓄電素子における他
方の端子を前記第ｍの蓄電素子における他方の端子に切
り替えて接続する第３から第ｎまでの接続手段と、第ｎ
の蓄電素子における一方の端子を第（ｎ−１）の蓄電素
子における他方の端子に切り替えるとともに、前記第ｎ
の蓄電素子における他方の端子を出力ラインに切り替え
て接続する第（ｎ＋１）の接続手段とを具備することを
特徴としている。In order to achieve the above object, a booster circuit according to the present invention is a booster circuit having at least n (n is an integer of 3 or more) storage elements.
Is connected to a first line having a predetermined potential, and the other terminal of the first storage device is connected to a second line having a different potential from the first line. First connection means for connecting to
Connecting one terminal of the second storage element to the first line, switching one terminal of the first storage element to the second line, and
A second connection means for switching and connecting the other terminal of the second storage element to the other terminal of the second storage element, and one of the m-th (m is an integer satisfying 3 ≦ m ≦ n) storage element Is connected to the first line, one terminal of the (m-1) th power storage element is switched to the other terminal of the (m-2) th power storage element, and the ( (m-1) third to nth connection means for switching and connecting the other terminal of the storage element to the other terminal of the mth storage element;
One terminal of the (n-1) th storage element is switched to the other terminal of the (n-1) th storage element,
And (n + 1) th connection means for switching and connecting the other terminal of the storage element to the output line.

【００２４】ここで、例えばｎを「４」として説明する
と、まず、第１の蓄電素子が、第１および第２のライン
間に接続されるので、第１の蓄電素子における他方の端
子は、第２のラインと等電位となる。次に、第１の蓄電
素子における一方の端子が第２のラインに切り替えられ
ると、第１の蓄電素子における他方の端子の電位は、第
２のラインの２倍電位となり、これが第２の蓄電素子に
よって充電される。さらに、第２の蓄電素子における一
方の端子が第１の蓄電素子における他方の端子に切り替
えられると、第２の蓄電素子における他方の端子の電位
は、第２のラインの４倍電位となり、これが第３の蓄電
素子によって充電される。続いて、第３の蓄電素子にお
ける一方の端子が第２の蓄電素子における他方の端子に
切り替えられると、第３の蓄電素子における他方の端子
の電位は、第２のラインの８倍電位となり、これが第４
の蓄電素子によって充電される。そして、第４の蓄電素
子における一方の端子が第３の蓄電素子における他方の
端子に切り替えられると、第４の蓄電素子における他方
の端子の電位は、第２のラインの１６倍電位となる。し
たがって、ｎが「４」である場合では、第１および第２
のライン間の電位差を２4＝１６倍に昇圧するのに必要
な蓄電素子は、４個で済むので、構成の簡易化が図られ
る。すなわち、ｎが３以上の整数である場合を一般的に
考えると、第１および第２のライン間の電位差を２n倍
に昇圧するのに必要な蓄電素子は、ｎ個で済むので、特
に、ｎが大きな場合に、構成の簡易化を図るのに都合が
良い。Here, for example, assuming that n is "4", first, since the first power storage element is connected between the first and second lines, the other terminal of the first power storage element is: It becomes equipotential with the second line. Next, when one terminal of the first power storage element is switched to the second line, the potential of the other terminal of the first power storage element becomes twice the potential of the second line, and this is the second power storage. Charged by the element. Further, when one terminal of the second storage element is switched to the other terminal of the first storage element, the potential of the other terminal of the second storage element becomes four times the potential of the second line. Charged by the third storage element. Subsequently, when one terminal of the third power storage element is switched to the other terminal of the second power storage element, the potential of the other terminal of the third power storage element becomes eight times the potential of the second line, This is the fourth
Is charged by the storage element. When one terminal of the fourth power storage element is switched to the other terminal of the third power storage element, the potential of the other terminal of the fourth power storage element becomes 16 times the potential of the second line. Therefore, when n is “4”, the first and second
Since only four storage elements are required to boost the potential difference between the lines to 2 4 = 16 times, the configuration can be simplified. That is, when generally considering the case where n is an integer of 3 or more, n is the only number of storage elements required to boost the potential difference between the first and second lines by 2 n times. , N is large, it is convenient to simplify the configuration.

【００２５】くわえて、上記目的を達成するために本発
明にかかる昇圧方法にあっては、第１の蓄電素子におけ
る一方の端子を、所定の電位を有する第１のラインに接
続するとともに、前記第１の蓄電素子における他方の端
子を、前記第１のラインとは異なる電位を有する第２の
ラインに接続する第１の過程と、第２の蓄電素子におけ
る一方の端子を前記第１のラインに接続するとともに、
前記第１の蓄電素子における一方の端子を前記第２のラ
インに切り替え、かつ、前記第１の蓄電素子における他
方の端子を前記第２の蓄電素子における他方の端子に切
り替えて接続する第２の過程と、前記第２の蓄電素子に
おける一方の端子を前記第１の蓄電素子における他方の
端子に切り替えるとともに、前記第２の蓄電素子におけ
る他方の端子を出力ラインに切り替えて接続する第３の
過程とを備えることを特徴としている。In addition, in order to achieve the above object, in the boosting method according to the present invention, one terminal of the first power storage element is connected to a first line having a predetermined potential, and A first step of connecting the other terminal of the first power storage element to a second line having a different potential from the first line; and connecting one terminal of the second power storage element to the first line. Connect to
A second terminal in which one terminal of the first power storage element is switched to the second line, and another terminal of the first power storage element is connected to the other terminal of the second power storage element; And a third step of switching one terminal of the second power storage element to the other terminal of the first power storage element and switching the other terminal of the second power storage element to an output line for connection. And characterized in that:

【００２６】同様に、上記目的を達成するために本発明
にかかる昇圧方法にあっては、少なくともｎ個（ｎは３
以上の整数）の蓄電素子を備え、第１の蓄電素子におけ
る一方の端子を、所定の電位を有する第１のラインに接
続するとともに、前記第１の蓄電素子における他方の端
子を、前記第１のラインとは異なる電位を有する第２の
ラインに接続する第１の過程と、第２の蓄電素子におけ
る一方の端子を前記第１のラインに接続するとともに、
前記第１の蓄電素子における一方の端子を前記第２のラ
インに切り替え、かつ、前記第１の蓄電素子における他
方の端子を前記第２の蓄電素子における他方の端子に切
り替えて接続する第２の過程と、第ｍ（ｍは、３≦ｍ≦
ｎを満たす整数）の蓄電素子における一方の端子を前記
第１のラインに接続するとともに、前記第（ｍ−１）の
蓄電素子における一方の端子を前記第（ｍ−２）の蓄電
素子における他方の端子に切り替え、かつ、前記第（ｍ
−１）の蓄電素子における他方の端子を前記第ｍの蓄電
素子における他方の端子に切り替えて接続する第３から
第ｎまでの過程と、第ｎの蓄電素子における一方の端子
を第（ｎ−１）の蓄電素子における他方の端子に切り替
えるとともに、前記第ｎの蓄電素子における他方の端子
を出力ラインに切り替えて接続する第（ｎ＋１）の過程
とを備えることを特徴としている。Similarly, in order to achieve the above object, in the boosting method according to the present invention, at least n (n is 3)
(The above integer), one terminal of the first power storage element is connected to a first line having a predetermined potential, and the other terminal of the first power storage element is connected to the first line of the first power storage element. A first step of connecting to a second line having a potential different from that of the line, and connecting one terminal of the second power storage element to the first line;
A second terminal in which one terminal of the first power storage element is switched to the second line, and another terminal of the first power storage element is connected to the other terminal of the second power storage element; Process and the m-th (m is 3 ≦ m ≦
n is an integer that satisfies n), and one terminal of the (m-1) -th power storage element is connected to the other terminal of the (m-2) -th power storage element. And the terminal (m)
-1) The third to n-th processes in which the other terminal of the power storage element is switched to and connected to the other terminal of the m-th power storage element, and one terminal of the n-th power storage element is connected to the (n- (1) The (n + 1) -th step of switching to the other terminal of the storage element and switching the other terminal of the n-th storage element to an output line and connecting the output line.

【００２７】さらに、上記目的を達成するために、本発
明にかかる電子機器にあっては、第１の蓄電素子におけ
る一方の端子を、所定の電位を有する第１のラインに接
続するとともに、前記第１の蓄電素子における他方の端
子を、前記第１のラインとは異なる電位を有する第２の
ラインに接続する第１の接続手段と、第２の蓄電素子に
おける一方の端子を前記第１のラインに接続するととも
に、前記第１の蓄電素子における一方の端子を前記第２
のラインに切り替え、かつ、前記第１の蓄電素子におけ
る他方の端子を前記第２の蓄電素子における他方の端子
に切り替えて接続する第２の接続手段と、前記第２の蓄
電素子における一方の端子を前記第１の蓄電素子におけ
る他方の端子に切り替えるとともに、前記第２の蓄電素
子における他方の端子を出力ラインに切り替えて接続す
る第３の接続手段とを具備し、前記出力ラインに基づく
電位を電源として用いたことを特徴としている。Further, in order to achieve the above object, in the electronic device according to the present invention, one terminal of the first power storage element is connected to a first line having a predetermined potential, and First connecting means for connecting the other terminal of the first power storage element to a second line having a different potential from the first line; and connecting one terminal of the second power storage element to the first line. Line, and one terminal of the first storage element is connected to the second terminal.
And second connection means for switching the other terminal of the first power storage element to the other terminal of the second power storage element and connecting the same, and one terminal of the second power storage element And third connection means for switching the other terminal of the second power storage element to an output line and connecting the same to the other terminal of the first power storage element, and setting a potential based on the output line to It is characterized by being used as a power source.

【００２８】同様に、上記目的を達成するために、本発
明にかかる電子機器にあっては、少なくともｎ個（ｎは
３以上の整数）の蓄電素子を備える昇圧回路であって、
第１の蓄電素子における一方の端子を、所定の電位を有
する第１のラインに接続するとともに、前記第１の蓄電
素子における他方の端子を、前記第１のラインとは異な
る電位を有する第２のラインに接続する第１の接続手段
と、第２の蓄電素子における一方の端子を前記第１のラ
インに接続するとともに、前記第１の蓄電素子における
一方の端子を前記第２のラインに切り替え、かつ、前記
第１の蓄電素子における他方の端子を前記第２の蓄電素
子における他方の端子に切り替えて接続する第２の接続
手段と、第ｍ（ｍは、３≦ｍ≦ｎを満たす整数）の蓄電
素子における一方の端子を前記第１のラインに接続する
とともに、前記第（ｍ−１）の蓄電素子における一方の
端子を前記第（ｍ−２）の蓄電素子における他方の端子
に切り替え、かつ、前記第（ｍ−１）の蓄電素子におけ
る他方の端子を前記第ｍの蓄電素子における他方の端子
に切り替えて接続する第３から第ｎまでの接続手段と、
第ｎの蓄電素子における一方の端子を第（ｎ−１）の蓄
電素子における他方の端子に切り替えるとともに、前記
第ｎの蓄電素子における他方の端子を出力ラインに切り
替えて接続する第（ｎ＋１）の接続手段とを具備し、前
記出力ラインに基づく電位を電源として用いたことを特
徴としている。Similarly, in order to achieve the above object, an electronic apparatus according to the present invention is a booster circuit including at least n (n is an integer of 3 or more) storage elements,
One terminal of the first power storage element is connected to a first line having a predetermined potential, and the other terminal of the first power storage element is connected to a second line having a different potential from the first line. A first connection means connected to the first storage element, and one terminal of the second storage element is connected to the first line, and one terminal of the first storage element is switched to the second line. A second connection means for switching and connecting the other terminal of the first power storage element to the other terminal of the second power storage element; and m-th (m is an integer satisfying 3 ≦ m ≦ n) ) Is connected to the first line, and one terminal of the (m-1) th storage element is switched to the other terminal of the (m-2) th storage element. ,And And connecting means of the other terminal from the third connecting switch to the other terminal of the storage element of the first m to the n of the storage element of the first (m-1),
An (n + 1) th terminal in which one terminal of the n-th power storage element is switched to the other terminal of the (n-1) -th power storage element, and the other terminal of the n-th power storage element is switched to and connected to an output line. Connection means, wherein a potential based on the output line is used as a power supply.

【００２９】[0029]

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。Embodiments of the present invention will be described below.

【００３０】＜第１実施形態＞まず、本発明の基本構成
となる第１実施形態について説明する。図１は、本実施
形態にかかる昇圧回路を適用した電源回路の構成を示す
ブロック図である。この図に示されるように、電源回路
１００は、電圧検出回路１１０、昇圧制御回路１２０お
よび昇圧回路１３０から構成されている。このうち、電
圧検出回路１１０は、例えば、昇圧回路１３０の出力電
圧Ｖｏｕｔを検出して、その検出結果を昇圧制御回路１
２０に供給するものである。昇圧制御回路１２０は、電
圧検出回路１１０によって検出された出力電圧Ｖｏｕｔ
にしたがって、昇圧回路１３０の昇圧倍数を制御するた
めの制御信号ａ、ｂ、ｃ１、ｃ２、ｄを生成するもので
ある。<First Embodiment> First, a first embodiment which is a basic configuration of the present invention will be described. FIG. 1 is a block diagram illustrating a configuration of a power supply circuit to which the booster circuit according to the present embodiment is applied. As shown in the figure, the power supply circuit 100 includes a voltage detection circuit 110, a boost control circuit 120, and a boost circuit 130. Among these, the voltage detection circuit 110 detects, for example, the output voltage Vout of the booster circuit 130 and outputs the detection result to the booster control circuit 1.
20. The boost control circuit 120 outputs the output voltage Vout detected by the voltage detection circuit 110.
, The control signals a, b, c1, c2, and d for controlling the boosting multiple of the boosting circuit 130 are generated.

【００３１】ここで、昇圧回路１３０の詳細構成につい
て図２を参照して説明する。この昇圧回路１３０は、昇
圧制御回路１２０によって生成された制御信号ａ、ｂ、
ｃ１、ｃ２、ｄにしたがって、入力電圧Ｖｉｎを１倍か
ら４倍までの間で昇圧して出力電圧Ｖｏｕｔとして出力
するものであり、スイッチング素子としてのトランジス
タＱ２〜Ｑ８と、補助コンデンサＣ１、Ｃ２と、出力コ
ンデンサＣｏｕｔとから構成される。Here, the detailed configuration of the booster circuit 130 will be described with reference to FIG. The booster circuit 130 controls the control signals a, b,
In accordance with c1, c2, and d, the input voltage Vin is boosted from one to four times and output as an output voltage Vout. The transistors Q2 to Q8 as switching elements, the auxiliary capacitors C1 and C2, , And an output capacitor Cout.

【００３２】詳細には、補助コンデンサＣ１における一
方の端子Ｃ１Ｌが、制御信号ａをゲート信号とするｎチ
ャネル型トランジスタＱ４を介して、基準電位を有する
接地ラインに接続されるとともに、制御信号ｂをゲート
信号とするｐチャネル型トランジスタＱ３を介して、入
力電圧Ｖｉｎの供給ラインに接続されている。More specifically, one terminal C1L of the auxiliary capacitor C1 is connected to a ground line having a reference potential via an n-channel transistor Q4 using the control signal a as a gate signal, and the control signal b is supplied to the terminal C1L. It is connected to a supply line for the input voltage Vin via a p-channel transistor Q3 serving as a gate signal.

【００３３】一方、補助コンデンサＣ１における他方の
端子Ｃ１Ｈは、次のように接続されている。すなわち、
端子Ｃ１Ｈは、第１に、制御信号ａをゲート信号とする
ｎチャネル型トランジスタＱ２を介して、入力電圧Ｖｉ
ｎの供給ラインに接続され、第２に、制御信号ｄをゲー
ト信号とするｐチャネル型トランジスタＱ７を介して、
補助コンデンサＣ２における一方の端子Ｃ２Ｌと、さら
に、制御信号ｃ２をゲート信号とするｎチャネル型トラ
ンジスタＱ８を介した接地ラインとに接続され、第３
に、制御信号ｃ１をゲート信号とするｎチャネル型トラ
ンジスタＱ６を介して、補助コンデンサＣ２の他方の端
子Ｃ２Ｈと、さらに、制御信号ｄをゲート信号とするｐ
チャネル型トランジスタＱ５を介した出力電圧Ｖｏｕｔ
の出力ラインとに接続されている。On the other hand, the other terminal C1H of the auxiliary capacitor C1 is connected as follows. That is,
First, the input voltage Vi is input to the terminal C1H via the n-channel transistor Q2 using the control signal a as a gate signal.
secondly, via a p-channel transistor Q7, which is connected to the supply line of the n.
A third terminal connected to one terminal C2L of the auxiliary capacitor C2 and a ground line via an n-channel transistor Q8 using the control signal c2 as a gate signal;
The other terminal C2H of the auxiliary capacitor C2 is further connected to the p-channel transistor using the control signal d as a gate signal via an n-channel transistor Q6 using the control signal c1 as a gate signal.
Output voltage Vout via channel type transistor Q5
Connected to the output line.

【００３４】そして、出力コンデンサＣｏｕｔは、出力
電圧Ｖｏｕｔを平滑化するために、当該出力ラインおよ
び接地ライン間に並列に接続されている。The output capacitor Cout is connected in parallel between the output line and the ground line to smooth the output voltage Vout.

【００３５】＜第１実施形態の動作＞次に、上述した構
成による電源回路１００の動作について説明する。昇圧
制御回路１２０は、本来的には、出力電圧Ｖｏｕｔに応
じて昇圧回路１３０の昇圧倍数を無段階に制御するもの
であるが、便宜上、昇圧倍数をそれぞれ４倍、３倍、２
倍、１倍とした場合の各動作について説明し、その後、
昇圧倍数の無段階制御について説明することとする。<Operation of First Embodiment> Next, the operation of the power supply circuit 100 having the above configuration will be described. The step-up control circuit 120 originally controls the step-up multiple of the step-up circuit 130 steplessly according to the output voltage Vout.
Each operation in the case of doubling and 1 times is explained, and then,
The stepless control of the step-up multiple will be described.

【００３６】＜４倍昇圧＞そこでまず、昇圧回路１３０
の昇圧倍数が４倍である場合の動作について説明する。
この場合、昇圧制御回路１２０は、図３のタイミングチ
ャートで示されるように、制御信号ａ、ｂ、ｃ１、ｃ
２、ｄをそれぞれ生成する。図で示されるように、制御
信号ａは、制御信号ｂのパルス幅を狭めた信号である。
また、制御信号ｃ１、ｃ２は、それぞれ制御信号ｂを反
転させて１／２分周した信号である。さらに、制御信号
ｄは、制御信号ｃ１またはｃ２を反転させて半周期分だ
け遅延させた信号である。<4 times boosting> First, the boosting circuit 130
The operation when the step-up multiple of is 4 is described.
In this case, the boost control circuit 120 controls the control signals a, b, c1, c as shown in the timing chart of FIG.
2 and d are generated respectively. As shown in the figure, the control signal a is a signal in which the pulse width of the control signal b is narrowed.
The control signals c1 and c2 are signals obtained by inverting the control signal b and dividing the frequency by 信号. Further, the control signal d is a signal obtained by inverting the control signal c1 or c2 and delaying it by a half cycle.

【００３７】さて、このような制御信号が昇圧回路１３
０に供給された場合に、まず、図３ので示される期間
においては、すなわち、制御信号ａ、ｂ、ｄが「Ｈ」レ
ベルであって、制御信号ｃ１、ｃ２が「Ｌ」レベルであ
る期間においては、トランジスタＱ２、Ｑ４がオンとな
る一方、他のトランジスタはすべてオフとなる。したが
って、補助コンデンサＣ１にあっては、図４ので示さ
れるように、端子Ｃ１Ｈが入力電圧Ｖｉｎの供給ライン
に接続されるとともに、端子Ｃ１Ｌが接地ラインに接続
されるので、入力電圧Ｖｉｎで充電されることとなる。
この後、一旦、トランジスタＱ２〜Ｑ８はすべてオフと
なる。Now, such a control signal is output from the booster circuit 13
When supplied to 0, first, in the period shown in FIG. 3, that is, when the control signals a, b, and d are at the “H” level and the control signals c1 and c2 are at the “L” level. In, the transistors Q2 and Q4 are turned on, while all other transistors are turned off. Therefore, the auxiliary capacitor C1 is charged with the input voltage Vin because the terminal C1H is connected to the supply line of the input voltage Vin and the terminal C1L is connected to the ground line, as shown in FIG. The Rukoto.
Thereafter, all the transistors Q2 to Q8 are once turned off.

【００３８】次に、図３ので示される期間では、すな
わち、制御信号ｃ１、ｃ２、ｄが「Ｈ」レベルであっ
て、制御信号ａ、ｂが「Ｌ」レベルである期間では、ト
ランジスタＱ３、Ｑ６、Ｑ８がオンとなる一方、他のト
ランジスタはすべてオフとなる。このため、図４ので
示されるように、補助コンデンサＣ１の端子Ｃ１Ｌが入
力電圧Ｖｉｎの供給ラインに接続されるとともに、端子
Ｃ１Ｈが入力電圧Ｖｉｎの供給ラインから切り離される
ので、端子Ｃ１Ｈの電位は、入力電圧Ｖｉｎを、補助コ
ンデンサＣ１の出力電圧Ｖｉｎだけ高位側にオフセット
させた２Ｖｉｎとなる。一方、補助コンデンサＣ２にあ
っては、端子Ｃ２Ｈが端子Ｃ１Ｈに接続されるととも
に、端子Ｃ２Ｌが接地ラインに接続されるので、両端子
間の電位差である２Ｖｉｎで充電されることとなる。こ
の後、一旦、トランジスタＱ２〜Ｑ８はすべてオフとな
る。Next, in the period shown in FIG. 3, that is, during the period when the control signals c1, c2, and d are at the "H" level and the control signals a and b are at the "L" level, the transistors Q3, While Q6 and Q8 are turned on, all other transistors are turned off. Therefore, as shown in FIG. 4, the terminal C1L of the auxiliary capacitor C1 is connected to the supply line of the input voltage Vin, and the terminal C1H is disconnected from the supply line of the input voltage Vin. The input voltage Vin is 2 Vin, which is offset to the higher side by the output voltage Vin of the auxiliary capacitor C1. On the other hand, in the auxiliary capacitor C2, since the terminal C2H is connected to the terminal C1H and the terminal C2L is connected to the ground line, the auxiliary capacitor C2 is charged with 2Vin which is a potential difference between both terminals. Thereafter, all the transistors Q2 to Q8 are once turned off.

【００３９】そして、図３ので示される期間では、す
なわち、制御信号ａ、ｂ、ｃ１、ｃ２、ｄがすべて
「Ｌ」レベルとなる期間では、トランジスタＱ３、Ｑ
５、Ｑ７がオンとなる一方、他のトランジスタはすべて
オフとなる。このため、図４ので示されるように、補
助コンデンサＣ１の端子Ｃ１Ｌが入力電圧Ｖｉｎの供給
ラインに接続された状態で、端子Ｃ１Ｈと端子Ｃ２Ｌと
が接続されるとともに、端子Ｃ２Ｈが出力電圧Ｖｏｕｔ
の出力ラインに接続される。したがって、端子Ｃ２Ｈの
電位は、２Ｖｉｎである端子Ｃ１Ｈ（Ｃ２Ｌ）の電位
を、補助コンデンサＣ２の出力電圧２Ｖｉｎだけ高位側
にオフセットさせた４Ｖｉｎとなって、以降、出力コン
デンサＣｏｕｔで平滑化されることとなる。なお、出力
ラインに負荷が接続されていると、出力コンデンサＣｏ
ｕｔの放電が進行するので、出力電圧Ｖｏｕｔは、トラ
ンジスタＱ５がオフしてからオンするまでの期間におい
て、４Ｖｉｎから徐々に低下することになる。In the period shown in FIG. 3, that is, during the period when the control signals a, b, c1, c2, and d are all at "L" level, the transistors Q3, Q
5, while Q7 is on, all other transistors are off. Therefore, as shown in FIG. 4, while the terminal C1L of the auxiliary capacitor C1 is connected to the supply line of the input voltage Vin, the terminal C1H and the terminal C2L are connected, and the terminal C2H is connected to the output voltage Vout.
Output line. Therefore, the potential of the terminal C2H becomes 4Vin, which is obtained by offsetting the potential of the terminal C1H (C2L), which is 2 Vin, to the higher side by the output voltage 2Vin of the auxiliary capacitor C2, and is thereafter smoothed by the output capacitor Cout. Becomes When a load is connected to the output line, the output capacitor Co
Since the discharge of ut proceeds, the output voltage Vout gradually decreases from 4 Vin during the period from the time when the transistor Q5 is turned off to the time when the transistor Q5 is turned on.

【００４０】このようにして、、の期間を繰返し
経ることによって、入力電圧Ｖｉｎが４倍に昇圧されて
出力されることとなる。As described above, the input voltage Vin is boosted four times and output by repeating the above period.

【００４１】＜３倍昇圧＞次に、昇圧回路１３０の昇圧
倍数が３倍である場合の動作について説明する。この場
合、昇圧制御回路１２０は、図５のタイミングチャート
で示される制御信号ａ、ｂ、ｃ１、ｃ２、ｄをそれぞれ
生成する。ここで、制御信号ａ、ｂは、図に示されるよ
うに、４倍昇圧の場合と同じ信号である。また、制御信
号ｃ１、ｃ２は、制御信号ａと同じ信号であり、同様
に、制御信号ｄは、制御信号ｂと同じ信号である。<Trifold Boost> Next, the operation when the boosting multiple of the boosting circuit 130 is three times will be described. In this case, the boost control circuit 120 generates the control signals a, b, c1, c2, and d shown in the timing chart of FIG. Here, as shown in the figure, the control signals a and b are the same signals as in the case of quadruple boosting. The control signals c1 and c2 are the same as the control signal a, and similarly, the control signal d is the same as the control signal b.

【００４２】さて、このような制御信号が昇圧回路１３
０に供給された場合に、まず、図５ので示される期間
においては、すなわち、制御信号ａ、ｂ、ｃ１、ｃ２、
ｄがすべて「Ｈ」レベルである期間においては、トラン
ジスタＱ２、Ｑ４、Ｑ６、Ｑ８がオンとなる一方、他の
トランジスタはすべてオフとなる。このため、補助コン
デンサＣ１、Ｃ２は、図６ので示されるように、端子
Ｃ１Ｈおよび端子Ｃ２Ｈが入力電圧Ｖｉｎの供給ライン
に、端子Ｃ１Ｌおよび端子Ｃ２Ｌが接地ラインに、並列
接続されるので、補助コンデンサＣ１、Ｃ２は、それぞ
れ入力電圧Ｖｉｎで充電されることとなる。この後、一
旦、トランジスタＱ２〜Ｑ８はすべてオフとなる。Now, such a control signal is supplied to the booster circuit 13.
0, first, in the period shown in FIG. 5, that is, the control signals a, b, c1, c2,
During a period in which d is all at “H” level, transistors Q2, Q4, Q6, and Q8 are turned on, while all other transistors are turned off. Therefore, as shown in FIG. 6, the auxiliary capacitors C1 and C2 are connected in parallel with the terminals C1H and C2H to the supply line of the input voltage Vin and the terminals C1L and C2L to the ground line. C1 and C2 are charged with the input voltage Vin. Thereafter, all the transistors Q2 to Q8 are once turned off.

【００４３】次に、図５ので示される期間になると、
すなわち、制御信号ａ、ｂ、ｃ、ｄ１、ｄ２がすべて
「Ｌ」レベルになると、トランジスタＱ３、Ｑ５、Ｑ７
がオンとなる一方、他のトランジスタはすべてオフとな
る。このため、図６ので示されるように、補助コンデ
ンサＣ１の端子Ｃ１Ｌが入力電圧Ｖｉｎの供給ラインに
接続されるので、端子Ｃ１Ｈの電位は、入力電圧Ｖｉｎ
を、補助コンデンサＣ１の出力電圧Ｖｉｎだけ高位側に
オフセットさせた２Ｖｉｎとなる。さらに、この状態に
おいて、端子Ｃ１Ｈには、補助コンデンサＣ２の端子Ｃ
２Ｌが接続されるとともに、端子Ｃ２Ｈが出力電圧Ｖｏ
ｕｔの出力ラインに接続されるので、端子Ｃ２Ｈの電位
は、２Ｖｉｎである端子Ｃ１Ｈ（Ｃ２Ｌ）の電位を、補
助コンデンサＣ２の出力電圧Ｖｉｎだけ高位側にオフセ
ットさせた３Ｖｉｎとなる。なお、出力ラインに負荷が
接続されていると、出力コンデンサＣｏｕｔの放電が進
行するので、出力電圧Ｖｏｕｔは、トランジスタＱ５が
オフしてからオンするまでの期間において、３Ｖｉｎか
ら徐々に低下することになる。Next, in the period shown in FIG.
That is, when the control signals a, b, c, d1, and d2 all go to “L” level, the transistors Q3, Q5, Q7
Is turned on, while all other transistors are turned off. For this reason, as shown in FIG. 6, since the terminal C1L of the auxiliary capacitor C1 is connected to the supply line of the input voltage Vin, the potential of the terminal C1H becomes the input voltage Vin.
Is offset to the higher side by the output voltage Vin of the auxiliary capacitor C1. Further, in this state, the terminal C1H is connected to the terminal C of the auxiliary capacitor C2.
2L is connected, and the terminal C2H is connected to the output voltage Vo.
Since the terminal C2H is connected to the output line of ut, the potential of the terminal C2H becomes 3Vin which is higher than that of the terminal C1H (C2L), which is 2Vin, by the output voltage Vin of the auxiliary capacitor C2. When a load is connected to the output line, the discharge of the output capacitor Cout proceeds, so that the output voltage Vout gradually decreases from 3 Vin during the period from when the transistor Q5 is turned on to when it is turned on. Become.

【００４４】このようにして、の期間を繰返し経る
ことによって、入力電圧Ｖｉｎが３倍に昇圧されて出力
されることとなる。As described above, the input voltage Vin is tripled and output by repeating the above period.

【００４５】＜２倍昇圧＞次に、昇圧回路１３０の昇圧
倍数が２倍である場合の動作について説明する。この場
合、昇圧制御回路１２０は、例えば、図７のタイミング
チャートで示される制御信号ａ、ｂ、ｃ１、ｃ２、ｄを
それぞれ生成する。ここで、制御信号ａ、ｂは、図に示
されるように、４倍および３倍昇圧の場合と同じ信号で
ある。また、制御信号ｃ１は、制御信号ｂを反転させた
信号であり、制御信号ｃ２は、常に「Ｌ」レベルの信号
である。一方、制御信号ｄは、制御信号ｂと同じ信号で
ある。<Double Boosting> Next, the operation when the boosting multiple of the boosting circuit 130 is twice will be described. In this case, the boost control circuit 120 generates the control signals a, b, c1, c2, and d shown in the timing chart of FIG. 7, for example. Here, the control signals a and b are the same signals as in the case of quadruple and triple boosting as shown in the figure. The control signal c1 is a signal obtained by inverting the control signal b, and the control signal c2 is always a signal at the “L” level. On the other hand, the control signal d is the same signal as the control signal b.

【００４６】さて、このような制御信号が昇圧回路１３
０に供給された場合に、まず、図７ので示される期間
においては、すなわち、制御信号ｃ１以外の制御信号
ａ、ｂ、ｃ１、ｄが「Ｈ」レベルである期間において
は、４倍昇圧のの期間と同様に、トランジスタＱ２、
Ｑ４がオンとなる一方、他のトランジスタはすべてオフ
となるので、図８ので示されるように、補助コンデン
サＣ１は、電圧Ｖｉｎで充電されることとなる。この
後、一旦、トランジスタＱ２〜Ｑ８はすべてオフとな
る。Now, such a control signal is supplied to the booster circuit 13.
0, first, in the period shown by FIG. 7, that is, in the period in which the control signals a, b, c1, and d other than the control signal c1 are at the “H” level, the quadruple boosting is performed. Transistor Q2,
Since Q4 is turned on while all other transistors are turned off, the auxiliary capacitor C1 is charged with the voltage Vin, as shown in FIG. Thereafter, all the transistors Q2 to Q8 are once turned off.

【００４７】次に、図７ので示される期間になると、
すなわち、制御信号ｃ１が「Ｈ」レベルであって、制御
信号ａ、ｂ、ｃ２、ｄが「Ｌ」レベルである期間になる
と、トランジスタＱ３、Ｑ５、Ｑ６、Ｑ７がオンとなる
一方、他のトランジスタはすべてオフとなる。このた
め、図８ので示されるように、補助コンデンサＣ１の
端子Ｃ１Ｌが入力電圧Ｖｉｎの供給ラインに接続される
とともに、端子Ｃ１Ｈが出力電圧Ｖｏｕｔの出力ライン
に接続されるので、出力電圧Ｖｏｕｔは、入力電圧Ｖｉ
ｎを、補助コンデンサＣ１の出力電圧Ｖｉｎだけ高位側
にオフセットさせた２Ｖｉｎとなる。Next, in the period shown in FIG.
That is, when the control signal c1 is at the “H” level and the control signals a, b, c2, and d are at the “L” level, the transistors Q3, Q5, Q6, and Q7 are turned on while the other transistors are turned on. All transistors are off. Therefore, as shown in FIG. 8, the terminal C1L of the auxiliary capacitor C1 is connected to the supply line of the input voltage Vin, and the terminal C1H is connected to the output line of the output voltage Vout. Input voltage Vi
n is 2Vin which is offset to the higher side by the output voltage Vin of the auxiliary capacitor C1.

【００４８】なお、この期間において、端子Ｃ２Ｌおよ
び端子Ｃ２Ｈが短絡されるので、補助コンデンサＣ２は
充電されない。また、出力ラインに負荷が接続されてい
ると、出力コンデンサＣｏｕｔの放電が進行するので、
出力電圧Ｖｏｕｔは、トランジスタＱ５がオフしてから
オンするまでの期間において、Ｖｉｎから徐々に低下す
ることになる。In this period, since the terminals C2L and C2H are short-circuited, the auxiliary capacitor C2 is not charged. Also, if a load is connected to the output line, the discharge of the output capacitor Cout proceeds, so that
The output voltage Vout gradually decreases from Vin in a period from when the transistor Q5 turns off to when it turns on.

【００４９】このようにして、の期間を繰返し経る
ことによって、入力電圧Ｖｉｎが２倍に昇圧されて出力
されることとなる。As described above, by repeating this period, the input voltage Vin is doubled and output.

【００５０】＜１倍昇圧＞次に、昇圧回路１３０の昇圧
倍数が１倍である場合の動作について説明する。この場
合、昇圧制御回路１２０は、図９のタイミングチャート
で示される制御信号ａ、ｂ、ｃ１、ｃ２、ｄをそれぞれ
生成する。ここで、制御信号ａは、図に示されるよう
に、４倍、３倍および２倍昇圧の場合と同様である。ま
た、制御信号ｂは、常に「Ｈ」レベルの信号である。一
方、制御信号ｃ１は、制御信号ａと同じ信号である。さ
らに、制御信号ｃ２は、常に「Ｈ」レベルの信号であ
る。くわえて、制御信号ｄは、制御信号ａまたはｃ１を
反転させた信号である。<1 × Boost> Next, the operation when the boosting multiple of the boosting circuit 130 is 1 will be described. In this case, the boost control circuit 120 generates the control signals a, b, c1, c2, and d shown in the timing chart of FIG. Here, the control signal a is the same as in the case of quadruple, triple and double boosting as shown in the figure. The control signal b is always a signal at the “H” level. On the other hand, the control signal c1 is the same signal as the control signal a. Further, the control signal c2 is always a signal of "H" level. In addition, the control signal d is a signal obtained by inverting the control signal a or c1.

【００５１】さて、このような制御信号が昇圧回路１３
０に供給された場合に、図５ので示される期間におい
ては、すなわち、制御信号ａ、ｂが「Ｈ」レベルとな
り、制御信号ｄが「Ｌ」レベルである期間においては、
トランジスタＱ２、Ｑ４、Ｑ５、Ｑ６、Ｑ７がオンとな
る一方、他のトランジスタはすべてオフとなる。このた
め、入力電圧Ｖｉｎの供給ラインが出力ラインに接続さ
れるので、入力電圧Ｖｉｎがそのまま出力電圧Ｖｏｕｔ
となる。なお、この期間において、端子Ｃ２Ｌおよび端
子Ｃ２Ｈが短絡されるので、補助コンデンサＣ２は充電
されない。また、出力ラインに負荷が接続されている
と、出力コンデンサＣｏｕｔの放電が進行するので、出
力電圧Ｖｏｕｔは、トランジスタＱ５がオフしてからオ
ンするまでの期間において、Ｖｉｎから徐々に低下する
ことになる。Now, such a control signal is output from the booster circuit 13
When it is supplied to 0, in the period shown in FIG. 5, that is, in the period when the control signals a and b are at the “H” level and the control signal d is at the “L” level,
The transistors Q2, Q4, Q5, Q6, Q7 are turned on, while all other transistors are turned off. For this reason, the supply line of the input voltage Vin is connected to the output line, so that the input voltage Vin remains unchanged as the output voltage Vout.
Becomes Note that during this period, the terminal C2L and the terminal C2H are short-circuited, so that the auxiliary capacitor C2 is not charged. Further, when a load is connected to the output line, the discharge of the output capacitor Cout proceeds, so that the output voltage Vout gradually decreases from Vin during the period from when the transistor Q5 turns off to when it turns on. Become.

【００５２】このようにしての期間によって、入力電
圧Ｖｉｎがそのまま出力電圧Ｖｏｕｔとして出力される
こととなる。According to such a period, the input voltage Vin is output as it is as the output voltage Vout.

【００５３】＜４倍〜１倍の無段階昇圧＞このように、
本実施形態の昇圧回路では、まず、４倍、３倍、２倍、
１倍の昇圧が可能であるが、昇圧倍数についてはこれに
とどまらず、実際には、４倍から１倍までの間で無段階
で昇圧可能である。すなわち、昇圧制御回路１２０が、
異なる昇圧倍数の制御信号を時分割で供給し、その供給
期間の割合を制御することで、昇圧倍数を、当該異なる
倍数間の値に設定することが可能となる。<Stepless step-up of 4 times to 1 times>
In the booster circuit of the present embodiment, first, four times, three times, two times,
Although a single boost can be performed, the boost multiple is not limited to this, and in fact, it can be steplessly boosted between four and one. That is, the boost control circuit 120
By supplying control signals of different boosting factors in a time-division manner and controlling the ratio of the supply period, the boosting factor can be set to a value between the different multiples.

【００５４】例えば、４倍昇圧時の制御信号と、３倍昇
圧時の制御信号とを、それぞれ同じ期間だけ交互に供給
すれば、出力コンデンサＣｏｕｔによって平滑化される
出力電圧Ｖｏｕｔを、入力電圧Ｖｉｎの３．５倍とし
て、実質的に昇圧倍数を３．５倍とすることが可能とな
る。また、例えば、４倍昇圧時の制御信号を２５％の期
間で、３倍昇圧時の制御信号を７５％の期間で、それぞ
れ交互に供給すれば、実質的に昇圧倍数を３．２５倍と
することが可能となる。いずれの場合も、制御信号ａ、
ｂは共通であるので、制御信号ｃ１（ｃ２）と制御信号
ｄとを変化させるだけで良い。For example, if the control signal at the time of quadruple boosting and the control signal at the time of triple boosting are alternately supplied for the same period, the output voltage Vout smoothed by the output capacitor Cout is converted to the input voltage Vin. As 3.5 times, it is possible to substantially increase the step-up multiple to 3.5 times. Further, for example, if the control signal at the time of quadruple boosting is alternately supplied during the period of 25% and the control signal at the time of triple boosting is alternately supplied during the period of 75%, the multiple of the boosting voltage becomes substantially 3.25 times. It is possible to do. In each case, the control signals a,
Since b is common, it is only necessary to change the control signal c1 (c2) and the control signal d.

【００５５】ここで、本実施形態にあっては、上述のよ
うに、補助コンデンサＣ１、Ｃ２の接続を時分割で制御
して、４Ｖｉｎ、３Ｖｉｎ、２Ｖｉｎ、Ｖｉｎという各
電圧を得ているので、制御信号の供給期間の割合を制御
するということは、各電圧を得るのに必要な接続形態を
時分割で排他的に制御することにほかならない。Here, in the present embodiment, as described above, the connections of the auxiliary capacitors C1 and C2 are controlled in a time-division manner to obtain the respective voltages of 4 Vin, 3 Vin, 2 Vin, and Vin. Controlling the ratio of the control signal supply period is nothing other than exclusively controlling the connection form required to obtain each voltage in a time-division manner.

【００５６】また、昇圧倍数を４倍〜３倍の間に設定す
る場合、用いる制御信号については、４倍昇圧時の制御
信号と３倍昇圧時の制御信号との組み合わせのほか、４
倍昇圧時の制御信号と２倍または１倍昇圧時の制御信号
とを組み合わせても可能である。上述の３．５倍という
昇圧倍数を例にとって説明すれば、４倍昇圧時の制御信
号を７５％の期間で、２倍昇圧時の制御信号を２５％の
期間で、それぞれ交互に供給すれば良く、また、４倍昇
圧時の制御信号を８３．３％の期間で、１倍昇圧時の制
御信号を１６．７％の期間で、それぞれ交互に供給すれ
ば良い。When the step-up multiple is set between 4 times and 3 times, the control signals to be used are not only the combination of the control signal at the time of quadruple step-up and the control signal at the time of triple step-up, but also
It is also possible to combine a control signal for double boosting and a control signal for double or single boosting. Taking the above-described step-up multiple of 3.5 times as an example, if the control signal during quadruple step-up is alternately supplied during a period of 75% and the control signal during double step-up during a period of 25%, Further, the control signal at the time of quadruple boosting may be supplied alternately during the period of 83.3%, and the control signal at the time of quadruple boosting may be supplied alternately during the period of 16.7%.

【００５７】同様に、昇圧倍数を３倍〜２倍の間に設定
する場合、用いる制御信号については、３倍昇圧時の制
御信号と２倍昇圧時の制御信号との組み合わせのほか、
４倍昇圧時の制御信号と２倍または１倍昇圧時の制御信
号とを組み合わせや、さらに、３倍昇圧時の制御信号と
１倍昇圧時の制御信号とを組み合わせでも可能である。
同様に、昇圧倍数を２倍〜１倍の間に設定する場合、用
いる制御信号については、２倍昇圧時の制御信号と１倍
昇圧時の制御信号との組み合わせのほか、４倍または３
倍昇圧時の制御信号と１倍昇圧時の制御信号とを組み合
わせでも可能である。ただし、昇圧倍数差の大きな制御
信号同士を組み合わせると、出力コンデンサＣｏｕｔ
が、電位差の大きな電圧同士を平滑化することになるの
で、出力電圧のリプルが大きくなる点に留意すべきであ
る。Similarly, when the boosting multiple is set between 3 and 2 times, the control signals used are, in addition to the combination of the control signal at the time of triple boosting and the control signal at the time of double boosting,
It is also possible to combine a control signal at the time of quadruple boosting with a control signal at the time of double boosting or a single boosting, or a combination of a control signal at the time of triple boosting and a control signal at the time of single boosting.
Similarly, when the step-up factor is set between 2 and 1, the control signals to be used are, in addition to the combination of the control signal at the time of the step-up and the control signal at the time of the step-up, a quadruple or three-fold control signal.
The control signal at the time of double boosting and the control signal at the time of single boosting can be combined. However, when control signals having a large boost multiple difference are combined, the output capacitor Cout
However, it should be noted that the ripples of the output voltage increase because the voltages having large potential differences are smoothed.

【００５８】実際、このような制御は、出力電圧Ｖｏｕ
ｔが目標となる電圧Ｖｒｅｆよりも絶対値でみて大きい
のであれば、高倍昇圧時の制御信号の供給期間を低倍昇
圧時の制御信号の供給期間よりも短くし、反対に、出力
電圧Ｖｏｕｔが電圧Ｖｒｅｆよりも絶対値でみて小さい
のであれば、高倍昇圧時の制御信号の供給期間を低倍昇
圧時の制御信号の供給期間よりも長くするようにして行
われる。これにより、出力電圧Ｖｏｕｔは、電圧Ｖｒｅ
ｆで均衡して、ある一定の範囲に維持されることとな
る。Actually, such control is performed by using the output voltage Vou.
If t is greater in absolute value than the target voltage Vref, the supply period of the control signal at the time of high voltage boost is made shorter than the control signal supply period at the time of low voltage boost, and conversely, the output voltage Vout is If the absolute value is smaller than the voltage Vref, the supply period of the control signal at the time of the high voltage boost is made longer than the supply period of the control signal at the time of the low voltage boost. As a result, the output voltage Vout becomes the voltage Vre
f is maintained in a certain range.

【００５９】したがって、このような制御によれば、昇
圧回路自身によって出力電圧を一定化できるので、後段
に定電圧回路を設けなくて済む、という利点がある。さ
らに、入力電圧Ｖｉｎが、例えば、時間経過とともに低
下しても、出力電圧Ｖｏｕｔは、昇圧倍数を高めること
によってＶｉｎ〜４Ｖｉｎの間で一定化されるので、そ
の分、負荷の動作時間を拡大することが可能となる。Therefore, according to such control, since the output voltage can be made constant by the booster circuit itself, there is an advantage that it is not necessary to provide a constant voltage circuit in the subsequent stage. Furthermore, even if the input voltage Vin decreases with time, for example, the output voltage Vout is stabilized between Vin and 4Vin by increasing the step-up multiple, so that the operating time of the load is extended accordingly. It becomes possible.

【００６０】なお、ここでは、目標となる電圧Ｖｒｅｆ
と出力電圧Ｖｏｕｔと比較に応じて、各昇圧倍数時の制
御信号を時分割で供給し、その供給期間の割合を制御す
る、というフィードバック制御で出力電圧Ｖｏｕｔを一
定化したが、本発明は、これに限られない。例えば、昇
圧制御回路１２０は、入力電圧Ｖｉｎとの比較に応じ
て、各昇圧倍数時の制御信号を時分割で供給し、その供
給期間の割合を制御する、というフィードフォワード制
御で出力電圧Ｖｏｕｔを一定化する構成として良い。Here, the target voltage Vref
In accordance with the comparison between the output voltage Vout and the output voltage Vout, the output voltage Vout is made constant by feedback control of supplying a control signal at each step-up multiple in a time-division manner and controlling the ratio of the supply period. Not limited to this. For example, the boost control circuit 120 supplies a control signal at each boost multiple in a time-sharing manner in accordance with a comparison with the input voltage Vin, and controls the output voltage Vout by feedforward control of controlling the ratio of the supply period. The configuration may be fixed.

【００６１】＜第２実施形態＞次に、本発明の第２実施
形態にかかる昇圧回路について説明する。上述した第１
実施形態では昇圧倍数を４倍〜１倍としたものであった
が、本実施形態では、１６倍としたものである。図１０
は、本実施形態にかかる昇圧回路１３２の構成を示す回
路図である。この図に示される昇圧回路１３２は、図１
における昇圧回路１３０を置換して、電源回路１００と
して適用されるものであり、図に示されるように、この
昇圧回路１３２は、第１実施形態にかかる昇圧回路１３
０を基本回路として、補助コンデンサＣ３、Ｃ４を付加
したものであり、詳細には次の通りである。<Second Embodiment> Next, a booster circuit according to a second embodiment of the present invention will be described. The first mentioned above
In the embodiment, the boosting factor is set to 4 times to 1 time, but in the present embodiment, it is set to 16 times. FIG.
FIG. 3 is a circuit diagram illustrating a configuration of a booster circuit 132 according to the present embodiment. The booster circuit 132 shown in FIG.
Is applied as the power supply circuit 100 by replacing the booster circuit 130 in FIG. 1. As shown in the figure, the booster circuit 132 is a booster circuit 13 according to the first embodiment.
0 is a basic circuit and auxiliary capacitors C3 and C4 are added. The details are as follows.

【００６２】すなわち、補助コンデンサＣ２の端子Ｃ２
Ｈは、第１に、制御信号ｆをゲート信号とするｐチャネ
ル型トランジスタＱ１０を介して、補助コンデンサＣ３
の一方の端子Ｃ３Ｌと、さらに、制御信号ｅをゲート信
号とするｎチャネル型トランジスタＱ１１を介した接地
ラインとに接続され、第２に、制御信号ｅをゲート信号
とするｎチャネル型トランジスタＱ９を介して、補助コ
ンデンサＣ２の他方の端子Ｃ３Ｈに接続されている。That is, the terminal C2 of the auxiliary capacitor C2
H is first supplied to the auxiliary capacitor C3 via the p-channel transistor Q10 using the control signal f as a gate signal.
And a second terminal C3L connected to a ground line via an n-channel transistor Q11 using the control signal e as a gate signal, and secondly, an n-channel transistor Q9 using the control signal e as a gate signal. The capacitor C2 is connected to the other terminal C3H of the auxiliary capacitor C2.

【００６３】さらに、補助コンデンサＣ３の端子Ｃ３Ｈ
は、第１に、制御信号ｇをゲート信号とするｐチャネル
型トランジスタＱ１４を介して、補助コンデンサＣ４の
一方の端子Ｃ４Ｌと、さらに、制御信号ｈ２をゲート信
号とするｎチャネル型トランジスタＱ１５を介した接地
ラインとに接続され、第２に、制御信号ｈ１をゲート信
号とするｎチャネル型トランジスタＱ１３を介して、補
助コンデンサＣ４の他方の端子Ｃ４Ｈと、さらに、制御
信号ｇをゲート信号とするｐチャネル型トランジスタＱ
１２を介した出力電圧Ｖｏｕｔの出力ラインとに接続さ
れている。そして、出力コンデンサＣｏｕｔは、第１実
施形態と同様に、出力電圧Ｖｏｕｔを平滑化するため
に、当該出力ラインおよび接地ラインの間に並列に接続
されている。Further, the terminal C3H of the auxiliary capacitor C3
First, via a p-channel transistor Q14 using the control signal g as a gate signal, one terminal C4L of the auxiliary capacitor C4, and further via an n-channel transistor Q15 using the control signal h2 as a gate signal. Secondly, the other terminal C4H of the auxiliary capacitor C4 through an n-channel transistor Q13 using the control signal h1 as a gate signal, and further, a p signal using the control signal g as a gate signal. Channel type transistor Q
12 is connected to the output line of the output voltage Vout via the output line 12. The output capacitor Cout is connected in parallel between the output line and the ground line in order to smooth the output voltage Vout, as in the first embodiment.

【００６４】このような構成において１６倍の昇圧を行
う場合、昇圧制御回路１２０は、次の〜の期間に分
けて制御信号を供給して、昇圧回路１３０における各ト
ランジスタＱ２〜Ｑ１５のスイッチングを制御する。When boosting 16 times in such a configuration, the boosting control circuit 120 supplies a control signal in the following periods to control the switching of the transistors Q2 to Q15 in the boosting circuit 130. I do.

【００６５】すなわち、第１に、図１１ので示される
ように、昇圧制御回路１２０は、端子Ｃ１Ｈを入力電圧
Ｖｉｎの供給ラインに接続するとともに、端子Ｃ１Ｌを
接地ラインに接続する。これにより、補助コンデンサＣ
１はＶｉｎで充電される。That is, first, as shown in FIG. 11, the boost control circuit 120 connects the terminal C1H to the supply line of the input voltage Vin, and connects the terminal C1L to the ground line. Thereby, the auxiliary capacitor C
1 is charged with Vin.

【００６６】第２に、同図ので示されるように、昇圧
制御回路１２０は、端子Ｃ１Ｌを入力電圧Ｖｉｎの供給
ラインに接続し、端子Ｃ１Ｈを端子Ｃ２Ｈに接続し、さ
らに、端子Ｃ２Ｌを接地ラインに接続する。これによ
り、端子Ｃ１Ｈの電位は、入力電圧Ｖｉｎを補助コンデ
ンサＣ１の出力電圧Ｖｉｎだけ高位側にオフセットした
２Ｖｉｎとなる一方、補助コンデンサＣ２は２Ｖｉｎで
充電される。Second, as shown in FIG. 7, the boost control circuit 120 connects the terminal C1L to the supply line of the input voltage Vin, connects the terminal C1H to the terminal C2H, and further connects the terminal C2L to the ground line. Connect to As a result, the potential of the terminal C1H becomes 2 Vin, which is the input voltage Vin offset to the higher side by the output voltage Vin of the auxiliary capacitor C1, while the auxiliary capacitor C2 is charged at 2 Vin.

【００６７】第３に、同図ので示されるように、昇圧
制御回路１２０は、端子Ｃ１Ｌを入力電圧Ｖｉｎの供給
ラインに接続した状態で、端子Ｃ１Ｈを端子Ｃ２Ｌに接
続し、端子Ｃ２Ｈを端子Ｃ３Ｈに接続し、さらに、端子
Ｃ３Ｌを接地ラインに接続する。これにより、端子Ｃ２
Ｈの電位は、端子Ｃ１Ｈ（Ｃ２Ｌ）の電位２Ｖｉｎを補
助コンデンサＣ２の出力電圧２Ｖｉｎだけ高位側にオフ
セットした４Ｖｉｎとなる一方、補助コンデンサＣ３は
４Ｖｉｎで充電される。Third, as shown by, the boost control circuit 120 connects the terminal C1H to the terminal C2L and connects the terminal C2H to the terminal C3H with the terminal C1L connected to the supply line of the input voltage Vin. And the terminal C3L is connected to a ground line. Thereby, the terminal C2
The potential of H becomes 4Vin which is higher than the potential 2Vin of the terminal C1H (C2L) by the output voltage 2Vin of the auxiliary capacitor C2, while the auxiliary capacitor C3 is charged with 4Vin.

【００６８】第４に、同図ので示されるように、昇圧
制御回路１２０は、端子Ｃ１Ｌを入力電圧Ｖｉｎの供給
ラインに接続し、端子Ｃ１Ｈを端子Ｃ２Ｌに接続した状
態で、端子Ｃ２Ｈを端子Ｃ３Ｌに接続し、端子Ｃ３Ｈを
端子Ｃ４Ｈに接続し、さらに、端子Ｃ４Ｌを接地ライン
に接続する。これにより、端子Ｃ３Ｈの電位は、端子Ｃ
２Ｈ（Ｃ３Ｌ）の電位４Ｖｉｎを補助コンデンサＣ３の
出力電圧４Ｖｉｎだけ高位側にオフセットした８Ｖｉｎ
となる一方、補助コンデンサＣ４は８Ｖｉｎで充電され
る。Fourth, as shown in FIG. 9, the boosting control circuit 120 connects the terminal C2H to the terminal C3L while the terminal C1L is connected to the supply line of the input voltage Vin, the terminal C1H is connected to the terminal C2L. , The terminal C3H is connected to the terminal C4H, and the terminal C4L is connected to the ground line. As a result, the potential of the terminal C3H becomes
8 Vin in which the potential 4 Vin of 2H (C3L) is offset to the higher side by the output voltage 4 Vin of the auxiliary capacitor C3
On the other hand, the auxiliary capacitor C4 is charged at 8 Vin.

【００６９】第５に、同図ので示されるように、昇圧
制御回路１２０は、端子Ｃ１Ｌを入力電圧Ｖｉｎの供給
ラインに接続し、端子Ｃ１Ｈを端子Ｃ２Ｌに接続し、さ
らに、端子Ｃ２Ｈを端子Ｃ３Ｌに接続した状態で、端子
Ｃ３Ｈを端子Ｃ４Ｌに接続し、端子Ｃ４Ｈを出力電圧Ｖ
ｏｕｔの出力ラインに接続する。これにより、出力ライ
ンの電位は、端子Ｃ３Ｈ（Ｃ４Ｌ）の電位８Ｖｉｎを補
助コンデンサＣ４の出力電圧８Ｖｉｎだけ高位側にオフ
セットした１６Ｖｉｎとなる。このようして、４個の補
助コンデンサＣ１〜Ｃ４によって１６倍の昇圧が可能と
なる。Fifth, as shown in FIG. 9, the boost control circuit 120 connects the terminal C1L to the supply line of the input voltage Vin, connects the terminal C1H to the terminal C2L, and further connects the terminal C2H to the terminal C3L. , The terminal C3H is connected to the terminal C4L, and the terminal C4H is connected to the output voltage V.
Connect to the output line of out. Thus, the potential of the output line becomes 16 Vin, which is higher than the potential 8 Vin of the terminal C3H (C4L) by the output voltage 8Vin of the auxiliary capacitor C4. In this way, a 16-fold boost can be achieved by the four auxiliary capacitors C1 to C4.

【００７０】さて、本実施形態では、第１実施形態の発
展として、補助コンデンサＣ１〜Ｃ４をそれぞれ次のよ
うな電位で充電させることが可能である。In this embodiment, as a development of the first embodiment, the auxiliary capacitors C1 to C4 can be charged at the following potentials.

【００７１】すなわち、補助コンデンサＣ１については
Ｖｉｎで、補助コンデンサＣ２についてはＶｉｎまたは
２Ｖｉｎで、補助コンデンサＣ３についてはＶｉｎ、２
Ｖｉｎ、３Ｖｉｎまたは４Ｖｉｎで、それぞれ充電させ
ることができ、さらに、補助コンデンサＣ４について
は、０、Ｖｉｎ、２Ｖｉｎ、……、７Ｖｉｎまたは８Ｖ
ｉｎで充電させることができる。したがって、入力電圧
Ｖｉｎが供給される供給ラインを、補助コンデンサＣ１
〜Ｃ４を適宜組み合わせた出力電圧でオフセットするこ
とによって、Ｖｉｎ、２Ｖｉｎ、３Ｖｉｎ、……、１６
Ｖｉｎの出力電圧Ｖｏｕｔを得ることができる。That is, the auxiliary capacitor C1 is at Vin, the auxiliary capacitor C2 is at Vin or 2 Vin, and the auxiliary capacitor C3 is at Vin, 2Vin.
Vin, 3 Vin or 4 Vin, respectively, and the auxiliary capacitor C4 can be charged at 0, Vin, 2 Vin,..., 7 Vin or 8 V
In can be charged. Therefore, the supply line to which the input voltage Vin is supplied is connected to the auxiliary capacitor C1.
, C4,..., 16 by offsetting with an output voltage appropriately combined.
An output voltage Vout of Vin can be obtained.

【００７２】くわえて、昇圧制御回路１２０が、各昇圧
倍数を規定する制御信号を時分割で供給し、その供給期
間の割合を制御することによって、昇圧倍数を１６倍〜
１倍の間で無段階で制御することが可能となるととも
に、出力電圧Ｖｏｕｔと目標となる電圧Ｖｒｅｆとの比
較結果にしたがって供給期間の割合を制御することによ
って、出力電圧Ｖｏｕｔを、１６Ｖｉｎ〜Ｖｉｎの間で
一定化させることも可能となる。In addition, the boost control circuit 120 supplies a control signal defining each boost multiple in a time-division manner and controls the ratio of the supply period, thereby increasing the boost multiple from 16 times to
The output voltage Vout can be controlled between 16 Vin to Vin by controlling the ratio of the supply period in accordance with the result of comparison between the output voltage Vout and the target voltage Vref. It is also possible to make it constant between.

【００７３】さらに、本発明にあっては、第１および第
２実施形態を拡張することによって、すなわち、同様に
補助コンデンサを追加構成することによって、３２倍、
６４倍、……、２n倍で入力電圧Ｖｉｎを昇圧すること
が可能となる。この際、昇圧に必要な補助コンデンサの
個数はｎ個で済むので、構成の簡易化を図ることが可能
となる。さらに、昇圧倍数を２n倍〜１倍で無段階で、
さらに、この間の電圧で出力電圧Ｖｏｕｔを一定化する
ことも可能となる。Further, in the present invention, by expanding the first and second embodiments, that is, by adding an auxiliary capacitor in the same manner, a 32 times increase
The input voltage Vin can be boosted 64 times,..., 2 n times. In this case, since the number of auxiliary capacitors required for boosting is n, the configuration can be simplified. Furthermore, the step-up factor is 2n times to 1 times and is stepless,
Further, it becomes possible to stabilize the output voltage Vout with the voltage during this period.

【００７４】また、上述した第１および第２実施形態に
あっては、充電を行うとともに、オフセットする構成に
おいて、補助コンデンサを用いたが、本発明にあって
は、これに限られることがなく、例えば、二次電池を用
いても良い。In the first and second embodiments described above, the auxiliary capacitor is used in the configuration for performing the charging and offsetting. However, the present invention is not limited to this. For example, a secondary battery may be used.

【００７５】さらに、第１および第２実施形態にあって
は、入力電圧Ｖｉｎが基準電位に対して正側とし、オフ
セットの方向を同じく正極側とした正電源の場合につい
て説明したが、これに限られず、入力電圧を基準電位に
対して負側とし、オフセットの方向を負側とした負電源
の場合にも適用可能である。Further, in the first and second embodiments, the description has been given of the case of the positive power supply in which the input voltage Vin is on the positive side with respect to the reference potential and the direction of the offset is also on the positive side. The present invention is not limited thereto, and the present invention is also applicable to a negative power supply in which the input voltage is set to the negative side with respect to the reference potential and the direction of the offset is set to the negative side.

【００７６】くわえて、第１および第２実施形態にあっ
ては、補助コンデンサの接続や切り替えをトランジスタ
で行う構成としたが、アナログスイッチやトランスミッ
ションゲートなどの各種スイッチで行う構成としても良
い。In addition, in the first and second embodiments, the connection and switching of the auxiliary capacitor are performed by the transistor, but may be performed by various switches such as an analog switch and a transmission gate.

【００７７】＜電源回路を用いた電子機器＞次に、第１
実施形態の昇圧回路１３０や第２実施形態の昇圧回路１
３２、さらに、これらを拡張した昇圧回路は、例えば、
液晶表示装置の各部に電源を供給する電源回路として適
用することが可能である。図１２は、この液晶表示装置
の電気的構成を示したブロック図である。この図に示さ
れるように、液晶表示パネル２００では、ｉ本のデータ
線X1〜Xiとj本の走査線Y1〜Yjとの各交点において液晶
素子２０２が形成されており、各液晶素子２０２は、液
晶表示要素（液晶層）２０４と薄膜ダイオード（Thin F
ilm Diode：以下、「ＴＦＤ」と称する）素子２０６と
が直列に接続された構成となっている。<Electronic Equipment Using Power Supply Circuit>
The booster circuit 130 of the embodiment and the booster circuit 1 of the second embodiment
32, and a booster circuit obtained by expanding these, for example,
The present invention can be applied as a power supply circuit for supplying power to each part of the liquid crystal display device. FIG. 12 is a block diagram showing an electrical configuration of the liquid crystal display device. As shown in this figure, in the liquid crystal display panel 200, a liquid crystal element 202 is formed at each intersection of i data lines X1 to Xi and j scanning lines Y1 to Yj. , Liquid crystal display element (liquid crystal layer) 204 and thin film diode (Thin F)
ilm Diode (hereinafter referred to as “TFD”) element 206 is connected in series.

【００７８】そして、各走査線Y1〜Yjは走査信号駆動回
路２１０によって、また、各データ線X1〜Xiはデータ信
号駆動回路２２０によって、それぞれ駆動される。さら
に、走査信号駆動回路２１０およびデータ信号駆動回路
２２０は、駆動制御回路２３０によって制御される。な
お、この図では、ＴＦＤ素子２０６が走査線の側に接続
され、液晶層２０４がデータ線の側に接続されている
が、これとは逆に、ＴＦＤ素子２０６をデータ線の側
に、液晶層２０４を走査線の側に設ける構成でもよい。Each of the scanning lines Y1 to Yj is driven by a scanning signal driving circuit 210, and each of the data lines X1 to Xi is driven by a data signal driving circuit 220. Further, the scan signal drive circuit 210 and the data signal drive circuit 220 are controlled by the drive control circuit 230. In this figure, the TFD element 206 is connected to the scanning line side and the liquid crystal layer 204 is connected to the data line side. Conversely, the TFD element 206 is connected to the data line side and the liquid crystal layer 204 is connected to the liquid crystal layer. A structure in which the layer 204 is provided on the scanning line side may be employed.

【００７９】さて、電源回路１００は、走査信号駆動回
路２１０で用いられる各種選択電圧や、データ信号駆動
回路２２０で用いられるデータ信号の電圧、駆動制御回
路２３０で用いられる電圧などの各種出力電圧を、入力
電圧Ｖｉｎの昇圧倍数を制御して出力するものであり、
上述した昇圧回路１３０を適用したものである。The power supply circuit 100 outputs various output voltages such as various selection voltages used in the scanning signal drive circuit 210, data signal voltages used in the data signal drive circuit 220, and voltages used in the drive control circuit 230. , And controls and outputs a multiple of the input voltage Vin.
This is an application of the booster circuit 130 described above.

【００８０】このような電源回路１００を用いると、オ
ンさせる画素が増加するなどして、負荷が大きくなる場
合であっても、出力電圧が一定の範囲内での変動に抑え
られるので、表示品質の低下が防止されることとなる。
さらに、入力電圧Ｖｉｎが時間とともに低下しても、出
力電圧は、一定の範囲内での変動に抑えられるので、動
作時間の長期化も図られる。When such a power supply circuit 100 is used, the output voltage can be kept within a certain range even if the load increases due to an increase in the number of pixels to be turned on. Is prevented from decreasing.
Furthermore, even if the input voltage Vin decreases with time, the output voltage is suppressed to a fluctuation within a certain range, so that the operation time can be prolonged.

【００８１】なお、液晶表示装置としては、ＴＦＴ（Th
in Film Transistor：薄膜トランジスタ）を用いたアク
ティブマトリクス方式や、ＴＦＤやＴＦＴなどのスイッ
チング素子を用いないパッシブマトリクス方式など種々
のものを採用できる。さらに、液晶表示装置に限られ
ず、ＥＬ（electroluminescence）層を被覆した絶縁層
に行電極・列電極に形成したＥＬ表示装置の電源回路に
も適用可能である。さらに、表示装置に限られず、プロ
ジェクタや、パーソナルコンピュータ、ページャ、液晶
テレビや、ビューファインダ型、モニタ直視型のビデオ
テープレコーダ、カーナビゲーション装置、電子手帳、
電卓、ワードプロセッサ、ワークステーション、携帯電
話、テレビ電話、POS端末、タッチパネルを備えた装置
等などが電子機器に適用可能である。Incidentally, as the liquid crystal display device, a TFT (Th
Various types can be adopted, such as an active matrix system using a thin film transistor (TFT) or a passive matrix system not using a switching element such as a TFD or a TFT. Further, the present invention is not limited to a liquid crystal display device, and can be applied to a power supply circuit of an EL display device in which row electrodes and column electrodes are formed on an insulating layer covering an EL (electroluminescence) layer. Further, not limited to display devices, projectors, personal computers, pagers, liquid crystal televisions, viewfinder type, monitor direct view type video tape recorder, car navigation device, electronic organizer,
Calculators, word processors, workstations, mobile phones, videophones, POS terminals, devices with touch panels, and the like are applicable to electronic devices.

【００８２】[0082]

【発明の効果】以上説明したように本発明によれば、２
n倍に昇圧するのに必要な蓄電素子がｎ個で済むので、
構成の簡易化が図られるとともに、昇圧倍数を比較的自
由に制御することが可能となる。As described above, according to the present invention, 2
Since only n storage elements are required to boost the voltage n times,
The configuration can be simplified, and the multiple of boosting can be controlled relatively freely.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の第１実施形態にかかる昇圧回路を適
用した電源回路の構成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a power supply circuit to which a booster circuit according to a first embodiment of the present invention is applied.

【図２】 同昇圧回路の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of the booster circuit.

【図３】 同昇圧回路において、４倍昇圧時における制
御信号を示すタイミングチャートである。FIG. 3 is a timing chart showing a control signal when quadruple boosting is performed in the boosting circuit.

【図４】 同昇圧回路における４倍昇圧時の動作説明図
である。FIG. 4 is an explanatory diagram of an operation at the time of quadruple boosting in the booster circuit.

【図５】 同昇圧回路において、３倍昇圧時における制
御信号を示すタイミングチャートである。FIG. 5 is a timing chart showing a control signal at the time of triple boosting in the booster circuit.

【図６】 同昇圧回路における３倍昇圧時の動作説明図
である。FIG. 6 is an explanatory diagram of an operation at the time of triple boosting in the boosting circuit.

【図７】 同昇圧回路において、２倍昇圧時における制
御信号を示すタイミングチャートである。FIG. 7 is a timing chart showing a control signal at the time of double boosting in the booster circuit.

【図８】 同昇圧回路における２倍昇圧時の動作説明図
である。FIG. 8 is an operation explanatory diagram at the time of double boosting in the boosting circuit.

【図９】 同昇圧回路において、等倍昇圧時における制
御信号を示すタイミングチャートである。FIG. 9 is a timing chart showing a control signal in the same boosting circuit at the time of unity boosting.

【図１０】 本発明の第２実施形態にかかる昇圧回路の
構成を示す回路図である。FIG. 10 is a circuit diagram illustrating a configuration of a booster circuit according to a second embodiment of the present invention.

【図１１】 同昇圧回路における１６倍昇圧時の動作説
明図である。FIG. 11 is an explanatory diagram of an operation at the time of 16-fold boosting in the boosting circuit.

【図１２】 実施形態にかかる昇圧回路を電源回路とし
て適用した液晶表示装置の電気的構成を示すブロック図
である。FIG. 12 is a block diagram illustrating an electrical configuration of a liquid crystal display device to which the booster circuit according to the embodiment is applied as a power supply circuit.

【図１３】 従来の昇圧回路の構成を示す回路図であ
る。FIG. 13 is a circuit diagram showing a configuration of a conventional booster circuit.

【図１４】 同昇圧回路において、４倍昇圧時における
制御信号を示すタイミングチャートである。FIG. 14 is a timing chart showing a control signal when quadruple boosting is performed in the boosting circuit.

【図１５】 同昇圧回路において４倍昇圧時の動作説明
図である。FIG. 15 is an explanatory diagram of an operation at the time of quadruple boosting in the boosting circuit.

【図１６】 従来の昇圧回路における１６倍昇圧時の動
作説明図である。FIG. 16 is an explanatory diagram of an operation at the time of 16-fold boosting in a conventional boosting circuit.

【符号の説明】[Explanation of symbols]

１００……電源回路 １１０……電圧検出回路 １２０……昇圧制御回路 Ｃ１〜Ｃ４……補助コンデンサ Ｃｏｕｔ……出力コンデンサ Ｑ２〜Ｑ１５……トランジスタ 100 power supply circuit 110 voltage detection circuit 120 boost control circuit C1-C4 auxiliary capacitor Cout output capacitor Q2-Q15 transistor

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】 第１の蓄電素子における一方の端子を、
所定の電位を有する第１のラインに接続するとともに、
前記第１の蓄電素子における他方の端子を、前記第１の
ラインとは異なる電位を有する第２のラインに接続する
第１の接続手段と、 第２の蓄電素子における一方の端子を前記第１のライン
に接続するとともに、前記第１の蓄電素子における一方
の端子を前記第２のラインに切り替え、かつ、前記第１
の蓄電素子における他方の端子を前記第２の蓄電素子に
おける他方の端子に切り替えて接続する第２の接続手段
と、 前記第２の蓄電素子における一方の端子を前記第１の蓄
電素子における他方の端子に切り替えるとともに、前記
第２の蓄電素子における他方の端子を出力ラインに切り
替えて接続する第３の接続手段とを具備することを特徴
とする昇圧回路。A first terminal of the first power storage element,
Connected to a first line having a predetermined potential,
First connection means for connecting the other terminal of the first power storage element to a second line having a different potential from the first line; and connecting one terminal of the second power storage element to the first line. And one terminal of the first power storage element is switched to the second line, and the first power storage element is connected to the second line.
Second connection means for switching and connecting the other terminal of the second storage element to the other terminal of the second storage element; and connecting one terminal of the second storage element to the other terminal of the first storage element. And a third connection means for switching the other terminal of the second power storage element to an output line and connecting the output terminal to the output line. 【請求項２】 前記第２の蓄電素子における一方の端子
を前記第１のラインに接続するとともに、他方の端子を
前記第２のラインに接続する第４の接続手段と、 前記第２の接続手段による前記第２の蓄電素子の接続
と、前記第４の接続手段による前記第２の蓄電素子の接
続とを排他的に制御する制御手段とを備えることを特徴
とする請求項１記載の昇圧回路。2. Fourth connection means for connecting one terminal of the second power storage element to the first line and connecting the other terminal to the second line, and the second connection The booster according to claim 1, further comprising control means for exclusively controlling connection of the second power storage element by means and connection of the second power storage element by the fourth connection means. circuit. 【請求項３】 前記制御手段は、 前記第２のラインの電位または前記出力ラインに基づく
電位が所定の値より絶対値でみて小さい場合に、前記第
２の接続手段による前記第２の蓄電素子の接続期間を、
前記第４の接続手段による前記第２の蓄電素子の接続期
間よりも長くなるように制御することを特徴とする請求
項２記載の昇圧回路。3. The storage device according to claim 2, wherein the control unit is configured to control the second storage element by the second connection unit when the potential of the second line or the potential based on the output line is smaller than a predetermined value in absolute value. Connection period,
3. The booster circuit according to claim 2, wherein the control is performed so as to be longer than a connection period of the second power storage element by the fourth connection unit. 【請求項４】 前記第１の蓄電素子における一方の端子
が前記第２のラインに接続された状態で、前記第１の蓄
電素子における他方の端子を前記出力ラインに接続する
第５の接続手段と、 前記第２または第４の接続手段による前記第２の蓄電素
子の接続と、前記第５の接続手段による接続とを排他的
に制御する制御手段とを備えることを特徴とする請求項
１または２記載の昇圧回路。4. A fifth connection means for connecting the other terminal of the first power storage element to the output line while one terminal of the first power storage element is connected to the second line. And control means for exclusively controlling connection of the second power storage element by the second or fourth connection means and connection by the fifth connection means. Or the booster circuit according to 2. 【請求項５】 前記制御手段は、 前記第２のラインの電位または前記出力ラインに基づく
電位が所定の値より絶対値でみて小さい場合に、前記第
２または第４の接続手段による前記第２の蓄電素子の接
続期間を、前記第５の接続手段の接続期間よりも長くな
るように制御することを特徴とする請求項４記載の昇圧
回路。5. The control unit according to claim 2, wherein the potential of the second line or the potential based on the output line is smaller than a predetermined value in absolute value. 5. The step-up circuit according to claim 4, wherein the connection period of the storage element is controlled to be longer than the connection period of the fifth connection means. 【請求項６】 前記第２のラインを前記出力ラインに接
続する第６の接続手段と、 前記第２または第４の接続手段による前記第２の蓄電素
子の接続あるいは前記第５の接続手段による接続と、前
記第６の接続手段による接続とを排他的に制御する制御
手段とを備えることを特徴とする請求項１、２または４
記載の昇圧回路。6. A connection means for connecting the second line to the output line, and a connection of the second power storage element by the second or fourth connection means or a connection by the fifth connection means. 5. The apparatus according to claim 1, further comprising control means for exclusively controlling the connection and the connection by the sixth connection means.
The booster circuit as described. 【請求項７】 前記制御手段は、 前記第２のラインの電位または前記出力ラインに基づく
電位が所定の値より絶対値でみて小さい場合に、前記第
２または第４の接続手段による前記第２の蓄電素子の接
続期間あるいは前記第５の接続手段による接続期間を、
前記第６の接続手段の接続期間よりも長くなるように制
御することを特徴とする請求項６記載の昇圧回路。7. The control unit according to claim 2, wherein the potential of the second line or the potential based on the output line is smaller than a predetermined value in absolute value. The connection period of the storage element or the connection period by the fifth connection means,
7. The booster circuit according to claim 6, wherein control is performed so as to be longer than a connection period of said sixth connection means. 【請求項８】 少なくともｎ個（ｎは３以上の整数）の
蓄電素子を備える昇圧回路であって、 第１の蓄電素子における一方の端子を、所定の電位を有
する第１のラインに接続するとともに、前記第１の蓄電
素子における他方の端子を、前記第１のラインとは異な
る電位を有する第２のラインに接続する第１の接続手段
と、 第２の蓄電素子における一方の端子を前記第１のライン
に接続するとともに、前記第１の蓄電素子における一方
の端子を前記第２のラインに切り替え、かつ、前記第１
の蓄電素子における他方の端子を前記第２の蓄電素子に
おける他方の端子に切り替えて接続する第２の接続手段
と、 第ｍ（ｍは、３≦ｍ≦ｎを満たす整数）の蓄電素子にお
ける一方の端子を前記第１のラインに接続するととも
に、前記第（ｍ−１）の蓄電素子における一方の端子を
前記第（ｍ−２）の蓄電素子における他方の端子に切り
替え、かつ、前記第（ｍ−１）の蓄電素子における他方
の端子を前記第ｍの蓄電素子における他方の端子に切り
替えて接続する第３から第ｎまでの接続手段と、 第ｎの蓄電素子における一方の端子を第（ｎ−１）の蓄
電素子における他方の端子に切り替えるとともに、前記
第ｎの蓄電素子における他方の端子を出力ラインに切り
替えて接続する第（ｎ＋１）の接続手段とを具備するこ
とを特徴とする昇圧回路。8. A step-up circuit including at least n (n is an integer of 3 or more) storage elements, wherein one terminal of the first storage element is connected to a first line having a predetermined potential. First connection means for connecting the other terminal of the first power storage element to a second line having a different potential from the first line; and connecting one terminal of the second power storage element to the second line. Connected to a first line, and switched one terminal of the first power storage element to the second line;
A second connection means for switching and connecting the other terminal of the second storage device to the other terminal of the second storage device; and one of the m-th (m is an integer satisfying 3 ≦ m ≦ n) one of the storage devices Is connected to the first line, one terminal of the (m-1) th power storage element is switched to the other terminal of the (m-2) th power storage element, and the ( (m-1) The third to n-th connection means for switching and connecting the other terminal of the storage element to the other terminal of the m-th storage element, and connecting one terminal of the n-th storage element to the ( (n + 1) th connection means for switching to the other terminal of the (n-1) -th power storage element and switching and connecting the other terminal of the n-th power storage element to an output line. Road. 【請求項９】 第１の蓄電素子における一方の端子を、
所定の電位を有する第１のラインに接続するとともに、
前記第１の蓄電素子における他方の端子を、前記第１の
ラインとは異なる電位を有する第２のラインに接続する
第１の過程と、 第２の蓄電素子における一方の端子を前記第１のライン
に接続するとともに、前記第１の蓄電素子における一方
の端子を前記第２のラインに切り替え、かつ、前記第１
の蓄電素子における他方の端子を前記第２の蓄電素子に
おける他方の端子に切り替えて接続する第２の過程と、 前記第２の蓄電素子における一方の端子を前記第１の蓄
電素子における他方の端子に切り替えるとともに、前記
第２の蓄電素子における他方の端子を出力ラインに切り
替えて接続する第３の過程とを備えることを特徴とする
昇圧方法。9. One terminal of the first storage element is
Connected to a first line having a predetermined potential,
A first step of connecting the other terminal of the first power storage element to a second line having a different potential from the first line; and connecting one terminal of the second power storage element to the first line. Connected to a second line, and switching one terminal of the first power storage element to the second line;
A second step of switching and connecting the other terminal of the second storage element to the other terminal of the second storage element; and connecting one terminal of the second storage element to the other terminal of the first storage element. And a third step of switching the other terminal of the second storage element to an output line and connecting the output line to the output line. 【請求項１０】 少なくともｎ個（ｎは３以上の整数）
の蓄電素子を備え、 第１の蓄電素子における一方の端子を、所定の電位を有
する第１のラインに接続するとともに、前記第１の蓄電
素子における他方の端子を、前記第１のラインとは異な
る電位を有する第２のラインに接続する第１の過程と、 第２の蓄電素子における一方の端子を前記第１のライン
に接続するとともに、前記第１の蓄電素子における一方
の端子を前記第２のラインに切り替え、かつ、前記第１
の蓄電素子における他方の端子を前記第２の蓄電素子に
おける他方の端子に切り替えて接続する第２の過程と、 第ｍ（ｍは、３≦ｍ≦ｎを満たす整数）の蓄電素子にお
ける一方の端子を前記第１のラインに接続するととも
に、前記第（ｍ−１）の蓄電素子における一方の端子を
前記第（ｍ−２）の蓄電素子における他方の端子に切り
替え、かつ、前記第（ｍ−１）の蓄電素子における他方
の端子を前記第ｍの蓄電素子における他方の端子に切り
替えて接続する第３から第ｎまでの過程と、 第ｎの蓄電素子における一方の端子を第（ｎ−１）の蓄
電素子における他方の端子に切り替えるとともに、前記
第ｎの蓄電素子における他方の端子を出力ラインに切り
替えて接続する第（ｎ＋１）の過程とを備えることを特
徴とする昇圧方法。10. At least n (n is an integer of 3 or more)
The one terminal of the first power storage element is connected to a first line having a predetermined potential, and the other terminal of the first power storage element is connected to the first line. A first step of connecting to a second line having a different potential; connecting one terminal of a second power storage element to the first line; and connecting one terminal of the first power storage element to the first power storage element. 2 and the first line
A second step of switching and connecting the other terminal of the second storage element to the other terminal of the second storage element, and one of the m-th (m is an integer satisfying 3 ≦ m ≦ n) one of the storage elements A terminal is connected to the first line, and one terminal of the (m-1) th power storage element is switched to the other terminal of the (m-2) th power storage element; -1) the third to n-th steps of switching and connecting the other terminal of the storage element to the other terminal of the m-th storage element, and connecting one terminal of the n-th storage element to the (n- (1) a (n + 1) th step of switching the other terminal of the power storage element to the other terminal and switching the other terminal of the n-th power storage element to an output line for connection. 【請求項１１】 第１の蓄電素子における一方の端子
を、所定の電位を有する第１のラインに接続するととも
に、前記第１の蓄電素子における他方の端子を、前記第
１のラインとは異なる電位を有する第２のラインに接続
する第１の接続手段と、 第２の蓄電素子における一方の端子を前記第１のライン
に接続するとともに、前記第１の蓄電素子における一方
の端子を前記第２のラインに切り替え、かつ、前記第１
の蓄電素子における他方の端子を前記第２の蓄電素子に
おける他方の端子に切り替えて接続する第２の接続手段
と、 前記第２の蓄電素子における一方の端子を前記第１の蓄
電素子における他方の端子に切り替えるとともに、前記
第２の蓄電素子における他方の端子を出力ラインに切り
替えて接続する第３の接続手段とを具備し、前記出力ラ
インに基づく電位を電源として用いたことを特徴とする
電子機器。11. One terminal of a first power storage element is connected to a first line having a predetermined potential, and the other terminal of the first power storage element is different from the first line. First connecting means for connecting to a second line having a potential; connecting one terminal of a second power storage element to the first line; and connecting one terminal of the first power storage element to the first power storage element. 2 and the first line
Second connection means for switching and connecting the other terminal of the second storage element to the other terminal of the second storage element; and connecting one terminal of the second storage element to the other terminal of the first storage element. And a third connection means for switching the other terminal of the second power storage element to an output line for connection while switching to a terminal, and using a potential based on the output line as a power supply. machine. 【請求項１２】 少なくともｎ個（ｎは３以上の整数）
の蓄電素子を備える昇圧回路であって、 第１の蓄電素子における一方の端子を、所定の電位を有
する第１のラインに接続するとともに、前記第１の蓄電
素子における他方の端子を、前記第１のラインとは異な
る電位を有する第２のラインに接続する第１の接続手段
と、 第２の蓄電素子における一方の端子を前記第１のライン
に接続するとともに、前記第１の蓄電素子における一方
の端子を前記第２のラインに切り替え、かつ、前記第１
の蓄電素子における他方の端子を前記第２の蓄電素子に
おける他方の端子に切り替えて接続する第２の接続手段
と、 第ｍ（ｍは、３≦ｍ≦ｎを満たす整数）の蓄電素子にお
ける一方の端子を前記第１のラインに接続するととも
に、前記第（ｍ−１）の蓄電素子における一方の端子を
前記第（ｍ−２）の蓄電素子における他方の端子に切り
替え、かつ、前記第（ｍ−１）の蓄電素子における他方
の端子を前記第ｍの蓄電素子における他方の端子に切り
替えて接続する第３から第ｎまでの接続手段と、 第ｎの蓄電素子における一方の端子を第（ｎ−１）の蓄
電素子における他方の端子に切り替えるとともに、前記
第ｎの蓄電素子における他方の端子を出力ラインに切り
替えて接続する第（ｎ＋１）の接続手段とを具備し、前
記出力ラインに基づく電位を電源として用いたことを特
徴とする電子機器。12. At least n (n is an integer of 3 or more)
A booster circuit including a power storage element, wherein one terminal of the first power storage element is connected to a first line having a predetermined potential, and the other terminal of the first power storage element is connected to the first terminal. First connecting means for connecting to a second line having a potential different from that of the first line; connecting one terminal of the second power storage element to the first line; One terminal is switched to the second line, and
A second connection means for switching and connecting the other terminal of the second storage device to the other terminal of the second storage device; and one of the m-th (m is an integer satisfying 3 ≦ m ≦ n) one of the storage devices Is connected to the first line, one terminal of the (m-1) th power storage element is switched to the other terminal of the (m-2) th power storage element, and the ( (m-1) The third to n-th connection means for switching and connecting the other terminal of the storage element to the other terminal of the m-th storage element, and connecting one terminal of the n-th storage element to the ( (n-1) -th connection means for switching to the other terminal of the (n-1) -th power storage element and switching and connecting the other terminal of the n-th power storage element to an output line, based on the output line. Zu Electronic device characterized by using the potential as a power source.
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