JP2000252462A - Mis semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は微細化、高速動作が
要求される金属絶縁体半導体型トランジスタ、いわゆる
ＭＩＳ（Metal Insulated Semiconductor ）型半導体装
置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal-insulator-semiconductor type transistor requiring miniaturization and high-speed operation, that is, a so-called MIS (Metal Insulated Semiconductor) type semiconductor device and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】ＭＯＳＦＥＴあるいはＭＩＳＦＥＴは、
高速化のため微細化が進んでいる。これに伴い、次のよ
うな構造的障害が顕著になる。2. Description of the Related Art MOSFETs or MISFETs are:
Miniaturization is progressing for higher speed. Along with this, the following structural obstacles become noticeable.
【０００３】例えば、ゲート電極としてポリシリコン電
極（ポリサイド構造やサリサイド構造、その一部がシリ
サイド化された電極も含む）を用いる場合には、ゲート
空乏化現象が生じる。このため、ゲート絶縁膜の実効的
膜厚は、物理膜厚と比べて厚くなってしまう。また、ゲ
ート絶縁膜のさらなる薄膜化は、トンネル電流の増大を
引き起こす。この結果、デバイス動作上問題となる。For example, when a polysilicon electrode (including a polycide structure and a salicide structure, and an electrode partially silicided) is used as a gate electrode, a gate depletion phenomenon occurs. Therefore, the effective film thickness of the gate insulating film becomes larger than the physical film thickness. Further, further reduction in the thickness of the gate insulating film causes an increase in tunnel current. As a result, there is a problem in device operation.
【０００４】従って、ＭＯＳ（あるいはＭＩＳ）デバイ
ス開発は、ゲート空乏化現象を極力抑えることが微細化
達成の重要な要素となってきている。例えば、ポリシリ
コンの粒径を変化させて粒界面積を減らす。これによ
り、ドーパントの粒界偏析を低減させる。または、ドー
パントの量を増やす、あるいは活性化アニール温度を高
温化することでアクティブなドーパントを増加させたり
する。Accordingly, in the development of MOS (or MIS) devices, suppressing the gate depletion phenomenon as much as possible has become an important factor in achieving miniaturization. For example, the grain boundary area is reduced by changing the grain size of polysilicon. This reduces the grain boundary segregation of the dopant. Alternatively, the amount of the active dopant is increased by increasing the amount of the dopant or increasing the activation annealing temperature.
【０００５】上記方策は、ゲート空乏化低減の効果はあ
るが、それだけでは十分とはいえない。そこで、従来用
いられてきたポリシリコン電極の代わりに、金属をゲー
ト電極として導入することが考えられている（メタルゲ
ート）。メタルゲートにすれば、ゲート空乏化の問題は
解消してゲート絶縁膜は実効的にも薄膜化される。言い
換えれば、同一物理膜厚の絶縁膜における素子の高駆動
力化が可能になる。Although the above-described measures have an effect of reducing gate depletion, they cannot be said to be sufficient. Therefore, it has been considered to introduce a metal as a gate electrode instead of a conventionally used polysilicon electrode (metal gate). With a metal gate, the problem of gate depletion is solved and the gate insulating film is effectively thinned. In other words, it is possible to increase the driving force of the element in the insulating film having the same physical film thickness.
【０００６】しかし、メタルゲートの製造方法を考えた
場合、ＲＩＥ（反応性イオンエッチング）工程によるメ
タル加工の困難性、寸法制御性の劣化が著しく、また、
後の熱工程によるゲート絶縁膜やゲート電極の信頼性の
低下など懸念される点が多い。従って、メタルゲートの
実現可能性は低い。However, when considering a method of manufacturing a metal gate, the difficulty of metal processing by RIE (reactive ion etching) process and the deterioration of dimensional control are remarkable.
There are many concerns such as a decrease in the reliability of the gate insulating film and the gate electrode due to the subsequent thermal process. Therefore, the feasibility of a metal gate is low.
【０００７】[0007]
【発明が解決しようとする課題】ＭＯＳＦＥＴあるいは
ＭＩＳＦＥＴの高速化のため微細化を推し進めようとす
れば、ゲート空乏化現象を極力抑えることが重要であ
る。よって、ポリシリコンを含むゲート電極の構造は避
けたいところである。メタルゲートは、ゲート空乏化現
象の問題を解消するが、微細化に伴う製造技術的な問題
の克服、高い信頼性の確保等、課題が多く、実現可能性
は低い。When miniaturization is to be promoted in order to increase the speed of a MOSFET or MISFET, it is important to minimize the gate depletion phenomenon. Therefore, it is desired to avoid the structure of the gate electrode including polysilicon. The metal gate solves the problem of the gate depletion phenomenon, but has many problems such as overcoming the manufacturing technical problems associated with miniaturization and ensuring high reliability, and is not feasible.
【０００８】この発明は上記のような事情を考慮し、そ
の課題は、ゲート空乏化現象を解消すると共に、製造技
術的に容易で、精度、信頼性の高い、コスト的にも負担
とならないゲート電極及び低抵抗のソース／ドレインを
有するＭＩＳ型半導体装置及びその製造方法を提供する
ことにある。The present invention has been made in consideration of the above circumstances, and has as its object to solve the problem of gate depletion and to make the gate easy to manufacture with high accuracy, high reliability and low cost. An object of the present invention is to provide an MIS type semiconductor device having an electrode and a low-resistance source / drain and a method of manufacturing the same.
【０００９】[0009]
【課題を解決するための手段】この発明のＭＩＳ型半導
体装置は、半導体基板と、前記基板表面のチャネル領域
を隔てて形成されたソース／ドレイン部と、前記チャネ
ル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁
膜上に形成された金属シリサイド膜のみからなるゲート
電極とを具備したことを特徴とする。An MIS type semiconductor device according to the present invention comprises: a semiconductor substrate; a source / drain portion formed on the surface of the substrate with a channel region therebetween; and a gate insulating layer formed on the channel region. And a gate electrode comprising only a metal silicide film formed on the gate insulating film.
【００１０】この発明のＭＩＳ型半導体装置の製造方法
は、半導体基板上の能動素子領域上にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜上に選択的にポリシリ
コンを形成する工程と、前記ポリシリコンの両側の基板
表面にソース／ドレイン領域を形成する工程と、少なく
とも前記ポリシリコン上面部をこのポリシリコン全てが
シリサイド化するに十分な厚さの金属材料で覆う工程
と、熱処理により前記ポリシリコンを全部金属シリサイ
ドに置換させ金属シリサイド膜のみからなるゲート電極
を形成する工程とを具備したことを特徴とする。A method of manufacturing a MIS type semiconductor device according to the present invention includes the steps of: forming a gate insulating film on an active element region on a semiconductor substrate; and selectively forming polysilicon on the gate insulating film. Forming source / drain regions on the substrate surface on both sides of the polysilicon, covering at least the upper surface of the polysilicon with a metal material having a thickness sufficient to completely silicide the polysilicon, Forming a gate electrode made of only a metal silicide film by replacing all of the polysilicon with metal silicide.
【００１１】この発明では、ＭＩＳ型半導体装置（特に
ＭＩＳＦＥＴ）におけるゲート絶縁膜上に、金属シリサ
イド膜のみからなるゲート電極を設ける。このゲート構
造はゲート形成予定領域に堆積したポリシリコンを金属
シリサイドに全置換することにより達成される。According to the present invention, a gate electrode made of only a metal silicide film is provided on a gate insulating film in a MIS type semiconductor device (especially, MISFET). This gate structure is achieved by completely replacing the polysilicon deposited in the region where the gate is to be formed with metal silicide.
【００１２】[0012]
【発明の実施の形態】図１は、この発明の第１実施形態
に係るＭＩＳＦＥＴ（Metal Insulated Semiconductor
Field Effect Transistor ）の断面図である。半導体基
板１上にチャネル領域を隔ててソース／ドレイン部ＳＤ
１が形成されている。このソース／ドレイン部ＳＤ１
は、ＬＤＤ（Lightly Doped Drain ）またはソース／ド
レイン・エクステンションを有する構造であり、チャネ
ル領域に近い側が低濃度の不純物拡散領域５を有する。
かつ、このソース／ドレイン部ＳＤ１は、上記領域５に
隣接する高濃度の不純物拡散領域７において深さＸ１に
至る金属シリサイド膜９が形成されている。FIG. 1 shows a MISFET (Metal Insulated Semiconductor) according to a first embodiment of the present invention.
It is sectional drawing of Field Effect Transistor). Source / drain part SD on semiconductor substrate 1 with a channel region therebetween
1 is formed. This source / drain part SD1
Is a structure having LDD (Lightly Doped Drain) or source / drain extension, and has a low concentration impurity diffusion region 5 on the side close to the channel region.
In the source / drain portion SD1, a metal silicide film 9 reaching the depth X1 is formed in the high-concentration impurity diffusion region 7 adjacent to the region 5.
【００１３】上記基板１は、Ｎ型シリコン基板またはＰ
型シリコン基板であり、また、Ｎ型シリコン基板または
Ｐ型シリコン基板に設けられたＰ型またはＮ型のウェル
領域である。The substrate 1 is an N-type silicon substrate or a P-type silicon substrate.
And a P-type or N-type well region provided on an N-type silicon substrate or a P-type silicon substrate.
【００１４】ゲート絶縁膜２上にゲート電極Ｇ１が形成
されている。このゲート電極Ｇ１は金属シリサイド膜９
のみで形成されている。ゲート電極Ｇ１の側壁スペーサ
ＳＰは、上記したようなソース／ドレイン部ＳＤ１を形
成するために必要な構造であり、ここでは酸化膜４、窒
化シリコン膜６からなる。A gate electrode G1 is formed on the gate insulating film 2. This gate electrode G1 is made of a metal silicide film 9
It is formed only with. The side wall spacer SP of the gate electrode G1 has a structure necessary for forming the source / drain portion SD1 as described above, and here includes the oxide film 4 and the silicon nitride film 6.
【００１５】この発明の最も特徴とする構造は、上記し
たように、ゲート電極Ｇ１が金属シリサイドのみからな
ることである（金属シリサイド膜９）。このため、微細
化及び動作高速化の妨げになるゲート空乏化現象は解決
する。The most characteristic structure of the present invention is, as described above, that the gate electrode G1 is made of only a metal silicide (metal silicide film 9). Therefore, the gate depletion phenomenon that hinders miniaturization and high-speed operation is solved.
【００１６】また、ゲート絶縁膜２の材料は、酸化シリ
コン膜でもよいが、窒化シリコン膜を含んでいる方が好
ましい。窒化シリコン膜はゲート電極Ｇ１のシリサイド
との反応性が低いからである。The material of the gate insulating film 2 may be a silicon oxide film, but preferably includes a silicon nitride film. This is because the silicon nitride film has low reactivity with the silicide of the gate electrode G1.
【００１７】さらに、窒化シリコン膜は、酸化シリコン
膜と比べて誘電率が２倍以上高い。よって、酸化シリコ
ン膜に比べて物理的な膜厚を厚くすることができる。例
えば、ゲート絶縁膜としてあるパフォーマンスを満足す
る酸化シリコン膜において、窒化シリコン膜を使えばそ
の酸化シリコン膜の２倍以上の厚さ（比誘電率相応分）
で同じようなパフォーマンスが得られるのである。Further, the dielectric constant of the silicon nitride film is twice or more higher than that of the silicon oxide film. Therefore, the physical thickness can be increased as compared with the silicon oxide film. For example, in a silicon oxide film that satisfies a certain performance as a gate insulating film, if a silicon nitride film is used, the thickness is more than twice as large as the silicon oxide film (relative dielectric constant)
A similar performance can be obtained.
【００１８】このようなゲート絶縁膜２の例として、Ｓ
ｉ3 Ｎ4 、ＳｉＯ2 ＋Ｓｉ3 Ｎ4 、ＳｉＯx Ｎy ＋Ｓｉ
3 Ｎ4 のうちから選ばれることが好ましい。これによ
り、ゲート絶縁膜の薄膜化に伴うトンネル電流の増大を
抑えつつ、素子の微細化に寄与することができる。As an example of such a gate insulating film 2, S
i 3 N 4 , SiO 2 + Si 3 N 4 , SiO x N y + Si
It is preferably selected from among 3 N 4. Thereby, it is possible to contribute to miniaturization of the device while suppressing an increase in tunnel current due to the thinning of the gate insulating film.
【００１９】なお、この発明に用いる金属シリサイド膜
９として、ＣｏＳｉ2 ，ＮｉＳｉ2，ＴｉＳｉ2 が代表
的である。これ以外のものでも代わり得るが、上記代表
的な金属シリサイドについて考察する。As the metal silicide film 9 used in the present invention, CoSi 2 , NiSi 2 and TiSi 2 are representative. The above-mentioned typical metal silicide will be considered, although other materials can be used instead.
【００２０】室温におけるＳｉに対するショットキー障
壁高さ（φB ）については以下のようになる（φBnはＮ
型、φBpはＰ型の基体に対するショットキー障壁高さを
いう）。ＣｏＳｉ2 では、φBn＝０．６４［ｅＶ］，φ
Bp＝０．４８［ｅＶ］、ＮｉＳｉ2 では、φBn＝０．７
０［ｅＶ］，φBp＝０．４２［ｅＶ］、ＴｉＳｉ2 で
は、φBn＝０．６０［ｅＶ］，φBp＝０．５２［ｅ
Ｖ］。どの材料も、ほぼＳｉのミッド・ギャップに位置
するため、メタルゲート電極材料として望ましい。The Schottky barrier height (φB) for Si at room temperature is as follows (φBn is N
Mold, φBp means the Schottky barrier height with respect to the P-type substrate). In CoSi 2 , φBn = 0.64 [eV], φ
Bp = 0.48 [eV], φBn = 0.7 for NiSi 2
0 [eV], φBp = 0.42 [eV], and for TiSi 2 , φBn = 0.60 [eV], φBp = 0.52 [e]
V]. All materials are desirable as the metal gate electrode material because they are located almost in the mid gap of Si.
【００２１】電気抵抗率については、ＣｏＳｉ2 ：１８
〜２０［μΩ・ｃｍ］、ＴｉＳｉ2：１３〜１６［μΩ
・ｃｍ］に対し、ＮｉＳｉ2 は５０［μΩ・ｃｍ］と若
干高くなる点がゲート材料として問題である。Regarding the electric resistivity, CoSi 2 : 18
２０20 [μΩ · cm], TiSi 2 : 13-16 [μΩ]
[Cm] is slightly higher than that of NiSi 2 at 50 [μΩ · cm], which is a problem as a gate material.
【００２２】シリサイド成膜温度は、ＣｏＳｉ2 とＮｉ
Ｓｉ2 が７００℃と比較的低いのに対して、ＴｉＳｉ2
が８００℃と高い。絶縁膜（ＳｉＯ2 やＳｉ3 Ｎ4 ）中
のＯ原子やＮ原子との反応性については、ＣｏとＮｉに
比べてＴｉは反応生成熱が低いため、容易に反応する。
この観点から検討すると、ＴｉＳｉ2 は望ましくないと
いうことになる。The silicide film forming temperature is set between CoSi 2 and Ni.
Whereas Si 2 is relatively low at 700 ° C., TiSi 2
Is as high as 800 ° C. Regarding the reactivity with O atoms or N atoms in the insulating film (SiO 2 or Si 3 N 4 ), Ti easily reacts because of lower heat of reaction formation than Co and Ni.
Considering from this viewpoint, TiSi 2 is not desirable.
【００２３】以上の点から総括すると、ＣｏＳｉ2 が金
属シリサイド材料として最も望ましい。以下、各実施例
はＣｏＳｉ2 を金属シリサイドとして用いた場合の例に
ついて説明するが、ＣｏＳｉ2 以外の材料を用いた場合
についても適用可能である。In summary from the above, CoSi 2 is most desirable as the metal silicide material. Hereinafter, each embodiment will be described with respect to an example in which CoSi 2 is used as a metal silicide, but the present invention is also applicable to a case in which a material other than CoSi 2 is used.
【００２４】図２〜図５は、この発明の第２の実施形態
に係る、上記図１のＭＩＳＦＥＴの製造方法を工程順に
示す断面図である。図１と同様の箇所には同一の符号を
付して説明する。FIGS. 2 to 5 are sectional views showing a method of manufacturing the MISFET of FIG. 1 according to the second embodiment of the present invention in the order of steps. The same parts as those in FIG. 1 are described with the same reference numerals.
【００２５】Ｐ型シリコン基板あるいはＮ型シリコン基
板１上に、例えば埋めこみ素子分離法により、深さ３０
０ｎｍの素子分離構造を形成する（図示せず）。能動素
子部にある１０ｎｍのシリコン酸化膜越しにウェル、チ
ャネルストッパを形成する。典型的なイオン注入条件と
しては、ＰウェルではＢを加速電圧２６０ｋｅＶ、ドー
ズ量２．０×１０13ｃｍ-2、ＮウェルではＰ（リン）を
加速電圧５００ｋｅＶ、ドーズ量２．５×１０13ｃｍ-2
である。On a P-type silicon substrate or an N-type silicon substrate 1, a depth of 30
A 0 nm device isolation structure is formed (not shown). A well and a channel stopper are formed through a 10 nm silicon oxide film in the active element portion. As typical ion implantation conditions, in the P well, B is accelerated at 260 keV and the dose is 2.0 × 10 13 cm −2 , and in the N well, P (phosphorus) is accelerated at 500 keV and the dose is 2.5 × 10 13. cm -2
It is.
【００２６】その後、図２に示すように、ゲート絶縁膜
２（Ｓｉ3 Ｎ4 、またはＳｉＯ2 ＋Ｓｉ3 Ｎ4 、または
ＳｉＯx Ｎy ＋Ｓｉ3 Ｎ4 ）を１〜５ｎｍ、およびポリ
シリコン３を５０ｎｍ程度堆積する。次に、リソグラフ
ィと異方性エッチング技術を用いてポリシリコン３を加
工し、後酸化工程を経て酸化膜４を形成する。次に、イ
オン注入によりソース／ドレイン・エクステンション
（低濃度の不純物拡散領域５）を形成する。Thereafter, as shown in FIG. 2, the gate insulating film 2 (Si 3 N 4 , or SiO 2 + Si 3 N 4 , or SiO x N y + Si 3 N 4 ) is formed to a thickness of 1 to 5 nm, and the polysilicon 3 is formed. Deposit about 50 nm. Next, the polysilicon 3 is processed using lithography and anisotropic etching technology, and an oxide film 4 is formed through a post-oxidation process. Next, source / drain extensions (low-concentration impurity diffusion regions 5) are formed by ion implantation.
【００２７】上記エクステンション（低濃度の不純物拡
散領域５）を形成するための典型的なイオン注入条件
は、Ｎ型ではＡｓを加速電圧１０ｋｅＶ、ドーズ量５×
１０14ｃｍ-2、Ｐ型ではＢＦ2 を加速電圧７ｋｅＶ、ド
ーズ量５×１０14ｃｍ-2である。Typical ion implantation conditions for forming the above-mentioned extensions (low-concentration impurity diffusion regions 5) are as follows. In the case of the N-type, As is supplied with an acceleration voltage of 10 keV and a dose of 5 ×.
10 14 cm -2, the P-type is an acceleration voltage 7 keV, a dose of 5 × 10 14 cm -2 to BF 2.
【００２８】次に、図３に示すように、８００℃程度の
活性化ＲＴＡ（急速熱アニール処理）をした後、ＣＶＤ
法、異方性エッチング技術を経てＳｉＮスペーサとして
の窒化シリコン膜６を加工する。その後、イオン注入と
活性化ＲＴＡを行うことによって、深い接合部（高濃度
の不純物拡散領域７）を形成する。Next, as shown in FIG. 3, after performing an activated RTA (rapid thermal annealing) at about 800 ° C.,
The silicon nitride film 6 as a SiN spacer is processed through a method and an anisotropic etching technique. Thereafter, a deep junction (high-concentration impurity diffusion region 7) is formed by performing ion implantation and activation RTA.
【００２９】上記深い接合部（高濃度の不純物拡散領域
７）形成のための典型的なイオン注入条件は、Ｎ型では
Ａｓを加速電圧５０ｋｅＶ、ドーズ量７×１０15ｃ
ｍ-2、Ｐ型ではＢを加速電圧５ｋｅＶ、ドーズ量４×１
０15ｃｍ-2である。イオン注入後、約１０００℃程度の
活性化ＲＴＡを行うことによって、ソース／ドレイン拡
散層のドーパントの活性化を行なう。Typical ion implantation conditions for forming the above deep junction (high-concentration impurity diffusion region 7) are as follows. In the case of the N-type, As is supplied with an acceleration voltage of 50 keV and a dose of 7 × 10 15 c.
m -2 , B type for P type, acceleration voltage 5 keV, dose amount 4 × 1
0 15 cm -2 . After the ion implantation, the activation of the dopant in the source / drain diffusion layers is performed by performing an activation RTA at about 1000 ° C.
【００３０】次に、図４に示すように、露出している酸
化膜４及び絶縁膜２が残留していれば絶縁膜２を薬液処
理により剥離した後、全面にＣｏ／ＴｉＮの順の２層か
らなる積層膜８をスパッタ法を用いて堆積する。上記積
層膜８の膜厚は、ここでは、Ｃｏが１６ｎｍ程度、Ｔｉ
Ｎが２０ｎｍ程度としている。Next, as shown in FIG. 4, if the exposed oxide film 4 and insulating film 2 remain, the insulating film 2 is peeled off by a chemical treatment, and then the entire surface is coated with Co / TiN in the order of Co / TiN. A layered film 8 composed of layers is deposited using a sputtering method. The thickness of the laminated film 8 is, for example, about 16 nm for Co and Ti
N is about 20 nm.
【００３１】上記積層膜８のＣｏの膜厚は、ゲート電極
形成予定のポリシリコン３全てがシリサイド化する、す
なわちＣｏＳｉ2 になるのに十分な厚さが必要である。
上記のように、ここではポリシリコン３を５０ｎｍとし
ている。膜厚換算で、Ｃｏが１に対してＣｏＳｉ2 は
３．５倍程度になることから、Ｃｏが１６ｎｍ程度あれ
ば５０ｎｍのポリシリコン３を全てＣｏＳｉ2 に置換で
きる。また、ＴｉＮは酸化防止膜として機能させるため
の適当な膜厚であればよく、２０ｎｍ程度とした。The film thickness of Co in the laminated film 8 needs to be large enough to silicide all the polysilicon 3 where the gate electrode is to be formed, that is, to become CoSi 2 .
As described above, here, the polysilicon 3 is set to 50 nm. In terms of film thickness, CoSi 2 is about 3.5 times as large as Co. Therefore, if Co is about 16 nm, all of the 50 nm polysilicon 3 can be replaced with CoSi 2 . Further, TiN only needs to have an appropriate thickness for functioning as an antioxidant film, and has a thickness of about 20 nm.
【００３２】次に、図５に示すように、ＲＴＡにより、
ポリシリコン３を全てＣｏＳｉ2 からなる金属シリサイ
ド膜９に置換させる。これと同時にソース／ドレイン部
の深い接合部（高濃度の不純物拡散領域７）において
も、その表面からある程度の深さＸ１までＣｏＳｉ2 か
らなる金属シリサイド膜９に置換される。次いで、未反
応の金属を選択エッチングにより除去する。Next, as shown in FIG. 5, by RTA,
The polysilicon 3 is entirely replaced with a metal silicide film 9 made of CoSi 2 . At the same time, the metal silicide film 9 made of CoSi 2 is also replaced from the surface to a certain depth X1 at the deep junction (high-concentration impurity diffusion region 7) of the source / drain portion. Next, unreacted metal is removed by selective etching.
【００３３】その後は図示しないが、通常のＭＯＳＦＥ
Ｔと同様に、例えば、全面に絶縁膜を堆積後、ＣＭＰ処
理による平坦化を行い、ソース、ドレイン、ゲートの各
部のコンタクトを開口し、そこにＷ（タングステン）等
を含むプラグを埋め込むことにより、ＭＩＳＦＥＴが形
成される。Thereafter, although not shown, ordinary MOSFE
As in the case of T, for example, after depositing an insulating film on the entire surface, planarization is performed by a CMP process, contacts of respective portions of a source, a drain, and a gate are opened, and a plug containing W (tungsten) or the like is buried therein. , MISFET are formed.
【００３４】上記実施形態に係る製造方法によれば、ゲ
ート絶縁膜２上にＣｏＳｉ2 膜のみからなるゲート電極
（金属シリサイド膜９）を有すると共に、ソース・ドレ
イン部ＳＤ１にもＣｏＳｉ2 膜を有する自己整合的なシ
リサイド電極（金属シリサイド膜９）の構成が実現され
る。これにより、通常のサリサイドの製造方法と全く同
じ工程数でメタルゲートが形成できるという利点があ
る。According to the manufacturing method according to the embodiment, which has a gate electrode made of only the CoSi 2 layer on the gate insulating film 2 (a metal silicide film 9) having a CoSi 2 layer to the source and drain portions SD1 A configuration of a self-aligned silicide electrode (metal silicide film 9) is realized. Thereby, there is an advantage that the metal gate can be formed in exactly the same number of steps as in a normal salicide manufacturing method.
【００３５】ただし、不良を防ぐため、高信頼性を得る
ために次の点を留意する。 (a) ゲート電極形成予定のポリシリコン３全てがシリサ
イド化するだけの十分な厚さの金属（８）を堆積する。 (b) なるべくゲート電極のシリサイドとの反応性が低い
ゲート絶縁膜（２）を採用する。 (c) ソース／ドレイン部（ＳＤ１）における深い接合部
（高濃度の不純物拡散領域７）は、金属シリサイド膜９
形成の深さ（Ｘ１）よりも深く形成する。However, the following points should be noted in order to obtain high reliability in order to prevent defects. (a) A metal (8) having a thickness sufficient to silicide all the polysilicon 3 to be formed with a gate electrode is deposited. (b) Adopt a gate insulating film (2) having low reactivity with the silicide of the gate electrode as much as possible. (c) A deep junction (high-concentration impurity diffusion region 7) in the source / drain portion (SD1) is
It is formed deeper than the formation depth (X1).
【００３６】また、上記実施形態に係る製造方法によれ
ば、ＲＩＥ（反応性イオンエッチング）工程によるメタ
ルゲートと比較した場合、メタル加工の困難に伴う寸法
制御性の劣化や後熱工程によるゲート電極の信頼性の低
下などの問題は解決し得る。さらにメタルゲートの代替
策として、ダミー電極を除去してメタル電極に置き換え
る、いわゆるダマシンゲートと比較した場合は、加工上
容易である上、工程数が増えないためコスト面の負担も
重くならないという利点がある。Further, according to the manufacturing method according to the above-described embodiment, when compared with the metal gate formed by the RIE (reactive ion etching) process, the dimensional controllability is deteriorated due to the difficulty of the metal processing, and the gate electrode is formed by the post-heating process. Problems such as a decrease in the reliability of the system can be solved. Furthermore, as an alternative to metal gates, when compared to a so-called damascene gate, which removes dummy electrodes and replaces them with metal electrodes, the process is easier and the number of steps does not increase, so the cost burden does not increase. There is.
【００３７】なお、上記実施形態の方法でゲート電極形
成予定のポリシリコン３をシリサイド化するためＣｏ／
ＴｉＮの積層膜８を用いたが、代わりにＴｉ／Ｃｏ／Ｔ
ｉＮの順の３層の積層膜を堆積しても同様の効果が得ら
れる（図示せず）。In order to silicide the polysilicon 3 where the gate electrode is to be formed by the method of the above embodiment, Co /
The laminated film 8 of TiN was used, but instead of Ti / Co / T
The same effect can be obtained by depositing a three-layered film in the order of iN (not shown).
【００３８】Ｔｉは、ポリシリコン３をシリサイド化す
る反応を均一に促進させる作用を有する。このような作
用を発揮させるためのＴｉの膜厚は特に決まらない。Ｔ
ｉは薄く均一に形成すればよい。ポリシリコン３が５０
ｎｍ程度なら、だいたいＴｉが５ｎｍ、Ｃｏが１６ｎ
ｍ、ＴｉＮが２０ｎｍ程度である。Ti has a function of uniformly promoting the reaction of silicidizing the polysilicon 3. The film thickness of Ti for exhibiting such an effect is not particularly determined. T
i may be formed to be thin and uniform. 50 polysilicon 3
nm, about 5 nm for Ti and 16 n for Co
m and TiN are about 20 nm.
【００３９】上記Ｔｉ／Ｃｏ／ＴｉＮの積層膜の場合、
ＲＴＡの工程を経ることによって、ＣｏがＴｉと入れ替
わり、ポリシリコン３が全てＣｏＳｉ2 に置換される。
これと同時にソース／ドレイン部の深い接合部（高濃度
の不純物拡散領域７）表面もＣｏＳｉ2 に置換される。
その後、未反応の金属（Ｔｉ／ＴｉＮの積層膜）は選択
的に除去される。In the case of the laminated film of Ti / Co / TiN,
Through the RTA process, Co is replaced with Ti, and the polysilicon 3 is entirely replaced with CoSi 2 .
At the same time, the surface of the deep junction (high concentration impurity diffusion region 7) of the source / drain portion is also replaced with CoSi 2 .
Thereafter, unreacted metal (Ti / TiN laminated film) is selectively removed.
【００４０】図６は、この発明の第３実施形態に係るＭ
ＩＳＦＥＴ（Metal Insulated Semiconductor Field Ef
fect Transistor ）の断面図である。半導体基板１上に
チャネル領域を隔ててソース／ドレイン部ＳＤ２が形成
されている。このソース／ドレイン部ＳＤ２は、ＬＤＤ
（Lightly Doped Drain ）またはソース／ドレイン・エ
クステンションを有する構造であり、チャネル領域に近
い側が低濃度の不純物拡散領域５を有する。かつ、この
ソース／ドレイン部ＳＤ２は、エレベーテッド・ソース
／ドレイン構造を含む。すなわち、上記低濃度の不純物
拡散領域５に隣接する高濃度の不純物拡散領域７におい
て基板表面からの深さＸ２（＜Ｘ１）を含むと共に基板
表面からある程度の高さＨ１を有する金属シリサイド膜
９が形成されている。FIG. 6 is a block diagram showing a third embodiment of the present invention.
ISFET (Metal Insulated Semiconductor Field Ef
FIG. Source / drain portions SD2 are formed on semiconductor substrate 1 with a channel region therebetween. This source / drain portion SD2 is an LDD
(Lightly Doped Drain) or a structure having a source / drain extension, and a side near the channel region has a low concentration impurity diffusion region 5. The source / drain section SD2 includes an elevated source / drain structure. That is, in the high concentration impurity diffusion region 7 adjacent to the low concentration impurity diffusion region 5, the metal silicide film 9 including the depth X2 (<X1) from the substrate surface and having a certain height H1 from the substrate surface is formed. Is formed.
【００４１】上記基板１は、Ｎ型シリコン基板またはＰ
型シリコン基板であり、また、Ｎ型シリコン基板または
Ｐ型シリコン基板に設けられたＰ型またはＮ型のウェル
領域である。The substrate 1 is an N-type silicon substrate or a P-type silicon substrate.
And a P-type or N-type well region provided on an N-type silicon substrate or a P-type silicon substrate.
【００４２】ゲート絶縁膜２上にゲート電極Ｇ２が形成
されている。このゲート電極Ｇ２は金属シリサイド膜９
のみで形成されている。ゲート電極Ｇ２の側壁スペーサ
ＳＰは、上記したようなソース／ドレイン部ＳＤ２を形
成するために必要な構造であり、ここでは酸化膜４、窒
化シリコン膜６からなる。The gate electrode G2 is formed on the gate insulating film 2. This gate electrode G2 is made of a metal silicide film 9
It is formed only with. The side wall spacer SP of the gate electrode G2 has a structure necessary for forming the source / drain portion SD2 as described above, and here is composed of an oxide film 4 and a silicon nitride film 6.
【００４３】この発明の最も特徴とする構造は、上記し
たように、ゲート電極Ｇ２が金属シリサイドのみからな
ることである（金属シリサイド膜９）。このため、微細
化及び動作高速化の妨げになるゲート空乏化現象は解決
する。The most characteristic structure of the present invention is, as described above, that the gate electrode G2 is made of only metal silicide (metal silicide film 9). Therefore, the gate depletion phenomenon that hinders miniaturization and high-speed operation is solved.
【００４４】また、ゲート絶縁膜２の材料は、酸化シリ
コン膜でもよいが、窒化シリコン膜を含んでいる方が好
ましい。その理由は前記第１の実施形態において記載し
たとおりである。従って、ゲート絶縁膜２は、Ｓｉ3 Ｎ
4 、ＳｉＯ2 ＋Ｓｉ3 Ｎ4 、ＳｉＯx Ｎy ＋Ｓｉ3 Ｎ4
のうちから選ばれることが好ましい。これにより、ゲー
ト絶縁膜の薄膜化に伴うトンネル電流の増大を抑えつ
つ、素子の微細化に寄与することができる。The material of the gate insulating film 2 may be a silicon oxide film, but preferably contains a silicon nitride film. The reason is as described in the first embodiment. Therefore, the gate insulating film 2 is made of Si 3 N
4, SiO 2 + Si 3 N 4, SiO x N y + Si 3 N 4
It is preferable to be selected from among the above. Thereby, it is possible to contribute to miniaturization of the device while suppressing an increase in tunnel current due to the thinning of the gate insulating film.
【００４５】また、この発明に用いる金属シリサイド膜
９として、ＣｏＳｉ2 ，ＮｉＳｉ2，ＴｉＳｉ2 が代表
的である。これ以外のものでも代わり得るが、前記第１
の実施形態で記載した理由からＣｏＳｉ2 を用いてい
る。As the metal silicide film 9 used in the present invention, CoSi 2 , NiSi 2 , and TiSi 2 are representative. Other alternatives can be used, but the first
CoSi 2 is used for the reason described in the embodiment.
【００４６】上記実施形態の構成は、図１に比べてエレ
ベーテッド・ソース／ドレイン構造を有しているところ
が異なる。ソース・ドレイン上に金属シリサイド膜９
（ＣｏＳｉ2 ）がある高さＨ１をもって延在するため、
高濃度の不純物拡散領域７自体の形成を、図１の構成よ
り浅くすることもできる。従って、短チャネル効果に対
してより強くなる。The configuration of the above embodiment is different from that of FIG. 1 in that it has an elevated source / drain structure. Metal silicide film 9 on source / drain
Since (CoSi 2 ) extends with a certain height H1,
The formation of the high-concentration impurity diffusion region 7 itself can be made shallower than the structure of FIG. Therefore, it becomes stronger against the short channel effect.
【００４７】また、金属シリサイド膜９は、上に延ばす
ことでより厚く形成することが可能となり、ゲート電
極、ソース／ドレインのシート抵抗を低減させることも
可能となる。Further, the metal silicide film 9 can be formed thicker by extending it, and the sheet resistance of the gate electrode and the source / drain can be reduced.
【００４８】図７〜図１０は、この発明の第４の実施形
態に係る、上記図６のＭＩＳＦＥＴの製造方法を工程順
に示す断面図である。図６と同様の箇所には同一の符号
を付して説明する。FIGS. 7 to 10 are sectional views showing a method for manufacturing the MISFET of FIG. 6 according to the fourth embodiment of the present invention in the order of steps. The same parts as those in FIG. 6 are described with the same reference numerals.
【００４９】Ｐ型シリコン基板あるいはＮ型シリコン基
板１上に、例えば埋めこみ素子分離法により、深さ３０
０ｎｍの素子分離構造を形成する（図示せず）。能動素
子部にある１０ｎｍのシリコン酸化膜越しにウェル、チ
ャネルストッパを形成する。典型的なイオン注入条件と
しては、ＰウェルではＢを加速電圧２６０ｋｅＶ、ドー
ズ量２．０×１０13ｃｍ-2、ＮウェルではＰ（リン）を
加速電圧５００ｋｅＶ、ドーズ量２．５×１０13ｃｍ-2
である。On a P-type silicon substrate or an N-type silicon substrate 1, a depth of 30
A 0 nm device isolation structure is formed (not shown). A well and a channel stopper are formed through a 10 nm silicon oxide film in the active element portion. As typical ion implantation conditions, in the P well, B is accelerated at 260 keV and the dose is 2.0 × 10 13 cm −2 , and in the N well, P (phosphorus) is accelerated at 500 keV and the dose is 2.5 × 10 13. cm -2
It is.
【００５０】その後、図７に示すように、ゲート絶縁膜
２（Ｓｉ3 Ｎ4 、またはＳｉＯ2 ＋Ｓｉ3 Ｎ4 、または
ＳｉＯx Ｎy ＋Ｓｉ3 Ｎ4 ）を１〜５ｎｍ、およびポリ
シリコン３を５０ｎｍ程度堆積する。次に、リソグラフ
ィと異方性エッチング技術を用いてポリシリコン３を加
工し、後酸化工程を経て酸化膜４を形成する。次に、イ
オン注入によりソース／ドレイン・エクステンション
（低濃度の不純物拡散領域５）を形成する。Thereafter, as shown in FIG. 7, the gate insulating film 2 (Si 3 N 4 , or SiO 2 + Si 3 N 4 , or SiO x N y + Si 3 N 4 ) is 1 to 5 nm, and the polysilicon 3 is deposited. Deposit about 50 nm. Next, the polysilicon 3 is processed using lithography and anisotropic etching technology, and an oxide film 4 is formed through a post-oxidation process. Next, source / drain extensions (low-concentration impurity diffusion regions 5) are formed by ion implantation.
【００５１】上記エクステンション（低濃度の不純物拡
散領域５）を形成するための典型的なイオン注入条件
は、Ｎ型ではＡｓを加速電圧１０ｋｅＶ、ドーズ量５×
１０14ｃｍ-2、Ｐ型ではＢＦ2 を加速電圧７ｋｅＶ、ド
ーズ量５×１０14ｃｍ-2である。Typical ion implantation conditions for forming the above-mentioned extensions (low-concentration impurity diffusion regions 5) are as follows. In the case of the N-type, As is supplied with an acceleration voltage of 10 keV and a dose of 5 ×.
10 14 cm -2, the P-type is an acceleration voltage 7 keV, a dose of 5 × 10 14 cm -2 to BF 2.
【００５２】その後、８００℃程度の活性化ＲＴＡ（急
速熱アニール処理）工程を経た後、ＣＶＤ法、異方性エ
ッチング技術を用いてＳｉＮスペーサとしての窒化シリ
コン膜６を加工する。Then, after an activation RTA (rapid thermal annealing) process at about 800 ° C., the silicon nitride film 6 as a SiN spacer is processed by using a CVD method and an anisotropic etching technique.
【００５３】次に、図８に示すように、露出している酸
化膜４及び絶縁膜２が残留していれば絶縁膜２を薬液処
理により剥離、さらにこの剥離後の自然酸化膜を水素ア
ニール処理により剥離した後、エピタキシャルシリコン
１０を３０ｎｍ程度選択成長させる。すなわち、単結晶
シリコン１０は、シリコンの露出したソース／ドレイン
部分及びゲート電極形成予定のポリシリコン３上にのみ
選択成長する。Next, as shown in FIG. 8, if the exposed oxide film 4 and insulating film 2 remain, the insulating film 2 is stripped by a chemical treatment, and the natural oxide film after stripping is subjected to hydrogen annealing. After being stripped by the treatment, the epitaxial silicon 10 is selectively grown to about 30 nm. That is, the single crystal silicon 10 is selectively grown only on the exposed source / drain portions of silicon and on the polysilicon 3 where the gate electrode is to be formed.
【００５４】次に、上記エピタキシャルシリコン１０越
しにイオン注入した後、１０００℃程度の活性化ＲＴＡ
を行うことによって、深い接合部（高濃度の不純物拡散
領域７）を形成する。Next, after ion implantation through the epitaxial silicon 10, an activated RTA at about 1000 ° C.
To form a deep junction (high-concentration impurity diffusion region 7).
【００５５】上記深い接合部（高濃度の不純物拡散領域
７）形成のための典型的なイオン注入条件は、Ｎ型では
Ａｓを加速電圧６５ｋｅＶ、ドーズ量７×１０15ｃ
ｍ-2、Ｐ型ではＢを加速電圧７ｋｅＶ、ドーズ量４×１
０15ｃｍ-2である。Typical ion implantation conditions for forming the deep junction (high-concentration impurity diffusion region 7) are as follows. In the case of the N-type, As is supplied with an acceleration voltage of 65 keV and a dose of 7 × 10 15 c.
m -2 , B type for P type, acceleration voltage 7 keV, dose amount 4 × 1
0 15 cm -2 .
【００５６】次に、図９に示すように、全面にＣｏ／Ｔ
ｉＮの順の２層からなる積層膜８をスパッタ法を用いて
堆積する。上記積層膜８の膜厚は、ここでは、Ｃｏが２
６ｎｍ程度、ＴｉＮが２０ｎｍ程度としている。Next, as shown in FIG. 9, Co / T
A laminated film 8 composed of two layers in the order of iN is deposited using a sputtering method. Here, the film thickness of the laminated film 8 is such that Co is 2
The thickness is about 6 nm, and the thickness of TiN is about 20 nm.
【００５７】上記積層膜８のＣｏの膜厚は、ゲート電極
形成予定のポリシリコン３／シリコン１０の積層全て、
及び、ソース／ドレイン部分上のシリコン１０全てがシ
リサイド化する、すなわちＣｏＳｉ2 になるのに十分な
厚さが必要である。The thickness of Co of the laminated film 8 is determined by the total thickness of the polysilicon 3 / silicon 10 to be formed with the gate electrode.
Also, the silicon 10 on the source / drain portion needs to have a sufficient thickness to be silicided, that is, CoSi 2 .
【００５８】上記のように、ここではポリシリコン３を
５０ｎｍ、その上にエピ成長したシリコン１０を３０ｎ
ｍとしている。膜厚換算で、Ｃｏが１に対してＣｏＳｉ
2 は３．５倍程度になることから、Ｃｏが２６ｎｍ程度
あれば、ポリシリコン３とシリコン１０の積層８０ｎｍ
を全てＣｏＳｉ2 に置換できる。また、ＴｉＮは酸化防
止膜として機能させるための適当な膜厚であればよく、
２０ｎｍ程度とした。As described above, here, polysilicon 3 is 50 nm, and silicon 10 epitaxially grown thereon is 30 nm.
m. In terms of film thickness, Co is 1 and CoSi is
2 is about 3.5 times, so that if Co is about 26 nm, the polysilicon 3 and silicon 10
Can be all replaced with CoSi 2 . Further, TiN only needs to have an appropriate thickness for functioning as an antioxidant film,
It was about 20 nm.
【００５９】次に、図１０に示すように、２ステップの
ＲＴＡにより、ポリシリコン３とシリコン１０の積層を
全てＣｏＳｉ2 からなる金属シリサイド膜９に置換させ
る。その際、ソース／ドレイン上のシリコン１０もＣｏ
Ｓｉ2 に置換される。それと同時にソース／ドレイン部
の深い接合部（高濃度の不純物拡散領域７）において
も、その表面からある程度の深さＸ２までＣｏＳｉ2 か
らなる金属シリサイド膜９に置換される。次いで、未反
応の金属を選択エッチングにより除去する。Next, as shown in FIG. 10, the two layers of the polysilicon 3 and the silicon 10 are replaced with a metal silicide film 9 made of CoSi 2 by a two-step RTA. At this time, the silicon 10 on the source / drain is also Co
It is replaced by Si 2 . At the same time, the metal silicide film 9 made of CoSi 2 is also substituted at a deep junction (high-concentration impurity diffusion region 7) of the source / drain portion from the surface to a certain depth X2. Next, unreacted metal is removed by selective etching.
【００６０】その後は図示しないが、通常のＭＯＳＦＥ
Ｔと同様に、例えば、全面に絶縁膜を堆積後、ＣＭＰ処
理による平坦化を行い、ソース、ドレイン、ゲートの各
部のコンタクトを開口し、そこにＷ（タングステン）等
を含むプラグを埋め込むことにより、ＭＩＳＦＥＴが形
成される。Thereafter, although not shown, ordinary MOSFE
As in the case of T, for example, after depositing an insulating film on the entire surface, planarization is performed by a CMP process, contacts of respective portions of a source, a drain, and a gate are opened, and a plug containing W (tungsten) or the like is buried therein. , MISFET are formed.
【００６１】上記実施形態に係る製造方法によれば、ゲ
ート絶縁膜２上にＣｏＳｉ2 膜のみからなるゲート電極
（シリサイド膜９）を有すると共に、ソース・ドレイン
部（ＳＤ２）にもＣｏＳｉ2 膜を有する自己整合的なシ
リサイド電極（シリサイド膜９）の構成が実現される
（サリサイド構造）。[0061] According to the manufacturing method according to the embodiment, which has a gate electrode (silicide film 9) consisting only of CoSi 2 film on the gate insulating film 2, the source-drain portion (SD2) to be CoSi 2 film Thus, the self-aligned silicide electrode (silicide film 9) is realized (salicide structure).
【００６２】さらに、このようなサリサイド技術と上記
エレベーテッド・ソース／ドレイン技術とでプロセスの
整合がとれるのが大きな利点である。エレベーテッド・
ソース／ドレインは、例えば０．１２μｍ世代以降で用
いられる微細化、高速化に重要な技術であり、サリサイ
ドと容易に組み合せのできる製造方法を提供することに
よって、高信頼性の高速化デバイスが構成可能である。Further, it is a great advantage that the process can be matched between the salicide technique and the elevated source / drain technique. Elevated
The source / drain is an important technology for miniaturization and high speed used in, for example, the 0.12 μm generation or later. By providing a manufacturing method that can be easily combined with salicide, a highly reliable high speed device is formed. It is possible.
【００６３】ただし、不良を防ぐため、高信頼性を得る
ために次の点を留意する。 (a) ゲート電極形成予定のポリシリコン３及びエピ成長
のシリコン１０全てがシリサイド化するだけの十分な厚
さの金属（８）を堆積する。 (b) なるべくゲート電極のシリサイドとの反応性が低い
ゲート絶縁膜（２）を採用する。 (c) ソース／ドレイン部（ＳＤ２）における深い接合部
（高濃度の不純物拡散領域７）は、エレベーテッド・ソ
ース／ドレイン構造となるシリコン１０の高さＨ１を考
慮して、また、このシリコン１０を越えて基板表面から
ある程度の深さ（Ｘ２（＜Ｘ１））まで金属シリサイド
膜９が形成されることを考慮しつつ、前記第２実施例よ
りも浅い形成が実現可能である。However, the following points should be noted in order to obtain high reliability in order to prevent defects. (a) A metal (8) having a thickness sufficient to silicide all of the polysilicon 3 to be formed with the gate electrode and the epitaxially grown silicon 10 is deposited. (b) Adopt a gate insulating film (2) having low reactivity with the silicide of the gate electrode as much as possible. (c) The deep junction (high-concentration impurity diffusion region 7) in the source / drain portion (SD2) is formed in consideration of the height H1 of the silicon 10 having an elevated source / drain structure. In consideration of the fact that the metal silicide film 9 is formed to a certain depth (X2 (<X1)) from the substrate surface beyond the above, a shallower formation than in the second embodiment can be realized.
【００６４】また、上記実施形態に係る製造方法によれ
ば、ＲＩＥ（反応性イオンエッチング）工程によるメタ
ルゲートと比較した場合、メタル加工の困難に伴う寸法
制御性の劣化や後熱工程によるゲート電極の信頼性の低
下などの問題は解決し得る。さらに、いわゆるダマシン
ゲートと比較した場合は、加工上容易である上、工程数
が増えないためコスト面の負担も重くならないという利
点がある。Further, according to the manufacturing method of the above embodiment, when compared with the metal gate formed by the RIE (reactive ion etching) process, the dimensional controllability is deteriorated due to the difficulty of the metal processing and the gate electrode is formed by the post-heating process. Problems such as a decrease in the reliability of the system can be solved. Furthermore, when compared with a so-called damascene gate, there is an advantage that processing is easy and the cost burden is not increased because the number of steps is not increased.
【００６５】なお、上記実施形態の方法では、ゲート電
極形成予定のポリシリコン３及びシリコン１０の積層、
エレベーテッド・ソース／ドレイン形成のためのシリコ
ン１０をシリサイド化するためにＣｏ／ＴｉＮの積層膜
８を用いたが、その代わりにＴｉ／Ｃｏ／ＴｉＮの順の
３層の積層膜を堆積しても同様の効果が得られる（図示
せず）。In the method of the above embodiment, the lamination of the polysilicon 3 and the silicon 10 to be formed with the gate electrode,
The Co / TiN laminated film 8 was used to silicide the silicon 10 for forming the elevated source / drain, but instead a three-layer laminated film of Ti / Co / TiN was deposited. Has the same effect (not shown).
【００６６】Ｔｉは、ポリシリコン３をシリサイド化す
る反応を均一に促進させる作用を有する。このような作
用を発揮させるためのＴｉの膜厚は特に決まらない。Ｔ
ｉは薄く均一に形成すればよい。ポリシリコン３が５０
ｎｍ、エピタキシャルシリコン１０が３０ｎｍなら、例
えばＴｉが５ｎｍ、Ｃｏが２６ｎｍ、ＴｉＮが２０ｎｍ
程度である。Ti has a function of uniformly promoting the reaction of silicidizing the polysilicon 3. The film thickness of Ti for exhibiting such an effect is not particularly determined. T
i may be formed to be thin and uniform. 50 polysilicon 3
If the epitaxial silicon 10 is 30 nm, for example, Ti is 5 nm, Co is 26 nm, and TiN is 20 nm.
It is about.
【００６７】上記Ｔｉ／Ｃｏ／ＴｉＮの積層膜の場合、
ＲＴＡの工程を経ることによって、ＣｏがＴｉと入れ替
わり、ポリシリコン３が全てＣｏＳｉ2 に置換される。
これと同時にソース／ドレイン部の深い接合部（高濃度
の不純物拡散領域７）表面もＣｏＳｉ2 に置換される。
その後、未反応の金属（Ｔｉ／ＴｉＮの積層膜）は選択
的に除去される。In the case of the laminated film of Ti / Co / TiN,
Through the RTA process, Co is replaced with Ti, and the polysilicon 3 is entirely replaced with CoSi 2 .
At the same time, the surface of the deep junction (high concentration impurity diffusion region 7) of the source / drain portion is also replaced with CoSi 2 .
Thereafter, unreacted metal (Ti / TiN laminated film) is selectively removed.
【００６８】図１１（ａ）は、この発明の第５実施形態
に係るＭＩＳＦＥＴ（Metal Insulated Semiconductor
Field Effect Transistor ）の断面図である。半導体基
板１上にチャネル領域を隔ててソース／ドレイン部ＳＤ
３が形成されている。このソース／ドレイン部ＳＤ３
は、ＬＤＤ（Lightly Doped Drain ）またはソース／ド
レイン・エクステンションを有する構造であり、チャネ
ル領域に近い側が低濃度の不純物拡散領域５を有する。
かつ、このソース／ドレイン部ＳＤ３は、エレベーテッ
ド・ソース／ドレイン構造であり、上記低濃度の不純物
拡散領域５に隣接する高濃度の不純物拡散領域７の表面
からゲート電極Ｇ３（後述する）とほぼ同じ高さＨ２
（＜Ｈ１）を有する金属シリサイド膜９が形成されてい
る。FIG. 11A shows a MISFET (Metal Insulated Semiconductor) according to a fifth embodiment of the present invention.
It is sectional drawing of Field Effect Transistor). Source / drain part SD on semiconductor substrate 1 with a channel region therebetween
3 are formed. This source / drain part SD3
Is a structure having LDD (Lightly Doped Drain) or source / drain extension, and has a low concentration impurity diffusion region 5 on the side close to the channel region.
Further, the source / drain portion SD3 has an elevated source / drain structure, and is substantially equal to the gate electrode G3 (described later) from the surface of the high concentration impurity diffusion region 7 adjacent to the low concentration impurity diffusion region 5. Same height H2
A metal silicide film 9 having (<H1) is formed.
【００６９】上記基板１は、Ｎ型シリコン基板またはＰ
型シリコン基板であり、また、Ｎ型シリコン基板または
Ｐ型シリコン基板に設けられたＰ型またはＮ型のウェル
領域である。The substrate 1 is an N-type silicon substrate or a P-type silicon substrate.
And a P-type or N-type well region provided on an N-type silicon substrate or a P-type silicon substrate.
【００７０】ゲート絶縁膜２上にゲート電極Ｇ３が形成
されている。このゲート電極Ｇ３は金属シリサイド膜９
のみで形成されている。ゲート電極Ｇ３の側壁スペーサ
ＳＰは、上記したようなソース／ドレイン部ＳＤ３を形
成するために必要な構造であり、ここでは酸化膜４、窒
化シリコン膜６からなる。The gate electrode G3 is formed on the gate insulating film 2. This gate electrode G3 is made of a metal silicide film 9
It is formed only with. The side wall spacer SP of the gate electrode G3 has a structure necessary for forming the source / drain portion SD3 as described above, and here is composed of the oxide film 4 and the silicon nitride film 6.
【００７１】この発明の最も特徴とする構造は、上記し
たように、ゲート電極Ｇ３が金属シリサイドのみからな
ることである（金属シリサイド膜９）。このため、微細
化及び動作高速化の妨げになるゲート空乏化現象は解決
する。The most characteristic structure of the present invention is, as described above, that the gate electrode G3 is made of only a metal silicide (metal silicide film 9). Therefore, the gate depletion phenomenon that hinders miniaturization and high-speed operation is solved.
【００７２】また、ゲート絶縁膜２の材料は、酸化シリ
コン膜でもよいが、窒化シリコン膜を含んでいる方が好
ましい。その理由は前記第１の実施形態において記載し
たとおりである。従って、ゲート絶縁膜２は、Ｓｉ3 Ｎ
4 、ＳｉＯ2 ＋Ｓｉ3 Ｎ4 、ＳｉＯx Ｎy ＋Ｓｉ3 Ｎ4
のうちから選ばれることが好ましい。これにより、ゲー
ト絶縁膜の薄膜化に伴うトンネル電流の増大を抑えつ
つ、素子の微細化に寄与することができる。The material of the gate insulating film 2 may be a silicon oxide film, but preferably contains a silicon nitride film. The reason is as described in the first embodiment. Therefore, the gate insulating film 2 is made of Si 3 N
4, SiO 2 + Si 3 N 4, SiO x N y + Si 3 N 4
It is preferable to be selected from among the above. Thereby, it is possible to contribute to miniaturization of the device while suppressing an increase in tunnel current due to the thinning of the gate insulating film.
【００７３】また、この発明に用いる金属シリサイド膜
９として、ＣｏＳｉ2 ，ＮｉＳｉ2，ＴｉＳｉ2 が代表
的である。これ以外のものでも代わり得るが、前記第１
の実施形態で記載した理由からＣｏＳｉ2 を用いてい
る。As the metal silicide film 9 used in the present invention, CoSi 2 , NiSi 2 , and TiSi 2 are representative. Other alternatives can be used, but the first
CoSi 2 is used for the reason described in the embodiment.
【００７４】上記図１１（ａ）の構成は、前記図６に比
べてエレベーテッド・ソース／ドレインの構成が次の点
で異なっている。ソース・ドレイン上に形成された金属
シリサイド膜９（ＣｏＳｉ2 ）の界面は、高濃度の不純
物拡散領域７のほぼ表面に位置することである。高濃度
の不純物拡散領域７の表面は、図１１（ｂ）に示すよう
に、不純物拡散領域７のドーパント濃度のピーク近傍で
ある。この結果、金属シリサイド膜９（ＣｏＳｉ2 ）と
不純物拡散領域７との界面抵抗が下がり、より高速動作
に寄与する。The configuration of FIG. 11A is different from that of FIG. 6 in the configuration of the elevated source / drain in the following point. The interface of the metal silicide film 9 (CoSi 2 ) formed on the source / drain is located almost on the surface of the high concentration impurity diffusion region 7. The surface of the high concentration impurity diffusion region 7 is near the peak of the dopant concentration of the impurity diffusion region 7 as shown in FIG. As a result, the interface resistance between the metal silicide film 9 (CoSi 2 ) and the impurity diffusion region 7 is reduced, which contributes to higher speed operation.
【００７５】また、高濃度の不純物拡散領域７自体の形
成を、図６の構成よりさらに浅くすることもできる。従
って、短チャネル効果に対してより強くなる。また、金
属シリサイド膜９は、上に延ばす（高さＨ２（＜Ｈ
１））ことでより厚く形成することが可能となり、ゲー
ト電極、ソース／ドレインのシート抵抗を低減させるこ
とも可能となる。The formation of the high concentration impurity diffusion region 7 itself can be made shallower than the structure shown in FIG. Therefore, it becomes stronger against the short channel effect. The metal silicide film 9 is extended upward (with a height H2 (<H
1)), it is possible to form a thicker film, and it is also possible to reduce the sheet resistance of the gate electrode and the source / drain.
【００７６】図１２〜図１６は、この発明の第６の実施
形態に係る、上記図１１（ａ）のＭＩＳＦＥＴの製造方
法を工程順に示す断面図である。図１１（ａ）と同様の
箇所には同一の符号を付して説明する。FIGS. 12 to 16 are sectional views showing a method of manufacturing the MISFET of FIG. 11A in the order of steps according to the sixth embodiment of the present invention. The same parts as those in FIG. 11A will be described with the same reference numerals.
【００７７】Ｐ型シリコン基板あるいはＮ型シリコン基
板１上に、例えば埋めこみ素子分離法により、深さ３０
０ｎｍの素子分離構造を形成する（図示せず）。能動素
子部にある１０ｎｍのシリコン酸化膜越しにウェル、チ
ャネルストッパを形成する。典型的なイオン注入条件と
しては、ＰウェルではＢを加速電圧２６０ｋｅＶ、ドー
ズ量２．０×１０13ｃｍ-2、ＮウェルではＰ（リン）を
加速電圧５００ｋｅＶ、ドーズ量２．５×１０13ｃｍ-2
である。On a P-type silicon substrate or an N-type silicon substrate 1, a depth of 30
A 0 nm device isolation structure is formed (not shown). A well and a channel stopper are formed through a 10 nm silicon oxide film in the active element portion. As typical ion implantation conditions, in the P well, B is accelerated at 260 keV and the dose is 2.0 × 10 13 cm −2 , and in the N well, P (phosphorus) is accelerated at 500 keV and the dose is 2.5 × 10 13. cm -2
It is.
【００７８】その後、図１２に示すように、ゲート絶縁
膜２（Ｓｉ3 Ｎ4 、またはＳｉＯ2＋Ｓｉ3 Ｎ4 、また
はＳｉＯx Ｎy ＋Ｓｉ3 Ｎ4 ）を１〜５ｎｍ、およびポ
リシリコン３を５０ｎｍ程度堆積する。次に、リソグラ
フィと異方性エッチング技術を用いてポリシリコン３を
加工し、後酸化工程を経て酸化膜４を形成する。次に、
イオン注入によりソース／ドレイン・エクステンション
（低濃度の不純物拡散領域５）を形成する。Thereafter, as shown in FIG. 12, the gate insulating film 2 (Si 3 N 4 , or SiO 2 + Si 3 N 4 , or SiO x N y + Si 3 N 4 ) is formed to a thickness of 1 to 5 nm, and the polysilicon 3 is formed. Deposit about 50 nm. Next, the polysilicon 3 is processed using lithography and anisotropic etching technology, and an oxide film 4 is formed through a post-oxidation process. next,
Source / drain extensions (low-concentration impurity diffusion regions 5) are formed by ion implantation.
【００７９】上記エクステンション（低濃度の不純物拡
散領域５）を形成するための典型的なイオン注入条件
は、Ｎ型ではＡｓを加速電圧１０ｋｅＶ、ドーズ量５×
１０14ｃｍ-2、Ｐ型ではＢＦ2 を加速電圧７ｋｅＶ、ド
ーズ量５×１０14ｃｍ-2である。Typical ion implantation conditions for forming the extension (low-concentration impurity diffusion region 5) are as follows. In the case of N-type, As is supplied with an acceleration voltage of 10 keV and a dose of 5 ×.
10 14 cm -2, the P-type is an acceleration voltage 7 keV, a dose of 5 × 10 14 cm -2 to BF 2.
【００８０】その後、８００℃程度の活性化ＲＴＡ（急
速熱アニール処理）工程を経た後、ＣＶＤ法、異方性エ
ッチング技術を用いてＳｉＮスペーサとしての窒化シリ
コン膜６を加工する。Then, after an activation RTA (rapid thermal annealing) process at about 800 ° C., the silicon nitride film 6 as a SiN spacer is processed by a CVD method and an anisotropic etching technique.
【００８１】次に、図１３に示すように、露出している
酸化膜４及び絶縁膜２が残留していれば絶縁膜２を薬液
処理により剥離、さらにこの剥離後の自然酸化膜を水素
アニール処理により剥離した後、エピタキシャルシリコ
ン１０を１００ｎｍ程度選択成長させる。すなわち、単
結晶シリコン１０は、シリコンの露出したソース／ドレ
イン部分及びゲート電極形成予定のポリシリコン３上に
のみ選択成長する。成長を続けるとやがては全体を覆
う。Next, as shown in FIG. 13, if the exposed oxide film 4 and insulating film 2 remain, the insulating film 2 is peeled off by a chemical treatment, and the natural oxide film after the peeling is subjected to hydrogen annealing. After being separated by the treatment, the epitaxial silicon 10 is selectively grown to about 100 nm. That is, the single crystal silicon 10 is selectively grown only on the exposed source / drain portions of silicon and on the polysilicon 3 where the gate electrode is to be formed. As it continues to grow, it eventually covers the whole.
【００８２】次に、図１４に示すように、スペーサとし
ての窒化膜６をストッパーにしてＣＭＰ（化学的機械的
研磨）処理を行う。すなわち、窒化膜６の最上面が露出
するまで平坦化を行なう。これにより、ソース／ドレイ
ン部のシリコン１０は、ゲート電極形成予定のポリシリ
コン３と同じ高さ（５０ｎｍ程度）となる。その後、１
０００℃程度の活性化ＲＴＡを行うことによって、深い
接合部（高濃度の不純物拡散領域７）を形成する。Next, as shown in FIG. 14, a CMP (chemical mechanical polishing) process is performed using the nitride film 6 as a spacer as a stopper. That is, planarization is performed until the uppermost surface of nitride film 6 is exposed. As a result, the silicon 10 in the source / drain portion has the same height (about 50 nm) as the polysilicon 3 where the gate electrode is to be formed. Then 1
A deep junction (high-concentration impurity diffusion region 7) is formed by performing activation RTA at about 000 ° C.
【００８３】上記深い接合部（高濃度の不純物拡散領域
７）形成のための典型的なイオン注入条件は、Ｎ型では
Ａｓを加速電圧５０ｋｅＶ、ドーズ量７×１０15ｃ
ｍ-2、Ｐ型ではＢを加速電圧５ｋｅＶ、ドーズ量４×１
０15ｃｍ-2である。Typical ion implantation conditions for forming the deep junction (high-concentration impurity diffusion region 7) are as follows. In the case of the N-type, As is supplied with an acceleration voltage of 50 keV and a dose of 7 × 10 15 c.
m -2 , B type for P type, acceleration voltage 5 keV, dose amount 4 × 1
0 15 cm -2 .
【００８４】次に、図１５に示すように、全面にＣｏ／
ＴｉＮの順の２層からなる積層膜８をスパッタ法を用い
て堆積する。上記積層膜８の膜厚は、ここでは、Ｃｏが
１６ｎｍ程度、ＴｉＮが２０ｎｍ程度としている。Next, as shown in FIG.
A laminated film 8 composed of two layers of TiN is deposited by using a sputtering method. Here, the thickness of the laminated film 8 is about 16 nm for Co and about 20 nm for TiN.
【００８５】上記積層膜８のＣｏの膜厚は、ゲート電極
形成予定のポリシリコン３全て、及び、ソース／ドレイ
ン部分上のシリコン１０全てがシリサイド化する、すな
わちＣｏＳｉ2 になるのに十分な厚さが必要である。The thickness of Co of the laminated film 8 is sufficient to silicide all the polysilicon 3 where the gate electrode is to be formed and all the silicon 10 on the source / drain portions, that is, CoSi 2. Is necessary.
【００８６】上記のように、ここではポリシリコン３が
５０ｎｍ、ソース／ドレイン部分にエピ成長したシリコ
ン１０も５０ｎｍとしている。膜厚換算で、Ｃｏが１に
対してＣｏＳｉ2 は３．５倍程度になることから、Ｃｏ
が１６ｎｍ程度あれば、ポリシリコン３、シリコン１０
各々は全てＣｏＳｉ2 に置換できる。また、ＴｉＮは酸
化防止膜として機能させるための適当な膜厚であればよ
く、２０ｎｍ程度とした。As described above, here, the polysilicon 3 has a thickness of 50 nm, and the silicon 10 epitaxially grown on the source / drain portion has a thickness of 50 nm. In terms of film thickness, CoSi 2 is about 3.5 times as large as Co.
Is about 16 nm, polysilicon 3 and silicon 10
Each of them can be replaced with CoSi 2 . Further, TiN only needs to have an appropriate thickness for functioning as an antioxidant film, and has a thickness of about 20 nm.
【００８７】次に、図１６に示すように、２ステップの
ＲＴＡにより、ポリシリコン３とシリコン１０それぞれ
を全てＣｏＳｉ2 からなる金属シリサイド膜９に置換さ
せる。次いで、未反応の金属を選択エッチングにより除
去する。Next, as shown in FIG. 16, the polysilicon 3 and the silicon 10 are all replaced with a metal silicide film 9 made of CoSi 2 by two-step RTA. Next, unreacted metal is removed by selective etching.
【００８８】その後は図示しないが、通常のＭＯＳＦＥ
Ｔと同様に、例えば、全面に絶縁膜を堆積後、ＣＭＰ処
理による平坦化を行い、ソース、ドレイン、ゲートの各
部のコンタクトを開口し、そこにＷ（タングステン）等
を含むプラグを埋め込むことにより、ＭＩＳＦＥＴが形
成される。Thereafter, although not shown, ordinary MOSFE
As in the case of T, for example, after depositing an insulating film on the entire surface, planarization is performed by a CMP process, contacts of respective portions of a source, a drain, and a gate are opened, and a plug containing W (tungsten) or the like is buried therein. , MISFET are formed.
【００８９】上記実施形態に係る製造方法によれば、第
４の実施形態に記載したのと同様に、ゲート電極Ｇ３と
ソース・ドレイン部ＳＤ３に自己整合的にＣｏＳｉ2 膜
（金属シリサイド膜９）が形成できる（サリサイド構
造）。また、サリサイド技術と上記エレベーテッド・ソ
ース／ドレイン技術とでプロセスの整合が容易にとれ
る。これにより、高信頼性の高速化デバイスが構成可能
である。According to the manufacturing method of the above embodiment, similarly to the fourth embodiment, the CoSi 2 film (metal silicide film 9) is self-aligned with the gate electrode G3 and the source / drain portion SD3. Can be formed (salicide structure). Further, the salicide technique and the elevated source / drain technique can easily match processes. Thereby, a highly reliable high-speed device can be configured.
【００９０】ただし、不良を防ぐため、高信頼性を得る
ために次の点を留意する。 (a) ゲート電極形成予定のポリシリコン３及びエピ成長
のシリコン１０全てがシリサイド化するだけの十分な厚
さの金属（８）を堆積する。 (b) なるべくゲート電極のシリサイドとの反応性が低い
ゲート絶縁膜（２）を採用する。 (c) ソース／ドレイン部（ＳＤ３）における深い接合部
（高濃度の不純物拡散領域７）は、エレベーテッド・ソ
ース／ドレイン構造となるシリコン１０の高さ（Ｈ２）
を考慮して、また、基板表面の界面近傍で金属シリサイ
ド膜９の形成が止まることを考慮しつつ、前記第４実施
例よりも浅い形成が実現可能である。However, the following points should be noted in order to prevent defects and obtain high reliability. (a) A metal (8) having a thickness sufficient to silicide all of the polysilicon 3 to be formed with the gate electrode and the epitaxially grown silicon 10 is deposited. (b) Adopt a gate insulating film (2) having low reactivity with the silicide of the gate electrode as much as possible. (c) The deep junction (high-concentration impurity diffusion region 7) in the source / drain portion (SD3) is the height (H2) of the silicon 10 having an elevated source / drain structure.
In consideration of the above, and considering that the formation of the metal silicide film 9 stops near the interface on the substrate surface, a shallower formation than in the fourth embodiment can be realized.
【００９１】また、上記実施形態に係る製造方法によれ
ば、ＲＩＥ（反応性イオンエッチング）工程によるメタ
ルゲートと比較した場合、メタル加工の困難に伴う寸法
制御性の劣化や後熱工程によるゲート電極の信頼性の低
下などの問題は解決し得る。Further, according to the manufacturing method of the above embodiment, when compared with the metal gate formed by the RIE (reactive ion etching) process, the dimensional controllability is deteriorated due to the difficulty of the metal processing and the gate electrode is formed by the post-heating process. Problems such as a decrease in the reliability of the system can be solved.
【００９２】なお、上記実施形態の方法では、ゲート電
極形成予定のポリシリコン３、エレベーテッド・ソース
／ドレイン形成のためのシリコン１０をシリサイド化す
るためにＣｏ／ＴｉＮの積層膜８を用いたが、その代わ
りにＴｉ／Ｃｏ／ＴｉＮの順の３層の積層膜を堆積して
も同様の効果が得られる（図示せず）。In the method of the above embodiment, the polysilicon film 3 for forming the gate electrode and the laminated film 8 of Co / TiN are used to silicide the silicon 10 for forming the elevated source / drain. Alternatively, a similar effect can be obtained by depositing a three-layer laminated film in the order of Ti / Co / TiN (not shown).
【００９３】Ｔｉは、ポリシリコン３をシリサイド化す
る反応を均一に促進させる作用を有する。このような作
用を発揮させるためのＴｉの膜厚は特に決まらない。Ｔ
ｉは薄く均一に形成すればよい。ポリシリコン３、エピ
タキシャルシリコン１０が共に５０ｎｍなら、例えばＴ
ｉが５ｎｍ、Ｃｏが１６ｎｍ、ＴｉＮが２０ｎｍ程度に
すればよい。Ti has the function of uniformly promoting the reaction of silicidizing polysilicon 3. The film thickness of Ti for exhibiting such an effect is not particularly determined. T
i may be formed to be thin and uniform. If both the polysilicon 3 and the epitaxial silicon 10 are 50 nm, for example, T
i may be about 5 nm, Co may be about 16 nm, and TiN may be about 20 nm.
【００９４】上記Ｔｉ／Ｃｏ／ＴｉＮの積層膜の場合、
ＲＴＡの工程を経ることによって、ＣｏがＴｉと入れ替
わり、ポリシリコン３が全てＣｏＳｉ2 に置換される。
これと同時にソース／ドレイン部のシリコン１０も全て
ＣｏＳｉ2 に置換される。その後、未反応の金属（Ｔｉ
／ＴｉＮの積層膜）は選択的に除去される。In the case of the laminated film of Ti / Co / TiN,
Through the RTA process, Co is replaced with Ti, and the polysilicon 3 is entirely replaced with CoSi 2 .
At the same time, all of the silicon 10 in the source / drain portion is also replaced with CoSi 2 . Then, the unreacted metal (Ti
/ TiN laminated film) is selectively removed.
【００９５】図１７は、この発明の第７実施形態に係る
ＭＩＳＦＥＴ（Metal Insulated Semiconductor Field
Effect Transistor ）の断面図である。半導体基板１上
にチャネル領域を隔ててソース／ドレイン部ＳＤ４が形
成されている。このソース／ドレイン部ＳＤ４は、ＬＤ
Ｄ（Lightly Doped Drain ）またはソース／ドレイン・
エクステンションを有する構造であり、チャネル領域に
近い側が低濃度の不純物拡散領域５、これに隣接して高
濃度の不純物拡散領域７を有する。かつ、このソース／
ドレイン部ＳＤ４は、シリサイド化されていない点が前
述の各実施形態と違う点である。FIG. 17 shows a MISFET (Metal Insulated Semiconductor Field) according to the seventh embodiment of the present invention.
It is sectional drawing of Effect Transistor). Source / drain portions SD4 are formed on semiconductor substrate 1 with a channel region therebetween. This source / drain portion SD4 is
D (Lightly Doped Drain) or source / drain
The structure has an extension, and has a low concentration impurity diffusion region 5 on the side close to the channel region and a high concentration impurity diffusion region 7 adjacent thereto. And this source /
The drain part SD4 is different from the above-described embodiments in that it is not silicided.
【００９６】上記基板１は、Ｎ型シリコン基板またはＰ
型シリコン基板であり、また、Ｎ型シリコン基板または
Ｐ型シリコン基板に設けられたＰ型またはＮ型のウェル
領域である。The substrate 1 is an N-type silicon substrate or a P-type silicon substrate.
And a P-type or N-type well region provided on an N-type silicon substrate or a P-type silicon substrate.
【００９７】ゲート絶縁膜２上にゲート電極Ｇ４が形成
されている。このゲート電極Ｇ４は金属シリサイド膜９
のみで形成されている。ゲート電極Ｇ４の側壁スペーサ
ＳＰは、上記したようなソース／ドレイン部ＳＤ４を形
成するために必要な構造であり、ここでは酸化膜４、窒
化シリコン膜６からなる。The gate electrode G4 is formed on the gate insulating film 2. This gate electrode G4 is made of a metal silicide film 9
It is formed only with. The side wall spacer SP of the gate electrode G4 has a structure necessary for forming the source / drain portion SD4 as described above, and here is formed of the oxide film 4 and the silicon nitride film 6.
【００９８】この発明の最も特徴とする構造は、上記し
たように、ゲート電極Ｇ４が金属シリサイドのみからな
ることである（金属シリサイド膜９）。このため、微細
化及び動作高速化の妨げになるゲート空乏化現象は解決
する。The most characteristic structure of the present invention is, as described above, that the gate electrode G4 is made of only metal silicide (metal silicide film 9). Therefore, the gate depletion phenomenon that hinders miniaturization and high-speed operation is solved.
【００９９】また、上記したように、ソース／ドレイン
部ＳＤ４は、シリサイド化されていない。これにより極
浅い接合が実現される。さらなる微細化には信頼性が高
まる構成である。As described above, the source / drain portion SD4 is not silicided. Thereby, an extremely shallow junction is realized. The configuration is more reliable for further miniaturization.
【０１００】また、ゲート絶縁膜２の材料は、酸化シリ
コン膜でもよいが、窒化シリコン膜を含んでいる方が好
ましい。その理由は前記第１の実施形態において記載し
たとおりである。従って、ゲート絶縁膜２は、Ｓｉ3 Ｎ
4 、ＳｉＯ2 ＋Ｓｉ3 Ｎ4 、ＳｉＯx Ｎy ＋Ｓｉ3 Ｎ4
のうちから選ばれることが好ましい。これにより、ゲー
ト絶縁膜の薄膜化に伴うトンネル電流の増大を抑えつ
つ、素子の微細化に寄与することができる。The material of the gate insulating film 2 may be a silicon oxide film, but preferably includes a silicon nitride film. The reason is as described in the first embodiment. Therefore, the gate insulating film 2 is made of Si 3 N
4, SiO 2 + Si 3 N 4, SiO x N y + Si 3 N 4
It is preferable to be selected from among the above. Thereby, it is possible to contribute to miniaturization of the device while suppressing an increase in tunnel current due to the thinning of the gate insulating film.
【０１０１】また、この発明に用いる金属シリサイド膜
９として、ＣｏＳｉ2 ，ＮｉＳｉ2，ＴｉＳｉ2 が代表
的である。これ以外のものでも代わり得るが、前記第１
の実施形態で記載した理由からＣｏＳｉ2 を用いてい
る。As the metal silicide film 9 used in the present invention, CoSi 2 , NiSi 2 , and TiSi 2 are representative. Other alternatives can be used, but the first
CoSi 2 is used for the reason described in the embodiment.
【０１０２】図１８〜図２１は、この発明の第８の実施
形態に係る、上記図１７のＭＩＳＦＥＴの製造方法を工
程順に示す断面図である。図１７と同様の箇所には同一
の符号を付して説明する。FIGS. 18 to 21 are sectional views showing a method of manufacturing the MISFET of FIG. 17 according to the eighth embodiment of the present invention in the order of steps. The same parts as those in FIG. 17 are described with the same reference numerals.
【０１０３】Ｐ型シリコン基板あるいはＮ型シリコン基
板１上に、例えば埋めこみ素子分離法により、深さ３０
０ｎｍの素子分離構造を形成する（図示せず）。能動素
子部にある１０ｎｍのシリコン酸化膜越しにウェル、チ
ャネルストッパを形成する。典型的なイオン注入条件と
しては、ＰウェルではＢを加速電圧２６０ｋｅＶ、ドー
ズ量２．０×１０13ｃｍ-2、ＮウェルではＰ（リン）を
加速電圧５００ｋｅＶ、ドーズ量２．５×１０13ｃｍ-2
である。On a P-type silicon substrate or an N-type silicon substrate 1, a depth of 30
A 0 nm device isolation structure is formed (not shown). A well and a channel stopper are formed through a 10 nm silicon oxide film in the active element portion. As typical ion implantation conditions, in the P well, B is accelerated at 260 keV and the dose is 2.0 × 10 13 cm −2 , and in the N well, P (phosphorus) is accelerated at 500 keV and the dose is 2.5 × 10 13. cm -2
It is.
【０１０４】その後、図１８に示すように、ゲート絶縁
膜２（Ｓｉ3 Ｎ4 、またはＳｉＯ2＋Ｓｉ3 Ｎ4 、また
はＳｉＯx Ｎy ＋Ｓｉ3 Ｎ4 ）を１〜５ｎｍ、およびポ
リシリコン３を５０ｎｍ程度堆積する。次に、リソグラ
フィと異方性エッチング技術を用いてポリシリコン３を
加工する。このとき、ソース／ドレイン側に延在したゲ
ート絶縁膜２（材料は例えばＳｉ3 Ｎ4 ）は残存したま
まとする。その後、後酸化工程を経て酸化膜４を形成す
る。次に、イオン注入によりソース／ドレイン・エクス
テンション（低濃度の不純物拡散領域５）を形成する。Thereafter, as shown in FIG. 18, the gate insulating film 2 (Si 3 N 4 , or SiO 2 + Si 3 N 4 , or SiO x N y + Si 3 N 4 ) is 1 to 5 nm, and the polysilicon 3 is deposited. Deposit about 50 nm. Next, the polysilicon 3 is processed using lithography and anisotropic etching technology. At this time, the gate insulating film 2 (the material is, for example, Si 3 N 4 ) extending to the source / drain side is left. Thereafter, an oxide film 4 is formed through a post-oxidation step. Next, source / drain extensions (low-concentration impurity diffusion regions 5) are formed by ion implantation.
【０１０５】上記エクステンション（低濃度の不純物拡
散領域５）を形成するための典型的なイオン注入条件
は、Ｎ型ではＡｓを加速電圧１０ｋｅＶ、ドーズ量５×
１０14ｃｍ-2、Ｐ型ではＢＦ2 を加速電圧７ｋｅＶ、ド
ーズ量５×１０14ｃｍ-2である。Typical ion implantation conditions for forming the above-mentioned extension (low-concentration impurity diffusion region 5) are as follows. In the case of the N-type, As is supplied with an acceleration voltage of 10 keV and a dose of 5 ×.
10 14 cm -2, the P-type is an acceleration voltage 7 keV, a dose of 5 × 10 14 cm -2 to BF 2.
【０１０６】次に、図１９に示すように、８００℃程度
の活性化ＲＴＡ（急速熱アニール処理）をした後、ＣＶ
Ｄ法、異方性エッチング技術を経てＳｉＮスペーサとし
ての窒化シリコン膜６を加工する。その後、イオン注入
と活性化ＲＴＡを行うことによって、深い接合部（高濃
度の不純物拡散領域７）を形成する。Next, as shown in FIG. 19, after performing activation RTA (rapid thermal annealing) at about 800 ° C., CV
The silicon nitride film 6 as a SiN spacer is processed through the D method and the anisotropic etching technique. Thereafter, a deep junction (high-concentration impurity diffusion region 7) is formed by performing ion implantation and activation RTA.
【０１０７】上記深い接合部（高濃度の不純物拡散領域
７）形成のための典型的なイオン注入条件は、Ｎ型では
Ａｓを加速電圧３０ｋｅＶ、ドーズ量７×１０15ｃ
ｍ-2、Ｐ型ではＢを加速電圧３ｋｅＶ、ドーズ量４×１
０15ｃｍ-2である。イオン注入後、約１０００℃程度の
活性化ＲＴＡを行うことによって、ソース／ドレイン拡
散層のドーパントの活性化を行なう。Typical ion implantation conditions for forming the above-mentioned deep junction (high-concentration impurity diffusion region 7) are as follows. In the case of the N-type, As is supplied with an acceleration voltage of 30 keV and a dose of 7 × 10 15 c.
m -2 , P type: B, acceleration voltage 3 keV, dose 4 × 1
0 15 cm -2 . After the ion implantation, the activation of the dopant in the source / drain diffusion layers is performed by performing an activation RTA at about 1000 ° C.
【０１０８】次に、図２０に示すように、薬液処理（例
えば希弗酸処理）により、ポリシリコン３上部の酸化膜
４を剥離後、全面にＣｏ／ＴｉＮの順の２層からなる積
層膜８をスパッタ法を用いて堆積する。上記積層膜８の
膜厚は、ここでは、Ｃｏが１６ｎｍ程度、ＴｉＮが２０
ｎｍ程度としている。Next, as shown in FIG. 20, after the oxide film 4 on the polysilicon 3 is peeled off by a chemical solution treatment (for example, a dilute hydrofluoric acid treatment), a laminated film composed of two layers of Co / TiN is formed on the entire surface. 8 is deposited using a sputtering method. Here, the film thickness of the laminated film 8 is, for example, about 16 nm for Co and about 20 nm for TiN.
nm.
【０１０９】上記積層膜８のＣｏの膜厚は、ゲート電極
形成予定のポリシリコン３全てがシリサイド化する、す
なわちＣｏＳｉ2 になるのに十分な厚さが必要である。
上記のように、ここではポリシリコン３を５０ｎｍとし
ている。膜厚換算で、Ｃｏが１に対してＣｏＳｉ2 は
３．５倍程度になることから、Ｃｏが１６ｎｍ程度あれ
ば５０ｎｍのポリシリコン３を全てＣｏＳｉ2 に置換で
きる。また、ＴｉＮは酸化防止膜として機能させるため
の適当な膜厚であればよく、２０ｎｍ程度とした。The film thickness of Co in the laminated film 8 needs to be large enough to silicide all the polysilicon 3 where the gate electrode is to be formed, that is, to become CoSi 2 .
As described above, here, the polysilicon 3 is set to 50 nm. In terms of film thickness, CoSi 2 is about 3.5 times as large as Co. Therefore, if Co is about 16 nm, all of the 50 nm polysilicon 3 can be replaced with CoSi 2 . Further, TiN only needs to have an appropriate thickness for functioning as an antioxidant film, and has a thickness of about 20 nm.
【０１１０】次に、図２１に示すように、ＲＴＡによ
り、ポリシリコン３を全てＣｏＳｉ2からなる金属シリ
サイド膜９に置換させる。次いで、未反応の金属を選択
エッチングにより除去する。その際、ソース・ドレイン
部の最表面にはゲート絶縁膜２のＳｉ3 Ｎ4 が存在する
ため、ＣｏがＳｉと反応せずに除去されてしまう。Next, as shown in FIG. 21, the polysilicon 3 is entirely replaced with a metal silicide film 9 made of CoSi 2 by RTA. Next, unreacted metal is removed by selective etching. At this time, since Si 3 N 4 of the gate insulating film 2 exists on the outermost surface of the source / drain portion, Co is removed without reacting with Si.
【０１１１】その後は図示しないが、通常のＭＯＳＦＥ
Ｔと同様に、例えば、全面に絶縁膜を堆積後、ＣＭＰ処
理による平坦化を行い、ソース、ドレイン、ゲートの各
部のコンタクトを開口し、そこにＷ（タングステン）等
を含むプラグを埋め込むことにより、ＭＩＳＦＥＴが形
成される。Thereafter, although not shown, ordinary MOSFE
As in the case of T, for example, after depositing an insulating film on the entire surface, planarization is performed by a CMP process, contacts of respective portions of a source, a drain, and a gate are opened, and a plug containing W (tungsten) or the like is embedded therein. , MISFET are formed.
【０１１２】上記実施形態に係る製造方法によれば、上
述の他の各実施形態と比べた場合、ソース／ドレイン領
域が金属シリサイド膜に変換されないため、非常に浅い
拡散層を形成することができる。かつ十分な膜厚を持つ
金属シリサイド膜９、すなわちＣｏＳｉ2 膜のみからな
るゲート電極を有する構成が実現される。ただし、不良
を防ぐため、高信頼性を得るために次の点を留意する。 (a) ゲート電極形成予定のポリシリコン３全てがシリサ
イド化するだけの十分な厚さの金属（８）を堆積する。 (b) なるべくゲート電極のシリサイドとの反応性が低い
ゲート絶縁膜（２）を採用する。 また、上記実施形態に係る製造方法によれば、ＲＩＥ
（反応性イオンエッチング）工程によるメタルゲートと
比較した場合、メタル加工の困難に伴う寸法制御性の劣
化や後熱工程によるゲート電極の信頼性の低下などの問
題は解決し得る。いわゆるダマシンゲートと比較した場
合は、加工上容易である上、工程数が増えないためコス
ト面の負担も重くならないという利点がある。According to the manufacturing method of the above embodiment, the source / drain region is not converted to a metal silicide film as compared with the other embodiments described above, so that a very shallow diffusion layer can be formed. . In addition, a configuration having a gate electrode made of only the metal silicide film 9 having a sufficient film thickness, that is, the CoSi 2 film is realized. However, the following points should be noted to obtain high reliability in order to prevent defects. (a) A metal (8) having a thickness sufficient to silicide all the polysilicon 3 to be formed with a gate electrode is deposited. (b) Adopt a gate insulating film (2) having low reactivity with the silicide of the gate electrode as much as possible. Further, according to the manufacturing method according to the embodiment, the RIE
As compared with a metal gate formed by a (reactive ion etching) process, problems such as deterioration of dimensional controllability due to difficulty in metal processing and reduction in reliability of a gate electrode due to a post-heating process can be solved. Compared with a so-called damascene gate, there is an advantage that processing is easy and the cost burden is not increased because the number of steps is not increased.
【０１１３】なお、上記実施形態の方法では、ゲート電
極形成予定のポリシリコン３をシリサイド化するために
Ｃｏ／ＴｉＮの積層膜８を用いたが、代わりにＴｉ／Ｃ
ｏ／ＴｉＮの順の３層の積層膜を堆積しても同様の効果
が得られる（図示せず）。In the method of the above embodiment, the Co / TiN laminated film 8 is used to silicide the polysilicon 3 on which the gate electrode is to be formed.
The same effect can be obtained by depositing a three-layered film in the order of o / TiN (not shown).
【０１１４】Ｔｉは、ポリシリコン３をシリサイド化す
る反応を均一に促進させる作用を有する。このような作
用を発揮させるためのＴｉの膜厚は特に決まらない。Ｔ
ｉは薄く均一に形成すればよい。ポリシリコン３が５０
ｎｍ程度なら、だいたいＴｉが５ｎｍ、Ｃｏが１６ｎ
ｍ、ＴｉＮが２０ｎｍ程度である。Ti has the function of uniformly promoting the reaction of silicidizing polysilicon 3. The film thickness of Ti for exhibiting such an effect is not particularly determined. T
i may be formed to be thin and uniform. 50 polysilicon 3
nm, about 5 nm for Ti and 16 n for Co
m and TiN are about 20 nm.
【０１１５】上記Ｔｉ／Ｃｏ／ＴｉＮの積層膜の場合、
ＲＴＡの工程を経ることによって、ＣｏがＴｉと入れ替
わり、ポリシリコン３が全てＣｏＳｉ2 に置換される。
その後、未反応の金属（Ｔｉ／ＴｉＮの積層膜）は選択
的に除去される。In the case of the above-mentioned laminated film of Ti / Co / TiN,
Through the RTA process, Co is replaced with Ti, and the polysilicon 3 is entirely replaced with CoSi 2 .
Thereafter, unreacted metal (Ti / TiN laminated film) is selectively removed.
【０１１６】図２２は、この発明の第９の実施形態に係
るＭＩＳＦＥＴ（Metal InsulatedSemiconductor Field
Effect Transistor ）の断面図である。半導体基板１
上にチャネル領域を隔ててソース／ドレイン部ＳＤ５が
形成されている。このソース／ドレイン部ＳＤ５は、前
記第７の実施形態と同じくシリサイド化されていない。
すなわち、ＬＤＤ（Lightly Doped Drain ）またはソー
ス／ドレイン・エクステンションを有する構造であり、
チャネル領域に近い側が低濃度の不純物拡散領域５、こ
れに隣接して高濃度の不純物拡散領域７を有する。FIG. 22 shows a MISFET (Metal Insulated Semiconductor Field) according to the ninth embodiment of the present invention.
It is sectional drawing of Effect Transistor). Semiconductor substrate 1
A source / drain portion SD5 is formed above the source / drain portion with a channel region therebetween. This source / drain portion SD5 is not silicided as in the seventh embodiment.
That is, a structure having LDD (Lightly Doped Drain) or source / drain extension,
The side near the channel region has a low-concentration impurity diffusion region 5 and a high-concentration impurity diffusion region 7 adjacent thereto.
【０１１７】上記基板１は、Ｎ型シリコン基板またはＰ
型シリコン基板であり、また、Ｎ型シリコン基板または
Ｐ型シリコン基板に設けられたＰ型またはＮ型のウェル
領域である。The substrate 1 is an N-type silicon substrate or a P-type silicon substrate.
And a P-type or N-type well region provided on an N-type silicon substrate or a P-type silicon substrate.
【０１１８】ゲート絶縁膜２上にゲート電極Ｇ５が形成
されている。このゲート電極Ｇ５は金属シリサイド膜９
のみで形成されている。ゲート電極Ｇ５の側壁スペーサ
ＳＰは、上記したようなソース／ドレイン部ＳＤ５を形
成するために必要な構造であり、ここでは酸化膜４、窒
化シリコン膜６からなる。また、層間の絶縁膜１１が平
坦化された状態で構成されている。A gate electrode G5 is formed on the gate insulating film 2. This gate electrode G5 is a metal silicide film 9
It is formed only with. The side wall spacer SP of the gate electrode G5 has a structure necessary for forming the source / drain portion SD5 as described above, and here is composed of the oxide film 4 and the silicon nitride film 6. Further, the interlayer insulating film 11 is formed in a flattened state.
【０１１９】この発明の最も特徴とする構造は、上記し
たように、ゲート電極Ｇ５が金属シリサイドのみからな
ることである（金属シリサイド膜９）。このため、微細
化及び動作高速化の妨げになるゲート空乏化現象は解決
する。The most characteristic structure of the present invention is, as described above, that the gate electrode G5 is made of only metal silicide (metal silicide film 9). Therefore, the gate depletion phenomenon that hinders miniaturization and high-speed operation is solved.
【０１２０】また、上記したように、ソース／ドレイン
部ＳＤ５は、シリサイド化されていない。これにより極
浅い接合が実現される。さらなる微細化には信頼性が高
まる構成である。Further, as described above, the source / drain portion SD5 is not silicided. Thereby, an extremely shallow junction is realized. The configuration is more reliable for further miniaturization.
【０１２１】また、ゲート絶縁膜２の材料は、酸化シリ
コン膜でもよいが、窒化シリコン膜を含んでいる方が好
ましい。その理由は前記第１の実施形態において記載し
たとおりである。従って、ゲート絶縁膜２は、Ｓｉ3 Ｎ
4 、ＳｉＯ2 ＋Ｓｉ3 Ｎ4 、ＳｉＯx Ｎy ＋Ｓｉ3 Ｎ4
のうちから選ばれることが好ましい。これにより、ゲー
ト絶縁膜の薄膜化に伴うトンネル電流の増大を抑えつ
つ、素子の微細化に寄与することができる。The material of the gate insulating film 2 may be a silicon oxide film, but preferably contains a silicon nitride film. The reason is as described in the first embodiment. Therefore, the gate insulating film 2 is made of Si 3 N
4, SiO 2 + Si 3 N 4, SiO x N y + Si 3 N 4
It is preferable to be selected from among the above. Thereby, it is possible to contribute to miniaturization of the device while suppressing an increase in tunnel current due to the thinning of the gate insulating film.
【０１２２】また、この発明に用いる金属シリサイド膜
９として、ＣｏＳｉ2 ，ＮｉＳｉ2，ＴｉＳｉ2 が代表
的である。これ以外のものでも代わり得るが、前記第１
の実施形態で記載した理由からＣｏＳｉ2 を用いてい
る。As the metal silicide film 9 used in the present invention, CoSi 2 , NiSi 2 , and TiSi 2 are representative. Other alternatives can be used, but the first
CoSi 2 is used for the reason described in the embodiment.
【０１２３】図２３〜図２７は、この発明の第１０の実
施形態に係る、上記図２２のＭＩＳＦＥＴの製造方法を
工程順に示す断面図である。図２２と同様の箇所には同
一の符号を付して説明する。FIGS. 23 to 27 are sectional views showing a method of manufacturing the MISFET of FIG. 22 according to the tenth embodiment of the present invention in the order of steps. The same parts as those in FIG. 22 are described with the same reference numerals.
【０１２４】Ｐ型シリコン基板あるいはＮ型シリコン基
板１上に、例えば埋めこみ素子分離法により、深さ３０
０ｎｍの素子分離構造を形成する（図示せず）。能動素
子部にある１０ｎｍのシリコン酸化膜越しにウェル、チ
ャネルストッパを形成する。典型的なイオン注入条件と
しては、ＰウェルではＢを加速電圧２６０ｋｅＶ、ドー
ズ量２．０×１０13ｃｍ-2、ＮウェルではＰ（リン）を
加速電圧５００ｋｅＶ、ドーズ量２．５×１０13ｃｍ-2
である。On a P-type silicon substrate or an N-type silicon substrate 1, a depth of 30
A 0 nm device isolation structure is formed (not shown). A well and a channel stopper are formed through a 10 nm silicon oxide film in the active element portion. As typical ion implantation conditions, in the P well, B is accelerated at 260 keV and the dose is 2.0 × 10 13 cm −2 , and in the N well, P (phosphorus) is accelerated at 500 keV and the dose is 2.5 × 10 13. cm -2
It is.
【０１２５】その後、図２３に示すように、ゲート絶縁
膜２（Ｓｉ3 Ｎ4 、またはＳｉＯ2＋Ｓｉ3 Ｎ4 、また
はＳｉＯx Ｎy ＋Ｓｉ3 Ｎ4 ）を１〜５ｎｍ、およびポ
リシリコン３を５０ｎｍ程度堆積する。次に、リソグラ
フィと異方性エッチング技術を用いてポリシリコン３を
加工する。その後、後酸化工程を経て酸化膜４を形成す
る。次に、イオン注入によりソース／ドレイン・エクス
テンション（低濃度の不純物拡散領域５）を形成する。Thereafter, as shown in FIG. 23, the gate insulating film 2 (Si 3 N 4 , or SiO 2 + Si 3 N 4 , or SiO x N y + Si 3 N 4 ) is 1 to 5 nm, and the polysilicon 3 is formed. Deposit about 50 nm. Next, the polysilicon 3 is processed using lithography and anisotropic etching technology. Thereafter, an oxide film 4 is formed through a post-oxidation step. Next, source / drain extensions (low-concentration impurity diffusion regions 5) are formed by ion implantation.
【０１２６】上記エクステンション（低濃度の不純物拡
散領域５）を形成するための典型的なイオン注入条件
は、Ｎ型ではＡｓを加速電圧１０ｋｅＶ、ドーズ量５×
１０14ｃｍ-2、Ｐ型ではＢＦ2 を加速電圧７ｋｅＶ、ド
ーズ量５×１０14ｃｍ-2である。Typical ion implantation conditions for forming the extension (low-concentration impurity diffusion region 5) are as follows. In the case of the N-type, As is supplied with an acceleration voltage of 10 keV and a dose of 5 ×.
10 14 cm -2, the P-type is an acceleration voltage 7 keV, a dose of 5 × 10 14 cm -2 to BF 2.
【０１２７】次に、８００℃程度の活性化ＲＴＡ（急速
熱アニール処理）をした後、ＣＶＤ法、異方性エッチン
グ技術を経てＳｉＮスペーサとしての窒化シリコン膜６
を加工する。その後、イオン注入と活性化ＲＴＡを行う
ことによって、深い接合部（高濃度の不純物拡散領域
７）を形成する。Next, after activation RTA (rapid thermal annealing) at about 800 ° C., the silicon nitride film 6 serving as a SiN spacer is formed through CVD and anisotropic etching.
To process. Thereafter, a deep junction (high-concentration impurity diffusion region 7) is formed by performing ion implantation and activation RTA.
【０１２８】上記深い接合部（高濃度の不純物拡散領域
７）形成のための典型的なイオン注入条件は、Ｎ型では
Ａｓを加速電圧３０ｋｅＶ、ドーズ量７×１０15ｃ
ｍ-2、Ｐ型ではＢを加速電圧３ｋｅＶ、ドーズ量４×１
０15ｃｍ-2である。イオン注入後、約１０００℃程度の
活性化ＲＴＡを行うことによって、ソース／ドレイン拡
散層のドーパントの活性化を行なう。[0128] The deep junction typical ion implantation conditions for (high-concentration impurity diffusion region 7) formation, accelerate As the N-type voltage 30 keV, a dose of 7 × 10 15 c
m -2 , P type: B, acceleration voltage 3 keV, dose 4 × 1
0 15 cm -2 . After the ion implantation, the activation of the dopant in the source / drain diffusion layers is performed by performing an activation RTA at about 1000 ° C.
【０１２９】次に、図２４に示すように、層間の絶縁膜
（酸化膜）１１を１００ｎｍ程度堆積する。次に図２５
に示すように、ポリシリコン３をストッパーとしたＣＭ
Ｐ処理により平坦化を行なう。Next, as shown in FIG. 24, an interlayer insulating film (oxide film) 11 is deposited to a thickness of about 100 nm. Next, FIG.
As shown in the figure, CM using polysilicon 3 as a stopper
Flattening is performed by P processing.
【０１３０】次に、図２６に示すように、ポリシリコン
３の最上面を含んで全面に、Ｃｏ／ＴｉＮの順の２層か
らなる積層膜８をスパッタ法を用いて堆積する。上記積
層膜８の膜厚は、ここでは、Ｃｏが１６ｎｍ程度、Ｔｉ
Ｎが２０ｎｍ程度としている。Next, as shown in FIG. 26, a laminated film 8 composed of two layers in the order of Co / TiN is deposited on the entire surface including the uppermost surface of the polysilicon 3 by a sputtering method. The thickness of the laminated film 8 is, for example, about 16 nm for Co and Ti
N is about 20 nm.
【０１３１】上記積層膜８のＣｏの膜厚は、ゲート電極
形成予定のポリシリコン３全てがシリサイド化する、す
なわちＣｏＳｉ2 になるのに十分な厚さが必要である。
上記のように、ここではポリシリコン３を５０ｎｍとし
ている。膜厚換算で、Ｃｏが１に対してＣｏＳｉ2 は
３．５倍程度になることから、Ｃｏが１６ｎｍ程度あれ
ば５０ｎｍのポリシリコン３を全てＣｏＳｉ2 に置換で
きる。また、ＴｉＮは酸化防止膜として機能させるため
の適当な膜厚であればよく、２０ｎｍ程度とした。The film thickness of Co in the laminated film 8 needs to be large enough to silicide all the polysilicon 3 where the gate electrode is to be formed, that is, to become CoSi 2 .
As described above, here, the polysilicon 3 is set to 50 nm. In terms of film thickness, CoSi 2 is about 3.5 times as large as Co. Therefore, if Co is about 16 nm, all of the 50 nm polysilicon 3 can be replaced with CoSi 2 . Further, TiN only needs to have an appropriate thickness for functioning as an antioxidant film, and has a thickness of about 20 nm.
【０１３２】次に、図２７に示すように、ＲＴＡによ
り、ポリシリコン３を全てＣｏＳｉ2からなる金属シリ
サイド膜９に置換させる。次いで、層間絶縁膜１１上の
未反応の金属を選択エッチングにより除去する。Next, as shown in FIG. 27, the polysilicon 3 is entirely replaced with a metal silicide film 9 made of CoSi 2 by RTA. Next, unreacted metal on the interlayer insulating film 11 is removed by selective etching.
【０１３３】その後は図示しないが、通常のＭＯＳＦＥ
Ｔと同様に、例えば、ソース、ドレイン、ゲートの各部
をコンタクトすることにより、ＭＩＳＦＥＴが形成され
る。Thereafter, although not shown, ordinary MOSFE
Similarly to T, for example, the MISFET is formed by contacting the source, drain, and gate.
【０１３４】上記実施形態に係る製造方法によれば、ソ
ース／ドレイン部上が層間絶縁膜１１に覆われているた
め、ソース／ドレイン部にはＣｏＳｉ2 膜が形成されな
い。ソース／ドレイン部の高濃度の不純物拡散領域７と
して非常に浅い接合を作ることが可能となる。上記第８
の実施形態と比べると、工程数が増える反面、ソース，
ドレイン，ゲート間の電気的短絡が起こりにくいという
点が利点である。According to the manufacturing method of the above embodiment, since the source / drain portions are covered with the interlayer insulating film 11, no CoSi 2 film is formed on the source / drain portions. An extremely shallow junction can be formed as the high concentration impurity diffusion region 7 in the source / drain portion. 8th above
As compared with the embodiment, the number of processes increases, but the source,
An advantage is that an electrical short circuit between the drain and the gate hardly occurs.
【０１３５】また、ゲート絶縁膜２上にＣｏＳｉ2 膜の
みからなるゲート電極（金属シリサイド膜９）を有する
構成が実現される。ただし、不良を防ぐため、高信頼性
を得るために次の点を留意する。 (a) ゲート電極形成予定のポリシリコン３全てがシリサ
イド化するだけの十分な厚さの金属（８）を堆積する。 (b) なるべくゲート電極のシリサイドとの反応性が低い
ゲート絶縁膜（２）を採用する。 また、上記実施形態に係る製造方法によれば、ＲＩＥ
（反応性イオンエッチング）工程によるメタルゲートと
比較した場合、メタル加工の困難に伴う寸法制御性の劣
化や後熱工程によるゲート電極の信頼性の低下などの問
題は解決し得る。Further, a structure having a gate electrode (metal silicide film 9) made of only a CoSi 2 film on gate insulating film 2 is realized. However, the following points should be noted to obtain high reliability in order to prevent defects. (a) A metal (8) having a thickness sufficient to silicide all the polysilicon 3 to be formed with a gate electrode is deposited. (b) Adopt a gate insulating film (2) having low reactivity with the silicide of the gate electrode as much as possible. Further, according to the manufacturing method according to the embodiment, the RIE
As compared with a metal gate formed by a (reactive ion etching) process, problems such as deterioration of dimensional controllability due to difficulty in metal processing and reduction in reliability of a gate electrode due to a post-heating process can be solved.
【０１３６】なお、上記実施形態の方法ではゲート電極
形成予定のポリシリコン３をシリサイド化するためＣｏ
／ＴｉＮの積層膜８を用いたが、代わりにＴｉ／Ｃｏ／
ＴｉＮの順の３層の積層膜を堆積しても同様の効果が得
られる（図示せず）。Note that, in the method of the above embodiment, the polysilicon 3 for forming the gate electrode is silicified to form Co.
/ TiN laminated film 8 was used, but instead of Ti / Co /
The same effect can be obtained by depositing a laminated film of three layers in the order of TiN (not shown).
【０１３７】Ｔｉは、ポリシリコン３をシリサイド化す
る反応を均一に促進させる作用を有する。このような作
用を発揮させるためのＴｉの膜厚は特に決まらない。Ｔ
ｉは薄く均一に形成すればよい。ポリシリコン３が５０
ｎｍ程度なら、だいたいＴｉが５ｎｍ、Ｃｏが１６ｎ
ｍ、ＴｉＮが２０ｎｍ程度である。Ti has a function of uniformly promoting the reaction of silicidizing polysilicon 3. The film thickness of Ti for exhibiting such an effect is not particularly determined. T
i may be formed to be thin and uniform. 50 polysilicon 3
nm, about 5 nm for Ti and 16 n for Co
m and TiN are about 20 nm.
【０１３８】上記Ｔｉ／Ｃｏ／ＴｉＮの積層膜の場合、
ＲＴＡの工程を経ることによって、ＣｏがＴｉと入れ替
わり、ポリシリコン３が全てＣｏＳｉ2 に置換される。
その後、未反応の金属（Ｔｉ／ＴｉＮの積層膜）は選択
的に除去される。In the case of the above-mentioned laminated film of Ti / Co / TiN,
Through the RTA process, Co is replaced with Ti, and the polysilicon 3 is entirely replaced with CoSi 2 .
Thereafter, unreacted metal (Ti / TiN laminated film) is selectively removed.
【０１３９】以上各実施例によれば、高速ＭＩＳデバイ
スとしてメタルゲートの加工制御性がよく、高信頼性で
高歩留まりが期待できる。ダマシンゲート（埋込みゲー
ト電極）技術に比べてダミーゲート除去およびメタル埋
込み等のゲート加工がないため、工程数も増えない。As described above, according to the embodiments, as a high-speed MIS device, metal gate processing controllability is good, high reliability and high yield can be expected. Compared with the damascene gate (embedded gate electrode) technology, the number of steps does not increase because there is no gate processing such as dummy gate removal and metal embedding.
【０１４０】また、０．１２μｍ世代以降で必要となっ
てくるエレベーテッド・ソース／ドレインプロセスとの
整合性を見出すことが容易であり、サリサイド技術も工
程数を増やさずに容易に取り入れることができる。In addition, it is easy to find consistency with the elevated source / drain process required for the 0.12 μm generation or later, and the salicide technique can be easily incorporated without increasing the number of steps. .
【０１４１】[0141]
【発明の効果】以上説明したようにこの発明によれば、
ゲート電極形成予定位置に加工したポリシリコンを金属
シリサイドゲートに全置換することにより、ゲート絶縁
膜上に金属シリサイド膜のみからなるゲート電極を有
し、また所望によりソース／ドレイン上にも金属シリサ
イド膜を有して低抵抗化、微細化に対処する構造が容易
に実現可能なＭＩＳ型半導体装置及びその製造方法が提
供できる。As explained above, according to the present invention,
By completely replacing the polysilicon processed at the gate electrode formation planned position with a metal silicide gate, a gate electrode made of only a metal silicide film is formed on the gate insulating film, and a metal silicide film is formed on the source / drain if necessary. It is possible to provide a MIS type semiconductor device having a structure capable of easily realizing low resistance and miniaturization, and a method of manufacturing the same.
【０１４２】また、この発明においては、ゲート電極が
金属シリサイドのみからなるため、ゲート空乏化現象は
解決する。しかも、メタル加工の困難に伴う寸法制御性
の劣化や後熱工程によるゲート電極の信頼性の低下など
の問題も解消できる。いわゆるダマシンゲートと比較し
ても加工上容易である上、工程数が増えないためコスト
面の負担も重くならない。よって、経済的にも有利で高
信頼性をもって高速動作、微細化に対応可能なＭＩＳ型
半導体装置及びその製造方法が提供できる。Further, according to the present invention, the gate depletion phenomenon is solved because the gate electrode is made only of metal silicide. In addition, problems such as deterioration in dimensional controllability due to difficulty in metal processing and reduction in reliability of the gate electrode due to a post-heating step can be solved. Compared with a so-called damascene gate, processing is easier, and the number of steps is not increased, so that the cost burden is not increased. Therefore, it is possible to provide an MIS semiconductor device which is economically advantageous, can operate at high speed with high reliability, and can be miniaturized, and a method of manufacturing the same.
【図１】この発明の第１実施形態に係るＭＩＳＦＥＴの
断面図。FIG. 1 is a sectional view of a MISFET according to a first embodiment of the present invention.
【図２】この発明の第２の実施形態に係る、図１のＭＩ
ＳＦＥＴの製造方法を工程順に示す第１の断面図。FIG. 2 shows the MI of FIG. 1 according to a second embodiment of the present invention;
FIG. 6 is a first cross-sectional view showing a method of manufacturing the SFET in the order of steps.
【図３】第２の実施形態に係る、図２に続く第２の断面
図。FIG. 3 is a second sectional view according to the second embodiment, following FIG. 2;
【図４】第２の実施形態に係る、図３に続く第３の断面
図。FIG. 4 is a third sectional view following FIG. 3 according to the second embodiment;
【図５】第２の実施形態に係る、図４に続く第４の断面
図。FIG. 5 is a fourth sectional view following FIG. 4 according to the second embodiment;
【図６】この発明の第３実施形態に係るＭＩＳＦＥＴの
断面図。FIG. 6 is a sectional view of a MISFET according to a third embodiment of the present invention.
【図７】この発明の第４の実施形態に係る、図６のＭＩ
ＳＦＥＴの製造方法を工程順に示す第１の断面図。FIG. 7 shows the MI of FIG. 6 according to a fourth embodiment of the present invention;
FIG. 6 is a first cross-sectional view showing a method of manufacturing the SFET in the order of steps.
【図８】第４の実施形態に係る、図７に続く第２の断面
図。FIG. 8 is a second sectional view according to the fourth embodiment, following FIG. 7;
【図９】第４の実施形態に係る、図８に続く第３の断面
図。FIG. 9 is a third sectional view following FIG. 8 according to the fourth embodiment;
【図１０】第４の実施形態に係る、図９に続く第４の断
面図。FIG. 10 is a fourth sectional view according to the fourth embodiment, following FIG. 9;
【図１１】（ａ）は、この発明の第５の実施形態に係る
ＭＩＳＦＥＴの断面図、（ｂ）は、拡散層のドーパント
の濃度分布を示す特性曲線。FIG. 11A is a sectional view of a MISFET according to a fifth embodiment of the present invention, and FIG. 11B is a characteristic curve showing a dopant concentration distribution in a diffusion layer.
【図１２】この発明の第６の実施形態に係る、図１１
（ａ）のＭＩＳＦＥＴの製造方法を工程順に示す第１の
断面図。FIG. 12 according to a sixth embodiment of the present invention;
6A is a first cross-sectional view showing a method of manufacturing the MISFET of FIG.
【図１３】第６の実施形態に係る、図１２に続く第２の
断面図。FIG. 13 is a second cross-sectional view following FIG. 12 according to the sixth embodiment;
【図１４】第６の実施形態に係る、図１３に続く第３の
断面図。FIG. 14 is a third sectional view according to the sixth embodiment, following FIG. 13;
【図１５】第６の実施形態に係る、図１４に続く第４の
断面図。FIG. 15 is a fourth sectional view following FIG. 14 according to the sixth embodiment;
【図１６】第６の実施形態に係る、図１５に続く第５の
断面図。FIG. 16 is a fifth sectional view according to the sixth embodiment, following FIG. 15;
【図１７】この発明の第７実施形態に係るＭＩＳＦＥＴ
の断面図。FIG. 17 is a MISFET according to a seventh embodiment of the present invention.
FIG.
【図１８】この発明の第８の実施形態に係る、図１７の
ＭＩＳＦＥＴの製造方法を工程順に示す第１の断面図。FIG. 18 is a first cross-sectional view showing a method of manufacturing the MISFET of FIG. 17 according to an eighth embodiment of the present invention in the order of steps.
【図１９】第８の実施形態に係る、図１８に続く第２の
断面図。FIG. 19 is a second sectional view according to the eighth embodiment, following FIG. 18;
【図２０】第８の実施形態に係る、図１９に続く第３の
断面図。FIG. 20 is a third sectional view according to the eighth embodiment, following FIG. 19;
【図２１】第８の実施形態に係る、図２０に続く第４の
断面図。FIG. 21 is a fourth sectional view following FIG. 20 according to the eighth embodiment;
【図２２】この発明の第９の実施形態に係るＭＩＳＦＥ
Ｔの断面図。FIG. 22 is a MISFE according to a ninth embodiment of the present invention.
Sectional drawing of T.
【図２３】この発明の第１０の実施形態に係る、図２２
のＭＩＳＦＥＴの製造方法を工程順に示す第１の断面
図。FIG. 23 according to a tenth embodiment of the present invention;
FIG. 6 is a first cross-sectional view showing a method for manufacturing the MISFET of FIG.
【図２４】第１０の実施形態に係る、図２３に続く第２
の断面図。FIG. 24 shows a second embodiment following FIG. 23 according to the tenth embodiment;
FIG.
【図２５】第１０の実施形態に係る、図２４に続く第３
の断面図。FIG. 25 is a third view following FIG. 24 according to the tenth embodiment;
FIG.
【図２６】第１０の実施形態に係る、図２５に続く第４
の断面図。FIG. 26 is a fourth view following FIG. 25 according to the tenth embodiment;
FIG.
【図２７】第１０の実施形態に係る、図２６に続く第５
の断面図。FIG. 27 is a fifth view following FIG. 26 according to the tenth embodiment;
FIG.
１…シリコン基板 ２…ゲート絶縁膜 ３…ポリシリコン ４…後酸化膜 ５…低濃度の不純物拡散領域（エクステンション） ６…窒化シリコン膜 ７…高濃度の不純物拡散領域 ８…積層膜（Ｃｏ／ＴｉＮ膜） ９…金属シリサイド膜（ＣｏＳｉ2 膜） １０…エピタキシャルシリコン（単結晶シリコン） １１…層間の絶縁膜REFERENCE SIGNS LIST 1 silicon substrate 2 gate insulating film 3 polysilicon 4 post-oxide film 5 low-concentration impurity diffusion region (extension) 6 silicon nitride film 7 high-concentration impurity diffusion region 8 laminated film (Co / TiN) 9) Metal silicide film (CoSi 2 film) 10… Epitaxial silicon (single crystal silicon) 11… Interlayer insulating film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１２Ａ ６１７Ｓ Ｆターム(参考） 4M104 AA01 BB20 BB21 BB25 CC01 CC05 DD04 DD37 DD80 DD84 DD88 DD99 EE03 EE09 EE12 EE14 EE17 FF26 GG09 HH16 5F040 DA01 DA10 DA13 DA14 DC01 EC04 EC09 ED03 ED04 ED05 EF01 EF02 EF11 EH02 EH07 EJ03 EK02 EK05 FA03 FA05 FA07 FA16 FA19 FB02 FC00 FC07 FC19 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 29/78 612A 617S F term (Reference) 4M104 AA01 BB20 BB21 BB25 CC01 CC05 DD04 DD37 DD80 DD84 DD88 DD99 EE03 EE09 EE12 EE14 EE17 FF26 GG09 HH16 5F040 DA01 DA10 DA13 DA14 DC01 EC04 EC09 ED03 ED04 ED05 EF01 EF02 EF11 EH02 EH07 EJ03 EK02 EK05 FA03 FA05 FA07 FA16 FA19 FB02 FC00 FC07 FC19
Claims (14)
／ドレイン部と、 前記チャネル領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成された金属シリサイド膜のみ
からなるゲート電極とを具備したことを特徴とするＭＩ
Ｓ型半導体装置。A semiconductor substrate; a source / drain portion formed with a channel region on the surface of the substrate separated; a gate insulating film formed on the channel region; and a metal formed on the gate insulating film. And a gate electrode comprising only a silicide film.
S-type semiconductor device.
Ｏ2 ＋Ｓｉ3 Ｎ4 、ＳｉＯx Ｎy ＋Ｓｉ3 Ｎ4 のうちか
ら選択された物質であることを特徴とする請求項１記載
のＭＩＳ型半導体装置。2. The method according to claim 1, wherein the gate insulating film is made of Si 3 N 4 , Si
O 2 + Si 3 N 4, SiO x N MIS type semiconductor device according to claim 1, wherein the y + Si 3 is a material selected from among N 4.
むことを特徴とする請求項１記載のＭＩＳ型半導体装
置。3. The MIS type semiconductor device according to claim 1, wherein said metal silicide film contains CoSi 2 .
イド層を含むことを特徴とする請求項１記載のＭＩＳ型
半導体装置。4. The MIS type semiconductor device according to claim 1, wherein said source / drain portion includes a metal silicide layer.
り高さのある金属シリサイド層を含むことを特徴とする
請求項１記載のＭＩＳ型半導体装置。5. The MIS type semiconductor device according to claim 1, wherein said source / drain portion includes a metal silicide layer having a height higher than said substrate.
電極と同じ高さの金属シリサイド層を含むことを特徴と
する請求項１記載のＭＩＳ型半導体装置。6. The MIS type semiconductor device according to claim 1, wherein said source / drain section includes a metal silicide layer having the same height as said gate electrode.
絶縁膜を形成する工程と、 前記ゲート絶縁膜上に選択的にポリシリコンを形成する
工程と、 前記ポリシリコンの両側の基板表面にソース／ドレイン
領域を形成する工程と、 少なくとも前記ポリシリコン上面部をこのポリシリコン
全てがシリサイド化するに十分な厚さの金属材料で覆う
工程と、 熱処理により前記ポリシリコンを全部金属シリサイドに
置換させ金属シリサイド膜のみからなるゲート電極を形
成する工程とを具備したことを特徴とするＭＩＳ型半導
体装置の製造方法。7. A step of forming a gate insulating film on an active element region on a semiconductor substrate, a step of selectively forming polysilicon on the gate insulating film, and a step of forming sources on both surfaces of the polysilicon. / Forming a drain region; covering at least the upper surface of the polysilicon with a metal material having a thickness sufficient to completely silicide the polysilicon; Forming a gate electrode comprising only a silicide film.
形成から、急速アニーリング及び選択ウェットエッチン
グを経て金属シリサイドに置換されることを特徴とする
請求項７記載のＭＩＳ型半導体装置の製造方法。8. The method according to claim 7, wherein the metal material is replaced with metal silicide through sputtering, rapid annealing and selective wet etching from the formation by sputtering.
域上をも覆い、前記ポリシリコンを全部金属シリサイド
に置換させる際、前記ソース／ドレイン領域上において
も金属シリサイド層が形成される工程をさらに具備する
ことを特徴とする請求項７または８記載のＭＩＳ型半導
体装置の製造方法。9. The method according to claim 9, wherein the metal material also covers the source / drain regions, and further comprises a step of forming a metal silicide layer also on the source / drain regions when completely replacing the polysilicon with metal silicide. 9. The method for manufacturing a MIS type semiconductor device according to claim 7, wherein:
上にシリコンを成長させる工程と、前記ポリシリコンを
全部金属シリサイドに置換させる際、前記シリコンが全
部金属シリサイドに置換されることにより、金属シリサ
イド膜を含む構成のソース／ドレイン領域を形成する工
程とをさらに具備することを特徴とする請求項７または
８記載のＭＩＳ型半導体装置の製造方法。10. A metal silicide film by growing silicon on a substrate including the source / drain regions and, when replacing all of the polysilicon with metal silicide, replacing all of the silicon with metal silicide. 9. The method according to claim 7, further comprising: forming a source / drain region having a configuration including:
高さを越えて成長させ、化学的機械的研磨により前記ゲ
ート電極に相当する部分と前記ソース／ドレイン領域に
相当する部分を実質同じ高さにする平坦化工程をさらに
具備することを特徴とする請求項１０記載のＭＩＳ型半
導体装置の製造方法。11. The silicon is grown beyond the height of the polysilicon, and a portion corresponding to the gate electrode and a portion corresponding to the source / drain region are made substantially the same height by chemical mechanical polishing. The method of manufacturing a MIS semiconductor device according to claim 10, further comprising a flattening step.
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜上に選択的にポリシリコンを形成する
工程と、 前記ポリシリコンの側部に絶縁膜を形成する工程と、 前記ポリシリコン上及びポリシリコンの両側のソース／
ドレイン領域を含む基板表面上にシリコンをエピタキシ
ャル成長させる工程と、 前記シリコンの成長層上に少なくとも前記シリコン及び
ポリシリコン全てがシリサイド化するに十分な厚さの金
属材料を堆積する工程と、 熱処理により前記シリコン及びポリシリコンを全部金属
シリサイドに置換させ金属シリサイド膜のみからなるゲ
ート電極及び金属シリサイド膜を含む構成のソース／ド
レイン領域を形成する工程とを具備したことを特徴とす
るＭＩＳ型半導体装置の製造方法。12. A step of forming a gate insulating film on an active element region on a semiconductor substrate, a step of selectively forming polysilicon on the gate insulating film, and forming an insulating film on a side portion of the polysilicon. Forming a source / source on the polysilicon and on both sides of the polysilicon;
Epitaxially growing silicon on the substrate surface including the drain region; depositing a metal material on the silicon growth layer at a thickness sufficient to silicide at least all of the silicon and polysilicon; and Forming a source / drain region having a configuration including a gate electrode made of only a metal silicide film and a metal silicide film by replacing all of silicon and polysilicon with a metal silicide. Method.
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜上に選択的にポリシリコンを形成する
工程と、 前記ポリシリコンの側部に絶縁膜を形成する工程と、 前記ポリシリコン上及びポリシリコンの両側のソース／
ドレイン領域を含む基板表面上にシリコンを前記絶縁膜
が覆われる程度にエピタキシャル成長させる工程と、 成長した前記シリコンを化学的機械的研磨を用いて前記
絶縁膜が露出するまで除去する平坦化工程と、 前記平坦化された構造上に少なくとも前記シリコン及び
ポリシリコン全てがシリサイド化するに十分な厚さの金
属材料を堆積する工程と、 熱処理により前記シリコン及びポリシリコンを全部金属
シリサイドに置換させ金属シリサイド膜のみからなるゲ
ート電極及び金属シリサイド膜を含む構成のソース／ド
レイン領域を形成する工程とを具備したことを特徴とす
るＭＩＳ型半導体装置の製造方法。13. A step of forming a gate insulating film on an active element region on a semiconductor substrate, a step of selectively forming polysilicon on the gate insulating film, and forming an insulating film on a side portion of the polysilicon. Forming a source / source on the polysilicon and on both sides of the polysilicon;
A step of epitaxially growing silicon on the surface of the substrate including the drain region to an extent that the insulating film is covered; and a planarizing step of removing the grown silicon by chemical mechanical polishing until the insulating film is exposed. Depositing a metal material of a thickness sufficient to silicide at least all of the silicon and polysilicon on the planarized structure; and heat treating the silicon and polysilicon to completely replace the silicon and polysilicon with metal silicide. Forming a source / drain region having a configuration including only a gate electrode and a metal silicide film consisting only of a MIS type semiconductor device.
またはＴｉ／Ｃｏ／ＴｉＮ積層膜であり、スパッタリン
グによる形成から、急速アニーリング及び選択ウェット
エッチングを経て金属シリサイドに置換されることを特
徴とする請求項１３または１４記載のＭＩＳ型半導体装
置の製造方法。14. The metal material is a Co / TiN laminated film or a Ti / Co / TiN laminated film, and is replaced by a metal silicide through a rapid annealing and a selective wet etching after being formed by sputtering. A method for manufacturing a MIS semiconductor device according to claim 13.
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