JP2000251659A - Manufacture of field emission type element - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電界放射型素子に
関し、特に陰極の先端から電子を放出させる電界放射型
素子の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field emission device, and more particularly to a method of manufacturing a field emission device for emitting electrons from the tip of a cathode.
【０００２】[0002]
【従来の技術】電界放射型素子は、電界集中を利用し
て、先鋭なエミッタ（陰極）の先端から電子を放出させ
る。例えば、フラットパネルディスプレイは、多数のエ
ミッタを配列した電界放射エミッタアレイ（ＦＥＡ）を
用いて構成される。各エミッタは、ディスプレイ上の各
画素の輝度等を制御する。2. Description of the Related Art A field emission element emits electrons from the tip of a sharp emitter (cathode) by utilizing electric field concentration. For example, a flat panel display is configured using a field emission emitter array (FEA) in which a large number of emitters are arranged. Each emitter controls the brightness and the like of each pixel on the display.
【０００３】図７は、下段が従来技術による電界放射型
素子の構成を示す断面図であり、上段がエミッタ５４の
先端部５４ａの拡大図である。FIG. 7 is a cross-sectional view showing the configuration of a conventional field emission element according to the prior art, and the upper part is an enlarged view of the tip 54 a of the emitter 54.
【０００４】電界放射型素子は、ゲート５１と絶縁膜５
２，５３とエミッタ５４を有する。エミッタ（陰極）５
４に負電位が印加され、図の下方に位置するアノード
（図示せず）に正電位が印加される。ゲート５１に正電
位を印加することにより、エミッタ５４からアノードへ
電子ＥＥを放出させることができる。A field emission type element comprises a gate 51 and an insulating film 5.
2 and 53 and an emitter 54. Emitter (cathode) 5
4, a negative potential is applied, and a positive potential is applied to an anode (not shown) located at the bottom of the figure. By applying a positive potential to the gate 51, electrons EE can be emitted from the emitter 54 to the anode.
【０００５】[0005]
【発明が解決しようとする課題】エミッタ５４の先端
は、所定の曲率半径を有する。エミッタ５４の先端を先
鋭にすることにより、エミッタ５４の先端の曲率半径を
小さくすることができる。エミッタ５４の先端を先鋭に
することにより、エミッタ５４の先端から放射される電
流ＥＥを大きくすることができる。The tip of the emitter 54 has a predetermined radius of curvature. By making the tip of the emitter 54 sharp, the radius of curvature of the tip of the emitter 54 can be reduced. By sharpening the tip of the emitter 54, the current EE radiated from the tip of the emitter 54 can be increased.
【０００６】しかし、エミッタ５４の先端を針状に先鋭
化する技術には限界があり、エミッタ５４からより大き
な電流ＥＥを放射させることは困難である。However, there is a limit to a technique for sharpening the tip of the emitter 54 into a needle shape, and it is difficult to emit a larger current EE from the emitter 54.
【０００７】本発明の目的は、大電流を放射することが
できる電界放射型素子の製造方法を提供することであ
る。An object of the present invention is to provide a method for manufacturing a field emission device capable of emitting a large current.
【０００８】[0008]
【課題を解決するための手段】本発明の一観点によれ
ば、（ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極に前記基板に達する孔を形成する
工程と、（ｃ）前記ゲート電極及び前記基板上に犠牲膜
を形成する工程と、（ｄ）前記犠牲膜を異方的にエッチ
ングすることにより、前記ゲート電極の孔の側壁上に該
犠牲膜の一部をサイドスペーサとして残す工程と、
（ｅ）前記基板を覆うように絶縁膜を形成する工程と、
（ｆ）前記絶縁膜上に、表面が微細凹凸を有する材料か
らなる第１のエミッタ電極を形成する工程と、（ｇ）前
記第１のエミッタ電極上に第２のエミッタ電極を形成す
る工程と、（ｈ）前記基板並びにその上の絶縁膜及び第
１のエミッタ電極の一部を除去することにより、表面が
微細凹凸を有する第２のエミッタ電極の先端を露出させ
る工程とを有する電界放射型素子の製造方法が提供され
る。According to one aspect of the present invention, (a) forming a gate electrode on a substrate;
(B) forming a hole in the gate electrode to reach the substrate; (c) forming a sacrificial film on the gate electrode and the substrate; and (d) anisotropically etching the sacrificial film. Thereby leaving a part of the sacrificial film as a side spacer on the side wall of the hole of the gate electrode;
(E) forming an insulating film so as to cover the substrate;
(F) forming a first emitter electrode made of a material having fine irregularities on the surface of the insulating film; and (g) forming a second emitter electrode on the first emitter electrode. (H) removing a part of the substrate, an insulating film thereon and a part of the first emitter electrode to expose a tip of a second emitter electrode having a fine irregular surface. A method for manufacturing a device is provided.
【０００９】第２のエミッタ電極の先端表面が微細凹凸
になるので、第２のエミッタ電極先端から大電流を放射
させることができる。Since the tip surface of the second emitter electrode has minute irregularities, a large current can be emitted from the tip of the second emitter electrode.
【００１０】[0010]
【発明の実施の形態】図１（Ａ）〜（Ｆ）、図２（Ｇ）
〜（Ｋ）は、本発明の第１の実施例による電界放射型素
子の製造工程を示す基板断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIGS. 1A to 1F and 2G.
FIGS. 4A to 4K are cross-sectional views of a substrate showing a manufacturing process of the field emission device according to the first embodiment of the present invention.
【００１１】図１（Ａ）に示すように、シリコン等の半
導体基板１０上に、ゲート電極１１としてリン又はボロ
ンをドープした多結晶シリコン膜を０．２μｍ形成す
る。As shown in FIG. 1A, a polycrystalline silicon film doped with phosphorus or boron is formed to a thickness of 0.2 μm as a gate electrode 11 on a semiconductor substrate 10 made of silicon or the like.
【００１２】例えば、Ｈｅで希釈化したＳｉＨ4ガスを
０．６ｓｌｍ流し、チャンバ内温度を６２５℃、圧力を
３０Ｐａにして、化学気相堆積（ＣＶＤ）法によりゲー
ト電極１１を成膜する。For example, a gate electrode 11 is formed by a chemical vapor deposition (CVD) method by flowing SiH 4 gas diluted with He at a flow of 0.6 slm, setting the chamber temperature at 625 ° C. and the pressure at 30 Pa.
【００１３】その後、ゲート電極１１の抵抗を下げるた
めに、縦型拡散炉を用いて、多結晶シリコンからなるゲ
ート電極１１にリンを拡散する。例えば、ＰＯＣｌ3を
５０ｍｇ／ｍｉｎ、Ｎ2を２０ｓｌｍ、Ｏ2を０．１ｓｌ
ｍ供給し、温度を８５０℃にすればよい。Thereafter, in order to reduce the resistance of the gate electrode 11, phosphorus is diffused into the gate electrode 11 made of polycrystalline silicon using a vertical diffusion furnace. For example, POCl 3 is 50 mg / min, N 2 is 20 slm, and O 2 is 0.1 sl.
m and the temperature may be 850 ° C.
【００１４】なお、基板１０とゲート電極１１の間に
は、次のエッチング工程で基板１０がエッチングされる
ことを防止するためのストッパ層として、シリコン酸化
膜やシリコン窒化膜を成膜してもよい。A silicon oxide film or a silicon nitride film is formed between the substrate 10 and the gate electrode 11 as a stopper layer for preventing the substrate 10 from being etched in the next etching step. Good.
【００１５】次に、フォトリソグラフィにより、ゲート
電極１１の上にレジストパターン１２を形成する。そし
て、そのレジストパターン１２をマスクとしてゲート電
極１１をエッチングする。その後、レジストパターン１
２は除去する。Next, a resist pattern 12 is formed on the gate electrode 11 by photolithography. Then, the gate electrode 11 is etched using the resist pattern 12 as a mask. Then, resist pattern 1
2 is removed.
【００１６】図１（Ｂ）に示すように、上記のエッチン
グにより、凹部（孔）１３を有するゲート電極１１ａが
形成される。凹部１３は、断面が矩形であり、平面が円
である円筒形状である。凹部１３は、直径が０．５μ
ｍ、深さが０．２μｍである。As shown in FIG. 1B, a gate electrode 11a having a concave portion (hole) 13 is formed by the above-described etching. The recess 13 has a cylindrical shape with a rectangular cross section and a circular plane. The recess 13 has a diameter of 0.5 μm.
m and the depth is 0.2 μm.
【００１７】次に、図１（Ｃ）に示すように、基板上
に、酸化シリコンからなる第１の犠牲膜（絶縁膜）１４
ｂを常圧ＣＶＤ法により０．１５μｍ等法的に成膜す
る。成膜条件は、例えば、Ｏ3とＴＥＯＳを原料ガスと
し、基板温度を４００℃とする。Next, as shown in FIG. 1C, a first sacrificial film (insulating film) 14 made of silicon oxide is formed on the substrate.
b is formed to a thickness of 0.15 μm by a normal pressure CVD method. The film formation conditions are, for example, using O 3 and TEOS as source gases and setting the substrate temperature to 400 ° C.
【００１８】次に、第１の犠牲膜１４ｂを異方的に全面
エッチング（エッチバック）して、図１（Ｄ）に示すよ
うに、ゲート電極１１ａの側壁上にのみ第１の犠牲膜１
４ｃをサイドスペーサ（サイドウォール）として残す。
このエッチングは、異方性ドライエッチングであり、例
えば、マグネトロンＲＩＥ装置を用い、エッチングガス
としてＣＨＦ3＋ＣＯ2＋Ａｒを用い、反応室内圧力を５
０ｍＴｏｒｒにして行う。Next, the first sacrificial film 14b is anisotropically etched (etched back) to form the first sacrificial film 1 only on the side wall of the gate electrode 11a, as shown in FIG.
4c is left as a side spacer (sidewall).
This etching is anisotropic dry etching, for example, using a magnetron RIE apparatus, using CHF 3 + CO 2 + Ar as an etching gas, and setting the pressure in the reaction chamber to 5%.
Perform at 0 mTorr.
【００１９】次に、図１（Ｅ）に示すように、基板上
に、酸化シリコンからなる第２の犠牲膜（絶縁膜）１５
ｂを常圧ＣＶＤ法により、０．０５μｍ成膜する。成膜
条件は、例えば、原料ガスとしてＯ3とＴＥＯＳを用
い、基板温度を４００℃とする。Next, as shown in FIG. 1E, a second sacrificial film (insulating film) 15 made of silicon oxide is formed on the substrate.
b is formed to a thickness of 0.05 μm by a normal pressure CVD method. The film formation conditions are, for example, that O 3 and TEOS are used as source gases and the substrate temperature is 400 ° C.
【００２０】次に、図１（Ｆ）に示すように、第２の犠
牲膜１５ｂ上に、ＴｉＯxＮyからなる第１のエミッタ電
極１６を反応性スパッタ法により０．１０μｍ堆積す
る。反応性スパッタは、ＤＣスパッタ装置を用い、Ｔｉ
をターゲットとし、Ｎ2＋Ｏ2＋Ａｒガスを導入しながら
行う。ＡｒイオンでスパッタされたＴｉがＮ及びＯと化
学反応することによりＴｉＯxＮyが生成される。Next, as shown in FIG. 1 (F), a first emitter electrode 16 made of TiO x N y is deposited on the second sacrificial film 15b by a reactive sputtering method to a thickness of 0.10 μm. Reactive sputtering was performed using a DC sputtering apparatus,
, And while introducing N 2 + O 2 + Ar gas. Ti sputtered by Ar ions chemically reacts with N and O to generate TiO x N y .
【００２１】なお、第１のエミッタ電極１６として、Ｔ
ｉＯxＮyの代わりに、ＴｉＮxを反応性スパッタ法によ
り成膜してもよい。The first emitter electrode 16 is made of T
Instead of iO x N y , TiN x may be formed by a reactive sputtering method.
【００２２】ＴｉＯxＮyは、独特の針状（柱状）構造を
持ち、膜表面に微細な凹凸を有する。ＴｉＮxも、同様
に膜表面に微細凹凸を有する。TiO x N y has a unique needle-like (column-like) structure, and has fine irregularities on the film surface. TiN x also has fine irregularities on the film surface.
【００２３】次に、第１のエミッタ電極１６の表面をウ
ェットエッチング又はＲＩＥドライエッチングする。第
１のエミッタ電極（ＴｉＯxＮy又はＴｉＮx）１６中の
粒界のエッチング速度は速いため、ＴｉＯxＮy又はＴｉ
Ｎxの針状（柱状）晶に対応する微細凹凸が強調され
る。このエッチングは、必ずしも行う必要はないが、行
うことが好ましい。Next, the surface of the first emitter electrode 16 is subjected to wet etching or RIE dry etching. Since the etching rate of the grain boundaries in the first emitter electrode (TiO x N y or TiN x ) 16 is high, TiO x N y or Ti
N x needles (columnar) fine unevenness corresponding to the crystal is enhanced. This etching need not necessarily be performed, but is preferably performed.
【００２４】上記のウェットエッチングにはＨ2ＳＯ4＋
Ｈ2Ｏ2又はエチレンジアミン４酢酸等を用い、ＲＩＥド
ライエッチングにはＣＦ4又はＣｌ2ガスを用いればよ
い。In the above wet etching, H 2 SO 4 +
H 2 O 2 or ethylenediaminetetraacetic acid may be used, and CF 4 or Cl 2 gas may be used for RIE dry etching.
【００２５】第１のエミッタ電極１６は、ＴｉＯxＮy又
はＴｉＮxの他、表面に微細凹凸を有するものであれば
よい。例えば、ＷＳｉx、ＴｉＳｉx又はＭｏＳｉx等の
シリサイドを成膜し、そのシリサイド膜をベークするこ
とにより、第１のエミッタ電極１６を形成してもよい。
また、第１のエミッタ電極１６として、β−Ｗや多結晶
シリコン等の多結晶材料を用いてもよい。多結晶材料
は、表面に凹凸を有し、軽くエッチング処理すると、そ
の凹凸が強調される。The first emitter electrode 16 may have any fine irregularities on its surface in addition to TiO x N y or TiN x . For example, WSi x, forming a silicide such as TiSi x or MoSi x, by baking the silicide film may be formed first emitter electrode 16.
Further, as the first emitter electrode 16, a polycrystalline material such as β-W or polycrystalline silicon may be used. The polycrystalline material has irregularities on the surface, and the irregularities are emphasized when lightly etched.
【００２６】次に、図２（Ｇ）に示すように、第１のエ
ミッタ電極１６上に、ＷからなるブランケットＷ膜（第
２のエミッタ電極）１７をＣＶＤ法により０．２μｍ等
方的に堆積する。堆積条件は、例えば、原料ガスとして
ＷＦ6＋Ｈ2＋Ｎ2＋Ａｒを用い、圧力を８０Ｔｏｒｒ、
温度を４５０℃とする。Next, as shown in FIG. 2 (G), a blanket W film (second emitter electrode) 17 made of W is formed on the first emitter electrode 16 in a 0.2 μm isotropic manner by the CVD method. accumulate. The deposition conditions are, for example, WF 6 + H 2 + N 2 + Ar as a source gas, a pressure of 80 Torr,
The temperature is set to 450 ° C.
【００２７】次に、第２のエミッタ電極１７を約０．２
μｍ全面エッチング（エッチバック）して、図２（Ｈ）
に示すように、第１のエミッタ電極１６の凹部にのみ第
２のエミッタ電極１７ａを残す。第１のエミッタ電極１
６の平坦部は露出する。このエッチングは、異方性ドラ
イエッチングであり、例えば、マグネトロンＲＩＥ装置
を用い、エッチングガスとしてＳＦ6＋Ａｒ＋Ｈｅを用
い、反応室内圧力を２８０ｍＴｏｒｒにして行う。Next, the second emitter electrode 17 is set to about 0.2
FIG. 2 (H)
As shown in the figure, the second emitter electrode 17a is left only in the concave portion of the first emitter electrode 16. First emitter electrode 1
The flat portion 6 is exposed. This etching is anisotropic dry etching, for example, using a magnetron RIE apparatus, using SF 6 + Ar + He as an etching gas, and setting the reaction chamber pressure to 280 mTorr.
【００２８】次に、基板１０の全部とサイドスペーサ１
４ｃと第２の犠牲膜１５ｂの一部をエッチングにより除
去する。図２（Ｉ）に示すように、第１のエミッタ電極
１６の先端部が露出し、周辺のサイドスペーサ１４ｄと
第２の犠牲膜１５ｃが残る。Next, the entire substrate 10 and the side spacer 1
4c and a part of the second sacrificial film 15b are removed by etching. As shown in FIG. 2I, the tip of the first emitter electrode 16 is exposed, and the peripheral side spacer 14d and the second sacrificial film 15c remain.
【００２９】シリコンからなる基板１０のエッチングに
はＨＦ＋ＨＮＯ3＋ＣＨ3ＣＯＯＨを用い、酸化シリコン
からなるサイドスペーサ１４ｃと第２の犠牲膜１５ｂの
エッチングにはＨＦ＋ＮＨ4Ｆを用いる。HF + HNO 3 + CH 3 COOH is used for etching the substrate 10 made of silicon, and HF + NH 4 F is used for etching the side spacers 14c and the second sacrificial film 15b made of silicon oxide.
【００３０】次に、第１のエミッタ電極１６の先端部を
エッチングする。図２（Ｊ）に示すように、第２のエミ
ッタ電極１７ａの先端部が露出し、周辺の第１のエミッ
タ電極１６ａが残る。上記のように、第１のエミッタ電
極１６ａの上面は微細凹凸を有するため、それを成形型
（モールド）とする第２のエミッタ電極１７ａの露出し
た先端部表面も微細凹凸を有する。Next, the tip of the first emitter electrode 16 is etched. As shown in FIG. 2 (J), the tip of the second emitter electrode 17a is exposed, and the peripheral first emitter electrode 16a remains. As described above, since the upper surface of the first emitter electrode 16a has fine irregularities, the exposed front end surface of the second emitter electrode 17a using the upper surface also has minute irregularities.
【００３１】上記の第１のエミッタ電極（ＴｉＯxＮy又
はＴｉＮx）１６のエッチングは、Ｈ2ＳＯ4＋Ｈ2Ｏ2又
はエチレンジアミン４酢酸等を用いたウェットエッチン
グ、又はＣＦ4やＣｌ2ガスを用いたＲＩＥドライエッチ
ングでよい。The first emitter electrode (TiO x N y or TiN x ) 16 is etched by wet etching using H 2 SO 4 + H 2 O 2 or ethylenediaminetetraacetic acid, or by using CF 4 or Cl 2 gas. RIE dry etching may be used.
【００３２】なお、上記の第１のエミッタ電極１６のエ
ッチングは、第２のエミッタ電極１７ａの先端が露出す
る前にストップしてもよい。第１のエミッタ電極１６の
先端表面をエッチングするだけでも、上記のように、第
１のエミッタ電極１６の針状（柱状）晶が強調され、第
１のエミッタ電極１６の表面に微細凹凸を形成すること
ができる。The etching of the first emitter electrode 16 may be stopped before the tip of the second emitter electrode 17a is exposed. Even if only the tip surface of the first emitter electrode 16 is etched, the needle-like (columnar) crystal of the first emitter electrode 16 is emphasized as described above, and fine irregularities are formed on the surface of the first emitter electrode 16. can do.
【００３３】次に、図２（Ｋ）に示すように、第１及び
第２のエミッタ電極１６ａ，１７ａの上面に、接着剤１
９を用いて支持基板１８を張り合わせることにより、電
界放射型素子に十分な機械的強度を付与する。具体的に
は、第１及び第２のエミッタ電極１６ａ，１７ａ上に、
低融点ガラスからなる接着剤１９をリフローし、ガラス
や石英等からなる支持基板１８を接着する。接着剤１９
は、第１及び第２のエミッタ電極１６ａ，１７ａの表面
を平坦化する役割をも有する。Next, as shown in FIG. 2K, an adhesive 1 is applied to the upper surfaces of the first and second emitter electrodes 16a and 17a.
By laminating the support substrate 18 using 9, the field emission element is given sufficient mechanical strength. Specifically, on the first and second emitter electrodes 16a and 17a,
The adhesive 19 made of low melting point glass is reflowed, and the support substrate 18 made of glass, quartz, or the like is bonded. Adhesive 19
Has a role of flattening the surfaces of the first and second emitter electrodes 16a and 17a.
【００３４】なお、支持基板１８を接着する工程は、図
２（Ｈ）の工程の後に行ってもよい。The step of bonding the support substrate 18 may be performed after the step of FIG.
【００３５】電界放射型素子を支持基板１８で補強した
後、図２（Ｊ）に示すサイドスペーサ１４ｄの全部と第
２の犠牲膜１５ｃの一部をエッチングにより除去する。
図２（Ｋ）に示すように、ゲート電極１１ａの側壁の全
てが露出され、周辺の第２の犠牲膜１５ｄが残る。After the field emission element is reinforced by the support substrate 18, the entire side spacer 14d and a part of the second sacrificial film 15c shown in FIG. 2J are removed by etching.
As shown in FIG. 2K, the entire side wall of the gate electrode 11a is exposed, and the peripheral second sacrifice film 15d remains.
【００３６】以上で、ゲート電極１１ａとエミッタ電極
１６ａ，１７ａを有する２電極構造の電界放射型素子が
完成する。この電界放射型素子の下方に、別にアノード
電極が設けられる。エミッタ電極１６ａ，１７ａに負電
位を印加し、アノード電極に正電位を印加する。ゲート
電極１１ａに正電位を印加すると、エミッタ電極１６
ａ，１７ａの先端に強電界が発生し、エミッタ電極１６
ａ，１７ａからアノード電極に向けて電子を放出させる
ことができる。Thus, a two-electrode field emission device having the gate electrode 11a and the emitter electrodes 16a and 17a is completed. An anode electrode is separately provided below the field emission element. A negative potential is applied to the emitter electrodes 16a and 17a, and a positive potential is applied to the anode electrode. When a positive potential is applied to the gate electrode 11a, the emitter electrode 16
a and 17a generate a strong electric field at the tip of the emitter electrode 16a.
a, 17a can emit electrons toward the anode electrode.
【００３７】図２（Ｌ）は、第２のエミッタ電極１７ａ
の先端部を拡大した模擬図である。第２のエミッタ電極
１７ａの先端は、微細凹凸を有するので、微細な凸部を
多数有することになり、大電流ＥＥを放射することがで
きる。この電界放射型素子は、図７に示す従来技術によ
るものに比べ、大電流ＥＥを放射することができる。FIG. 2L shows the second emitter electrode 17a.
FIG. 4 is a schematic diagram in which the tip of FIG. Since the tip of the second emitter electrode 17a has fine irregularities, it has many fine projections, and can emit a large current EE. This field emission element can emit a large current EE as compared with the element according to the prior art shown in FIG.
【００３８】なお、上記では、絶縁材料からなるサイド
スペーサ１４ｃを形成する場合を説明したが、そのサイ
ドスペーサ１４ｃの代わりに、図２（Ｍ）に示すよう
に、導電材料からなるサイドスペーサ（第２のゲート電
極）１１ｂを設けてもよい。その場合、第１のゲート電
極１１ａと第２のゲート電極１１ｂが一体となって、１
つのゲート電極を形成する。第２のゲート電極１１ｂ
は、例えば金属、多結晶シリコン又は非晶質シリコン等
である。この場合、ゲート電極１１ａ，１１ｂとエミッ
タ電極１６ａ，１７ａとの距離を短くすることができ
る。In the above description, the case where the side spacer 14c made of an insulating material is formed has been described. Instead of the side spacer 14c, as shown in FIG. (Two gate electrodes) 11b may be provided. In this case, the first gate electrode 11a and the second gate electrode 11b are integrally
One gate electrode is formed. Second gate electrode 11b
Is, for example, metal, polycrystalline silicon, amorphous silicon, or the like. In this case, the distance between the gate electrodes 11a and 11b and the emitter electrodes 16a and 17a can be reduced.
【００３９】図３（Ａ）〜（Ｆ）は、本発明の第２の実
施例による電界放射型素子の製造工程を示す基板断面図
である。FIGS. 3A to 3F are cross-sectional views of a substrate showing steps of manufacturing a field emission element according to a second embodiment of the present invention.
【００４０】図３（Ａ）に示すように、図１（Ｅ）に示
す構造を形成した後、第２の犠牲膜１５ｂの上に、Ｔｉ
Ｎxからなる第１のエミッタ電極１６を反応性スパッタ
法により０．０５μｍ堆積する。反応性スパッタは、Ｄ
Ｃスパッタ装置を用いて、ターゲットとしてＴｉを用
い、Ｎ2＋Ａｒガスを導入しながら行う。As shown in FIG. 3A, after forming the structure shown in FIG. 1E, a Ti film is formed on the second sacrificial film 15b.
A first emitter electrode 16 made of N x is deposited to a thickness of 0.05 μm by a reactive sputtering method. Reactive sputtering is D
Using a C sputtering apparatus, Ti is used as a target, and N 2 + Ar gas is introduced.
【００４１】反応性スパッタ法の代わりに、通常のスパ
ッタ法を使用する場合には、ターゲットとしてＴｉＮx
を用い、Ａｒガスを導入しながら行う。また、蒸着法を
用いてもよい。When a normal sputtering method is used instead of the reactive sputtering method, TiN x is used as a target.
And while introducing Ar gas. Further, an evaporation method may be used.
【００４２】第１のエミッタ電極１６は、ＴｉＮxの
他、Ｔｉ，Ｗ，Ｍｏ，Ｎｉ，Ｃｒ等の金属や、ＴｉＯx
Ｎy，ＴｉＷx，ＣｒＮｉx等の合金材料を用いてもよ
い。The first emitter electrode 16, in addition to the TiN x, Ti, W, Mo , Ni, and a metal such as Cr, TiO x
Alloy materials such as N y , TiW x , and CrNi x may be used.
【００４３】次に、図３（Ｂ）に示すように、第１のエ
ミッタ電極１６の上に、第２のエミッタ電極１７を形成
する。第２のエミッタ電極１７は、超微粒子の分散剤１
７ｂとメッキ１７ｃを有する分散メッキ（複合メッキ）
である。超微粒子は、平均粒径１０ｎｍ以下が好まし
い。Next, as shown in FIG. 3B, a second emitter electrode 17 is formed on the first emitter electrode 16. The second emitter electrode 17 is made of an ultrafine dispersant 1
Dispersion plating with 7b and plating 17c (composite plating)
It is. The ultrafine particles preferably have an average particle size of 10 nm or less.
【００４４】分散メッキを形成するには、スルファミン
酸ニッケルメッキ液（スルファミン酸ニッケル＋ほう酸
＋臭化ニッケル濃厚液、ｐＨ４、温度４９℃）中に、平
均粒径５ｎｍのダイヤモンド超微粒子を添付し、電解す
る。すると、ニッケルをメッキ（マトリクス）１７ｃと
し、ダイヤモンド超微粒子を分散剤１７ｂとする分散メ
ッキが得られる。In order to form dispersion plating, ultrafine diamond particles having an average particle size of 5 nm are attached to a nickel sulfamate plating solution (nickel sulfamate + boric acid + nickel bromide concentrated solution, pH 4, temperature 49 ° C.) Electrolyze. Then, dispersion plating using nickel as the plating (matrix) 17c and ultrafine diamond particles as the dispersant 17b is obtained.
【００４５】なお、ダイヤモンドの代わりに、ダイヤモ
ンドライクカーボンやアモルファスカーボンあるいは窒
化ボロンを用いてもよい。[0045] Instead of diamond, diamond-like carbon, amorphous carbon or boron nitride may be used.
【００４６】次に、基板１０の全部とサイドスペーサ１
４ｃと第２の犠牲膜１５ｂの一部をエッチングにより除
去する。図３（Ｃ）に示すように、第１のエミッタ電極
１６の先端部が露出し、周辺のサイドスペーサ１４ｄ及
び第２の犠牲膜１５ｃが残る。Next, the entire substrate 10 and the side spacer 1
4c and a part of the second sacrificial film 15b are removed by etching. As shown in FIG. 3C, the tip of the first emitter electrode 16 is exposed, and the peripheral side spacer 14d and the second sacrifice film 15c remain.
【００４７】シリコンからなる基板１０のエッチングに
はＨＦ＋ＨＮＯ3＋ＣＨ3ＣＯＯＨを用い、酸化シリコン
からなるサイドスペーサ１４ｃと第２の犠牲膜１５ｂの
エッチングにはＨＦ＋ＮＨ4Ｆを用いる。HF + HNO 3 + CH 3 COOH is used for etching the substrate 10 made of silicon, and HF + NH 4 F is used for etching the side spacer 14c made of silicon oxide and the second sacrificial film 15b.
【００４８】次に、エチレンジアミン４酢酸を用いたウ
ェットエッチングにより、露出した第１のエミッタ電極
（ＴｉＮx）１６の先端部を除去する。図３（Ｄ）に示
すように、第２のエミッタ電極１７の先端部が露出し、
周辺の第１のエミッタ電極１６ａが残る。Next, the exposed tip of the first emitter electrode (TiN x ) 16 is removed by wet etching using ethylenediaminetetraacetic acid. As shown in FIG. 3D, the tip of the second emitter electrode 17 is exposed,
The surrounding first emitter electrode 16a remains.
【００４９】図３（Ｅ）は、上段が基板断面図であり、
下段が第２のエミッタ電極１７の先端部の拡大図であ
る。図３（Ｅ）に示すように、第２のエミッタ電極（分
散メッキ）１７中のメッキ（ニッケル）１７ｃの表面を
希硝酸によりウェットエッチングし、第２のエミッタ電
極１７の表面に分散剤（ダイヤモンド超微粒子）１７ｂ
を露出させる。分散剤１７ｂを露出させることにより、
第２のエミッタ電極１７の先端部に微細な凹凸が形成さ
れる。ウェットエッチングの他に、ドライエッチングや
イオンミリング等を用いてもよい。FIG. 3E is a sectional view of the substrate in the upper part.
The lower part is an enlarged view of the tip of the second emitter electrode 17. As shown in FIG. 3E, the surface of the plating (nickel) 17c in the second emitter electrode (dispersion plating) 17 is wet-etched with dilute nitric acid, and the surface of the second emitter electrode 17 is dispersed (diamond). Ultra fine particles) 17b
To expose. By exposing the dispersant 17b,
Fine irregularities are formed at the tip of the second emitter electrode 17. In addition to wet etching, dry etching, ion milling, or the like may be used.
【００５０】なお、上記の第１のエミッタ電極１６のエ
ッチング工程（図３（Ｄ））と第２のエミッタ電極１７
のエッチング工程（図３（Ｅ））を同一工程で行っても
よい。例えば、Ｈ2ＳＯ4＋Ｈ2Ｏ2等を用いたウェットエ
ッチング、又はＣＦ4やＣｌ2ガスを用いたＲＩＥドライ
エッチングにより、第１のエミッタ電極１６の先端部を
除去し、さらに連続的に第２のエミッタ電極１７の先端
部表面のメッキをエッチングする。The above-mentioned etching step of the first emitter electrode 16 (FIG. 3D) and the second emitter electrode 17
(FIG. 3E) may be performed in the same step. For example, the tip of the first emitter electrode 16 is removed by wet etching using H 2 SO 4 + H 2 O 2 or the like, or RIE dry etching using CF 4 or Cl 2 gas. The plating on the surface of the tip of the second emitter electrode 17 is etched.
【００５１】以上で、ゲート電極１１ａとエミッタ電極
１６ａ，１７を有する２電極構造の電界放射型素子が完
成する。第２のエミッタ電極１７の先端は、分散剤１７
ｂが露出し、微細凹凸を有するので、第１の実施例と同
様に、大電流を放射することができる。Thus, a field emission device having a two-electrode structure having the gate electrode 11a and the emitter electrodes 16a and 17 is completed. The tip of the second emitter electrode 17 is
Since b is exposed and has fine irregularities, a large current can be emitted similarly to the first embodiment.
【００５２】なお、絶縁材料からなるサイドスペーサ１
４ｃの代わりに、図３（Ｆ）に示すように、導電材料か
らなるサイドスペーサ（第２のゲート電極）１１ｂを設
けてもよい。その場合、第１のゲート電極１１ａと第２
のゲート電極１１ｂが一体となって、１つのゲート電極
を形成する。The side spacer 1 made of an insulating material
Instead of 4c, a side spacer (second gate electrode) 11b made of a conductive material may be provided as shown in FIG. In this case, the first gate electrode 11a and the second
Gate electrodes 11b are integrated to form one gate electrode.
【００５３】図４（Ａ）〜（Ｆ）、図５（Ｇ）、（Ｈ）
は、本発明の第３の実施例による電界放射型素子の製造
工程を示す基板断面図である。FIGS. 4A to 4F, FIGS. 5G and 5H.
FIG. 9 is a sectional view of a substrate showing a manufacturing process of a field emission device according to a third embodiment of the present invention.
【００５４】まず、図４（Ａ）に示すように、フォトリ
ソグラフィ及びエッチングにより、石英からなる基板１
０ａ上に、所定パターンのゲート電極１１ａとサイドス
ペーサ１４ｃを形成する。First, as shown in FIG. 4A, a substrate 1 made of quartz is formed by photolithography and etching.
A gate electrode 11a and a side spacer 14c having a predetermined pattern are formed on the gate electrode 11a.
【００５５】具体的には、図１（Ａ）の工程と同様に、
石英からなる基板１０上に、リン又はボロン等の不純物
をドープした多結晶シリコンからなるゲート電極１１を
０．２μｍ堆積する。次に、図１（Ｂ）の工程と同様
に、フォトリソグラフィ及びエッチングにより、所定パ
ターンのゲート電極１１ａを形成する。Specifically, similarly to the step of FIG.
A gate electrode 11 made of polycrystalline silicon doped with an impurity such as phosphorus or boron is deposited to a thickness of 0.2 μm on a substrate 10 made of quartz. Next, similarly to the step of FIG. 1B, a gate electrode 11a having a predetermined pattern is formed by photolithography and etching.
【００５６】次に、図１（Ｃ）の工程と同様に、窒化シ
リコンからなる第１の犠牲膜１４ｂを減圧ＣＶＤ法によ
り基板全面に等方的に０．１５μｍ堆積する。減圧ＣＶ
Ｄ法は、例えば、ＳｉＨ2Ｃｌ2＋ＮＨ3を原料ガスと
し、圧力を６０Ｐａとし、成膜温度を７６０℃とする。Next, as in the step of FIG. 1C, a first sacrificial film 14b made of silicon nitride is isotropically deposited to a thickness of 0.15 μm on the entire surface of the substrate by a low pressure CVD method. Decompression CV
In the method D, for example, SiH 2 Cl 2 + NH 3 is used as a source gas, the pressure is set to 60 Pa, and the film forming temperature is set to 760 ° C.
【００５７】次に、第１の犠牲膜（絶縁膜）１４ｂを異
方的にドライエッチングする。図４（Ａ）に示すよう
に、第１の犠牲膜１４ｂの一部であるサイドスペーサ１
４ｃが、ゲート電極１１ａの側壁の下部にのみ残り、基
板１０ａに凹部１３が形成される。基板１０ａの凹部１
３の深さは、０．１μｍである。Next, the first sacrificial film (insulating film) 14b is anisotropically dry-etched. As shown in FIG. 4A, the side spacer 1 which is a part of the first sacrificial film 14b is formed.
4c remains only below the side wall of the gate electrode 11a, and a recess 13 is formed in the substrate 10a. Concave part 1 of substrate 10a
The depth of No. 3 is 0.1 μm.
【００５８】上記のドライエッチングは、例えば、マグ
ネトロンＲＩＥ装置を用い、エッチングガスとしてＣＨ
Ｆ3＋ＣＯ2＋Ａｒを用い、反応室内圧力を５０ｍＴｏｒ
ｒとする。In the above dry etching, for example, a magnetron RIE device is used, and CH gas is used as an etching gas.
The reaction chamber pressure was set to 50 mTorr using F 3 + CO 2 + Ar.
r.
【００５９】次に、図４（Ｂ）に示すように、窒化シリ
コンからなる第２の犠牲膜（絶縁膜）１５ｂを減圧ＣＶ
Ｄ法により基板全面に０．１μｍ堆積する。減圧ＣＶＤ
法は、例えば、ＳｉＨ2Ｃｌ2＋ＮＨ3を原料ガスとし、
圧力を６０Ｐａとし、温度を７６０℃とする。Next, as shown in FIG. 4 (B), a second sacrificial film (insulating film) 15b made of silicon nitride is
By a method D, 0.1 μm is deposited on the entire surface of the substrate. Low pressure CVD
The method is, for example, using SiH 2 Cl 2 + NH 3 as a source gas,
The pressure is 60 Pa and the temperature is 760 ° C.
【００６０】次に、図４（Ｃ）に示すように、第２の犠
牲膜１５ｂ上に、ＴｉＮxからなる第１のエミッタ電極
１６を０．０５μｍ成膜する。この成膜は、ＤＣスパッ
タ装置を用い、Ｔｉをターゲットとし、Ｎ2＋Ａｒを導
入しながら、反応性スパッタにより行う。Next, as shown in FIG. 4C, a 0.05 μm-thick first emitter electrode 16 made of TiN x is formed on the second sacrificial film 15b. This film formation is performed by reactive sputtering using a DC sputtering apparatus with Ti as a target and N 2 + Ar introduced.
【００６１】なお、ＴｉＮxの代わりに、ＴａＮx，Ｔ
ａ，ＷＮxを用いてもよい。Incidentally, instead of TiN x , TaN x , T
a, it may be used WN x.
【００６２】次に、図４（Ｄ）に示すように、第１のエ
ミッタ電極１６の上に、分散メッキである第２のエミッ
タ電極１７を形成する。第２のエミッタ電極（分散メッ
キ）１７は、銅からなるメッキ（マトリクス）１７ｃと
ダイヤモンド超微粒子からなる分散剤１７ｂを有する。
具体的には、硫酸銅＋硫酸＋添加剤からなる硫酸銅メッ
キ液に、ダイヤモンド超微粒子を添加し、電解する。す
ると、銅をメッキ（マトリクス）１７ｃとし、ダイヤモ
ンド超微粒子を分散剤１７ｂとする分散メッキ１７を得
ることができる。Next, as shown in FIG. 4D, a second emitter electrode 17 of dispersion plating is formed on the first emitter electrode 16. The second emitter electrode (dispersion plating) 17 has a plating (matrix) 17c made of copper and a dispersant 17b made of ultrafine diamond particles.
Specifically, ultrafine diamond particles are added to a copper sulfate plating solution composed of copper sulfate + sulfuric acid + additive, and electrolysis is performed. Then, a dispersion plating 17 using copper as the plating (matrix) 17c and ultrafine diamond particles as the dispersant 17b can be obtained.
【００６３】なお、ダイヤモンドの代わりに、ダイヤモ
ンドライクカーボンやアモルファスカーボンあるいは窒
化ボロンを用いてもよい。Note that diamond-like carbon, amorphous carbon, or boron nitride may be used instead of diamond.
【００６４】次に、図４（Ｅ）に示すように、基板１０
ａをエッチングにより除去する。基板（石英）１０ａの
エッチングには、ＨＦ＋ＮＨ4Ｆを用いる。なお、図２
（Ｋ）の工程と同様に、支持基板１８を接着してから、
上記の基板１０ａの除去を行ってもよい。Next, as shown in FIG.
a is removed by etching. HF + NH 4 F is used for etching the substrate (quartz) 10a. Note that FIG.
As in the step (K), after the supporting substrate 18 is bonded,
The above-mentioned substrate 10a may be removed.
【００６５】次に、第２の犠牲膜１５ｂの先端部を化学
機械的研磨（ＣＭＰ）により除去し、その後、露出した
第１のエミッタ電極１６の先端部をＣＭＰにより除去す
る。図４（Ｆ）に示すように、第２のエミッタ電極１７
の先端部が露出し、周辺の第２の犠牲膜１５ｃ及び第１
のエミッタ電極１６ｂが残る。Next, the tip of the second sacrificial film 15b is removed by chemical mechanical polishing (CMP), and then the tip of the exposed first emitter electrode 16 is removed by CMP. As shown in FIG. 4F, the second emitter electrode 17
Is exposed, and the surrounding second sacrificial film 15c and the first
The emitter electrode 16b remains.
【００６６】第２の犠牲膜（窒化シリコン）１５ｂのＣ
ＭＰには、ｐＨが約１１の水酸化カリウムをベースとし
たシリカスラリを用いる。第１のエミッタ電極（ＴｉＮ
x）１６のＣＭＰには、ｐＨが約３の希酸（硫酸、硝
酸、酢酸）をベースとしたアルミナスラリを用いる。The C of the second sacrificial film (silicon nitride) 15b
For the MP, a silica slurry based on potassium hydroxide having a pH of about 11 is used. First emitter electrode (TiN
x ) For 16 CMP, an alumina slurry based on a dilute acid (sulfuric acid, nitric acid, acetic acid) having a pH of about 3 is used.
【００６７】上記の第１のエミッタ電極１６のＣＭＰの
際、第２のエミッタ電極１７の先端部表面もＣＭＰによ
り除去される。具体的には、第２のエミッタ電極（分散
メッキ）１７中のメッキ（銅）１７ｃはＣＭＰにより除
去され、分散剤（ダイヤモンド超微粒子）１７ｂは硬い
ため削られずにＣＭＰストッパとして機能する。すなわ
ち、メッキ１７ｂのみ削られ、分散剤１７ｂが露出す
る。第２のエミッタ電極１７の先端部は、微細凹凸を有
する。During the CMP of the first emitter electrode 16, the surface of the tip of the second emitter electrode 17 is also removed by the CMP. Specifically, the plating (copper) 17c in the second emitter electrode (dispersion plating) 17 is removed by CMP, and the dispersant (ultra-fine diamond particles) 17b functions as a CMP stopper without being shaved because it is hard. That is, only the plating 17b is shaved, and the dispersant 17b is exposed. The tip of the second emitter electrode 17 has fine irregularities.
【００６８】なお、ＣＭＰの代わりに、ウェットエッチ
ング、ドライエッチング又はイオンミリングを用いても
よい。Note that wet etching, dry etching or ion milling may be used instead of CMP.
【００６９】次に、サイドスペーサ１４ｃの全部と第２
の犠牲膜１５ｃの一部をエッチングにより除去する。図
５（Ｇ）に示すように、第１のエミッタ電極１６ａ及び
ゲート電極１１ａの表面が露出し、周辺の第２の犠牲膜
１５ｅが残る。Next, all of the side spacers 14c and the second
Of the sacrificial film 15c is removed by etching. As shown in FIG. 5G, the surfaces of the first emitter electrode 16a and the gate electrode 11a are exposed, and the peripheral second sacrifice film 15e remains.
【００７０】窒化シリコンからなるサイドスペーサ１４
ｃ及び第２の犠牲膜１５ｃのエッチングには、１６０℃
に加熱したＨ3ＰＯ4を用いる。Side spacer 14 made of silicon nitride
160 ° C. for the etching of c and the second sacrificial film 15 c
H 3 PO 4 is used.
【００７１】以上で、ゲート電極１１ａとエミッタ電極
１６ａ，１７を有する２電極構造の電界放射型素子が完
成する。第２のエミッタ電極１７の先端は、分散剤１７
ｂの微細凹凸が露出しているので、大電流を放射するこ
とができる。Thus, a two-electrode field emission device having the gate electrode 11a and the emitter electrodes 16a and 17 is completed. The tip of the second emitter electrode 17 is
Since the fine irregularities b are exposed, a large current can be emitted.
【００７２】なお、絶縁材料からなるサイドスペーサ１
４ｃの代わりに、図５（Ｈ）に示すように、導電材料か
らなるサイドスペーサ（第２のゲート電極）１１ｂを設
けてもよい。その場合、第１のゲート電極１１ａと第２
のゲート電極１１ｂが一体となって、１つのゲート電極
を形成する。The side spacer 1 made of an insulating material
Instead of 4c, a side spacer (second gate electrode) 11b made of a conductive material may be provided as shown in FIG. In this case, the first gate electrode 11a and the second
Gate electrodes 11b are integrated to form one gate electrode.
【００７３】以上のように、第１〜３の実施例によれ
ば、エミッタ電極の先端部に微細凹凸を形成することに
より、エミッタから大電流を放射させることができる。As described above, according to the first to third embodiments, a large current can be emitted from the emitter by forming fine irregularities at the tip of the emitter electrode.
【００７４】図６は、上記の実施例の電界放射型素子を
用いたフラットパネルディスプレイの断面図である。FIG. 6 is a sectional view of a flat panel display using the field emission element of the above embodiment.
【００７５】電界放射型素子は、上述の実施例に示した
方法により製造された２電極素子である。絶縁体からな
る支持基板３１の上に、ＡｌまたはＣｕ等からなる配線
層３２と多結晶Ｓｉ等からなる抵抗層３３を形成する。
抵抗層３３の上には、富士山状の先端を持つエミッタ電
極３４を多数配列し、電界放射エミッタアレイ（ＦＥ
Ａ）を形成する。ゲート電極３５は、各エミッタ電極３
４の先端付近に小さな開口（ゲートホール）を有し、図
示しないが開口ごとに独立して電圧を印加することがで
きる。複数のエミッタ電極３４も、それぞれ独立して電
圧を印加することができる。The field emission element is a two-electrode element manufactured by the method described in the above embodiment. On a support substrate 31 made of an insulator, a wiring layer 32 made of Al or Cu and a resistance layer 33 made of polycrystalline Si or the like are formed.
On the resistive layer 33, a large number of emitter electrodes 34 each having a mountain-shaped tip are arranged, and a field emission emitter array (FE) is formed.
Form A). The gate electrode 35 is connected to each emitter electrode 3
4 has a small opening (gate hole) in the vicinity of the tip, and although not shown, a voltage can be independently applied to each opening. The plurality of emitter electrodes 34 can also independently apply a voltage.
【００７６】エミッタ電極３４およびゲート電極３５を
含む電子源に対向して、ガラスまたは石英等からなる透
明基板３６を含む対向基板を配置する。対向基板は、透
明基板３６の下にＩＴＯ等からなる透明電極（アノード
電極）３７を配置し、さらにその下に蛍光材３８を配置
する。A counter substrate including a transparent substrate 36 made of glass, quartz, or the like is arranged to face the electron source including the emitter electrode 34 and the gate electrode 35. As the counter substrate, a transparent electrode (anode electrode) 37 made of ITO or the like is arranged below a transparent substrate 36, and a fluorescent material 38 is arranged thereunder.
【００７７】電子源と対向基板とは、透明電極３７とエ
ミッタ電極３４の間の距離が０．１〜５ｍｍ程度に保た
れるように、接着剤を塗布したガラス基板からなるスペ
ーサ４０を介して接合される。接着剤には、例えば低融
点ガラスを用いることができる。The electron source and the counter substrate are interposed via a spacer 40 made of a glass substrate coated with an adhesive so that the distance between the transparent electrode 37 and the emitter electrode 34 is maintained at about 0.1 to 5 mm. Joined. As the adhesive, for example, low melting point glass can be used.
【００７８】なお、スペーサ４０としてガラス基板を用
いず、エポキシ樹脂等の接着剤中にガラスビーズ等を分
散させてスペーサ４０を構成することもできる。The spacer 40 may be formed by dispersing glass beads or the like in an adhesive such as an epoxy resin without using a glass substrate as the spacer 40.
【００７９】ゲッター材４１は、例えばＴｉ、Ａｌ、Ｍ
ｇ等で形成され、放出ガスがエミッタ電極３４の表面に
再付着するのを防止する。The getter material 41 is made of, for example, Ti, Al, M
g, etc., to prevent the released gas from re-adhering to the surface of the emitter electrode 34.
【００８０】対向基板には、予め排気管３９が形成され
ている。排気管３９を利用して、フラットパネルディス
プレイの内部を１０-5〜１０-9Ｔｏｒｒ程度まで真空排
気した後、バーナー４２等で排気管３９を封止する。そ
の後、アノード電極（透明電極）３７、エミッタ電極３
４、ゲート電極３５の配線を行い、フラットパネルディ
スプレイを完成させる。An exhaust pipe 39 is formed on the opposite substrate in advance. After the inside of the flat panel display is evacuated to about 10 −5 to 10 −9 Torr using the exhaust pipe 39, the exhaust pipe 39 is sealed with a burner 42 or the like. Thereafter, the anode electrode (transparent electrode) 37 and the emitter electrode 3
4. Wiring the gate electrode 35 to complete the flat panel display.
【００８１】アノード電極（透明電極）３７は、常に正
電位に保持されている。表示画素は、エミッタ配線とゲ
ート配線とにより２次元的に選択される。つまり、電圧
が印加されたエミッタ配線とゲート配線の交点に配置さ
れる電界放射型素子が選択される。The anode (transparent electrode) 37 is always kept at a positive potential. The display pixel is two-dimensionally selected by the emitter wiring and the gate wiring. That is, a field emission element disposed at the intersection of the emitter wiring and the gate wiring to which a voltage is applied is selected.
【００８２】エミッタ電極３４およびゲート電極３５に
は、それぞれ負電位および正電位が与えられ、エミッタ
電極３４からアノード電極３７に向けて電子が放出され
る。電子が蛍光材３８に照射されると、その部分（画
素）が発光する。A negative potential and a positive potential are applied to the emitter electrode 34 and the gate electrode 35, respectively, and electrons are emitted from the emitter electrode 34 toward the anode electrode 37. When the fluorescent material 38 is irradiated with the electrons, the portion (pixel) emits light.
【００８３】なお、ゲート電極には、多結晶Ｓｉや非晶
質Ｓｉ等の半導体、ＷＳｉxやＴｉＳｉxやＭｏＳｉx等
のシリサイド化合物、ＡｌやＣｕやＷやＭｏやＮｉやＣ
ｒやＨｆやＴｉＮx等の金属を用いることができる。[0083] Incidentally, the gate electrode, polycrystalline Si or amorphous Si or the like of the semiconductor, silicide compound such as WSi x and TiSi x and MoSi x, Al, Cu and W and Mo or Ni and C
Metals such as r, Hf, and TiN x can be used.
【００８４】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。The present invention has been described in connection with the preferred embodiments.
The present invention is not limited to these. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
【００８５】[0085]
【発明の効果】以上説明したように、本発明によれば、
エミッタ電極の先端表面が微細凹凸になるので、エミッ
タ電極先端から大電流を放射させることができる。As described above, according to the present invention,
Since the tip surface of the emitter electrode has minute irregularities, a large current can be emitted from the tip of the emitter electrode.
【図１】 図１（Ａ）〜（Ｆ）は、本発明の第１の実施
例による電界放射型素子の製造工程を示す基板断面図で
ある。FIGS. 1A to 1F are cross-sectional views of a substrate showing a manufacturing process of a field emission element according to a first embodiment of the present invention.
【図２】 図２（Ｇ）〜（Ｍ）は、図１（Ｆ）に続く電
界放射型素子の製造工程を示す基板断面図である。2 (G) to 2 (M) are cross-sectional views of a substrate illustrating a manufacturing process of a field emission element following FIG. 1 (F).
【図３】 図３（Ａ）〜（Ｆ）は、本発明の第２の実施
例による電界放射型素子の製造工程を示す基板断面図で
ある。FIGS. 3A to 3F are cross-sectional views of a substrate showing a manufacturing process of a field emission element according to a second embodiment of the present invention.
【図４】 図４（Ａ）〜（Ｆ）は、本発明の第３の実施
例による電界放射型素子の製造工程を示す基板断面図で
ある。FIGS. 4A to 4F are cross-sectional views of a substrate showing a manufacturing process of a field emission element according to a third embodiment of the present invention.
【図５】 図５（Ｇ）及び（Ｈ）は、図４（Ｆ）に続く
電界放射型素子の製造工程を示す基板断面図である。5 (G) and 5 (H) are cross-sectional views of a substrate showing a manufacturing process of a field emission element following FIG. 4 (F).
【図６】 電界放射型素子を用いたフラットパネルディ
スプレイの断面図である。FIG. 6 is a sectional view of a flat panel display using a field emission element.
【図７】 従来技術による電界放射型素子の断面図であ
る。FIG. 7 is a cross-sectional view of a conventional field emission element.
１０，１０ａ 基板、 １１，１１ａ，１１ｂ ゲー
ト電極、 １２ レジストパターン、 １３ 凹部
（孔）、 １４ｂ，１４ｃ，１４ｄ 第１の犠牲膜
（絶縁膜）、 １５ｂ，１５ｃ，１５ｄ，１５ｅ 第
２の犠牲膜（絶縁膜）、 １６，１６ａ 第１のエミ
ッタ電極、 １７，１７ａ 第２のエミッタ電極、
１７ｂ 分散剤、 １７ｃ メッキ、 １８ 支
持基板、１９ 接着剤、 ３１ 支持基板、 ３２
配線層、 ３３ 抵抗層、３４ エミッタ電極、
３５ ゲート電極、 ３６ 透明基板、 ３７
透明電極、 ３８ 蛍光材、 ３９ 排気管、
４０ スペーサ、４１ ゲッター材、 ４２ バー
ナ、 ５１ ゲート電極、 ５２，５３ 絶縁膜、
５４ エミッタ電極、 ５４ａ エミッタ電極先
端部10, 10a substrate, 11, 11a, 11b gate electrode, 12 resist pattern, 13 recess (hole), 14b, 14c, 14d first sacrificial film (insulating film), 15b, 15c, 15d, 15e second sacrificial film (Insulating film) 16, 16a first emitter electrode, 17, 17a second emitter electrode,
17b dispersant, 17c plating, 18 support substrate, 19 adhesive, 31 support substrate, 32
Wiring layer, 33 resistance layer, 34 emitter electrode,
35 gate electrode, 36 transparent substrate, 37
Transparent electrode, 38 fluorescent material, 39 exhaust pipe,
40 spacer, 41 getter material, 42 burner, 51 gate electrode, 52, 53 insulating film,
54 Emitter electrode, 54a Emitter electrode tip
Claims (8)
程と、 （ｂ）前記ゲート電極に前記基板に達する孔を形成する
工程と、 （ｃ）前記ゲート電極及び前記基板上に犠牲膜を形成す
る工程と、 （ｄ）前記犠牲膜を異方的にエッチングすることによ
り、前記ゲート電極の孔の側壁上に該犠牲膜の一部をサ
イドスペーサとして残す工程と、 （ｅ）前記基板を覆うように絶縁膜を形成する工程と、 （ｆ）前記絶縁膜上に、表面が微細凹凸を有する材料か
らなる第１のエミッタ電極を形成する工程と、 （ｇ）前記第１のエミッタ電極上に第２のエミッタ電極
を形成する工程と、 （ｈ）前記基板並びにその上の絶縁膜及び第１のエミッ
タ電極の一部を除去することにより、表面が微細凹凸を
有する第２のエミッタ電極の先端を露出させる工程とを
有する電界放射型素子の製造方法。(A) forming a gate electrode on a substrate; (b) forming a hole in the gate electrode to reach the substrate; and (c) sacrificial film on the gate electrode and the substrate. (D) anisotropically etching the sacrificial film to leave a portion of the sacrificial film as a side spacer on the side wall of the gate electrode hole; and (e) the substrate. (F) forming a first emitter electrode made of a material having fine irregularities on the surface of the insulating film; and (g) forming a first emitter electrode on the insulating film. Forming a second emitter electrode thereon; and (h) removing the substrate and a portion of the insulating film and the first emitter electrode thereon to form a second emitter electrode having fine irregularities on the surface. And exposing the tip of the Method of manufacturing a field emission element.
xＮy、ＴｉＮx、シリサイド又は他の多結晶材料からな
る請求項１記載の電界放射型素子の製造方法。2. The method according to claim 1, wherein the first emitter electrode is made of TiO.
x N y, TiN x, the production method of the field emission device of claim 1, wherein comprising a silicide or other polycrystalline materials.
の間に、前記第１のエミッタ電極の表面をエッチングす
ることにより、該第１のエミッタ電極の表面の微細凹凸
を強調する工程を有する請求項１又は２記載の電界放射
型素子の製造方法。3. The method according to claim 1, further comprising: (i) the steps (f) and (g).
3. The method according to claim 1, further comprising the step of etching the surface of the first emitter electrode to emphasize fine irregularities on the surface of the first emitter electrode.
又はＴｉＮxからなる請求項３記載の電界放射型素子の
製造方法。4. The method according to claim 1, wherein the first emitter electrode is made of TiO x N y.
Or a method of manufacturing a field emission device according to claim 3, wherein comprising a TiN x.
程と、 （ｂ）前記ゲート電極に前記基板に達する孔を形成する
工程と、 （ｃ）前記ゲート電極及び前記基板上に犠牲膜を形成す
る工程と、 （ｄ）前記犠牲膜を異方的にエッチングすることによ
り、前記ゲート電極の孔の側壁上に該犠牲膜の一部をサ
イドスペーサとして残す工程と、 （ｅ）前記基板を覆うように絶縁膜を形成する工程と、 （ｆ）前記絶縁膜上にエミッタ電極を形成する工程と、 （ｇ）前記基板及びその上の絶縁膜の一部を除去するこ
とにより、前記エミッタ電極の先端を露出させる工程と （ｈ）前記エミッタ電極先端の表面をエッチングするこ
とにより、該エミッタ電極先端の表面に微細凹凸を形成
する工程と、を有する電界放射型素子の製造方法。5. A step of: (a) forming a gate electrode on a substrate; (b) forming a hole in the gate electrode to reach the substrate; and (c) a sacrificial film on the gate electrode and the substrate. (D) anisotropically etching the sacrificial film to leave a portion of the sacrificial film as a side spacer on the side wall of the gate electrode hole; and (e) the substrate. (F) forming an emitter electrode on the insulating film; and (g) removing the substrate and a portion of the insulating film thereon to form the emitter film. A method of manufacturing a field emission element, comprising: a step of exposing the tip of an electrode; and (h) a step of forming fine irregularities on the surface of the tip of the emitter electrode by etching the surface of the tip of the emitter electrode.
ｉＮxからなる請求項５記載の電界放射型素子の製造方
法。6. The method according to claim 1, wherein the emitter electrode is TiO x N y or T
6. The method for manufacturing a field emission element according to claim 5, comprising iN x .
程と、 （ｂ）前記ゲート電極に前記基板に達する孔を形成する
工程と、 （ｃ）前記ゲート電極及び前記基板上に犠牲膜を形成す
る工程と、 （ｄ）前記犠牲膜を異方的にエッチングすることによ
り、前記ゲート電極の孔の側壁上に該犠牲膜の一部をサ
イドスペーサとして残す工程と、 （ｅ）前記基板を覆うように絶縁膜を形成する工程と、 （ｆ）前記絶縁膜上に第１のエミッタ電極を形成する工
程と、 （ｇ）前記第１のエミッタ電極上に、超微粒子を分散剤
とする分散メッキからなる第２のエミッタ電極を形成す
る工程と、 （ｈ）前記基板並びにその上の絶縁膜及び第１のエミッ
タ電極の一部を除去することにより、第２のエミッタ電
極の先端を露出させる工程とを有する電界放射型素子の
製造方法。7. A step of forming a gate electrode on a substrate, a step of forming a hole reaching the substrate in the gate electrode, and a step of forming a sacrificial film on the gate electrode and the substrate. (D) anisotropically etching the sacrificial film to leave a part of the sacrificial film as a side spacer on the side wall of the hole of the gate electrode; (e) the substrate (F) forming a first emitter electrode on the insulating film; and (g) using ultrafine particles as a dispersant on the first emitter electrode. Forming a second emitter electrode made of dispersion plating; and (h) exposing the tip of the second emitter electrode by removing a part of the substrate, the insulating film thereon and the first emitter electrode. Field emission type having a step of causing Method of manufacturing a child.
記分散メッキからなる第２のエミッタ電極表面のメッキ
部分を除去することにより、該第２のエミッタ電極の表
面に前記超微粒子を露出させる工程を有する請求項７記
載の電界放射型素子の製造方法。8. (i) After the step (h), by removing a plating portion on the surface of the second emitter electrode made of the dispersion plating, the ultrafine particles are formed on the surface of the second emitter electrode. 8. The method for manufacturing a field emission element according to claim 7, further comprising the step of exposing the element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5609099A JP2000251659A (en) | 1999-03-03 | 1999-03-03 | Manufacture of field emission type element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5609099A JP2000251659A (en) | 1999-03-03 | 1999-03-03 | Manufacture of field emission type element |
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| Publication Number | Publication Date |
|---|---|
| JP2000251659A true JP2000251659A (en) | 2000-09-14 |
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ID=13017412
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| JP5609099A Withdrawn JP2000251659A (en) | 1999-03-03 | 1999-03-03 | Manufacture of field emission type element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000251659A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6796870B2 (en) | 2000-03-31 | 2004-09-28 | Kabushiki Kaisha Toshiba | Field emission type cold cathode device, manufacturing method thereof and vacuum micro device |
-
1999
- 1999-03-03 JP JP5609099A patent/JP2000251659A/en not_active Withdrawn
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| US6796870B2 (en) | 2000-03-31 | 2004-09-28 | Kabushiki Kaisha Toshiba | Field emission type cold cathode device, manufacturing method thereof and vacuum micro device |
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