JP2000243079A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
複数のメモリマスタからのアクセス要求に対応すること
ができ、しかも、キャッシュメモリで消費される動作電
流を小さく抑えることのできる半導体集積回路装置を提
供すること。 【解決手段】 複数のバンクからなる主記憶部とキャッ
シュメモリとして機能する副記憶部とを有し、主記憶部
と副記憶部との間で双方向のデータ転送が可能なように
構成される。副記憶部は、外部および主記憶部とのデー
タ転送を行うための2つのデータ入出力部を有するSR
AMセルSMCと、所定数のメモリセルが接続されたデ
ータ入出力線SIOと、データ入出力線接続回路155
を介してデータ入出力線SIOに接続されるグローバル
データ入出力線GIOとを備える。導通制御されないデ
ータ入出力線接続回路155が設けられたデータ入出力
線SIOに接続されるメモリセルSMCは、すべて非活
性状態とされる。
Description
置に関し、同一半導体基板上に主記憶部と副記憶部とが
形成され、主記憶部と副記憶部との間にデータ転送回路
を持つ半導体集積回路装置に関する。
る主記憶装置として比較的低速で安価な大容量の半導体
装置が用いられるが、この要求に合致したものとして汎
用DRAMが多く使用されている。また、最近のコンピ
ュータシステムでは、システムの高速化(特にMPUの
高速化)に対して主記憶部を構成するDRAMの高速化
もなされてはいるが、MPUの高速化に対しては不十分
であり、MPUと主記憶部との間に高速メモリを副記憶
部として搭載したシステムが主流である。このような副
記憶部は一般にキャッシュメモリとよばれ、高速SRA
MやECLRAMなどが用いられている。
般にMPUの外部に設けられたものや、MPUに内蔵さ
れたものがあるが、最近では、主記憶部を構成するDR
AMとキャッシュメモリとを同一半導体基板上に搭載し
た半導体記憶装置が注目されている。この従来技術とし
ては、特開昭57−20983号、特開昭60−769
0号、特開昭62−38590号、特開平1−1461
87号などがある。これらの先行技術にかかる半導体記
憶装置は、DRAMとキャッシュメモリとを搭載するこ
とから、一部でキャッシュDRAMと呼ばれている。ま
たCDRAMとも記述される。これらは、キャッシュメ
モリとして機能するSRAMと主記憶部をなすDRAM
との間で、データを双方向に転送可能な構成になってい
る。
ット時のデータ転送の動作の遅延などの問題があり、改
善した技術が提案された。改善された従来技術には、以
下のようなものがある。例えば特開平4−252486
号、特開平4−318389号、特開平5−2872号
に係る技術は、DRAM部とSRAM部との間のデータ
転送を行うための双方向データ転送回路にラッチまたは
レジスタ機能を設けているのが特徴で、SRAM部から
DRAM部へのデータ転送とDRAM部からSRAM部
へのデータ転送を同時に行うことができ、キャッシュミ
スヒット時のデータ転送(コピーバック)を速くするこ
とを可能にしている。
例にして説明する。図85に、CDRAMのメモリアレ
イ部の構成の一例を概略的に示す。図85において、半
導体記憶装置は、ダイナミック型メモリセルを含むDR
AMアレイ9201と、スタティック型メモリセルから
なるSRAMアレイ9202と、このDRAMアレイ9
201とSRAMアレイ9202との間でのデータ転送
を行うための双方向転送ゲート回路9203を合む。ま
たDRAMアレイ9201、SRAMアレイ9202に
は、各々に対応したロウデコーダ(行デコーダ)とコラ
ムデコーダ(列デコーダ)が設けられている。DRAM
のロウデコーダ、コラムデコーダおよびSRAMのロウ
デコーダ、コラムデコーダに与えられるアドレスは、互
いに独立なアドレスであり、それぞれ異なるアドレスピ
ン端子を介して与えられる構成となっている。図86お
よび図87に、双方向転送ゲート回路9203の詳細な
構成を示す。この構成によればSBLからGIOへのデ
ータ転送と、GIOからSBLへのデータ転送はそれぞ
れデータ転送経路が異なり、かつラッチ9305および
アンプ9306の機能により、それぞれのデータ転送を
オーバーラップさせて実行させることが可能となってい
る。
た従来技術にかかるCDRAMでは、双方向転送ゲート
回路の占有面積が大きく、設置できる回路数が制限され
る結果、転送バス線の数も制限される。このため前記D
RAMアレイとSRAMアレイ間で一度に転送できるビ
ット数は16ビットに制限されている。一般的には一度
に転送するビット数が少ないほどキャッシュヒット率が
低下する。
記CDRAMのアドレス入力信号ピンをDRAMアレイ
用とSRAMアレイ用でほぼ共通化した例が開示されて
いる。図88および図89にその構成を示す。本例でも
上記の問題であるDRAMアレイとSRAMアレイ間で
一度に転送できるビット数はCDRAMと同様16ビッ
トに制限されるという問題は残る。
ュSRAMを搭載したDRAMにEDRAM(Enha
nced DRAM)と呼ばれるものがある。例えば、
EDN JANUARY 5、1995、P46〜56
に記載されている。このEDRAMでは、一度に転送す
るビット数は多いのだが、そのデータ保持を行うSRA
Mが一度に転送するビット数分の容量を1セット分(1
行分)しか持っていない。一般的には一度に転送するビ
ット数が大きいほどキャッシュヒット率が上昇するが、
EDRAMでは全体のキャッシュを1セット(1行)し
か持っていないので、キャッシュミスヒット率が増え、
結果としてあまりシステム全体の高速化を達成できなか
った。また、EDRAM内のキャッシュのセット数(行
数)を増やそうとすると、複数ブロックのDRAMセル
アレイごとにSRAMレジスタおよびブロックセレクタ
等を追加しなければならず、回路の占有面積の大幅な増
加を招く。
の処理装置からのアクセス要求を受けた場合のキャッシ
ュヒット率の低下の問題がある。複数の処理装置(メモ
リマスタ)からのアクセス要求を受ける場合には異なる
セット(行)のアドレスの要求をされることが多くな
る。この場合、図90のメインメモリとして上記CDR
AMやEDRAMを使用すると、キャッシュヒット率は
低下し、システム全体の高速化が制限されることがあ
る。このような複数の処理装置(メモリマスタ)を持つ
システムの増加に伴い、メモリ部も従来の主に1種のア
クセス要求に対応するものよりも複数種のアクセス要求
に対応できるものが必要とされる。
は、アクセス頻度の高いデータが格納される。このた
め、上述のようなキャッシュメモリを搭載する半導体記
憶回路装置では、キャッシュメモリ部分が外部から頻繁
にアクセスされ、大きな動作電流を消費する。
ので、キャッシュヒット率を低下させることなく、複数
のメモリマスタからのアクセス要求に対して迅速に対応
することができ、しかも、キャッシュメモリで消費され
る動作電流を小さく抑えることのできる半導体集積回路
装置を提供することを目的とする。
め、この発明は以下の構成を有する。この発明の請求項
1にかかる半導体集積回路装置は、複数のバンク(例え
ば後述するバンクA,Bに相当する構成要素)からなる
主記憶部(例えば後述するDRAM部101に相当する
構成要素)とキャッシュメモリとして機能する副記憶部
(例えば後述するSRAM部102に相当する構成要
素)とを有し、前記複数のバンクの何れかを選択的に活
性化して前記主記憶部と前記副記憶部との間で双方向の
データ転送が可能なように構成された半導体集積回路装
置であって、前記副記憶部は、行および列のマトリック
ス状に配列され、外部および前記主記憶部とのデータ転
送をそれぞれ行うための第1および第2のデータ入出力
部を有する複数のメモリセル(例えば後述するSRAM
セルSMCに相当する構成要素)と、所定数のメモリセ
ルの集合を単位として設けられ、該所定数のメモリセル
の前記第1のデータ入出力部が接続された複数の副デー
タ線(例えば後述するデータ入出力線SIOに相当する
構成要素)と、前記複数の副データ線にそれぞれ設けら
れ、所定のアドレス信号に基づいて選択的に導通制御さ
れる複数のスイッチ回路(例えば後述するデータ入出力
線接続回路155に相当する構成要素)と、前記複数の
スイッチ回路を介して前記複数の副データ線に接続さ
れ、前記外部と前記複数のメモリセルとの間のデータ転
送を行うための主データ線(例えば後述するグローバル
データ入出力線GIOに相当する構成要素)と、を備
え、前記複数のスイッチ回路のうち導通制御されないス
イッチ回路が設けられた副データ線に接続されるメモリ
セルは、すべて非選択状態とされることを特徴とする。
着目すると、スイッチ回路が導通制御されて主データ線
に接続された副データ線上のメモリセルのみが活性化さ
れ、他の副データ線に接続されるメモリセルは、非選択
状態とされる。したがって、副データ線の負荷に起因し
て発生する動作電流は、導通制御されたスイッチ回路に
接続される副データ線のみに限定される。また、主デー
タ線には、導通制御されたスイッチ回路を介して1本の
副データ線の負荷のみが接続される。したがって、他の
副データ線の負荷は主データ線から切り離され、主デー
タ線の負荷が軽減され、主データ線に付随する負荷に起
因した動作電流が抑制される。
路装置は、請求項1にかかる発明において、前記主デー
タ線が、前記主記憶部と前記副記憶部との間で双方向の
データ転送を行うためのデータ転送線(例えば後述する
データ転送バス線TBLに相当する構成要素)と略平行
に配線され、前記副データ線は、前記データ転送線と略
直交するように配線されたことを特徴とする。請求項2
にかかる発明によれば、主記憶部と副記憶部との間のデ
ータ転送を行うためのデータ転送線の配線構造と、主デ
ータ線の配線構造を整合させることができる。
路装置は、請求項1にかかる発明において、前記複数の
メモリセルが、前記所定数のメモリセルの集合を単位と
して、所定の列アドレス信号に基づき分割されて選択さ
れることを特徴とする。この発明の請求項4にかかる半
導体集積回路装置は、請求項3にかかる発明において、
前記所定数のメモリセルの集合が、同一行内に複数設け
られ、この同一行内の各メモリセルの集合に設けられた
副データ線が、前記所定の列アドレス信号に基づき前記
主データ線に選択的に接続されることを特徴とする。請
求項3、4にかかる発明によれば、前記所定数のメモリ
セルの集合を単位として選択するための信号の負荷を軽
減できる。
路装置は、請求項1にかかる発明において、前記主デー
タ線が複数設けられ、異なる主データ線に接続される複
数のメモリセルが、同一行内に混在するように配置され
たことを特徴とする。この発明の請求項6にかかる半導
体集積回路装置は、請求項5にかかる発明において、前
記複数のメモリセルが、隣接するように配置されたこと
を特徴とする。請求項5、6にかかる発明によれば、列
を選択する信号を複数のメモリセルで共有させることが
でき、この信号の配線数を削減できる。
路装置は、請求項1にかかる発明において、前記複数の
メモリセルがなすメモリアレイ内に、行の選択信号を中
継するためのバッファ(例えば後述するインバータ52
0に相当する構成要素)をさらに備えたことを特徴とす
る。この発明の請求項8にかかる半導体集積回路装置
は、請求項7にかかる発明において、前記バッファが、
前記所定数のメモリセルの集合に対応づけて設けられた
ことを特徴とする。請求項7、8にかかる発明によれ
ば、行を選択する信号の波形歪みを抑えることができ
る。
路装置は、請求項3にかかる発明において、前記所定の
列アドレス信号の配線が、前記主データ線と略平行に設
けられたことを特徴とする。この発明の請求項10にか
かる半導体集積回路装置は、請求項9にかかる発明にお
いて、前記主データ線の近傍に、前記所定の列アドレス
信号と所定の行プリデコード信号とに基づき前記所定数
のメモリセルの集合を選択する信号を生成するための論
理回路(例えば後述するSRAM行選択信号発生回路5
30,540に相当する構成要素)を設けたことを特徴
とする。請求項9、10にかかる発明によれば、メモリ
セルを分割して動作させることができ、しかも、分割数
を増やしても、行の選択信号の配線領域(配線数)が増
加しない。
回路装置は、請求項1にかかる発明において、前記複数
の副データ線の各々は、隣接する2つの行に属するメモ
リセルに共有されたことを特徴とする。この発明の請求
項12にかかる半導体集積回路装置は、請求項11にか
かる発明において、前記隣接する2つの行に属するメモ
リセルであって同一の列に属する1対のメモリセルが、
その記憶ノードを前記副データ線に接続するためのトラ
ンジスタ(例えば後述するトランジスタN2006,N
2007に相当する構成要素)を共有して構成されたこ
とを特徴とする。請求項11、12にかかる発明によれ
ば、副記憶部のメモリセルの素子数を削減できる。
実施の形態を説明する。 (1)基本構成 以下に本発明の一実施例の基本構成について説明する。
本発明による半導体集積回路装置は、半導体記憶装置と
その半導体記憶装置の制御装置とを含む。半導体記憶装
置は主記憶部と副記憶部を有し、主記憶部と副記憶部で
双方向のデータ転送が可能なように構成されている。ま
た副記憶部は、複数の記憶セル群から構成されており、
副記憶部のそれぞれの記憶セル群はそれぞれ独立したキ
ャッシュとして機能する事が可能となっている。また本
発明による半導体記憶装置では、コントロール端子やア
ドレス端子の数は、主記憶部を制御するのに必要な数と
同じ数で実現する事も可能である。
DRAMアレイを有し、副記憶部として16Kビットの
SRAMアレイを有した×8ビットの2バンク構成のシ
ンクロナスインターフェイスを持つ半導体記憶装置につ
いての実施例を中心に説明する。ただし、本発明はこの
構成に限定されるものではない。
体の構成を概略的に示すブロック図である。図1におい
て、半導体記憶装置100は、主記憶部としてDRAM
部101、副記憶部としてSRAM部102、DRAM
部101とSRAM部102との間でデータ転送を行う
ための双方向データ転送回路103を有している。
トリックス状に配列された複数のダイナミック型メモリ
セルを備えるDRAMアレイ110と、内部アドレス信
号iA0〜iA13からDRAM行選択信号とバンク選
択信号を出カするDRAM行制御回路115と、DRA
M行選択信号iADR0〜iADR12とバンク選択信
号iAD13を受けてDRAMアレイ110の対応行を
選択するDRAM行デコーダ113と、内部アドレス信
号iA5およびiA6からDRAM列選択信号を出力す
るDRAM列制御回路116と、DRAM列選択信号i
ADC5およびiADC6を受けて対応列を選択するD
RAM列デコーダ114を有する。
ル部111と、選択されたDRAMセルに保持されたデ
ータを検知し増幅するセンスアンプ112を備える。ま
たDRAMアレイ110は、バンクと呼ばれる複数のブ
ロックに分割されており、本実施例では2つのバンクA
およびバンクBに分割され、バンク選択信号iAD13
により選択される。
トリックス状に配列された複数のスタティック型メモリ
セルを備えるSRAMアレイ120と、内部アドレス信
号iA0〜iA3からSRAM行選択信号を発生するS
RAM行制御回路124と、SRAM行選択信号iAS
R0〜1ASR3を受けて分割されたSRAMセル群
(本実施例では行毎に分割されたセル群)の選択を行う
SRAM行デコーダ121と、内部アドレス信号iA0
〜iA3及びiA4〜iA13からSRAM列選択信号
を発生するSRAM列制御回路122と、SRAM列選
択信号iASC4〜iASC10により列選択を行うS
RAM列デコーダ123を有する。さらに外部入力信号
を受けて半導体記憶装置内の動作を制御する動作制御回
路150と外部とのデータ入出力の制御をするデータ制
御回路160を有する。
を用い、副記憶部にSRAMを用いているが、本発明は
これに制限されるものではない。主記憶部には、DRA
Mの他にSRAM、マスクROM、PROM、EPRO
M、EEPROM、フラッシュEEPROM、強誘電体
メモリなど他のメモリを用いてもよい。主記憶部を構成
するメモリは、その種類や特有の機能を有効に使用でき
るように構成することが望ましい。例えば、主記憶部に
DRAMを用いる場合については、汎用DRAM、ED
ODRAM、シンクロナスDRAM、シンクロナスGR
AM、バーストEDODRAM、DDRシンクロナスD
RAM、DDRシンクロナスGRAM、SLDRAM、
RambusDRAMなどを適宜使用する。また、副記
憶部には主記憶部に用いたメモリよりも高速アクセス可
能なランダムアクセスメモリであれば他のメモリを用い
てもよい。主記憶部をフラッシュEEPROMで構成す
る場合には、副記憶部のメモリ容量はフラッシュEEP
ROMの一つの消去セクター単位の容量の1/2以上で
構成されるのが望ましい。
AM列制御回路122を持つことによりSRAMセル群
単位でのSRAM列制御モードの変更が可能となる。こ
の機能はSRAMセル群単位ごとにラップタイプ(後
述)やバースト長やレイテンシなど、(以降データ入出
力様式と称する)の設定が可能ということであり、あら
かじめ設定しておけばそれぞれのSRAMセル群の選択
がなされた際に半導体記憶装置の内部で自動的にデータ
入出力様式が決定される。このため、データ入出力様式
切り替えのための半導体記憶装置外部からのデータ制
御、もしくは半導体記憶装置外部でのデータ処理制御が
不要となる。
複数のアクセス要求を受ける場合、各々のアクセス要求
ごとにSRAMセル群単位での割り振りや指定及び再指
定を受ける機能を有している。図2には、図1で示した
半導体記憶装置100に対しアクセス要求を行うメモリ
マスタを複数個持つメモリシステムを示す。図2ではメ
モリマスタ180aからのアクセス要求に対してはSR
AMセル群01と02と03が指定され、メモリマスタ
180bからのアクセス要求に対してはSRAMセル群
04が指定され、メモリマスタ180cからのアクセス
要求に対してはSRAMセル群05と06と07と08
が指定されている。これらのアクセス要求に対するSR
AMセル群の指定は可変であり、随時変更が可能であ
る。
に対するメモリマスタ180aの要求するデータ入出力
様式とメモリマスタ180bの要求するデータ入出力様
式が異なる場合にも、メモリマスタ180aに対するデ
ータ入出力とメモリマスタ180bに対するデータ入出
力を何ら特別な制御信号を入力する必要なく連続して行
うことが可能である。その動作を可能とするために半導
体記憶装置100内のSRAM列制御回路122にデー
タ入出力様式記憶部を持つ。またデータ入出力様式記憶
部は、図2の様にSRAMセル群と1対1対応でもよ
く、図3の様に複数のSRAMセル群に対応してもよ
い。
ン配置の1例を示す図である。この図4は、64Mビッ
トのDRAMアレイと16KビットのSRAMアレイを
有した×8ビット構成の2バンクのシンクロナスインタ
ーフェースを持つ半導体記憶装置であり、リードピッチ
0.8mm、54ピンの400mil(ミル)×875
mil(ミル)の TSOPタイプ2のプラスチックパ
ッケージに収納される。これらのピンの構成(ピン数/
ピン配置)は、通常の64MビットのシンクロナスDR
AMと同様である。また、他のビット構成であっても、
それぞれの構成のシンクロナスDRAMと同様のピン数
とピン配置となる。
他の全ての入出力信号の基準信号となる。すなわち他の
入力信号の取り込みタイミング、出力信号タイミングを
決定する。各外部入力信号はCLKの立ち上がりエッジ
を基準として、セットアップ/ホールド時間が規定され
る。 CKE:クロックイネーブル信号CKEは、その次にく
るCLK信号が有効か無効かを決定する。CLK立ち上
がりエッジの際にCKE信号がHIGHであった場合
は、次に入力されるCLK信号は有効とされ、CLK立
ち上がりエッジの際にCKE信号がLOWであった場合
は、次に入力されるCLK信号は無効とされる。
部入力信号/RAS信号、/CAS信号、/WE信号を
受け付けるか受け付けないかを決定する。CLK立ち上
がりエッジの際に/CS信号がLOWであった場合に、
同じタイミングにて入力される/RAS信号、/CAS
信号、/WE信号が動作制御回路に取り込まれ、CLK
立ち上がりエッジの際に/CS信号がHIGHであった
場合には、同じタイミングにて入力される/RAS信
号、/CAS信号、/WE信号は無視される。 /RAS,/CAS,/WE:各制御信号/RAS,/
CAS,/WEは、ともに組み合わせることで半導体記
憶装置の動作を決定するための信号である。
は、クロック信号に応じてアドレス制御回路に取り込ま
れ、DRAM行デコーダ、DRAM列デコーダ、SRA
M行デコーダ、SRAM列デコーダへ伝達され、各々D
RAM部セル、SRAM部セルの選択に使用される。さ
らに内部コマンド信号に応じて後述のモードレジスタに
取り込まれ、内部動作のデータ入出力様式の設定に使わ
れる。また同様にSRAM列制御回路の設定にも使われ
る。また、アドレス信号A13は、DRAMセルアレイ
のバンク選択信号でもある。 DQM:データマスク信号DQMは、データの入力及び
出力をバイト単位で無効化(マスク)する信号である。 DQ0〜DQ7:データ信号DQ0〜DQ7は、入出力
データの信号である。
る。尚、ここで示すコマンドやデータ数などはあくまで
一実施例を示すものであり、他の組み合わせも任意に可
能である。図5は、本発明による半導体記憶装置の動作
機能を決定する各種コマンドと外部入力制御信号の状態
の一例である。ただし、この半導体記憶装置の動作機能
を決定する各種コマンドと外部入力卸御信号の状態の組
み合わせは、いかなる組み合わせでもかまわない。
立ち上がりエッジにおける各入力制御信号の状態とその
時に決定される動作を示す。符号”H”は論理ハイレベ
ルを示し、符号”L”は論理ロウレベルを示し、”x”
は任意のレベルを示す。また図5の入力制御信号CKE
のn−1は注目する基準クロックの前周期における入力
制御信号CKEの状態を示し、後述の各コマンドで述べ
るCKEはCKEのn−1のことを指す。
に説明する。 1.「リードコマンド」 リードコマンドは、SRAMセルからデータを読み出す
動作を行うコマンドである。図6に示すように、外部ク
ロック信号の立ち上がりエッジにおける各入力制御信号
の状態は、CKE=H、/CS=L、/RAS=H、/
CAS=L、/WE=Hである。本コマンド入カ時に
は、A0〜A3をSRAM行の選択アドレスとして、A
4〜A10をSRAM列の選択アドレスとして取り込
む。また出力されるデータは、本コマンド入力からレイ
テンシだけ遅れてDQ0〜DQ7に出力される。ただし
本コマンドに対して設定されたクロックでDQM=Hで
ある場合は、DQ0〜DQ7のデータ出力はマスクされ
外部に出力されない。
いてのアドレス信号とデータの流れを示す。内部アドレ
ス信号iA0〜iA3によるSRAM行デコーダの行選
択、及び内部アドレス信号iA0〜A3とiA4〜iA
13から作成されるSRAM列選択信号iASC4〜i
ASC10によるSRAM列デコーダの列選択にてSR
AMセルが選択される。選択されたSRAMセルのデー
タは、指定のデータ入出力様式でデータアンプを通して
外部に出力される。
作を行うコマンドである。図7に示すように、外部クロ
ック信号の立ち上がりエッジにおける各入力制御信号の
状態は、CKE=H、/CS=L、/RAS=H、/C
AS=/WE=Lである。本コマンド入力時には、A0
〜A3をSRAM行の選択アドレスとして、A4〜A1
0をSRAM列の選択アドレスとして取り込む。書き込
まれるデータは本コマンドからレイテンシだけ遅れてD
Q0〜DQ7のデータを取り込む。ただしDQ0〜DQ
7のデータ取り込みを行うクロックでDQM=Hである
場合は、DQ0〜DQ7のデータはマスクされ内部に取
り込まれない。
レス信号とデータの流れを図25に示す。iA0〜iA
3から作成されるSRAM行選択信号iASR0〜iA
SR3に基づきSRAM行デコーダが行選択を行い、i
A0〜iA3とiA4〜iA13から作成されるSRA
M列選択信号iASC4〜iASC10に基づきSRA
M列デコーダが列選択を行い、これら行選択および列選
択によりSRAMセルが選択される。選択されたSRA
MセルにDQ0〜DQ7から取り込まれた書き込みデー
タが、ライトバッファを通して書き込まれる。
マンドとライトコマンドの動作では、DRAM部とデー
タ転送部には全く無関係にSRAM部に対する読み出し
と書き込みが行われる。従って、データ入出力用に選択
されたSRAMの行以外のSRAMセル群とDRAM部
とのデータ転送動作や、DRAM部内の動作がまだ行わ
れていても、それとは無関係にこれらのコマンドによる
動作を実行させることができる。また逆に、リードコマ
ンドやライトコマンドによる動作が行われていても、デ
ータ入出力用に選択されたSRAMの行以外のセル群と
DRAM部とのデータ転送や、DRAM部内のコマンド
を入力して動作させることができる。
セル群へのデータ転送を行うコマンドである。図8に示
すように、外部クロック信号の立ち上がりエッジにおけ
る各入力制御信号の状態は、CKE=H、/CS=L、
/RAS=/CAS=H、/WE=Lであり、さらにA
10=L、A9=Lである。本コマンド入力時には、A
01〜A3をSRAM行の選択アドレスとして、A5、
A6をDRAM列の選択アドレスとして、A13をDR
AMアレイのバンクの選択アドレスとして取り込む。
いてのアドレス信号とデータの流れを示す。後述するア
クティブコマンドで既に選択されているDRAMセル群
のうち、iA13で指定されるバンクのものが選択され
る。ここではバンクAを選択する。iA5とiA6によ
り指定のDRAMセル群のビット線が選択される。ビッ
ト線のデータはアクティブコマンド時にセンスアンプに
よって増幅されており、選択されたビット線のデータは
データ転送回路を通ってデータ転送バス線へと伝達され
る。iA0〜iA3により選択されたSRAMの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送線への出力は、データ転送後に停止する。本実施例
では本コマンドで一度に転送されるデータ数は128×
8個である。
ェッチコマンド」 このコマンドは、DRAMセル群からSRAMセル群へ
のデータ転送を行うコマンドで、かつデータ転送後に自
動的にDRAM部のプリチャージを行うコマンドであ
る。図9に示すように、外部クロック信号の立ち上がり
エッジにおける各入力制御信号の状態は、CKE=H、
/CS=L、/RAS=/CAS=H、/WE=Lであ
り、さらにA10=H、A9=Lである。前述したプリ
フェッチコマンドと同様に、本コマンド入力時にはA0
〜A3をSRAM行の選択アドレスとして、A5とA6
をDRAM列の選択アドレスとして、A13をDRAM
アレイのバンクの選択アドレスとして取り込む。
レス信号とデータの流れを以下に示す。後述するアクテ
ィブコマンドですでに選択されているDRAMセル群の
うち、iA13で指定されるバンクのものが選択され
る。iA5とiA6により指定のDRAMセル群のビッ
ト線が選択される。ビット線のデータはアクティブコマ
ンド時にセンスアンプによって増幅されており、選択さ
れたビット線のデータがデータ転送バス線へと伝達され
る。iA0〜iA3により選択されたSRAMの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後は転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送バス線への出力は、データ転送後に停止する。その
後、所定時間たってワード線を非選択状態とし、後述の
プリチャージコマンドの項で説明するような内部動作
(ビット線とセンスアンプの電位の平衡化)を行う。こ
のコマンド入力から所定の時問後、DRAMは自動的に
プリチャージ(非選択)状態となる。
のデータ転送を行うコマンドである。このコマンドは、
図10に示すように、外部クロック信号CLK1とCL
K2にまたがる連続入力コマンドである。図10に示し
た外部クロック信号の立ち上がりエッジにおける各入力
制御信号の状態は、CKE=H、/CS=L、/RAS
=/CAS=H、/WE=Lであり、さらにA10=
L、A9=Hである。
がりエッジにおいて、A0〜A3をSRAM行の選択ア
ドレスとして、A5とA6をDRAM列の選択アドレス
として取り込み、次のクロックCLK2の立ち上がりエ
ッジにおいて、A0〜A12を転送先であるDRAM行
の選択アドレスとして取り込む。またA13は、CLK
1とCLK2の立ち上がりエッジにおいて、DRAMア
レイのバンクの選択アドレスとして取り込む。このCL
K1とCLK2でそれぞれ入力されたA13アドレスは
同一でなければならない。
いてのアドレス信号とデータの流れを示す。ここで示す
内部アドレス信号i1A0〜i1A12は最初のクロッ
クCLK1の時の内部アドレスデータ、内部アドレス信
号i2A0〜i2A12は、次のクロックCLK2の時
の内部アドレスデータであり、同一の内部アドレス信号
線のデータをクロックごとに分けて表示している。最初
のクロックCLK1時のアドレスから作成されるi1A
0〜i1A3により選択されたSRAMセル群のデータ
をiA13により選択されたバンクのデータ転送バス線
へ伝達する。その後データ転送バス線のデータは、i1
A5とi1A6により選択されたDRAMのビット線に
転送される。
アドレスから作成されるi2A0〜i2A12及びiA
13によりDRAMのワード線の選択がなされ、選択さ
れたワード線上のセル群はそれぞれの持つデータを対応
したビット線へ出力する。それぞれのDRAMのビット
線に対応したセンスアンプはビット線に出力されたDR
AMセル群のデータを検知し増幅するが、上記i1A5
とi1A6により選択されたビット線に対応したセンス
アンプは、データ転送バス線から伝達された書き込みデ
ータを検知し増幅する。データ転送バス線を通してのD
RAMのビット線へのデータ出力は、ワード線の上昇後
に停止する。本実施例では本コマンドで一度に転送され
るデータ数は128×8個である。
アコマンド」 このコマンドは、SRAMセル群からDRAMセル群へ
のデータ転送を行うコマンドで、かつデータ転送後自動
的にDRAM部のプリチャージを行うコマンドである。
図11に示すように、外部クロック信号CLK1とCL
K2の立ち上がりエッジにおける各入力制御信号の状態
は、CKE=H、/CS=L、/RAS=/CAS=
H、/WE=Lであり、さらにA10=H、A9=Hで
ある。
がりエッジにおいて、A0〜A3をSRAM行の選択ア
ドレスとして、A5とA6をDRAM列の選択アドレス
として取り込み、次のクロックCLK2の立ち上がりエ
ッジにおいて、A0〜A12を転送先であるDRAM行
の選択アドレスとして取り込む。またA13はCLK1
とCLK2の立ち上がりエッジにおいて、DRAMアレ
イのバンクの選択アドレスとして取り込む。このA13
アドレスは、CLK1とCLK2で異なってはならな
い。
レス信号とデータの流れを以下に示す。最初のクロック
CLK1時のアドレスから作成されるi1A0〜i1A
3により選択されたSRAMセル群のデータをiA13
により選択されたバンクのデータ転送バス線へ伝達す
る。その後データ転送バス線のデータは、i1A5とi
1A6により選択されたDRAMのビット線に転送され
る。さらにその後、次のクロックCLK2時のアドレス
から作成されるi2A0〜i2A12及びiA13によ
りDRAMのワード線の選択がなされ、選択されたワー
ド線上のセル群はそれぞれの持つデータを対応したビッ
ト線へ出力する。
プは、ビット線に出力されたDRAMセル群のデータを
検知し増幅するが、上記i1A5とi1A6により選択
されたビット線に対応したセンスアンプは、データ転送
バス線から転送された書き込みデータを検知し増幅す
る。データ転送バス線を通してのDRAMのビット線へ
の出力は、ワード線の上昇後に停止する。その後、所定
時間経過してワード線を非選択状態とし、後述するプリ
チャージコマンドで示す内部動作(ビット線とセンスア
ンプの電位の平衡化)を行う。このコマンドより所定の
時間後、DRAMは自動的にプリチャージ(非選択)状
態となる。
の活性化を行うコマンドである。図12に示すように、
外部クロック信号の立ち上がりエッジにおける各入カ制
御信号の状態は、CKE=H、/CS=/RAS=L、
/CAS=/WE=Hである。本コマンド入力時、A1
3をDRAMのバンク選択アドレスとして、A0〜A1
2をDRAM行の選択アドレスとして取り込む。
レス信号とデータの流れを図28に示す。iA13によ
り選択されたバンク内において、iA0〜iA12によ
りDRAMのワード線の選択がなされる。選択されたワ
ード線上のDRAMセル群はそれぞれの持つデータを接
続されているビット線へ出力し、それぞれのビット線に
対応したセンスアンプはビット線に出力されたDRAM
セル群のデータを検知し増幅する。本実施例では、本コ
マンドで一度に増幅されるデータ数は512×8個であ
る。
ワード線選択を行いたい場合は、一旦そのバンクのプリ
チャージを行い、プリチャージ状態にしてから新たにア
クティブコマンドを入力する必要がある。このコマンド
は通常のDRAMの/RAS信号をLOWにした時のも
のに相当する。
のプリチャージ(非活性化)を行うコマンドである。図
13に示すように外部クロック信号の立ち上がりエッジ
における各入力制御信号の状態は、CKE=H、/CS
=/RAS=L、/CAS=H、/WE=Lである。本
コマンド入力時に、A10=L、A13=有効データで
ある場合、A13のデータで指定されたバンクのプリチ
ャージ(非選択化)を行う。ここで選択されているバン
クは、本コマンド以前に入力されたアクティブコマンド
時に選択されたものであり、本コマンドで指定されたバ
ンクに対して、本コマンド入力以前にアクティブコマン
ドが入力されていない場合は無効である。
てのアドレス信号とデータの流れを示す。iA13で選
択されているバンクの活性化されているDRAMのワー
ド線を非選択状態とし、ビット線とセンスアンプの電位
の平衡化を行う。本コマンドの動作終了後、選択された
バンクは、次のアクティブコマンド入力の待機状態とな
る。このコマンドは通常のDRAMの/RAS信号をH
IGHにした時のものに相当する。
ージ(非活性化)を行うコマンドである。これによりD
RAM部はプリチャージ状態に設定され、全バンクの活
性状態を終了することができる。図14に示すように外
部クロック信号の立ち上がりエッジにおける各入力制御
信号の状態は、CKE=H、/CS=/RAS=L、/
CAS=H、/WE=Lであり、さらにA10=Hであ
る。
のアドレス信号とデータの流れを示す。選択されている
DRAMのワード線を全て非選択状態とし、ビット線と
センスアンプの電位の平衡化を行う。本コマンドの動作
終了後、全てのバンクは次のアクティブコマンド入力の
待機状態となる。このコマンドは通常のDRAMの/R
AS信号をHIGHにした時のものに相当する。
ュを行うコマンドである。リフレッシュに必要なアドレ
ス信号は内部で自動発生する。図15に示すように、外
部クロック信号の立ち上がりエッジにおける各入力制御
信号の状態は、CKE=H、/CS=/RAS=/CA
S=L、/WE=Hである。
のアドレス信号とデータの流れを示す。iA0〜iA1
2及びiA13は内部で自動発生する。内部発生された
iA13よりバンクが選択され、同じく発生されたiA
0〜iA12よりDRAMのワード線の選択がなされ、
選択されたワード線上のDRAMセル群はそれぞれの持
つデータを対応したビット線へ出カし、それぞれのビッ
ト線に対応したセンスアンプはビット線に出力されたD
RAMセル群のデータを検知し増幅する。増幅されたデ
ータは、センスアンプにより検知されたビット線を通し
て、DRAMセル群へと再び書き込まれる。その後の所
定の時間後、ワード線を非選択状態とし、ビット線とセ
ンスアンプの電位を平衡化してリフレッシュ動作を終了
する。
AS=/WE=Hの未操作コマンドは、実行コマンドで
はない。 12.「デバイス非選択コマンド」 図17に示すCKE=H、/CS=Hのデバイス非選択
コマンドは、実行コマンドではない。 13.「レジスタ設定コマンド」 このコマンドは、各種動作モードの設定データをレジス
タに設定するコマンドである。図18と図19に示すよ
うに、外部クロック信号の立ち上がりエッジにおける各
入力制御信号の状態は、CKE=H、/CS=/RAS
=/CAS=/WE=Lである。本コマンド入カ時に、
動作モードの設定データとしてA0〜A13の有効デー
タを取り込む。電源投入後にはデバイスの初期化を行う
ため、本コマンドでのレジスタ設定の入力が必要であ
る。
スデータによる操作を示す。図20のレジスタ設定コマ
ンド(a)、(b)、(c)、および(d)の一部は、
図18に示す1回のクロックでのコマンド入力であり、
後述するレジスタ設定コマンド(d)の一部は、図19
に示す2回のクロックでのコマンド入力である。図20
の(a)は、リフレッシュカウンターのテストセットで
あり、通常のシンクロナスDRAMと同様のテストセッ
トである。本アドレスセットは、A7=H、A8=Lの
入力の際に選択される。図20の(b)は、未使用のセ
ットである。本アドレスセットは、A7=L、A8=H
の入力の際に選択される。図20の(c)は、デバイス
テストのセットである。本アドレスセットは、A7=
H、A8=Hの入力の際に選択される。図20の(d)
は、モードレジスタ設定のセットである。本アドレスセ
ットは、A7=L、A8=Lの入力の際に選択され、後
述する各種データ入出力様式の設定が行われる。モード
レジスタは副記憶部の各SRAMセル群のデータ入出力
様式を記憶する。
項目の一覧を示す。モードレジスタ設定(1)コマンド
は、レイテンシモードと入出力アドレスシーケンス(ラ
ップタイプ)の切り替えを行うアドレスデータセットで
ある。本コマンドは、図18のように、外部クロック信
号の1クロックで入力される。本アドレスセットは、A
6=L、A7=L、A8=Lの際に選択される。同時に
入力されたA1、A2、A3のデータによりレイテンシ
モード設定がされ、A0のデータにより入出力アドレス
シーケンス(ラップタイプ)の設定がされる。レイテン
シモードは、A1=L、A2=H、A3=Lの時にレイ
テンシ=2に設定され、他のアドレスデータ時は未設定
状態となる。入出カアドレスシーケンス(ラップタイ
プ)は、A0=Lの時にシーケンシャルに設定され、A
0=Hの時にインターリーブに設定される。
RAMの選択された行ごとにバースト長の設定を行うア
ドレス・データセットであり、SRAMの行指定とバー
スト長データの入力のために、図19のように外部クロ
ック信号の2クロックにまたがり連続して入力される。
本アドレスセットは、A6=H、A7=L、A8=Lの
際に選択される。最初のクロックCLK1でのA0、A
1、A2、A3のデータによりSRAMセル群の選択を
行い、次のクロックCLK2でのA3、A4、A5のデ
ータによりSRAMセル群のバースト長を設定する。A
3=L、A4=L、A5=Lでバースト長は1に設定さ
れ、A3=H、A4=L、A5=Lでバースト長は2に
設定され、A3=L、A4=H、A5=Lでバースト長
は4に設定され、A3=H、A4=H、A5=Lでバー
スト長は8に設定され、A3=L、A4=L、A5=H
でバースト長は16に設定される。
簡単な説明を行う。 バースト長: 一度のリードコマンドまたはライトコマ
ンドの入力により、連続入出カされるデータの数を表
す。データの連続入出力はクロック信号に基づいて行わ
れる。図22にリード時の各信号のタイミングを示す。
ここではバースト長は4である。すなわち、CLK0で
リードコマンドが入カされると、CLK2、CLK3、
CLK4、およびCLK5のクロックで計4つのデータ
DO−1〜DO−4が連続出力される。図23に、ライ
ト時の各信号のタイミングを示す。バースト長は4であ
るので、CLK0にライトコマンドが入力されると、C
LK0、CLK1、CLK2、CLK3のクロックで計
4つのデータDO−1〜DO−4が連続して取り込まれ
る。
トコマンドの入力から、データの入出力が可能となるま
での待機時間をクロック数で表したものである。図22
にリード時の各信号のタイミングを示す。本実施例で
は、リード時のレイテンシは2である。すなわち、CL
K0にリードコマンドが入力されるとレイテンシは2で
あるためCLK2からデータはDQ端子に出力され始め
る。図23にライト時の各信号のタイミングを示す。本
実施例ではライト時のレイテンシは0である。すなわち
CLK0でライトコマンドが入力されると、レイテンシ
は0であるためCLK0からDQ瑞子のデータを取り込
み始める。
ドレスシーケンス)とは、設定されたバースト長だけ連
続してデータを入出力する時の、データ入出力のアドレ
ス順序を決定するものであり、シーケンシャルとインタ
ーリーブがある。その他の制御機能として、クロックイ
ネーブル信号CKEの制御による機能コントロールがあ
るが、これは通常のシンクロナスDRAMと全く同じコ
ントロールである。
作の一部を簡単に説明する。 SRAM部に外部からの指定データがある場合のリー
ド: 図24に示すようにリードコマンドのみで指定さ
れたデータは、データアンプを通って外部へ出力され
る。 SRAM部に外部からの指定データが無い場合のリー
ド: 図28に示すように、アクティブコマンドの終了
後、図26に示すプリフェッチコマンドを実行し、指定
データをSRAM部へと転送する。次に図24に示すリ
ードコマンドで指定データはデータアンプを通って外部
へ出力される。
場合であって、未だリストアされていないライトデータ
がある場合のリード: 図27で示したリストアコマン
ドでライトデータをDRAM部へ転送する。その後、図
28に示すアクティブコマンドと図26に示すプリフェ
ッチコマンドを実行し、指定データをSRAM部へと転
送する。次に、図24に示すリードコマンドで、指定デ
ータはデータアンプを通って外部へ出力される。
施例のチップ全体レイアウト図を示す。図30に示す半
導体記憶装置は、64MビットのDRAMアレイと、1
6KビットのSRAMアレイを有する×8ビットの2バ
ンク構成のものであって、シンクロナスインターフェイ
スを有する実施例であるが、特にこれに限定されるもの
ではない。
部と横中央部からなる十文字のエリアが設けられる。上
記の十文字のエリアによって4分割された部分にはDR
AMアレイが配置され、それぞれをDRAMアレイ11
0−1、110−2、110−3、110−4とする。
上記DRAMアレイはそれぞれが16Mビットの記憶容
量を持ち、DRAMアレイ全体では64Mビットの記憶
容量を持つ。DRAMアレイ110−1と110−2に
は、DRAMアレイの下部の隣接部にそれぞれに対応し
たDRAM行デコ一ダ113が配置される。同様にDR
AMアレイ110−3と110−4には、DRAMアレ
イの上部の隣接部にそれぞれに対応したDRAM行デコ
ーダ113が配置される。
間には、その左右のDRAMアレイに対応したSRAM
アレイ120−1とSRAM行デコーダ121と列デコ
ーダ123が配置される。同様に、DRAMアレイ11
0−3と110−4の間には、その左右のDRAMアレ
イに対応したSRAMアレイ120−2とSRAM行デ
コーダ121と列デコーダ123が配置される。選択さ
れたDRAMセル群と選択されたSRAMセル群の間で
のデータ転送を行うデータ転送バス線はDRAMアレイ
110−1とSRAMアレイ120−1とDRAMアレ
イ110−2の間のデータ転送を可能とするように横方
向に横断して配置される。同様にデータ転送バス線は、
DRAMアレイ110−3とSRAMアレイ120−2
とDRAMアレイ110−4の間のデータ転送を可能と
するように横方向に横断して配置される。図30の他の
部分には、動作制御回路やデータ制御回路等が配置され
る。また特に制限はされないが本実施例では横中央部に
は、外部との入出力信号端子が配置される。
成であり、同時に選択される部分は、バンクA選択時は
DRAMアレイ110−1と110−4であり、バンク
B選択時はDRAMアレイ110−2と110−3であ
る。
VCCと接地配線GNDを示す。これにより、同時に選
択される部分が一部に集中することがなく、内部電源配
線VCCや内部接地配線GND等にかかる負担が一部に
偏らないよう構成されている。
憶装置の全体レイアウトの他の実施例を示す。4分割さ
れたエリアにはDRAMアレイが配置され、それぞれを
DRAMアレイ110−1、110−2、110−3、
110−4とする。上記DRAMアレイはそれぞれが1
6Mビットの記憶容量でありバンクAとバンクBからな
り、DRAMアレイ全体では64Mビットの記憶容量を
持つ。DRAMアレイ110−1と110−2には、D
RAMアレイの下部の隣接部にそれぞれに対応したDR
AM行デコーダ113が配置される。同様にDRAMア
レイ110−3と110−4には、DRAMアレイの上
部の隣接部にそれぞれに対応したDRAM行デコーダ1
13が配置される。DRAMアレイ110−1と110
−2の間、およびDRAMアレイ110−3と110−
4の間には、その左右のDRAMアレイにそれぞれ対応
したSRAMアレイ120−1、120−2、120−
3、120−4と、SRAM行デコーダ121と列デコ
ーダ123が配置される。
左右のSRAMアレイに対して1ブロックで示している
が、それぞれSRAMアレイごとに設けてもよい。選択
されたDRAMセル群と選択されたSRAMセル群の間
でデータの授受を行うデータ転送バス線は、DRAMア
レイ110−1とSRAMアレイ120−1の間のデー
タ授受を可能とするように横方向に横断して配置され
る。また他のDRAMアレイとSRAMアレイ間にも同
様にデータ転送バス線が配置される。図31の他の部分
には、動作制御回路やデータ制御回路などが配置され
る。また特に制限されないが本実施例では、横中央部に
は、外部との信号入出力用の端子が配置される。
憶装置の全体レイアウトの他の実施例を示す。4分割さ
れたエリアにはDRAMアレイ110が配置される。上
記DRAMアレイはそれぞれが16Mビットの記憶容量
でありバンクAとバンクBからなり、DRAMアレイ全
体では64Mビットの記憶容量を持つ。DRAMアレイ
110の上部または下部の隣接部に、それぞれのDRA
Mアレイに対応したDRAM行デコーダ113が配置さ
れる。さらにDRAM行デコーダ113に隣接してそれ
ぞれのDRAMアレイ110に対応したSRAMアレイ
120とSRAM行デコーダ121とSRAM列デコー
ダ123が配置される。選択されたDRAMセル群と選
択されたSRAMセル群の間でデータの授受を行うデー
タ転送バス線はDRAMアレイ部分では横方向に配置さ
れ、データ転送バス線とは異なる配線層でSRAMアレ
イと接続される。図32の他の部分には、動作制御回路
やデータ制御回路などが配置される。
憶装置の全体レイアウトの他の実施例を示す。図33
は、図32で示したレイアウトのSRAMアレイとSR
AM行デコーダとSRAM列デコーダの配置を変更した
ものである。また選択されたDRAMセル群と選択され
たSRAMセル群の間でデータの授受が可能であれば、
これらの配置は制限されることはない。
憶装置の全体レイアウトの他の実施例を示す。図34
は、上述の図30で示したレイアウト構成を組み合わせ
たものである。DRAMアレイの分割数を増して、図3
0の構成を並べた構成としている。また同様に図30の
構成をさらに多数組み合わせたり、図31の構成の組み
合わせによるレイアウト構成でもよい。図34に示す例
は、主記憶部が2バンク構成であり、図30に示す例と
同様に、同時に選択される部分は、バンクA、バンクB
とも一部に集中しないレイアウトとなっている。
に対する電源配線および接地配線に割り付けを示す。図
38に示すように、バンクAに属するDRAMアレイ1
10−1、110−4、110−5、110−8には、
電源配線VCC1と接地配線GND1、電源配線VCC
2と接地配線GND2、電源配線VCC3と接地配線G
ND3、電源配線VCC4と接地配線GND4がそれぞ
れ割り付けられている。また、バンクBに属するDRA
Mアレイ110−2、110−3、110−6、110
−7にも、電源配線VCC1と接地配線GND1、電源
配線VCC2と接地配線GND2、電源配線VCC3と
接地配線GND3、電源配線VCC4と接地配線GND
4がそれぞれ割り付けられている。
でも、同一のバンクに属するDRAMアレイには別々の
電源配線および接地配線が割り付けられ、内部電源配線
VCCや内部接地配線GND等にかかる負担が一部に偏
らないよう構成されている。ただし、図34および図3
8に示す例では、前述の図30および図37に示す例と
比較して、仮にメモリの規模が同一と仮定した場合、一
つの電源配線および接地配線に割り当てられるDRAM
アレイの規模が半分となる。このため、電流の供給量も
半分となり、各電源接地配線の負荷を一層軽減すること
ができる。また、上述の例に限定されることなく、他の
組み合わせによる配置やさらに分割数を増やして同時選
択されるエリアを分散させたり、同時選択される工リア
を減少させてもよい。これによりノイズを一層抑制する
ことができる。
憶装置の全体レイアウトの他の実施例を示す。図35
は、図34で示したレイアウト構成の配置を変更し、デ
ータ転送バス線は縦方向に縦断する。図35では、DR
AM行デコーダとSRAM行デコーダは、左右のDRA
MアレイとSRAMアレイに対して1ブロックずつで示
されているが、それぞれDRAMアレイやSRAMアレ
イごとに設けてもよい。さらに、図36のように、DR
AM行デコーダの左右のバンクを共通のデータ転送線で
接続する構成でもよい。これら図35および図36に示
す例でも、上述の図34に示す例と同様に、隣接するD
RAMアレイは異なるバンクに属し、各DRAMアレイ
の電源接地配線は分離されたものとなっており、ノイズ
を有効に抑制することが可能なように構成されている。
詳細に説明を行う。尚、以下の説明は、あくまで一実施
例を示すもので、この説明に限定されるものではない。 1.「動作制御回路」 図39に、動作制御回路のブロック図を示す。動作制御
回路150は、内部クロック発生回路410とコマンド
デコーダ420とコントロールロジック430、アドレ
ス制御回路440及びモードレジスタ450から構成さ
れる。内部クロック発生回路410は外部入力信号のC
LKとCKEより内部クロック信号iCLKを発生す
る。内部クロック信号iCLKはコマンドデコーダ42
0、コントロールロジック430、アドレス制御440
及びデータ制御回路に入力され、各部のタイミング制御
を行う。
受けるバッファ421とコマンド判定回路422を持
つ。内部クロック信号iCLKに同期して、/CS信
号、/RAS信号、/CAS信号、/WE信号及びアド
レス信号がコマンド判定回路421に伝達されて内部コ
マンド信号iCOMが発生する。コマンド発生回路42
1はそれぞれの入力信号に対して、図5のコマンドと各
入力端子状態の対応表に示すような応答動作を行う。コ
ントロールロジック430は内部コマンド信号iCOM
と内部クロック信号iCLKとレジスタ信号iREGを
受け、それらの信号により指定された動作を行うのに必
要な制御信号を発生する。
路431、転送制御回路432、SRAM部制御回路4
33に分けられ、それぞれの制御信号を発生する。レジ
スタ450は、コマンド判定回路からの特定のレジスタ
書き込み用の信号を受けた場合に、特定のアドレス入力
のデータの組み合わせにより定義されるデータを保持す
る機能を持ち、以降は再度レジスタ書き込み用の信号が
入力されるまでは、データ保持を行う。レジスタに保持
されたデータはコントロールロジック430が動作する
場合に参照される。
部とデータ転送回路の具体的な構成を図40に示す。図
40において、DRAM部101は行列状に配置された
複数のダイナミック型メモリセルDMCを持つ。メモリ
セルDMCは1個のメモリトランジスタN1と1個のメ
モリキャパシタC1を含む。メモリキャパシタC1の対
極には、一定の電位Vgg(1/2Vcc等)が与えら
れる。さらにDRAM部101は、行状にDRAMセル
DMCが接続されるDRAMワード線DWLと、それぞ
れ列状にDRAMセルDMCが接続されるDRAMビッ
ト線DBLを持つ。ビット線はそれぞれ相補的な対で構
成されている。DRAMセルDMCはワード線DWLと
ビット線DBLの交点にそれぞれ設置される。
に対応したDRAMセンスアンプDSAを持つ。センス
アンプDSAは、対になったビット線間の電位差を検知
し増幅する機能を持ち、センスアンプ制御信号DSAP
及びDSANにより動作制御される。ここではDRAM
アレイは×8ビットの2バンク構成の64Mビットであ
るため、ワード線はDWL1〜DWL8192を持ち、
ビット線はDBL1〜DBL512を持ち、センスアン
プはDSA1〜DSA512を持つ。これは1バンクの
×1ビット分の構成である。
DWL8192の選択を行うためDRAM行デコーダ1
13を持ち、DRAM内部行アドレス信号iADR0〜
iADR12及びバンク選択信号iAD13を発生する
DRAM行制御回路115を持つ。またDRAM部10
1はDRAMビット線選択回路DBSWを持ち、DRA
M列デコーダ114より発生するDRAMビット線選択
信号DBS1〜DBS4により4対のビット線から1対
のビット線を選択し、データ転送回路103を介してデ
ータ転送バス線TBLとの接続を行う。さらにDRAM
列デコーダにて使用されるDRAM列アドレス信号iA
DC5とiADC6を発生するDRAM列制御回路11
6を持つ。
例である全体レイアウトの中のDRAMアレイ110−
1の具体的なアレイ構成の一例を示す。図41におい
て、DRAMアレイは、16個のメモリセルブロックD
MB1〜DMB16に分割される。メモリセルブロック
DMB1〜DMB16各々に対応するDRAM行デコー
ダDRB1〜DRB16と、(センスアンプ+DRAM
ビット線選択回路+データ転送回路)に対応するブロッ
クSAB1〜SAB17が設けられる。この図において
は、メモリセルブロックDMB1〜DMB16はそれぞ
れ512行×2048列の1Mビットの容量を備える。
またこの分割数はこれに限られることはない。
アレイを複数に分割すると、一本のビット線の長さが短
くなるのでビット線の容量か小さくなり、データ読み出
し時にビット線に生じる電位差を大きくすることができ
る。また、動作時には、行デコーダにより選択されたワ
ード線を含むメモリセルブロックに対応するセンスアン
プしか動作しないため、ビット線の充放電に伴う消費電
カを低減することができる。
40(ビット線4対分)について、転送バス線とビット
線の接続関係を詳細に示す一例の図である。図42にお
いてセンスアンプDSAは、メモリセルブロックの一端
に1つの列に対応するセンスアンプDSA1があり、他
端に次の列に対応するセンスアンプDSA2があるよう
に千鳥状に配置される。これは最新のプロセスでは、メ
モリセルサイズは小型化されているが、センスアンプの
サイズはそれに比例して縮小されていないためで、セン
スアンプをビット線ピッチにあわせて配置する余裕のな
い場合に必要なものである。よって、ビット線ピッチが
大きい場合はメモリセルブロックの一端にのみ配置する
ことも可能である。またセンスアンプDSAは2つのメ
モリセルブロックで、シェアード選択回路を介して共用
される。また各々のビット線はビット線対の間の電位平
衡化及びプリチャージを行うビット線制御回路を持つ。
但し、このビット線制御回路もセンスアンプと同様に、
2つのメモリセルブロックで共用することも可能であ
る。
ビット線選択信号DBS1〜DBS4により選択される
DRAMビット線選択回路DBSW1〜DBSW4と、
さらに図43に詳細な回路例を示すスイッチングトラン
ジスタSWTRを用いたデータ転送回路TSW1及びT
SW2を介して接続される。データ転送回路を活性化す
るデータ転送活性化信号TE1及びTE2は、図39に
示した動作制御回路にて生成される転送制御信号とメモ
リセルブロックを選択するアドレス信号とで論理をとっ
て得られた信号である。また図42にて示したデータ転
送バス線との接続においては、データ転送バス線はデー
タ転送回路を用いて接続されるため、活性化していない
メモリセルブロックのデータ転送回路は非導通状態とな
った場合、その先に接続されているDRAMビット線選
択回路の負荷が見えない。このため、動作時のデータ転
送バス線の負荷を極力小さくすることができる。しかし
図42に示す構成では、データ転送回路を配置し、その
データ転送回路を活性化するデータ転送活性化信号を配
線する必要上、チップ面積は増大してしまうという問題
がある。
が図44である。図44において、ビット線とデータ転
送バス線は、DRAMビット線選択信号DBS1〜DB
S4により選択されるDRAMビット線選択回路DBS
W1〜DBSW4のみを介して接続される。これはDR
AMビット線選択信号DBS1〜DBS4を発生するD
RAM列デコーダにデータ転送活性化信号の論理を追加
して、データ転送回路の機能を持たせることで実現でき
る。これによれば、動作時のデータ転送バス線の負荷は
大きくなるが、チップ面積を非常に小さくすることがで
きる。
送の動作を図40と図42を用いて説明する。まず、D
RAM部の活性化について説明する。図40において、
図39に示した動作制御回路にて生成されるDRAM部
制御信号の中の一つであるDRAM行選択の制御信号と
内部アドレス信号iA0〜iA13がDRAM行制御回
路115に入カされるとバンク選択信号iAD13とD
RAM内部行アドレス信号iADR0〜iADR12が
発生し、DRAM行デコーダ113により指定バンクの
ワード線DWLが選択される。選択されたワード線DW
Lが上がると、セルDMC内に保持されていたデータは
ビット線DBLに出力される。ビット線対にあらわれた
データの差電位はセンスアンプ駆動信号DSAN及びD
SAPによるセンスアンプDSAの動作により検知され
増幅される。DRAM部101で同時に活性化されるセ
ンスアンプ数は512個であり、×8ビット構成である
ので合計512×8=4096個となる。
について説明する。図40のDRAM列刷御回路116
は、内部アドレス信号iA5とiA6及び図39に示し
た動作制御回路にて生成されるDRAM部制御信号の中
の一つである制御信号が入力され、DRAM列アドレス
信号iADC5とiADC6を発生する。DRAM列ア
ドレス信号iADC5とiADC6はDRAM列デコー
ダ114に入力され、DRAMビット線選択信号DBS
1〜DBS4を発生してビット線を選択したのち、図3
9に示した動作制御回路にて生成される転送制御信号と
メモリセルブロックを選択するアドレス信号にて論理を
とられたデータ転送活性化信号TEによりデータ転送バ
ス線TBLにビット線のデータを伝達する。図44で示
したように、DRAM列デコーダにてデータ転送活性化
信号の論理を追加したことでデータ転送回路の機能を持
たせることができ、DRAMビット線選択信号DBS1
〜DBS4は列選択と同時に転送動作を行わせる信号と
することができる。
1が選択されたとすると、転送制御信号に同期した信号
がDRAMビット線選択回路DBSW1に入力され、セ
ンスアンプDSA1にて増幅されたビット線DBL1と
/DBL1のデータはデータ転送バス線TBL1と/T
BL1へと伝達される。この図44で示した部分は、図
40のDRAM部101では128組であり、×8ビッ
ト構成であるため、同時にビット線からデータ転送バス
線へ転送されるデータは合計128×8=1024個で
ある。この同時に転送する個数は他のビット構成でも同
じとなる。
ダ」図45に、DRAM行制御回路115の構成を示
す。DRAM行制御回路115は、DRAM内部行アド
レスラッチ回路460、マルチプレクサ470、内部ア
ドレスカウンタ回路480、リフレッシュ制御回路49
0を持つ。通常のDRAM部の活性化では、DRAM行
制御回路115は、DRAM行アドレスラッチ信号AD
RLと内部アドレス信号iA0〜iA13が入力された
アドレスラッチ回路460より、マルチプレクサ470
を通して、DRAM内部行アドレス信号iADR0〜i
ADR12とバンク選択信号iAD13をDRAM行デ
コーダ113へ出力する。
回路115はリフレッシュ制御信号の入力を受けて、リ
フレッシュ制御回路490が内部アドレスカウンタ回路
480を動作させ、マルチプレクサ470を制御して内
部アドレスカウンタ回路からの選択信号を出力する。結
果としてアドレス信号の入力なしにDRAM内部行アド
レス信号iADR0〜iADR12とバンク選択信号i
AD13をDRAM行デコーダ113へ出力する。また
内部アドレスカウンタ回路480はリフレッシュ動作を
行うごとに、あらかじめ設定された方法でアドレスの自
動加算または減算を行い、全てのDRAM行を自動で選
択可能としている。
ダ」図46に、図40に示すDRAM列制御回路とDR
AM列デコーダの具体的構成の一例を示す。図46にお
いて、DRAM列制御回路116は、DRAM内部列ア
ドレスラッチ回路495で構成されており、DRAM内
部列アドレス信号iADC5、iADC6は内部アドレ
ス信号iA5、iA6と、DRAMセルからSRAMセ
ルへのデータ転送(プリフェッチ転送動作)及びSRA
MセルからDRAMセルへのデータ転送(リストア転送
動作)のコマンド入力時のクロックサイクルでそれを取
り込むDRAM列アドレスラッチ信号ADCLにより生
成される。
DCLは、図39に示された動作制御回路にて生成され
る転送制御信号のうちの一つである。またDRAM列デ
コーダ114は、DRAM列制御回路116より発生し
たDRAM内部列アドレス信号iADC5、iADC6
をデコードする回路で、この出力信号はメモリセルブロ
ック選択アドレス信号と転送制御信号TEが活性化して
いる時にのみ発生するDRAM列選択信号である。よっ
て図42に示されるデータ転送回路の活性化信号TE1
及び丁E2は、この例のDRAM列デコーダ114の出
力信号が兼ねており、データ転送回路も後述するDRA
Mビット線選択回路が兼ねている。
50に、図44におけるDRAMビット線選択回路の具
体的回路構成の一例を示す。図47はもっとも簡単な構
成で、Nチャネル型MOSトランジスタ(以下NMOS
トランジスタと称する)N200及びN201からなる
スイッチングトランジスタにより構成され、DRAM列
選択信号によってDRAMビット線DBLとデータ転送
バス線TBLを接続する。
Lのデータをデータ転送バス線TBLに伝達する際に
は、ゲートにDRAMビット線対がそれぞれ接続されて
DRAMビット線DBLを差動的に増幅するNMOSト
ランジスタN210及びN211と、この増幅された信
号をプリフェッチ転送用DRAM列選択信号によってデ
ータ転送バス線TBLに伝達するNMOSトランジスタ
N212及びN213からなるスイッチングトランジス
タで構成される。NMOSトランジスタN210及びN
211の一方端は例えば接地電位等の固定電位に接続さ
れる。またデータ転送バス線TBL上のデータをDRA
Mビット線DBLに伝達するために、図47で示したの
と同じようにNMOSトランジスタN214及びN21
5からなるスイッチングトランジスタが設けられ、これ
によりリストア転送用DRAM列選択信号によってDR
AMビット線DBLとデータ転送バス線TBLを接続す
る。
L上のデータをデータ転送バス線TBLに伝達する際に
は、図48と同様に、ゲートにDRAMビット線対がそ
れぞれ接続されてDRAMビット線DBLを差動的に増
幅するNMOSトランジスタN230及びN231と、
この増幅された信号をプリフェッチ転送用DRAM列選
択信号によってデータ転送バス線TBLに伝達するNM
OSトランジスタN232及びN233からなるスイツ
チングトランジスタで構成される。NMOSトランジス
タN230及びN231の一方端は例えば接地電位等の
固定電位に接続される。
DRAMビット線DBLに伝達するために、ゲートにデ
ータ転送バス線対がそれぞれ接続されてデータ転送バス
線TBLを差動的に増幅するNMOSトランジスタN2
50及びN251と、この増幅された信号をリストア転
送用DRAM列選択信号によってDRAMビット線DB
Lに伝達するNMOSトランジスタN234及びN23
5からなるスイッチングトランジスタが設けられる。N
MOSトランジスタN250及びN251の一方端は例
えば接地電位等の固定電位に接続される。
データ転送バス線を一本しか用いないで構成したもの
で、当然NMOSトランジスタN260はDRAMビッ
ト線DBLを差動的に増幅するのではなく、DRAMビ
ット線の電位によりデータ転送バス線を引き抜く動作を
行う。NMOSトランジスタN280も同様である。ま
た、これは図47のように、スイッチングトランジスタ
のみで構成されてもよい。この例のように、データ転送
バス線を一本にすることで、配線レイアウトが簡単にな
りデータ転送バス線間ノイズも減少できる。
スタのゲートにDRAMビット線またはデータ転送バス
線をうけて伝達する構成では、DRAMビット線とデー
タ転送バス線を完全に切り離せるため、一方で発生した
ノイズが伝わりにくく、しかも高速に動作が可能であ
る。
ルとの構成」図51に、図29に示すアレイレイアウト
における1対のデータ転送バス線と、DRAMビット線
選択回路とSRAMセルとの関係を示す。図51におい
て、DRAMセルの同一列上のセルは、DRAMビット
線選択回路を介してデータ転送バス線と接続され、SR
AMセルの同一列上のセルとのデータ転送が可能であ
る。またデータ転送バス線とSRAMセルは転送バス制
御回路498を介して接続される。このデータ転送バス
制御回路498には、SRAMセルの両側に配置された
DRAMアレイ(ここではバンクA、バンクBとする)
を選択し接続する回路を含み、活性化したバンクとだけ
接続することが可能となっており、データ転送バス線の
負荷が減ったことによる充放電電流の削減やデータ転送
の高速化が実現できる。しかも図52にその動作を示す
ように両方のバンクのデータ転送を交互に実行する(バ
ンクピンポン動作)際に、一方のバンクのデータ転送バ
ス線を切り離せるため、両方のバンクのデータ転送を重
ねて実行でき、実効的なデータ転送周期を短くすること
が可能である。
憶装置では、一度にデータ転送するビット数は1024
ビットであり、なおかつこのデータ転送バス線の負荷は
非常に大きい。このため、データ転送バス線上の全ての
信号が電源電圧レベルまでフル振幅すると、ピーク電流
及び消費電流が非常に大きくなる。そこで、データ転送
バス線上の信号をフル振幅させず、最高でも電源電圧の
2分の1くらいまでの振幅とすることでピーク電流及び
消費電流を大幅に削減できる。
と、その微小電位差をSRAMセルは増幅しなければな
らず、転送スピードが多少遅くなってしまう。そこでS
RAMセル部内のデータ転送バス線TBLSのみをフル
振幅させるため、転送バス制御回路498に、DRAM
バンク内のデータ転送バス線TBLAもしくはTBLB
をゲートに接続し差動的に増幅する差動型増幅回路を設
けてもよい。或いはDRAMバンク内のデータ転送バス
線TBLAもしくはTBLBを切り離した状態で、SR
AM部内のデータ転送バス線TBLSのみを増幅するセ
ンスアンプ等を設けてもよい。また転送バス制御回路4
98は、データ転送バス線対の電位の平衡化やプリチャ
ージする回路を有する。
図1に示すSRAM部とデータ入出力端子間の具体的構
成の一例を示す。この図では、外部データ入出力端子D
Qの1ビット分に対する構成を抽出して示している。な
おこの例は、16KビットのSRAMアレイを有した、
×8ビット構成についての実施例であるが、本発明はこ
れに制限されることはなく主記憶部の構成との組み合わ
せを含めて、様々な構成においても同様のことが実現で
きる。
Cは、図54に一例を示すように、フリップフロップ回
路311(本例ではフリップフロップ回路であるが、ス
タティックにデータを記憶する回路であればこれに制限
されない)の両端にDRAM部からくるデータ転送バス
線TBLと接続するための接続回路312と、SRAM
ビット線SBLと接続するための接続回路313を有し
ており、DRAMセルとSRAMセルとの間でデータ転
送を行う際、前述したデータ転送バス線との接続回路を
活性化させるSRAMセルデータ転送用行選択信号TW
L1〜TWL16と、SRAMセルに対して読み出しま
たは書き込みを行う際、前述したSRAMビット線SB
Lとの接続回路を活性化させるSRAMセル読み書き用
行選択信号SWL1〜SWL16を発生するSRAM行
デコーダ121と、そのSRAM行デコーダ121に入
力されるSRAM内部行アドレス信号iASR0〜iA
SR3を内部アドレス信号iA0〜iA3とSRAM部
制御信号とにより発生するSRAM行制御回路124を
有する。もちろん、SRAMセルデータ転送用行選択信
号TWLと、SRAMセル読み書き用行選択信号SWL
は共通にすることも可能である。
の平衡化やプリチャージを行うSRAMビット線制御回
路303と、データ入出力線SIOとSRAMビット線
SBLを導通させるSRAM列選択回路304を有して
おり、そのSRAM列選択回路304に入力する選択信
号SSL1〜SSL128を発生するSRAM列デコー
ダ123と、そのSRAM列デコーダ123に入力され
るSRAM内部列アドレス信号iASC4〜iASC1
0を、内部アドレス信号iA0〜iA13とSRAM部
制御信号により発生するSRAM列制御回路122を有
している。ここでSRAMビット線制御回路303は、
SRAMビット線SBLのレベルを検知し増幅するセン
スアンプ回路を有してもよい。
入出力端子DQと、データ入出力回路308及びリード
/ライトアンプ307を介して接続されている。データ
入出力線SIOについては、ライト用とリード用に分離
しても構わない。またSRAMセルに対する読み出し動
作もしくは書き込み動作は、データ転送を行う転送バス
線TBLと読み出しを行うSRAMビット線SBLをそ
れぞれ備えているため、データ転送動作に関係なく読み
出しを行うことが可能である。
たSRAMセルのフリップフロップ回路311の具体的
回路例をいくつか示す。(a)はPチャネル型MOSト
ランジスタ(以下PMOSトランジスタと称する)P1
00、P101及びNMOSトランジスタN100、N
101で構成されるフリップフロップ回路、(b)は抵
抗R100、R101とNMOSトランジスタN10
0、N101で構成されるフリップフロップ回路であ
り、両方ともSRAMにて広く一般的に使用されている
ものである。また(c)は(a)のフリップフロップ回
路に制御信号PE、NEにてそれぞれ制御されるパワー
カット用トランジスタPMOSトランジスタP102、
NMOSトランジスタN102及びバランサ回路315
を追加したものである。ここでP102、N102は必
ずしも両方とも必要ではなく片方のみ設置してもよく、
バランサ回路315も必ずしも設置する必要はない。
般的に使用されているセンスアンプのように構成されて
おり、(a)のフリップフロップ回路を行方向に複数個
まとめて、接点316を制御信号SPEにて制御するP
MOSトランジスタP103、接点317を制御信号S
NEにて制御するNMOSトランジスタN103を備
え、接点316、接点317をバランスさせるバランサ
回路318とフリップフロップ回路内には(c)のよう
にバランサ回路315を有している。ここで電源電圧は
外部電源電圧もしくは電源電圧変換回路(内部電源回
路)にて発生された内部電源電圧でもよい。またパワー
カット用トランジスタのPMOSトランジスタP10
2、接点316を制御信号SPEにて制御するPMOS
トランジスタP103は共にNMOSトランジスタで構
成されてもよく、その際の制御信号PE、SPEのレベ
ルは電源電圧変換回路にて発生された電源電圧よりも高
いレベルの内部発生電源電圧のレベルとしてもよい。
(c)または(d)のようにフリップフロップ内で流れ
る貫通電流を削減することで転送時に発生するノイズを
大幅に軽減することができる。さらには両端をバランス
させて転送することで、高速で安定した転送動作を実現
できる。またフリップフロップ回路を構成するトランジ
スタは特別なものではなく、周辺回路もしくはDRAM
センスアンプで使用されるトランジスタと同じでもよ
い。
転送バス線との接続回路」図56〜図58に、SRAM
ビット線SBLと接続するための接続回路の具体的な回
路例を示す。図56に示す例は、もっとも簡単な構成
で、NMOSトランジスタN104及びN105からな
るスイッチングトランジスタにより構成され、読み書き
用行選択信号SWLによってSRAMビット線SBLと
接続する。
のデータを読み出すために、ゲートにフリップフロップ
回路の両端子がそれぞれ接続されてフリップフロップ回
路の両端子を差動的に増幅するNMOSトランジスタN
108及びN109と、この増幅された信号を読み出し
用行選択信号SRWLによってSRAMビット線SBL
に伝達するNMOSトランジスタN106及びN107
からなるスイッチングトランジスタにより構成される。
NMOSトランジスタN108及びN109の一方端は
例えば接地電位等の固定電位に接続される。またフリッ
プフロップ回路にデータを書き込むために、図56で示
したのと同じようにNMOSトランジスタN110及び
N111からなるスイッチングトランジスタが設けら
れ、書き込み用行選択信号SWWLによってSRAMビ
ット線SBLとフリップフロップ回路を接続する。
のデータを読み出すために、図57と同様に、ゲートに
フリップフロップ回路の両端子がそれぞれ接続されてこ
のフリップフロップ回路の両端子のデータを差動的に増
幅するNMOSトランジスタN108及びN109と、
この増幅された信号を読み出し用行選択信号SRWLに
よってSRAM読み出し用ビット線SRBLに伝達する
NMOSトランジスタN106及びN107からなるス
イッチングトランジスタで構成される。NMOSトラン
ジスタN108及びN109の一方端は例えば接地電位
等の固定電位に接続される。
き込むために、これと同様に、ゲートにSRAM書き込
み用ビット線対がそれぞれ接続されてSRAM書き込み
用ビット線SWBL上のデータを差動的に増幅するNM
OSトランジスタN114及びN115と、この増幅さ
れた信号を書き込み用行選択信号SWWLによってフリ
ップフロップ回路の両端子に伝達するNMOSトランジ
スクN112及びN113からなるスイッチングトラン
ジスタが設けられる。NMOSトランジスタN114及
びN115の一方端は例えば接地電位等の固定電位に接
続される。
スタのゲートにフリップフロップ回路の両端子またはS
RAMビット線SBLをうけてデータを伝達する構成で
は、フリップフロップ回路の両端子とSRAMビット線
SBLを完全に切り離せるため、一方で発生したノイズ
が伝わりにくく、しかも高速に動作が可能である。デー
タ転送バス線TBLとの接続回路も、図56〜図58と
全く同様に構成することかできる。
に示したSRAM行制御回路の具体的な回路構成の一例
を示す。図59において、SRAM行制御回路は、SR
AM内部行アドレスラッチ回路350で構成されてお
り、SRAM内部行アドレス信号iASR0〜iASR
3は内部アドレス信号iA0〜iA3と、リード/ライ
トコマンド入力時のクロックサイクルでそれを取り込む
ラッチ信号ASRLにより生成される。ここでラッチ信
号ASRLは、図39に示された動作制御回路にて生成
されるSRAM部制御信号のうちの一つである。
に示したSRAM列制御回路の具体的な回路構成の一例
を示す。図60においてSRAM列制御回路は、内部ア
ドレス信号iA4〜iA10を、リード/ライトコマン
ド入力時のクロックサイクルにて発生するラッチ信号A
SCLで取り込むSRAM内部列アドレスラッチ回路5
07と、そのSRAM内部列アドレスラッチ回路507
の出力を制御信号SCEにより取り込み、SRAMに対
して読み出し書き込みを行うバースト動作中に動作する
内部カウントアップ信号CLKUPにて所定のアドレス
シーケンスでカウントアップするカウンタ回路506を
有しており、SRAM内部列アドレス信号iASC4〜
iASC10はこのラッチ回路507とカウンタ回路5
06の出力のいずれかを通過させるマルチプレクサ50
8を介して出力される。またこのマルチプレクサ508
は、リード/ライトコマンド入力時のクロックサイクル
においてラッチ回路507の出力を選択し、少しでも速
くSRAM内部列アドレス信号を出力するよう制御信号
SCSLにより制御されている。
は、複数のSRAMセル群(本例では行ごとに分割され
るSRAMセル群)それぞれに対して全く異なるデータ
入出力様式、例えばバースト長、データ入出力アドレス
シーケンス、レイテンシ等を設定できるように、前述し
たモードレジスタ設定(2)コマンドサイクル(この例
ではバースト長のみの設定が各SRAMセル群に対して
可能であるが、同様にしてデータ入出力アドレスシーケ
ンス、レイテンシ等の設定ができるようにしてもよい)
において、内部アドレスiA0〜iA13の状態により
そのデータ入出力様式を取り込み保持しておくデータ入
出力様式記憶部505を備えている。
部アドレスiA0〜iA13の状態より取り込む設定デ
ータを生成する取り込み用ロジック502と、iA0〜
iA3でデコードされ前述のモードレジスタ設定(2)
コマンドサイクルにおいて発生するイネーブル信号CR
Eにより選択されるデコード回路501の出力によっ
て、各SRAMセル群のデータ入出力様式の設定データ
(前記取り込み用ロジック502の出力)を取り込むレ
ジスタ503を、分割されるSRAMセル群の数だけ備
えており、さらにリード/ライトコマンドサイクルにお
いて、前述したSRAM内部行アドレスラッチ回路35
0より出力されたiASR0〜iASR3をデコード回
路509によりデコードした信号にて選択制御し、SR
AMセル群の設定データを保持する前記レジスタ503
の出力のいずれかを通過させるマルチプレクサ504を
有する。
レクサ504の出力を取り込み、各SRAMセル群で設
定されたデータ入出力様式にて動作する。またデータ入
出力様式記憶部505は、設定するデータ入出力様式の
数だけ備える必要がある。ここで内部カウントアップ信
号CLKUP、イネーブル信号CRE、制御信号SC
E,SCSL、ラッチ信号ASCLは、図39に示され
た動作制御回路にて生成されるSRAM部制御信号であ
る。もちろん前述したSRAM内部行アドレスラッチ回
路350に入力するラッチ信号ASRLと、SRAM内
部列アドレスラッチ回路507に入力するラッチ信号A
SCLは共通にすることも可能である。
設定は、前述したモードレジスタ設定(2)コマンドサ
イクルによる各SRAMセル群ごとに行う他に、2つ以
上のSRAMセル群の設定データを一度に同じ設定を行
うことも、図5に示されたモードレジスタ設定(2)コ
マンドのSRAM行データを設定する際に、アドレスA
4とA5との論理を設定することで可能である。例え
ば、A4=LかつA5=Lの時は各SRAMセル群ごと
に、A4=HかつA5=Lの時はSRAM行データの最
下位ビットを無視した2つのSRAMセル群に、A4=
LかつA5=Hの時はSRAM行データの下位2ビット
を無視した4つのSRAMセル群に設定するといったよ
うに様々な組み合わせから設定することができる。
取り込み用ロジック502とレジスタ503を必ずしも
分割されるSRAMセル群の数分だけ備える必要はな
く、複数のSRAMセル群に対して共通に有してもよ
い。またデコード回路509に入力されるiASR0〜
iASR3は、必ずしもSRAM内部行アドレスラッチ
回路350からの信号を使用しなくてもよく、これとは
別に回路を備えてもよい。
部列アドレスラッチ回路507とマルチプレクサ508
は、外部基準クロック信号に同期した内部クロック信号
iCLKとの論理を経てすぐに出力される回路構成とす
ることで、高速に内部アドレス信号を発生させることが
できる。ここで、図61において、INTAiと/IN
TAiはカウンタ回路506からのアドレス信号であ
り、EXTAiと/EXTAiは内部アドレス信号iA
iから生成される信号である。これらの信号の切り替え
を制御信号SCSL、/SCSLおよびバースト制御信
号で行う。SCSLは制御信号であり、/SCSLは制
御信号SCSLの逆相信号である。図62に、この回路
の動作例を示す。本回路構成ではiCLKから内部アド
レス信号Yiが出力されるまでの遅延はインバーター1
段分であり最小に抑えられる。また内部アドレス信号Y
iとYiBはアドレスパルス信号として出力される。
基本構成」図63に、SRAM列デコーダ123とデー
タ制御回路の基本構成を示す。第一の列デコーダ390
と第二の列デコーダ391を持ち、SRAM列選択信号
SRAM列選択信号iASCはそれぞれに順次伝達され
る。第1の列デコーダと第2の列デコーダは1つのアド
レス選択データiASCにより動作するが、その実現の
ため、それぞれのデコーダ用に第一の列アドレスバッフ
ァ392と第二の列アドレスバッファ393を持つ。そ
れぞれの列デコーダからの選択信号線SSLは列方向に
並列に設置されており、データ入出力線SIOとデータ
ラッチ回路も対応した2組を持つ。
部動作タイミングを示す。それぞれの列アドレスバッフ
ァはCLK信号に基づき、順にそれぞれの列デコーダの
選択信号制御(iASC−1とiASC−2)を行う。
すなわち、バーストモード時のように連続して列アドレ
ス選択がなされる際には、第一の列デコーダと第二の列
デコーダが交互に動作する。それぞれの列デコーダによ
り選択された列(SSL−1とSSL−2)のデータ
は、それぞれ対応したデータ入出力線(SIO−1とS
IO−2)に順次出力される。これらのデータ入出力線
では要求サイクルタイムの2倍のサイクルタイムで動作
しており、それぞれ第一のデータラッチ回路395と第
二のデータラッチ回路396でデータの一時保持を行
う。これら2組のデータをデータアウトバッファの前で
合成して、データ入出力端子DQから要求されたサイク
ルタイムで出力される。
作サイクルを上げることなく、連続データ出力や連続デ
ータ書き込みのサイクルの高速化を行うことが可能であ
る。DOUBLE DATA RATE(DDR)のシ
ンクロナスDRAMにおいても、この構成を用いること
で高速化が可能である。
の構成例」図65および図66に、×8ビット構成(D
Q0〜DQ7)の場合のSRAM部とデータ入出力端子
間の第1の構成例を示す。この構成例では、外部とSR
AM部との間でデータを転送するためのデータ入出力線
が、ローカルのデータ入出力線SIOとグローバルデー
タ入出力線GIOとに階層化されている。図66に示す
ように、後述する図72に示すSRAMセルSMCに接
続されるデータ入出力線SIOは、DRAM部とのデー
タをやりとりするためのデータ転送バス線TBLと略直
交するように配置され、グローバルデータ入出力線GI
Oは、このデータ転送バス線TBLと略平行に配置され
ている。
は、データDQ0〜DQ7に対応させて8本設けられ、
各グローバルデータ線GIOには16本のデータ入出力
線SIOが設けられている。また、1本のデータ入出力
線SIOには、例えば64個のひとかたまりのセル(所
定数のメモリセルの集合)が接続されている。各データ
入出力線SIOは、リードライト用SRAM行選択信号
501により導通制御されるデータ入出力線接続回路
(スイッチ回路)155を介してグローバルデータ入出
力線GIOに接続される。グローバルデータ入出力線G
IOを共通にするセル群は、同一のデータDQ(外部の
8ビットデータの各ビット)に対応づけられる。データ
入出力線接続回路155は、SRAMセルと共にリード
ライト用SRAM行選択信号501による制御の対象と
される。
タを転送するためのデータ入出力線は、少なくとも2つ
以上のSRAMセル(ひとかたまりのセル)が接続され
るローカルのデータ入出力線SIOと、グローバルデー
タ入出線GIOとに分離され、SRAM部と外部との間
のデータ入出力線が階層化されたものとなっている。
RAMセルの構成例を示す。この図に示すように、SR
AMセルは、ソースにSRAMセルコントロール信号S
ANが接続されたN型トランジスタN2000、N20
01と、ソースにSRAMセルコントロール信号SAP
が接続されたP型トランジスタP2000、P2001
とからなるフリップフロップを主体として構成される。
このフリップフロップの1対の記憶ノードは、データ転
送用SRAM行選択信号により導通制御されるN型トラ
ンジスタN2002、N2003を介してデータ転送バ
ス線TBLに接続され、このデータ転送バス線TBLを
介してDRAM部に接続される。また、このSRAMセ
ルをなすフリップフロップの1対の記憶ノードは、リー
ドライト用SRAM行選択信号により導通制御されるN
型トランジスタN2004,N2005と、ゲートにS
RAM列選択信号により導通制御されるN型トランジス
タN2006,N2007とを介して上述のデータ入出
力線SIOに接続される。
れるN型トランジスタN2002,N2003のゲート
にはデータ転送用SRAM行選択信号が与えられ、この
信号によりSRAMセルのフリップフロップとデータ転
送バス線TBLと間の接続が制御される。また、N型ト
ランジスタN2004,N2005のゲートにはリード
ライト用SRAM行選択信号が与えられ、N型トランジ
スタN2006,N2007のゲートにはSRAM列選
択信号が与えられ、これらの信号によりSRAMセルが
選択的にデータ入出力線SIOに接続されるものとなっ
ている。1本のデータ入出力線SIOに接続されるSR
AMに着目すると、各SRAMセルには共通にリードラ
イト用SRAM行選択信号が与えられ、リードライト用
SRAM列選択信号は個別に与えられる。
ライト用SRAM行選択信号とSRAM列選択信号とが
共に活性化された場合にSRAMセルがデータ入出力線
に電気的に接続される。従って、各メモリセルに与えら
れるリードライト用SRAM行選択信号およびSRAM
列選択信号の活性状態を制御することにより、同一の行
に属するSRAMセルであっても、SRAMセル単位で
記憶ノードとデータ入出力線SIOとの接続状態が制御
可能となる。すなわち、リードライト用SRAM行選択
信号を共通にする同一行上の複数のSRAMセルは、こ
の信号により同時に活性化の対象とされるが、各SRA
MセルのSRAM列選択信号は異なるから、結局、SR
AM列選択信号により同一行上の1つのSRAMセルが
特定されてデータ入出力線SIOに電気的に接続される
こととなる。
6に示す第1の構成例の動作について、SRAM部から
外部にデータ出力を行う場合を説明する。まず、リード
ライト用SRAM行選択信号およびSRAM列選択信号
により、或る行の或る列のSRAMセルを選択してデー
タ入出力線SIOに接続する。このとき、他のセルはす
べて非選択状態とされる。SRAMセルを選択したリー
ドライト用SRAM行選択信号は、同時にデータ入出力
線接続回路155を導通させ、このSRAMセルが接続
されたデータ入出力線SIOとグローバルデータ入出力
線GIOとを電気的に接続する。
ータはデータ入出力線SIO、データ入出力線接続回路
155、グローバルデータ入出力線GIOを介してデー
タアンプ153へと送られる。その後、データは、前述
のリードライトバス線RWLを通り、データラッチ回路
151およびデータバッファ152を介してデータ入出
力端子DQへと出力される。もちろん、×8構成なので
8組のデータ入出力回路が同時に動作し8個のデータが
出力される。SRAMセルへの書き込み時も同様の経路
をたどって書き込まれる。
Mセルのフリップフロップは、データ入出力線SIOか
ら電気的に切り離される。しかもこのセルが接続された
データ入出力線SIOに設けられたデータ入出力線接続
回路(スイッチ回路)155は、非導通状態とされる。
この結果、このデータ入出力線SIOはグローバルデー
タ入出力線GIOから電気的に切り離される。
動状態に着目すると、グローバルデータ入出力線GIO
に電気的に接続されたデータ入出力線SIOの負荷は、
選択されたSRAMセルにより駆動され、他のデータ入
出力線SIOの負荷は駆動されない状態とされる。した
がって、データ入出力線SIOの負荷に起因して発生す
る動作電流は、選択されたSRAMセルが接続されたデ
ータ入出力線SIOのみに限定される。また、グローバ
ルデータ入出力線GIOには、導通制御されたデータ入
出力線接続回路155を介して1本のデータ入出力線S
IOのみが電気的に接続される。したがって、他のデー
タ入出力線SIOの負荷はグローバルデータ入出力線G
IOから電気的に切り離され、グローバルデータ入出力
線GIOの負荷が軽減され、この負荷の充放電に要する
動作電流が抑制される。
ーバルデータ入出力線GIOを用いた構成とすること
で、SRAMセルごとのSRAM行選択が不要となり、
SRAM行選択信号にかかる負荷が軽減され、SRAM
セルのデータ入出力を高速で動作させることが可能とな
る。さらに、本構成とすることによりSRAMセルの行
数を増した場合にも、データ入出力線SIOの負荷が増
大することはなく、高速動作に支障をきたすことはな
い。
力線GIOを共通にするSRAMセル群、すなわち同一
のローカルデータ入出力線に接続されるひとかたまりの
64個のSRAMセルは、同一のデータDQに対応づけ
られるものとしたが、同一のデータ入出力線SIOに接
続されるひとかたまりのセルのそれぞれを異なるデータ
DQに対応づけてもよい。
の構成例」図67に、SRAM部とデータ入出力端子間
の第2の構成例を示す。この例では、グローバルデータ
入出力線GIOに対してデータ入出力線接続回路(スイ
ッチ回路)155A、155Bを設け、同一行に属する
データ入出力線SIO−1またはデータ入出力線SIO
−2の何れかを選択的にグローバルデータ入出力線GI
Oに接続するようにしたものである。すなわち、この構
成によれば、SRAMセルは、データ入出力線SIOに
接続されるひとかたまりのセル(所定数のメモリセルの
集合)を単位として、分割されて活性化される。
号およびSRAM列アドレス信号に基づき選択的に活性
化されるリードライト用SRAM行選択信号501−
1,501−2を生成するSRAM行選択信号発生回路
510,511が設けられ、これらリードライト用SR
AM行選択信号501−1,501−2は、データ入出
力線SIO−1,SIO−2にそれぞれ接続されるSR
AMセルに入力される。これらリードライト用SRAM
行選択信号501−1,501−2は、SRAM列アド
レス信号で選択的に活性化される。従って、SRAMセ
ルは、データ入出力線SIOに接続されるひとかたまり
のセルを単位として、SRAM行選択信号発生回路51
0,511に入力されるSRAM列アドレス信号に基づ
いて分割される。
ドレス信号およびSRAM列アドレス信号に応じて、デ
ータ入出力線SIO−1またはSIO−2の何れかに接
続されたセルのみが活性化されてグローバルデータ入出
力線GIOに接続される。すなわち、同一行内の各デー
タ入出力線SIO−1,SIO−2は、SRAM列アド
レス信号に基づきグローバルデータ入出力線GIOに選
択的に接続される。したがって、この例によれば、第1
の効果として、リードライト用SRAM行選択信号の負
荷を軽減することが可能となり、第2の効果として、デ
ータをやりとりしないローカルのデータ入出力線につな
がるSRAMセルの消費電流を削減することが可能とな
る。
の数は、入力するアドレスの数に応じて設定される。こ
の例では、リードライト用SRAM行選択信号の数は、
「2」であり、この信号により、同一行に接続されるS
RAMセル群を2分割する構成となっている。また、こ
の例は、見方を変えれば、分割動作する複数のローカル
のデータ入出力線を同一のグローバルデータ入出力線に
接続したものとなっている。
の構成例」図68に、SRAM部とデータ入出力端子間
の第3の構成例を示す。この例は、上述の第2の構成例
において、異なるグローバルデータ入出力線GIO−
1,GIO−2に接続されるSRAMセルおよびデータ
入出力線SIOが、同一行内で混在するように配置した
場合に相当する。すなわち、この図に示す例では、各S
RAMセルにはSRAM列選択信号に代えて、リードラ
イト用SRAM行選択信号501−1または501−2
のいずれかが接続される。また、同一行のSRAMセル
は交互にデータ入出力線SIO−10,SIO−30ま
たはSIO−20,SIO−40に接続される。データ
入出力線SIO−10およびSIO−20は、データ入
出力線接続回路155−1および155−2を介してグ
ローバルデータ入出力線GIO−1,GIO−2にそれ
ぞれ接続され、データ入出力線SIO−30およびSI
O−40は、データ入出力線接続回路155−3および
155−4を介してグローバルデータ入出力線GIO−
1,GIO−2にそれぞれ接続される。
タ入出力線GIO−1,GIO−2に接続されるSRA
Mセルが隣接して配置され、これらが同時に選択され
る。したがって、この例によれば、ローカルのデータ入
出力線SIOの配線長は長くなる。しかし、第2の構成
例のように、分割動作させることにより配線負荷を増や
さずに済む。
の構成例」図69に、SRAM部とデータ入出力端子間
の第4の構成例を示す。この例は、上述の第1の構成例
において、リードライト用SRAM行選択信号の波形を
改善するためのバッファリング用のインバータ(バッフ
ァ)520を備える。このインバータ520は、各デー
タ入出力線SIOに接続されたSRAMセル群(所定数
のメモリセルの集合)に対応づけて配置される。
01Pは、インバータ520により中継されて、各デー
タ入出力線SIOに接続されるひとかたまりのSRAM
セルにリードライト用SRAM行選択信号501−10
として入力される。つまり、リードライト用SRAM行
選択信号501は階層化されて、各データ入出力線SI
Oに接続されるひとかたまりのSRAMセルに入力され
る。なお、インバータ520は信号の極性を反転させる
ので、インバータ520には、リードライト用SRAM
行選択信号501−10と逆極性を有するリードライト
用SRAM行選択プリ信号が入力される。
行選択プリ信号501Pは、インバータ520により波
形整形され、リードライト用SRAM行選択信号501
−10として各SRAMセルに与えられる。この例で
は、1個のインバータ520に接続されるSRAMセル
は最大で64個に抑えられているので、インバータ52
0の出力負荷は比較的軽く、リードライト用SRAM行
選択信号501−10の波形は、歪みの少ないものとな
る。したがって、この信号の波形に起因した動作マージ
ンの低下を抑えることができる。
の構成例」図70に、SRAM部とデータ入出力端子間
の第5の構成例を示す。この例では、上述の第2の構成
例において、グローバルデータ入出力線GIOと平行に
SRAM列アドレス信号用の配線が設けられる。また、
リードライト用SRAM行選択信号501A,501B
をそれぞれ生成するためのSRAM行選択信号発生回路
530A,530Bが、各グローバルデータ入出力線G
IOの近傍に設けられる。さらに、SRAM行アドレス
信号をプリデコードしてリードライト用SRAM行選択
プリ信号560を生成するためのリードライト用SRA
M用行選択プリ信号発生回路550が設けられる。この
リードライト用SRAM行選択プリ信号560は、各S
RAM列アドレス信号と共にSRAM行選択信号発生回
路530A,530Bに与えられる。
30Bは、リードライト用SRAM行選択プリ信号56
0およびSRAM列アドレス信号に基づき、各データ入
出力線SIOに接続されるひとかたまりのSRAMセル
を選択するための論理回路(論理合成回路)として機能
し、グローバルデータ入出力線GIOの配線領域の近傍
で論理合成を行ってリードライト用SRAM行選択信号
501A,501Bを生成する。この例によれば、各グ
ローバルデータ入出力線GIOの近傍でリードライト用
SRAM行選択信号が生成されるので、リードライト用
SRAM行選択信号の分割数を増やしても、行方向に1
本分の配線領域を設ければよく、リードライト用SRA
M行選択信号の配線に要するスペースが増加することが
ない。
の構成例」図71に、SRAM部とデータ入出力端子間
の第6の構成例を示す。この例は、1つのデータ入出力
線SIOを、隣接する2つの行に属するSRAMセルで
共有したものである。すなわち、データ入出力線SIO
には、或る行のSRAMセルSMC11,SMC12,
…、およびこれに隣接する行のSRAMセルSMC2
1,SMC22,…が接続される。また、SRAMセル
SMC11,SMC12,…には、リードライト用SR
AM行選択信号501−1およびデータ転送用SRAM
行選択信号500−1が与えられ、SRAMセルSMC
21,SMC22,…には、データ転送用SRAM行選
択信号501−2およびリードライト用SRAM行選択
信号500−2が与えられる。
SRAM行選択信号501−1,501−2に基づき導
通制御されるデータ入出力線接続回路155−30を介
して、グローバルデータ入出力線GIOに接続される。
データ入出力線接続回路155−30は、リードライト
用SRAM行選択信号501−1および501−2(複
数のリードライト用SRAM行選択信号)を論理合成
し、この論理合成の結果に応じて導通し、ローカルのデ
ータ入出力線SIOとグローバルデータ入出力線GIO
とを電気的に接続する。
に、隣接する2つの行に属するSRAMセルであって同
一の列に属する1対のセルは、SRAM列選択信号によ
り導通制御される各SRAMセル内のトランジスタ(図
72に示すトランジスタN2006,N2007に相
当)を、トランジスタN2016,N2017として共
有する。これにより、SRAMセルの素子数を削減する
ことができる。
RAM部とデータ入出力端子間の第1の構成例ないし第
6の構成例は、互いに組み合わせることも可能である。
また、図66ないし図77は、第1の構成例ないし第6
の構成例を部分的に表したものであり、各図において、
各構成要素は、SRAM部の記憶容量に応じて必要数だ
け配置される。
RAMの冗長セル列を設置した場合の構成の一例を示
す。入出力端子DQの1つに対応するSRAMセルアレ
イについて、SRAMセルアレイの上方端に冗長用のS
RAMセル列を配置し、冗長用のデータ入出力線はSR
AMアレイ上方に出力し、通常(非冗長用)のデータ入
出力線はSRAMアレイの下方に出力され、それぞれの
データ入出力線にSRAMの行選択スイッチをもつ。S
RAMアレイの上部に冗長用のグローバルデータ入出力
線、下部に通常(非冗長用)のグローバルデータ入出力
線が配置され、それぞれのデータアンプとライトバッフ
ァに接続される。
冗長用のSRAMセル列への切り替えは、グローバルデ
ータ入出力線の切り替えまたはデータアンプとライトバ
ッファの切り替えで行う。上記手段を有することで入出
力端子DQごとのSRAMアレイの冗長セル列への切り
替えが可能となり、冗長セル列への切り替えを行った場
合でも、非冗長セル列とのアクセス時間の差を除くこと
ができる。ここでは冗長用のSRAMセル列とデータ入
出力線とグローバルデータ入出力線をSRAMセルアレ
イ上部に配置したが、特にこの配置に制限されるもので
はない。
に、DRAMアレイ部とSRAMアレイ部に供給される
電源電圧の構成の一例を示す。図75において、この半
導体記憶装置は電源電圧変換回路(内部電源回路)60
3を備え、外部電源電圧VEXTより内部電源電圧Vl
NTを発生させる。その内部電源電圧VINTをDRA
Mアレイ部601に供給し、SRAMアレイ部602に
は外部電源電圧VEXTを供給する構成となっている。
近年のDRAMでは、プロセスの徴細化が進みメモリセ
ルの耐圧がもたなくなってきており、メモリセルアレイ
部においては電源電圧を外部電源電圧より下げて使用し
ている。
と、トランジスタのドライブ能力は下がってしまい、高
速化の妨げとなる。そこで本例では、SRAMアレイ部
の微細化をDRAMアレイ部より抑え、SRAMアレイ
部に供給する電源電圧を外部電源電圧VEXTとするこ
とで、SRAM部の動作スピードを高速にすることを達
成している。例えばSRAMセルにデータを書き込む込
む際の書き込みスピードは、図77に示すSRAMセル
への書き込み時間の電源電圧依存のシミュレーション結
果より明らかなように、外部電源電圧VEXT=3.3
V、内部電源電圧VlNT=2.5Vとした場合41%
も高速化される。
レイ部に供給される電源電圧の構成の他の例を示す。図
76において、電源電圧変換回路603は外部電源電圧
VEXTより第一の内部電源電圧VINT1と第二の内
部電源電圧VlNT2を発生する。第一の内部電源電庄
VlNT1はDRAMアレイ部へ、第二の内部電源電圧
VlNT2はSRAMアレイ部へ供給される。この際、
第二の内部電源電圧VlNT2を第一の内部電源電圧V
INT1より高くすることで、先程と同じ効果を得るこ
とができる。また電源電圧変換回路603は1台である
必要はなく、第一の内部電源電圧VlNT1用と第二の
内部電源電圧VlNT2用に別々に2台で構成されてい
てもよい。また、電源電圧にも関係する基板電位につい
ては、主記憶部や副記憶部を構成するメモリセルの種類
によっていろいろな場合が考えられる。例えば、主記憶
部をダイナミック型メモリセルで構成する場合は、主記
憶部を他の領域より低い基板電位にしたり、主記憶部と
副記憶部及び双方向データ転送回路を他の領域より低い
基板電位としてもよい。これらの基板電位は、P基板に
Pウェル、Nウェル、深いNウェルなどを形成すること
によって実現できる。
は、同一列上のSRAMメモリセルの間、例えば図53
におけるメモリセルSMC1とメモリセルSMC16と
の間でデータ転送が可能な機能を有することも可能であ
る。これにより、SRAMセルのある1行分のセルデー
タを別の行にコピーすること、しかもDRAMセルから
転送するよりもはるかに高速に転送することが可能であ
る。またこの機能はDRAMとのデータ転送動作によっ
て妨げられることなく、実行が可能である。
C1を含む1行分のセルからメモリセルSMC16を含
む1行分のセルヘデータ転送する動作を説明する。SR
AMセル読み書き用行選択信号SWL1を活性化させ、
メモリセルSMC1を含む1行分のセルのデータを各々
のSRAMビット線に転送する。その後、SRAMセル
読み書き用行選択信号SWL16を活性化させて、メモ
リセルSMC16を含む1行分のセルへ各々のビット線
のデータを伝達してセルデータを書き換える。SRAM
ビット線SBLを用いてデータ転送するため、例えばS
RAMセルデータ転送用行選択信号TWL2により選択
されるメモリセルSMC2を含む1行分のセルとDRA
Mセルとのデータ転送は、データ転送バス線TBLを用
いて行うことができ、メモリセルSMC1を含む1行分
のセルからメモリセルSMC16を含む1行分のセルへ
のデータ転送とは全く関係なく実行可能である。これら
の動作は全てコマンド入力により行われ、転送するSR
AMセル群と転送先のSRAMセル群を指定するコマン
ドを追加しなければならない。
示すSRAMアレイ部の構成では、指定のSRAMセル
に書き込まれたデータがあり、新たに別の行のDRAM
セルからデータ転送(プリフェッチ転送動作)をして指
定されたSRAMセルのデータを読み出す場合、一旦S
RAMセルに書き込まれたデータをDRAMへデータ転
送(リストア転送動作)して、その後新たに別の行のD
RAMセルからデータ転送(プリフェッチ転送動作)を
してSRAMセルのデータを読み出さねばならない。D
RAMセルへのデータ転送サイクル時間をtRC、DR
AMセルからSRAMセルヘデータ転送(プリフェッチ
転送動作)をしてSRAMセルのデータを読み出すまで
の時間をtRACとすると、読み出すまでにtRC+t
RACの時間がかかることになる。しかし、以下のよう
な機能を持たすことでもっと高速に読み出すことが可能
となる。
レイ部の具体的構成の一例を示す。図78において、そ
のほとんどは図53で説明したものと全く同じ構成であ
る。違っているのは、テンポラリ用のSRAMセルを1
行分追加したことと、制御信号TCSLにてテンポラリ
用セルの行の選択を行う選択回路309を備えたことで
ある。ここで制御信号TCSLは、図39に示された動
作制御回路にて生成される転送制御信号のうちの一つで
あり、テンポラリセルへのデータ転送を行う際に発生す
る。また、ここではテンポラリ用のSRAMセルを1行
追加しているがこれに制限されることはなく、既存のS
RAMセルの中の一部をテンポラリセルとして選択でき
るようにしてもよいし、このテンポラリ用のSRAMセ
ルは1行でなく複数行有してもよい。
1行分のセルを、テンポラリメモリセルSMCDを含む
1行分のセルに転送(コピー)し、メモリセルSMC1
を含む1行分のセルにDRAMセルからのデータ転送
(プリフェッチ転送動作)をして、SRAMセルのデー
タを読み出す場合の内部の動作の一例を、図79を用い
て説明する。まずアクティブコマンドを入力し、読み出
すデータのあるDRAM行を選択する。次にテンポラリ
用のSRAMセルに転送する新たに追加したコマンド
(テンポラリセルコピーコマンド)を入力すると、それ
に伴って制御信号TCSLが活性化する。コマンドと同
時に入力されたデータ転送するSRAM行アドレスによ
り、SRAMセル読み書き用行選択信号SWL1を活性
化させ、メモリセルSMC1を含む1行分のセルのデー
タを各々のSRAMビット線に伝達する。その後、制御
信号TCSLによりSRAMテンポラリセル読み書き用
行選択信号SWLDを活性化させ、テンポラリメモリセ
ルSMCDを含む1行分のテンポラリセルへ各々のビッ
ト線のデータを伝達してセルデータを書き換える。
Mセルのある1行分のセルデータを別の行にコピーする
動作と同じである。これにより、DRAMへデータ転送
しなければならないセルデータをテンポラリセルに一時
的に保管することが可能となる。次にプリフェッチコマ
ンドを入力し、メモリセルSMC1を含む1行分のセル
にDRAMセルからのデータ転送(プリフェッチ転送動
作)を行い、読み出すデータをSRAMメモリセルに伝
達する。この後、リードコマンドを入力し、SRAMセ
ルよりデータを読み出す。以上によりtRC分を削減で
き、tRACの時間で読み出すことが可能となる。テン
ポラリセルに転送したデータは、この動作を行った後で
DRAMへデータ転送(テンポラリセルリストア転送動
作)を行えばよい。
による半導体記憶装置は、DRAMの選択された1行中
のセル群をSRAM部へデータ転送する際、複数行のS
RAMセル群を同時に選択し、同じデータを転送可能な
機能を有することもできる。これは簡単な回路の追加で
実現できる。図53において、SRAM行制御回路12
4に上記機能を実行するための新たに追加したコマンド
により発生する制御信号を追加し、その制御信号にてS
RAM内部行アドレス信号を制御してSRAMセルデー
タ転送用行選択信号TWLを複数活性化すればよい。
トア転送」また、DRAMの選択された1行のDRAM
セルのうち、さらにDRAM列デコーダにより選択され
たDRAMセル群をSRAM部へデータ転送する際、そ
のデータ転送を複数回のコマンドにより繰り返すのでは
なく一回のコマンドにてチップ内部の所定の遅延時間間
隔で、連続して転送動作を繰り返すことでデータ転送の
合計時間の短縮が可能な機能を有することもできる。
す。ここでは、1行のDRAMセルは4つのDRAMセ
ル群にDRAM列デコーダによって分割されるものとす
る。この分割数は特に制限されることはなく、どのよう
な数に分割されてもよい。図80において、この機能を
定義した新たに追加したコマンド(プリフェッチ(2)
コマンド)を入力すると、チップ内部の所定の遅延時間
間隔で連続して4回内部カウントアップ信号が発生す
る。DRAM内部列アドレス信号を発生するDRAM列
制御回路、SRAM内部行アドレス信号を発生するSR
AM行制御回路にはそれぞれカウンタ回路を設けてお
き、先のコマンド入力の際に同時に入力されるDRAM
列アドレスとSRAM行アドレスを最初の内部カウント
アップ信号で取り込み、その後の内部カウントアップ信
号で順次それぞれのアドレスをカウントアップしてい
く。この4回の内部カウントアップ信号のサイクルにお
いてそれぞれの転送動作を行う。
ータを、それぞれDRAM行デコーダ及び列デコーダで
選択される複数のDRAMセル群へデータ転送する際、
複数回のコマンドを繰り返すのではなく、一回のコマン
ドにてチップ内部の所定の遅延時間間隔で連続して転送
動作を繰り返すことで、複数のDRAMセル群それぞれ
に転送可能な機能を有することも可能である。先の機能
と同様に、チップ内部の所定の遅延時間間隔で連続して
内部カウントアップ信号を発生させ、DRAM内部列ア
ドレス信号を発生するDRAM列制御回路、SRAM内
部行アドレス信号を発生するSRAM行制御回路にそれ
ぞれカウンタ回路を設けることで実現できる。
らに、本発明による半導体記憶装置は、複数回のコマン
ドを繰り返すのではなく、一回のコマンドにて複数行の
SRAMセル群に対して定められた順序に従って、その
SRAMセル群の全てのデータを所定のシーケンスで連
続して読み書きする機能を有することも可能である。こ
の機能があることで、例えばDRAMの1行分のセルデ
ータを複数のSRAMセル群に分けて保持している際
に、DRAMの1行分のセルデータを所定のシーケンス
で全て連続して読み書きでき、本半導体記憶装置を制御
するメモリコントローラやチップセットでの負担が軽く
なるとともに、この間に他のSRAMセル群とDRAM
部との動作をさせることが可能となる。また付加機能4
とともに用いると一層の効果が得られる。
AM行制御回路の具体的構成の一例を示す。図81にお
いて、図59で示したSRAM内部行アドレスラッチ回
路350に、SRAM内部行アドレスラッチ回路350
の出力を制御信号SREにより取り込み、SRAM列ア
ドレスが最上位アドレスにくると発生する内部カウント
アップ信号SRUPにて所定のアドレスシーケンスでカ
ウントアップするカウンタ回路351と、ラッチ回路3
50とカウンタ回路351の出力のいずれかを通過させ
るマルチプレクサ352を追加している。このマルチプ
レクサ352は、リード/ライトコマンド入力時のクロ
ックサイクルにおいてラッチ回路350の出力を選択
し、少しでも速くSRAM内部行アドレス信号を出力す
るよう制御信号SRSLにより制御されている。またS
RAM列制御回路においては、図60に示されたカウン
タ回路506が、この機能を定義した新たに追加したコ
マンドを入力されると、取り込んだ列アドレスから最上
位アドレスまで順次シフトアップしていく機能を有して
いる。
内部動作の一例を示す。図82において、この機能を定
義した新たに追加したコマンド(リード(2)コマン
ド)を入力すると制御信号SRSLが発生し、マルチプ
レクサ352によりSRAM内部行アドレスラッチ回路
350の出力がSRAM内部行アドレスiASR0〜i
ASR3となる、と同時にラッチ回路350の出力を制
御信号SREによってカウンタ回路351に取り込む。
その後、基準クロック信号CLKに同期して列アドレス
がインクリメントされ、最上位アドレスになった時に発
生する内部カウントアップ信号SRUPによってカウン
タ回路351が行アドレスをインクリメントしていく。
また最上位アドレスになった以降は、制御信号SRSL
によってマルチプレクサ352が制御され、カウンタ回
路351の出力がSRAM内部行アドレスiASR0〜
iASR3となる。このようにして行及び列アドレスを
順次シフトしていくことで、複数行のSRAMセル群の
全てのデータを連続して読み出すことができる。ここ
で、内部カウントアップ信号SRUP、制御信号SR
E、制御信号SRSLは、図39に示された動作制御回
路にて生成されるSRAM部制御信号である。
た、本発明による半導体記憶装置は、リード/ライトコ
マンドを入力しSRAMセルに対して読み書きをする
際、バースト長、データ入出力アドレスシーケンス、レ
イテンシ等のデータ入出力様式をそのコマンド入力と同
時に設定できるようにする機能を有することも可能であ
る。この機能を有することで、異なるデータ入出力様式
の要求に対し、その都度に一度に指定することができる
ため、本半導体記憶装置を制御するメモリコントローラ
やチップセットでの負担が非常に軽くなり、システムパ
フォーマンスを向上することができる。
ライト(3)コマンドと各入力端子状態の対応表を示
す。図5で示した表との違いは、リード/ライトコマン
ド入力時に使用していなかったアドレス端子A11、A
12、A13にバースト長選択を割り当てた点であり、
この3ビットのアドレス端子の状態により、図21のよ
うなバースト長をリード(3)/ライト(3)コマンド
入カと同時に選択・指定することができる。ここではバ
ースト長選択を割り当てたが、同様にデータ入出力アド
レスシーケンス、レイテンシ等のデータ入出力様式を割
り当てることも可能である。
一例を示す。ここではデータ入出力アドレスシーケンス
はシーケンシャル、レイテンシは2に設定されており、
リード(3)コマンド入力時にアドレス信号A11〜A
13(内部アドレス信号iA11〜iA13)によって
バースト長を変更している。これは回路的には通常のS
DRAMと同様、バースト長の設定により図60に示し
たSRAM列制御回路内のカウンタ回路を制御し、SR
AM内部列アドレスiASC4〜iASC10を制御す
ることで実現できる。
転送」本発明による半導体記憶装置は、DRAMセル群
からSRAMセル群へデータ転送した後、別のSRAM
セル群のデータを、転送したのと同じDRAMセル群へ
転送することが可能な機能を有することもできる。これ
はデータ転送した際のDRAM行アドレス及びDRAM
列アドレスを内部で保持しておけばよく、図45に示す
DRAM内部行アドレスラッチ回路及び図46に示すD
RAM内部列アドレスラッチ回路を用いることで実現で
きる。
とで、異なるバンクが交互にアクセスされても可能なよ
うにすることができる。これにより、リストア転送動作
時にDRAM行アドレス及びDRAM列アドレスを指定
する必要がなく実効的にリストア動作に要する時間が短
くなるため、本半導体装置を制御するメモリコントロー
ラやチップセットでの制御が簡単になり負担が軽くなり
システムパフォーマンスが向上する。また全く同様にし
て、DRAMセル群からSRAMセル群へデータ転送し
た後、別のDRAMセル群のデータを、転送されたのと
同じSRAMセル群へ転送することが可能な機能を有す
ることもできる。
ば、主記憶部とキャッシュメモリとして機能する副記憶
部との間で双方向のデータ転送が可能なように構成さ
れ、副記憶部が、所定数のメモリセルの集合を単位とし
て設けられた複数の副データ線と、所定のアドレス信号
に基づいて選択的に導通制御されるスイッチ回路を副デ
ータ線と、このスイッチ回路を介して副データ線に接続
される主データ線とを備え、導通制御されないスイッチ
回路が設けられた副データ線に接続されるメモリセルを
すべて非活性状態とするようにしたので、キャッシュヒ
ット率を低下させることなく、複数のメモリマスタから
のアクセス要求に対して迅速に対応することができ、し
かも、キャッシュメモリで消費される動作電流を小さく
抑えることができる。
全体の構成を示すブロック図である。
憶装置に対しアクセス要求を行うメモリマスタを複数個
持つメモリシステムのブロック図である。
憶装置に対しアクセス要求を行うメモリマスタを複数個
持つメモリシステムのブロック図である。
図である。
を決定する各種コマンドと外部端子の状態の対応の図で
ある。
の図である。
の図である。
の状態の図である。
チコマンドを示す外部端子の状態の図である。
状態の図である。
コマンドを示す外部端子の状態の図である。
の状態の図である。
子の状態の図である。
す外部端子の状態の図である。
外部端子の状態の図である。
端子の状態の図である。
態の図である。
外部端子の状態の図である。
外部端子の状態の図である。
子の状態の詳細な図である。
モードレジスタ設定コマンドを示す外部端子の状態の詳
細な図である。
スト長に対応したアクセスを受けるアドレスの順序の図
である。
ードレイテンシ2のデータ出力タイミングの図である。
指定とデータの流れを示す図である。
指定とデータの流れを示す図である。
ドレス指定とデータの流れを示す図である。
ス指定とデータの流れを示す図である。
レス指定とデータの流れを示す図である。
のアレイ配置を概略的に示すアレイレイアウト図であ
る。
のチップ全体レイアウトを概略的に示す図である。
のチップ全体レイアウトを概略的に示す図である。
のチップ全体レイアウトを概略的に示す図である。
のチップ全体レイアウトを概略的に示す図である。
のチップ全体レイアウトを概略的に示す図である。
のチップ全体レイアウトを概略的に示す図である。
のチップ全体レイアウトを概略的に示す図である。
の共通電源を使用するブロックを概略的に示す図であ
る。
の共通電源を使用するブロックを概略的に示す図であ
る。
のブロック図である。
具体的な構成を示す図である。
レイアウトの中のDRAMアレイ110−1の具体的な
アレイ構成の一例を示す図である。
対分)について、転送バス線とビット線の接続関係を詳
細に示す一例の図である。
図である。
の構成を示す図である。
図である。
M列デコーダの具体的構成の一例を示す図である。
成の一例を示す図である。
成の一例を示す図である。
成の一例を示す図である。
成の一例を示す図である。
対のデータ転送バス線と、DRAMビット線選択回路と
SRAMセルとの関係を示す構成図である。
例を示す信号波形図である。
間の具体的構成の一例を示す図である。
である。
ップ回路の具体的回路例を示す図である。
ための接続回路の具体的な回路例を示す図である。
ための接続回路の具体的な回路例を示す図である。
ための接続回路の具体的な回路例を示す図である。
的な回路構成の一例を示す図である。
的な回路構成の一例を示す図である。
路の具体的な回路の一例を示す図である。
作の一例を示す信号波形図である。
制御回路とSRAMアレイの回路構成の一例を示すブロ
ック図である。
タ制御回路とSRAMアレイの内部の動作の一例を示す
信号波形図である。
構成を示す図である。
構成の第1の構成例を示す図である。
構成の第2の構成例を示す図である。
構成の第3の構成例を示す図である。
構成の第4の構成例を示す図である。
構成の第5の構成例を示す図である。
構成の第6の構成例を示す図である。
データ入出力端子間の具体的構成例で用いられるSRA
Mセルの構成例を示す図である。
端子間の第1の構成例の動作を説明するための波形図で
ある。
の具体的構成の一例を示す図である。
給される電源電圧の構成の一例を示す図である。
給される電源電圧の構成の一例を示す図である。
依存のシミュレーション結果を示す図である。
Mアレイ部の具体的構成の一例を示す図である。
SRAMセルのデータを読み出す場合の内部の動作の一
例を示す信号波形図である。
動作の一例を示す信号波形図である。
ためのSRAM行制御回路の具体的構成の一例を示す図
である。
出す機能の内部動作の一例を示す信号波形図である。
(3)/ライト(3)コマンドと各入力端子状態の対応
表を示す図である。
の一例を示す信号波形図である。
的に示す図である。
ト回路の構成を示すブロック図である。
ト回路の回路図である。
図である。
の回路図である。
成を概略的に示すブロック図である。
データ入出力端子間の具体的構成例で用いられるSRA
Mセルの他の構成例を示す図である。
ライトバッファ 155,155A,155B,155−1〜155−
4,155−30 データ入出力線接続回路 160 データ制御回路 180 メモリマスタ 190 混載半導体装置 191 メモリ制御装置 192 データバッファ 303 SRAMビット線制御回路 304 SRAM列選択回路 307 リード/ライトアンプ 308 データ入出力回路 309 テンポラリ用行選択回路 311 フリップフロップ回路 312 データ転送バス線TBLと接続するための接続
回路 313 SRAMビット線SBLと接続するための接続
回路 315 バランサ 316、317 フリップフロップ回路の接点 318 バランサ 350 SRAM内部行アドレスラッチ回路 351 カウンタ回路 352 マルチプレクサ 390 第一のSRAM列デコーダ 391 第二のSRAM列デコーダ 392 第一のSRAM列アドレスバッファ 393 第二のSRAM列アドレスバッファ 394 データバッファ(SRAMセル) 395 第一のデータラッチ回路 396 第二のデータラッチ回路 397 データ入出力線とデータバツファ(SRAMセ
ル)との接続を行う選択スイッチ 410 内部クロック発生回路 420 コマンドデコーダ 421 入力信号バッファ 500,500−1,500−2,502 データ転送
用SRAM行選択信号 501,501−1,501−2,501−10,50
1A,501B リードライト用SRAM行選択信号 501P,560 リードライト用SRAM行選択プリ
信号 510,511 SRAM行選択信号発生回路 512,520 インバータ 530A,530B SRAM行選択信号発生回路 550 リードライト用SRAM行選択プリ信号発生回
路 9114 システムバス 9115 メインメモリ 9116 メモリ制御装置 9201 DRAMアレイ 9202 SRAMアレイ 9203 双方向転送ゲート回路 9301〜9304 ゲート回路 9305 ラッチ回路 9306 アンプ回路 9307 ゲート回路 ADRL DRAM行アドレスラッチ信号 ADCL DRAM列アドレスラッチ信号 ASRL SRAM内部行アドレスラッチ信号 ASCL SRAM内部列アドレスラッチ信号 C1 メモリキャパシタ CLKUP 内部カウントアップ信号 CRE イネーブル信号 DMC ダイナミック型メモリセル DWL DRAMワード線 DBL DRAMビット線 DSA センスアンプ DSAP センスアンプ制御信号 DSAN センスアンプ制御信号 DBSW DRAMピット線選択回路 DBS1〜DBS4 DRAMビット線選択信号 DMB1〜DMB16 メモリセルブロック DRB1〜DRB16 DRAM行デコーダ GIO,GIO−1,GIO−2 グローバルデータ入
出力線 GTL グローバルデータ転送バス線 N1 メモリトランジスタ N100〜Nl15、N200、N201、N210〜
N215、N230〜N235、N250、N251、
N260、N262、N264、N280,N200〜
N2007 Nチャネル型MOSトランジスタ P100〜P103,P2000,P2001 Pチャ
ネル型MOSトランジスタ R100、R101 抵抗 RWL リードライトバス線 SMC,SMC11,SMC12,SMC21,SMC
22 SRAMメモリセル SBL SRAMビット線 SWL1〜SWL16 SRAMセル読み書き用行選択
信号 SSL1〜SSL128 SRAM列デコーダ出力信号 SIO,SIO−1〜SIO−2,SIO−10〜SI
O−40 データ入出力SAB1〜SAB17 ブロッ
ク(センスアンプ+DRAMビット線選択回路+データ
転送回路) SWTR スイッチングトランジスタ SPE フリップフロップ回路制御信号 SNE フリップフロップ回路制御信号 SRWL 読み出し用行選択信号 SRBL SRAM読み出し用ビット線 SWBL SRAM書き込み用ビット線 SWWL 書き込み用行選択信号 SCE SRAM内部列アドレスラッチ回路制御信号 SCSL SRAM列アドレスマルチプレクサ制御信号 SRE SRAM内部行アドレスラッチ回路制御信号 SRSL SRAM行アドレスマルチプレクサ制御信号 SRUP カウンタ回路351の内部カウントアップ信
号 TE データ転送活性化信号 TBL データ転送バス線 TSW データ転送回路 TWL1〜TWL16 SRAMセルデータ転送用行選
択信号 TCSL テンポラリ用行選択回路制御信号 VEXT 外部電源電圧 VINT 内部電源電圧 iASR0〜iASR3 SRAM内部行アドレス信号 iASC4〜iASC10 内部SRAM列アドレス信
号線 iCLK 内部クロック信号 iA0〜iA13 内部アドレス信号 iADR0〜iADR12 DRAM内部行アドレス信
号 iAD13 バンク選択信号 iADC5〜iADC6 DRAM列アドレス信号
Claims (12)
- 【請求項1】 複数のバンクからなる主記憶部とキャッ
シュメモリとして機能する副記憶部とを有し、前記複数
のバンクの何れかを選択的に活性化して前記主記憶部と
前記副記憶部との間で双方向のデータ転送が可能なよう
に構成された半導体集積回路装置であって、 前記副記憶部は、 行および列のマトリックス状に配列され、外部および前
記主記憶部とのデータ転送をそれぞれ行うための第1お
よび第2のデータ入出力部を有する複数のメモリセル
と、 所定数のメモリセルの集合を単位として設けられ、該所
定数のメモリセルの前記第1のデータ入出力部が接続さ
れた複数の副データ線と、 前記複数の副データ線にそれぞれ設けられ、所定のアド
レス信号に基づいて選択的に導通制御される複数のスイ
ッチ回路と、 前記複数のスイッチ回路を介して前記複数の副データ線
に接続され、前記外部と前記複数のメモリセルとの間の
データ転送を行うための主データ線と、 を備え、 前記複数のスイッチ回路のうち導通制御されないスイッ
チ回路が設けられた副データ線に接続されるメモリセル
は、すべて非選択状態とされることを特徴とする半導体
集積回路装置。 - 【請求項2】 前記主データ線は、前記主記憶部と前記
副記憶部との間で双方向のデータ転送を行うためのデー
タ転送線と略平行に配線され、 前記副データ線は、前記データ転送線と略直交するよう
に配線されたことを特徴とする請求項1に記載された半
導体集積回路装置。 - 【請求項3】 前記複数のメモリセルは、前記所定数の
メモリセルの集合を単位として、所定の列アドレス信号
に基づき分割されて選択されることを特徴とする請求項
1に記載された半導体集積回路装置。 - 【請求項4】 前記所定数のメモリセルの集合は、同一
行内に複数設けられ、この同一行内の各メモリセルの集
合に設けられた副データ線は、前記所定の列アドレス信
号に基づき前記主データ線に選択的に接続されることを
特徴とする請求項3に記載された半導体集積回路装置。 - 【請求項5】 前記主データ線が複数設けられ、異なる
主データ線に接続される複数のメモリセルが、同一行内
に混在するように配置されたことを特徴とする請求項1
に記載された半導体集積回路装置。 - 【請求項6】 前記複数のメモリセルは、隣接するよう
に配置されたことを特徴とする請求項5に記載された半
導体集積回路装置。 - 【請求項7】 前記複数のメモリセルがなすメモリアレ
イ内に、行の選択信号を中継するためのバッファをさら
に備えたことを特徴とする請求項1に記載された半導体
集積回路装置。 - 【請求項8】 前記バッファは、前記所定数のメモリセ
ルの集合に対応づけて設けられたことを特徴とする請求
項7に記載された半導体集積回路装置。 - 【請求項9】 前記所定の列アドレス信号の配線は、前
記主データ線と略平行に設けられたことを特徴とする請
求項3に記載された半導体集積回路装置。 - 【請求項10】 前記主データ線の近傍に、前記所定の
列アドレス信号と所定の行プリデコード信号とに基づき
前記所定数のメモリセルの集合を選択する信号を生成す
るための論理回路を設けたことを特徴とする請求項9に
記載された半導体集積回路装置。 - 【請求項11】 前記複数の副データ線の各々は、隣接
する2つの行に属するメモリセルに共有されたことを特
徴とする請求項1に記載された半導体集積回路装置。 - 【請求項12】 前記隣接する2つの行に属するメモリ
セルであって同一の列に属する1対のメモリセルは、そ
の記憶ノードを前記副データ線に接続するためのトラン
ジスタを共有して構成されたことを特徴とする請求項1
1に記載された半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04230099A JP3214484B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP04230099A JP3214484B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
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JP2000243079A true JP2000243079A (ja) | 2000-09-08 |
JP3214484B2 JP3214484B2 (ja) | 2001-10-02 |
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ID=12632189
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JP (1) | JP3214484B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006216693A (ja) * | 2005-02-02 | 2006-08-17 | Toshiba Corp | 半導体記憶装置 |
US8006026B2 (en) | 2008-03-19 | 2011-08-23 | Elpida Memory, Inc. | Multi-port memory and computer system provided with the same |
-
1999
- 1999-02-19 JP JP04230099A patent/JP3214484B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2006216693A (ja) * | 2005-02-02 | 2006-08-17 | Toshiba Corp | 半導体記憶装置 |
US8006026B2 (en) | 2008-03-19 | 2011-08-23 | Elpida Memory, Inc. | Multi-port memory and computer system provided with the same |
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