JP2000242227A - Method for driving plasma display panel - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a plasma display panel driving method capable of improving the display quality. SOLUTION: By generating electric discharge for initializing all the discharge cells into a state of light-emitting cells by only the top parts of SFs (sub-fields) of the SF group consisting of plural SFs in a display period of one field, applying pixel data pulses to column electrodes to generate electric discharge for setting a discharge cell to non-light-emitting cell in any one of the SF groups, applying the scanning pulses to plural row electrodes, generating electric discharge for light-emitting only the light-emitting cells only for the light-emitting period corresponding to weighting of SFs by each SF in the SF group, and dividing each SF of the SF group into plural groups according to the pulse waveforms of the scanning pulses in each SF, at least one of the pulse width and pulse voltage values of the scanning pulses in the SF belonging to the 1st group is set larger than each value of the scanning pulses in the SF belonging to other groups.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明が属する技術分野】本発明は、マトリクス表示方
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for driving a plasma display panel (hereinafter, referred to as PDP) of a matrix display system.

【０００２】[0002]

【従来の技術】かかるマトリクス表示方式のＰＤＰの一
つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、
これら列電極と直交して配列されておりかつ一対にて１
走査ラインを形成する複数の行電極対とを備えている。
これら各行電極対及び列電極は、放電空間に対して誘電
体層で被覆されており、行電極対と列電極との交点にて
１画素に対応した放電セルが形成される構造となってい
る。2. Description of the Related Art As one of such matrix display type PDPs, an AC (AC discharge) type PDP is known.
The AC type PDP includes a plurality of column electrodes (address electrodes),
They are arranged orthogonally to these column electrodes and
And a plurality of row electrode pairs forming a scanning line.
Each row electrode pair and column electrode is covered with a dielectric layer with respect to the discharge space, and has a structure in which a discharge cell corresponding to one pixel is formed at the intersection of the row electrode pair and the column electrode. .

【０００３】この際、ＰＤＰは放電現象を利用している
為、上記放電セルは、"発光"及び"非発光"の２つの状態
しかもたない。そこで、かかるＰＤＰにて中間調の輝度
表示を実現させるべく、サブフィールド法を用いる。サ
ブフィールド法では、１フィールド期間をＮ個のサブフ
ィールドに分割し、各サブフィールドに、画素データ
(Ｎビット)の各ビット桁の重み付けに対応した発光期間
(発光回数)を夫々割り当てて発光駆動を行う。At this time, since the PDP utilizes a discharge phenomenon, the discharge cell has only two states of “light emission” and “non-light emission”. Therefore, a subfield method is used to realize halftone luminance display in such a PDP. In the subfield method, one field period is divided into N subfields, and each subfield has pixel data.
Emission period corresponding to the weight of each bit digit of (N bits)
(The number of times of light emission) is assigned, and light emission driving is performed.

【０００４】例えば、図１に示されるように１フィール
ド期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割し
た場合には、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ ＳＦ５：１６ ＳＦ６：３２ なる発光期間比にて発光駆動を実施する。For example, when one field period is divided into six subfields SF1 to SF6 as shown in FIG. 1, SF1: 1 SF2: 2 SF3: 4 SF4: 8 SF5: 16 SF6: 32 Light emission driving is performed at a light emission period ratio.

【０００５】例えば、放電セルを輝度"３２"で発光させ
る場合には、サブフィールドＳＦ１〜ＳＦ６の内のＳＦ
６のみで発光を実施させ、輝度"３１"で発光させる場合
には、サブフィールドＳＦ６を除く他のサブフィールド
ＳＦ１〜ＳＦ５において発光を実施させるのである。こ
れにより、６４段階での中間調の輝度表現が可能とな
る。ここで、放電セルを上述の如く輝度"３２"で発光さ
せる場合と、輝度"３１"で発光させる場合とでは、１フ
ィールド期間内での発光駆動パターンが反転している。
つまり、１フィールド期間内において、輝度"３２"で発
光させるべき放電セルが発光している期間中は、輝度"
３１"で発光させるべき放電セルが非発光状態となり、
この輝度"３１"で発光させるべき放電セルが発光してい
る期間中は輝度"３２"で発光させるべき放電セルが非発
光状態となるのである。[0005] For example, when the discharge cells emit light at a luminance of "32", the SFs in the subfields SF1 to SF6 are used.
In the case where light emission is performed only in the subfield SF6 and light emission is performed at the luminance “31”, light emission is performed in the other subfields SF1 to SF5 except the subfield SF6. As a result, it is possible to express halftone luminance in 64 steps. Here, the light emission driving pattern in one field period is inverted between the case where the discharge cell emits light at the luminance “32” as described above and the case where light emission occurs at the luminance “31”.
That is, within one field period, during the period when the discharge cells to be lit at the luminance "32" are emitting light, the luminance "
At 31 ", the discharge cells to emit light are turned off,
During the period in which the discharge cells to emit light at the luminance "31" emit light, the discharge cells to emit light at the luminance "32" are in a non-light emitting state.

【０００６】よって、この輝度"３２"で発光させるべき
放電セルと、輝度"３１"で発光させるべき放電セルとが
互いに隣接する領域が存在すると、この領域内におい
て、偽輪郭が視覚される場合が生じる。つまり、輝度"
３２"で発光させるべき放電セルが非発光状態から発光
状態へと推移する直前に、輝度"３１"で発光させるべき
放電セルの方に視線を移すと、これら両放電セルの非発
光状態のみを連続して見ることになるので、両者の境界
上に暗い線が視覚されるようになる。従って、これが画
素データとは何等関係のない偽輪郭となって画面上に現
れてしまい、表示品質を低下させるのである。Therefore, if a discharge cell to emit light at a luminance of "32" and a discharge cell to emit light at a luminance of "31" are adjacent to each other, a false contour may be visually recognized in this area. Occurs. That is, luminance "
Just before the discharge cells to emit light at 32 "shift from the non-light-emitting state to the light-emitting state, the eyes are shifted to the discharge cells to emit light at the luminance" 31 ". Since they are viewed continuously, a dark line is visually recognized on the boundary between the two, and this appears on the screen as a false contour having no relation to the pixel data, and the display quality is reduced. Lower it.

【０００７】又、上述した如く、ＰＤＰは放電現象を利
用している為、表示内容とは関係のない放電(発光を伴
う)をも実施しなければならず、画像のコントラストを
低下させてしまうという問題があった。更に、現在、か
かるＰＤＰを製品化するにあたり、低消費電力を実現す
ることが一般的な課題となっている。Further, as described above, since the PDP utilizes a discharge phenomenon, it is necessary to perform a discharge (with light emission) irrelevant to the display content, thereby lowering the image contrast. There was a problem. Furthermore, at present, when commercializing such a PDP, realizing low power consumption is a general problem.

【０００８】[0008]

【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであり、表示品質の向上
を図ることが出来るプラズマディスプレイパネルの駆動
方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to provide a method of driving a plasma display panel capable of improving display quality. .

【０００９】[0009]

【課題を解決するための手段】本発明のプラズマディス
プレイパネルの駆動方法は、走査ライン毎に配列された
行電極対と行電極対の各々に交叉して配列された複数の
列電極とを備え、走査ライン毎の行電極対と複数の列電
極との各交点にて１画素に対応した放電セルを形成した
プラズマディスプレイパネルに階調表示をなす駆動方法
であって、１フィールドの表示期間をＮ個のサブフィー
ルドに分割し、Ｎ個のサブフィールドの内の連続的に位
置するＭ個(２≦Ｍ≦Ｎ)のサブフィールドをサブフィー
ルド群とし、サブフィールド群における先頭部のサブフ
ィールドにおいてのみで全ての放電セルを発光セルの状
態に初期化する放電を生起させるリセット行程と、１フ
ィールド内のいずれか１のサブフィールドにおいて放電
セルを非発光セルに設定する放電を生起させるために画
素データパルスを列電極に印加しその画素データパルス
に同期して行電極対の一方に走査パルスを順に印加する
画素データ書込行程と、サブフィールド群内の各サブフ
ィールドにおいて発光セルのみをサブフィールドの重み
付けに対応した発光期間だけ発光させる放電を生起させ
る維持発光行程と、を実行し、サブフィールド群内の各
サブフィールドを各サブフィールド内の走査パルスのパ
ルス波形によって複数の群に分割し、サブフィールド群
内の先頭のサブフィールドを少なくとも含む第１群に属
するサブフィールド内の走査パルスのパルス幅及びパル
ス電圧の値の少なくとも１つを、他の群に属するサブフ
ィールド内の走査パルスにおけるそれぞれの値に比して
大となるように設定したことを特徴としている。A driving method of a plasma display panel according to the present invention comprises a pair of row electrodes arranged for each scanning line and a plurality of column electrodes arranged to cross each of the pair of row electrodes. A driving method for performing a gray scale display on a plasma display panel in which a discharge cell corresponding to one pixel is formed at each intersection of a row electrode pair and a plurality of column electrodes for each scanning line, wherein a display period of one field is reduced. It is divided into N subfields, and M (2 ≦ M ≦ N) consecutively located subfields of the N subfields are defined as a subfield group. A reset process for generating a discharge for initializing all discharge cells to the state of light emitting cells by only the discharge cells, and setting the discharge cells to non-light emitting cells in any one of the subfields within one field A pixel data pulse is applied to a column electrode to generate a discharge to be set, and a scan pulse is sequentially applied to one of the row electrode pairs in synchronization with the pixel data pulse. And performing a sustaining light emitting step of causing a discharge that causes only the light emitting cells to emit light during the light emitting period corresponding to the weight of the subfield in the subfield, and scans each subfield in the subfield group with a scan pulse in each subfield. It is divided into a plurality of groups by a waveform, and at least one of a pulse width and a pulse voltage value of a scan pulse in a subfield belonging to a first group including at least a first subfield in the subfield group is assigned to another group. It is set to be larger than each value in the scan pulse in the subfield to which it belongs. are doing.

【００１０】[0010]

【発明の実施の形態】以下、本発明の実施例を図面を参
照しつつ詳細に説明する。図２は、本発明による駆動方
法に基づいてプラズマディスプレイパネル（以下、ＰＤ
Ｐと称する）を発光駆動するプラズマディスプレイ装置
の概略構成を示す図である。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 2 shows a plasma display panel (hereinafter referred to as PD) based on the driving method according to the present invention.
FIG. 1 is a diagram showing a schematic configuration of a plasma display device that drives a light emission (hereinafter referred to as P).

【００１１】図２において、Ａ／Ｄ変換器１は、駆動制
御回路２から供給されるクロック信号に応じて、アナロ
グの入力映像信号をサンプリングしてこれを１画素毎に
例えば８ビットの画素データ(入力画素データ)Ｄに変換
し、これをデータ変換回路３０に供給する。駆動制御回
路２は、上記入力映像信号中の水平及び垂直同期信号に
同期して、上記Ａ／Ｄ変換器１に対するクロック信号、
及びメモリ４に対する書込・読出信号を発生する。更
に、駆動制御回路２は、かかる水平及び垂直同期信号に
同期して、アドレスドライバ６、第１サスティンドライ
バ７及び第２サスティンドライバ８各々を駆動制御すべ
き各種タイミング信号を発生する。In FIG. 2, an A / D converter 1 samples an analog input video signal in accordance with a clock signal supplied from a drive control circuit 2 and converts this into pixel data of, for example, 8 bits per pixel. (Input pixel data) D, which is supplied to the data conversion circuit 30. The drive control circuit 2 synchronizes with a horizontal and vertical synchronizing signal in the input video signal, and outputs a clock signal to the A / D converter 1;
And a write / read signal for the memory 4 is generated. Further, the drive control circuit 2 generates various timing signals to drive and control each of the address driver 6, the first sustain driver 7, and the second sustain driver 8 in synchronization with the horizontal and vertical synchronization signals.

【００１２】データ変換回路３０は、かかる８ビットの
画素データＤを、１４ビットの変換画素データ(表示画
素データ)ＨＤに変換し、これをメモリ４に供給する。
尚、かかるデータ変換回路３０の変換動作については、
後述する。メモリ４は、駆動制御回路２から供給されて
くる書込信号に従って上記変換画素データＨＤを順次書
き込む。かかる書込動作により１画面（ｎ行、ｍ列）分
の書き込みが終了すると、メモリ４は、この１画面分の
変換画素データＨＤ_11-nmを、各ビット桁毎に分割して
読み出し、これを１行分毎に順次アドレスドライバ６に
供給する。The data conversion circuit 30 converts the 8-bit pixel data D into 14-bit converted pixel data (display pixel data) HD, and supplies the converted data to the memory 4.
The conversion operation of the data conversion circuit 30 is as follows.
It will be described later. The memory 4 sequentially writes the converted pixel data HD according to a write signal supplied from the drive control circuit 2. When writing for one screen (n rows and m columns) is completed by such a writing operation, the memory 4 reads the converted pixel data HD _11-nm for one screen by dividing the converted pixel data HD _11-nm for each bit digit. Are sequentially supplied to the address driver 6 for each row.

【００１３】アドレスドライバ６は、駆動制御回路２か
ら供給されたタイミング信号に応じて、かかるメモリ４
から読み出された１行分の変換画素データビット各々の
論理レベルに対応した電圧を有するｍ個の画素データパ
ルスを発生し、これらをＰＤＰ１０の列電極Ｄ₁〜Ｄ_mに
夫々印加する。ＰＤＰ１０は、アドレス電極としての上
記列電極Ｄ₁〜Ｄ_mと、これら列電極と直交して配列され
ている行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nを備えてい
る。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一
対にて１行分に対応した行電極を形成している。すなわ
ち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ
₁及びＹ₁であり、第ｎ行目の行電極対は行電極Ｘ_n及び
Ｙ_nである。上記行電極対及び列電極は放電空間に対し
て誘電体層で被覆されており、各行電極対と列電極との
交点にて１画素に対応した放電セルが形成される構造と
なっている。The address driver 6 operates in accordance with the timing signal supplied from the drive control circuit 2 to operate the memory 4.
, And generates m pixel data pulses having voltages corresponding to the logic levels of the converted pixel data bits for one row, and applies these to the column electrodes D _{1 to} D _m of the PDP 10, respectively. PDP10 is provided with the column electrodes D ₁ to D _m as address electrodes, the row electrodes X ₁ to X _n and row electrodes Y ₁ to Y _n are arranged orthogonal to these column electrodes. In the PDP 10, a row electrode corresponding to one row is formed by a pair of the row electrode X and the row electrode Y. That is, the row electrode pair of the first row in the PDP 10 is the row electrode X
₁ and Y ₁ , and the row electrode pair in the n-th row is row electrodes X _n and Y _n . The row electrode pairs and the column electrodes are covered with a dielectric layer with respect to the discharge space, and a structure in which a discharge cell corresponding to one pixel is formed at the intersection of each row electrode pair and the column electrode.

【００１４】第１サスティンドライバ７及び第２サステ
ィンドライバ８各々は、駆動制御回路２から供給された
タイミング信号に応じて、以下に説明するが如き各種駆
動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ₁〜
Ｘ_n及びＹ₁〜Ｙ_nに印加する。図３は、本発明による駆
動方法に基づく発光駆動フォーマットを示す図である。
また、図４は、かかる発光駆動フォーマットに従って上
記アドレスドライバ６、第１サスティンドライバ７及び
第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ
₁〜Ｄ_m、行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nに印加する各種駆
動パルスの印加タイミングを示す図である。Each of the first sustain driver 7 and the second sustain driver 8 generates various drive pulses as described below in accordance with a timing signal supplied from the drive control circuit 2, and supplies these to the row electrodes of the PDP 10. X ₁ ~
Applied to X _n and Y ₁ to Y _n. FIG. 3 is a diagram showing a light emission drive format based on a drive method according to the present invention.
FIG. 4 shows that the address driver 6, the first sustain driver 7, and the second sustain driver 8 each correspond to the column electrode D of the PDP 10 according to the light emission drive format.
FIG. 3 is a diagram showing application timings of various drive pulses applied to _{1 to} D _m , row electrodes X _{1 to} X _n, and Y _{1 to} Y _n .

【００１５】図３及び図４に示される例では、１フィー
ルドの表示期間を、１４個のサブフィールドＳＦ１〜Ｓ
Ｆ１４に分割してＰＤＰ１０に対する駆動を行なう。各
サブフィールド内では、ＰＤＰ１０の各放電セルに対し
て画素データの書き込みを行なって発光セル及び非発光
セルの設定を行う画素データ書込行程Ｗｃと、上記発光
セルのみを発光維持させる維持発光行程Ｉｃとを実施す
る。又、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１
０の全放電セルを初期化せしめる一斉リセット行程Ｒｃ
を実行し、最後尾のサブフィールドＳＦ１４のみで、消
去行程Ｅを実行する。In the example shown in FIGS. 3 and 4, the display period of one field is divided into 14 sub-fields SF1 to SF.
Driving of the PDP 10 is performed in F14. In each subfield, a pixel data writing process Wc for writing pixel data to each discharge cell of the PDP 10 to set a light emitting cell and a non-light emitting cell, and a sustaining light emitting process for keeping only the light emitting cells emit light And Ic. Also, PDP1 is used only in the first subfield SF1.
Simultaneous reset process Rc for initializing all discharge cells 0
And the erasing step E is executed only in the last subfield SF14.

【００１６】ここで、上記一斉リセット行程Ｒｃでは、
第１サスティンドライバ７及び第２サスティンドライバ
８が、ＰＤＰ１０の行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_n各々に
対して図４に示されるが如きリセットパルスＲＰ_x及び
ＲＰ_Yを同時に印加する。これにより、ＰＤＰ１０中の
全ての放電セルがリセット放電されて、各放電セル内に
は一様に所定の壁電荷が形成される。これにより、ＰＤ
Ｐ１０における全ての放電セルは、後述する維持発光行
程において発光状態が維持される発光セルになる。Here, in the above-mentioned simultaneous reset process Rc,
The first sustain driver 7 and second sustain driver 8 applies a but such reset pulses RP _x and RP _Y shown in Fig. 4 with respect PDP10 the row electrodes X ₁ to X _n and Y ₁ to Y _n, respectively at the same time . As a result, all the discharge cells in the PDP 10 are reset-discharged, and a predetermined wall charge is uniformly formed in each discharge cell. Thereby, PD
All the discharge cells in P10 are light emitting cells whose light emitting state is maintained in a sustain light emitting process described later.

【００１７】各画素データ書込行程Ｗｃでは、アドレス
ドライバ６が、各行毎の画素データパルス群ＤＰ
１_1-n、ＤＰ２_1-n、ＤＰ３_1-n、・・・・、ＤＰ１４_1-nを図
４に示されるように、順次列電極Ｄ₁〜Ｄ_mに印加して行
く。つまり、アドレスドライバ６は、サブフィールドＳ
Ｆ１内では、上記変換画素データＨＤ_11-nm各々の第１
ビット目に基づいて生成した第１行〜第ｎ行各々に対応
した画素データパルス群ＤＰ１_1-nを、図４に示される
が如く１行分毎に順次列電極Ｄ₁〜Ｄ_mに印加して行く。
又、サブフィールドＳＦ２内では、上記変換画素データ
ＨＤ_11-nm各々の第２ビット目に基づいて生成した画素
データパルス群ＤＰ２_1-nを、図４に示されるが如く１
行分毎に順次列電極Ｄ₁〜Ｄ_mに印加して行くのである。
この際、アドレスドライバ６は、変換画素データのビッ
ト論理が例えば論理レベル"１"である場合に限り高電圧
の画素データパルスを発生して列電極Ｄに印加する。第
２サスティンドライバ８は、各画素データパルス群ＤＰ
の印加タイミングと同一タイミングにて、図４に示され
るが如き走査パルスＳＰを発生してこれを行電極Ｙ₁〜
Ｙ_nへと順次印加して行く。この際、走査パルスＳＰが
印加された"行"と、高電圧の画素データパルスが印加さ
れた"列"との交差部の放電セルにのみ放電（選択消去放
電）が生じ、その放電セル内に残存していた壁電荷が選
択的に消去される。かかる選択消去放電により、上記一
斉リセット行程Ｒｃにて発光セルの状態に初期化された
放電セルは、非発光セルに推移する。尚、上記高電圧の
画素データパルスが印加されなかった"列"に形成されて
いる放電セルには放電が生起されず、上記一斉リセット
行程Ｒｃにて初期化された状態、つまり発光セルの状態
を維持する。In each pixel data writing process Wc, the address driver 6 operates the pixel data pulse group DP for each row.
_{1 1-n, DP2 1-} n, DP3 1-n, ····, as shown in FIG. 4 the DP14 _1-n, applied sequentially column electrodes D ₁ to D _m. That is, the address driver 6 operates in the subfield S
In F1, the first of each of the converted pixel data HD _11-nm
Applying pixel data pulse group DP1 _1-n corresponding to the first row to the n-th row, respectively, to sequentially column electrodes D ₁ to D _m to but as every one row as shown in FIG. 4 which is generated based on the bit Go.
Also, in the subfield SF2, the pixel data pulse group DP2 _1-n generated based on the second bit of each of the converted pixel data HD11 _-nm is set to 1 as shown in FIG.
Each rows is a sequential to the column electrodes D ₁ to D _m.
At this time, the address driver 6 generates a high-voltage pixel data pulse and applies it to the column electrode D only when the bit logic of the converted pixel data is, for example, a logical level “1”. The second sustain driver 8 controls each pixel data pulse group DP
At the application the same timing, which row electrodes Y ₁ ~ generates a scanning pulse SP such is shown in FIG. 4
Y _n are sequentially applied. At this time, discharge (selective erase discharge) occurs only in the discharge cell at the intersection of the "row" to which the scan pulse SP is applied and the "column" to which the high-voltage pixel data pulse is applied, and the discharge cell in the discharge cell Are selectively erased. Due to the selective erasing discharge, the discharge cells initialized to the state of the light emitting cells in the simultaneous reset process Rc change to non-light emitting cells. Note that no discharge occurs in the discharge cells formed in the "column" where the high-voltage pixel data pulse was not applied, and the discharge cells were initialized in the simultaneous reset process Rc, that is, the state of the light emitting cells. To maintain.

【００１８】すなわち、画素データ書込行程Ｗｃの実行
により、後述する維持発光行程において発光状態が維持
される発光セルと、消灯状態のままの非発光セルとが、
画素データに応じて択一的に設定され、いわゆる各放電
セルに対する画素データの書き込みが為されるのであ
る。走査パルスＳＰは各サブフィールドＳＦ１〜ＳＦ１
４毎に行電極Ｙ₁〜Ｙ_nの順に生成されるが、その走査パ
ルスＳＰのパルス幅はサブフィールドＳＦ１では最も大
きく、時間的に後のサブフィールドほど小さくなり、サ
ブフィールドＳＦ１４では最も小さくなっている。すな
わち、図４に示したように、サブフィールドＳＦ１〜Ｓ
Ｆ１４各々に対応する走査パルスＳＰのパルス幅をＴａ
１〜Ｔａ１４とすると、 Ｔａ１＞Ｔａ２＞Ｔａ３＞Ｔａ４＞………＞Ｔａ１２＞
Ｔａ１３＞Ｔａ１４ の如き関係がある。That is, by performing the pixel data writing process Wc, a light emitting cell in which a light emitting state is maintained in a sustain light emitting process to be described later and a non-light emitting cell which remains in a light-off state become:
This is set alternatively in accordance with the pixel data, and so-called pixel data is written into each discharge cell. The scanning pulse SP is applied to each of the subfields SF1 to SF1.
Is generated in the order of the row electrodes Y ₁ to Y _n every four, but the pulse width of the scan pulse SP is the largest in the sub-field SF1, decreases as sub-field after temporally, the largest in the subfield SF14 small ing. That is, as shown in FIG.
The pulse width of the scan pulse SP corresponding to each of F14 is Ta
Assuming that 1 to Ta14, Ta1>Ta2>Ta3>Ta4>...>>Ta12>
There is a relationship such as Ta13> Ta14.

【００１９】換言すると、ＳＦ１を第１群のサブフィー
ルド、ＳＦ２を第２群のサブフィールド、ＳＦ３を第３
群のサブフィールド、……、ＳＦ１４を第１４群のサブ
フィールドとした場合、先頭のサブフィールドである第
１群のサブフィールドＳＦ１内の走査パルスＳＰのパル
ス幅が他の群のサブフィールドＳＦ２〜ＳＦ１４内の走
査パルスのパルス幅に比して大となるように設定されて
いる。In other words, SF1 is the first group of subfields, SF2 is the second group of subfields, and SF3 is the third group of subfields.
.., SF14 are the subfields of the fourteenth group, the pulse width of the scanning pulse SP in the first subfield SF1 of the first group is the subfield SF2 of the other group. The setting is made to be larger than the pulse width of the scanning pulse in the SF 14.

【００２０】各維持発光行程Ｉｃでは、第１サスティン
ドライバ７及び第２サスティンドライバ８が、行電極Ｘ
₁〜Ｘ_n及びＹ₁〜Ｙ_nに対して図４に示されるように交互
に維持パルスＩＰ_X及びＩＰ_Yを印加する。この際、上記
画素データ書込行程Ｗｃによって壁電荷が残留したまま
となっている放電セル、すなわち発光セルは、かかる維
持パルスＩＰ_X及びＩＰ_Yが交互に印加されている期間
中、放電発光を繰り返しその発光状態を維持する。尚、
かかる維持発光行程Ｉｃにおいて実施される発光の維持
期間は、図３に示されるように各サブフィールド毎に異
なる。In each sustain emission step Ic, the first sustain driver 7 and the second sustain driver 8 apply the row electrode X
Applying pulses IP _X and IP _Y maintained alternately as shown in FIG. 4 with respect to ₁ to X _n and Y ₁ to Y _n. At this time, the discharge cells in which the wall charges by the pixel data writing process Wc are remain, i.e. light emitting cells during a period according sustain pulses IP _X and IP _Y are alternately applied, discharge light emission The light emitting state is maintained repeatedly. still,
The sustain period of the light emission performed in the sustain light emission process Ic differs for each subfield as shown in FIG.

【００２１】すなわち、サブフィールドＳＦ１での維持
発光行程Ｉｃにおける発光期間を"１"とした場合、 ＳＦ１：１ ＳＦ２：３ ＳＦ３：５ ＳＦ４：８ ＳＦ５：１０ ＳＦ６：１３ ＳＦ７：１６ ＳＦ８：１９ ＳＦ９：２２ ＳＦ10：２５ ＳＦ11：２８ ＳＦ12：３２ ＳＦ13：３５ ＳＦ14：３９ に設定している。That is, assuming that the light emission period in the sustain light emission process Ic in the subfield SF1 is "1", SF1: 1 SF2: 3 SF3: 5 SF4: 8 SF5: 10 SF6: 13 SF7: 16 SF8: 19 SF9 : 22 SF10: 25 SF11: 28 SF12: 32 SF13: 35 SF14: 39

【００２２】すなわち、各サブフィールドＳＦ１〜ＳＦ
１４の発光回数の比を非線形（すなわち、逆ガンマ比
率、Ｙ＝Ｘ^2.2） に成るように設定し、これにより入力
画素データＤの非線形特性（ガンマ特性）を補正するよ
うにしている。また、図４に示されるように、最後尾の
サブフィールドでの消去行程Ｅにおいて、アドレスドラ
イバ６は、消去パルスＡＰを発生してこれを列電極Ｄ
_1-mの各々に印加する。第２サスティンドライバ８は、
かかる消去パルスＡＰの印加タイミングと同時に消去パ
ルスＥＰを発生してこれを行電極Ｙ₁〜Ｙ_n各々に印加す
る。これら消去パルスＡＰ及びＥＰの同時印加により、
ＰＤＰ１０における全放電セル内において消去放電が生
起され、全ての放電セル内に残存している壁電荷が消滅
する。すなわち、かかる消去放電により、ＰＤＰ１０に
おける全ての放電セルが非発光セルとなるのである。That is, each subfield SF1 to SF
The ratio of the number of times of light emission of No. 14 is set to be non-linear (that is, the inverse gamma ratio, Y = X ^2.2 ), whereby the non-linear characteristic (gamma characteristic) of the input pixel data D is corrected. As shown in FIG. 4, in the erasing step E in the last subfield, the address driver 6 generates an erasing pulse AP and sends it to the column electrode D.
Apply to each of _1-m . The second sustain driver 8
Occur simultaneously erase pulse EP with application timing of the erase pulse AP to apply it to the row electrodes Y ₁ to Y _n, respectively. By the simultaneous application of these erase pulses AP and EP,
An erasing discharge is generated in all the discharge cells of the PDP 10, and the wall charges remaining in all the discharge cells disappear. That is, by the erasing discharge, all the discharge cells in the PDP 10 become non-light emitting cells.

【００２３】図５は、図３及び図４に示されるが如き発
光駆動フォーマットに基づいて実施される発光駆動の全
パターンを示す図である。図５に示されるように、サブ
フィールドＳＦ１〜ＳＦ１４の内の１つのサブフィール
ドでの画素データ書込行程Ｗｃにおいてのみで、各放電
セルに対して選択消去放電を実施する(黒丸にて示す)。
すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ
１０の全放電セル内に形成された壁電荷は、上記選択消
去放電が実施されるまでの間残留し、その間に存在する
サブフィールドＳＦ各々での維持発光行程Ｉｃにおいて
放電発光を促す(白丸にて示す)。つまり、各放電セル
は、１フィールド期間内において上記選択消去放電が為
されるまでの間、発光セルとなり、その間に存在するサ
ブフィールド各々での維持発光行程Ｉｃにおいて、図３
に示されるが如き発光期間比にて発光を継続するのであ
る。FIG. 5 is a diagram showing all the patterns of the light emission drive performed based on the light emission drive format as shown in FIGS. As shown in FIG. 5, a selective erase discharge is performed on each discharge cell only in the pixel data writing process Wc in one of the subfields SF1 to SF14 (indicated by black circles). .
That is, the execution of the simultaneous reset process Rc
The wall charges formed in all of the 10 discharge cells remain until the selective erase discharge is performed, and promote discharge light emission in the sustain light emission process Ic in each of the subfields SF existing therebetween (indicated by white circles). Shown). That is, each discharge cell becomes a light-emitting cell until the above-described selective erasure discharge is performed within one field period, and in the sustain light-emitting process Ic in each of the subfields existing between the discharge cells, FIG.
The light emission is continued at the light emission period ratio as shown in FIG.

【００２４】この際、図５に示されるように、各放電セ
ルが発光セルから非発光セルへと推移する回数は、１フ
ィールド期間内において必ず１回以下となるようにして
いる。すなわち、１フィールド期間内において一旦、非
発光セルに設定した放電セルを再び発光セルに復帰させ
るような発光駆動パターンを禁止したのである。よっ
て、画像表示に関与していないにも拘わらず強い発光を
伴う上記一斉リセット動作を図３及び図４に示されるが
如く、１フィールド期間内において１回だけ実施してお
けば良いので、コントラストの低下を抑えることが出来
る。At this time, as shown in FIG. 5, the number of times that each discharge cell changes from a light emitting cell to a non-light emitting cell is always set to one or less in one field period. That is, a light emission driving pattern in which a discharge cell set as a non-light emitting cell is returned to a light emitting cell once during one field period is prohibited. Therefore, as shown in FIGS. 3 and 4, the simultaneous reset operation involving strong light emission need not be performed only once in one field period even though it is not involved in image display. Can be suppressed.

【００２５】また、１フィールド期間内において実施す
る選択消去放電は、図５の黒丸にて示されるが如く最高
でも１回なので、その消費電力を抑えることが可能とな
るのである。更に、図５に示されるように、１フィール
ド期間内において発光状態にある期間と、非発光状態と
なる期間とが互いに反転するような発光パターンは存在
しないので、偽輪郭を抑制出来る。Further, since the selective erase discharge performed within one field period is at most one time as shown by the black circle in FIG. 5, the power consumption can be suppressed. Further, as shown in FIG. 5, there is no light emitting pattern in which the light emitting state and the light emitting state are not reversed in one field period, so that a false contour can be suppressed.

【００２６】また、上記した走査パルスＳＰについて
は、そのパルス幅がサブフィールドＳＦ１〜ＳＦ１４の
順のうちの時間的に前に位置するサブフィールドほど大
きく設定されている。これは、次のような理由のためで
ある。選択消去動作が行なわれるサブフィールドより前
のサブフィールドが発光状態で十分に維持放電発光が繰
り返されている場合（高輝度の場合）には、放電空間内
に十分なプライミング粒子が存在して選択消去放電が確
実に行なわれる。一方、選択消去動作が行なわれるサブ
フィールドの前に発光状態となるサブフィールドがな
い、或いは発光状態となるサブフィールドがあって少な
い場合（サブフィールドＳＦ１又はＳＦ２にて選択消去
放電が行なわれる低輝度の場合）には、維持放電発光の
回数が少なく、放電空間内に十分なプライミング粒子が
存在しない。このように放電空間内に十分なプライミン
グ粒子が存在しない状態で選択消去動作のサブフィール
ドを迎えると、走査パルスＳＰを印加してから実際に選
択消去放電が起きるまでに時間的な遅れが生じてしま
い、選択消去放電が不安定となり、結果として維持放電
期間において誤放電が生じ表示品質が低下する。そこ
で、走査パルスＳＰのパルス幅をサブフィールドＳＦ１
〜ＳＦ１４の順のうちの時間的に前に位置するサブフィ
ールドほど大きく設定することにより、走査パルスＳＰ
の印加中に選択消去放電が必ず起きるようにすることが
できるので、選択消去動作の安定を確保することができ
る。また、走査パルスＳＰのパルス幅を変えるのではな
く、走査パルスＳＰのパルス電圧がサブフィールドＳＦ
１〜ＳＦ１４の順のうちの時間的に前に位置するサブフ
ィールドほど大きくなるように設定しても良い。この場
合には、図６に示すように、サブフィールドＳＦ１〜Ｓ
Ｆ１４各々に対応する走査パルスＳＰのパルス電圧をＶ
ａ１〜Ｖａ１４とすると、 Ｖａ１＞Ｖａ２＞Ｖａ３＞Ｖａ４＞………＞Ｖａ１２＞
Ｖａ１３＞Ｖａ１４ の如き関係がある。The pulse width of the scanning pulse SP is set to be larger in a subfield located earlier in time in the order of the subfields SF1 to SF14. This is for the following reasons. When the sustain discharge light emission is sufficiently repeated in the sub-field before the sub-field in which the selective erase operation is performed (in the case of high luminance), sufficient priming particles exist in the discharge space and the selection is performed. Erasing discharge is reliably performed. On the other hand, when there is no light emitting subfield before the subfield in which the selective erasing operation is performed, or when there are few light emitting subfields (low luminance in which selective erasing discharge is performed in subfield SF1 or SF2) In the case of (1), the number of times of sustain discharge light emission is small, and sufficient priming particles do not exist in the discharge space. When the subfield of the selective erasing operation is started in a state where sufficient priming particles are not present in the discharge space, a time delay occurs from the application of the scanning pulse SP to the actual occurrence of the selective erasing discharge. As a result, the selective erase discharge becomes unstable, and as a result, erroneous discharge occurs during the sustain discharge period, and the display quality deteriorates. Therefore, the pulse width of the scan pulse SP is changed to the subfield SF1.
To SF14, the larger the subfield positioned earlier in time, the larger the scanning pulse SP
Since the selective erasing discharge can always occur during the application of, the stability of the selective erasing operation can be ensured. Also, instead of changing the pulse width of the scan pulse SP, the pulse voltage of the scan pulse SP
It may be set to be larger in a subfield located earlier in time in the order of 1 to SF14. In this case, as shown in FIG.
The pulse voltage of the scan pulse SP corresponding to each of F14 is V
a1 to Va14, Va1>Va2>Va3>Va4>...>>Va12>
Va13> Va14.

【００２７】換言すると、ＳＦ１を第１群のサブフィー
ルド、ＳＦ２を第２群のサブフィールド、ＳＦ３を第３
群のサブフィールド、……、ＳＦ１４を第１４群のサブ
フィールドとした場合、先頭のサブフィールドである第
１群のサブフィールドＳＦ１内の走査パルスＳＰのパル
ス電圧の値が他の群のサブフィールドＳＦ２〜ＳＦ１４
内の走査パルスのパルス電圧の値に比して大となるよう
に設定されている。これによりサブフィールドＳＦ１や
ＳＦ２であっても走査パルスＳＰの電圧レベルが時間的
に後のサブフィールドの電圧レベルより高くなるので選
択消去放電が必ず起きるようにすることができる。In other words, SF1 is the first group of subfields, SF2 is the second group of subfields, and SF3 is the third subfield.
.., SF14 are the subfields of the fourteenth group, the pulse voltage of the scan pulse SP in the first subfield SF1 of the first group is the subfield of another group. SF2-SF14
It is set to be larger than the value of the pulse voltage of the scanning pulse in. As a result, even in the subfields SF1 and SF2, the voltage level of the scanning pulse SP becomes temporally higher than the voltage level of the subsequent subfield, so that the selective erasing discharge can always occur.

【００２８】更に、走査パルスＳＰのパルス幅及びパル
ス電圧の両方がサブフィールドＳＦ１〜ＳＦ１４の順の
うちの時間的に前に位置するサブフィールドほど大きく
なるように設定しても良い。また、サブフィールドＳＦ
１〜ＳＦ１４で構成されるサブフィールド群内の各サブ
フィールドの走査パルスのパルス幅及びパルス電圧を、
例えば、Ｔａ１＝Ｔａ２＝Ｔａ３＝Ｔａ４＞Ｔａ５＝Ｔ
ａ６＝Ｔａ７＝Ｔａ８＞Ｔａ９＝Ｔａ１０＝Ｔａ１１＝
Ｔａ１２＝Ｔａ１３＝Ｔａ１４、Ｖａ１＝Ｖａ２＝Ｖａ
３＝Ｖａ４＞Ｖａ５＝Ｖａ６＝Ｖａ７＝Ｖａ８＞Ｖａ９
＝Ｖａ１０＝Ｖａ１１＝Ｖａ１２＝Ｖａ１３＝Ｖａ１４
というように設定しても良い。Further, both the pulse width and the pulse voltage of the scanning pulse SP may be set to be larger in the subfield located earlier in time in the order of the subfields SF1 to SF14. Also, the subfield SF
The pulse width and pulse voltage of the scan pulse of each subfield in the subfield group consisting of
For example, Ta1 = Ta2 = Ta3 = Ta4> Ta5 = T
a6 = Ta7 = Ta8> Ta9 = Ta10 = Ta11 =
Ta12 = Ta13 = Ta14, Va1 = Va2 = Va
3 = Va4> Va5 = Va6 = Va7 = Va8> Va9
= Va10 = Va11 = Va12 = Va13 = Va14
It may be set as follows.

【００２９】この場合、ＳＦ１〜ＳＦ１４で構成される
サブフィールド群内の各サブフィールドが、各サブフィ
ールド内の走査パルスＳＰのパルス波形によって複数の
群、すなわちＳＦ１〜ＳＦ４で構成される先頭のサブフ
ィールドを少なくとも含む第１群、ＳＦ５〜ＳＦ８で構
成される第２群、ＳＦ９〜ＳＦ１４で構成される第３群
に分割され、第１群に属するサブフィールド内の走査パ
ルスＳＰのパルス幅及びパルス電圧の値の少なくとも１
つが第２及び第３の群に属するサブフィールド内の走査
パルスにおけるぞれぞれの値に比して大となるように設
定される。In this case, each subfield in the subfield group composed of SF1 to SF14 is divided into a plurality of groups, that is, the first subfield composed of SF1 to SF4 by the pulse waveform of the scan pulse SP in each subfield. A first group including at least a field, a second group including SF5 to SF8, and a third group including SF9 to SF14, and the pulse width and pulse of the scan pulse SP in the subfield belonging to the first group At least one of the voltage values
One of them is set so as to be larger than each value in the scan pulse in the subfield belonging to the second and third groups.

【００３０】ところで、図５に示されるが如き発光駆動
パターンによれば、発光輝度比が、 ｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、256｝ なる１５段階の中間調表現が可能になる。しかしなが
ら、上記Ａ／Ｄ変換器１から供給される画素データＤ
は、８ビット、すなわち、２５６段階の中間調を表現し
ているものである。By the way, according to the light emission drive pattern as shown in FIG. 5, the light emission luminance ratio is as follows: 0, 1, 4, 9, 17, 27, 40, 56, 75, 97, 122, 150, 182 , 217, 256} in 15 stages of halftone expression. However, the pixel data D supplied from the A / D converter 1
Represents eight bits, that is, a halftone of 256 steps.

【００３１】そこで、上記１５段階の階調駆動によって
も擬似的に２５６段階の中間調表示を実施させるべく、
図２に示したデータ変換回路３０によってデータ変換を
行うのである。図７は、かかるデータ変換回路３０の内
部構成を示す図である。図７において、ＡＢＬ(自動輝
度制御)回路３１は、ＰＤＰ１０の画面上に表示される
画像の平均輝度が所定の輝度範囲内に収まるように、Ａ
／Ｄ変換器１から順次供給されてくる各画素毎の画素デ
ータＤに対して輝度レベルの調整を行い、この際得られ
た輝度調整画素データＤ_BLを第１データ変換回路３２に
供給する。Therefore, in order to pseudo-display 256 gray levels even with the above 15 gray scale driving,
The data conversion is performed by the data conversion circuit 30 shown in FIG. FIG. 7 is a diagram showing the internal configuration of the data conversion circuit 30. In FIG. 7, an ABL (automatic brightness control) circuit 31 controls the ABL so that the average brightness of an image displayed on the screen of the PDP 10 falls within a predetermined brightness range.
/ Adjusts the brightness level for pixel data D for each pixel sequentially supplied thereto from D converter 1, and supplies the time resulting luminance adjusted pixel data D _BL to the first data conversion circuit 32.

【００３２】かかる輝度レベルの調整は、上述の如くサ
ブフィールドの発光回数の比を非線形に設定して逆ガン
マ補正を行う前に行われる。よって、ＡＢＬ回路３１
は、画素データ（入力画素データ）Ｄに逆ガンマ補正を
施し、この際得られた逆ガンマ変換画素データの平均輝
度に応じて上記画素データＤの輝度レベルを自動調整す
るように構成されている。これにより、輝度調整による
表示品質の劣化を防止するのである。The adjustment of the luminance level is performed before performing the inverse gamma correction by setting the ratio of the number of times of light emission of the subfield to non-linear as described above. Therefore, the ABL circuit 31
Is configured to perform inverse gamma correction on pixel data (input pixel data) D and automatically adjust the luminance level of the pixel data D according to the average luminance of the inverse gamma-converted pixel data obtained at this time. . This prevents the display quality from deteriorating due to the brightness adjustment.

【００３３】図８は、かかるＡＢＬ回路３１の内部構成
を示す図である。図８において、レベル調整回路３１０
は、後述する平均輝度検出回路３１１によって求められ
た平均輝度に応じて画素データＤのレベルを調整して得
られた輝度調整画素データＤ_BLを出力する。データ変換
回路３１２は、かかる輝度調整画素データＤ_BLを図９に
示されるが如き非線形特性からなる逆ガンマ特性(Y=X
^2.2）にて変換したものを逆ガンマ変換画素データＤｒ
として平均輝度レベル検出回路３１１に供給する。すな
わち、データ変換回路３１２にて、輝度調整画素データ
Ｄ_BLに対して逆ガンマ補正を施すことにより、ガンマ補
正の解除された元の映像信号に対応した画素データ（逆
ガンマ変換画素データＤｒ）を復元するのである。平均
輝度検出回路３１１は、各サブフィールドでの発光期間
を指定する例えば図１０に示されるが如き輝度モード１
〜４の中から、上述の如く求めた平均輝度に応じた輝度
にてＰＤＰ１０を発光駆動し得る輝度モードを選択し、
この選択した輝度モードを示す輝度モード信号ＬＣを駆
動制御回路２に供給する。この際、駆動制御回路２は、
図３に示されるサブフィールドＳＦ１〜ＳＦ１４各々の
維持発光行程Ｉｃにおいて発光維持する期間、すなわ
ち、各維持発光行程Ｉｃ内において印加される維持パル
スの数を、図１０に示されるが如き輝度モード信号ＬＣ
にて指定されたモードに従って設定する。すなわち、図
３に示されている各サブフィールドでの発光期間は、輝
度モード１が設定された際における発光期間を示すもの
であり、仮に輝度モード２が設定された場合には、 ＳＦ１：２ ＳＦ２：６ ＳＦ３：１０ ＳＦ４：１６ ＳＦ５：２０ ＳＦ６：２６ ＳＦ７：３２ ＳＦ８：３８ ＳＦ９：４４ ＳＦ10：５０ ＳＦ11：５６ ＳＦ12：６４ ＳＦ13：７０ ＳＦ14：７８ なる発光期間にて各サブフィールドでの発光駆動が実施
される。FIG. 8 is a diagram showing the internal configuration of the ABL circuit 31. In FIG. 8, the level adjustment circuit 310
Outputs the luminance adjusted pixel data D _BL obtained by adjusting the level of the pixel data D in accordance with the average brightness determined by the average brightness detection circuit 311 to be described later. The data conversion circuit 312 converts the luminance adjustment pixel data _DBL into an inverse gamma characteristic (Y = X) having a non-linear characteristic as shown in FIG.
^2.2 ) Inverted gamma converted pixel data Dr
And supplies it to the average luminance level detection circuit 311. That is, the data conversion circuit 312 performs inverse gamma correction on the luminance adjustment pixel data _DBL to convert pixel data (inverse gamma converted pixel data Dr) corresponding to the original video signal from which gamma correction has been canceled. It will be restored. The average luminance detection circuit 311 specifies a light emission period in each subfield, for example, a luminance mode 1 as shown in FIG.
4, a luminance mode capable of driving the PDP 10 to emit light at a luminance corresponding to the average luminance obtained as described above is selected.
A luminance mode signal LC indicating the selected luminance mode is supplied to the drive control circuit 2. At this time, the drive control circuit 2
The period during which light emission is maintained in the sustain light emission process Ic of each of the subfields SF1 to SF14 shown in FIG. 3, that is, the number of sustain pulses applied in each sustain light emission process Ic is determined by a brightness mode signal as shown in FIG. LC
Set according to the mode specified by. That is, the light emission period in each subfield shown in FIG. 3 indicates the light emission period when the brightness mode 1 is set. If the brightness mode 2 is set, SF1: 2 SF2: 6 SF3: 10 SF4: 16 SF5: 20 SF6: 26 SF7: 32 SF8: 38 SF9: 44 SF10: 50 SF11: 56 SF12: 64 SF13: 70 SF14: 78 Emission in each subfield. Driving is performed.

【００３４】尚、かかる発光駆動においても、各サブフ
ィールドＳＦ１〜ＳＦ１４各々での発光回数の比が非線
形(すなわち、逆ガンマ比率、Ｙ＝Ｘ^2.2)に設定されて
おり、これにより入力画素データＤの非線形特性（ガン
マ特性）が補正される。平均輝度検出回路３１１は、か
かる逆ガンマ変換画素データＤｒからその平均輝度を求
めて上記レベル調整回路３１０に供給する。In this light emission driving, the ratio of the number of times of light emission in each of the subfields SF1 to SF14 is set to be non-linear (ie, inverse gamma ratio, Y = X ^2.2 ). Is corrected. The average luminance detection circuit 311 calculates the average luminance from the inverse gamma conversion pixel data Dr and supplies the average luminance to the level adjustment circuit 310.

【００３５】図７における第１データ変換回路３２は、
図１１に示されるが如き変換特性に基づいて２５６階調
（８ビット）の輝度調整画素データＤ_BLを１４×１６／
２５５（２２４／２５５）にした８ビット（０〜２２
４）の変換画素データＨＤ_pに変換して多階調化処理回
路３３に供給する。具体的には、８ビット（０〜２５
５）の輝度調整画素データＤ_BLがかかる変換特性に基づ
く図１２及び図１３に示されるが如き変換テーブルに従
って変換される。すなわち、この変換特性は、入力画素
データのビット数 、多階調化による圧縮ビット数及び
表示階調数に応じて設定される。このように、後述する
多階調化処理回路３３の前段に第１データ変換回路３２
を設けて、表示階調数、多階調化による圧縮ビット数に
合わせた変換を施し、これにより輝度調整画素データＤ
_BLを上位ビット群（多階調化画素データに対応）と下位
ビット群（切り捨てられるデータ：誤差データ）をビッ
ト境界で切り分け、この信号に基づいて多階調化処理を
行うようになっている。これにより、多階調化処理によ
る輝度飽和の発生及び表示階調がビット境界にない場合
に生じる表示特性の平坦部の発生（すなわち、階調歪み
の発生）を防止することができる。The first data conversion circuit 32 in FIG.
Based on the conversion characteristic as shown in FIG. 11, the luminance adjustment pixel data _DBL of 256 gradations (8 bits) is converted to 14 × 16 /
8 bits (0 to 22) converted to 255 (224/255)
It is converted into the converted pixel data HD _p 4) to the multi-gradation processing circuit 33. Specifically, 8 bits (0 to 25)
The luminance adjusted pixel data D _BL of 5) is shown in FIGS. 12 and 13 based on such characteristics are converted in accordance with such a conversion table. That is, the conversion characteristics are set according to the number of bits of the input pixel data, the number of compressed bits by multi-gradation, and the number of display gradations. As described above, the first data conversion circuit 32 is provided before the multi-gradation processing circuit 33 described later.
To perform conversion in accordance with the number of display gradations and the number of compression bits by increasing the number of gradations.
_BL is divided into an upper bit group (corresponding to multi-gradation pixel data) and a lower bit group (data to be truncated: error data) at a bit boundary, and multi-gradation processing is performed based on this signal. . As a result, it is possible to prevent the occurrence of luminance saturation due to the multi-gradation processing and the occurrence of a flat portion of the display characteristics (that is, the occurrence of gradation distortion) that occurs when the display gradation is not at the bit boundary.

【００３６】尚、下位ビット群は切り捨てられるので階
調数が減少することになるが、その階調数の減少分は、
以下に説明する多階調化処理回路３３の動作により擬似
的に得られるようにしている。図１４は、かかる多階調
化処理回路３３の内部構成を示す図である。図１４に示
されるが如く、多階調化処理回路３３は、誤差拡散処理
回路３３０及びディザ処理回路３５０から構成される。Since the lower-order bit group is discarded, the number of gray scales is reduced.
This is obtained in a pseudo manner by the operation of the multi-gradation processing circuit 33 described below. FIG. 14 is a diagram showing an internal configuration of the multi-gradation processing circuit 33. As shown in FIG. 14, the multiple gradation processing circuit 33 includes an error diffusion processing circuit 330 and a dither processing circuit 350.

【００３７】先ず、誤差拡散処理回路３３０におけるデ
ータ分離回路３３１は、上記第１データ変換回路３２か
ら供給された８ビットの変換画素データＨＤ_P中の下位
２ビット分を誤差データ、上位６ビット分を表示データ
として分離する。加算器３３２は、かかる誤差データと
しての変換画素データＨＤ_P中の下位２ビット分と、遅
延回路３３４からの遅延出力と、係数乗算器３３５の乗
算出力とを加算して得た加算値を遅延回路３３６に供給
する。遅延回路３３６は、加算器３３２から供給された
加算値を、画素データのクロック周期と同一の時間を有
する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ₁
として上記係数乗算器３３５及び遅延回路３３７に夫々
供給する。[0037] First, the data separation circuit in the error diffusion processing circuit 330 331, the error data of lower two bits in the converted pixel data HD _P of 8 bits supplied from the first data conversion circuit 32, the upper 6 bits Is separated as display data. The adder 332, delay and the lower two bits of the converted pixel data HD in _P as such error data, a delay output from the delay circuit 334, an added value obtained by adding the multiplication outputs of the coefficient multipliers 335 The signal is supplied to a circuit 336. The delay circuit 336 delays the addition value supplied from the adder 332 by a delay time D having the same time as the clock cycle of the pixel data, and delays the addition value by a delay addition signal AD _1.
Are supplied to the coefficient multiplier 335 and the delay circuit 337, respectively.

【００３８】係数乗算器３３５は、上記遅延加算信号Ａ
Ｄ₁に所定係数値Ｋ₁(例えば、"7/16")を乗算して得られ
た乗算結果を上記加算器３３２に供給する。遅延回路３
３７は、上記遅延加算信号ＡＤ₁を更に(１水平走査期間
−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを
遅延加算信号ＡＤ₂として遅延回路３３８に供給する。
遅延回路３３８は、かかる遅延加算信号ＡＤ₂を更に上
記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ₃
として係数乗算器３３９に供給する。又、遅延回路３３
８は、かかる遅延加算信号ＡＤ₂を更に上記遅延時間Ｄ
×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ
₄として係数乗算器３４０に供給する。更に、遅延回路
３３８は、かかる遅延加算信号ＡＤ₂を上記遅延時間Ｄ
×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ
₅として係数乗算器３４１に供給する。The coefficient multiplier 335 outputs the delayed addition signal A
The multiplication result obtained by multiplying D ₁ by a predetermined coefficient value K ₁ (for example, “7/16”) is supplied to the adder 332. Delay circuit 3
37, further the delay addition signal AD ₁ - supplied to the delay circuit 338 which is delayed by (1 horizontal scanning period the delay time D × 4) comprising time as a delay addition signal AD _2.
Delay circuit 338, such delayed addition signal AD ₂ further delayed addition signal AD ₃ a delayed only the delay time D
Is supplied to the coefficient multiplier 339. Also, the delay circuit 33
8, further the delay time D of such delay addition signal AD ₂
A signal delayed by the time of × 2 is a delayed addition signal AD
₄ is supplied to the coefficient multiplier 340. Further, the delay circuit 338 converts the delay addition signal AD ₂ into the delay time D
A signal delayed by the time of × 3 is a delayed addition signal AD
_{The value 5} is supplied to the coefficient multiplier 341.

【００３９】係数乗算器３３９は、上記遅延加算信号Ａ
Ｄ₃に所定係数値Ｋ₂(例えば、"3/16")を乗算して得られ
た乗算結果を加算器３４２に供給する。係数乗算器３４
０は、上記遅延加算信号ＡＤ₄に所定係数値Ｋ₃(例え
ば、"5/16")を乗算して得られた乗算結果を加算器３４
２に供給する。係数乗算器３４１は、上記遅延加算信号
ＡＤ₅に所定係数値Ｋ₄(例えば、"1/16")を乗算して得ら
れた乗算結果を加算器３４２に供給する。The coefficient multiplier 339 outputs the delayed addition signal A
The multiplication result obtained by multiplying D ₃ by a predetermined coefficient value K ₂ (for example, “3/16”) is supplied to the adder 342. Coefficient multiplier 34
0, a predetermined coefficient value K ₃ to the delay addition signal AD ₄ (e.g., "5/16") adders multiplication result obtained by multiplying the 34
Feed to 2. Coefficient multiplier 341, a predetermined coefficient value K ₄ to the delay addition signal AD ₅ (e.g., "1/16") to the adder 342 the multiplication result obtained by multiplying the.

【００４０】加算器３４２は、上記係数乗算器３３９、
３４０及び３４１各々から供給された乗算結果を加算し
て得られた加算信号を上記遅延回路３３４に供給する。
遅延回路３３４は、かかる加算信号を上記遅延時間Ｄな
る時間分だけ遅延させて上記加算器３３２に供給する。
加算器３３２は、上記誤差データ(変換画素データＨＤ_P
中の下位２ビット分)と、遅延回路３３４からの遅延出
力と、係数乗算器３３５の乗算出力とを加算し、この
際、桁上げがない場合には論理レベル"０"、桁上げがあ
る場合には論理レベル"1"のキャリアウト信号Ｃ_Oを発生
して加算器３３３に供給する。The adder 342 includes the coefficient multiplier 339,
An addition signal obtained by adding the multiplication results supplied from each of 340 and 341 is supplied to the delay circuit 334.
The delay circuit 334 delays the added signal by the delay time D and supplies it to the adder 332.
The adder 332 outputs the error data (converted pixel data HD _P
(The lower 2 bits in the middle), the delay output from the delay circuit 334, and the multiplication output of the coefficient multiplier 335. At this time, if there is no carry, the logical level is "0" and there is carry. In this case, a carry-out signal C _O having a logical level “1” is generated and supplied to the adder 333.

【００４１】加算器３３３は、上記表示データ(変換画
素データＨＤ_P中の上位６ビット分)に、上記キャリアウ
ト信号Ｃ_Oを加算したものを６ビットの誤差拡散処理画
素データＥＤとして出力する。以下に、かかる構成から
なる誤差拡散処理回路３３０の動作について説明する。The adder 333 outputs to the display data (upper 6 bits in the converted pixel data HD _P), a material obtained by adding the carry-out signal C _O of 6 bits as the error diffusion processing pixel data ED. The operation of the error diffusion processing circuit 330 having such a configuration will be described below.

【００４２】例えば、図１５に示されるが如きＰＤＰ１
０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥ
Ｄを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画
素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素
Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応
した各誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ₁ 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ₃ 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ₄ 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ₅ 各々を、上述した如き所定の係数値Ｋ₁〜Ｋ₄をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤ_Pの下位２ビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号Ｃ_Oを変換画素データＨＤ_P中の上位６
ビット分、すなわち画素Ｇ(j,k)に対応した表示データ
に加算したものを誤差拡散処理画素データＥＤとする。For example, a PDP 1 as shown in FIG.
Error diffusion processed pixel data E corresponding to the pixel G (j, k) of 0
To obtain D, first, a pixel G (j, k-1) on the left side of the pixel G (j, k), a pixel G (j-1, k-1) on the upper left, and a pixel G (j-1, k) and each error data corresponding to the pixel G (j-1, k + 1) on the upper right, that is, error data corresponding to the pixel G (j, k-1): delay Addition signal A
D1 Error data corresponding to _one pixel G (j-1, k + 1): delayed addition signal AD Error data corresponding to _three pixels G (j-1, k): delayed addition signal A
D ₄ pixel G (j-1, k- 1) to the error data corresponding: a delay addition signal AD ₅ each weighted addition with a predetermined coefficient value K ₁ ~K ₄ as mentioned above. Then, the addition result, the lower two bits of the converted pixel data HD _P, i.e. pixel G (j, k) by adding the error data corresponding to the carry-out signal C _O of 1 bit obtained when the Top 6 of the converted pixel data HD in _P a
The bit amount, that is, the value added to the display data corresponding to the pixel G (j, k) is referred to as error diffusion processed pixel data ED.

【００４３】誤差拡散処理回路３３０は、かかる構成に
より、変換画素データＨＤ_P中の上位６ビット分を表示
データ、残りの下位２ビット分を誤差データとして捉
え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、
Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算した
ものを、上記表示データに反映させるようにしている。
この動作により、原画素｛Ｇ(j,k)｝における下位２ビ
ット分の輝度が上記周辺画素により擬似的に表現され、
それ故に８ビットよりも少ないビット数、すなわち６ビ
ット分の表示データにて、上記８ビット分の画素データ
と同等の輝度階調表現が可能になるのである。The error diffusion processing circuit 330, by such a configuration, the display data upper 6 bits in the converted pixel data HD _P, captures the remaining lower two bits as error data, the peripheral pixels {G (j, k- 1), G (j-1, k + 1), G (j-1, k),
G (j−1, k−1) 誤差 The weighted sum of the error data for each is reflected in the display data.
By this operation, the luminance of the lower 2 bits in the original pixel {G (j, k)} is pseudo-expressed by the peripheral pixels,
Therefore, with the number of bits less than 8 bits, that is, 6 bits of display data, the same luminance gradation expression as that of the 8 bits of pixel data can be achieved.

【００４４】尚、この誤差拡散の係数値が各画素に対し
て一定に加算されていると、誤差拡散パターンによるノ
イズが視覚的に確認される場合があり画質を損なってし
まう。そこで、後述するディザ係数の場合と同様に４つ
の画素各々に割り当てるべき誤差拡散の係数Ｋ₁〜Ｋ₄を
１フィールド毎に変更するようにしても良い。ディザ処
理回路３５０は、かかる誤差拡散処理回路３３０から供
給された誤差拡散処理画素データＥＤにディザ処理を施
すことにより、６ビットの誤差拡散処理画素データＥＤ
と同等な輝度階調レベルを維持しつつもビット数を更に
４ビットに減らした多階調化処理画素データＤ_Sを生成
する。尚、かかるディザ処理では、隣接する複数個の画
素により１つの中間表示レベルを表現するものである。
例えば、８ビットの画素データの内の上位６ビットの画
素データを用いて８ビット相当の階調表示を行う場合、
左右、上下に互いに隣接する４つの画素を１組とし、こ
の１組の各画素に対応した画素データ各々に、互いに異
なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り
当てて加算する。かかるディザ処理によれば、４画素で
４つの異なる中間表示レベルの組み合わせが発生するこ
とになる。よって、例え画素データのビット数が６ビッ
トであっても、表現出来る輝度階調レベルは４倍、すな
わち、８ビット相当の中間調表示が可能となるのであ
る。If the error diffusion coefficient value is constantly added to each pixel, noise due to the error diffusion pattern may be visually recognized, thereby deteriorating the image quality. Therefore, the error diffusion coefficients K _{1 to} K ₄ to be assigned to each of the four pixels may be changed for each field as in the case of the dither coefficient described later. The dither processing circuit 350 performs dither processing on the error diffusion processing pixel data ED supplied from the error diffusion processing circuit 330, thereby obtaining the 6-bit error diffusion processing pixel data ED.
Also generates a multi-gradation processing pixel data D _S which was reduced to further 4 bits the number of bits while maintaining a comparable luminance gradation level. In the dither processing, one intermediate display level is expressed by a plurality of adjacent pixels.
For example, when gradation display corresponding to 8 bits is performed using upper 6 bits of pixel data of 8 bits of pixel data,
Four pixels adjacent to each other in the left, right, up, and down are set as one set, and four dither coefficients a to d each having a different coefficient value are assigned to each piece of pixel data corresponding to each pixel of the set and added. According to such dither processing, combinations of four different intermediate display levels occur in four pixels. Therefore, even if the number of bits of the pixel data is 6 bits, the luminance gradation level that can be expressed is four times, that is, halftone display equivalent to 8 bits is possible.

【００４５】しかしながら、ディザ係数ａ〜ｄなるディ
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。However, if the dither patterns of the dither coefficients a to d are constantly added to each pixel,
Noise due to the dither pattern may be visually recognized, and image quality may be impaired. Therefore, the dither processing circuit 350 changes the dither coefficients a to d to be assigned to each of the four pixels for each field.

【００４６】図１６は、かかるディザ処理回路３５０の
内部構成を示す図である。図１６において、ディザ係数
発生回路３５２は、互いに隣接する４つの画素毎に４つ
のディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加
算器３５１に供給する。例えば、図１７に示されるよう
に、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、
第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,
k+1)なる４つの画素各々に対応した４つのディザ係数
ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回
路３５２は、これら４つの画素各々に割り当てるべき上
記ディザ係数ａ〜ｄを図１７に示されるように１フィー
ルド毎に変更して行く。FIG. 16 is a diagram showing an internal configuration of the dither processing circuit 350. In FIG. 16, a dither coefficient generation circuit 352 generates four dither coefficients a, b, c, and d for every four pixels adjacent to each other, and sequentially supplies these to an adder 351. For example, as shown in FIG. 17, the pixels G (j, k) and G (j, k + 1) corresponding to the j-th row,
Pixel G (j + 1, k) and pixel G (j + 1, k) corresponding to the (j + 1) th row
The four dither coefficients a, b, c, and d corresponding to the four pixels k + 1) are generated. At this time, the dither coefficient generation circuit 352 changes the dither coefficients a to d to be assigned to each of these four pixels for each field as shown in FIG.

【００４７】すなわち、最初の第１フィールドにおいて
は、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返
し発生し、これを加算器３５１に供給する。ディザ係数
発生回路３５２は、上述した如き第１フィールド〜第４
フィールドの動作を繰り返し実行する。すなわち、かか
る第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。That is, in the first first field, pixel G (j, k): dither coefficient a pixel G (j, k + 1): dither coefficient b pixel G (j + 1, k): dither coefficient c Pixel G (j + 1, k + 1): dither coefficient d In the next second field, pixel G (j, k): dither coefficient b pixel G (j, k + 1): dither coefficient a pixel G ( j + 1, k): dither coefficient d pixel G (j + 1, k + 1): dither coefficient c In the next third field, pixel G (j, k): dither coefficient d pixel G (j, k) +1): dither coefficient c pixel G (j + 1, k): dither coefficient b pixel G (j + 1, k + 1): dither coefficient a Then, in the fourth field, pixel G (j, k) : Dither coefficient c Pixel G (j, k + 1): Dither coefficient d Pixel G (j + 1, k): Dither coefficient a Pixel G (j + 1, k + 1): Dither coefficient b The dither coefficients a to d are repeatedly circulated and generated, and supplied to the adder 351. The dither coefficient generation circuit 352 includes the first to fourth fields as described above.
Repeat the field operation. That is, when the dither coefficient generation operation in the fourth field is completed, the operation returns to the operation in the first field again, and the above-described operation is repeated.

【００４８】加算器３５１は、上記誤差拡散処理回路３
３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+
1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応し
た誤差拡散処理画素データＥＤ各々に、上述の如く各フ
ィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加
算し、この際得られたディザ加算画素データを上位ビッ
ト抽出回路３５３に供給する。The adder 351 is connected to the error diffusion processing circuit 3
The pixels G (j, k) and G (j, k +) supplied from
1), the pixel G (j + 1, k), and the error diffusion processing pixel data ED corresponding to each of the pixels G (j + 1, k + 1), and the dither coefficient assigned to each field as described above. a to d are added to each other, and the obtained dither added pixel data is supplied to the upper bit extraction circuit 353.

【００４９】例えば、図１７に示される第１フィールド
においては、 画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋
ディザ係数ａ、 画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｂ、 画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｃ、 画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥ
Ｄ＋ディザ係数ｄの各々をディザ加算画素データとして
上位ビット抽出回路３５３に順次供給して行くのであ
る。For example, in the first field shown in FIG. 17, the error diffusion processing pixel data ED + corresponding to the pixel G (j, k)
Error diffusion processing pixel data ED corresponding to dither coefficient a and pixel G (j, k + 1)
+ Dither coefficient b, error diffusion processed pixel data ED corresponding to pixel G (j + 1, k)
+ Dither coefficient c, error diffusion processed pixel data E corresponding to pixel G (j + 1, k + 1)
Each of the D + dither coefficient d is sequentially supplied to the upper bit extraction circuit 353 as dither added pixel data.

【００５０】上位ビット抽出回路３５３は、かかるディ
ザ加算画素データの上位４ビット分までを抽出し、これ
を多階調化画素データＤ_Sとして図７に示される第２デ
ータ変換回路３４に供給する。第２データ変換回路３４
は、かかる多階調化画素データＤ_Sを図１８に示される
が如き変換テーブルに従って、サブフィールドＳＦ１〜
ＳＦ１４各々に対応した第１〜第１４ビットからなる変
換画素データ(表示画素データ)ＨＤに変換する。尚、多
階調化画素データＤ_Sは、８ビット（２５６階調）の入
力画素データＤを第１データ変換（図１２及び図１３の
変換テーブル）にしたがって２２４／２２５にし、更
に、例えば誤差拡散処理及びディザ処理の如き多階調化
処理により、夫々２ビット分が圧縮されて、計４ビット
（１５階調）のデータに変換されたものである。The upper bit extracting circuit 353 extracts until the upper 4 bits of such dither-added pixel data, and supplies the second data conversion circuit 34 shown in FIG. 7 so as multi-gradation pixel data D _S . Second data conversion circuit 34
Is such a multi-gradation pixel data D _S in accordance Although such a conversion table shown in FIG. 18, the sub-field SF1~
The image data is converted into converted pixel data (display pixel data) HD consisting of the first to 14th bits corresponding to each of the SFs 14. Note that multi-gradation pixel data D _S is the 224/225 input pixel data D of 8 bits (256 gradations) in accordance with a first data conversion (the conversion table of FIG. 12 and FIG. 13), furthermore, for example, error The two bits are each compressed by multi-gradation processing such as diffusion processing and dither processing, and converted into data of a total of 4 bits (15 gradations).

【００５１】ここで、変換画素データＨＤにおける第１
〜第１４ビットの内、論理レベル"１"のビットは、その
ビットに対応したサブフィールドＳＦでの画素データ書
込行程Ｗｃにおいて選択消去放電を実施させることを示
すものである。ここで、ＰＤＰ１０の各放電セルに対応
した上記変換画素データＨＤは、メモリ４を介してアド
レスドライバ６に供給される。この際、１放電セルに対
応した変換画素データＨＤの形態は、必ず図１８に示さ
れるが如き１５パターンの内のいずれか１となる。アド
レスドライバ６は、上記変換画素データＨＤ中の第１〜
第１４ビット各々をサブフィールドＳＦ１〜１４各々に
割り当て、そのビット論理が論理レベル"１"である場合
に限り、該当するサブフィールドでの画素データ書込行
程Ｗｃにおいて高電圧の画素データパルスを発生し、こ
れをＰＤＰ１０の列電極Ｄに印加する。これにより、上
記選択消去放電が生起されるのである。Here, the first in the converted pixel data HD
Of the 14th to 14th bits, the bit of the logic level "1" indicates that the selective erase discharge is to be performed in the pixel data writing process Wc in the subfield SF corresponding to the bit. Here, the conversion pixel data HD corresponding to each discharge cell of the PDP 10 is supplied to the address driver 6 via the memory 4. At this time, the form of the converted pixel data HD corresponding to one discharge cell is always one of 15 patterns as shown in FIG. The address driver 6 performs the first to the first conversion in the converted pixel data HD.
The fourteenth bit is assigned to each of subfields SF1 to SF14, and a high-voltage pixel data pulse is generated in pixel data writing process Wc in the corresponding subfield only when the bit logic is at logic level "1". Then, this is applied to the column electrode D of the PDP 10. As a result, the selective erasing discharge is generated.

【００５２】以上の如く、データ変換回路３０により８
ビットの画素データＤは１４ビットの変換画素データＨ
Ｄに変換されて、図１８に示されるが如き１５段階の階
調表示が実施されるようになるが、上述した如き多階調
化処理回路３３の動作により、実際の視覚上における階
調表現は２５６階調になる。以上の如く、図３〜図１８
に示される駆動方法では、先ず、１フィールド期間内に
おける先頭のサブフィールドにおいてのみで全ての放電
セルを発光セル(選択消去アドレス法を採用した場合)又
は非発光セル(選択書込アドレス法を採用した場合)の状
態に初期化する放電を生起させる。次に、いずれか１の
サブフィールドでの画素データ書込行程においてのみ
で、各放電セルを画素データに応じて非発光セル又は発
光セルに設定する。更に、各サブフィールドでの発光維
持行程では、上記発光セルのみをサブフィールドの重み
付けに対応した発光期間だけ発光させるようにしてい
る。かかる駆動方法によれば、選択消去アドレス法の場
合には、表示すべき輝度の増加につれて１フィールドの
先頭のサブフィールドから順に発光状態となり、一方、
選択消去アドレス法の場合には、表示すべき輝度の増加
につれて１フィールドの最後尾のサブフィールドから順
に発光状態となる。As described above, the data conversion circuit 30
The 14-bit conversion pixel data H is
D, and the gradation display in 15 steps as shown in FIG. 18 is performed. However, by the operation of the multi-gradation processing circuit 33 as described above, the gradation is represented on the actual visual display. Becomes 256 gradations. As described above, FIGS.
In the driving method shown in (1), first, all the discharge cells are light-emitting cells (when the selective erase address method is used) or non-light-emitting cells (the selective write address method is used) only in the first subfield within one field period. Occurs when the discharge is initialized. Next, only in the pixel data writing process in any one of the subfields, each discharge cell is set to a non-light emitting cell or a light emitting cell according to the pixel data. Further, in the light emission sustaining process in each subfield, only the light emitting cells emit light only during the light emission period corresponding to the weight of the subfield. According to such a driving method, in the case of the selective erasure addressing method, as the luminance to be displayed increases, the light emitting state is sequentially turned on from the first subfield of one field.
In the case of the selective erasure address method, light emission is performed in order from the last subfield of one field as the luminance to be displayed increases.

【００５３】尚、上記実施例においては、１フィールド
期間内において実施する一斉リセット動作を１回とする
ことにより１５階調の中間調表現を行うものであるが、
かかる一斉リセット動作を２回実行することによりその
階調数を増やすことも可能である。図１９は、かかる点
に鑑みて為された発光駆動フォーマットを示す図であ
る。In the above-described embodiment, the halftone expression of 15 gradations is performed by performing one simultaneous reset operation within one field period.
By executing the simultaneous reset operation twice, the number of gray scales can be increased. FIG. 19 is a diagram showing a light emission drive format made in view of such a point.

【００５４】尚、図１９は、画素データ書込方法として
前述した如き選択消去アドレス法を採用した場合に適用
される発光駆動フォーマットを示すものである。これら
図１９に示される発光駆動フォーマットにおいても、１
フィールド期間をサブフィールドＳＦ１〜ＳＦ１４なる
１４個のサブフィールドに分割している。各サブフィー
ルドでは、画素データの書き込みを行って発光セル及び
非発光セルの設定を行う画素データ書込行程Ｗｃと、発
光セルに対してのみ発光状態を維持させる維持発光行程
Ｉｃとを実施する。この際、各維持発光行程Ｉｃでの発
光期間(発光回数)は、サブフィールドＳＦ１での発光期
間を"１"とした場合、 ＳＦ１：１ ＳＦ２：１ ＳＦ３：１ ＳＦ４：３ ＳＦ５：３ ＳＦ６：８ ＳＦ７：１３ ＳＦ８：１５ ＳＦ９：２０ ＳＦ10：２５ ＳＦ11：３１ ＳＦ12：３７ ＳＦ13：４８ ＳＦ14：５０ に設定している。FIG. 19 shows a light emission drive format applied when the above-described selective erase address method is employed as a pixel data writing method. In the light emission drive format shown in FIG.
The field period is divided into 14 subfields of subfields SF1 to SF14. In each subfield, a pixel data writing process Wc for writing the pixel data to set the light emitting cells and the non-light emitting cells, and a sustain light emitting process Ic for maintaining the light emitting state only for the light emitting cells are performed. At this time, the light emission period (the number of times of light emission) in each sustain light emission step Ic is as follows: when the light emission period in the subfield SF1 is “1”, SF1: 1 SF2: 1 SF3: 1 SF4: 3 SF5: 3 SF6: 8 SF7: 13 SF8: 15 SF9: 20 SF10: 25 SF11: 31 SF12: 37 SF13: 48 SF14: 50

【００５５】すなわち、各サブフィールドＳＦ１〜ＳＦ
１４の発光回数の比を非線形（すなわち、逆ガンマ比
率、Ｙ＝Ｘ^2.2） に成るように設定し、これにより入力
画素データＤの非線形特性（ガンマ特性）を補正するよ
うにしている。更に、これら各サブフィールドの内、先
頭のサブフィールドと、中間のサブフィールドとで一斉
リセット行程Ｒｃを実行する。That is, each subfield SF1 to SF
The ratio of the number of times of light emission of No. 14 is set to be non-linear (that is, the inverse gamma ratio, Y = X ^2.2 ), whereby the non-linear characteristic (gamma characteristic) of the input pixel data D is corrected. Further, the simultaneous reset process Rc is executed in the head subfield and the middle subfield among these subfields.

【００５６】つまり、図１９に示されるが如き、選択消
去アドレス法を採用した際の発光駆動では、サブフィー
ルドＳＦ１とＳＦ７とで一斉リセット行程Ｒｃを実行す
るのである。又、これら図１９に示されるように、１フ
ィールド期間の最後尾のサブフィールド、及び一斉リセ
ット行程Ｒｃを実行する直前のサブフィールドにおい
て、全ての放電セル内に残存している壁電荷を消滅せし
める消去行程Ｅを実行する。That is, as shown in FIG. 19, in the light emission drive when the selective erase address method is employed, the simultaneous reset process Rc is performed in the subfields SF1 and SF7. As shown in FIG. 19, in the last subfield of one field period and the subfield immediately before executing the simultaneous reset process Rc, the wall charges remaining in all the discharge cells are eliminated. The erasing process E is performed.

【００５７】図１９に示した発光駆動フォーマットにお
いても走査パルスＳＰのパルス幅をサブフィールドＳＦ
１〜ＳＦ１４の順のうちの時間的に前に位置するサブフ
ィールドほど大きく設定すること、又は走査パルスＳＰ
のパルス電圧がサブフィールドＳＦ１〜ＳＦ１４の順の
うちの時間的に前に位置するサブフィールドほど大きく
なるように設定することが行なわれる。In the light emission drive format shown in FIG. 19, the pulse width of the scan pulse SP is set to the subfield SF.
In the order of 1 to SF14, the subfield positioned earlier in time is set to be larger, or the scanning pulse SP
Is set such that the pulse voltage becomes higher in a subfield located earlier in time in the order of subfields SF1 to SF14.

【００５８】図２０及び図２１は、図１９に示される発
光駆動フォーマットに基づく発光駆動を行う際に、図７
に示される第１データ変換回路３２において用いられる
変換テーブルの一例を示す図である。第１データ変換回
路３２は、図２０及び図２１の変換テーブルに基づい
て、２５６階調（８ピット）の入力輝度調整画素データ
ＤＢＬを２２×１６／２５５（３５２／２５５）にした
９ビット（０〜３５２）の変換画素データＨＤ_pに変換
して多階調化処理回路３３に供給する。多階調化処理回
路３３では、上述と同様に例えば４ビット分の圧縮処理
を行い、５ビット（０〜２２）の多階調化画素データＤ
_sを出力する。FIGS. 20 and 21 show FIGS. 7A and 7B when the light emission drive based on the light emission drive format shown in FIG. 19 is performed.
FIG. 5 is a diagram showing an example of a conversion table used in a first data conversion circuit 32 shown in FIG. The first data conversion circuit 32 converts the input luminance adjustment pixel data DBL of 256 gradations (8 pits) to 22 × 16/255 (352/255) based on the conversion tables of FIGS. and supplies the multi-gradation processing circuit 33 converts the converted pixel data HD _p of 0 to 352). The multi-gradation processing circuit 33 performs, for example, 4-bit compression processing in the same manner as described above, and performs 5-bit (0 to 22) multi-gradation pixel data D.
Output _s .

【００５９】この際、図７に示される第２データ変換回
路３４は、かかる５ビットの多階調化画素データＤ_Sを
図２２に示されるが如き変換テーブルに従って変換して
１４ビットの変換画素データ(表示画素データ)ＨＤを得
る。この際、図２２は、画素データ書込法として上記選
択消去アドレス法を採用した場合に用いられる第２デー
タ変換回路３４の変換テーブル及び発光駆動の全パター
ンを夫々示す図である。[0059] At this time, the second data conversion circuit 34, converted pixel of 14 bits and converts the multi-gradation pixel data D _S of such 5 bits in accordance Although such a conversion table shown in FIG. 22 shown in FIG. 7 Data (display pixel data) HD is obtained. At this time, FIG. 22 is a diagram showing a conversion table of the second data conversion circuit 34 and all the patterns of the light emission driving used when the above-described selective erasing address method is employed as the pixel data writing method.

【００６０】このように、図１９〜図２２に示されるが
如き駆動を実施すれば、図２２にも示されているよう
に、発光輝度比が、 {0、1、2、3、6、9、17、22、30、37、45、57、65、82、90、113、121、15
0、158、195、206、245、256｝ なる２３段階の中間調表現が可能になる。In this manner, by performing the driving as shown in FIGS. 19 to 22, as shown in FIG. 22, the emission luminance ratio becomes {0, 1, 2, 3, 6, 9, 17, 22, 30, 37, 45, 57, 65, 82, 90, 113, 121, 15
0, 158, 195, 206, 245, and 256 levels of halftone expression are possible.

【００６１】以上の如く、図１９〜図２２に示されてい
る駆動方法では、１フィールド期間内におけるサブフィ
ールドを、互いに連続して配置された複数のサブフィー
ルドからなる２つのサブフィールド群に分けている。選
択消去アドレス法を採用した場合には、図１９に示され
るように、サブフィールドＳＦ１〜ＳＦ６からなるサブ
フィールド群と、ＳＦ７〜ＳＦ１４からなるサブフィー
ルド群とに分けている。この際、各サブフィールド群の
先頭のサブフィールドにおいてのみで夫々一斉リセット
行程Ｒｃを実行して、全ての放電セルを発光セルの状態
に初期化する放電を生起させる。ここで、各サブフィー
ルド群内において、いずれか１のサブフィールドの画素
データの書込み行程においてのみで、放電セルを画素デ
ータに応じて非発光セル又は発光セルに設定する。更
に、各サブフィールドでの発光維持行程において、上記
発光セルのみをサブフィールドの重み付けに対応した発
光期間だけ発光させるようにしている。従って、各サブ
フィールド群内において、一斉リセット動作、選択消去
動作は、各１回となる。かかる駆動方法によれば、選択
消去アドレス法の場合には、表示すべき輝度の増加につ
れて各サブフィールド群内における先頭のサブフィール
ドから順に発光状態となる。As described above, in the driving method shown in FIGS. 19 to 22, the subfields in one field period are divided into two subfield groups consisting of a plurality of subfields arranged consecutively. ing. In the case where the selective erase address method is adopted, as shown in FIG. 19, a subfield group including subfields SF1 to SF6 and a subfield group including SF7 to SF14 are provided. At this time, the simultaneous reset process Rc is executed only in the first subfield of each subfield group, and a discharge is generated that initializes all the discharge cells to the state of the light emitting cells. Here, in each subfield group, the discharge cells are set to non-light emitting cells or light emitting cells in accordance with the pixel data only in the writing process of the pixel data of any one of the subfields. Furthermore, in the light emission sustaining process in each subfield, only the light emitting cells emit light only during the light emission period corresponding to the weight of the subfield. Therefore, in each subfield group, the simultaneous reset operation and the selective erase operation are each performed once. According to such a driving method, in the case of the selective erasing address method, the light emission state is sequentially set from the first subfield in each subfield group as the luminance to be displayed increases.

【００６２】尚、前述した如き図１８及び図２２に示さ
れる発光駆動パターンでは、サブフィールドＳＦ１〜Ｓ
Ｆ１４の内のいずれか１の画素データ書込行程Ｗｃにお
いて、走査パルスＳＰと高電圧の画素データパルスとを
同時印加して、選択消去放電を生起させるようにしてい
る。しかしながら、放電セル内に残留する荷電粒子の量
が少ないと、これら走査パルスＳＰ及び高電圧の画素デ
ータパルスが同時に印加されても選択消去放電が正常に
生起されずに、放電セル内の壁電荷を消去できない場合
がある。この際、例えＡ／Ｄ変換後の画素データＤが低
輝度を示すデータであっても、最高輝度に対応した発光
が為されてしまい、画像品質を著しく低下させるという
問題が生じる。In the light emission driving patterns shown in FIGS. 18 and 22, the subfields SF1 to SF
In any one of the pixel data writing steps Wc of F14, the scanning pulse SP and the high-voltage pixel data pulse are simultaneously applied to generate a selective erase discharge. However, if the amount of charged particles remaining in the discharge cell is small, the selective erasure discharge is not normally generated even when the scan pulse SP and the high-voltage pixel data pulse are applied simultaneously, and the wall charge in the discharge cell is not generated. May not be erased. At this time, even if the pixel data D after the A / D conversion is data indicating low luminance, light emission corresponding to the maximum luminance is performed, and there is a problem that image quality is significantly reduced.

【００６３】例えば、画素データ書込法として選択消去
アドレス法を採用した際に、変換画素データＨＤが、
［０１００００００００００００］である場合には、図
１８の黒丸にて示されるように、サブフィールドＳＦ２
においてのみで選択消去放電が実施され、この際、放電
セルは非発光セルに推移する。これにより、サブフィー
ルドＳＦ１〜ＳＦ１４の内のＳＦ１においてのみで維持
発光が実施されるはずである。ところが、かかるサブフ
ィールドＳＦ２での選択消去が失敗してかかる放電セル
内に壁電荷が残留したままとなると、サブフィールドＳ
Ｆ１のみならず、それ以降のサブフィールドＳＦ２〜Ｓ
Ｆ１４においても維持発光が実施され、結果として最高
輝度表示が為されてしまうのである。For example, when the selective erase address method is adopted as the pixel data writing method, the converted pixel data HD
In the case of [0100000000000000], as indicated by a black circle in FIG.
, The selective erasing discharge is performed, and at this time, the discharge cell changes to a non-light emitting cell. Thus, the sustain light emission should be performed only in SF1 of the subfields SF1 to SF14. However, if the selective erasure in the subfield SF2 fails and the wall charges remain in the discharge cells, the subfield S2 may fail.
F1 and subsequent subfields SF2-S
The sustain emission is also performed in F14, and as a result, the highest luminance display is performed.

【００６４】そこで、本発明においては、図２３〜図２
６に示されるが如き発光駆動パターンを採用することに
より、このような誤った発光動作を防止する。図２３〜
図２６は、このような誤った発光動作を防止すべく為さ
れた発光駆動パターン、及びこの発光駆動を実施する際
に第２データ変換回路３４で用いられる変換テーブルの
一例を示す図である。Therefore, in the present invention, FIGS.
By adopting the light emission driving pattern as shown in FIG. 6, such an erroneous light emission operation is prevented. FIG.
FIG. 26 is a diagram showing an example of a light emission drive pattern designed to prevent such an erroneous light emission operation and a conversion table used in the second data conversion circuit 34 when performing this light emission drive.

【００６５】この際、図２３〜図２５では、１フィール
ド期間中に一斉リセット行程Ｒｃを１回だけ設けている
図３に示されるが如き発光駆動フォーマットに基づいて
実行される発光駆動の全パターン、並びにこの発光駆動
を実施するにあたり第２データ変換回路３４で用いられ
る変換テーブルの一例を夫々示している。尚、図２３〜
図２５は、図３に示されるが如き選択消去アドレス法を
採用した際の発光駆動フォーマットに基づいて実行され
る発光駆動のパターンを夫々示している。At this time, in FIGS. 23 to 25, all the patterns of the light emission drive executed based on the light emission drive format as shown in FIG. 3, in which the simultaneous reset step Rc is provided only once during one field period, are shown. , And an example of a conversion table used in the second data conversion circuit 34 when performing this light emission driving. In addition, FIG.
FIG. 25 shows light emission drive patterns executed based on the light emission drive format when the selective erase address method as shown in FIG. 3 is employed.

【００６６】又、図２６では、１フィールド期間中に一
斉リセット行程Ｒｃを２回設けている図１９に示される
が如き発光駆動フォーマットに基づいて実行される発光
駆動の全パターン、並びにこの発光駆動を実施する際に
第２データ変換回路３４で用いられる変換テーブルの一
例を夫々示している。ここで、上述した如き図２３又は
図２６に示される発光駆動パターンでは、図中の黒丸に
示されるように、互いに連続した２つのサブフィールド
各々の画素データ書込行程Ｗｃにて、連続して選択消去
放電を実施するようにしている。In FIG. 26, all the patterns of the light emission drive executed based on the light emission drive format as shown in FIG. 19 in which the simultaneous reset step Rc is provided twice in one field period, and this light emission drive Each example of the conversion table used by the 2nd data conversion circuit 34 at the time of implementing is shown. Here, in the light emission drive pattern shown in FIG. 23 or FIG. 26 as described above, as shown by the black circles in the figure, the pixel data writing process Wc of each of two consecutive subfields is continuously performed. A selective erase discharge is performed.

【００６７】かかる動作によれば、例え、１回目の選択
消去放電で放電セル内の壁電荷を正常に消滅させること
が出来なくても、２回目の選択消去放電により壁電荷の
消滅が正常に行われるので、前述した如き誤った維持発
光が防止される。尚、これら２回分の選択消去放電は、
互いに連続したサブフィールドで行う必要はない。要す
るに、１回目の選択消去放電が終了した後の、いずれか
のサブフィールドで２回目の選択消去放電を行うように
すれば良いのである。According to this operation, even if the wall charges in the discharge cells cannot be normally eliminated by the first selective erasing discharge, the elimination of the wall charges is normally performed by the second selective erasing discharge. As a result, erroneous sustain light emission as described above is prevented. Note that these two selective erase discharges are:
It is not necessary to perform the operation in consecutive subfields. In short, the second selective erasing discharge may be performed in any of the subfields after the first selective erasing discharge is completed.

【００６８】図２４は、かかる点に鑑みて為された発光
駆動パターン及び第２データ変換回路３４の変換テーブ
ルの一例を示す図である。図２４に示される一例におい
ては、図中の黒丸に示されるように、１回目の選択消去
放電の実施後、１サブフィールド置いてから２回目の選
択消去放電を行うようにしている。FIG. 24 is a diagram showing an example of a light emission drive pattern and a conversion table of the second data conversion circuit 34 made in view of the above points. In the example shown in FIG. 24, as shown by a black circle in the figure, after performing the first selective erasing discharge, the second selective erasing discharge is performed after leaving one subfield.

【００６９】又、１フィールド期間内で実施する選択消
去放電の回数は、２回に限定されるものではない。図２
５は、かかる点に鑑みて為された発光駆動パターン及び
第２データ変換回路３４の変換テーブルの一例を示す図
である。尚、図２５に示される"＊"は、論理レベル"１"
又は"０"のいずれでも良いことを示し、三角印は、かか
る"＊"が論理レベル"１"である場合に限り選択消去放電
を行うことを示している。The number of times of selective erase discharge performed in one field period is not limited to two. FIG.
FIG. 5 is a diagram showing an example of a light emission drive pattern and a conversion table of the second data conversion circuit 34 made in view of the above. Note that “*” shown in FIG. 25 indicates a logical level “1”.
Or "0", and the triangular mark indicates that the selective erase discharge is performed only when "*" is at the logical level "1".

【００７０】要するに、初回の選択消去放電では画素デ
ータの書込を失敗する恐れがあるので、それ以降に存在
するサブフィールドの内の少なくとも１つで、再度、選
択消去放電を行うことにより、画素データの書込を確実
にしているのである。In short, there is a possibility that writing of pixel data may fail in the first selective erasing discharge. Therefore, by performing the selective erasing discharge again in at least one of the subfields existing after that, the pixel erase is performed. This ensures data writing.

【００７１】[0071]

【発明の効果】以上詳述した如く、本発明のプラズマデ
ィスプレイの駆動方法においては、表示品質の向上を図
ることができる。As described above in detail, in the driving method of the plasma display of the present invention, the display quality can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】６４階調の中間調表示を実施する為の従来の発
光駆動フォーマットを示す図である。FIG. 1 is a diagram showing a conventional light emission drive format for performing halftone display of 64 gradations.

【図２】本発明による駆動方法に従ってプラズマディス
プレイパネルを駆動するプラズマディスプレイ装置の概
略構成を示す図である。FIG. 2 is a diagram showing a schematic configuration of a plasma display device for driving a plasma display panel according to a driving method according to the present invention.

【図３】選択消去アドレス法を採用した際の発光駆動フ
ォーマットを示す図である。FIG. 3 is a diagram showing a light emission drive format when a selective erase address method is adopted.

【図４】ＰＤＰ１０に印加される各種駆動パルスの印加
タイミングの一例を示す図である。FIG. 4 is a diagram illustrating an example of application timings of various drive pulses applied to the PDP 10.

【図５】図３に示される発光駆動フォーマットに基づい
て実施される発光駆動のパターンの一例を示す図であ
る。FIG. 5 is a diagram showing an example of a light emission drive pattern performed based on the light emission drive format shown in FIG. 3;

【図６】ＰＤＰ１０に印加される各種駆動パルスの印加
タイミングの他例を示す図である。FIG. 6 is a diagram showing another example of the application timing of various drive pulses applied to the PDP 10.

【図７】データ変換回路３０の内部構成を示す図であ
る。FIG. 7 is a diagram showing an internal configuration of a data conversion circuit 30.

【図８】ＡＢＬ回路３１の内部構成を示す図である。FIG. 8 is a diagram showing an internal configuration of an ABL circuit 31;

【図９】データ変換回路３１２における変換特性を示す
図である。FIG. 9 is a diagram showing conversion characteristics in a data conversion circuit 312.

【図１０】輝度モードと各サブフィールドの維持発光行
程にて実施される発光期間との対応関係を示す図であ
る。FIG. 10 is a diagram illustrating a correspondence relationship between a luminance mode and a light emission period performed in a sustain light emission process of each subfield.

【図１１】第１データ変換回路３２における変換特性を
示す図である。FIG. 11 is a diagram showing conversion characteristics in a first data conversion circuit 32;

【図１２】第１データ変換回路３２における変換テーブ
ルの一例を示す図である。FIG. 12 is a diagram showing an example of a conversion table in the first data conversion circuit 32.

【図１３】第１データ変換回路３２における変換テーブ
ルの一例を示す図である。FIG. 13 is a diagram showing an example of a conversion table in the first data conversion circuit 32.

【図１４】多階調化処理回路３３の内部構成を示す図で
ある。FIG. 14 is a diagram showing an internal configuration of a multi-gradation processing circuit 33.

【図１５】誤差拡散処理回路３３０の動作を説明する為
の図である。15 is a diagram for explaining the operation of the error diffusion processing circuit 330. FIG.

【図１６】ディザ処理回路３５０の内部構成を示す図で
ある。FIG. 16 is a diagram showing an internal configuration of a dither processing circuit 350.

【図１７】ディザ処理回路３５０の動作を説明する為の
図である。FIG. 17 is a diagram for explaining the operation of the dither processing circuit 350;

【図１８】図３に示される発光駆動フォーマットに基づ
いて実施される発光駆動の全パターン、及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの一例を示す図である。18 is a diagram showing an example of all patterns of light emission driving performed based on the light emission drive format shown in FIG. 3 and an example of a conversion table used in the second data conversion circuit 34 when performing this light emission drive. is there.

【図１９】選択消去アドレス法を採用した際の発光駆動
フォーマットの他の一例を示す図である。FIG. 19 is a diagram showing another example of a light emission drive format when a selective erase address method is adopted.

【図２０】図１９に示される発光駆動フォーマットに基
づいて発光駆動を行う際に第１データ変換回路３２にお
いて用いられる変換テーブルの一例を示す図である。20 is a diagram showing an example of a conversion table used in the first data conversion circuit 32 when performing light emission driving based on the light emission drive format shown in FIG.

【図２１】図１９に示される発光駆動フォーマットに基
づいて発光駆動を行う際に第１データ変換回路３２にお
いて用いられる変換テーブルの一例を示す図である。21 is a diagram showing an example of a conversion table used in the first data conversion circuit 32 when performing light emission driving based on the light emission drive format shown in FIG.

【図２２】図１９に示される発光駆動フォーマットに基
づいて実施される発光駆動の全パターン及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの一例を示す図である。22 is a diagram showing an example of all patterns of light emission drive performed based on the light emission drive format shown in FIG. 19 and an example of a conversion table used in the second data conversion circuit 34 when performing this light emission drive. .

【図２３】本発明の駆動方法による発光駆動パターンを
示す図である。FIG. 23 is a diagram showing a light emission drive pattern according to the drive method of the present invention.

【図２４】本発明の駆動方法による発光駆動パターンの
他の一例を示す図である。FIG. 24 is a diagram showing another example of a light emission drive pattern according to the drive method of the present invention.

【図２５】本発明の駆動方法による発光駆動パターンの
他の一例を示す図である。FIG. 25 is a diagram showing another example of a light emission drive pattern according to the drive method of the present invention.

【図２６】本発明の駆動方法による発光駆動パターンの
他の一例を示す図である。FIG. 26 is a diagram showing another example of the light emission drive pattern according to the drive method of the present invention.

【主要部分の符号の説明】[Explanation of Signs of Main Parts]

２ 駆動制御回路 ６ アドレスドライバ ７ 第１サスティンドライバ ８ 第２サスティンドライバ １０ ＰＤＰ ３０ データ変換回路 ３１ ＡＢＬ回路 ３２ 第１データ変換回路 ３３ 多階調化処理回路 ３４ 第２データ変換回路 330 誤差拡散処理回路 350 ディザ処理回路 Reference Signs List 2 drive control circuit 6 address driver 7 first sustain driver 8 second sustain driver 10 PDP 30 data conversion circuit 31 ABL circuit 32 first data conversion circuit 33 multi-gradation processing circuit 34 second data conversion circuit 330 error diffusion processing circuit 350 dither processing circuit

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 走査ライン毎に配列された行電極対と前
記行電極対の各々に交叉して配列された複数の列電極と
を備え、前記走査ライン毎の前記行電極対と前記複数の
列電極との各交点にて１画素に対応した放電セルを形成
したプラズマディスプレイパネルに階調表示をなす駆動
方法であって、 １フィールドの表示期間をＮ個のサブフィールドに分割
し、前記Ｎ個の前記サブフィールドの内の連続的に位置
するＭ個(２≦Ｍ≦Ｎ)のサブフィールドをサブフィール
ド群とし、 前記サブフィールド群における先頭部の前記サブフィー
ルドにおいてのみで全ての前記放電セルを発光セルの状
態に初期化する放電を生起させるリセット行程と、 前記１フィールド内のいずれか１のサブフィールドにお
いて前記放電セルを非発光セルに設定する放電を生起さ
せるために画素データパルスを前記列電極に印加しその
画素データパルスに同期して前記行電極対の一方に走査
パルスを順に印加する画素データ書込行程と、 前記サブフィールド群内の各サブフィールドにおいて前
記発光セルのみを前記サブフィールドの重み付けに対応
した発光期間だけ発光させる放電を生起させる維持発光
行程と、を実行し、 前記サブフィールド群内の各サブフィールドを各サブフ
ィールド内の前記走査パルスのパルス波形によって複数
の群に分割し、前記サブフィールド群内の先頭のサブフ
ィールドを少なくとも含む第１群に属するサブフィール
ド内の前記走査パルスのパルス幅及びパルス電圧の値の
少なくとも１つを、他の群に属するサブフィールド内の
前記走査パルスにおけるそれぞれの値に比して大となる
ように設定したことを特徴とするプラズマディスプレイ
パネルの駆動方法。A row electrode pair arranged for each scanning line; and a plurality of column electrodes arranged to cross each of the row electrode pairs. The row electrode pair and the plurality of row electrodes for each scanning line are provided. A driving method for performing gray scale display on a plasma display panel in which a discharge cell corresponding to one pixel is formed at each intersection with a column electrode, wherein a display period of one field is divided into N sub-fields, The M (2 ≦ M ≦ N) consecutively located subfields of the subfields are defined as a subfield group, and all of the discharge cells are provided only in the head subfield of the subfield group. A reset process for generating a discharge for initializing the discharge cells to the state of the light emitting cells; Applying a pixel data pulse to the column electrode to apply a scan pulse to one of the row electrode pairs in synchronization with the pixel data pulse, and each subfield in the subfield group. Performing a sustaining light emitting step of causing a discharge to cause only the light emitting cells to emit light during a light emitting period corresponding to the weight of the subfield, wherein each of the subfields in the subfield group is subjected to the scan pulse in each subfield. Divided into a plurality of groups by the pulse waveform of, at least one of the pulse width and pulse voltage value of the scan pulse in the sub-field belonging to the first group including at least the first sub-field in the sub-field group, It is larger than each value of the scan pulse in the subfield belonging to another group. A driving method of a plasma display panel, wherein the driving method is set as follows. 【請求項２】 前記画素データ書込行程は前記サブフィ
ールド群内のいずれか１のサブフィールドと、その１の
サブフィールドより時間的に後の少なくとも１のサブフ
ィールドとにおいて同一動作で実行されることを特徴と
する請求項１記載のプラズマディスプレイパネルの駆動
方法。2. The pixel data writing process is executed by the same operation in one of the subfields in the subfield group and at least one subfield temporally subsequent to the one subfield. The method of driving a plasma display panel according to claim 1, wherein: 【請求項３】 前記画素データ書込行程は前記サブフィ
ールド群内のいずれか１のサブフィールドと、その１の
サブフィールドの時間的に直後のサブフィールドとにお
いて同一動作で実行されることを特徴とする請求項２記
載のプラズマディスプレイパネルの駆動方法。3. The pixel data writing step is performed by the same operation in any one of the subfields in the subfield group and a subfield temporally immediately following the one subfield. The method for driving a plasma display panel according to claim 2, wherein 【請求項４】 前記サブフィールド群は前記Ｎ個のサブ
フィールドからなることを特徴とする請求項１記載のプ
ラズマディスプレイパネルの駆動方法。4. The method according to claim 1, wherein the subfield group includes the N subfields. 【請求項５】 前記サブフィールド群内の時間的に最後
に位置するサブフィールドにおいて前記維持発光行程の
実行後に、前記放電セルの全てを非発光セルに設定する
放電を生起させるために前記行電極各々の一方に消去パ
ルスを印加する行程を実行することを特徴とする請求項
１記載のプラズマディスプレイパネルの駆動方法。5. The row electrode for generating a discharge for setting all of the discharge cells to non-light-emitting cells after execution of the sustaining light emission process in a temporally last subfield in the subfield group. 2. The method according to claim 1, wherein a step of applying an erasing pulse to one of the two is performed. 【請求項６】 前記リセット行程において前記放電セル
の全てに壁電荷を形成し、前記画素データ書込行程にお
いて前記画素データパルス及び前記走査パルスの印加に
より前記壁電荷を選択的に消去することを特徴とする請
求項１記載のプラズマディスプレイパネルの駆動方法。6. The method according to claim 6, wherein wall charges are formed in all of the discharge cells in the reset step, and the wall charges are selectively erased by applying the pixel data pulse and the scan pulse in the pixel data writing step. The method of driving a plasma display panel according to claim 1, wherein: 【請求項７】 前記サブフィールド群内の前記Ｎ個のサ
ブフィールドの先頭から連続したｎ(ｎは０〜Ｎ)個のサ
ブフィールド各々で前記発光セルを維持せしめることに
よりＮ＋１階調駆動を行なうことを特徴とする請求項４
記載のプラズマディスプレイパネルの駆動方法。7. N + 1 gray scale driving is performed by maintaining the light emitting cells in each of n (n is 0 to N) subfields continuous from the head of the N subfields in the subfield group. 5. The method according to claim 4, wherein
The driving method of the plasma display panel described in the above.