JP2000236096A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JP2000236096A
JP2000236096A JP11353971A JP35397199A JP2000236096A JP 2000236096 A JP2000236096 A JP 2000236096A JP 11353971 A JP11353971 A JP 11353971A JP 35397199 A JP35397199 A JP 35397199A JP 2000236096 A JP2000236096 A JP 2000236096A
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impurity region
region
conductive layer
insulating film
semiconductor device
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久 大谷
Shunpei Yamazaki
舜平 山崎
Masataka Ito
政隆 伊藤
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Sharp Corp
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Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor device using a TFT structure of high reliability. SOLUTION: A gate electrode 105 of a TFT is formed by first, second, and third conductive layers 105a, 105b, and 105c respectively. In an LDD region 108, there are two parts that overlap and do not overlap with the gate electrode 105 via a gate insulating film 103. As a result, deterioration at turning on the TFT is prevented, and at the same time reducing a leakage current when the TFT is turned off.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、非晶質半導体薄膜
を結晶化して形成された結晶質半導体膜を利用した半導
体装置の作製方法に関するものであり、特に薄膜トラン
ジスタ(Thin Film Transistor:TFT)等の半導体装
置およびその作製方法に関する。本発明の半導体装置
は、薄膜トランジスタ(TFT)やMOSトランジスタ
等の素子だけでなく、これら絶縁ゲート型トランジスタ
で構成された半導体回路を有する表示装置やイメージセ
ンサ等の電気光学装置をも含むものである。加えて、本
発明の半導体装置は、これらの表示装置および電気光学
装置を搭載した電子機器をも含むものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device using a crystalline semiconductor film formed by crystallizing an amorphous semiconductor thin film, and more particularly to a thin film transistor (TFT) and the like. And a method for manufacturing the same. The semiconductor device of the present invention includes not only elements such as thin film transistors (TFTs) and MOS transistors but also electro-optical devices such as display devices and image sensors having a semiconductor circuit composed of these insulated gate transistors. In addition, the semiconductor device of the present invention includes an electronic device equipped with the display device and the electro-optical device.

【0002】[0002]

【従来の技術】薄膜トランジスタ(以下、TFTと呼
ぶ)は透明なガラス基板に形成することができるので、
アクティブマトリクス型表示装置への応用開発が積極的
に進められてきた。アクティブマトリクス型表示装置は
マトリクス状に配置された複数の画素によって液晶にか
かる電界をマトリクス状に制御し、高精細な画像表示を
実現するものである。結晶質半導体膜を利用したTFT
は高移動度が得られるので、同一基板上に機能回路を集
積させて高精細な画像表示を実現することが可能とされ
ている。
2. Description of the Related Art Thin film transistors (hereinafter referred to as TFTs) can be formed on a transparent glass substrate.
Application development to active matrix display devices has been actively promoted. The active matrix type display device controls an electric field applied to liquid crystal in a matrix by a plurality of pixels arranged in a matrix, thereby realizing high-definition image display. TFT using crystalline semiconductor film
Since high mobility can be obtained, it is possible to realize a high-definition image display by integrating functional circuits on the same substrate.

【0003】アクティブマトリクス型表示装置は画面の
解像度が高精細になるに従い、画素だけでも100万個
のTFTが必要になってくる。さらに機能回路を付加す
ると、それ以上の数のTFTが必要となり、液晶表示装
置を安定に動作させるためには、個々のTFTの信頼性
を確保して安定に動作させる必要があった。
As the resolution of the screen of an active matrix type display device becomes higher and higher, 1 million TFTs are required even for pixels alone. If a functional circuit is further added, a larger number of TFTs are required, and in order to operate the liquid crystal display device stably, it is necessary to secure the reliability of each TFT and to operate it stably.

【0004】実際の液晶表示装置(液晶パネルともい
う)に要求される仕様は厳しく、全ての画素が正常に動
作するためには画素、ドライバともに高い信頼性が確保
されなければならない。特に、ドライバ回路で異常が発
生すると一列(または一行)の画素が動作不良になり線
欠陥と呼ばれる不良を招くことにつながる。
The specifications required for an actual liquid crystal display device (also referred to as a liquid crystal panel) are strict, and high reliability is required for both pixels and drivers in order for all pixels to operate normally. In particular, when an abnormality occurs in the driver circuit, the pixels in one column (or one row) malfunction, which leads to a defect called a line defect.

【0005】また、ポリシリコン膜を利用したTFTは
信頼性の面でまだまだLSIなどに用いられるMOSF
ET(単結晶半導体基板上に形成されたトランジスタ)
に及ばないとされている。そして、この弱点が克服され
ない限り、TFTでLSI回路を形成することは困難で
あるとの見方が強まっている。
A TFT using a polysilicon film is still more reliable in terms of reliability than a MOSF used in an LSI or the like.
ET (transistor formed on single crystal semiconductor substrate)
It is said to be less than. Unless this weakness is overcome, it is becoming increasingly difficult to form an LSI circuit using TFTs.

【0006】本出願人は、MOSFETには信頼性の面
で三つの有利点があると考えた。そしてその理由として
次のような推論をした。図13(A)に示したのはMO
SFETの概略図である。1は単結晶シリコン基板に形
成されたドレイン領域、2はLDD(ライトドープトド
レイン)領域である。また、3はフィールド絶縁膜であ
り、ゲート配線4の直下はゲート絶縁膜5である。
[0006] Applicants have recognized that MOSFETs have three advantages in terms of reliability. And the reason was as follows. FIG. 13A shows the MO.
FIG. 3 is a schematic diagram of an SFET. Reference numeral 1 denotes a drain region formed on a single crystal silicon substrate, and reference numeral 2 denotes an LDD (lightly doped drain) region. Reference numeral 3 denotes a field insulating film, and a gate insulating film 5 immediately below the gate wiring 4.

【0007】この時、信頼性の面で三つの有利点がある
と考えた。まず第1の有利点は、LDD領域2からドレ
イン領域1に向かって不純物濃度に勾配がみられる点で
ある。図13(B)に示すように、従来のMOSFET
はLDD領域2からドレイン領域1に向かうにつれて次
第に不純物濃度が高くなる。この勾配が信頼性を高める
のに効果があると考えた。
At this time, it was considered that there were three advantages in terms of reliability. First, the first advantage is that the impurity concentration has a gradient from the LDD region 2 toward the drain region 1. As shown in FIG.
The impurity concentration gradually increases from the LDD region 2 toward the drain region 1. We thought that this gradient was effective in increasing reliability.

【0008】次に第2の有利点は、LDD領域2とゲー
ト配線4とがオーバーラップしている点である。このよ
うな構造としてはGOLD(Gate Overlapped Light-do
pedDrain)やLTAID(Large-Tilt-Angle Implanted
Drain)などが知られている。こうすることでLDD領
域2の不純物濃度を低減することが可能となり、電界の
緩和効果が大きくなってホットキャリア耐性が高まる。
A second advantage is that the LDD region 2 and the gate wiring 4 overlap. As such a structure, GOLD (Gate Overlapped Light-do
pedDrain) and LTAID (Large-Tilt-Angle Implanted)
Drain) is known. By doing so, the impurity concentration of the LDD region 2 can be reduced, the effect of relaxing the electric field increases, and the hot carrier resistance increases.

【0009】次に第3の有利点は、LDD領域2とゲー
ト配線4との間にある程度の距離が存在する点である。
これはフィールド絶縁膜3がゲート配線直下に潜り込む
ような形で形成されることによる。即ち、オーバーラッ
プ部分のみゲート絶縁膜の膜厚が厚くなった状態となる
ので、効果的な電界緩和が期待できる。
A third advantage is that a certain distance exists between the LDD region 2 and the gate wiring 4.
This is due to the fact that the field insulating film 3 is formed in such a manner as to enter under the gate wiring. That is, since only the overlap portion has a thicker gate insulating film, effective electric field relaxation can be expected.

【0010】このように、従来のMOSFETはTFT
と比較するといくつかの利点をもち、その結果、高い信
頼性を有すると考えられる。
Thus, the conventional MOSFET is a TFT
It has several advantages compared to and, as a result, is considered to have high reliability.

【0011】また、こういったMOSFETの利点をT
FTに応用しようという試みもなされている。例えば、
「M.Hatano,H.Akimoto,and T.Sakai,IEDM97 TECHNICAL
DIGEST,p523-526,1997」ではシリコンで形成したサイド
ウォールを用いてGOLD構造を実現している。
Further, the advantage of such a MOSFET is T
Attempts have been made to apply it to FT. For example,
`` M.Hatano, H.Akimoto, and T.Sakai, IEDM97 TECHNICAL
In DIGEST, p523-526, 1997, a GOLD structure is realized using sidewalls formed of silicon.

【0012】しかしながら、同論文に公開された構造で
は通常のLDD構造に比べてオフ電流(TFTがオフ状
態にある時に流れる電流)が大きくなってしまうという
問題があり、そのための対策が必要であった。
However, the structure disclosed in the same paper has a problem that the off-state current (current flowing when the TFT is in an off-state) is larger than that of the normal LDD structure. Was.

【0013】[0013]

【発明が解決しようとする課題】以上示してきたよう
に、本出願人はTFTとMOSFETとを比較した時
に、TFTの構造上の問題が信頼性(特にホットキャリ
ア耐性)に影響していると考えた。
As described above, the applicant of the present invention has found that a TFT structural problem affects reliability (particularly hot carrier resistance) when comparing a TFT with a MOSFET. Thought.

【0014】本願発明はそのような問題点を克服するた
めの技術であり、MOSFETと同等またはそれ以上の
信頼性を誇るTFTを実現することを課題とする。そし
て、そのようなTFTで回路を形成した半導体回路を有
する信頼性の高い半導体装置を実現することを課題とす
るものである。
The present invention is a technique for overcoming such a problem, and it is an object of the present invention to realize a TFT having a reliability equal to or higher than that of a MOSFET. It is another object of the present invention to realize a highly reliable semiconductor device including a semiconductor circuit in which a circuit is formed using such a TFT.

【0015】[0015]

【課題を解決するための手段】上述した課題を解決する
ために、本発明に係る薄膜トランジスタは、チャネル形
成領域が形成される半導体層にソース領域またはドレイ
ン領域として機能するn型又はp型の第1の不純物領域
ほかに、チャネル形成領域と第1の不純物領域の間に2
種類の第1の不純物領域と同じ導電型を示す不純物領域
(第2、第3の不純物領域)を有する。これら第2、第
3の不純物領域はその導電型を決める不純物濃度が第1
の不純物領域よりも低く、高抵抗領域として機能する。
In order to solve the above-mentioned problems, a thin film transistor according to the present invention comprises an n-type or p-type thin film transistor which functions as a source or drain region in a semiconductor layer in which a channel formation region is formed. In addition to the first impurity region, two
There are impurity regions (second and third impurity regions) having the same conductivity type as the first impurity region. These second and third impurity regions have an impurity concentration that determines the conductivity type of the first and third impurity regions.
And functions as a high-resistance region.

【0016】第2の不純物領域はゲート絶縁膜を介して
ゲート電極と重なったGOLD構造の低濃度不純物領域
であり、ホットキャリア耐性を高める作用を有する。他
方、第3の不純物領域はゲート電極と重ならない低濃度
不純物領域であり、オフ電流の増加を防ぐ作用を有す
る。
The second impurity region is a low-concentration impurity region having a GOLD structure overlapping the gate electrode with a gate insulating film interposed therebetween, and has a function of increasing hot carrier resistance. On the other hand, the third impurity region is a low-concentration impurity region that does not overlap with the gate electrode, and has a function of preventing an increase in off-state current.

【0017】なお、本明細書中、ゲート電極とはゲート
絶縁膜を挟んで半導体層と交差している電極であって、
半導体層に電界を印可して空乏層を形成するための電極
である。即ち、ゲート配線において、ゲート絶縁膜を挟
んで半導体層と交差している部分がゲート電極である。
In this specification, a gate electrode is an electrode crossing a semiconductor layer with a gate insulating film interposed therebetween.
An electrode for applying an electric field to the semiconductor layer to form a depletion layer. That is, in the gate wiring, a portion intersecting with the semiconductor layer with the gate insulating film interposed therebetween is a gate electrode.

【0018】本明細書で開示する本発明の構成は、半導
体層と、前記半導体層に接して形成されたゲート絶縁膜
と、前記ゲート絶縁膜を介して前記半導体層と交差する
ゲート電極とを有する薄膜トランジスタを有する半導体
装置であって、前記ゲート電極は、前記ゲート絶縁膜に
接して積層された第1の導電層、第2の導電層、第3の
導電層とでなる多層膜で形成され、前記半導体層は、チ
ャネル形成領域と、前記チャネル形成領域を挟んで形成
された導電型を有する1対の不純物領域を有し、前記1
対の不純物領域は前記ゲート絶縁膜を介して前記ゲート
電極と部分的に重なっていることを特徴とする半導体装
置である。
According to the structure of the present invention disclosed in this specification, a semiconductor layer, a gate insulating film formed in contact with the semiconductor layer, and a gate electrode intersecting the semiconductor layer via the gate insulating film are formed. Wherein the gate electrode is formed of a multilayer film including a first conductive layer, a second conductive layer, and a third conductive layer stacked in contact with the gate insulating film. The semiconductor layer has a channel forming region and a pair of impurity regions having a conductivity type formed with the channel forming region interposed therebetween;
The semiconductor device is characterized in that the pair of impurity regions partially overlap the gate electrode with the gate insulating film interposed therebetween.

【0019】また、他の本発明の構成は、半導体層と、
前記半導体層に接して形成されたゲート絶縁膜と、前記
ゲート絶縁膜を介して前記半導体層と交差するゲート電
極とを有する薄膜トランジスタを有する半導体装置であ
って、前記ゲート電極は、前記ゲート絶縁膜に接して積
層された第1の導電層、第2の導電層、第3の導電層と
でなる多層膜で形成され、前記半導体層は、チャネル形
成領域と、導電型を有する第1の不純物領域と、前記チ
ャネル形成領域と前記第1の不純物領域に挟まれ、かつ
前記チャネル形成領域に接する第2の不純物領域と、前
記第1の不純物領域と前記第2の不純物領域に挟まれた
第3の不純物領域とを有し、前記第2の不純物領域及び
前記第3の不純物領域は、前記第1の不純物領域と同じ
導電型であり、前記導電型の不純物の濃度が前記第1の
不純物領域よりも低く、前記第2の不純物領域は前記ゲ
ート絶縁膜を介して前記ゲート電極と重なり、前記第3
の不純物領域は前記第ゲート電極と重ならないことを特
徴とする半導体装置である。
In another aspect of the present invention, a semiconductor layer comprises:
A semiconductor device including a thin film transistor having a gate insulating film formed in contact with the semiconductor layer and a gate electrode intersecting the semiconductor layer with the gate insulating film interposed therebetween, wherein the gate electrode includes the gate insulating film A multilayer film including a first conductive layer, a second conductive layer, and a third conductive layer stacked in contact with the semiconductor layer, wherein the semiconductor layer includes a channel formation region and a first impurity having a conductivity type. A region, a second impurity region sandwiched between the channel formation region and the first impurity region and in contact with the channel formation region, and a second impurity region sandwiched between the first impurity region and the second impurity region. And the second impurity region and the third impurity region are of the same conductivity type as the first impurity region, and the concentration of the impurity of the conductivity type is the first impurity region. Than the area Ku, the second impurity region overlaps with the gate electrode via the gate insulating film, the third
Wherein the impurity region does not overlap with the first gate electrode.

【0020】また、他の本発明の構成は、nチャネル型
薄膜トランジスタとpチャネル型薄膜トランジスタでな
るCMOS回路を含む半導体装置であって、前記CMO
S回路は、前記nチャネル型の薄膜トランジスタの半導
体層と前記pチャネル型の薄膜トランジスタの半導体層
とにゲート絶縁膜を介して交差するゲート配線を有し、
前記ゲート配線は、前記ゲート絶縁膜に接して積層され
た第1の導電層、第2の導電層、第3の導電層とでなる
多層膜で形成され、前記nチャネル型の薄膜トランジス
タの半導体層は、チャネル形成領域と、第1のn型不純
物領域と、前記チャネル形成領域と前記第1のn型不純
物領域に挟まれ、かつ前記チャネル形成領域に接する第
2のn型不純物領域と、前記第1のn型不純物領域と前
記第2のn型不純物領域に挟まれた第3のn型不純物領
域とを有し、前記第2のn型不純物領域及び前記第3の
n型不純物領域は、前記第1のn型不純物領域よりもn
型の不純物の濃度が低く、前記第2のn型不純物領域は
前記ゲート絶縁膜を介して前記ゲート配線と重なり、前
記第3のn型不純物領域は前記第ゲート配線と重ならな
いことを特徴とする半導体装置である。
According to another aspect of the present invention, there is provided a semiconductor device including a CMOS circuit including an n-channel thin film transistor and a p-channel thin film transistor.
The S circuit has a gate wiring crossing a semiconductor layer of the n-channel thin film transistor and a semiconductor layer of the p-channel thin film transistor via a gate insulating film,
The gate wiring is formed of a multilayer film including a first conductive layer, a second conductive layer, and a third conductive layer stacked in contact with the gate insulating film, and is a semiconductor layer of the n-channel thin film transistor. A channel forming region, a first n-type impurity region, a second n-type impurity region sandwiched between the channel forming region and the first n-type impurity region and in contact with the channel forming region; The semiconductor device includes a first n-type impurity region and a third n-type impurity region sandwiched between the second n-type impurity regions. The second n-type impurity region and the third n-type impurity region are , N than the first n-type impurity region.
Wherein the second n-type impurity region overlaps with the gate wiring via the gate insulating film, and the third n-type impurity region does not overlap with the gate wiring. Semiconductor device.

【0021】また、本願発明を実施する上での作製方法
に関する本発明の構成は、半導体層を形成する工程と、
前記半導体層に接して絶縁膜を形成する工程と、前記絶
縁膜に接し、かつ前記半導体層と交差する第1のフォト
レジストマスクを形成する工程と、前記第1のフォトレ
ジストマスクを介して、所定の導電型の不純物を前記半
導体層に添加する第1の添加工程と、前記絶縁膜を介し
て前記半導体層と交差するゲート電極を形成する工程
と、前記ゲート電極を覆って、前記ゲート電極よりもチ
ャネル長方向の幅が広い第2のフォトレジストマスクを
形成する工程と、前記第2のフォトレジストマスクを介
して、前記導電型の不純物を前記半導体層に添加する第
2の添加工程と、を有し、第1の導電層、第2の導電
層、第3の導電層の順序で前記絶縁膜側から積層した多
層膜で前記ゲート電極を形成することを特徴とする半導
体装置の作製方法である。
The structure of the present invention relating to a manufacturing method for carrying out the present invention includes a step of forming a semiconductor layer,
A step of forming an insulating film in contact with the semiconductor layer, a step of forming a first photoresist mask in contact with the insulating film and intersecting with the semiconductor layer, and via the first photoresist mask, A first adding step of adding a predetermined conductivity type impurity to the semiconductor layer, a step of forming a gate electrode intersecting the semiconductor layer via the insulating film, and a step of covering the gate electrode with the gate electrode Forming a second photoresist mask having a wider width in the channel length direction than the second photoresist mask, and adding a second impurity to the semiconductor layer via the second photoresist mask. Wherein the gate electrode is formed of a multilayer film stacked from the insulating film side in the order of a first conductive layer, a second conductive layer, and a third conductive layer. By the way .

【0022】[0022]

【本発明の実施の形態】本実施の形態を図1〜図3を用
いて説明する。ここでは、nチャネル型TFTとpチャ
ネル型TFTを相補的に組み合わせてなるCMOS回路
を作製する例を示す。
Embodiments of the present invention will be described with reference to FIGS. Here, an example of manufacturing a CMOS circuit in which an n-channel TFT and a p-channel TFT are complementarily combined is described.

【0023】まず、絶縁表面を有する基板101を用意
する。基板101としては、ガラス基板、石英基板等の
絶縁性基板を用いることができる。そして、基板からの
不純物の拡散を防止してTFTの電気特性を向上させる
ために酸化シリコン膜等からなる下地絶縁膜(以下、下
地膜と呼ぶ)102を設ける。ただし、TFTの電気特
性を向上する必要がなければ下地膜を設けない構成とし
ても構わない。
First, a substrate 101 having an insulating surface is prepared. As the substrate 101, an insulating substrate such as a glass substrate or a quartz substrate can be used. Then, a base insulating film (hereinafter referred to as a base film) 102 made of a silicon oxide film or the like is provided in order to prevent diffusion of impurities from the substrate and improve electric characteristics of the TFT. However, a structure without a base film may be used unless it is necessary to improve the electrical characteristics of the TFT.

【0024】次いで、非晶質半導体膜を成膜する。非晶
質半導体膜としては、珪素を含む非晶質半導体膜、例え
ば非晶質珪素膜、微結晶を有する非晶質珪素膜、微結晶
珪素膜、非晶質ゲルマニウム膜、Six Ge1-x (0<
X<1)で示される非晶質シリコンゲルマニウム膜また
はこれらの積層膜を10〜100nm、より好ましくは
15〜60nmの膜厚範囲で用いることができる。
Next, an amorphous semiconductor film is formed. As the amorphous semiconductor film, an amorphous semiconductor film containing silicon, for example, an amorphous silicon film, an amorphous silicon film having microcrystals, a microcrystalline silicon film, an amorphous germanium film, Six Ge 1 -x (0 <
The amorphous silicon germanium film represented by X <1) or a laminated film thereof can be used in a thickness range of 10 to 100 nm, more preferably 15 to 60 nm.

【0025】次いで、非晶質半導体膜の結晶化処理を行
い、結晶質半導体膜を形成する。ただし、非晶質半導体
膜の水素濃度が数十%と高い場合は、結晶化処理前に水
素濃度の低減処理(400〜500℃の熱処理)を行う
ことが好ましい。結晶化処理としては、公知のレーザー
結晶化技術または熱結晶化の技術を用いることができ
る。
Next, the amorphous semiconductor film is crystallized to form a crystalline semiconductor film. However, when the hydrogen concentration of the amorphous semiconductor film is as high as several tens%, it is preferable to perform a hydrogen concentration reduction treatment (a heat treatment at 400 to 500 ° C.) before the crystallization treatment. As the crystallization treatment, a known laser crystallization technique or thermal crystallization technique can be used.

【0026】その後、公知のパターニング技術により所
望の形状を有する半導体層201、202を形成する。
次いで、前記半導体層を覆って、酸化珪素膜等からなる
ゲート絶縁膜103を形成する。(図2(A))
Thereafter, semiconductor layers 201 and 202 having a desired shape are formed by a known patterning technique.
Next, a gate insulating film 103 made of a silicon oxide film or the like is formed to cover the semiconductor layer. (Fig. 2 (A))

【0027】次いで、フォトマスクを用いてnチャネル
型TFTの一部(チャネル形成領域となる領域)または
pチャネル型TFTを覆うフォトレジストマスク20
3、204を形成する。そして、フォトレジストマスク
203、204をマスクとして半導体層にn型を付与す
る不純物元素を添加する工程を行ない、不純物領域(n
- 領域)205を形成する。(図2(B))不純物元素
の添加方法としては、イオン注入法、イオンドーピング
法を用いることができる。n型を付与する不純物はドナ
ーとなる不純物であり、シリコン、ゲルマニウムに対し
ては13族元素であり、典型的にはりん(P)、ひ素
(As)である。また、フォトレジストマスク203で
覆われて図2(B)の添加工程で不純物が添加されない
領域104は、nチャネル型TFTのチャネル形成領域
となる。また、フォトレジストマスク203は、後で形
成されるゲート電極の幅よりもチャネル長方向の幅が狭
い。この工程により後に形成されるゲート電極の下に不
純物領域(n- 領域)を形成する。
Next, an n-channel is formed using a photomask.
Of the TFT (region that becomes the channel formation region) or
Photoresist mask 20 covering p-channel TFT
3, 204 are formed. And a photoresist mask
N-type is given to the semiconductor layer using 203 and 204 as a mask.
A step of adding an impurity element is performed, and the impurity region (n
-(Region) 205 is formed. (FIG. 2B) Impurity element
Ion doping, ion doping
Method can be used. The impurity that imparts n-type is donor
Impurities for silicon and germanium
Is a group 13 element, typically phosphorus (P), arsenic
(As). Also, with the photoresist mask 203
It is covered and no impurity is added in the adding step of FIG.
The region 104 is a channel formation region of an n-channel TFT.
Becomes The photoresist mask 203 will be formed later.
The width in the channel length direction is smaller than the width of the formed gate electrode
No. This step may cause a gap under the gate electrode to be formed later.
Pure area (n-Region).

【0028】次いで、フォトレジストマスク203、2
04を除去して、不純物領域(n-領域)205に添加
された不純物の活性化工程(熱処理またはレーザーアニ
ール処理等)を行い、活性化された不純物領域(n-
域)200を形成する。(図2(C))特に、ここで活
性化工程を行う必要はないが、ゲート電極を形成する前
であるので、ゲート電極の耐熱温度を考慮に入れること
なく、後で形成されるゲート電極と重なる不純物領域の
活性化が行える。
Next, a photoresist mask 203, 2
04 is removed, and a step of activating the impurity added to the impurity region (n region) 205 (eg, heat treatment or laser annealing) is performed to form an activated impurity region (n region) 200. (FIG. 2C) In particular, it is not necessary to perform the activation step here, but before the gate electrode is formed, the gate electrode formed later does not take into account the heat resistant temperature of the gate electrode. Can be activated.

【0029】次いで、ゲート絶縁膜上に三層構造を有す
るゲート電極206を形成する。(図2(D))ゲート
電極206は、スパッタ法等を用いて導電膜を積層形成
した後、公知のパターニング技術により形成する。ま
た、ゲート電極の長さ(線幅)は、0.1〜10μm
(代表的には0.2〜5μm)とする。ただし、後の工
程で陽極酸化を行うため、全てのゲート配線を1つの配
線に接続しておく必要がある。
Next, a gate electrode 206 having a three-layer structure is formed on the gate insulating film. (FIG. 2D) The gate electrode 206 is formed by a known patterning technique after a conductive film is stacked and formed by a sputtering method or the like. The length (line width) of the gate electrode is 0.1 to 10 μm.
(Typically 0.2 to 5 μm). However, since anodic oxidation is performed in a later step, all the gate wirings need to be connected to one wiring.

【0030】本発明においては、ゲート電極206を三
層構造とし、その第1の導電層206aをTa(タンタ
ル)を主成分(組成比が50%以上)とする材料で構成
し、第2の導電層206bをAl(アルミニウム)を主
成分とする材料で構成し、第3の導電層206cをTa
(タンタル)を主成分とする材料で構成することを特徴
としている。例えば、第1の導電層206a/第2の導
電層206b/第3の導電層206cとしては、Ta/
Al/Ta、Ta/Al/TaN等の組み合わせを選択
することができる。
In the present invention, the gate electrode 206 has a three-layer structure, and the first conductive layer 206a is made of a material containing Ta (tantalum) as a main component (composition ratio of 50% or more), The conductive layer 206b is made of a material mainly containing Al (aluminum), and the third conductive layer 206c is made of Ta.
(Tantalum) as a main component. For example, as the first conductive layer 206a / the second conductive layer 206b / the third conductive layer 206c, Ta /
A combination such as Al / Ta and Ta / Al / TaN can be selected.

【0031】第1の導電層206aと第3の導電層20
6cとの間に、第2の導電層206bを挟む三層構造と
すると、第2の導電層は上部に接して第3の導電層が設
けられ、下部に接して第1の導電層が設けられるため、
ヒロック等が発生することを防止できる。また、第1の
導電層206a及び第3の導電層206cの主成分であ
るタンタルは、耐熱性が高く、第3の導電層206bを
構成するアルミニウム元素の拡散を防止するブロッキン
グ層となる。また、第3の導電層206cは、上層配線
とのショートを防止するブロッキング層となる。
First conductive layer 206a and third conductive layer 20
6c, the third conductive layer is provided in contact with the upper part of the second conductive layer 206b, and the first conductive layer is provided in contact with the lower part of the second conductive layer 206b. To be
Hillocks and the like can be prevented from occurring. In addition, tantalum, which is a main component of the first conductive layer 206a and the third conductive layer 206c, has high heat resistance and serves as a blocking layer for preventing diffusion of an aluminum element included in the third conductive layer 206b. Further, the third conductive layer 206c serves as a blocking layer for preventing a short circuit with an upper wiring.

【0032】次いで、陽極酸化工程を行ない、第1の導
電層105aの側部、第2の導電層105bの側部、及
び第3の導電層105cの上部及び側部に陽極酸化膜1
07を形成する。(図2(E))陽極酸化は、中性の電
解溶液中で行われ、例えば酒石酸を含んだエチレングリ
コール溶液をアンモニア水で中和した電解溶液(液温1
0℃)を使用し、ゲート配線を陽極、白金を陰極として
陽極酸化が行われる。この陽極酸化で得られる陽極酸化
膜107は緻密な膜質を有するため、ドーピング工程や
熱処理を加えても、膜剥がれやヒロック等が発生するこ
とを防止できる。特に、本発明においては、第2の導電
層は耐熱性が低いアルミニウムを主成分とする材料から
なっているが、側面に緻密な陽極酸化膜(アルミナ膜)
が設けられるためゲート電極の耐熱性が向上し、非常に
有効である。なお、ゲート電極に十分な耐熱性を持たせ
るため必要なアルミナ膜の膜厚は、10nm以上、好ま
しくは30nm以上である。
Next, an anodic oxidation step is performed to form an anodic oxide film 1 on the side of the first conductive layer 105a, the side of the second conductive layer 105b, and the top and side of the third conductive layer 105c.
07 is formed. (FIG. 2 (E)) Anodization is performed in a neutral electrolytic solution. For example, an electrolytic solution obtained by neutralizing an ethylene glycol solution containing tartaric acid with aqueous ammonia (solution temperature 1).
0 ° C.), and anodization is performed using the gate wiring as an anode and platinum as a cathode. Since the anodic oxide film 107 obtained by this anodic oxidation has a dense film quality, even if a doping step or a heat treatment is applied, peeling of the film, generation of hillocks, and the like can be prevented. In particular, in the present invention, the second conductive layer is made of a material mainly containing aluminum having low heat resistance, but a dense anodic oxide film (alumina film) is formed on the side surface.
Is provided, the heat resistance of the gate electrode is improved, which is very effective. Note that the thickness of the alumina film required for giving sufficient heat resistance to the gate electrode is 10 nm or more, preferably 30 nm or more.

【0033】次いで、nチャネル型TFTの一部及びp
チャネル型TFTを覆うフォトレジストマスク208、
209を設ける。このフォトレジストマスク208は、
ゲート電極の幅よりもチャネル長方向の幅が広い。ま
た、このフォトレジストマスク208によって、第1の
不純物領域(n+ 領域)の長さが決定される。そして、
このフォトレジストマスク208をマスクとして再び半
導体層201にn型の不純物を添加する。こうして、第
1の不純物領域(n+ 領域)210が形成される。(図
3(A))
Next, part of the n-channel TFT and p
A photoresist mask 208 covering the channel type TFT,
209 are provided. This photoresist mask 208
The width in the channel length direction is wider than the width of the gate electrode. The length of the first impurity region (n + region) is determined by the photoresist mask 208. And
Using the photoresist mask 208 as a mask, an n-type impurity is added to the semiconductor layer 201 again. Thus, a first impurity region (n + region) 210 is formed. (FIG. 3 (A))

【0034】また、図3(A)の添加工程でリンが添加
されなかった領域のうち、ゲート電極105と重なって
いる(オーバーラップ)している領域は第2の不純物領
域となり、ゲート電極105と重なっていない領域は第
3の不純物領域となる。
In the region where phosphorus is not added in the adding step of FIG. 3A, a region overlapping (overlapping) with the gate electrode 105 becomes a second impurity region, and The region which does not overlap with becomes the third impurity region.

【0035】なお、n- 領域である第2の不純物領域及
び第3の不純物領域のリンの濃度は、n+ 領域である第
1の不純物領域よりも低い。
It should be noted that the second impurity region and the third impurity region that are n regions have lower phosphorus concentrations than the first impurity region that is an n + region.

【0036】次いで、フォトレジストマスク208、2
09を除去し、nチャネル型TFTを覆うフォトレジス
トマスク211を設ける。そして、ゲート電極105を
マスクとして半導体層202にp型の不純物を添加す
る。添加方法としては、イオン注入法、イオンドーピン
グ法を用いることができる。p型の不純物はアクセプタ
ーとなる不純物であり、シリコン、ゲルマニウムに対し
ては15族元素であり、典型的には、ボロン(B)であ
る。こうして、第1の不純物領域(p+ 領域)212が
形成される。(図3(B))
Next, the photoresist masks 208, 2
09 is removed, and a photoresist mask 211 covering the n-channel TFT is provided. Then, a p-type impurity is added to the semiconductor layer 202 using the gate electrode 105 as a mask. As an addition method, an ion implantation method or an ion doping method can be used. The p-type impurity is an impurity serving as an acceptor, and is a Group 15 element for silicon and germanium, and is typically boron (B). Thus, a first impurity region (p + region) 212 is formed. (FIG. 3 (B))

【0037】次いで、添加されたn型の不純物及びp型
の不純物を活性化させるための熱活性化工程を行い、活
性化された第1の不純物領域(n+ 領域)109及び第
1の不純物領域(p+ 領域)110を形成する。(図3
(C))
Next, a thermal activation step for activating the added n-type impurities and p-type impurities is performed, and the activated first impurity region (n + region) 109 and the first impurity A region (p + region) 110 is formed. (FIG. 3
(C))

【0038】次いで、陽極酸化を行うために1つの配線
に接続されているゲート配線をエッチングにより分断
し、所望の形状のゲート配線及びゲート電極を形成す
る。
Next, in order to perform anodic oxidation, a gate wiring connected to one wiring is divided by etching to form a gate wiring and a gate electrode having desired shapes.

【0039】次いで、nチャネル型TFT及びpチャネ
ル型TFTを覆って酸化珪素膜等からなる層間絶縁膜1
11を形成する。(図3(D))
Next, an interlayer insulating film 1 made of a silicon oxide film or the like covers the n-channel TFT and the p-channel TFT.
11 is formed. (FIG. 3 (D))

【0040】次いで、ゲート絶縁膜103、層間絶縁膜
111を選択的にエッチングして、第1の不純物領域1
09、110に達するコンタクトホールを形成する。次
いで、ソース配線(ソース電極を含む)112、114
ドレイン配線(ドレイン電極を含む)113を形成す
る。(図3(E))最後に水素雰囲気中で熱処理を行
い、全体を水素化してnチャネル型TFT及びpチャネ
ル型TFTが完成する。
Next, the gate insulating film 103 and the interlayer insulating film 111 are selectively etched to form the first impurity region 1.
A contact hole reaching 09 and 110 is formed. Next, source wirings (including source electrodes) 112 and 114
A drain wiring (including a drain electrode) 113 is formed. (FIG. 3E) Finally, heat treatment is performed in a hydrogen atmosphere, and the whole is hydrogenated to complete an n-channel TFT and a p-channel TFT.

【0041】なお、ゲート配線と取り出し電極とのコン
タクトを形成するためのコンタクトホールを形成する必
要があるが、本発明のゲート配線の上部は、第3の導電
層(タンタル)の陽極酸化膜で覆われているため、フッ
素系のドライエッチングで容易に除去することができ
る。
Although it is necessary to form a contact hole for forming a contact between the gate wiring and the extraction electrode, the upper part of the gate wiring of the present invention is formed of an anodic oxide film of a third conductive layer (tantalum). Because it is covered, it can be easily removed by fluorine-based dry etching.

【0042】上記作製方法によって形成された本発明に
係る薄膜トランジスタは、半導体層に2種類の低濃度不
純物領域、即ち、ゲート電極と重なっている(オーバー
ラップ)している領域(第2の不純物領域)と、ゲート
電極と重なっていない領域(第3の不純物領域)を有す
ることで、MOSFETに匹敵する、さらにはそれ以上
の信頼性を有する。
In the thin film transistor according to the present invention formed by the above manufacturing method, two kinds of low concentration impurity regions in the semiconductor layer, that is, a region overlapping (overlapping) with the gate electrode (second impurity region) ) And a region that does not overlap with the gate electrode (third impurity region), the reliability is equal to or higher than that of the MOSFET.

【0043】(本発明の薄膜トランジスタの利点)本発
明のTFTは第2の不純物領域(ゲートオーバーラップ
型のLDD領域)と第3の不純物領域(非ゲートオーバ
ーラップ型のLDD領域)という2種類のLDD領域
(低濃度不純物領域とも言う)を半導体層に形成するこ
とに特徴がある。
(Advantages of the thin film transistor of the present invention) The TFT of the present invention has two types of a second impurity region (gate overlap type LDD region) and a third impurity region (non-gate overlap type LDD region). It is characterized in that an LDD region (also referred to as a low concentration impurity region) is formed in a semiconductor layer.

【0044】図12を用いて、本発明の優位性を従来の
TFTの特性と比較して説明する。図12(A)、
(B)はLDD領域のないnチャネル型TFTとその電
気特性(ゲート電圧Vg対ドレイン電流Id特性)である。
同様に、図12(C)、(D)は通常のLDD構造の場
合を、図12(E)、(F)はいわゆるGOLD構造の場合
を、そして図12(G)、(H)には本発明のnチャネ
ル型TFTの場合を示す。
Referring to FIG. 12, the advantages of the present invention will be described in comparison with the characteristics of a conventional TFT. FIG. 12 (A),
(B) shows an n-channel TFT without an LDD region and its electrical characteristics (gate voltage Vg vs. drain current Id characteristics).
Similarly, FIGS. 12C and 12D show the case of the normal LDD structure, FIGS. 12E and 12F show the case of the so-called GOLD structure, and FIGS. 12G and 12H show the case of the GOLD structure. The case of the n-channel TFT of the present invention is shown.

【0045】なお、図12中においてn+はソース領域ま
たはドレイン領域を、channel はチャネル形成領域を、
n-はゲートオーバーラップ型のLDD領域(n-は第2の
不純物領域)、nは非ゲートオーバーラップ型のLDD
領域(nは第3の不純物領域)を指す。また、Idはドレ
イン電流、Vgはゲート電圧である。
In FIG. 12, n + represents a source region or a drain region, channel represents a channel formation region,
n- is a gate overlap type LDD region (n- is a second impurity region), and n is a non-gate overlap type LDD region.
Indicates a region (n is a third impurity region). Id is a drain current, and Vg is a gate voltage.

【0046】図12(A)、(B)に示すようにLDD
がない場合、オフ電流は高く、オン電流(TFTがオン
状態にある時のドレイン電流)やオフ電流が劣化しやす
い。
As shown in FIGS. 12A and 12B, LDD
In the absence of this, the off current is high, and the on current (drain current when the TFT is in the on state) and the off current tend to deteriorate.

【0047】一方、非ゲートオーバーラップ型のLDD
を形成することで、オフ電流はかなり抑えられ、オン電
流もオフ電流も劣化が抑制できる。しかしながら、オン
電流の劣化を完全に抑えられているわけではない。(図
12(C)、(D))
On the other hand, a non-gate overlap type LDD
Is formed, the off-state current is considerably suppressed, and the deterioration of both the on-state current and the off-state current can be suppressed. However, the deterioration of the on-current is not completely suppressed. (FIGS. 12C and 12D)

【0048】LDD領域とゲート電極とがオーバーラッ
プしたオーバーラップ型のLDDのみを持つTFT構造
(図12(E)、(F))であるが、この構造は従来の
LDD構造においてオン電流の劣化を抑制することに重
点を置いた構造となっている。
The TFT structure having only the overlap type LDD in which the LDD region and the gate electrode overlap (FIGS. 12E and 12F) is different from the conventional LDD structure in that the ON current deteriorates. It has a structure that focuses on suppressing noise.

【0049】この場合、オン電流の劣化を十分に抑える
ことができる反面、通常の非オーバーラップ型のLDD
構造よりもややオフ電流が高いという問題を持つ。従来
例で述べた論文はこの構造を採用しており、本発明はこ
のオフ電流が高いという問題を認識した上で、解決する
ための構造を模索したのである。
In this case, while the deterioration of the on-current can be sufficiently suppressed, the ordinary non-overlap type LDD
There is a problem that the off-state current is slightly higher than the structure. The paper described in the conventional example employs this structure, and the present invention has sought a structure to solve the problem after recognizing the problem that the off-state current is high.

【0050】そして、本発明の構造は図12(G)、
(H)に示すように、ゲート電極とオーバーラップさせ
たLDD領域(第2の不純物領域)と、ゲート電極とオ
ーバーラップしないLDD領域(第3の不純物領域)を
半導体層に形成した。この構造を採用することで、オン
電流の劣化を抑制する効果をそのままに、オフ電流を低
減することが可能となった。
FIG. 12 (G) shows the structure of the present invention.
As shown in (H), an LDD region (second impurity region) overlapping with the gate electrode and an LDD region (third impurity region) not overlapping with the gate electrode were formed in the semiconductor layer. By employing this structure, it is possible to reduce the off-current while maintaining the effect of suppressing the deterioration of the on-current.

【0051】本出願人は図12(E)、(F)に示した
ような構造の場合に何故オフ電流が高くなってしまうか
を次のように推測した。nチャネル型TFTがオフ状態
にある時、ゲート電極にはマイナス数十ボルトといった
負の電圧が印加される。その状態でドレイン領域にプラ
ス数十ボルトの正の電圧がかかってしまうと、ゲート絶
縁膜のドレイン側端部に非常に大きな電界が形成され
る。
The applicant has guessed why the off-state current becomes high in the case of the structure shown in FIGS. 12 (E) and 12 (F) as follows. When the n-channel TFT is off, a negative voltage such as minus several tens of volts is applied to the gate electrode. If a positive voltage of plus several tens of volts is applied to the drain region in that state, a very large electric field is formed at the drain-side end of the gate insulating film.

【0052】この時、LDD領域にはホールが誘起され
て、ドレイン領域、LDD領域、チャネル形成領域をつ
なぐ少数キャリアによる電流経路が形成されてしまう。
この電流経路がオフ電流の増加を招くと予想される。
At this time, holes are induced in the LDD region, and a current path is formed by minority carriers connecting the drain region, the LDD region, and the channel forming region.
This current path is expected to cause an increase in off-state current.

【0053】本出願人は、このような電流経路を途中で
遮断するために、ゲート電極とオーバーラップしない位
置に別の抵抗体、即ち第3の不純物領域を形成する必要
があると考えた。本発明はこのような構成を有する薄膜
トランジスタと、この薄膜トランジスタを用いた回路に
関するものである。
The present applicant has considered that in order to cut off such a current path halfway, it is necessary to form another resistor, that is, a third impurity region at a position not overlapping with the gate electrode. The present invention relates to a thin film transistor having such a configuration and a circuit using the thin film transistor.

【0054】[0054]

【実施例】以下に本発明の実施例を説明するが、特にこ
れらの実施例に限定されないことは勿論である。
Embodiments of the present invention will be described below, but it is needless to say that the present invention is not limited to these embodiments.

【0055】[実施例1] 以下、図1〜5を用いて、
本発明の実施例を詳細に説明する。
Example 1 Hereinafter, referring to FIGS.
Embodiments of the present invention will be described in detail.

【0056】本願発明を利用した半導体素子からなる半
導体回路を備えた半導体装置について、その構造の一例
を説明する。本発明にかかる半導体装置は、同一基板上
に周辺駆動回路部と画素マトリクス回路部とを備えてい
る。本実施例では図示を容易にするため、周辺駆動回路
部の一部を構成するCMOS回路を図1に示し、画素マ
トリクス回路部の一部を構成する画素TFT(nチャネ
ル型TFT)とを図4に示した。
An example of the structure of a semiconductor device provided with a semiconductor circuit comprising a semiconductor element using the present invention will be described. A semiconductor device according to the present invention includes a peripheral driver circuit portion and a pixel matrix circuit portion on the same substrate. In this embodiment, for ease of illustration, FIG. 1 shows a CMOS circuit forming a part of a peripheral driving circuit section, and illustrates a pixel TFT (n-channel TFT) forming a part of a pixel matrix circuit section. The results are shown in FIG.

【0057】図1(B)は図1(A)の上面図に相当す
る図であり、図1(B)において、点線A−A’で切断
した部分が、図1(A)のCMOS回路の断面構造に相
当する。また、図1(C)はCMOS回路の簡略な回路
図である。
FIG. 1B is a view corresponding to the top view of FIG. 1A. In FIG. 1B, a portion cut along a dotted line AA ′ is a CMOS circuit of FIG. 1A. Corresponding to the cross-sectional structure. FIG. 1C is a simplified circuit diagram of a CMOS circuit.

【0058】図1(A)において、いずれのTFT(薄
膜トランジスタ)も基板101上に設けられた下地膜1
02上に結晶質半導体膜からなる半導体層が所定の形状
にパターニング形成されている。
In FIG. 1A, each TFT (thin film transistor) has a base film 1 provided on a substrate 101.
A semiconductor layer made of a crystalline semiconductor film is patterned and formed in a predetermined shape on the substrate 02.

【0059】CMOS回路のnチャネル型のTFTは、
半導体層として、チャネル形成領域104と、前記チャ
ネル形成領域の両側に接して設けられたLDD領域(本
明細書中では低濃度不純物領域またはn- 領域ともい
う)108と、前記LDD領域108に接して設けられ
た第1の不純物領域(n+ 領域)109とから成ってい
る。第1の不純物領域(n+ 領域)109は、TFTの
ソース領域またはドレイン領域として機能する。さらに
チャネル形成領域104上にはゲート絶縁膜103が設
けられ、前記チャネル形成領域の上方において前記ゲー
ト絶縁膜上に接してゲート電極105が設けられてい
る。このゲート電極105の表面には、陽極酸化膜10
7が設けられており、その上を覆って層間絶縁膜111
が設けられている。そして、n+ 領域109にソース配
線112またはドレイン配線113が接続されている。
さらに、その上を覆ってパッシベーション膜(図示しな
い)が設けられている。
The n-channel type TFT of the CMOS circuit is
As a semiconductor layer, a channel formation region 104, an LDD region (also referred to as a low-concentration impurity region or n region in this specification) provided on both sides of the channel formation region, and a contact with the LDD region 108. And a first impurity region (n + region) 109 provided. The first impurity region (n + region) 109 functions as a source or drain region of the TFT. Further, a gate insulating film 103 is provided over the channel forming region 104, and a gate electrode 105 is provided above and in contact with the gate insulating film over the channel forming region. Anodized film 10 is formed on the surface of gate electrode 105.
7 is provided, and an interlayer insulating film 111 is
Is provided. The source wiring 112 or the drain wiring 113 is connected to the n + region 109.
Further, a passivation film (not shown) is provided so as to cover it.

【0060】図1(A)に示したように、本実施例のn
チャネル型のTFTは、ゲート絶縁膜103を介してL
DD領域108の全域がゲート電極に重なっているので
はなく、その一部のみが重なっている。即ち、LDD領
域は、ゲート電極と重なっている部分(ゲート電圧が印
加される部分)と、重なっていない部分(ゲート電圧が
印加されない部分)とが複合された状態を実現してい
る。
As shown in FIG. 1A, n of the present embodiment
A channel-type TFT has an L
The entire region of the DD region 108 does not overlap with the gate electrode, but only a part thereof overlaps. That is, the LDD region realizes a state where a portion overlapping with the gate electrode (a portion to which a gate voltage is applied) and a portion not overlapping (a portion to which a gate voltage is not applied) are combined.

【0061】この構成を図1(D)に示す。なお、図1
(D)の符号は図1(A)の符号に対応している。図1
(D)に示すように、LDD領域108は、ゲート電極
105とゲート絶縁膜103を介して重なっている部分
(Gate-overlapped LDD 領域108a )と重なっていな
い部分(non-Gate-overlapped LDD 領域108b )とに
区別される。
This structure is shown in FIG. FIG.
The symbol in (D) corresponds to the symbol in FIG. FIG.
As shown in FIG. 3D, the LDD region 108 overlaps with the gate electrode 105 via the gate insulating film 103 (Gate-overlapped LDD region 108a) and does not overlap (non-Gate-overlapped LDD region 108b). ).

【0062】本願発明では、Gate-overlapped LDD 領域
108a の長さを0.1〜2μm(代表的には0.3〜
1.5μm)とし、non-Gate-overlapped LDD 領域10
8b(図1(D)のXに相当する)を0.1〜2μm
(代表的には0.3〜1μm)とするのが好ましいと考
えている。
In the present invention, the length of the gate-overlapped LDD region 108a is set to 0.1 to 2 μm (typically 0.3 to 2 μm).
1.5 μm) and the non-Gate-overlapped LDD area 10
8b (corresponding to X in FIG. 1 (D)) is 0.1 to 2 μm
(Typically 0.3 to 1 μm) is considered preferable.

【0063】なお、LDD領域108は、0.2〜4μ
m、代表的には0.6〜2.5μmの長さを有し、n型
を付与する不純物元素(周期律表の15族に属する元
素、代表的にはリン又は砒素)の濃度が1×1016〜1
×1019atoms/cm3 、代表的には1×1017〜5×10
18atoms/cm3 である。本明細書中では、n型を付与する
不純物元素が1×1016〜1×1019atoms/cm3 の濃度
で含まれている不純物領域をn- 領域と呼ぶ。
The LDD region 108 has a size of 0.2 to 4 μm.
m, typically 0.6 to 2.5 μm, and an n-type imparting impurity element (element belonging to Group 15 of the periodic table, typically phosphorus or arsenic) having a concentration of 1 × 10 16 -1
× 10 19 atoms / cm 3 , typically 1 × 10 17 to 5 × 10
18 atoms / cm 3 . In this specification, an impurity region containing an impurity element imparting n-type at a concentration of 1 × 10 16 to 1 × 10 19 atoms / cm 3 is referred to as an n region.

【0064】また、第1の不純物領域(n+ 領域)10
9の不純物濃度は、1×1019〜1×1021atoms/c
m3 、代表的には1×1020〜5×1020atoms/cm3
すれば良い。本明細書中では、n型を付与する不純物元
素が1×1019〜1×1021atoms/cm3 の濃度で含まれ
ている不純物領域をn+ 領域と呼ぶ。
The first impurity region (n + region) 10
9 has an impurity concentration of 1 × 10 19 to 1 × 10 21 atoms / c.
m 3 , typically 1 × 10 20 to 5 × 10 20 atoms / cm 3 . In this specification, an impurity region containing an impurity element imparting n-type at a concentration of 1 × 10 19 to 1 × 10 21 atoms / cm 3 is referred to as an n + region.

【0065】また、チャネル形成領域104は真性な半
導体層、またはあらかじめ1×10 16〜5×1018atom
s/cm3 の濃度でボロンが添加された半導体層で構成され
る。このボロンはしきい値電圧を制御するために添加さ
れるものであり、同様の効果が得られるものであれば他
の元素で代用することもできる。
The channel forming region 104 is an intrinsic half.
Conductor layer or 1 × 10 in advance 16~ 5 × 1018atom
s / cmThreeConsisting of a semiconductor layer doped with boron at a concentration of
You. This boron is added to control the threshold voltage.
If the same effect can be obtained,
Can be substituted.

【0066】一方、pチャネル型TFTの場合には、半
導体層として第1の不純物領域(p + 領域)110とチ
ャネル形成領域100とが設けられている。本明細書中
では、p型を付与する不純物元素が1×1019〜1×1
21atoms/cm3 の濃度で含まれている不純物領域をp+
領域と呼ぶ。pチャネル型TFTはこうしたLDD構造
となる低濃度不純物領域は設けないものとする。勿論、
低濃度不純物領域を設ける構造としても良いが、pチャ
ネル型TFTはもともと信頼性が高いため、オン電流を
稼いでnチャネル型TFTとの特性バランスをとった方
が好ましい。特に、CMOS回路に適用する場合には、
この特性のバランスをとることが重要である。但し、L
DD構造をpチャネル型TFTに適用しても何ら問題は
ない。そして、p+ 領域110にソース配線114また
はドレイン配線113が接続されている。さらに、その
上を覆って窒化珪素膜等からなるパッシベーション膜
(図示しない)が設けられている。pチャネル型TFT
は半導体層及び配線以外は、nチャネル型TFTと同一
構造である。
On the other hand, in the case of a p-channel type TFT,
A first impurity region (p +Area) 110
A channel formation region 100 is provided. In this specification
Then, the impurity element imparting p-type is 1 × 1019~ 1 × 1
0twenty oneatoms / cmThreeThe impurity region contained at a concentration of+
It is called an area. The p-channel TFT has such an LDD structure
Is not provided. Of course,
A structure in which a low concentration impurity region is provided may be used.
Since the TFT of the tunnel type is originally highly reliable, the on-current is reduced.
Those who have earned and balanced the characteristics with the n-channel TFT
Is preferred. In particular, when applied to a CMOS circuit,
It is important to balance this property. Where L
Even if the DD structure is applied to a p-channel type TFT,
Absent. And p+In the region 110, the source wiring 114 or
Is connected to a drain wiring 113. In addition,
Passivation film made of silicon nitride film over the top
(Not shown) is provided. p-channel type TFT
Is the same as the n-channel TFT except for the semiconductor layer and wiring
Structure.

【0067】また、図4(A)は図4(B)の上面図に
相当する図であり、図4(A)において、点線A−A’
で切断した部分が、図4(B)の画素マトリクス回路の
断面構造に相当する。
FIG. 4A is a view corresponding to the top view of FIG. 4B. In FIG. 4A, a dotted line AA ′ is shown.
The portion cut by corresponds to the cross-sectional structure of the pixel matrix circuit in FIG.

【0068】図4(A)及び(B)に示した画素マトリ
クス回路に形成されたnチャネル型TFTについては、
層間絶縁膜を設ける部分まで、CMOS回路のnチャネ
ル型TFTと基本的には同一構造である。なお、図4の
層間絶縁膜410は図1(A)の層間絶縁膜111に相
当する。図4中、400は101に相当する基板、40
1は102に相当する下地膜、402及び406は第1
の不純物領域、404はチャネル形成領域、403及び
405はLDD領域、408は105に相当するゲート
電極、409は107に相当する陽極酸化膜である。
The n-channel TFT formed in the pixel matrix circuit shown in FIGS. 4A and 4B
The structure is basically the same as that of the n-channel TFT of the CMOS circuit up to the portion where the interlayer insulating film is provided. Note that the interlayer insulating film 410 in FIG. 4 corresponds to the interlayer insulating film 111 in FIG. In FIG. 4, reference numeral 400 denotes a substrate corresponding to 101;
1 is a base film corresponding to 102, and 402 and 406 are first films.
404 is a channel forming region, 403 and 405 are LDD regions, 408 is a gate electrode corresponding to 105, and 409 is an anodic oxide film corresponding to 107.

【0069】そして、第1の不純物領域に接続される配
線411、412を設け、その上を覆って、パッシベー
ション膜413を設け、その上に第2の層間絶縁膜41
4と、ブラックマスク415とが形成される。さらに、
その上に第3の層間絶縁膜416が形成され、ITO、
SnO2 等の透明導電膜からなる画素電極417が接続
される。ブラックマスクは画素TFTを覆い、且つ画素
電極と保持容量を形成している。
Then, wires 411 and 412 connected to the first impurity region are provided, a passivation film 413 is provided so as to cover them, and a second interlayer insulating film 41 is provided thereon.
4 and a black mask 415 are formed. further,
A third interlayer insulating film 416 is formed thereon, and ITO,
A pixel electrode 417 made of a transparent conductive film such as SnO 2 is connected. The black mask covers the pixel TFT and forms a storage capacitor with the pixel electrode.

【0070】本実施例では一例として透過型のLCDを
作製したが特に限定されない。例えば、画素電極の材料
として反射性を有する金属材料を用い、画素電極のパタ
ーニングの変更、または幾つかの工程の追加/削除を適
宜行えば反射型のLCDを作製することが可能である。
In this embodiment, a transmissive LCD is manufactured as an example, but there is no particular limitation. For example, a reflective LCD can be manufactured by using a reflective metal material as the material of the pixel electrode and changing the patterning of the pixel electrode or adding / deleting some steps as appropriate.

【0071】なお、本実施例では、画素マトリクス回路
の画素TFTのゲート配線をダブルゲート構造としてい
るが、オフ電流のバラツキを低減するために、トリプル
ゲート構造等のマルチゲート構造としても構わない。ま
た、開口率を向上させるためにシングルゲート構造とし
てもよい。
In this embodiment, the gate wiring of the pixel TFT of the pixel matrix circuit has a double gate structure. However, a multi-gate structure such as a triple gate structure may be used in order to reduce the variation in off current. Further, a single gate structure may be used to improve the aperture ratio.

【0072】以上示したように本願発明はTFTの構造
において、三層構造のゲート電極を設けたものであり、
図1(D)で示すようにゲート電極105は、第1の導
電層105a、第2の導電層105b、第3の導電層1
05cからなる三層膜で構成される。
As described above, in the present invention, a three-layered gate electrode is provided in a TFT structure.
As shown in FIG. 1D, the gate electrode 105 includes a first conductive layer 105a, a second conductive layer 105b,
05c.

【0073】そして、半導体層に2種類の低濃度不純物
領域、即ち、ゲート電極と重なっている(オーバーラッ
プ)している領域(第2の不純物領域108a)と、ゲ
ート電極と重なっていない領域(第3の不純物領域10
8b)を有する構造に特徴があり、また、その作製方法
に特徴がある。
The semiconductor layer has two types of low-concentration impurity regions, that is, a region overlapping (overlapping) with the gate electrode (second impurity region 108a) and a region not overlapping with the gate electrode ( Third impurity region 10
8b) is characterized by its structure, and its manufacturing method is characterized by its characteristics.

【0074】以下にCMOS回路を一例としてその作製
方法を図2、図3、及び図5に示す。
FIGS. 2, 3 and 5 show a method of fabricating a CMOS circuit as an example.

【0075】まず、基板101には、例えばコーニング
社の1737ガラス基板に代表される無アルカリガラス
基板を用いた。そして、基板101のTFTが形成され
る絶縁表面に、酸化シリコン膜でなる下地膜102を2
00nmの厚さに形成した。
First, as the substrate 101, an alkali-free glass substrate typified by, for example, a 1737 glass substrate manufactured by Corning Incorporated was used. Then, a base film 102 made of a silicon oxide film is formed on the insulating surface of the substrate 101 where the TFT is to be formed.
It was formed to a thickness of 00 nm.

【0076】次に、この下地膜102の上に膜厚50n
mの非晶質珪素膜503をプラズマCVD法で形成し
た。(図5(A))形成された非晶質珪素膜の含有水素
量にもよるが、本実施例では、500℃、2時間の加熱
処理を行ない、非晶質珪素膜の含有水素量を5atoms %
以下とした。
Next, a film thickness of 50 n is formed on the base film 102.
An amorphous silicon film 503 of m was formed by a plasma CVD method. (FIG. 5A) In this embodiment, heat treatment at 500 ° C. for 2 hours is performed to reduce the hydrogen content of the amorphous silicon film, although it depends on the hydrogen content of the formed amorphous silicon film. 5atoms%
It was as follows.

【0077】次に、非晶質珪素膜503に結晶化処理を
行って結晶質珪素膜505とした。本実施例では、パル
ス発振型のKrFエキシマレーザー光を線状に集光して
非晶質珪素膜503に照射し、結晶質珪素膜505を形
成した。(図5(B))
Next, the amorphous silicon film 503 was crystallized to form a crystalline silicon film 505. In this embodiment, the crystalline silicon film 505 is formed by condensing a pulse oscillation type KrF excimer laser beam linearly and irradiating it on the amorphous silicon film 503. (FIG. 5 (B))

【0078】こうして形成された結晶質珪素膜505を
パターニングして、島状の半導体層(活性層ともいう)
201、202を形成した。
The crystalline silicon film 505 thus formed is patterned to form an island-like semiconductor layer (also called an active layer).
201 and 202 were formed.

【0079】次に、半導体層201、202を覆って、
ゲート絶縁膜103を形成した。本実施例では、プラズ
マCVD法により膜厚100nmの窒化酸化珪素膜を形
成した。(図2(A))
Next, covering the semiconductor layers 201 and 202,
A gate insulating film 103 was formed. In this embodiment, a 100-nm-thick silicon nitride oxide film is formed by a plasma CVD method. (Fig. 2 (A))

【0080】次に、フォトレジスト膜をパターニングし
て、pチャネル型TFTを形成する領域を覆うフォトレ
ジストマスク204及びnチャネル型TFTの一部を覆
うフォトレジストマスク203を形成し、フォトレジス
トマスク203、204をマスクとして半導体層201
にn型を付与する不純物の添加を行った。本実施例で
は、n型を付与する不純物としてリンを用い、フォスフ
ィン(PH3 )を用いたイオンドープ法によりゲート絶
縁膜を通して半導体層201に不純物の添加を行った。
こうして形成された不純物領域205は、後に図3
(A)に示すnチャネル型TFTのLDD領域108を
形成することになる。この領域のリンの濃度を本実施例
では1×1018atoms/cm3 とした。
Next, the photoresist film is patterned to form a photoresist mask 204 covering a region for forming a p-channel TFT and a photoresist mask 203 covering a part of an n-channel TFT. , 204 using the semiconductor layer 201 as a mask
Was added with an impurity imparting n-type. In this embodiment, phosphorus is used as an impurity for imparting the n-type, and an impurity is added to the semiconductor layer 201 through the gate insulating film by an ion doping method using phosphine (PH 3 ).
The impurity region 205 thus formed will be described later with reference to FIG.
The LDD region 108 of the n-channel TFT shown in FIG. In this embodiment, the concentration of phosphorus in this region is set to 1 × 10 18 atoms / cm 3 .

【0081】また、フォトレジストマスク203の真下
にあたる領域にはリンが添加されず、フォトレジストマ
スク203によってnチャネル型TFTのチャネル形成
領域104が画定した。(図2(B))
Further, phosphorus was not added to a region immediately below the photoresist mask 203, and the channel formation region 104 of the n-channel TFT was defined by the photoresist mask 203. (FIG. 2 (B))

【0082】次に、フォトレジストマスク203、20
4を除去して活性化処理を行い、活性化された不純物領
域200を形成した。(図2(C))半導体層中に添加
された不純物元素は、レーザーアニール法や、熱処理に
より活性化させる必要があった。この活性化工程は、ソ
ース領域・ドレイン領域を形成する不純物添加の工程の
後実施してもよいが、この段階で熱処理により活性化さ
せることは効果的であった。
Next, the photoresist masks 203 and 20
4 was removed and an activation process was performed to form an activated impurity region 200. (FIG. 2C) The impurity element added to the semiconductor layer had to be activated by a laser annealing method or a heat treatment. This activation step may be performed after the step of adding impurities for forming the source region and the drain region, but activation at this stage by heat treatment was effective.

【0083】そして、図示しないがゲート絶縁膜103
の表面に第1の導電膜/第2の導電膜/第3の導電膜の
三層構造からなる積層膜を100〜1000nmの厚さ
で形成した。本実施例では、タンタル(膜厚20nm)
/アルミニウム(膜厚200nm)/タンタル(膜厚1
00nm)とした。なお、第1の導電膜の厚さとして
は、5〜50nm、第2の導電膜の厚さとしては、5〜
300nm、第3の導電膜の厚さとしては、5〜300
nmとすればよい。
Although not shown, the gate insulating film 103
Of the first conductive film / second conductive film / third conductive film was formed to a thickness of 100 to 1000 nm on the surface of the substrate. In this embodiment, tantalum (film thickness: 20 nm)
/ Aluminum (film thickness 200nm) / tantalum (film thickness 1
00 nm). Note that the thickness of the first conductive film is 5 to 50 nm, and the thickness of the second conductive film is 5 to 50 nm.
300 nm, and the thickness of the third conductive film is 5 to 300
nm.

【0084】そして、公知のパターニング技術により、
ゲート絶縁膜を介してn- 領域上に重なるように、第1
の導電層206a/第2の導電層206b/第3の導電
層206cの三層構造からなるゲート電極206を形成
した。(図2(D))この時、ゲート電極は、以降の陽
極酸化工程のために全部接続した状態で形成する。な
お、図示しないが、ドライエッチングによりゲート配線
のパターニングを行う際、ゲート絶縁膜も多少エッチン
グされる。
Then, by a known patterning technique,
The first region is overlapped on the n region via the gate insulating film.
A gate electrode 206 having a three-layer structure of the conductive layer 206a / second conductive layer 206b / third conductive layer 206c was formed. (FIG. 2D) At this time, the gate electrodes are formed in a state where they are all connected for the subsequent anodic oxidation step. Although not shown, when the gate wiring is patterned by dry etching, the gate insulating film is also slightly etched.

【0085】次に、陽極酸化法により、ゲート電極10
5(105a〜c)の表面に緻密な膜質を有する陽極酸
化膜107が形成された。(図2(E))この時の陽極
酸化は、3%の酒石酸を含んだエチレングリコール溶液
をアンモニア水で中和した電解溶液(液温10℃)を使
用し、ゲート配線を陽極、白金を陰極として行った。な
お、図2(E)では陽極酸化膜107を簡略化して単層
膜として図示しているが、実際には第2の導電層の側部
にアルミニウムの陽極酸化膜が形成され、第3の導電層
の上面及び側部にタンタルの陽極酸化膜が形成され、第
1の導電層の側部にタンタルの陽極酸化膜が形成されて
いる。ただし、第2の導電膜の上面に酸化膜が形成しな
いように、陽極酸化工程を行っても第3の導電層が残存
する陽極酸化条件を適宜調節することが必要である。
Next, the gate electrode 10 is formed by anodic oxidation.
Anodized film 107 having a dense film quality was formed on the surface of Sample No. 5 (105a to 105c). (FIG. 2 (E)) The anodic oxidation at this time uses an electrolytic solution (solution temperature of 10 ° C.) obtained by neutralizing an ethylene glycol solution containing 3% tartaric acid with ammonia water. Performed as cathode. In FIG. 2E, the anodic oxide film 107 is simplified and shown as a single-layer film. However, in practice, an anodic oxide film of aluminum is formed on the side of the second conductive layer, and the third An anodized film of tantalum is formed on the upper surface and side portions of the conductive layer, and an anodized film of tantalum is formed on the side portions of the first conductive layer. However, it is necessary to appropriately adjust the anodic oxidation conditions under which the third conductive layer remains even after performing the anodic oxidation step so that an oxide film is not formed on the upper surface of the second conductive film.

【0086】次に、フォトレジスト膜をパターニングし
て、pチャネル型TFTを形成する領域を覆うフォトレ
ジストマスク209及びnチャネル型TFTの一部を覆
うフォトレジストマスク208を形成し、フォトレジス
トマスク208、209をマスクとして半導体層に2回
目のn型を付与する不純物の添加を行った。ここでは、
前述の添加工程と同様に、ゲート絶縁膜を通してその下
の半導体層にリンを添加した。こうして形成された第1
の不純物領域210は、後に示すnチャネル型TFTの
ソース領域またはドレイン領域を形成することになる。
この領域のリンの濃度を本実施例では5×1020atoms/
cm3 とした。
Next, the photoresist film is patterned to form a photoresist mask 209 covering a region for forming a p-channel TFT and a photoresist mask 208 covering a part of an n-channel TFT. , 209 as a mask, a second addition of an impurity for imparting n-type to the semiconductor layer was performed. here,
Similarly to the above-described addition step, phosphorus was added to the underlying semiconductor layer through the gate insulating film. The first thus formed
The impurity region 210 forms a source region or a drain region of an n-channel TFT described later.
In this embodiment, the concentration of phosphorus in this region is 5 × 10 20 atoms /
cm 3 .

【0087】こうして、フォトレジストマスク208に
よって、第1の不純物領域210及びLDD領域108
が画定した。(図3(A))
Thus, the first impurity region 210 and the LDD region 108 are formed by the photoresist mask 208.
Is defined. (FIG. 3 (A))

【0088】次に、フォトレジストマスク208、20
9を除去した後、フォトレジスト膜をパターニングし
て、nチャネル型TFTを形成する領域を覆うフォトレ
ジストマスク211を形成し、ゲート電極をマスクとし
て半導体層202のみにp型を付与する不純物の添加を
行った。本実施例では、p型を付与する不純物としてボ
ロン(B)を用い、ジボラン(B2 6 )を用いたイオ
ンドープ法によりゲート絶縁膜を通して半導体層202
に不純物の添加を行った。こうして形成された第1の不
純物領域212は、後に示すpチャネル型TFTのソー
ス領域またはドレイン領域となる。この領域のボロンの
濃度を本実施例では5×1020atoms/cm3とした。
Next, the photoresist masks 208 and 20
After removing 9, the photoresist film is patterned to form a photoresist mask 211 covering a region where an n-channel type TFT is to be formed. Was done. In this embodiment, boron (B) is used as an impurity imparting p-type, and the semiconductor layer 202 is passed through the gate insulating film by an ion doping method using diborane (B 2 H 6 ).
Was added with impurities. The first impurity region 212 thus formed becomes a source region or a drain region of a p-channel TFT described later. In this embodiment, the concentration of boron in this region is set to 5 × 10 20 atoms / cm 3 .

【0089】また、ゲート電極の真下にあたる領域には
ボロンが添加されず、pチャネル型TFTのチャネル形
成領域100が画定した。(図3(B))
Further, boron was not added to a region immediately below the gate electrode, and a channel formation region 100 of a p-channel TFT was defined. (FIG. 3 (B))

【0090】本実施例では、n+ 領域を形成するための
不純物添加工程の後にp+ 領域を形成するための不純物
添加工程を行ったが、工程順序を変更し、p+ 領域を形
成するための不純物添加工程の後に、n+ 領域を形成す
るための不純物添加工程を行ってもよい。
In this embodiment, the impurity doping step for forming the p + region is performed after the impurity doping step for forming the n + region. However, the order of the steps is changed to form the p + region. After the impurity adding step, an impurity adding step for forming an n + region may be performed.

【0091】次いで、フォトレジストマスク211を除
去し、半導体層に添加されたn型またはp型を付与する
不純物元素を有効に作用させるための活性化工程を行っ
た。(図3(C))本実施例では窒素雰囲気中におい
て、500℃、2時間の加熱処理を行ない活性化を行っ
た。本実施例では、ゲート電極を構成する第2の導電層
にアルミニウムを用いたが、第2の導電層は第1の導電
層と第3の導電層に挟まれ、第2の導電層の側部は緻密
な陽極酸化膜で覆われているため、ヒロックの発生やア
ルミニウム元素の他の領域への拡散等を防ぐことができ
た。
Next, the photoresist mask 211 was removed, and an activation step was carried out to make the impurity element imparting n-type or p-type added to the semiconductor layer effectively act. (FIG. 3C) In this example, activation was performed by performing a heat treatment at 500 ° C. for 2 hours in a nitrogen atmosphere. In this embodiment, aluminum is used for the second conductive layer forming the gate electrode. However, the second conductive layer is sandwiched between the first conductive layer and the third conductive layer, and the side of the second conductive layer is Since the portion was covered with the dense anodic oxide film, generation of hillocks and diffusion of the aluminum element to other regions could be prevented.

【0092】次いで、陽極酸化を行うために1つの配線
に接続されているゲート配線をエッチングにより分断
し、所望の形状のゲート配線及びゲート電極を形成し
た。
Next, in order to perform anodic oxidation, the gate wiring connected to one wiring was divided by etching to form gate wirings and gate electrodes having desired shapes.

【0093】次に層間絶縁膜111を1μmの厚さに形
成した。本実施例では、図示しないが、最初に窒化珪素
膜を50nm形成し、さらに酸化珪素膜を950nm形
成した2層構造とした。(図3(D))
Next, an interlayer insulating film 111 was formed to a thickness of 1 μm. In this embodiment, although not shown, a two-layer structure in which a silicon nitride film is first formed to a thickness of 50 nm and a silicon oxide film is further formed to a thickness of 950 nm. (FIG. 3 (D))

【0094】層間絶縁膜111を形成したら、次にパタ
ーニングでそれぞれのTFTの第1の不純物領域(ソー
ス領域またはドレイン領域)109、110に達するコ
ンタクトホールを形成した。そして、このコンタクトホ
ールの形成と同一工程または別工程によって、ゲート配
線と上層配線(図示しない)とを接続するためのコンタ
クトホール(図示しない)を形成する。そして、ソース
配線(またはソース電極)112、114とドレイン配
線(またはドレイン電極)113と上層配線(図示しな
い)を形成した。図示していないが、本実施例ではこの
配線112〜114をチタン膜(膜厚100nm)、チ
タンを含むアルミニウム膜(膜厚300nm)、チタン
膜(膜厚150nm)をスパッタ法で連続して形成した
3層構造の膜をパターニングして形成した。(図3
(E))
After the formation of the interlayer insulating film 111, contact holes reaching the first impurity regions (source regions or drain regions) 109 and 110 of the respective TFTs were formed by patterning. Then, a contact hole (not shown) for connecting the gate wiring and an upper layer wiring (not shown) is formed in the same step as the formation of the contact hole or in another step. Then, source wirings (or source electrodes) 112 and 114, drain wirings (or drain electrodes) 113, and upper wirings (not shown) were formed. Although not shown, in the present embodiment, the wirings 112 to 114 are successively formed by a sputtering method using a titanium film (thickness: 100 nm), an aluminum film containing titanium (thickness: 300 nm), and a titanium film (thickness: 150 nm). The resulting three-layered film was formed by patterning. (FIG. 3
(E))

【0095】次に、水素雰囲気中で熱処理を行い、全体
を水素化する。この段階で図1(A)に示されるCMO
S回路(nチャネル型TFT及びpチャネル型TFT)
が完成した。
Next, heat treatment is performed in a hydrogen atmosphere to hydrogenate the whole. At this stage, the CMO shown in FIG.
S circuit (n-channel TFT and p-channel TFT)
Was completed.

【0096】図3(E)の状態が形成されたら、0.2
〜0.4μmのパッシベーション膜(窒化珪素膜)41
3を形成した。パッシベーション膜を形成した後、さら
に有機樹脂からなる第2の層間絶縁膜414を約2μm
の厚さに形成した。本実施例では、基板に塗布後、熱重
合するタイプのポリイミドを用い、300℃に焼成して
形成した。
When the state of FIG. 3E is formed, 0.2
~ 0.4 μm passivation film (silicon nitride film) 41
3 was formed. After forming the passivation film, a second interlayer insulating film 414 made of an organic resin is further
It was formed in thickness. In the present embodiment, a polyimide of a type that is thermally polymerized after application to a substrate is used, and formed by baking at 300 ° C.

【0097】次に、チタン膜でブラックマスク415を
形成し、その上に第3の層間絶縁膜416を形成した。
そして、第2の層間絶縁膜と第3の層間絶縁膜とを選択
的にエッチングしてドレイン配線412に達するコンタ
クトホールを形成し、画素電極417を形成した。こう
して画素マトリクス回路が完成した。
Next, a black mask 415 was formed with a titanium film, and a third interlayer insulating film 416 was formed thereon.
Then, a contact hole reaching the drain wiring 412 was formed by selectively etching the second interlayer insulating film and the third interlayer insulating film, and a pixel electrode 417 was formed. Thus, a pixel matrix circuit was completed.

【0098】このようにして、図4(B)の状態が形成
されたら、配向膜(本実施例ではポリイミド)を形成し
た。対向側の基板には透明導電膜と配向膜とを形成し
た。この配向膜は形成された後、ラビング処理を施して
液晶分子がある一定のプレチルト角をもって平行配向す
るようにした。
After the state shown in FIG. 4B was formed, an alignment film (polyimide in this embodiment) was formed. On the substrate on the opposite side, a transparent conductive film and an alignment film were formed. After this alignment film was formed, a rubbing treatment was performed so that liquid crystal molecules were parallel-aligned with a certain pretilt angle.

【0099】上記の工程を経て、画素マトリクス回路
と、CMOS回路とが形成された基板と対向基板とを公
知のセル組み工程によってシール材やスペーサなどを介
して貼り合わせた。その後、両基板の間に液晶材料を注
入して封止剤により完全に封止した。こうして液晶パネ
ルが完成した。
Through the above steps, the substrate on which the pixel matrix circuit and the CMOS circuit are formed and the counter substrate are bonded together by a known cell assembling process via a sealing material, a spacer, or the like. Thereafter, a liquid crystal material was injected between the two substrates and completely sealed with a sealant. Thus, the liquid crystal panel was completed.

【0100】[実施例2] 本実施例では、実施例1に
おいて半導体層201、202として用いる結晶質半導
体膜を、触媒元素を用いた熱結晶化法により形成する例
を示す。触媒元素を用いる場合、特開平7−13065
2号公報、特開平8−78329号公報で開示された技
術を用いることが望ましい。
[Embodiment 2] In this embodiment, an example will be described in which the crystalline semiconductor films used as the semiconductor layers 201 and 202 in Embodiment 1 are formed by a thermal crystallization method using a catalytic element. When a catalyst element is used, see JP-A-7-13065.
It is desirable to use the technology disclosed in Japanese Patent Application Laid-Open No. 2-78329 and Japanese Patent Application Laid-Open No. 8-78329.

【0101】ここで、特開平7−130652号公報に
開示されている技術を本願発明に適用する場合の例を図
6に示す。まず基板601に酸化シリコン膜602を設
け、その上に非晶質珪素膜(アモルファスシリコンとも
呼ぶ)603を形成した。さらに、重量換算で10pp
mのニッケルを含む酢酸ニッケル塩溶液を塗布してニッ
ケル含有層604を形成した。(図6(A))
FIG. 6 shows an example in which the technique disclosed in Japanese Patent Application Laid-Open No. Hei 7-130652 is applied to the present invention. First, a silicon oxide film 602 was provided over a substrate 601, and an amorphous silicon film (also referred to as amorphous silicon) 603 was formed thereon. Furthermore, 10 pp in weight conversion
A nickel acetate solution containing m of nickel was applied to form a nickel-containing layer 604. (FIG. 6 (A))

【0102】次に、500℃、1時間の脱水素工程の
後、500〜650℃で4〜24時間(本実施例では5
50℃、14時間)の熱処理を行い、結晶質珪素膜60
5を形成した。こうして得られた結晶質珪素膜(ポリシ
リコンとも呼ぶ)605は非常に優れた結晶性を有し
た。(図6(B))
Next, after the dehydrogenation step at 500 ° C. for 1 hour, the temperature is set at 500 to 650 ° C. for 4 to 24 hours (in this embodiment, 5 to 24 hours).
Heat treatment at 50 ° C. for 14 hours) to form the crystalline silicon film 60.
5 was formed. The crystalline silicon film (also referred to as polysilicon) 605 thus obtained had very excellent crystallinity. (FIG. 6 (B))

【0103】また、特開平8−78329号公報で開示
された技術は、触媒元素を選択的に添加することによっ
て、非晶質半導体膜の選択的な結晶化を可能としたもの
である。同技術を本願発明に適用した場合について、図
7で説明する。
Further, the technique disclosed in Japanese Patent Application Laid-Open No. 8-78329 allows selective crystallization of an amorphous semiconductor film by selectively adding a catalytic element. A case where the same technology is applied to the present invention will be described with reference to FIG.

【0104】まず、ガラス基板701に酸化シリコン膜
702を設け、その上に非晶質珪素膜703、酸化シリ
コン膜704を連続的に形成した。
First, a silicon oxide film 702 was provided on a glass substrate 701, and an amorphous silicon film 703 and a silicon oxide film 704 were continuously formed thereon.

【0105】次に酸化シリコン膜704をパターニング
して、選択的に開孔部705を形成し、その後、重量換
算で10ppmのニッケルを含む酢酸ニッケル塩溶液を
塗布した。これにより、ニッケル含有層706が形成さ
れ、ニッケル含有層706は開孔部705の底部のみで
非晶質珪素膜702と接触した。(図7(A))
Next, the silicon oxide film 704 was patterned to selectively form openings 705, and then a nickel acetate solution containing 10 ppm by weight of nickel was applied. Thus, a nickel-containing layer 706 was formed, and the nickel-containing layer 706 was in contact with the amorphous silicon film 702 only at the bottom of the opening 705. (FIG. 7 (A))

【0106】次に、500〜650℃で4〜24時間
(本実施例では580℃、14時間)の熱処理を行い、
結晶質珪素膜707を形成した。この結晶化の過程で
は、ニッケルが接した非晶質珪素膜の部分が最初に結晶
化し、そこから横方向へと結晶化が進行する。こうして
形成された結晶質珪素膜707は棒状または針状の結晶
が集合して成り、その各々の結晶は巨視的にはある特定
の方向性をもって成長しているため、結晶性が揃ってい
るという利点がある。
Next, heat treatment is performed at 500 to 650 ° C. for 4 to 24 hours (in this embodiment, 580 ° C., 14 hours).
A crystalline silicon film 707 was formed. In this crystallization process, the portion of the amorphous silicon film in contact with nickel first crystallizes, and crystallization proceeds laterally from there. The crystalline silicon film 707 thus formed is made up of a collection of rod-shaped or needle-shaped crystals, each of which is macroscopically grown in a specific direction, and thus has a uniform crystallinity. There are advantages.

【0107】尚、上記2つの技術において使用可能な触
媒元素は、ニッケル(Ni)の以外にも、ゲルマニウム
(Ge)、鉄(Fe)、パラジウム(Pd)、スズ(S
n)、鉛(Pb)、コバルト(Co)、白金(Pt)、
銅(Cu)、金(Au)、といった元素を用いても良
い。
The catalyst elements that can be used in the above two technologies are not only nickel (Ni) but also germanium (Ge), iron (Fe), palladium (Pd), tin (S
n), lead (Pb), cobalt (Co), platinum (Pt),
Elements such as copper (Cu) and gold (Au) may be used.

【0108】以上のような技術を用いて結晶質半導体膜
(結晶質珪素膜や結晶質シリコンゲルマニウム膜などを
含む)を形成し、パターニングを行えば、TFTの半導
体層を形成することができる。本実施例の技術を用い
て、結晶質半導体膜から作製されたTFTは、優れた特
性が得られるが、そのため高い信頼性を要求されてい
た。しかしながら、本願発明のTFT構造を採用するこ
とで、本実施例の技術を最大限に生かしたTFTを作製
することが可能となった。
A semiconductor layer of a TFT can be formed by forming a crystalline semiconductor film (including a crystalline silicon film and a crystalline silicon germanium film, etc.) by using the above-mentioned techniques and performing patterning. The TFT manufactured from the crystalline semiconductor film by using the technique of this embodiment can obtain excellent characteristics, but is required to have high reliability. However, by employing the TFT structure of the present invention, it has become possible to manufacture a TFT that makes the most of the technology of this embodiment.

【0109】[実施例3] 本実施例は、実施例1で用
いられる半導体層201、202を形成する方法とし
て、実施例2のように非晶質半導体膜を初期膜として前
記触媒元素を用いて結晶質半導体膜を形成した後で、そ
の触媒元素を結晶質半導体膜から除去する工程を行った
例を示す。本実施例ではその方法として、特開平10−
135468号公報または特開平10−135469号
公報に記載された技術を用いた。
[Embodiment 3] In this embodiment, as a method of forming the semiconductor layers 201 and 202 used in the embodiment 1, as in the embodiment 2, an amorphous semiconductor film is used as an initial film and the catalyst element is used. An example in which a step of removing the catalytic element from the crystalline semiconductor film after forming the crystalline semiconductor film by the method will be described. In this embodiment, the method is described in
The technique described in JP-A-135468 or JP-A-10-135469 was used.

【0110】同公報に記載された技術は、非晶質半導体
膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタ
リング作用を用いて除去する技術である。同技術を用い
ることで、結晶質半導体膜中の触媒元素の濃度を1×1
17atoms/cm3 以下、好ましくは1×1016atoms/cm3
にまで低減することができる。
The technique described in this publication is a technique for removing the catalytic element used for crystallization of the amorphous semiconductor film after crystallization by using the gettering action of phosphorus. By using this technique, the concentration of the catalytic element in the crystalline semiconductor film can be reduced to 1 × 1
0 17 atoms / cm 3 or less, preferably 1 × 10 16 atoms / cm 3
Can be reduced to

【0111】本実施例の構成について図8を用いて説明
する。ここではコーニング社の1737基板に代表され
る無アルカリガラス基板を用いた。図8(A)では、実
施例2で示した結晶化の技術を用いて、下地膜802、
結晶質珪素膜803が形成された状態を示している。そ
して、結晶質珪素膜803の表面にマスク用の酸化珪素
膜804が150nmの厚さに形成され、パターニング
により開孔部が設けられ、結晶質珪素膜を露出させた領
域を設けてある。そして、リンを添加する工程を実施し
て、結晶質珪素膜にリンが添加された領域805が設け
られた。
The configuration of this embodiment will be described with reference to FIG. Here, an alkali-free glass substrate typified by a Corning 1737 substrate was used. In FIG. 8A, the base film 802 is formed using the crystallization technique described in the second embodiment.
This shows a state where the crystalline silicon film 803 has been formed. Then, a silicon oxide film 804 for a mask is formed on the surface of the crystalline silicon film 803 to a thickness of 150 nm, an opening is provided by patterning, and a region exposing the crystalline silicon film is provided. Then, a step of adding phosphorus was performed to provide a region 805 to which phosphorus was added in the crystalline silicon film.

【0112】この状態で、窒素雰囲気中で550〜80
0℃、5〜24時間(本実施例では600℃、12時
間)の熱処理を行うと、結晶質珪素膜にリンが添加され
た領域805がゲッタリングサイトとして働き、結晶質
珪素膜803に残存していた触媒元素はリンが添加され
た領域805に移動させることができた。
In this state, 550 to 80
When heat treatment is performed at 0 ° C. for 5 to 24 hours (600 ° C. for 12 hours in this embodiment), the region 805 in which phosphorus is added to the crystalline silicon film functions as a gettering site and remains in the crystalline silicon film 803. The catalyst element was able to move to the region 805 to which phosphorus was added.

【0113】そして、マスク用の酸化珪素膜804と、
リンが添加された領域805とをエッチングして除去す
ることにより、結晶化の工程で使用した触媒元素の濃度
を1×1017atoms/cm3 以下にまで低減された結晶質珪
素膜を得ることができた。この結晶質珪素膜はそのまま
実施例1で示した本願発明のTFTの半導体層として使
用することができた。
Then, a silicon oxide film 804 for a mask,
A region 805 to which phosphorus is added is removed by etching to obtain a crystalline silicon film in which the concentration of a catalytic element used in the crystallization step is reduced to 1 × 10 17 atoms / cm 3 or less. Was completed. This crystalline silicon film could be used as it is as the semiconductor layer of the TFT of the present invention shown in the first embodiment.

【0114】[実施例4] 本実施例では、実施例1で
示した本願発明のTFTを作製する工程において、半導
体層201、202とゲート絶縁膜103を形成する他
の実施形態を示す。
[Embodiment 4] In this embodiment, another embodiment in which the semiconductor layers 201 and 202 and the gate insulating film 103 are formed in the step of manufacturing the TFT of the present invention shown in Embodiment 1 will be described.

【0115】ここでは、少なくとも700〜1100℃
程度の耐熱性を有する基板が必要であり、石英基板90
1が用いられた。そして実施例2及び実施例3で示した
技術を用い、結晶質半導体膜が形成され、これをTFT
の活性層にするために、島状にパターニングして半導体
層902、903を形成した。そして、半導体層90
2、903を覆って、ゲート絶縁膜904を、酸化珪素
を主成分とする膜で形成した。本実施例では、プラズマ
CVD法で窒化酸化珪素膜を70nmの厚さで形成し
た。(図9(A))
Here, at least 700 to 1100 ° C.
A substrate having a high degree of heat resistance is required.
1 was used. Then, a crystalline semiconductor film is formed using the techniques described in the second and third embodiments, and this is
In order to form an active layer, semiconductor layers 902 and 903 were formed by patterning in an island shape. Then, the semiconductor layer 90
2, 903, a gate insulating film 904 was formed with a film containing silicon oxide as a main component. In this embodiment, a silicon nitride oxide film is formed with a thickness of 70 nm by a plasma CVD method. (FIG. 9A)

【0116】そして、ハロゲン(代表的には塩素)と酸
素を含む雰囲気中で熱処理を行った。本実施例では、9
50℃、30分とした。尚、処理温度は700〜110
0℃の範囲で選択すれば良く、処理時間も10分から8
時間の間で選択すれば良かった。(図9(B))
Then, heat treatment was performed in an atmosphere containing halogen (typically chlorine) and oxygen. In this embodiment, 9
50 ° C., 30 minutes. The processing temperature is 700 to 110.
The temperature may be selected within the range of 0 ° C.
I wish I had to choose between the hours. (FIG. 9 (B))

【0117】その結果、本実施例の条件では、半導体層
902、903とゲート絶縁膜904との界面で熱酸化
膜が形成され、ゲート絶縁膜907が形成された。
As a result, under the conditions of this embodiment, a thermal oxide film was formed at the interface between the semiconductor layers 902 and 903 and the gate insulating film 904, and a gate insulating film 907 was formed.

【0118】以上の工程で作製されたゲート絶縁膜90
7は、絶縁耐圧が高く半導体層905、906とゲート
絶縁膜907の界面は非常に良好なものであった。本願
発明のTFTの構成を得るためには、以降の工程は実施
例1に従えば良い。
The gate insulating film 90 manufactured by the above steps
In No. 7, the withstand voltage was high and the interface between the semiconductor layers 905 and 906 and the gate insulating film 907 was very good. In order to obtain the structure of the TFT of the present invention, the subsequent steps may be in accordance with the first embodiment.

【0119】勿論、本実施例に実施例2や実施例3を組
み合わせることは実施者が適宜決定すれば良い。
Of course, the combination of the second embodiment and the third embodiment with this embodiment may be determined by the practitioner as appropriate.

【0120】〔実施例5〕 本実施例では、本願発明に
よって作製された液晶表示装置の例を図10に示す。画
素TFT(画素スイッチング素子)の作製方法やセル組
工程は公知の手段を用いれば良いので詳細な説明は省略
する。
Embodiment 5 In this embodiment, an example of a liquid crystal display device manufactured according to the present invention is shown in FIG. A well-known means may be used for a method of manufacturing a pixel TFT (pixel switching element) and a cell assembling step, and a detailed description thereof will be omitted.

【0121】図10は、本実施例のアクティブマトリク
ス型液晶パネルの概略図である。図10に示すようにア
クティブマトリクス基板と対向基板とが対向し、これら
の基板間に液晶が挟まれている。アクティブマトリクス
基板はガラス基板1000上に形成された画素マトリク
ス回路1001、走査線駆動回路1002、信号線駆動
回路1003を有する。
FIG. 10 is a schematic diagram of an active matrix type liquid crystal panel of this embodiment. As shown in FIG. 10, an active matrix substrate and a counter substrate face each other, and a liquid crystal is sandwiched between these substrates. The active matrix substrate includes a pixel matrix circuit 1001, a scan line driver circuit 1002, and a signal line driver circuit 1003 formed over a glass substrate 1000.

【0122】走査線駆動回路1002、信号線駆動回路
1003はそれぞれ走査線1030、信号線1040に
よって画素マトリクス回路1001に接続されている。
これら駆動回路1002、1003はCMOS回路で主
に構成されている。
The scanning line driving circuit 1002 and the signal line driving circuit 1003 are connected to the pixel matrix circuit 1001 by a scanning line 1030 and a signal line 1040, respectively.
These drive circuits 1002 and 1003 are mainly constituted by CMOS circuits.

【0123】画素マトリクス回路1001の行ごとに走
査線1030が形成され、列ごとに信号線1040が形
成されている。走査線1030、信号線1040の交差
部近傍には、画素TFT1010が形成されている。画
素TFT1010のゲート電極は走査線1030に接続
され、ソースは信号線1040に接続されている。更
に、ドレインには画素電極1060、保持容量1070
が接続されている。
A scanning line 1030 is formed for each row of the pixel matrix circuit 1001, and a signal line 1040 is formed for each column. A pixel TFT 1010 is formed near the intersection of the scanning line 1030 and the signal line 1040. The gate electrode of the pixel TFT 1010 is connected to the scanning line 1030, and the source is connected to the signal line 1040. Further, the drain has a pixel electrode 1060 and a storage capacitor 1070.
Is connected.

【0124】対向基板1080はガラス基板全面にIT
O膜等の透明導電膜が形成されている。透明導電膜は画
素マトリクス回路1001の画素電極1060に対する
対向電極であり、画素電極、対向電極間に形成された電
界によって液晶材料が駆動される。対向基板1080に
は必要であれば配向膜や、ブラックマトリクスや、カラ
ーフィルタが形成されている。
The opposite substrate 1080 has an IT
A transparent conductive film such as an O film is formed. The transparent conductive film is a counter electrode to the pixel electrode 1060 of the pixel matrix circuit 1001, and a liquid crystal material is driven by an electric field formed between the pixel electrode and the counter electrode. If necessary, an orientation film, a black matrix, and a color filter are formed on the counter substrate 1080.

【0125】アクティブマトリクス基板側のガラス基板
にはFPC1031を取り付ける面を利用してICチッ
プ1032、1033が取り付けられている。これらの
ICチップ1032、1033はビデオ信号の処理回
路、タイミングパルス発生回路、γ補正回路、メモリ回
路、演算回路などの回路をシリコン基板上に形成して構
成される。
IC chips 1032 and 1033 are mounted on the glass substrate on the active matrix substrate side by using the surface on which the FPC 1031 is mounted. These IC chips 1032 and 1033 are configured by forming circuits such as a video signal processing circuit, a timing pulse generating circuit, a gamma correction circuit, a memory circuit, and an arithmetic circuit on a silicon substrate.

【0126】さらに、本実施例では液晶表示装置を例に
挙げて説明しているが、アクティブマトリクス型の表示
装置であればEL(エレクトロルミネッセンス)表示装
置やEC(エレクトロクロミックス)表示装置に本願発
明を適用することも可能であることは言うまでもない。
Further, in this embodiment, a liquid crystal display device is described as an example. However, if the display device is an active matrix type display device, the present invention is applied to an EL (electroluminescence) display device and an EC (electrochromics) display device. It goes without saying that the invention can be applied.

【0127】また、本願発明を用いて作製できる液晶表
示装置は透過型か反射型かは問わない。どちらを選択す
るのも実施者の自由である。この様に本願発明はあらゆ
るアクティブマトリクス型の電気光学装置(半導体装
置)に対して適用することが可能である。
The liquid crystal display device which can be manufactured by using the present invention is not limited to a transmission type or a reflection type. It is up to the implementer to choose either. As described above, the present invention can be applied to any active matrix type electro-optical device (semiconductor device).

【0128】なお、本実施例に示した半導体装置を作製
するにあたって、実施例1〜実施例4のどの構成を採用
しても良いし、各実施例を自由に組み合わせて用いるこ
とが可能である。
In manufacturing the semiconductor device shown in this embodiment, any of the structures of Embodiments 1 to 4 may be employed, or each embodiment may be freely combined and used. .

【0129】〔実施例6〕 本願発明は従来のIC技術
全般に適用することが可能である。即ち、現在市場に流
通している全ての半導体回路に適用できる。例えば、ワ
ンチップ上に集積化されたRISCプロセッサ、ASI
Cプロセッサ等のマイクロプロセッサに適用しても良い
し、液晶用ドライバー回路(D/Aコンバータ、γ補正
回路、信号分割回路等)に代表される信号処理回路や携
帯機器(携帯電話、PHS、モバイルコンピュータ)用
の高周波回路に適用しても良い。
[Embodiment 6] The present invention can be applied to all conventional IC technologies. That is, the present invention can be applied to all semiconductor circuits currently on the market. For example, RISC processor, ASI integrated on one chip
It may be applied to a microprocessor such as a C processor, a signal processing circuit typified by a liquid crystal driver circuit (D / A converter, gamma correction circuit, signal division circuit, etc.) or a portable device (cellular phone, PHS, mobile phone). It may be applied to a high frequency circuit for a computer.

【0130】さらに、従来のMOSFET上に層間絶縁
膜を形成し、その上に本願発明を用いて半導体回路を作
製したような三次元構造の半導体装置を実現することも
可能である。このように本願発明は現在LSIが用いら
れている全ての半導体装置に適用することが可能であ
る。即ち、SIMOX、Smart−Cut(SOITEC社
の登録商標)、ELTRAN(キャノン株式会社の登録
商標)などのSOI構造(単結晶半導体薄膜を用いたT
FT構造)に本願発明を適用してもよい。
Further, it is also possible to realize a semiconductor device having a three-dimensional structure in which an interlayer insulating film is formed on a conventional MOSFET, and a semiconductor circuit is formed thereon using the present invention. As described above, the present invention can be applied to all semiconductor devices using LSIs at present. That is, a SOI structure (such as SIMOX, Smart-Cut (registered trademark of SOITEC), and ELTRAN (registered trademark of Canon Inc.)) (T
The present invention may be applied to an FT structure.

【0131】また、マイクロプロセッサ等の半導体回路
は様々な電子機器に搭載されて中枢回路として機能す
る。代表的な電子機器としてはパーソナルコンピュー
タ、携帯型情報端末機器、その他あらゆる家電製品が挙
げられる。また、車両(自動車や電車等)の制御用コン
ピュータなども挙げられる。本願発明はその様な半導体
装置に対しても適用可能である。
A semiconductor circuit such as a microprocessor is mounted on various electronic devices and functions as a central circuit. Representative electronic devices include personal computers, portable information terminal devices, and all other home appliances. Further, a computer for controlling a vehicle (an automobile, a train, or the like) is also included. The present invention is also applicable to such a semiconductor device.

【0132】なお、本実施例に示した半導体装置を作製
するにあたって、実施例1〜実施例5のどの構成を採用
しても良いし、各実施例を自由に組み合わせて用いるこ
とが可能である。
In manufacturing the semiconductor device shown in this embodiment, any of the structures of Embodiments 1 to 5 may be employed, or the embodiments may be freely combined and used. .

【0133】〔実施例7〕 本願発明の電気光学装置
(半導体装置)は、様々な電子機器の表示部または液晶
表示装置として利用される。その様な電子機器として
は、ビデオカメラ、デジタルカメラ、プロジェクター、
プロジェクションTV、ゴーグルディスプレイ、カーナ
ビゲーション、パーソナルコンピュータ、携帯型情報端
末(モバイルコンピュータ、携帯電話、電子書籍等)な
どが挙げられる。それらの一例を図11、図14、図1
5に示す。
[Embodiment 7] The electro-optical device (semiconductor device) of the present invention is used as a display unit or a liquid crystal display of various electronic devices. Such electronic devices include video cameras, digital cameras, projectors,
Examples include a projection TV, a goggle display, a car navigation, a personal computer, and a portable information terminal (mobile computer, mobile phone, electronic book, etc.). Examples of these are shown in FIGS.
It is shown in FIG.

【0134】図11(A)はパーソナルコンピュータで
あり、本体2001、画像入力部2002、表示部20
03、キーボード2004等を含む。本発明を画像入力
部2002、表示部2003やその他の信号制御回路に
適用することができる。
FIG. 11A shows a personal computer, which includes a main body 2001, an image input section 2002, and a display section 20.
03, a keyboard 2004 and the like. The present invention can be applied to the image input unit 2002, the display unit 2003, and other signal control circuits.

【0135】図11(B)はビデオカメラであり、本体
2101、表示部2102、音声入力部2103、操作
スイッチ2104、バッテリー2105、受像部210
6等を含む。本発明を表示部2102やその他の信号制
御回路に適用することができる。
FIG. 11B shows a video camera, which includes a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, and an image receiving portion 210.
6 and so on. The present invention can be applied to the display portion 2102 and other signal control circuits.

【0136】図11(C)はモバイルコンピュータ(モ
ービルコンピュータ)であり、本体2201、カメラ部
2202、受像部2203、操作スイッチ2204、表
示部2205等を含む。本発明は表示部2205やその
他の信号制御回路に適用できる。
FIG. 11C shows a mobile computer (mobile computer), which includes a main body 2201, a camera section 2202, an image receiving section 2203, operation switches 2204, a display section 2205, and the like. The present invention can be applied to the display portion 2205 and other signal control circuits.

【0137】図11(D)はゴーグル型ディスプレイで
あり、本体2301、表示部2302、アーム部230
3等を含む。本発明は表示部2302やその他の信号制
御回路に適用することができる。
FIG. 11D shows a goggle type display, which includes a main body 2301, a display section 2302, and an arm section 230.
3 and so on. The present invention can be applied to the display portion 2302 and other signal control circuits.

【0138】図11(E)はプログラムを記録した記録
媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであ
り、本体2401、表示部2402、スピーカ部240
3、記録媒体2404、操作スイッチ2405等を含
む。なお、このプレーヤーは記録媒体としてDVD(D
igtial Versatile Disc)、CD
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部2402やその
他の信号制御回路に適用することができる。
FIG. 11E shows a player using a recording medium (hereinafter, referred to as a recording medium) on which a program is recorded, and includes a main body 2401, a display section 2402, and a speaker section 240.
3, a recording medium 2404, an operation switch 2405, and the like. This player uses a DVD (D
digital Versatile Disc), CD
And the like, it is possible to perform music appreciation, movie appreciation, games, and the Internet. The present invention can be applied to the display portion 2402 and other signal control circuits.

【0139】図11(F)はデジタルカメラであり、本
体2501、表示部2502、接眼部2503、操作ス
イッチ2504、受像部(図示しない)等を含む。本願
発明を表示部2502やその他の信号制御回路に適用す
ることができる。
FIG. 11F shows a digital camera, which includes a main body 2501, a display section 2502, an eyepiece section 2503, operation switches 2504, an image receiving section (not shown), and the like. The present invention can be applied to the display portion 2502 and other signal control circuits.

【0140】図14(A)はフロント型プロジェクター
であり、投射装置2601、スクリーン2602等を含
む。本発明は投射装置2601の一部を構成する液晶表
示装置2808やその他の信号制御回路に適用すること
ができる。
FIG. 14A shows a front type projector, which includes a projection device 2601, a screen 2602, and the like. The present invention can be applied to the liquid crystal display device 2808 forming a part of the projection device 2601 and other signal control circuits.

【0141】図14(B)はリア型プロジェクターであ
り、本体2701、投射装置2702、ミラー270
3、スクリーン2704等を含む。本発明は投射装置2
702の一部を構成する液晶表示装置2808やその他
の信号制御回路に適用することができる。
FIG. 14B shows a rear type projector, which includes a main body 2701, a projection device 2702, and a mirror 270.
3, including a screen 2704 and the like. The present invention relates to a projection device 2
The present invention can be applied to the liquid crystal display device 2808 forming a part of the signal control circuit 702 and other signal control circuits.

【0142】なお、図14(C)は、図14(A)及び
図14(B)中における投射装置2601、2702の
構造の一例を示した図である。投射装置2601、27
02は、光源光学系2801、ミラー2802、280
4〜2806、ダイクロイックミラー2803、プリズ
ム2807、液晶表示装置2808、位相差板280
9、投射光学系2810で構成される。投射光学系28
10は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図14(C)中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、IRフィルム等の光学系を設けてもよい。
FIG. 14C is a diagram showing an example of the structure of the projection devices 2601 and 2702 in FIGS. 14A and 14B. Projection devices 2601, 27
02 denotes a light source optical system 2801, mirrors 2802, 280
4 to 2806, dichroic mirror 2803, prism 2807, liquid crystal display device 2808, retardation plate 280
9. The projection optical system 2810. Projection optical system 28
Reference numeral 10 denotes an optical system including a projection lens. In the present embodiment, an example of a three-plate type is shown, but there is no particular limitation, and for example, a single-plate type may be used. Further, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarizing function, a film for adjusting a phase difference, or an IR film in the optical path indicated by the arrow in FIG. Good.

【0143】また、図14(D)は、図14(C)中に
おける光源光学系2801の構造の一例を示した図であ
る。本実施例では、光源光学系2801は、リフレクタ
ー2811、光源2812、2813、2814、偏光
変換素子2815、集光レンズ2816で構成される。
なお、図14(D)に示した光源光学系は一例であって
特に限定されない。例えば、光源光学系に実施者が適
宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、IRフィルム等の光学系を設け
てもよい。
FIG. 14D is a diagram showing an example of the structure of the light source optical system 2801 in FIG. 14C. In this embodiment, the light source optical system 2801 includes a reflector 2811, light sources 2812, 2813, 2814, a polarization conversion element 2815, and a condenser lens 2816.
Note that the light source optical system shown in FIG. 14D is an example and is not particularly limited. For example, a practitioner may appropriately provide an optical system such as an optical lens, a film having a polarizing function, a film for adjusting a phase difference, and an IR film in the light source optical system.

【0144】ただし、図14に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びEL表示装置での適用
例は図示していない。
However, in the projector shown in FIG. 14, a case in which a transmissive electro-optical device is used is shown, and examples of application to a reflective electro-optical device and an EL display device are not shown.

【0145】図15(A)は携帯電話であり、本体29
01、音声出力部2902、音声入力部2903、表示
部2904、操作スイッチ2905、アンテナ2906
等を含む。本願発明を音声出力部2902、音声入力部
2903、表示部2904やその他の信号制御回路に適
用することができる。
FIG. 15A shows a mobile phone, and the main body 29 is shown.
01, audio output unit 2902, audio input unit 2903, display unit 2904, operation switch 2905, antenna 2906
And so on. The present invention can be applied to the audio output unit 2902, the audio input unit 2903, the display unit 2904, and other signal control circuits.

【0146】図15(B)は携帯書籍(電子書籍)であ
り、本体3001、表示部3002、3003、記憶媒
体3004、操作スイッチ3005、アンテナ3006
等を含む。本発明は表示部3002、3003やその他
の信号回路に適用することができる。
FIG. 15B shows a portable book (electronic book), which includes a main body 3001, display portions 3002 and 3003, a storage medium 3004, operation switches 3005, and an antenna 3006.
And so on. The present invention can be applied to the display units 3002 and 3003 and other signal circuits.

【0147】図15(C)はディスプレイであり、本体
3101、支持台3102、表示部3103等を含む。
本発明は表示部3103に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角10インチ以上(特に30インチ以上)の
ディスプレイには有利である。
FIG. 15C shows a display, which includes a main body 3101, a support 3102, a display portion 3103, and the like.
The present invention can be applied to the display portion 3103. The display of the present invention is particularly advantageous when the screen is enlarged, and is advantageous for a display having a diagonal of 10 inches or more (particularly 30 inches or more).

【0148】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。
As described above, the applicable range of the present invention is extremely wide, and can be applied to electronic devices in all fields.

【0149】なお、本実施例に示した半導体装置を作製
するにあたって、実施例1〜実施例4のどの構成を採用
しても良いし、各実施例を自由に組み合わせて用いるこ
とが可能である。また、実施例5、6に示した電気光学
装置や半導体回路をその様に組み合わせて用いても良
い。
In manufacturing the semiconductor device shown in this embodiment, any of the structures of Embodiments 1 to 4 may be employed, or the embodiments may be freely combined and used. . Further, the electro-optical devices and the semiconductor circuits described in the fifth and sixth embodiments may be used in such a combination.

【0150】[0150]

【発明の効果】本発明を用いることで、あらゆる半導体
装置に用いられるnチャネル型TFTの信頼性を高める
ことが可能となった。その結果、TFTで作製されたC
MOS回路を含む半導体装置、また、具体的には液晶表
示装置の画素マトリクス回路や、その周辺に設けられる
駆動回路の信頼性を高めることができた。延いては、n
チャネル型TFTを回路に含む半導体回路や上記液晶表
示装置を部品として組み込んだ電子機器の信頼性も向上
した。
According to the present invention, the reliability of an n-channel TFT used in any semiconductor device can be improved. As a result, the C
The reliability of a semiconductor device including a MOS circuit, more specifically, a pixel matrix circuit of a liquid crystal display device and a driving circuit provided around the same can be improved. And then n
The reliability of a semiconductor circuit including a channel type TFT in a circuit and an electronic device in which the above-described liquid crystal display device is incorporated as a component are also improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 実施例1のCMOS回路の上面図及び断面図
の説明図である。
FIG. 1 is an explanatory diagram of a top view and a cross-sectional view of a CMOS circuit according to a first embodiment.

【図2】 実施例1のTFTの作製工程の説明図であ
る。
FIG. 2 is an explanatory diagram of a manufacturing process of the TFT of Example 1.

【図3】 実施例1のTFTの作製工程の説明図であ
る。
FIG. 3 is an explanatory diagram of a manufacturing process of the TFT of Example 1.

【図4】 実施例1の画素マトリクス回路の上面図及び
断面図の説明図である。
FIG. 4 is an explanatory diagram of a top view and a cross-sectional view of the pixel matrix circuit according to the first embodiment.

【図5】 実施例1の結晶化工程の説明図であり、基板
断面図である。
FIG. 5 is an explanatory view of a crystallization step of Example 1, which is a cross-sectional view of the substrate.

【図6】 実施例2の結晶化工程の説明図であり、基板
断面図である。
FIG. 6 is an explanatory view of a crystallization step of Example 2 and a cross-sectional view of a substrate.

【図7】 実施例2の結晶化工程の説明図であり、基板
断面図である。
FIG. 7 is an explanatory view of a crystallization step of Example 2 and is a cross-sectional view of the substrate.

【図8】 実施例3のゲッタリング工程の説明図であ
り、基板断面図である。
FIG. 8 is an explanatory view of a gettering step of Example 3, which is a cross-sectional view of the substrate.

【図9】 実施例4のゲッタリング工程の説明図であ
り、基板断面図である。
FIG. 9 is an explanatory diagram of a gettering step in Example 4, which is a cross-sectional view of the substrate.

【図10】 実施例5のアクティブマトリクス基板の構
成を示す図である。
FIG. 10 is a diagram illustrating a configuration of an active matrix substrate according to a fifth embodiment.

【図11】 実施例7の電子機器の説明図である。FIG. 11 is an explanatory diagram of an electronic apparatus according to a seventh embodiment.

【図12】 各種TFT構造における電気特性の特徴を
示す図である。
FIG. 12 is a diagram showing characteristics of electrical characteristics in various TFT structures.

【図13】 従来のMOSFETの概略図FIG. 13 is a schematic diagram of a conventional MOSFET.

【図14】 実施例7の電子機器の説明図である。FIG. 14 is an explanatory diagram of an electronic device according to a seventh embodiment.

【図15】 実施例7の電子機器の説明図である。FIG. 15 is an explanatory diagram of an electronic device according to a seventh embodiment.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78 618F (72)発明者 伊藤 政隆 大阪府大阪市阿倍野区長池22番22号 シャ ープ株式会社内──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 29/78 618F (72) Inventor Masataka Ito 22-22 Nagaike, Abeno-ku, Osaka, Osaka In company

Claims (15)

【特許請求の範囲】[Claims] 【請求項1】 半導体層と、前記半導体層に接して形成
されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記
半導体層と交差するゲート電極とを有する薄膜トランジ
スタを有する半導体装置であって、 前記ゲート電極は、前記ゲート絶縁膜に接して積層され
た第1の導電層、第2の導電層、第3の導電層とでなる
多層膜で形成され、 前記半導体層は、チャネル形成領域と、前記チャネル形
成領域を挟んで形成された導電型を有する1対の不純物
領域を有し、 前記1対の不純物領域は前記ゲート絶縁膜を介して前記
ゲート電極と部分的に重なっていることを特徴とする半
導体装置。
1. A semiconductor device having a thin film transistor including a semiconductor layer, a gate insulating film formed in contact with the semiconductor layer, and a gate electrode intersecting the semiconductor layer with the gate insulating film interposed therebetween. The gate electrode is formed of a multilayer film including a first conductive layer, a second conductive layer, and a third conductive layer stacked in contact with the gate insulating film. The semiconductor layer includes a channel formation region A pair of impurity regions having a conductivity type formed with the channel formation region interposed therebetween, wherein the pair of impurity regions partially overlap the gate electrode via the gate insulating film. Characteristic semiconductor device.
【請求項2】 半導体層と、前記半導体層に接して形成
されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記
半導体層と交差するゲート電極とを有する薄膜トランジ
スタを有する半導体装置であって、 前記ゲート電極は、前記ゲート絶縁膜に接して積層され
た第1の導電層、第2の導電層、第3の導電層とでなる
多層膜で形成され、 前記半導体層は、チャネル形成領域と、 導電型を有する第1の不純物領域と、 前記チャネル形成領域と前記第1の不純物領域に挟ま
れ、かつ前記チャネル形成領域に接する第2の不純物領
域と、 前記第1の不純物領域と前記第2の不純物領域に挟まれ
た第3の不純物領域とを有し、 前記第2の不純物領域及び前記第3の不純物領域は、前
記第1の不純物領域と同じ導電型であり、 前記導電型の不純物の濃度が前記第1の不純物領域より
も低く、 前記第2の不純物領域は前記ゲート絶縁膜を介して前記
ゲート電極と重なり、 前記第3の不純物領域は前記第ゲート電極と重ならない
ことを特徴とする半導体装置。
2. A semiconductor device having a thin film transistor including a semiconductor layer, a gate insulating film formed in contact with the semiconductor layer, and a gate electrode intersecting the semiconductor layer with the gate insulating film interposed therebetween. The gate electrode is formed of a multilayer film including a first conductive layer, a second conductive layer, and a third conductive layer stacked in contact with the gate insulating film. The semiconductor layer includes a channel formation region A first impurity region having a conductivity type; a second impurity region sandwiched between the channel formation region and the first impurity region and in contact with the channel formation region; A third impurity region interposed between the second impurity region and the second impurity region, wherein the second impurity region and the third impurity region have the same conductivity type as the first impurity region; Impurity concentration Is lower than the first impurity region, the second impurity region overlaps the gate electrode via the gate insulating film, and the third impurity region does not overlap the first gate electrode. Semiconductor device.
【請求項3】 nチャネル型薄膜トランジスタとpチャ
ネル型薄膜トランジスタでなるCMOS回路を含む半導
体装置であって、 前記CMOS回路は、前記nチャネル型の薄膜トランジ
スタの半導体層と前記pチャネル型の薄膜トランジスタ
の半導体層とにゲート絶縁膜を介して交差するゲート配
線を有し、 前記ゲート配線は、前記ゲート絶縁膜に接して積層され
た第1の導電層、第2の導電層、第3の導電層とでなる
多層膜で形成され、 前記nチャネル型の薄膜トランジスタの半導体層は、チ
ャネル形成領域と、 第1のn型不純物領域と、 前記チャネル形成領域と前記第1のn型不純物領域に挟
まれ、かつ前記チャネル形成領域に接する第2のn型不
純物領域と、 前記第1のn型不純物領域と前記第2のn型不純物領域
に挟まれた第3のn型不純物領域とを有し、 前記第2のn型不純物領域及び前記第3のn型不純物領
域は、前記第1のn型不純物領域よりもn型の不純物の
濃度が低く、 前記第2のn型不純物領域は前記ゲート絶縁膜を介して
前記ゲート配線と重なり、 前記第3のn型不純物領域は前記第ゲート配線と重なら
ないことを特徴とする半導体装置。
3. A semiconductor device including a CMOS circuit including an n-channel thin film transistor and a p-channel thin film transistor, wherein the CMOS circuit includes a semiconductor layer of the n-channel thin film transistor and a semiconductor layer of the p-channel thin film transistor. And a gate wiring that intersects with a gate insulating film interposed therebetween. The gate wiring includes a first conductive layer, a second conductive layer, and a third conductive layer stacked in contact with the gate insulating film. A semiconductor layer of the n-channel thin film transistor, the semiconductor layer of the n-channel type thin film transistor being sandwiched between the channel formation region, the first n-type impurity region, and the channel formation region and the first n-type impurity region; A second n-type impurity region in contact with the channel formation region; a third n-type impurity region between the first n-type impurity region and the second n-type impurity region an n-type impurity region, wherein the second n-type impurity region and the third n-type impurity region have an n-type impurity concentration lower than that of the first n-type impurity region; Wherein the n-type impurity region overlaps with the gate wiring via the gate insulating film, and the third n-type impurity region does not overlap with the gate wiring.
【請求項4】 請求項3において、前記pチャネル型の
薄膜トランジスタの半導体層には、チャネル形成領域
と、前記チャネル形成領域に接するp型の不純物領域が
形成され、 前記p型の不純物領域は前記ゲート配線と重ならないこ
とを特徴とする半導体装置。
4. A semiconductor device according to claim 3, wherein a channel formation region and a p-type impurity region in contact with the channel formation region are formed in a semiconductor layer of the p-channel thin film transistor. A semiconductor device which does not overlap with a gate wiring.
【請求項5】 請求項1乃至4のいずれか1項におい
て、前記第1の導電層はタンタルを主成分とする膜であ
ることを特徴とする半導体装置。
5. The semiconductor device according to claim 1, wherein the first conductive layer is a film containing tantalum as a main component.
【請求項6】 請求項1乃至5のいずれか1項におい
て、前記第2の導電層はアルミニウムを主成分とする膜
であることを特徴とする半導体装置。
6. The semiconductor device according to claim 1, wherein the second conductive layer is a film containing aluminum as a main component.
【請求項7】 請求項1乃至6のいずれか1項におい
て、前記第3の導電層はタンタルを主成分とする膜であ
ることを特徴とする半導体装置。
7. The semiconductor device according to claim 1, wherein the third conductive layer is a film containing tantalum as a main component.
【請求項8】 請求項1乃至7のいずれか1項に記載の
半導体装置は、アクティブマトリクス型の表示装置であ
る。
8. The semiconductor device according to claim 1, wherein the semiconductor device is an active matrix display device.
【請求項9】 請求項1乃至7のいずれか1項に記載の
半導体装置は、ビデオカメラ、デジタルカメラ、プロジ
ェクタ、ゴーグル型ディスプレイ、カーナビゲーション
システム、パーソナルコンピュータ又は携帯型情報端末
である。
9. The semiconductor device according to claim 1, wherein the semiconductor device is a video camera, a digital camera, a projector, a goggle type display, a car navigation system, a personal computer, or a portable information terminal.
【請求項10】 半導体層を形成する工程と、 前記半導体層に接して絶縁膜を形成する工程と、 前記絶縁膜に接し、かつ前記半導体層と交差する第1の
フォトレジストマスクを形成する工程と、 前記第1のフォトレジストマスクを介して、所定の導電
型の不純物を前記半導体層に添加する第1の添加工程
と、 前記絶縁膜を介して前記半導体層と交差するゲート電極
を形成する工程と、 前記ゲート電極を覆って、前記ゲート電極よりもチャネ
ル長方向の幅が広い第2のフォトレジストマスクを形成
する工程と、 前記第2のフォトレジストマスクを介して、前記導電型
の不純物を前記半導体層に添加する第2の添加工程と、
を有し、 第1の導電層、第2の導電層、第3の導電層の順序で前
記絶縁膜側から積層した多層膜で前記ゲート電極を形成
することを特徴とする半導体装置の作製方法。
10. A step of forming a semiconductor layer, a step of forming an insulating film in contact with the semiconductor layer, and a step of forming a first photoresist mask in contact with the insulating film and intersecting with the semiconductor layer A first addition step of adding an impurity of a predetermined conductivity type to the semiconductor layer via the first photoresist mask; and forming a gate electrode intersecting the semiconductor layer via the insulating film. Forming a second photoresist mask covering the gate electrode and having a wider width in the channel length direction than the gate electrode; and forming the impurity of the conductivity type via the second photoresist mask. A second adding step of adding to the semiconductor layer,
Wherein the gate electrode is formed of a multilayer film stacked from the insulating film side in the order of a first conductive layer, a second conductive layer, and a third conductive layer. .
【請求項11】 請求項10において、前記ゲート電極
を形成する前に、前記第1の添加工程で前記半導体層に
添加された不純物を活性化することを特徴とする半導体
装置の作製方法。
11. The method for manufacturing a semiconductor device according to claim 10, wherein an impurity added to the semiconductor layer in the first adding step is activated before forming the gate electrode.
【請求項12】 請求項10又は11において、前記第
1のフォトレジストマスクは前記ゲート電極よりもチャ
ネル長方向の幅が狭いことを特徴とする半導体装置の作
製方法。
12. The method for manufacturing a semiconductor device according to claim 10, wherein the first photoresist mask has a smaller width in a channel length direction than the gate electrode.
【請求項13】 請求項10乃至12のいずれか1項に
おいて、前記第1の導電層はタンタルを主成分とする膜
であることを特徴とする半導体装置の作製方法。
13. The method for manufacturing a semiconductor device according to claim 10, wherein the first conductive layer is a film containing tantalum as a main component.
【請求項14】 請求項10乃至13のいずれか1項に
おいて、前記第2の導電層はアルミニウムを主成分とす
る膜であることを特徴とする半導体装置の作製方法。
14. The method for manufacturing a semiconductor device according to claim 10, wherein the second conductive layer is a film containing aluminum as a main component.
【請求項15】 請求項10乃至14のいずれか1項に
おいて、前記第3の導電層はタンタルを主成分とする膜
であることを特徴とする半導体装置の作製方法。
15. The method for manufacturing a semiconductor device according to claim 10, wherein the third conductive layer is a film containing tantalum as a main component.
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