JP2000228485A - Semiconductor device of chip-on-chip structure and semiconductor chip - Google Patents
Semiconductor device of chip-on-chip structure and semiconductor chipInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、たとえば、半導
体チップの表面に他の半導体チップを重ね合わせて接合
するチップ・オン・チップ構造の半導体装置、および半
導体チップに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a chip-on-chip structure in which, for example, another semiconductor chip is overlapped on the surface of a semiconductor chip and joined, and a semiconductor chip.
【０００２】[0002]
【従来の技術】たとえば、半導体装置の小型化および高
集積化を図るための構造として、複数個の半導体チップ
を表面同士が対向するように重ね合わせて接合する、い
わゆるチップ・オン・チップ構造がある。このチップ・
オン・チップ構造に適用される各半導体チップには、た
とえば、内部配線を部分的に露出させるためのパッド開
口部が表面に形成されており、このパッド開口部を介し
て露出した内部配線上にバンプが設けられている。そし
て、チップ・オン・チップ構造の半導体装置では、対向
する半導体チップのバンプ同士を結合させることによ
り、一方の半導体チップの内部配線と他方の半導体チッ
プの内部配線とが電気接続される。したがって、内部配
線を部分的に露出させるためのパッド開口部は、対向す
る半導体チップのバンプを考慮した位置に形成する必要
がある。2. Description of the Related Art For example, a so-called chip-on-chip structure, in which a plurality of semiconductor chips are overlapped and joined so that their surfaces face each other, has been known as a structure for achieving miniaturization and high integration of a semiconductor device. is there. This tip
In each semiconductor chip applied to the on-chip structure, for example, a pad opening for partially exposing the internal wiring is formed on the surface, and the pad opening is formed on the internal wiring exposed through the pad opening. A bump is provided. In the semiconductor device having the chip-on-chip structure, the internal wiring of one semiconductor chip is electrically connected to the internal wiring of the other semiconductor chip by connecting the bumps of the opposing semiconductor chips. Therefore, it is necessary to form the pad opening for partially exposing the internal wiring in a position in consideration of the bump of the opposing semiconductor chip.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、パッド
開口部を、対向する半導体チップのバンプ位置と関係な
く形成することができれば、配線や機能素子の配置の自
由度が増し、これにより、半導体装置のさらなる小型化
および高集積化を図ることができる。そこで、この発明
の目的は、パッド開口部の形成位置の自由度を増すこと
により、小型化および高集積化を図ることができるチッ
プ・オン・チップ構造の半導体装置および半導体チップ
を提供することである。However, if the pad opening can be formed irrespective of the bump position of the opposing semiconductor chip, the degree of freedom in arranging wiring and functional elements increases, thereby increasing the size of the semiconductor device. Further miniaturization and high integration can be achieved. Therefore, an object of the present invention is to provide a semiconductor device and a semiconductor chip having a chip-on-chip structure that can achieve miniaturization and high integration by increasing the degree of freedom of the formation position of a pad opening. is there.
【０００４】[0004]
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、内部配線
を部分的に露出させるためのパッド開口部が表面に形成
された第１の半導体チップと、この第１の半導体チップ
の表面に重ね合わされて接合され、上記第１の半導体チ
ップに対向する表面に、内部配線を部分的に露出させる
ためのパッド開口部が形成された第２の半導体チップ
と、上記第１の半導体チップのパッド開口部を介して、
上記第１の半導体チップの内部配線に電気接続された表
面配線と、この表面配線と上記第２の半導体チップのパ
ッド開口部を介して露出した内部配線とを接続する配線
間接続部とを含むことを特徴とするチップ・オン・チッ
プ構造の半導体装置である。Means for Solving the Problems and Effects of the Invention According to the first aspect of the present invention, a pad opening for partially exposing an internal wiring is formed on a surface. And a pad opening for partially exposing the internal wiring is formed on the surface facing the first semiconductor chip, the pad opening being formed on the surface facing the first semiconductor chip. 2 and the pad opening of the first semiconductor chip,
A surface wiring electrically connected to the internal wiring of the first semiconductor chip; and an inter-wiring connecting portion for connecting the surface wiring to the internal wiring exposed through a pad opening of the second semiconductor chip. A semiconductor device having a chip-on-chip structure.
【０００５】上記配線間接続部は、上記第２の半導体チ
ップのパッド開口部を介して、上記第２の半導体チップ
の内部配線に電気接続された表面配線であってもよい。
また、上記配線間接続部は、上記第２の半導体チップの
パッド開口部を介して露出した内部配線上に形成された
バンプであってもよい。ここで、表面配線とは、パッド
開口部上から半導体チップの表面に沿って延びた部分を
有するものをいい、バンプとは、パッド開口部上に***
して形成されたものをいう。[0005] The inter-wiring connection may be a surface wiring electrically connected to an internal wiring of the second semiconductor chip via a pad opening of the second semiconductor chip.
Further, the inter-wiring connection may be a bump formed on an internal wiring exposed through a pad opening of the second semiconductor chip. Here, the surface wiring means a portion having a portion extending from above the pad opening along the surface of the semiconductor chip, and the bump means a portion formed to protrude above the pad opening.
【０００６】この発明によれば、第１の半導体チップと
第２の半導体チップとは、表面配線と第２の半導体チッ
プの内部配線とを配線間接続部で接続することによって
電気接続される。言い換えれば、表面配線と配線間接続
部とが接続されるように、表面配線をパターン形成する
ことにより、第１の半導体チップと第２の半導体チップ
との電気接続を達成できる。したがって、第１の半導体
チップのパッド開口部の形成位置は、第２の半導体チッ
プのパッド開口部の位置と関係なく決定することができ
る。これにより、第１の半導体チップの内部配線や機能
素子の配置の自由度が増し、その結果、半導体装置をさ
らに小型化および高集積化することができる。According to the present invention, the first semiconductor chip and the second semiconductor chip are electrically connected to each other by connecting the surface wiring and the internal wiring of the second semiconductor chip through the wiring connection portion. In other words, electrical connection between the first semiconductor chip and the second semiconductor chip can be achieved by patterning the surface wiring so that the surface wiring and the inter-wiring connection portion are connected. Therefore, the formation position of the pad opening of the first semiconductor chip can be determined regardless of the position of the pad opening of the second semiconductor chip. As a result, the degree of freedom in arranging the internal wiring and the functional element of the first semiconductor chip is increased, and as a result, the semiconductor device can be further miniaturized and highly integrated.
【０００７】また、配線間接続部が表面配線である場合
には、第１の半導体チップのパッド開口部および第２の
半導体チップのパッド開口部を、それぞれ第２の半導体
チップのパッド開口部および第１の半導体チップのパッ
ド開口部の配置とは関係ない位置に形成することができ
る。これにより、第１および第２の半導体チップの内部
配線や機能素子の配置の自由度が増し、第１および第２
の半導体チップの小型化および高集積化を図ることがで
きる。In the case where the inter-wiring connection is a surface wiring, the pad opening of the first semiconductor chip and the pad opening of the second semiconductor chip are respectively replaced with the pad opening of the second semiconductor chip and the pad opening of the second semiconductor chip. The first semiconductor chip can be formed at a position irrespective of the arrangement of the pad openings. As a result, the degree of freedom in the arrangement of the internal wirings and functional elements of the first and second semiconductor chips increases, and
The size and integration of the semiconductor chip can be reduced.
【０００８】請求項２記載の発明は、内部配線を覆う表
面保護膜と、この表面保護膜に開口され、上記内部配線
の一部を露出させるパッド開口部と、上記表面保護膜上
に形成されており、上記パッド開口部を介して上記内部
配線に電気接続された表面配線とを含むことを特徴とす
る半導体チップである。この発明に係る半導体チップ
が、たとえば、チップ・オン・チップ構造の半導体装置
に適用された場合には、表面配線を対向する半導体チッ
プのバンプなどに結合することにより、半導体チップ間
の電気的な接続を達成することができるから、対向する
半導体チップのバンプ位置を考慮することなくパッド開
口部を形成することができる。これにより、配線や機能
素子の配置の自由度を増すことができ、半導体チップを
小型化および高集積化することができる。According to a second aspect of the present invention, there is provided a surface protection film covering the internal wiring, a pad opening opened in the surface protection film and exposing a part of the internal wiring, and formed on the surface protection film. And a surface wiring electrically connected to the internal wiring through the pad opening. When the semiconductor chip according to the present invention is applied to, for example, a semiconductor device having a chip-on-chip structure, an electric connection between the semiconductor chips is achieved by coupling the surface wiring to bumps of the opposing semiconductor chip. Since the connection can be achieved, the pad opening can be formed without considering the bump position of the opposing semiconductor chip. As a result, the degree of freedom in the arrangement of wirings and functional elements can be increased, and the semiconductor chip can be reduced in size and highly integrated.
【０００９】請求項３記載の発明は、上記表面配線は、
耐酸化性を有する材料で構成されていることを特徴とす
る請求項２記載の半導体チップである。この発明によれ
ば、表面配線が酸化による腐食を受けるおそれがないか
ら、表面配線を保護するための保護膜を形成する必要が
ない。ゆえに、配線数を増やすために内部配線を多層構
造にする場合と比較して、半導体チップの製造工程数が
少なくすむ。According to a third aspect of the present invention, the front surface wiring comprises:
3. The semiconductor chip according to claim 2, wherein the semiconductor chip is made of a material having oxidation resistance. According to the present invention, since there is no possibility that the surface wiring is susceptible to corrosion due to oxidation, it is not necessary to form a protective film for protecting the surface wiring. Therefore, the number of manufacturing steps of the semiconductor chip can be reduced as compared with the case where the internal wiring has a multilayer structure in order to increase the number of wirings.
【００１０】請求項４記載の発明は、上記パッド開口部
が形成された表面保護膜の表面にシード膜を積層し、上
記パッド開口部内のシード膜上に選択的にメッキを施す
ことにより形成されたバンプをさらに含み、上記表面配
線は、上記シード膜をパターニングすることにより形成
されていることを特徴とする請求項２または３記載の半
導体チップである。The invention according to claim 4 is formed by laminating a seed film on the surface of the surface protection film in which the pad opening is formed, and selectively plating the seed film in the pad opening. 4. The semiconductor chip according to claim 2, further comprising a bump, wherein the surface wiring is formed by patterning the seed film.
【００１１】この発明によれば、たとえば、バンプを形
成する際に用いたシード膜を除去する際に、そのシード
膜を選択的に除去してパターニングすることによって表
面配線を形成できるから、表面配線用の材料を用意する
必要がない。したがって、表面配線を設けたことによる
コストの上昇を抑えることができる。請求項５記載の発
明は、上記表面配線と上記バンプとは同一材料で構成さ
れていることを特徴とする請求項４記載の半導体チップ
である。According to the present invention, for example, when a seed film used for forming a bump is removed, the surface wiring can be formed by selectively removing and patterning the seed film. There is no need to prepare materials for Therefore, an increase in cost due to the provision of the surface wiring can be suppressed. The invention according to claim 5 is the semiconductor chip according to claim 4, wherein the surface wiring and the bump are made of the same material.
【００１２】この発明によれば、表面配線とバンプとが
同一材料で構成されているので、表面配線とバンプとを
同一工程で形成することができ、製造工程が簡単にな
る。According to the present invention, since the surface wiring and the bump are made of the same material, the surface wiring and the bump can be formed in the same step, and the manufacturing process is simplified.
【００１３】[0013]
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の概略構成を示す図
解的な断面図である。この半導体装置は、いわゆるチッ
プ・オン・チップ構造を有しており、親チップ１の表面
１１に子チップ２を重ね合わせて接合した後、これらを
樹脂封止してパッケージ３に納めることによって構成さ
れている。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings. FIG. 1 is an illustrative sectional view showing a schematic configuration of a semiconductor device according to an embodiment of the present invention. This semiconductor device has a so-called chip-on-chip structure, and is configured by superposing and bonding a child chip 2 to a surface 11 of a parent chip 1, sealing them with a resin, and putting them in a package 3. Have been.
【００１４】親チップ１は、たとえばシリコンチップか
らなっている。親チップ１の表面１１は、親チップ１の
基体をなす半導体基板においてトランジスタなどの機能
素子が形成された活性表層領域側の表面であり、最表面
は、たとえば窒化シリコンで構成される表面保護膜で覆
われている。この表面保護膜上には、外部接続用の複数
のパッド１２が、ほぼ矩形の平面形状を有する親チップ
１の表面１１の周縁付近に露出して配置されている。外
部接続用パッド１２は、ボンディングワイヤ１３によっ
てリードフレーム１４に接続されている。また、表面保
護膜上には、内部配線に電気接続された複数のバンプＢ
１および表面配線Ｗ１が設けられている。The parent chip 1 is made of, for example, a silicon chip. The surface 11 of the parent chip 1 is a surface on the active surface layer region side on which a functional element such as a transistor is formed on a semiconductor substrate forming a base of the parent chip 1, and the outermost surface is a surface protection film made of, for example, silicon nitride. Covered with. On this surface protective film, a plurality of pads 12 for external connection are arranged so as to be exposed near the periphery of the surface 11 of the parent chip 1 having a substantially rectangular planar shape. The external connection pad 12 is connected to a lead frame 14 by a bonding wire 13. A plurality of bumps B electrically connected to the internal wiring are formed on the surface protection film.
1 and a surface wiring W1 are provided.
【００１５】子チップ２は、たとえばシリコンチップか
らなっている。子チップ２の表面２１は、子チップ２の
基体をなす半導体基板においてトランジスタなどの機能
素子が形成された活性表層領域側の表面であり、最表面
は、たとえば窒化シリコンで構成される表面保護膜で覆
われている。この表面保護膜上には、内部配線に接続さ
れた複数のバンプＢ２および表面配線Ｗ２が設けられて
いる。The child chip 2 is made of, for example, a silicon chip. The surface 21 of the child chip 2 is a surface on the active surface layer region side on which a functional element such as a transistor is formed on a semiconductor substrate forming a base of the child chip 2, and the outermost surface is a surface protective film made of, for example, silicon nitride. Covered with. A plurality of bumps B2 connected to the internal wiring and a surface wiring W2 are provided on the surface protection film.
【００１６】子チップ２は、表面２１を親チップ１の表
面１１に対向させた、いわゆるフェースダウン方式で親
チップ１に接合されている。また、子チップ２は、バン
プＢ２が親チップ１のバンプＢ１または表面配線Ｗ１に
接続され、表面配線Ｗ２が親チップ１のバンプＢ１また
は表面配線Ｗ１に接続されることにより、親チップ１の
表面１１との間に所定の間隔を保った状態で、親チップ
１に電気接続されている。The child chip 2 is joined to the parent chip 1 by a so-called face-down method in which the front surface 21 faces the front surface 11 of the parent chip 1. The child chip 2 has the bumps B2 connected to the bumps B1 or the surface wirings W1 of the parent chip 1 and the surface wirings W2 connected to the bumps B1 or the surface wirings W1 of the parent chip 1 so that the surface of the parent chip 1 is formed. 11 and is electrically connected to the parent chip 1 while maintaining a predetermined interval.
【００１７】図２は、親チップ１および子チップ２の構
成を拡大して示す断面図である。親チップ１のバンプＢ
１および表面配線Ｗ１に関する構成は、子チップ２のバ
ンプＢ２および表面配線Ｗ２に関する構成と同様である
から、以下では、子チップ２についてのみ説明すること
とし、この図２においては、親チップ１の各部には、子
チップ２の対応部分の参照符号を付して示す。FIG. 2 is an enlarged sectional view showing the configuration of the parent chip 1 and the child chip 2. As shown in FIG. Bump B of parent chip 1
1 and the surface wiring W1 are the same as the configuration of the bump B2 and the surface wiring W2 of the child chip 2, so that only the child chip 2 will be described below, and in FIG. Each part is denoted by the reference numeral of the corresponding part of the child chip 2.
【００１８】子チップ２の半導体基板２２上には、たと
えば酸化シリコンで構成されるフィールド酸化膜２３が
形成されており、このフィールド酸化膜２３上に内部配
線２４Ａ，２４Ｂが配設されている。フィールド酸化膜
２３および配線２４Ａ，２４Ｂの表面は、絶縁性を有す
る表面保護膜２５で覆われており、この表面保護膜２５
には、パッド開口部２６Ａ，２６Ｂが、それぞれ配線２
４Ａ，２４Ｂに臨んで形成されている。A field oxide film 23 made of, for example, silicon oxide is formed on the semiconductor substrate 22 of the child chip 2, and internal wirings 24A and 24B are arranged on the field oxide film 23. The surfaces of the field oxide film 23 and the wirings 24A, 24B are covered with a surface protection film 25 having an insulating property.
The pad openings 26A and 26B are connected to the wiring 2 respectively.
4A and 24B.
【００１９】なお、内部配線２４Ａ，２４Ｂの材料して
は、たとえば、アルミニウム、アルミニウムおよびシリ
コンの合金、アルミニウム、シリコンおよび銅の合金、
アルミニウムおよび銅の合金、または銅などを用いるこ
とができる。また、表面保護膜２５の材料としては、た
とえば、酸化シリコン、窒化シリコン、フッ化シリコン
またはＳｉＯＮなどを用いることができる。The materials of the internal wirings 24A and 24B are, for example, aluminum, an alloy of aluminum and silicon, an alloy of aluminum, silicon and copper,
An alloy of aluminum and copper, copper, or the like can be used. Further, as a material of the surface protection film 25, for example, silicon oxide, silicon nitride, silicon fluoride, SiON, or the like can be used.
【００２０】バンプＢ２は、耐酸化性の金属（たとえば
金、鉛系合金、プラチナ、銀、パラジウム、イリジウム
またはこれらを含む合金など）からなり、パッド開口部
２６Ａを介して露出した内部配線２４Ａ上に***した状
態に形成されている。一方、表面配線Ｗ２は、表面保護
膜２５上にバンプＢ２と同じ材料を用いて形成されてお
り、パッド開口部２６Ｂ上に***し、さらに表面保護膜
２５の表面に沿って延びている。The bump B2 is made of an oxidation-resistant metal (for example, gold, a lead-based alloy, platinum, silver, palladium, iridium, or an alloy containing them), and is formed on the internal wiring 24A exposed through the pad opening 26A. It is formed in a raised state. On the other hand, the surface wiring W2 is formed on the surface protection film 25 using the same material as the bump B2, protrudes above the pad opening 26B, and further extends along the surface of the surface protection film 25.
【００２１】バンプＢ２と表面配線Ｗ２とは、同一工程
で形成することができる。すなわち、表面保護膜２５に
パッド開口部２６Ａ，２６Ｂを形成した後、このパッド
開口部２６Ａ，２６Ｂが形成された表面保護膜２５、お
よび表面保護膜２５からパッド開口部２６Ａ，２６Ｂを
介して露出した内部配線２４Ａ，２４Ｂの表面に、たと
えばスパッタ法によってシード膜２７を形成する。そし
て、パッド開口部２６Ａ，２６Ｂに対向する部分、およ
び表面配線Ｗ２を形成すべき部分以外のシード膜２７上
にレジスト膜を形成した後、バンプＢ２および表面配線
Ｗ２の材料を用いたメッキを行う。その後、シード膜２
７上のレジスト膜を除去し、さらにレジスト膜の除去に
よって露出したシード膜２７を除去することにより、ほ
ぼ同じ高さのバンプＢ２および表面配線Ｗ２を得ること
ができる。The bump B2 and the surface wiring W2 can be formed in the same step. That is, after the pad openings 26A and 26B are formed in the surface protection film 25, the surface protection film 25 in which the pad openings 26A and 26B are formed and the surface protection film 25 are exposed through the pad openings 26A and 26B. The seed film 27 is formed on the surfaces of the internal wirings 24A and 24B by, for example, a sputtering method. Then, after a resist film is formed on the seed film 27 other than the portion facing the pad openings 26A and 26B and the portion where the surface wiring W2 is to be formed, plating using the material of the bump B2 and the surface wiring W2 is performed. . Then, the seed film 2
By removing the resist film on 7 and further removing the seed film 27 exposed by removing the resist film, bumps B2 and surface wiring W2 having substantially the same height can be obtained.
【００２２】なお、シード膜２７は、たとえば、バンプ
Ｂ２および表面配線Ｗ２をＡｕ（金）で構成する場合に
は、表面保護膜２５上にスパッタ法でＴｉＷ（チタンタ
ングステン）膜２８を積層し、そのＴｉＷ膜２８上にス
パッタ法でＡｕ膜２９を積層させることにより形成され
るとよい。以上のように、この実施形態によれば、親チ
ップ１および子チップ２の表面には、パッド開口部２６
Ｂを介して内部配線２４Ｂに接続された表面配線Ｗ１，
Ｗ２が形成されており、この表面配線Ｗ１に子チップ２
のバンプＢ２または表面配線Ｗ２を接続し、表面配線Ｗ
２に親チップ１のバンプＢ１または表面配線Ｗ１を接続
させることにより、親チップ１と子チップ２との電気接
続を達成できる。したがって、親チップ１および子チッ
プ２のパッド開口部２６Ｂは、それぞれ子チップ２およ
び親チップ１のパッド開口部２６Ａ，２６Ｂとは関係な
く形成することができる。これにより、親チップ１およ
び子チップ２の内部配線２４Ａ，２４Ｂや機能素子の配
置の自由度が増し、半導体装置の小型化および高集積化
を図ることができる。When the bump B2 and the surface wiring W2 are made of Au (gold), for example, a TiW (titanium tungsten) film 28 is laminated on the surface protection film 25 by a sputtering method. It may be formed by stacking an Au film 29 on the TiW film 28 by a sputtering method. As described above, according to this embodiment, the pad openings 26 are provided on the surfaces of the parent chip 1 and the child chip 2.
B1, the surface wiring W1 connected to the internal wiring 24B via
W2 is formed, and a sub chip 2 is formed on the surface wiring W1.
Is connected to the bump B2 or the surface wiring W2.
The electrical connection between the parent chip 1 and the child chip 2 can be achieved by connecting the bump B1 of the parent chip 1 or the surface wiring W1 to the element 2. Therefore, the pad openings 26B of the parent chip 1 and the child chip 2 can be formed independently of the pad openings 26A, 26B of the child chip 2 and the parent chip 1, respectively. As a result, the degree of freedom in arranging the internal wirings 24A and 24B and the functional elements of the parent chip 1 and the child chip 2 is increased, and the miniaturization and high integration of the semiconductor device can be achieved.
【００２３】なお、この実施形態では、表面配線Ｗ１，
Ｗ２が内部配線２４Ｂにのみ接続されている構成を取り
上げたが、たとえば、内部配線２４Ａと内部配線２４Ｂ
とを接続するように表面配線Ｗ１，Ｗ２を形成すること
もできる。この場合、以下のような効果を達成すること
ができる。すなわち、内部配線２４Ａ，２５Ｂの上方に
新たな内部配線を配設し、この内部配線によって内部配
線２４Ａと内部配線２４Ｂとを接続する場合（多層配線
の場合）には、チップ厚の増大を抑えるため、新たな内
部配線の厚みを大きくすることはできず、新たな内部配
線の配線抵抗は比較的大きくなる。これに対し、表面配
線Ｗ１，Ｗ２は、バンプＢ１，Ｂ２とほぼ同じ高さを有
しているから、その配線抵抗は比較的小さい。したがっ
て、表面配線Ｗ１，Ｗ２で内部配線２４Ａと内部配線２
４Ｂとを接続した場合、チップ厚を増大させることな
く、省電力性の優れた親チップ１または子チップ２を実
現できる。In this embodiment, the surface wirings W1,
Although the configuration in which W2 is connected only to the internal wiring 24B has been described, for example, the internal wiring 24A and the internal wiring 24B
And surface wirings W1 and W2 can be formed so as to be connected. In this case, the following effects can be achieved. That is, when a new internal wiring is provided above the internal wirings 24A and 25B and the internal wiring 24A and the internal wiring 24B are connected by this internal wiring (in the case of a multilayer wiring), an increase in chip thickness is suppressed. Therefore, the thickness of the new internal wiring cannot be increased, and the wiring resistance of the new internal wiring becomes relatively large. On the other hand, since the surface wirings W1 and W2 have substantially the same height as the bumps B1 and B2, the wiring resistance is relatively small. Therefore, the internal wiring 24A and the internal wiring 2 are formed by the surface wirings W1 and W2.
4B, the parent chip 1 or the child chip 2 having excellent power saving can be realized without increasing the chip thickness.
【００２４】さらに、表面配線Ｗ１，Ｗ２は、耐酸化性
を有する金属材料で構成されているから、酸化による腐
食を受けるおそれがない。ゆえに、表面配線Ｗ１，Ｗ２
を保護するための保護膜を設ける必要がなく、内部配線
を多層構造にして配線数を増やす場合と比較して工程数
が少なくすむ。また、この実施形態では、バンプＢ１，
Ｂ２と表面配線Ｗ１，Ｗ２とを同一材料で構成するとし
ているが、バンプＢ１，Ｂ２と表面配線Ｗ１，Ｗ２とを
異なる材料で構成してもよい。この場合、表面配線Ｗ
１，Ｗ２は、バンプＢ１，Ｂ２と別の工程で形成するこ
とになる。Further, since the surface wirings W1 and W2 are made of a metal material having oxidation resistance, there is no possibility of being subjected to corrosion due to oxidation. Therefore, the surface wirings W1, W2
It is not necessary to provide a protective film for protecting the internal wiring, and the number of steps can be reduced as compared with a case where the internal wiring has a multilayer structure and the number of wirings is increased. In this embodiment, the bumps B1,
Although B2 and the surface wirings W1 and W2 are made of the same material, the bumps B1 and B2 and the surface wirings W1 and W2 may be made of different materials. In this case, the surface wiring W
1, W2 is formed in a different process from the bumps B1, B2.
【００２５】図３は、この発明の第２の実施形態に係る
半導体チップの構成および製造工程を示す断面図であ
る。この実施形態では、バンプＢを形成するために半導
体チップ４の表面に積層されたシード膜４１により、表
面配線４２Ａ，４２Ｂが形成されている。具体的に説明
すると、半導体チップ４の基体をなす半導体基板４３上
には、たとえば酸化シリコンで構成されるフィールド酸
化膜４４が形成されており、このフィールド酸化膜４４
上に内部配線４５Ａ，４５Ｂ，４５Ｃが配設されてい
る。フィールド酸化膜４４および内部配線４５Ａ，４５
Ｂ，４５Ｃの表面は、絶縁性を有する表面保護膜４６で
覆われており、この表面保護膜４６には、パッド開口部
４７Ａ，４７Ｂ，４７Ｃが、それぞれ内部配線４５Ａ，
４５Ｂ，４５Ｃに臨んで形成されている。パッド開口部
４７Ａ上には、耐酸化性の金属（たとえば金、鉛系合
金、プラチナ、銀、パラジウム、イリジウムまたはこれ
らを含む合金など）からなるバンプＢが形成されてい
る。一方、表面配線４２Ａは、表面保護膜４６上に形成
されており、表面配線４２Ｂは、パッド開口部４７Ｂを
介して内部配線４５Ｂに接続されるとともに、パッド開
口部４７Ｃを介して内部配線４５Ｃに接続されている。FIG. 3 is a cross-sectional view showing a configuration and a manufacturing process of a semiconductor chip according to a second embodiment of the present invention. In this embodiment, the surface wirings 42A and 42B are formed by the seed film 41 laminated on the surface of the semiconductor chip 4 to form the bump B. More specifically, a field oxide film 44 made of, for example, silicon oxide is formed on a semiconductor substrate 43 serving as a base of the semiconductor chip 4.
Internal wirings 45A, 45B, and 45C are provided thereon. Field oxide film 44 and internal wires 45A, 45
The surfaces of B and 45C are covered with a surface protection film 46 having an insulating property, and the surface protection film 46 has pad openings 47A, 47B and 47C, respectively, with internal wirings 45A and 45C.
It is formed facing 45B and 45C. On the pad opening 47A, a bump B made of an oxidation-resistant metal (for example, gold, a lead-based alloy, platinum, silver, palladium, iridium, or an alloy containing them) is formed. On the other hand, the surface wiring 42A is formed on the surface protection film 46, and the surface wiring 42B is connected to the internal wiring 45B via the pad opening 47B and to the internal wiring 45C via the pad opening 47C. It is connected.
【００２６】バンプＢおよび表面配線４２Ａ，４２Ｂを
形成する際には、まず、たとえばフォトリソグラフィ技
術により、表面保護膜４６にパッド開口部４７Ａ，４７
Ｂ，４７Ｃを形成する。次に、このパッド開口部４７
Ａ，４７Ｂ，４７Ｃが形成された表面保護膜４６の表面
に、たとえばスパッタ法によって、耐酸化性の材料から
なるシード膜４１を形成する。そして、シード膜４１を
表面配線４２Ａ，４２Ｂとして残しておくべき領域上
に、たとえば酸化シリコン、窒化シリコン、フッ化シリ
コン、ＳｉＯＮまたはＳｉＯＦからなるパターニング膜
４８を形成する（図３(a) 参照）。When the bumps B and the surface wirings 42A and 42B are formed, first, pad openings 47A and 47B are formed in the surface protection film 46 by, for example, photolithography.
B, 47C are formed. Next, the pad opening 47
A seed film 41 made of an oxidation-resistant material is formed on the surface of the surface protection film 46 on which A, 47B, and 47C are formed, for example, by a sputtering method. Then, a patterning film 48 made of, for example, silicon oxide, silicon nitride, silicon fluoride, SiON or SiOF is formed on the region where the seed film 41 is to be left as the surface wirings 42A and 42B (see FIG. 3A). .
【００２７】その後、たとえばフォトリソグラフィ技術
により、パッド開口部４７Ａに対向する部分以外のシー
ド膜４１上にレジスト膜４９を形成した後、バンプＢの
材料を用いたメッキを行う。これにより、パッド開口部
４７Ａから露出したシード膜４１上に、パッド開口部４
７Ａ上に***したバンプＢが形成される（図３(b) 参
照）。Thereafter, a resist film 49 is formed on the seed film 41 other than the portion facing the pad opening 47A by, for example, a photolithography technique, and then plating using the material of the bump B is performed. As a result, the pad opening 4 is formed on the seed film 41 exposed from the pad opening 47A.
A raised bump B is formed on 7A (see FIG. 3B).
【００２８】その後、シード膜４１上のレジスト膜４９
を除去する。そして、パターニング膜４８をマスクとし
て、シード膜４１のエッチングを行う。シード膜４１が
ＴｉＷ（チタンタングステン）膜４１ＡおよびＡｕ
（金）膜４１Ｂの積層体で構成されている場合、たとえ
ばＫＩ／Ｉ（ヨウ素ヨウ化カリウム水溶液）などの薬液
を用いてＡｕ膜（金）４１Ｂをエッチングした後、たと
えば過酸化水素などの薬液を用いてチタンタングステン
膜４１Ａをエッチングする。これにより、バンプＢの表
面が薄くエッチングされ、シード膜４１のバンプＢおよ
びパターニング膜４８に接していない部分が除去され
て、バンプＢおよび表面配線４２Ａ，４２Ｂを得ること
ができる（図３(c) 参照）。Thereafter, a resist film 49 on the seed film 41 is formed.
Is removed. Then, the seed film 41 is etched using the patterning film 48 as a mask. The seed film 41 is made of a TiW (titanium tungsten) film 41A and Au.
When the Au film (B) 41B is formed of a laminate, the Au film (B) 41B is etched using a chemical such as KI / I (aqueous potassium iodide solution), and then a chemical such as hydrogen peroxide is used. Is used to etch titanium tungsten film 41A. Thereby, the surface of the bump B is thinly etched, and the portion of the seed film 41 that is not in contact with the bump B and the patterning film 48 is removed, so that the bump B and the surface wirings 42A and 42B can be obtained (FIG. 3 (c)). )).
【００２９】なお、表面配線４２Ａ，４２Ｂ上のパター
ニング膜４８は、シード膜４１のエッチング後に除去し
てもよいし、そのまま残しておいてもよい。この実施形
態によれば、バンプＢを形成する際に用いたシード膜４
１を除去する際に、そのシード膜４１を選択的に除去す
ることによって表面配線４２Ａ，４２Ｂを形成できるか
ら、表面配線４２Ａ，４２Ｂ用の材料を用意する必要が
ない。したがって、表面配線４２Ａ，４２Ｂを設けたこ
とによるコストの上昇を抑えることができる。The patterning film 48 on the surface wirings 42A and 42B may be removed after etching the seed film 41, or may be left as it is. According to this embodiment, the seed film 4 used for forming the bump B is used.
When 1 is removed, the surface wirings 42A and 42B can be formed by selectively removing the seed film 41, so that there is no need to prepare a material for the surface wirings 42A and 42B. Therefore, an increase in cost due to the provision of the surface wirings 42A and 42B can be suppressed.
【００３０】また、表面配線４２Ａ，４２Ｂを構成する
シード膜４１は、耐酸化性を有する材料で構成されてい
るから、表面配線４２Ａ，４２Ｂが酸化による腐食を受
けるおそれがない。ゆえに、表面配線４２Ａ，４２Ｂを
保護するための保護膜を設ける必要がなく、内部配線を
多層構造にして配線数を増やす場合と比較して工程数が
少なくすむ。Further, since the seed film 41 forming the surface wirings 42A and 42B is made of a material having oxidation resistance, there is no possibility that the surface wirings 42A and 42B are corroded by oxidation. Therefore, there is no need to provide a protective film for protecting the surface wirings 42A and 42B, and the number of steps can be reduced as compared with the case where the number of wirings is increased by forming the internal wirings into a multilayer structure.
【００３１】なお、パターニング膜４８を形成せず、バ
ンプＢの形成後にレジスト膜４９を除去することによっ
て露出したシード膜４１を、フォトリソグラフィ技術に
よって選択的に除去することによって、表面配線４２
Ａ，４２Ｂを形成してもよい。ただし、バンプＢの高さ
が大きい場合（たとえば１０μｍ程度）には、シード膜
４１を精密にパターニングすることが困難であるから、
この実施形態のように、バンプＢの形成前にシード膜４
１上にパターニング膜４８を形成しておくことが好まし
い。Note that the seed film 41 exposed by removing the resist film 49 after the formation of the bump B without forming the patterning film 48 is selectively removed by photolithography to form the surface wiring 42.
A and 42B may be formed. However, when the height of the bump B is large (for example, about 10 μm), it is difficult to pattern the seed film 41 precisely.
As in this embodiment, the seed film 4 is formed before the bump B is formed.
It is preferable that a patterning film 48 is formed on the substrate 1.
【００３２】以上、この発明の２つの実施形態について
説明したが、この発明は、上述の各実施形態に限定され
るものではない。たとえば、上述の第１の実施形態で
は、親チップおよび子チップは、いずれもシリコンから
なるチップであるとしたが、シリコンの他にも、ガリウ
ム砒素半導体やゲルマニウム半導体などの他の任意の半
導体材料を用いた半導体チップであってもよい。この場
合に、親チップの半導体材料と子チップの半導体材料
は、同じでもよいし異なっていてもよい。Although the two embodiments of the present invention have been described above, the present invention is not limited to the above embodiments. For example, in the above-described first embodiment, the parent chip and the child chip are both chips made of silicon. However, in addition to silicon, any other semiconductor material such as a gallium arsenide semiconductor or a germanium semiconductor may be used. May be used. In this case, the semiconductor material of the parent chip and the semiconductor material of the child chip may be the same or different.
【００３３】また、第１の実施形態では、親チップおよ
び子チップにそれぞれ表面配線を設けているが、親チッ
プまたは子チップの一方のチップのみに表面配線を設け
て、この表面配線に他方のチップのバンプを接続するこ
とによりチップ・オン・チップ接合がなされてもよい。
また、親チップまたは子チップの一方のバンプおよび表
面配線は、バンプほど高く***していない金属膜（たと
えば蒸着膜）で形成されてもよい。In the first embodiment, the surface wiring is provided on each of the parent chip and the child chip. However, the surface wiring is provided only on one of the parent chip and the child chip, and the other surface is provided on this surface wiring. Chip-on-chip bonding may be performed by connecting bumps of the chip.
In addition, one of the bumps and the surface wiring of the parent chip or the child chip may be formed of a metal film (for example, a vapor-deposited film) that is not raised as high as the bumps.
【００３４】その他、特許請求の範囲に記載された事項
の範囲内で、種々の設計変更を施すことが可能である。In addition, various design changes can be made within the scope of the matters described in the claims.
【図１】この発明の一実施形態に係る半導体装置の概略
構成を示す図解的な断面図である。FIG. 1 is an illustrative sectional view showing a schematic configuration of a semiconductor device according to an embodiment of the present invention.
【図２】親チップおよび子チップの構成を拡大して示す
断面図である。FIG. 2 is an enlarged sectional view showing a configuration of a parent chip and a child chip.
【図３】この発明の第２の実施形態に係る半導体チップ
の構成および製造工程を示す断面図である。FIG. 3 is a cross-sectional view showing a configuration and a manufacturing process of a semiconductor chip according to a second embodiment of the present invention.
１ 親チップ（第１または第２の半導体チップ） １１ 表面（第１または第２の半導体チップの表面） ２ 子チップ（第２または第１の半導体チップ） ２１ 表面（第２または第１の半導体チップの表面） ２４Ａ，２４Ｂ 内部配線 ２５ 表面保護膜 ２６Ａ，２６Ｂ パッド開口部 Ｂ１，Ｂ２ バンプ Ｗ１，Ｗ２ 表面配線 ４ 半導体チップ ４１ シード膜 ４２Ａ，４２Ｂ 表面配線 ４５Ａ，４５Ｂ，４５Ｃ 内部配線 ４６ 表面保護膜 ４７Ａ，４７Ｂ，４７Ｃ パッド開口部 Ｂ バンプ DESCRIPTION OF SYMBOLS 1 Parent chip (1st or 2nd semiconductor chip) 11 Surface (1st or 2nd semiconductor chip) 2 Child chip (2nd or 1st semiconductor chip) 21 Surface (2nd or 1st semiconductor) 24A, 24B Internal wiring 25 Surface protection film 26A, 26B Pad opening B1, B2 Bump W1, W2 Surface wiring 4 Semiconductor chip 41 Seed film 42A, 42B Surface wiring 45A, 45B, 45C Internal wiring 46 Surface protection film 47A, 47B, 47C Pad opening B bump
Claims (5)
ド開口部が表面に形成された第１の半導体チップと、 この第１の半導体チップの表面に重ね合わされて接合さ
れ、上記第１の半導体チップに対向する表面に、内部配
線を部分的に露出させるためのパッド開口部が形成され
た第２の半導体チップと、 上記第１の半導体チップのパッド開口部を介して、上記
第１の半導体チップの内部配線に電気接続された表面配
線と、 この表面配線と上記第２の半導体チップのパッド開口部
を介して露出した内部配線とを接続する配線間接続部と
を含むことを特徴とするチップ・オン・チップ構造の半
導体装置。A first semiconductor chip having a pad opening for partially exposing an internal wiring formed on a surface thereof; and a first semiconductor chip superposed and joined to the surface of the first semiconductor chip. A second semiconductor chip in which a pad opening for partially exposing internal wiring is formed on a surface facing the semiconductor chip; and a first opening through the pad opening of the first semiconductor chip. A surface wiring electrically connected to the internal wiring of the semiconductor chip; and a wiring connecting portion connecting the surface wiring and the internal wiring exposed through the pad opening of the second semiconductor chip. Semiconductor device with a chip-on-chip structure.
させるパッド開口部と、 上記表面保護膜上に形成されており、上記パッド開口部
を介して上記内部配線に電気接続された表面配線とを含
むことを特徴とする半導体チップ。A surface protection film covering the internal wiring; a pad opening formed in the surface protection film to expose a part of the internal wiring; and a pad opening formed on the surface protection film. And a surface wiring electrically connected to the internal wiring via a portion.
構成されていることを特徴とする請求項２記載の半導体
チップ。3. The semiconductor chip according to claim 2, wherein said surface wiring is made of a material having oxidation resistance.
の表面にシード膜を積層し、上記パッド開口部内のシー
ド膜上に選択的にメッキを施すことにより形成されたバ
ンプをさらに含み、 上記表面配線は、上記シード膜をパターニングすること
により形成されていることを特徴とする請求項２または
３記載の半導体チップ。4. A bump formed by laminating a seed film on the surface of the surface protection film having the pad opening formed thereon and selectively plating the seed film in the pad opening, 4. The semiconductor chip according to claim 2, wherein the surface wiring is formed by patterning the seed film.
構成されていることを特徴とする請求項４記載の半導体
チップ。5. The semiconductor chip according to claim 4, wherein said surface wiring and said bump are made of the same material.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11029843A JP2000228485A (en) | 1999-02-08 | 1999-02-08 | Semiconductor device of chip-on-chip structure and semiconductor chip |
| US09/499,580 US6657309B1 (en) | 1999-02-08 | 2000-02-07 | Semiconductor chip and semiconductor device of chip-on-chip structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11029843A JP2000228485A (en) | 1999-02-08 | 1999-02-08 | Semiconductor device of chip-on-chip structure and semiconductor chip |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000228485A true JP2000228485A (en) | 2000-08-15 |
Family
ID=12287295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11029843A Pending JP2000228485A (en) | 1999-02-08 | 1999-02-08 | Semiconductor device of chip-on-chip structure and semiconductor chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000228485A (en) |
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1999
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| US9633973B2 (en) | 2012-12-20 | 2017-04-25 | Samsung Electronics Co., Ltd. | Semiconductor package |
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|
| A977 | Report on retrieval |
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|
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|
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