JP2000224199A

JP2000224199A - 時分割多重バス同期化信号コンセントレ―タとデ―タ伝送システム及びその方法

Info

Publication number: JP2000224199A
Application number: JP2000016194A
Authority: JP
Inventors: D Redman Mark; マーク・ディー・レッドマン
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1999-01-26
Filing date: 2000-01-25
Publication date: 2000-08-11
Also published as: KR20000052546A; US6782007B1; CN1135778C; KR100342566B1; CN1296347A

Abstract

(57)【要約】【課題】近同期式通信デバイス内に用いることができ
るＴＤＭ直列通信及び同期化技術を提供する。【解決手段】フレームデータインタフェース回路は多
数のフレームデータソースから着信データフレームを受
信し、伝送バッファは、前記回路から前記着信データフ
レームを受信し、第１選択された着信データフレームを
多数個のＮ−ビットデータフィールドに分け、該データ
フィールド各々にＭ−ビット制御フィールドを付け加
え、該制御フィールドはデータレコードを含む前記第１
選択された着信データフレームと、前記各々のデータフ
ィールド及び前記制御フィールドと関連する同期化標識
を含み、受信バッファは、前記伝送バッファから前記デ
ータレコードを受信し、該レコードのうちの選択された
一つから前記第１選択された着信データフレームを再組
合せし、これと関連したタイミング信号を生じる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般にバスアーキテ
クチャ(ａｒｃｈｉｔｅｃｔｕｒｅ)に係り、特にＴＤＭ
(ＴｉｍｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘｉ
ｎｇ)バスアーキテクチャ上でデータ伝送を同期化する
ための回路及びプロトコルに関する。

【０００２】

【従来の技術】情報システム(ｉｎｆｏｒｍａｔｉｏｎ
ｓｙｓｔｅｍ)は、近距離通信ネットワーク(ＬＡＮ：
ＬｏｃａｌＡｒｅａＮｅｔｗｏｒｋ)構造に基礎を
置いた多数のユーザーを有する分散コンピューターシス
テム(ｄｉｓｔｒｉｂｕｔｅｄｃｏｍｐｕｔｅｒｓｙ
ｓｔｅｍ)を支援する中央メーンフレームコンピュータ
ーシステム(ｃｅｎｔｒａｌｉｚｅｄｍａｉｎｆｒ
ａｍｅｃｏｍｐｕｔｅｒｓｙｓｔｅｍ)から開発さ
れてきた。デスクトップＰＣとネットワークサーバーの
ための演算処理能力対費用の比率が急激に落ちることに
より、ＬＡＮシステムは費用効率が大きく高いことが分
かった。その結果ＬＡＮ及びＬＡＮに基づいたアプリケ
ーション(ａｐｐｌｉｃａｔｉｏｎ)数が大きく増えてき
た。

【０００３】ＬＡＮの大衆性増加に関連してユーザーに
活用可能なより多くの資源(ｒｅｓｏｕｒｃｅｓ)を作り
出すために、遠隔ＬＡＮ、コンピュータ及び広域ネット
ワーク(ＷｉｄｅＡｒｅａＮｅｔｗｏｒｋ：ＷＡＮ)
へのその他装備間の相互連結において相次いだ発展があ
った。これはＬＡＮが例えば、企業間(すなわち民間所
有の)ネットワーク内でプロセシングノード間データフ
ァイルの伝送に使用されるだけでなく例えば、公衆電話
ネットワーク(ＰＳＴＮ)内で音声及び映像信号の伝送に
も使用を許容する。ところが、ＬＡＮ基幹(ｂａｃｋｂ
ｏｎｅ)は、単に比較的短距離用高帯域レート(ｈｉｇｈ
ｂａｎｄｗｉｄｔｈｒａｔｅ)でユーザー間にデー
タを伝送できる。長距離間機器を相互連結するために他
の通信プロトコルが開発されてきた。このようなことは
特にＸ．２５、ＩＳＤＮ、フレームリレー、ＡＴＭを含
む。

【０００４】ファイル伝送及び音声を含んで大部分のデ
ータ伝送は任意時間間隔にバースト(ｂｕｒｓｔ)で行な
われる。大部分のデータ伝送のバースト特性(ｂｕｒｓ
ｔｙｎａｔｕｒｅ)は、伝送機器に割り当てられた帯域
幅がそのピーク要求(ｐｅａｋｄｅｍａｎｄ)によって
決定される場合に、多くの帯域幅がデータバースト間の
“無信号(ｓｉｌｅｎｃｅｓ)”中に消耗されるというこ
とを意味する。この多様な帯域幅問題は多数ユーザーの
処理量を向上させるために統計的マルチプレキシング
(ｓｔａｔｉｓｃａｌｍｕｌｔｉｐｌｅｘｉｎｇ)を用
いるＸ．２５、フレームリレー及びＡＴＭにより部分的
に解決された。

【０００５】フレームリレーシステムとＡＴＭシステム
とのような相異なるプロトコルデバイス及びＴ１とＴ３
とのような相異なる速度データライン相互間に通信する
ように許容するために、よく知られたインタフェースホ
ストが相異なるデバイス間を接続するために開発されて
きた。例えば、フレームリレー基盤ネットワークからま
たはそのようなネットワークにフレーム伝送及び受信の
ためのＨＤＬＣ(Ｈｉｇｈ−ｌｅｖｅｌＤａｔａＬ
ｉｎｋＣｏｎｔｒｏｌ)インタフェースと、ＡＴＭ基
盤ネットワークからまたはそのようなネットワークにセ
ル伝送及び受信のためのＳＡＲ(ＳｅｇｍｅｎｔＡｎ
ｄＲｅａｓｓｅｍｂｌｙ)インタフェースとを含むフ
レームリレー/ＡＴＭインタフェースが開発されてき
た。

【０００６】それで高速基幹ネットワークを通して相互
通信するフレームリレーデバイス及びＡＴＭデバイスの
ような相互連結された多様なプロトコルデバイスの混合
を含むネットワークをよく見ることができる。この高速
度の基幹ネットワークにアクセス(ａｃｃｅｓｓ)するた
めにデバイスグループ及び(または)サブネットワークか
ら伝送された低速度のデータを受信するネットワーク周
囲に(またはその近くに)通常マルチプレクサを備えるこ
とが実行される。

【０００７】このアクセスの(すなわち、基幹ネットワ
ークの活用)有効処理量(ｔｈｒｏｕｇｈｏｕｔ)を増や
すために一般にアクセスコンセントレータ(ｃｏｎｃｅ
ｎｔｒａｔｏｒ)がこのようなアクセスマルチプレクサ
と置き換えられる。アクセスマルチプレキシング以外に
もアクセスコンセントレータはピークアクセス帯域幅
(すなわち、アクセスポートのピーク集合帯域幅)を許容
するために実際には基幹回路(ｂａｃｋｂｏｎｅｃ
ｉｒｃｕｉｔ)に所用される帯域幅ピークを超過する半
導体メモリを用いる。これは一般的な環境の下におい
て、入力ラインが同時に伝送する時、全ての入力ライン
が同時に伝送をすることでなく短い時間間隔(すなわ
ち、統計的マルチプレキシング)があるという仮定下で
行われてきた。

【０００８】名目上同一なプリミティブ(ｐｒｉｍｉｔ
ｉｖｅ)周波数、しかし相変らず非同期的に(すなわち、
ほぼ同期的)動作するデータ伝送リンクを含む通信ネッ
トワークは近同期式(ｐｌｅｓｉｏｃｈｒｏｎｏｕｓ)ネ
ットワークと呼ばれる。固定プリミティブ周波数を多重
化することにストリクト(ｓｔｒｉｃｔ)または固定され
た周波数セット(ｓｅｔ)を用いるデジタルネットワーク
はデジタル階層(ｄｉｇｉｔａｌｈｉｅｒａｒｃｈｙ)
と呼ばれる。近同期式プリミティブのデジタル階層構造
は近同期式デジタル階層構造(ＰＤＨ：Ｐｌｅｓｉｏｃ
ｈｒｏｎｏｕｓＤｉｇｉｔａｌＨｉｅｒａｒｃｈｙ)
と呼ばれる。ＰＤＨネットワークは通常的に全てのデー
タラインのゲートがベースレートの倍数である離散され
た数(ｄｉｓｃｒｅｔｎｕｍｂｅｒ)の固定データレー
トを含む。例えば、北アメリカでは、Ｔ１ラインは６４
Ｋｂｐｓの２４個のベーシック(ＤＳ０)レートチャネル
を運搬してＴ３ラインは２８(Ｔ１)または６７２(ＤＳ
０)ＤＳ３レートチャネルを運搬する。多数のＴ１ライ
ンはこれにより各Ｔ１ラインが各々異なるクロックスピ
ードで動作しながらＴ３ラインに多重化できる。相異な
るプリミティブデータレートを有するネットワークの多
数のソースからデータラインを多重化する固有の問題点
を克服するためにＰＤＨネットワークは通常的にセシウ
ム(ｃｅｓｉｕｍ)のような高精密のクロックを用いる。

【０００９】マルチプレクサ、スイッチ、ルータ(ｒｏ
ｕｔｅｒ)、ブリッジ等のような多くのコンセントレー
タ及びその他通信デバイスは一グループの入力ポートデ
バイスから受信された入力信号を一グループの出力デバ
イスに適切に行くようにデザインされた相互連結回路を
備える。種々、この相互連結回路は多様な個数のインタ
フェースライン(すなわち、マルチ−ソース)から信号を
受信して合成された集合信号をシングルワイヤ上に一つ
またはそれ以上の目的地へ行くようにするマルチプレク
サの形態を取る。

【００１０】さらに、バスライン上に伝送された直列デ
ータは通常的にそれ以上のプロセシングがおきる前に受
信インタフェース内に一時貯蔵される。受信データバッ
ファのサイズは普通着信フレームのサイズにより決定さ
れる。例えば、Ｔ１インタフェースでは、この受信バッ
ファが相互連結バスアーキテクチャから受信された１９
３−ビットフレームの全体またはそれたけでなく多数の
連続されるインスタンス(ｉｎｓｔａｎｃｅ)を貯蔵する
サイズに種々作られる。この受信バッファに貯蔵された
データ処理を行なうプロトコルプロセシングエンジンが
単に３２−ビットプロセッサーとしでもこれは事実であ
る。受信データバッファがさらに大きくなることによ
り、ラインインタフェースカードがさらに大きくなって
複雑になる。

【００１１】したがって、この技術分野で非同期フレー
ムデータストリームの高速データ多重化及び逆多重化を
行なう近同期式通信デバイス内に用いるための改善され
たＴＤＭ直列通信及び同期化技術の必要性がある。さら
に、近同期式デジタル階層構造内で同期化されたデータ
伝送にかかわる複雑性を最小化する同期化回路及び同期
化プロトコルの必要性がある。特に、多数のデータドラ
イバ及び多数のデータ受信器を相互連結するバスアーキ
テクチャ内に必要なクロックラインの数を最小化したり
無くす同期化回路及び同期化プロトコルの必要性があ
る。最後に、直列ＴＤＭ媒体(ｍｅｄｉｕｍ)を通してデ
ータを伝送するインタフェース回路のメモリ要求を最小
化する同期化回路及び同期化プロトコルの必要性があ
る。

【００１２】

【発明が解決しようとする課題】したがって、本発明の
目的は、非同期フレームデータストリームの高速データ
多重化及び逆多重化を遂行する近同期式通信デバイス内
に用いるための改善されたＴＤＭ直列通信及び同期化技
術を提供することにある。

【００１３】本発明の他の目的は、近同期式デジタル階
層構造内で同期化されたデータ伝送にかかわる複雑性を
最小化する同期化回路及び同期化プロトコルを提供する
ことにある。

【００１４】本発明のまた他の目的は、多数のデータド
ライバ及び多数のデータ受信器を相互連結するバスアー
キテクチャ内に必要なクロックラインの数を最小化した
り無くすことができる同期化回路及び同期化プロトコル
を提供することにある。

【００１５】本発明のまた他の目的は、直列ＴＤＭ媒体
(ｍｅｄｉｕｍ)を通してデータを伝送するインタフェー
ス回路のメモリ要求を最小化できる同期化回路及び同期
化プロトコルを提供することにある。

【００１６】

【課題を解決するための手段】このような目的を達成す
るために、本発明の実施形態１を提供すると、通信デバ
イスで用いるためのデータ伝送システムは、１)多数の
フレームデータソースから着信データフレームを受信す
る機能を有するフレームデータインタフェース回路と、
２)フレームデータインタフェース回路と結合してそこ
から着信データフレームを受信し、第１選択された着信
データフレームを多数個のＮ−ビットデータフィールド
に分けて多数個のＮ−ビットデータフィールド各々にＭ
−ビット制御フィールドを付け加える機能を有し、Ｍ−
ビット制御フィールドはデータレコードを含む前記第１
選択された着信データフレームと、前記各々のＮ−ビッ
トデータフィールド及び前記付け加えたＭ−ビット制御
フィールドと関連する同期化標識を含む。データ伝送シ
ステムは伝送バッファと結合してそこからデータレコー
ドを受信し、受信されたデータレコードのうちの選択さ
れた一つから第１選択された着信データフレームを再組
合せし、その内の同期化標識から第１選択された着信デ
ータフレームと関連したタイミング信号を生じる機能を
有する受信バッファをさらに含む。

【００１７】本発明の実施形態２によると、前記第１選
択された着信データフレームはフレームデータインタフ
ェース回路と結合されたＴ１ラインから受信されたＴ１
フレームを含む。

【００１８】本発明の実施形態３によると、前記同期化
標識はＴ１フレームの境界を指すフレームマーカを含
む。

【００１９】本発明の実施形態４によると、第１選択さ
れたデータレコード内の第１Ｍ−ビット制御フィールド
は前記第１選択されたデータレコード内第１Ｎ−ビット
データレコード内フレームマーカの位置を指す。

【００２０】本発明の実施形態５によると、前記同期化
標識は同期式残余タイム・スタンプ(ｓｙｎｃｈｒｏｎ
ｏｕｓｒｅｓｉｄｕａｌｔｉｍｅｓｔａｍｐ)を
含む。

【００２１】本発明の実施形態６によると、前記第１選
択された着信データフレームはフレームデータインタフ
ェース回路と結合されたＴ３ラインから受信されたＴ３
フレームを含む。

【００２２】本発明の実施形態７によると、前記フレー
ムデータインタフェース回路により受信された着信デー
タフレームのうちの少なくとも一つは、第１ビットデー
タレートで受信されてフレームデータインタフェース回
路により受信された着信データフレームのうちの少なく
とも一つは、第１ビットレートと異なる第２ビットデー
タレートで受信される。

【００２３】本発明の実施形態８によると、前記フレー
ムデータインタフェース回路により受信された着信デー
タフレームはＴ１フレームとＴ３フレームを含む。

【００２４】上述したことは本発明の特徴及び技術的な
長所を幅広く略述したものであるので、この技術分野の
通常的な知識を有する者は次の発明の詳細な説明をより
容易に理解することができる。本発明の追加の長所及び
特徴が本発明の請求範囲の項目を形成して下記に説明さ
れることである。この技術分野で通常的な知識を有する
者は本発明と同一な目的を行なうために本発明に開示さ
れた概念や実施形態を他の構造を設計したり修正するた
めの基盤として容易に用いることができることを認識す
べきである。またこの分野の技術でそのような均等的な
構造物が本発明の最も広い形態の範囲及び思想から外れ
ることでないことを明確に理解すべきである。

【００２５】本発明の詳細な説明を述べる前に、本発明
の明細書全般に用いられる特定の単語(ｗｏｒｄ)と語句
(ｐｈｒａｓｅ)の定義を述べる。“含む(ｉｎｃｌｕｄ
ｅ、ｃｏｍｐｒｉｓｅ)”という用語は、その派生語は
もちろんであり、限界のない包含(ｉｎｃｌｕｓｉｏｎ)
という意味である。“または(ｏｒ)”という用語は“そ
して/または(ａｎｄ/ｏｒ)”の意味を含む。“〜と関連
して(ａｓｓｏｃｉａｔｅｄｗｉｔｈ、ａｓｓｏｃｉ
ａｔｅｄｔｈｅｒｅｗｉｔｈ)”という語句は、その
派生語はもちろんであり、‘〜を含む'、‘〜に含まれ
る'、‘〜と相互連結する'、‘具備する'、‘〜に備わ
る'、‘〜に(〜と)連結される'、‘〜に(〜と)結合され
る'、‘〜と通信可能である'、‘〜と協力する'、‘挿
入する'、‘併置する'、‘〜で近似される、‘〜に(〜
と)拘束される'、‘有する'、‘〜の特性を有する'等の
意味でありうる。“コントローラ(ｃｏｎｔｒｏｌｌｅ
ｒ)”という用語は少なくとも一つの動作を制御する装
置、システムまたはそれらの部分をいって、そうした装
置はハードウェア、ソフトウェアやファームウェア(ｆ
ｉｒｍｗａｒｅ)、またはそれらのうちの少なくとも二
つの組合せによって具現できる。いかなる特定のコント
ローラと関連した機能は近距離にしでもまたは遠距離に
しでもいずれにしても中央集中したり分散できるという
ことを有意するべきである。特定単語と語句の定義は本
発明の明細書全般に渡り提供され、この技術分野で通常
的な技術において、大部分の場合ではなくても、多くの
場合において、そのような定義が以後だけでなく従来に
もそのように定義された単語と語句の使用を適用するこ
とを理解すべきである。

【００２６】

【発明の実施の形態】以下、本発明に従う好適な実施形
態を添付図面を参照しつつ詳細に説明する。下記に記述
される本特許の詳細な説明において本発明の特徴を示す
ために用いられる図１から図５と、多様な実施形態とは
本発明の範囲をいかなる方式としても限定することに解
釈されてはならなくて、これは単に一例を示すことであ
る。本発明の特徴部分がいかなる適切に配置されたデー
タ通信機器において実現できることはこの分野の通常的
な技術水準で理解できる。本発明及びその長所の理解を
より完壁にするために、後続する発明の詳細な説明は添
付された図面と関連して言及されて、ここで同一な番号
は同一な対象を指す。

【００２７】下記、本発明の説明はこの分野でよく知ら
れたアクセスコンセントレータ(ａｃｃｅｓｓｃｏｎ
ｃｅｎｔｒａｔｏｒ)、Ｔ１ライン、Ｔ３ライン等のよ
うな電気通信システム及び回路とＡＴＭ、フレームリレ
ー(ｆｒａｍｅｒｅｌａｙ)、ＴＤＭ(ＴｉｍｅＤｉ
ｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘｉｎｇ)等のような
多数の電気通信プロトコルが説明される。このような電
気通信プロトコル、システム及び回路と関連した付加の
詳細は“ＮＥＷＴＯＮ'ＳＴＥＬＥＣＯＭＤＩＣＴ
ＩＯＮＡＲＹ(Ｆｌａｔｉｒｏｎ発行、１９９８年、１
４番目改訂版)に開示される。“ＮＥＷＴＯＮ'ＳＴＥ
ＬＥＣＯＭＤＩＣＴＩＯＮＡＲＹ”という以下の本発
明の詳細な説明に参考として完全に説明され、内容とし
て反映される。

【００２８】図１は、例えばフレームリレーエンド・ユ
ーザーとＡＴＭエンド・ユーザーを含む多数のエンド・
ユーザーを連結する本発明の一実施形態によるネットワ
ークインフラストラクチャー(ｉｎｆｒａｓｔｒｕｃｔ
ｕｒｅ)１００の一例を示す。ネットワークインフラス
トラクチャー１００はＡＴＭユーザー１２１、１２２、
フレームリレーユーザー１２３、１２４、外部ＡＴＭネ
ットワーク１５０及び外部フレームリレーネットワーク
１６０を含む多数の機器間のスイッチング接続を提供す
るＡＴＭ基幹ネットワーク(ＡＴＭｂａｃｋｂｏｎ
ｅｎｅｔｗｏｒｋ)１０１を有する。ＡＴＭユーザー
１２１、１２２各々はＡＴＭセル伝送及び(または)受信
をできるいかなる装置を有することができる。同様にフ
レームリレーユーザー１２３、１２４各々はフレームリ
レーデータフレーム伝送及び(または)受信をできるいか
なる装置を有することができる。

【００２９】ＡＴＭ基幹ネットワーク１０１の高容量最
大使用のために、アクセスコンセントレータ１３０はフ
レームリレーユーザー１２３及びＡＴＭユーザー１２１
を含む多数のソース(ｓｏｕｒｃｅ)からフレームリレー
セル及びＡＴＭセルを受けることに主に用いられる。ア
クセスコンセントレータ(ＡＣ)１３０は他の機器間にフ
レームリレーフレームをＡＴＭセルに変換するフレーム
リレー/ＡＴＭインタフェースを有する。このような変
換されたＡＴＭセルと、ＡＴＭ機器から受信されたＡＴ
Ｍセルは以後相互多重化され、これによりアクセスコン
セントレータ１３０の出力は比較的多くの容量(ｖｏｌ
ｕｍｅ)のタイトにパケットされたＡＴＭセルを有す
る。したがって、ＡＣ１３０は多くの容量のＡＴＭトラ
ヒックがＡＴＭ基幹ネットワーク１０１に伝送されるこ
とを保証するようになる。

【００３０】図１に示された参照番号１２３のフレーム
リレー(ＦＲ)ユーザー及び参照番号１２１のＡＴＭユー
ザーを含むフレームリレーユーザー及びＡＴＭユーザー
にＡＣ１３０を連結する通信ラインは一般にＴ１及びＴ
３ラインを有する。

【００３１】よく知られたように、Ｔ１ラインは１．５
４４Ｍｂｐｓ以上の容量を有するデジタル伝送ラインで
ある。Ｔ１回路は各々６４Ｋｂｐｓ伝送の２４音声信号
を運搬する。アナログ音声信号はＰＣＭ(Ｐｕｌｓｅ
ＣｏｄｅＭｏｄｕｌａｔｉｏｎ)を用いて秒当たり８
０００回の割合でサンプルされる。各々のサンプルは８
ビットのワードを有し、それにより８x８０００=６４Ｋ
ｂｐｓＤＳ０(ＤｉｇｉｔａｌＳｅｒｖｉｃｅ、ｌ
ｅｖｅｌ０)ビルディングブロック(ｂｕｉｌｄｉｎｇ
ｂｌｏｃｋ)を生成する。Ｔ１上に運搬される２４音
声信号はＴＤＭ手段によるシングルビットストリーム
(ｓｉｎｇｌｅｂｉｔｓｔｒｅａｍ)に結合される。
ＴＤＭ技術は各々の２４音声信号(またはチャネル)から
一つのサンプル(８ビット)とフレーミングビット(ｆｒ
ａｍｉｎｇｂｉｔｓ)と呼ばれる同期化一ビットを含
むＴ１フレームを生じる。したがって、Ｔ１フレームは
(８x２４)+１=１９３ビットを有する。Ｔ１フレーム
は、サンプリングレート(秒当たり８０００)時発生さ
れ、Ｔ１伝送レートは１９３x８０００=１．５４４Ｍｂ
ｐｓに決定される。Ｔ３ラインもよく知られている。Ｔ
３ラインは４４．７３６Ｍｂｐｓ(通常的に、“４５Ｍ
ｂｐｓ”と称する)のレートで２８Ｔ１ラインと多少
のオーバーヘッド(ｏｖｅｒｈｅａｄ)データビットを運
搬する。

【００３２】アクセスコンセントレータ１３０内で、Ｔ
１、Ｔ３入力ライン上のビットストリームは少ない数の
高速データライン上に“コンパクト(ｃｏｍｐａｃｔ)”
されて、ＡＣ１３０の出力上の活用可能なＡＴＭ帯域幅
用途を最大化する。したがって、直列入力データストリ
ームは相異なるレートで、そしてデータ伝送がないタイ
ムギャップ(ｔｉｍｅＧＡＰ)により区分されるデータ
バースト内で受信されて、非常に少ない数のタイムギャ
ップを有する単一高速ビットストリームでＡＣ１３０の
出力として伝送される。

【００３３】図２は、本発明の一実施形態による多数個
のデータ受信器と多数個のデータドライバを相互連結す
るアクセスコンセントレータ(ＡＣ)１３０内のバスイン
フラストラクチャー２００の一例を示す。ＡＣ１３０は
多数個のアクセスポート(一例に２１０ａ、２１０ｂ、
２１０ｃ)を有して、特にプロトコルプロセシングエン
ジン(ＰＰＥ：ＰｒｏｔｏｃｏｌＰｒｃｅｓｓｉｎｇ
Ｅｎｇｉｎｅ)２２０ａ、２２０ｂ、２２０ｃを有す
る。アクセスポート２１０ａ−ｃはＴ１及び(または)Ｔ
３ライン入力から直列入力データストリームを読み込ん
で、入力データをバッファリングし、以後ＰＰＥ２２０
ａ−ｃのうちの選択されたいずれか一つにこれを高速で
伝送する。アクセスポート２１０ａ−ｃにより発生され
たデータストリームはＰＰＥ２２０ａ−ｃのうちの正し
い箇所にデータストリームを行くようにするアドレッシ
ング情報を含む。ＰＰＥ２２０ａ−ｃはアクセスポート
２１０ａ−ｃから受けたデータをフレームリレーのよう
なそれの元のプロトコルからＡＴＭ基幹ネットワーク１
０１に用いられるＡＴＭプロトコルに変換する。プロト
コル変換が完了した後に、ＰＰＥ２２０ａ−ｃはアクセ
スコンセントレータ１３０内の他のプロセシングモジュ
ール(図示せず)にこの変換されたデータを中継する。Ａ
Ｃ１３０は結局(ｅｖｅｎｔｕａｌｌｙ)この変換された
データをＡＴＭ基幹ネットワーク１０１に送る。ＡＣ１
３０はまたＡＴＭ基幹ネットワーク１０１からＡＴＭデ
ータを受信し、受信したＡＴＭデータをＰＰＥ２２０ａ
−ｃを用いて逆方向(ｒｅｖｅｒｓｅｄｉｒｅｃｔｉｏ
ｎ)に処理する。

【００３４】アクセスポート２１０ａ−ｃとプロトコル
プロセシングエンジン２２０ａ−ｃを相互連結するバス
アーキテクチャはＴＤＭデータの直列ストリームを運搬
する多数個のシングルソース−マルチドロップ(ｓｉｎ
ｇｌｅｓｏｕｒｃｅ−ｍｕｌｔｉｄｒｏｐ)Ｔ３ラ
インを有する。例えば、参照番号２３０のバスラインは
単に一つのソース、すなわちアクセスポート２１０ａの
主データ出力と、アクセスコンセントレータ１３０内の
一部または全てのプロトコルプロセシングエンジンの入
力上の多数の目的地(ｄｅｓｔｉｎａｔｉｏｎ)(または
ドロップ)と連結される。同様に、参照番号２４０のバ
スラインは単に一つのソース、すなわちアクセスポート
２１０ｂの主データ出力と多数の目的地、すなわち一部
または恐らく全てのＰＰＥ２２０ａ−ｃの入力と連結さ
れる。最終的に、参照番号２５０のバスラインは単に一
つのソース、アクセスポート２１０ｃの出力とＰＰＥ２
２０ａ−ｃの入力上の多数の目的地と連結される。

【００３５】上述したバスアーキテクチャはシングル、
特に分離されたドライバ(すなわち、アクセスポート２
１０ａ−ｃ)及びマルチドロップ受信器(ＰＰＥ２２０ａ
−ｃ)を利用するのでシングルポイントフォールト(ｓｉ
ｎｇｌｅｐｏｉｎｔｆａｕｌｔ)に最小限の感度(ｓ
ｅｎｓｉｔｉｖｉｔｙ)を提供する。これは単一ソース/
マルチドロップアーキテクチャとして記述できる。した
がって、Ｔ３バスラインがロジック１レベルまたはロジ
ック０レベルに固定されると、これに影響を受けたアク
セスポート２１０及び対応したＴ３バスラインは残って
いるアクセスポート及びＴ３ラインプロトコルプロセシ
ングエンジンにＴＤＭデータストリームを伝送すること
を遮らない。このような方式でこのバスアーキテクチャ
は直列データストリームのSＴＤＭ(Ｓｐａｃｅｄａｎ
ｄＴｉｍｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘ
ｉｎｇ)を提供する。

【００３６】このバスアーキテクチャは、アクセスポー
ト２１０ａ−ｃとＰＰＥ２２０ａ−ｃとの間にＭ：Ｎ形
態(すなわち、マルチソース/マルチドロップ)で結合さ
れる“バックアップ(ｂａｃｋｕｐ)”バスライン２６０
の手段によりもっと堅固になる。参照番号２６０のバス
ラインは、全てのドライバ(すなわちアクセスポート２
１０ａ−ｃ)の２次データ出力及び全ての受信器(すなわ
ち、ＰＰＥ２２０ａ−ｃ)の２次データ入力と連結され
る。参照番号２３０、２４０または２５０のバスライン
のような主１：Ｎ(シングルソース/マルチドロップ)バ
スラインのうちの一つに欠陥(ｆａｕｌｔ)が生じる時
に、欠陥が発生されたバスラインと連結されたアクセス
ポートは受信器にＴＤＭデータ伝送を続けるためにこの
バックアップライン２６０上に切替(ｓｗｉｔｃｈ)す
る。

【００３７】たとえバックアップバスライン２６０が全
てのドライバのスタブ(ｓｔｕｂ)と連結されてそれによ
ってリフレクション(ｒｅｆｌｅｃｔｉｏｎ)により起き
た高ビット誤率(ｈｉｇｈｂｉｔｅｒｒｏｒｒａ
ｔｅ)を遭うようになっても、これはバックボーンバス
ライン２６０により提供される付加的信頼性のために適
用する程の妥協案である。バックアップバスライン２６
０は単に主バスライン２３０、２４０または２５０のう
ちの一つの結合以後にのみ用いられ、単に欠陥があるラ
インドライバカードが置き換えられることができる際ま
で所用される。本発明の一実施形態では、このドライ
バ、アクセスポート２１０ａ−ｃは伝送途中リフレクシ
ョン及びエラーを最小化するためにバックボーンバスラ
イン２６０上に送られるＴＤＭデータストリームの伝送
レートを訂正可能である。

【００３８】図２に示され上述されたバスアーキテクチ
ャは、アクセスポート２１０ａ−ｃの出力とＰＰＥ２２
０ａ−ｃ上の入力を連結することに用いられる。ところ
が、アクセスポート２１０ａ−ｃとＰＰＥ２２０ａ−ｃ
とは両方向(ｂｉｄｉｒｅｃｔｉｏｎａｌ)デバイスであ
る。このような状態によって、ＡＴＭデータはＡＴＭ基
幹ネットワーク１０１から伝送されて、ＰＰＥ２２０ａ
−ｃ内で適切なプロトコルにＡＴＭデータを再び変換す
るプロセスが行なわれて、以後アクセスポート２１０ａ
−ｃに伝送される。ＰＰＥ２２０ａ−ｃの出力からアク
セスポート２１０ａ−ｃ入力上にデータ伝送は、図２に
示され上述したものと類似の、“逆方向”バスアーキテ
クチャ手段により行なわれる。それは、各々のＰＰＥ２
２０ａ−ｃの一つの出力は、１：Ｎ(シングルソース/マ
ルチドロップ)形態のＴ３バスライン手段により全ての
アクセスポート２１０ａ−ｃの一つの入力と連結され
る。本発明の実施形態において、ＰＰＥ２２０ａ−ｃ各
々の出力上の１：Ｎ(シングルソース/マルチドロップ)
バスラインは実際的に二重直列(ｄｕａｌｓｅｒｉａ
ｌ)Ｔ３ラインであり、これにより二倍のＤＳ３容量を
提供する。なぜならこれはプロトコルプロセシングエン
ジン２２０ａ−ｃの出力ビットレートが種々のアクセス
ポート２１０ａ−ｃの出力ビットレートより高いためで
ある。したがって、逆方向バスアーキテクチャは直列Ｔ
３ラインを用いる。

【００３９】図２に示された“前方向(ｆｏｒｗａｒｄ
ｄｉｒｅｃｔｉｏｎ)”バスアーキテクチャの説明を
単純明瞭にするために、そして逆方向アーキテクチャの
図示及び詳細な説明は重複されて不要であるために逆方
向バスアーキテクチャは図２に示さない。

【００４０】この状態によって、アクセスコンセントレ
ータ１３０は、フレームリレー及びＡＴＭフォーマット
を含む相異なるフォーマットであり外部ユーザーから、
そしてＡＴＭ基幹ネットワーク１０１からデータを受信
する。アクセスポート２１０ａ−ｃのうちのいずれか一
つとこれと対応するＰＰＥ２２０ａ−ｃ目的地間に伝送
されるデータ及びそのタイミングの保全(ｉｎｔｅｇｒ
ｉｔｙ)を維持するために、本発明は、シングル直列デ
ータライン上に多数の同期する直列データストリームの
通信及び伝達されたフレームレートの演繹的認識(ａ
ｐｒｉｏｒｉｋｎｏｗｌｅｄｇｅ)とフレーム情報か
ら目的地でオリジナルソースタイミング復旧のための唯
一のプロトコルを提供する。本発明は、６−ビット制御
フィールド(ｃｏｎｔｒｏｌｆｉｅｌｄ)により各々増
加される分離された３２−ビットデータフィールドで受
信したデータを再フォーマット(ｒｅ−ｆｏｒｍａｔ)す
る。この６−ビット制御フィールドは、アクセスポート
２１０ａ−ｃからＰＰＥ２２０ａ−ｃにフレームパル
ス、ナルタイムスロットインジケータ(ｎｕｌｌｔｉ
ｍｅ−ｓｌｏｔｉｎｄｉｃａｉｏｒ)、ＳＲＴＳ(Ｓｙ
ｎｃｈｒｏｎｏｕｓＲｅｓｉｄｕａｌＴｉｍｅＳ
ｔａｍｐｓ)インジケータ等のようないかなるプロトコ
ル信号の伝送を行なうためにアクセスコンセントレータ
１３０によって用いられる。

【００４１】図３は、本発明の一実施形態によるアクセ
スコンセントレータ１３０内のアクセスポート２１０と
プロトコル変換プロセシングエンジン２２０との間のデ
ータ伝送のためのＴＤＭフレーム３００の一例を示す。
データは８−ビットフレームマーカ(ｍａｒｋｅｒ)３１
０、２８個のタイムスロット３２１−３４８及び８−ビ
ット検査合計(ｃｈｅｃｋｓｕｍ)３６０を含む１０８
０−ビットＴＤＭフレーム３００として伝送される。こ
の図３に示したように、タイムスロット１からタイムス
ロット２８まで任意に符号が与えられた各々のタイムス
ロット３２１−３４８は、３８−ビットデータレコード
(ｄａｔａｒｅｃｏｒｄ)を有する。３８−ビットデー
タレコードはデータビットＤ０−Ｄ３１でなる３２ビッ
トデータフィールドと制御ビットＣ１−Ｃ６でなる６ビ
ット制御フィールドとを含む。

【００４２】多数の外部Ｔ１及び(または)Ｔ３ラインか
らまたはＡＴＭ基幹ネットワーク１０１からアクセスコ
ンセントレータ１３０により受信されたデータはアクセ
スポート２１０及びＰＰＥ２２０においてより小さい３
２−ビットデータフィールドに分けられて６ビット制御
フィールドが各レコードに付け加えられる。上述したこ
とにより、制御コードはインジケータ、そのうちで特に
フレーム境界(ｆｒａｍｅｂｏｕｎｄａｒｙ)の位置、
マルチフレーム境界、ＳＲＴＳインジケータ等に用いら
れる。

【００４３】６−ビット制御コードは、６４個の可能な
二進値を有することができる。本発明の一実施形態では
この６−ビット制御コードは下記表１のテーブルによっ
て定義される。

【００４４】

【表１】

【００４５】マルチフレーム境界は連続的なデータ記録
内の連続的なフレームマーカの伝送により区分される。
このテーブル１の直列データチャネル(ＳＤＣ：Ｓｅｒ
ｉａｌＤａｔａＣｈａｎｎｅｌ)はＳＲＴＳ信号/値
通信のために用いられる。

【００４６】上述されたプロトコルに用いられる３８−
ビットデータレコードは最小データ貯蔵要求とこれと対
立する帯域幅間の有効な妥協案を提供する。本発明の他
の一実施形態ではデータフィールド及び制御フィールド
のためのサイズが変更できる。例えば、１２−ビット、
２８−ビット、１２４−ビットまたは２５２−ビットデ
ータフィールドが与えられることができ、また４−ビッ
ト、５−ビット、７−ビットまたは８−ビットの制御フ
ィールドがまた用いられることができる(すなわち、説
明のために前のコード実施形態の使用はＮビットコード
を最大(２^N−４)ビットのデータフィールド幅に抑制す
る)。６−ビットまたは７−ビット制御フィールドを用
いながら１２４−ビットまたは２５２−ビットにデータ
フィールドを増やすことは帯域幅効率を増加させること
であるが、より大きいメモリ要求及び増加された待ち時
間(ｌａｔｅｎｃｙ)の損失がある。４−ビットまたは５
−ビット制御フィールドを使用すると１２−ビット、２
０−ビット、２４−ビット等にデータフィールドを減少
させることはメモリ要求を最小化して、待ち時間を減ら
すが、それによる減少された帯域幅効率の損失がある。

【００４７】図４は、本発明の一実施形態によるデータ
同期及びクロック復旧インタフェース４９０の一例を示
す。インタフェース４９０は、上述したアクセスポート
２１０とＰＰＥ２２０との間のような選択されたバスラ
インを通してＴＤＭフレーム３００のようなＴＤＭフレ
ームの伝送に用いられる。このインタフェース４９０は
アクセスポートＴＤＭインタフェース(ＴＩＦ)４００、
４１０、フレーマ(ｆｒａｍｅｒ)４０１、４１１、ＰＰ
ＥＴＤＭインタフェース(ＴＩＦ)４５０、４６０、Ａ
ＡＬ１ＳＡＲ(ＡＴＭＡｄａｐｔａｔｉｎＬａｙ
ｅｒ１ＳｅｇｍｅｎｔａｔｉｏｎＡｎｄＲｅａ
ｓｓｅｍｂｌｙ)コントローラ４５１、およびＨＤＬＣ
(Ｈｉｇｈ−ｌｅｖｅｌＤａｔａＬｉｎｋＣｏｎ
ｔｒｏｌ)コントローラ４６１を含む。参照番号４００
のアクセスポートＴＩＦはＴＤＭＯＵＴＲＸ(受信)
バッファ４０２、ＴＤＭＩＮＴＸ(送信)バッファ４
０３、“ＧＡＰ３クロック”と呼ばれるギャップのある
クロックプロセッサーをさらに含む。参照番号４１０の
アクセスポートＴＩＦはＴＤＭＯＵＴＲＸバッファ
４１２、ＴＤＭＩＮＴＸバッファ４１３をさらに含
む。参照番号４５０のＰＰＥＴＩＦはＴＤＭＯＵＴ
ＲＸバッファ４５３、ＴＤＭＩＮＴＸバッファ４
５２及びＧＡＰ１クロックをさらに含む。終わりに、参
照番号４６０のＰＰＥＴＩＦはＴＤＭＯＵＴＲＸ
バッファ４６３、ＴＤＭＩＮＴＸバッファ４６２及
びＧＡＰ２クロックをさらに含む。

【００４８】アクセスポート２１０及びＰＰＥ２２０内
のバッファ名における“ＩＮ”という用語は外部機器か
らＡＴＭ基幹ネットワーク１０１内にこのコンセントレ
ータ１３０を通してデータを運搬するデータ経路を確認
することに通常的に用いられる。それゆえ、フレーマ４
１１の半分の部分と、ＴＤＭＩＮＴＸバッファ４１
３、ＴＤＭＩＮＲＸバッファ４６３及びＨＤＬＣコ
ントローラ４６１の半分の部分が“ＩＮ”データ経路を
形成する。同様に、フレーマ４０１の半分の部分と、Ｔ
ＤＭＩＮＴＸバッファ４０３、ＴＤＭＩＮＲＸ
バッファ４５３及びＡＡＬ１ＳＡＲコントローラ４５
１の半分の部分がまた“ＩＮ”データ経路を形成する。

【００４９】アクセスポート２１０及びＰＰＥ２２０内
のバッファ名における“ＯＵＴ”という用語はＡＴＭ基
幹ネットワーク１０１から外部機器にこのコンセントレ
ータ１３０を通してデータを運搬するデータ経路を確認
することに通常的に用いられる。それゆえ、フレーマ４
１１の半分の部分と、ＴＤＭＯＵＴＲＸバッファ４
１２、ＴＤＭＯＵＴＴＸバッファ４６２及びＨＤＬ
Ｃコントローラ４６１の半分の部分が“ＯＵＴ”データ
経路を形成する。同様に、フレーマ４０１の半分の部分
と、ＴＤＭＯＵＴＲＸバッファ４０２、ＴＤＭＯ
ＵＴＴＸバッファ４５２及びＡＡＳ１ＳＡＲコント
ローラ４５１の半分の部分が“ＯＵＴ”データ経路を形
成する。

【００５０】フレーマ４１１は例えば、Ｔ３ラインまた
は８Ｔ１ラインのような、多数のフレームリレー着信
(ｉｎｃｏｍｉｎｇ)ラインからフレームされたデータを
受信する。８Ｔ１ラインの場合に、フレーマ４１１は
各々のＴ１ラインから１９２−ビットフレームデータ及
びフレームパルス/ビットを検出する。フレーマ４１１
は共同に表示された出力Ｃのように多数の出力を有す
る。復旧されたフレームデータとフレームパルスはフレ
ーマ４１１の出力ＣからアクセスポートＴＩＦ４１０内
のＴＤＭＩＮＴＸバッファ４１３に伝送されて、名
目上１．５４４ＭｂｐｓＴ１クロック(８Ｔ１ライン
の場合８クロック)各々はフレーマ４１１の出力Ｄから
出力される。Ｔ３ラインの場合には、フレーマ４１１の
出力ＣはアクセスポートＴＩＦ４１０の内のＴＤＭＩ
ＮＴＸバッファ４１３へシングルＴ３データを送り、
シングル４５ＭｂｐｓＴ３クロックはフレーマ４１１の
出力Ｄから出力される。

【００５１】アクセスポートＴＩＦ４１０は、フレーマ
４１１から受信したＴ１及びＴ３フレームデータ(フレ
ームパルス/ビットを含む)をＴＤＭＩＮＴＸバッフ
ァ４１３内の３２−ビットデータフィールド内に貯蔵す
る。アクセスポートＴＩＦ４１０は、またこのテーブル
のプロトコル定義によって各々の３２−ビットデータフ
ィールドに６−ビット制御フィールドを付け加える。３
８−ビットデータレコードは、１０８０−ビットＴＤＭ
フレーム３００(図３に図示)内に分類される。１０８０
−ビットＴＤＭフレームは、ＴＤＭＩＮＴＸバッフ
ァ４１３からＰＰＥＴＩＦ４６０内のＴＤＭＩＮ
ＲＸバッファ４６３にバスライン２３０、２４０、２５
０または２６０(図２に図示)のうちの一つを通して伝送
される。“ＢＵＳＣＬＯＣＫ”信号は、６０Ｍｂｐｓ
レートでＴＤＭＩＮＴＸバッファ４１３及びＴＤＭ
ＩＮＲＸバッファ４６３をドライブする。更に、
“ＦＲＡＭＥＰＵＬＳＥ”信号は各々の１０８０−ビ
ットＴＤＭフレーム３００の終わり(または開始)を示す
ためにＴＤＭＩＮＴＸバッファ４１３及びＴＤＭＩ
ＮＲＸバッファ４６３に提供される。

【００５２】ＴＤＭＩＮＲＸバッファ４６３は、各
々の３２ビットデータフィールドを再び、例えば８Ｔ
１ラインのためのＴ１フレームにリフォーム(ｒｅｆｏ
ｒｍ)したり全ての３２−ビットデータフィールドをシ
ングルＴ３フレームにリフォームするようになる。Ｔ１
/Ｔ３フレームは、以後Ｔ１データフレームまたはＴ３
データフレームをＡＴＭ基幹ネットワーク１０１に伝送
されるＡＴＭセルに変換するＨＤＬＣ４６１の入力Ｃに
送られる。フレームデータはＧＡＰ２クロックに提供さ
れる“ＨＩＧＨＳＰＥＥＤＣＬＯＣＫ”信号の手段
によりＴＤＭＩＮＲＸバッファ４６３から排出され
る。このクロックはフレーマ４１１により受信されたＴ
１またはＴ３よりやや高いクロックレートを用いてその
自体にＴＤＭＩＮＲＸバッファ４６３内のデータを
若干オーバーサンプルするようになる。例えば、フレー
マ４１１が１．５４４ＭＨｚ、レートでＴ１ラインを受
信するのであれば高速クロック信号は１．５５ＭＨｚの
値を有することである。

【００５３】高速クロック信号がＴＤＭＩＮＲＸバ
ッファ４６３がフレーマ４１１及びＴＤＭＩＮＴＸ
バッファ４１３により充填されることより早くこれを空
けることによって、ＴＤＭＩＮＲＸバッファ４６３
内のデジタルＰＬＬ(ＰｈａｓｅＬｏｃｋＬｏｏｐ)
はチャネルデータがバス上に到着されるレートよりさら
に遅かったりさらに速いクロックであるか否かにより各
チャネルが決定されることに関連してバッファの“充填
された(ｆｉｌｌ)”状態をモニターする。すなわち、チ
ャネル充填された状態はデジタルＰＬＬ(ＤＰＬＬ)の位
相エラー信号になる。これは以後、チャネルに要求され
る値で高速クロックを効果的に減速するためにＨＤＬＣ
４６１の入力ＤとＴＤＭＩＮＲＸバッファ４６３に
提供されるＧＡＰ２クロック信号を“ギャップ(ＧＡ
Ｐ)”するＧＡＰ２クロックにゲートパルス信号(ｇａｔ
ｅｐｕｌｓｅｓｉｇｎａｌ)を送る。各々のＧＡＰ
２クロック信号(８Ｔ１ラインの場合８クロック)に周
期的なギャップ(バッファのチャネル充填された状態に
拘束される)を挿入することにより、多数のＴ１ライン
データフレームは、以後正確に同一な１．５４４ＭＨｚ
レートでフレーマ４１１によりこの個々のＴ１データフ
レームを生成するＨＤＬＣ４６１内に個別的に伝送され
る。

【００５４】逆方向では、ＨＤＬＣ４６１はＡＴＭ基幹
ネットワーク１０１からデータを受信して、これを多数
の出力、ＨＤＬＣ４６１上に共同に表示された出力Ａで
ＰＰＥＴＩＰ４６０内ＴＤＭＯＵＴＴＸバッファ
４６２に送る。この出力Ａはフレーマ４１１に接続され
た出力ラインによって、例えば、８Ｔ１ラインデータ
ストリーム環境またはＴ３ラインデータストリームの同
一環境を含むことができる。Ｔ１ラインの場合には、Ｈ
ＤＬＣ４６１とＴＤＭＯＵＴＴＸバッファ４６２の
入力Ｂは“ＩＮＴＥＲＮＡＬＢＩＴＣＬＯＣＫ”に
表示される高精密の１．５４４ＭＨｚネットワーククロ
ック信号を受信する。これは、ＴＤＭＯＵＴＴＸバッ
ファ４６２レジスタ内のＴ１データクロックとして用い
られる。

【００５５】Ｔ１データは、図３に示されたように、１
０８０−ビットＴＤＭフレーム３００の二つの並列スト
リーム内にＴＤＭＯＵＴＴＸバッファ４６２内で再
フォーマットされる。ＰＰＥ２２０がアクセスポート２
１０に高速データでデータを出力できることによって、
１０８０−ビットＴＤＭフレームの二並列ストリームは
ＴＤＭＯＵＴＴＸバッファ４６２から逆方向バスア
ーキテクチャを通してＴＤＭＯＵＴＲＸバッファ４
１２に伝送される。したがって、この図２に記載された
逆方向バスアーキテクチャは二つのＤＳ３信号環境を支
援できる。ＴＤＭＯＵＴＲＸバッファ４１２とフレ
ーマ４１１は１．５４４ＭＨｚ“ＩＮＴＥＲＮＡＬＢ
ＩＴＣＬＯＣＫ”信号を受信して、これを例えば、フ
レーマ４１１内に８Ｔ１ラインデータストリームを伝
送することに用いる。フレーマ４１１は以後このデータ
を外部フレームリレーユーザーに再び送る。

【００５６】フレーマ４０１、ＴＤＭＩＮＴＸバッ
ファ４０３、ＴＤＭＩＮＲＸバッファ４５３及びＡ
ＡＬ１ＳＡＲ４５１を例えば８Ｔ１ラインまたはＴ
３ラインからＡＴＭ基幹ネットワーク１０１に“インバ
ウンド(ｉｎｂｏｕｎｄ)”方向にデータを伝送する。フ
レーマ４０１、ＴＤＭＩＮＴＸバッファ４０３、Ｔ
ＤＭＩＮＲＸバッファ４５３及びＡＡＬ１ＳＡＲ
４５１は、上述した対応するフレーマ４１１、ＴＤＭ
ＩＮＴＸバッファ４１３、ＴＤＭＩＮＲＸバッフ
ァ４６３及びＨＤＬＣ４６１の動作と同一な方式で動作
する。

【００５７】ところが、フレーマ４０１、ＴＤＭＩＮ
ＴＸバッファ４０３、ＴＤＭＩＮＲＸバッファ４
５３及びＡＡＬ１ＳＡＲ４５１は“ＩＮＴＥＲＮＡＬ
ＢＩＴＣＬＯＣＫ”がＡＴＭネットワークからＴＤ
Ｍネットワーク内にデータ出力に用いられないＡＴＭサ
ーキットエミュレーション(ＣＥ：ＣｉｒｃｕｉｔＥｍ
ｕｌａｔｉｏｎ)モードで動作する。その代わり、オリ
ジナルデータソースクロックが周波数−ロック(ｆｒｅ
ｑｕｅｎｃｙ−ｌｏｃｋ)された出力複製(ｏｕｔｐｕｔ
ｒｅｐｌｉｃａ)はソースから引出した情報を用いて
発生される。これはデータソース/目的地クロックが
“ＩＮＴＥＲＮＡＬＢＩＴＣＬＯＣＫ”から独立さ
れることを許容する。このために要求されるプロセシン
グを記述することにおいて、ＡＴＭネットワークに入出
する完全なデータ経路を考える必要がある。

【００５８】このプロセスは、アクセスポートＴＩＦ４
００内のＴＤＭＩＮＴＸバッファ４０３から始め
る。ＳＲＴＳコード発生プロセシングは、オリジナルソ
ースクロックを再生(ｒｅｇｅｎｅｒａｔｉｏｎ)するた
めにネットワーク内で要求される情報/コードを引出
す。必然的にこれはソースクロックとローカルネットワ
ーク参照クロック間の周波数内の即刻差測定と、このよ
うな差を運搬する“コード(ｃｏｄｅｓ)”発生を伴う。
これは前方向バスアーキテクチャのアクセスポート２１
０側上にＴＤＭＩＮＴＸバッファ４０３内で行なわ
れて、その結果的な制御コードはバスアーキテクチャを
通してＴ１ライン(またはＴ３ライン)データのようにＰ
ＰＥ２２０側に伝送される。

【００５９】８Ｔ１ライン(またはＴ３ライン)からデ
ータストリームは、フレーマ４１０出力Ｃに出力されて
伝送される。Ｔ１/Ｔ３データは３２−ビットデータフ
ィールドに分類されて６−ビット制御フィールドはＴＤ
ＭＩＮＴＸバッファ４０３により付け加えられる。
このような６−ビット制御フィールドのうちの或るもの
(すなわち、選択されたコーディング、空ではなくフレ
ームを備えないコードワードからの（６−ビット制御フ
ィールド））は、またテーブル１に示されたようにＳＲ
ＴＳ信号情報を運搬するＳＤＣiビットを有する。３８
−ビットデータレコードは、ＴＤＭＩＮＴＸバッフ
ァ４０３から出力されて“ＢＵＳＣＬＯＣＫ”信号及
び“ＦＲＡＭＥＰＵＬＳＥ”信号を用いて６０ＭＨｚ
でＴＤＭＩＮＲＸバッファ４５３に伝送される。

【００６０】ＴＤＭＩＮＲＸバッファ４５３に貯蔵
されたデータレコードは例えば、“ＨＩＧＨＳＰＥＥ
ＤＣＬＯＣＫ”信号によりドライブされる８ＧＡＰ
１クロックにより排出される。“ＨＤＳＬＳＰＥＥＤ
ＣＬＯＣＫ”信号がＴＤＭＩＮＲＸバッファ４５３
内データレコードをややオーバーサンプルすることによ
り、ＴＤＭＩＮＲＸバッファ４５３は、この受信ク
ロック信号に周期的ギャップを与えるためにＧＡＰ１ク
ロックにゲートパルス(ｇａｔｅｐｕｌｓｅ)信号を送
る。これにより受信Ｔ１ラインの正確な１．５４４Ｍｂ
ｐｓレートで有効ＧＡＰ１クロックレートが縮まる。Ｔ
１/Ｔ３データは、Ｔ１/Ｔ３データをＡＴＭ基幹ネット
ワーク１０１に伝送するＡＡＬ１ＳＡＲ４５１の入力
Ｃ上に受信される。ＡＡＬ１ＳＡＲ４５１は、ＡＴＭ
セルのＡＡＬ１ＡＴＭヘッダを形成するようにＳＲＴＳ
情報を用いてＡＴＭセルをＡＴＭ基幹ネットワーク１０
１に伝送する。

【００６１】“アウトバウンド(ｏｕｔｂｏｕｎｄ)”
方向で、ＡＡＬ１ＳＡＲ４５１、ＴＤＭＯＵＴＴ
Ｘバッファ４５２、ＴＤＭＯＵＴＲＸバッファ４０
２及びフレーマ４０１は、ＡＴＭ基幹ネットワーク１０
１から外部ＡＴＭユーザーデバイスに結合されたＴ１ラ
イン及びＴ３ラインにデータを伝送する。ＡＡＬ１ＳＡ
Ｒ４５１、ＴＤＭＯＵＴＴＸバッファ４５２、ＴＤ
ＭＯＵＴＲＸバッファ４０２及びフレーマ４０１
は、“ＩＮＴＥＲＮＡＬＢＩＴＣＬＯＣＫ”信号が
データ出力に用いられないという点を除いて上述された
対応するフレーマ４１１、ＴＤＭＯＵＴＴＸバッフ
ァ４１２、ＴＤＭＯＵＴＲＸバッファ４６２及びＨ
ＤＬＣ４６１の動作と同一な方式で動作する。反対に、
ＡＡＬ１

【００６２】ＳＡＲ４５１、ＴＤＭＯＵＴＴＸバッ
ファ４５２、ＴＤＭＯＵＴＲＸバッファ４０２及び
フレーマ４０１は、“復旧された(ｒｅｃｏｖｅｒｅ
ｄ)”ソースクロック信号がＳＲＴＳ(ｓｙｎｃｈｒｏｎ
ｏｕｓｒｅｓｉｄｕａｌｔｉｍｅｓｔａｍｐ)信
号から導出されるＡＴＭサーキットエミュレーション
(ＣＥ：ＣｉｒｃｕｉｔＥｍｕｌａｔｉｏｎ)モードで
動作する。このＳＲＴＳ信号は、ＡＴＭ基幹ネットワー
ク１０１を経てエンド・ユーザーソースデバイスから、
またはＡＴＭユーザー１２１のような外部エンド・ユー
ザーから受信される。

【００６３】アウトバウンド方向で、ソースクロック信
号は逆方向バスアーキテクチャのＰＰＥＴＩＦ４５０
側であるか或いはアクセスポートＴＩＦ４００側上にＳ
ＲＴＳ情報から復旧できる。一実施形態に、ＴＤＭＯ
ＵＴＴＸバッファ４５２は、ＡＡＬ１ＳＡＲ４５２
から受信されたＳＲＴＳ情報を抽出してこれを１０８０
−ビットフレーム情報の一部としてＴＤＭＯＵＴＲ
Ｘバッファ４０２に伝送できる。ＴＤＭＯＵＴＲＸ
バッファ４０２内で、受信されたＳＲＴＳ情報は以後ネ
ットワーク参照クロック及びオリジナルカスタマー(ｃ
ｕｓｔｏｍｅｒ)ソースクロックを再生するためにデジ
タルまたはアナログＰＬＬ(ＰｈａｓｅＬｏｃｋＬｏ
ｏｐ）により使用される。

【００６４】代りに、ＡＡＬ１ＳＡＲ４５１は、ユー
ザーＡＴＭセルからＳＲＴＳ情報を復旧し、復旧された
ユーザークロック信号をＡＡＬ１ＳＡＲ４５１の出力
Ｂ上に出力する。ＴＤＭＯＵＴＴＸバッファ４５２
は、以後単にＡＴＭトラヒックをＴＤＭＯＵＴＲＸ
バッファ４０２に伝送する。ＴＤＭＯＵＴＲＸバッ
ファ４０２は、以後図４に示されたようにオリジナルデ
ータストリームタイミングを再生するためにＧＡＰ３ク
ロックを用いることができる。ＧＡＰ３クロックは、ま
たオリジナルユーザーソースクロックの“平坦化(ｓｍ
ｏｏｔｈｅｒ)”(すなわち、より少ないジッタ(ｊｉｔ
ｔｅｒ)がある)バージョン(ｖｅｒｓｉｏｎ)を再生する
ためにジッタ減衰器(ａｔｔｅｎｕａｔｏｒ)を通過する
ようになる。

【００６５】図５は、本発明の一実施形態による信号コ
ンセントレータ１３０内のデータ伝送動作を示した流れ
図５００である。この一実施形態のデータ伝送は、フレ
ームデータがＡＴＭ基幹ネットワーク１０１、または外
部フレームリレー及び(または)ＡＴＭユーザーデバイス
から信号コンセントレータ１３０に入っていく一般化さ
れた標識状況である。

【００６６】まず、ネットワークインフラストラクチャ
ー１００のような近同期式デジタル階層構造ネットワー
ク(ｐｌｅｓｉｏｃｈｒｏｎｏｕｓｄｉｇｉｔａｌ
ｈｉｅｒａｃｈｙｎｅｔｗｏｒｋ)内の多数のソース
から受信された着信ソースデータフレームは、ＴＤＭ
ＩＮＴＸバッファ４０３、ＴＤＭＩＮＴＸバッフ
ァ４１３、ＴＤＭＯＵＴＴＸバッファ４５２、ＴＤ
ＭＯＵＴＴＸバッファ４６２のうちのいずれか一つ
のようなソースバッファに貯蔵される(５０１動作過
程)。以後貯蔵された着信データフレームは３２−ビッ
トデータフィールドのようなより小さいＮ−ビットデー
タフィールドに分けられる(すなわち、セグメントに分
けられるなど)(５０２動作過程)。

【００６７】このソースバッファは、各Ｎ−ビットデー
タフィールドに６ビット制御フィールドのようなＭ−ビ
ット制御フィールドを付け加えてデータレコードを形成
する。ここでＭ−ビット制御フィールドは、該Ｎ−ビッ
トデータフィールド内のタイミング情報の位置を指した
りＳＲＴＳ情報を有するＮ−ビットデータフィールドを
指す(５０３動作過程)。ソースバッファは、以後データ
レコードのグループをＴＤＭフレームに組合せる(５０
４動作過程)。ソースバッファは、ＴＤＭフレームをＴ
ＤＭＩＮＲＸバッファ４６３、ＴＤＭＩＮＲＸ
バッファ４５３、ＴＤＭＯＵＴＲＸバッファ４１
２、ＴＤＭＯＵＴＲＸバッファ４０２のうちのいず
れか一つのような目的地バッファに伝送する(５０５動
作過程)。目的地バッファは、各データフィールドと関
連した制御フィールドを利用してＴＤＭフレーム内デー
タフィールドからオリジナルソースデータフレームを再
構成(ｒｅｃｏｎｓｔｒｕｃｔ)して、各ソースデータフ
レームと関連したクロック信号/フレームパルス/フレー
ムマーカを再生する(５０６動作過程)。

【００６８】以上のように、本発明が詳しく記述された
が、本発明の最も広い形態の思想及び範囲内でこの分野
の通常的な技術内で多様な変更、代用及び取り替えがあ
り得ることを理解するべきである。

【００６９】

【発明の効果】以上から述べてきたように、本発明は、
近同期式通信デバイス内に用いることができるＴＤＭ直
列通信及び同期化技術を提供する。特に、本発明は近同
期式デジタル階層構造内で同期化されたデータ伝送にか
かわる複雑性を最小化でき、多数のデータドライバ及び
多数のデータ受信器を相互連結するバスアーキテクチャ
内に必要なクロックラインの数を最小化でき、直列ＴＤ
Ｍ媒体を通してデータを伝送するインタフェース回路の
メモリ要求を最小化できる。

【図面の簡単な説明】

【図１】本発明の一実施形態による多数のエンド・ユ
ーザー(ｅｎｄｕｓｅｒ)を相互連結するネットワーク
インフラストラクチャーの一例示図である。

【図２】本発明の一実施形態による多数個のデータ受
信器と多数個のデータドライバを相互連結するための図
１に示されたアクセスコンセントレータ内のバスインフ
ラストラクチャーの一例示図である。

【図３】本発明の一実施形態による図２に示されたア
クセスコンセントレータ内のアクセスポートとプロトコ
ル変換エンジン間のデータ伝送のためのＴＤＭフレーム
の一例示図である。

【図４】本発明の一実施形態によるデータ同期化及び
クロック復旧インタフェースの一例示図である。

【図５】本発明の一実施形態による信号コンセントレ
ータ内のデータ伝送動作流れ図である。

【符号の説明】

１００ネットワークインフラストラクチャー１０１ＡＴＭ基幹ネットワーク１２１，１２２ＡＴＭユーザー１２３，１２４フレームリレーユーザー１３０アクセスコンセントレータ１５０外部ＡＴＭネットワーク１６０外部フレームリレーネットワーク２００バスインフラストラクチャー２１０ａ〜２１０ｃアクセスポート２２０ａ〜２２０ｃプロトコルプロセシングエンジン２３０，０２４，２５０主バスライン２６０バックアップバスライン３００１０８０−ビットＴＤＭフレーム３１０フレームマーカ３２１〜３４８タイムスロット３６０検査合計４００，４１０アクセスポートＴＤＭインタフェース
（ＴＩＦ）４０１，４１１フレーマ４５０，４６０ＰＰＥＴＤＭインタフェース(ＴＩ
Ｆ) ４５１ＡＡＬ１ＳＡＲコントローラ４６１ＨＤＬＣコントローラ４０２，４１２ＴＤＭＯＵＴＲＸバッファ４０３，４１３ＴＤＭＩＮＴＸバッファ４５２，４６２ＴＤＭＯＵＴＴＸバッファ４５３，４６３ＴＤＭＩＮＲＸバッファ４９０データ同期及びクロック復旧インタフェース

Claims

【特許請求の範囲】

【請求項１】通信デバイスで用いるためのデータ伝送
システムにおいて、多数のフレームデータソースから着信データフレームを
受信する機能を有するフレームデータインタフェース回
路と、前記フレームデータインタフェース回路と結合してそこ
から前記着信データフレームを受信し、第１選択された
着信データフレームを多数個のＮ−ビットデータフィー
ルドに分け、前記多数個のＮ−ビットデータフィールド
各々にＭ−ビット制御フィールドを付け加える機能を有
し、前記Ｍ−ビット制御フィールドはデータレコードを
含む前記第１選択された着信データフレームと、前記各
々のＮ−ビットデータフィールド及び前記付け加えたＭ
−ビット制御フィールドと関連する同期化標識を含むよ
うになる伝送バッファと、前記伝送バッファと結合してそこから前記データレコー
ドを受信し、前記受信されたデータレコードのうちの選
択された一つから前記第１選択された着信データフレー
ムを再組合せし、その内の同期化標識から前記第１選択
された着信データフレームと関連したタイミング信号を
生じる機能を有する受信バッファを含むことを特徴とす
るデータ伝送システム。
【請求項２】前記第１選択された着信データフレーム
は、前記フレームデータインタフェース回路と結合され
たＴ１ラインから受信されたＴ１フレームを含むことを
特徴とする請求項１に記載のデータ伝送システム。
【請求項３】前記同期化標識は、前記Ｔ１フレームの
境界を指すフレームマーカを含むことを特徴とする請求
項２に記載のデータ伝送システム。
【請求項４】第１選択されたデータレコード内の第１
Ｍ−ビット制御フィールドは、前記第１選択されたデー
タレコード内の第１Ｎ−ビットデータレコード内の前記
フレームマーカの位置を指すことを特徴とする請求項３
に記載のデータ伝送システム。
【請求項５】前記同期化標識は、同期式残余タイム・
スタンプを含むことを特徴とする請求項１に記載のデー
タ伝送システム。
【請求項６】前記第１選択された着信データフレーム
は、前記フレームデータインタフェース回路と結合され
たＴ３ラインから受信されたＴ３フレームを含むことを
特徴とする請求項１に記載のデータ伝送システム。
【請求項７】前記フレームデータインタフェース回路
により受信された前記着信データフレームのうちの少な
くとも一つは、第１ビットデータレートで受信され、前
記フレームデータインタフェース回路により受信された
前記着信データフレームのうちの少なくとも一つは、前
記第１ビットレートと異なる第２ビットデータレートで
受信されることを特徴とする請求項１に記載のデータ伝
送システム。
【請求項８】前記フレームデータインタフェース回路
により受信された前記着信データフレームは、Ｔ１フレ
ームとＴ３フレームとを含むことを特徴とする請求項７
に記載のデータ伝送システム。
【請求項９】信号コンセントレータにおいて、多数のフレームデータソースから着信データフレームを
受信し、前記多数のフレームデータソースに発信データ
フレームを伝送する機能を有するフレームデータインタ
フェースと、ＡＴＭネットワークから着信ＡＴＭセルを受信し、前記
ＡＴＭネットワークに発信ＡＴＭセルを伝送する機能を
有するＡＴＭデータインタフェースと、前記フレームデータインタフェースと結合してそこから
前記着信データフレームを受信し、選択された着信デー
タフレームを多数個のＮ−ビットデータフィールドに分
けて、そこから各々当たり前記多数個のＮ−ビットデー
タフィールドのうちの一つとＭ−ビット制御フィールド
とを含む多数個のデータレコードを生じる機能を有し、
前記Ｍ−ビット制御フィールドは、前記選択された着信
データフレームのうちの一つと関連した同期化標識とを
含むようになり、前記多数個のデータレコードを含む合
成データフレームを生じる機能を有する伝送バッファ
と、前記伝送バッファと結合してそこから前記合成データフ
レームを受信し、前記合成データフレーム内の前記多数
個のデータレコードから前記選択された着信データフレ
ームを再組合せし、前記多数個のデータレコード内の前
記同期化標識から前記選択された着信データフレームと
関連したタイミング信号を生じる機能を有する受信バッ
ファとを含むことを特徴とする信号コンセントレータ。
【請求項１０】前記選択された着信データフレーム
は、前記フレームデータインタフェースと結合された多
数個のＴ１ラインから受信された多数個のＴ１フレーム
を含むことを特徴とする請求項９に記載の信号コンセン
トレータ。
【請求項１１】前記同期化標識は、前記多数個のＴ１
フレームのうちの一つの境界を指すフレームマーカを含
むことを特徴とする請求項１０に記載の信号コンセント
レータ。
【請求項１２】第１選択されたデータレコード内の第
１Ｍ−ビット制御フィールドは、前記第１選択されたデ
ータレコード内第１Ｎ−ビットデータレコード内の前記
フレームマーカの位置を指すことを特徴とする請求項１
１に記載の信号コンセントレータ。
【請求項１３】前記同期化標識は、同期式残余タイム
・スタンプを含むことを特徴とする請求項９に記載の信
号コンセントレータ。
【請求項１４】前記選択された着信データフレーム
は、前記フレームデータインタフェースと結合されたＴ
３ラインから受信された多数個のＴ３フレームを含むこ
とを特徴とする請求項９に記載の信号コンセントレー
タ。
【請求項１５】前記フレームデータインタフェースに
より受信された前記着信データフレームのうちの少なく
とも一つは、第１ビットデータレートで受信され、前記
フレームデータインタフェースにより受信された前記着
信データフレームのうちの少なくとも一つは、前記第１
ビットレートと異なる第２ビットデータレートで受信さ
れることを特徴とする請求項９に記載の信号コンセント
レータ。
【請求項１６】前記フレームデータインタフェースに
より受信された前記着信データフレームは、Ｔ１フレー
ムとＴ３フレームとを含むことを特徴とする請求項１５
に記載の信号コンセントレータ。
【請求項１７】通信デバイスで用いるための通信デバ
イスの入力インタフェースから通信デバイスの出力イン
タフェースにデータ伝送方法において、多数個のフレームデータソースから前記入力インタフェ
ース上に着信データフレームを受信する過程と、前記着信データフレームを多数個のＮ−ビットデータフ
ィールドに分ける過程と、多数個のＮ−ビットデータフィールドのうちの一つと、
前記着信データフレームと関連した同期化標識と、標識
を含むＭ−ビット制御フィールドとを各々当たり含む多
数個のデータレコードを生じる過程と、多数個のデータレコードを含む合成データフレームを生
じる過程と、前記合成データフレームをこの出力インタフェースに伝
送する過程と、前記受信されたデータレコードの選択された一つから前
記着信データフレームを再組合せし、その内の同期化標
識から前記着信データフレームのうちの少なくとも一つ
と関連したタイミング信号を生じる過程とを含むことを
特徴とするデータ伝送方法。
【請求項１８】前記着信データフレームは、前記入力
インタフェースと結合された多数個のＴ１ラインから受
信されたＴ１フレームを含むことを特徴とする請求項１
７に記載のデータ伝送方法。
【請求項１９】前記同期化標識は、少なくとも一つの
Ｔ１フレームの少なくとも一つの境界を指す少なくとも
一つのＴ１フレームマーカを含むことを特徴とする請求
項１８に記載のデータ伝送方法。
【請求項２０】第１選択されたデータレコード内の第
１Ｍ−ビット制御フィールドは、前記第１選択されたデ
ータレコード内の第１Ｎ−ビットデータレコード内の前
記少なくとも一つのＴ１フレームマーカの位置を指すこ
とを特徴とする請求項１９に記載のデータ伝送方法。