JP2000223713A - Semiconductor element and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、高速・低消費電
力・高信頼性の微細ゲート長のSOI（Silicon oninsulat
or）電界効果トランジスタ（MOSFET）の構造及び製造方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an SOI (Silicon On Insulat) having a high speed, low power consumption and high reliability and a fine gate length.
or) It relates to the structure and manufacturing method of a field effect transistor (MOSFET).
【０００２】[0002]
【従来の技術】文献名 ： Y.Nakahara，Sympoium on
VLSI Technology Dig. (1996) p.174SOI MOSFETはその
構造的特徴から寄生容量が小さいこと、ラッチアッブフ
リーであること、ソフトエラー率が低いこと、素子分離
が比較的容易であること等の長所を有しており、高速・
低消費電力LSIへの適用可能性について大きな関心が向
けられている。[Prior Art] Document name: Y.Nakahara, Sympoium on
VLSI Technology Dig. (1996) p.174 SOI MOSFETs have advantages such as low parasitic capacitance, low latch-up, low soft error rate, and relatively easy element isolation due to their structural characteristics. Has high speed
A great deal of attention has been focused on the applicability to low power LSIs.
【０００３】完全空乏型（FD）デバイスでは、ゲート下
に形成される空乏層がSOI下の埋め込み酸化膜（BOX）ま
で到達するため、空乏層容量が小さくなり、サブスレシ
ョルド係数（S値）がほぼ理想値まで小さくなるという
利点がある。一方、微細ゲート長のFDデバイスを実現す
るためには、チャネル部の不純物濃度を高めることによ
り、ソース・ドレインからの空乏層の延びを抑え、ショ
ートチャネル効果を抑える必要がある。ただし、不純物
濃度を高くすることにより、ゲート下の空乏層の広がり
が狭くなるため、完全空乏型動作（空乏層がBOXまで到
達する）にするためにはSOI膜厚を薄くする必要があ
る。ゲート長が0.2μm以下程度では、SOI膜厚は20 - 50
nmと非常に薄くしなければならない。このため、ソー
ス・ドレイン部の抵抗が高くなり、トランジスタ特性は
ソース・ドレイン抵抗により劣化してしまう。In a fully depleted (FD) device, the depletion layer formed under the gate reaches the buried oxide film (BOX) under the SOI, so that the capacitance of the depletion layer is reduced and the subthreshold coefficient (S value) is reduced. There is an advantage that the value is reduced to almost the ideal value. On the other hand, in order to realize an FD device with a fine gate length, it is necessary to suppress the extension of the depletion layer from the source / drain and the short channel effect by increasing the impurity concentration in the channel portion. However, by increasing the impurity concentration, the extent of the depletion layer below the gate becomes narrower. Therefore, it is necessary to reduce the thickness of the SOI film in order to achieve a fully depleted operation (the depletion layer reaches the BOX). When the gate length is about 0.2 μm or less, the SOI film thickness is 20-50
Must be very thin with nm. For this reason, the resistance of the source / drain portion increases, and the transistor characteristics are deteriorated by the source / drain resistance.
【０００４】ソース・ドレイン抵抗を下げる方法のひと
つとして、ソース・ドレイン上にのみチタン（Ti）やコ
バルト（Co）のシリサイド層を選択的に形成するサリサ
イド技術が一般的に使われている。しかしながら、SOI
膜厚が50 nm程度より薄くなると、その形成が困難にな
ることが知られている。シリサイドがBOXまで到達する
ようにサリサイドを形成した場合、凝集が起こりやすく
なり、高抵抗化したり、チャネル部とソース・ドレイン
部が断裂する可能性がある。SOI層を残してサリサイド
化しようとした場合には、サリサイドの抵抗が十分に低
くならない、あるいは細線部でシリサイドが形成されな
いなどの問題が生じる。As one of the methods for reducing the source / drain resistance, a salicide technique of selectively forming a silicide layer of titanium (Ti) or cobalt (Co) only on the source / drain is generally used. However, SOI
It is known that when the film thickness is less than about 50 nm, the formation becomes difficult. When the salicide is formed so that the silicide reaches the BOX, agglomeration is likely to occur, and the resistance may be increased, or the channel portion and the source / drain portion may be broken. If an attempt is made to salicide while leaving the SOI layer, there arise problems such as that the resistance of salicide does not become sufficiently low or silicide is not formed in the thin line portion.
【０００５】ソース・ドレイン抵抗を下げるもうひとつ
の方法として、ソース・ドレイン上にSiを選択エピ成長
させてソース・ドレイン部のシリコン膜厚を厚くする方
法がある。As another method for reducing the source / drain resistance, there is a method in which Si is selectively epitaxially grown on the source / drain to increase the thickness of silicon in the source / drain portion.
【０００６】上記の文献には、ソース・ドレイン上にシ
リコンをエピ成長したBulkシリコンのMOSFETの構造及び
製造方法が示されている。図8はその説明のための図で
あり、断面図を以って概略的に示したPMOSFETの構造図
である。The above document discloses a structure and a manufacturing method of a Bulk silicon MOSFET in which silicon is epitaxially grown on a source / drain. FIG. 8 is a view for explaining this, and is a structural diagram of a PMOSFET schematically shown in a cross-sectional view.
【０００７】図8は、PMOSFETをゲートと垂直方向に切断
した断面図であり、シリコン基板121、フィールド酸化
膜122、ゲート電極123、薄いSiNのサイドウォール124、
厚いSiO2のサイドウォール126、浅接合のソース・ドレ
イン128、ソース・ドレイン127、ソース・ドレイン上に
エピ成長したシリコン125から構成されている。エピ成
長したシリコン125は、ボロン（B）がIn situで導入さ
れており、また（3,1,1）ファセット面を持っている。FIG. 8 is a cross-sectional view of the PMOSFET cut in a direction perpendicular to the gate, and shows a silicon substrate 121, a field oxide film 122, a gate electrode 123, a thin SiN sidewall 124,
It is composed of a thick SiO2 side wall 126, a source / drain 128 with a shallow junction, a source / drain 127, and silicon 125 epitaxially grown on the source / drain. Epi-grown silicon 125 has boron (B) introduced in situ and has a (3,1,1) facet.
【０００８】この構造では、（3,1,1）ファセット面を
もつシリコンをエピすることにより、ゲートとソース・
ドレイン間のフリンジ容量を低減させていること、浅接
合のソース・ドレイン128上にもエピシリコンがあるこ
とにより、浅接合のソース・ドレイン128の抵抗を下げ
ることが可能になっていることが特長である。In this structure, silicon having a (3,1,1) facet surface is epitaxially grown to form a gate and a source electrode.
The feature is that the fringe capacitance between the drains is reduced, and the resistance of the source / drain 128 with a shallow junction can be reduced by the presence of epi-silicon on the source / drain 128 with a shallow junction. It is.
【０００９】次に、上記構造のPMOSFETの製造方法を簡
単に記す。Next, a method of manufacturing the PMOSFET having the above structure will be briefly described.
【００１０】この方法では、シリコン基板121上に素子
分離のためのフィールド酸化膜122を形成する。その
後、通常のMOSFET形成プロセスを経て、ゲート電極123
まで形成する。次いで、10nmのSiN膜を形成し、エッチ
バックすることにより薄いSiNのサイドウォール124を形
成する。（図10（A）） その後、UHV（Ultra High Vacuum）-CVD装置を用い、シ
リコン基板上にのみ選択的にB（ボロン）をドープした
シリコン膜125を50nmエピ成長する。このエピ膜は（3,
1, 1）ファセットを持つような条件で形成する。（図10
（B）） 厚いSiO2膜を形成した後、エッチバックを行い、厚いSi
O2膜のサイドウォール126を形成する。次いで、ソース
・ドレインインプラを行い、ソース・ドレイン127が形
成される。（図10（C）） その後、RTAを行い、ソース・ドレイン127の活性化を行
うとともに、エピシリコンからBが固相拡散する事によ
り、浅接合のソース・ドレイン128が形成される。（図1
0（D）） 以上により、低ソース・ドレイン抵抗を持つPMOSFETが
形成される。In this method, a field oxide film 122 for element isolation is formed on a silicon substrate 121. Then, through a normal MOSFET forming process, the gate electrode 123
Form up to. Next, a 10 nm SiN film is formed, and a thin SiN sidewall 124 is formed by etching back. (FIG. 10 (A)) Thereafter, using a UHV (Ultra High Vacuum) -CVD apparatus, a silicon film 125 selectively doped with B (boron) is grown to a thickness of 50 nm only on the silicon substrate. This epi film (3,
1, 1) Form under conditions that have facets. (Figure 10
(B)) After forming a thick SiO 2 film, etch back
An O 2 film side wall 126 is formed. Next, source / drain implantation is performed to form a source / drain 127. (FIG. 10 (C)) Thereafter, RTA is performed to activate the source / drain 127, and B is solid-phase diffused from the epi silicon to form a source / drain 128 having a shallow junction. (Figure 1
0 (D)) As described above, a PMOSFET having a low source / drain resistance is formed.
【００１１】このように、本構造のMOSFETでは、（3,1,
1）ファセット面をもつシリコンをソース・ドレイン上
にエピすることにより、ゲートとソース・ドレイン間の
フリンジ容量を増やさず、かつ浅接合のソース・ドレイ
ン上にもエピシリコンがあることにより、浅接合のソー
ス・ドレイン128の抵抗を下げることができるので、高
駆動力のの電界効果トランジスタ（MOSFET）を実現でき
る。Thus, in the MOSFET of this structure, (3, 1,
1) Epitaxy of silicon with a facet on the source / drain does not increase the fringe capacitance between the gate and the source / drain. Since the resistance of the source / drain 128 can be reduced, a field effect transistor (MOSFET) having a high driving force can be realized.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、以上述
べたMOSFETの構造では、図9に示すように（3,1,1）ファ
セット面の角度Aは25゜となり、エピしたシリコンの膜
厚をｔとすると、傾斜領域の長さはおよそ2ｔになる。
微細ゲート長のSOI MOSFETにおいては、SOI膜厚が20 -
50 nmと非常に薄いため、ソース・ドレイン上部にシリ
コン膜をエピしてもトータルのシリコン膜厚は薄く、特
に傾斜領域のソース・ドレイン抵抗が大きいため、トラ
ンジスタの駆動力が上がらないという問題があった。However, in the MOSFET structure described above, the angle A of the (3,1,1) facet plane is 25 ° as shown in FIG. Then, the length of the inclined region becomes approximately 2t.
For SOI MOSFETs with fine gate length, the SOI film thickness is 20-
Since the thickness is extremely thin, 50 nm, the total silicon film thickness is small even if a silicon film is grown on the source / drain. In particular, since the source / drain resistance in the inclined region is large, the driving force of the transistor cannot be increased. there were.
【００１３】さらに、以上述べた構造でサリサイドを行
う場合には、サリサイドが良好に形成されるためのシリ
コン膜厚は50 nm程度以上必要になり、それ以下の膜厚
になるシリコン層は厚い酸化膜のサイドウォールで覆わ
なければならなくなるため、サイドウォール膜厚はシリ
コン層がサリサイドのための所望の膜厚となるまでのゲ
ートからの距離で決定され、ソース・ドレインとゲート
のオフセット量の管理をサイドウォール膜厚でできなく
なるという問題点があった。Further, when salicide is performed with the above-described structure, a silicon film thickness of about 50 nm or more is required for forming a good salicide. Since the film must be covered with the sidewall, the thickness of the sidewall is determined by the distance from the gate until the silicon layer has a desired thickness for salicide, and the offset amount between the source / drain and the gate is controlled. Cannot be achieved with the sidewall film thickness.
【００１４】上記の問題を図11に例を挙げて説明する
と、SOI膜厚が20 nmとして、その上に60 nmの膜厚のシ
リコンをエピしたとする。トータルで80 nmのシリコン
膜厚になるが、薄い所でも50 nm以上の膜厚になるよう
に、SOI膜厚・エピ膜厚のばらつきを考慮に入れて、サ
イドウォールはシリコン膜厚が80 nmの所まで覆うよう
に形成することにする。この場合、ゲートからシリコン
膜厚が80 nmになるまでの距離は、図5に示すように約12
0 nmと比較的長くなってしまう。プロセス設定上、ソー
ス・ドレインの不純物の拡散距離が120 nm以下になって
しまう場合、ゲートとソース・ドレインはオフセット構
造になってしまうため、熱処理温度を上げる、あるいは
サイドウォールを薄くして、薄いシリコン上でもサリサ
イドが問題なく形成されるような条件を探す等、何らか
の対策を講じなければならなくなるという問題があっ
た。The above problem will be described with reference to FIG. 11 by way of example. Assume that the SOI film has a thickness of 20 nm and silicon having a thickness of 60 nm has been grown thereon. Although the total thickness of the silicon film is 80 nm, the thickness of the silicon film on the sidewall is 80 nm, taking into account the variation in SOI film thickness and epi film thickness so that the film thickness is 50 nm or more even in a thin place. Is formed so as to cover up to the point. In this case, the distance from the gate to the silicon film thickness of 80 nm is about 12 as shown in FIG.
It is relatively long at 0 nm. If the diffusion distance of the source / drain impurities is less than 120 nm due to the process setting, the gate and the source / drain will have an offset structure, so increase the heat treatment temperature or make the sidewalls thinner. There has been a problem that some measures must be taken, such as searching for conditions under which salicide can be formed on silicon without any problem.
【００１５】[0015]
【課題を解決するための手段】本願発明では、SOI（Sil
icon on insulater）基板上に形成されたMOSFETにおい
てMOSFETのソース及びドレイン上に（1,1,1)ファセット
面を有するシリコン膜、若しくはシリコンゲルマ膜が、
エピタキシャル成長されているので、ゲートとソース・
ドレイン間のフリンジ容量を抑え、かつエピタキシャル
成長されたシリコン膜がゲートに近いところから厚くな
るので、ソース・ドレイン間の抵抗を下げることができ
る。According to the present invention, SOI (Sil) is used.
icon on insulater) In a MOSFET formed on a substrate, a silicon film or a silicon germanium film having a (1,1,1) facet surface on a source and a drain of the MOSFET,
Because it is epitaxially grown, the gate and source
Since the fringe capacitance between the drains is suppressed and the epitaxially grown silicon film becomes thicker from a position near the gate, the resistance between the source and the drain can be reduced.
【００１６】従って、ソース・ドレイン抵抗が大きいた
めトランジスタの駆動力が上がらないという問題点を解
決することができる。Therefore, it is possible to solve the problem that the driving force of the transistor cannot be increased due to the large source / drain resistance.
【００１７】また、以上述べた構造でサリサイドプロセ
スを行う場合には、サリサイドが良好に形成されるため
のシリコン膜厚を充分に確保でき、シリコン層は厚い酸
化膜のサイドウォールで覆う必要がないため、サイドウ
ォール膜厚はシリコン層がサリサイドのための所望の膜
厚となるまで形成すれば良く、ソース・ドレインとゲー
トのオフセット量の管理をサイドウォール膜厚でできる
ため、従前の問題点を解決することができる。In the case where the salicide process is performed with the above-described structure, a sufficient silicon film thickness for forming a good salicide can be secured, and the silicon layer does not need to be covered with a thick oxide film sidewall. Therefore, the sidewall thickness may be formed until the silicon layer has a desired thickness for salicide, and the amount of offset between the source / drain and the gate can be controlled by the sidewall thickness. Can be solved.
【００１８】[0018]
【実施例】以下、図を参照して、この発明の実施例につ
き説明する。なお、図中、各構成成分のの大きさ、形状
及び配置関係は、この発明が理解できる程度に概略的に
示してあるにすぎず、従って、この発明は、図示例に限
定されるものではない。また、理解を助けるため、符号
は同一部分には、同一の符号を付けてある。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. In the drawings, the size, shape, and positional relationship of each component are only schematically shown to the extent that the present invention can be understood. Therefore, the present invention is not limited to the illustrated example. Absent. To facilitate understanding, the same reference numerals are given to the same parts.
【００１９】＜第1の実施例＞図1はこの発明の第1の実
施例を示すSOI（Silicon on insulator）電界効果トラ
ンジスタ（MOSFET）の構造を説明するための図であり、
断面図を用い概略的に示している。ここでは、NMOSFET
についてのみ説明する。<First Embodiment> FIG. 1 is a view for explaining the structure of an SOI (Silicon on insulator) field effect transistor (MOSFET) according to a first embodiment of the present invention.
This is schematically illustrated using a cross-sectional view. Here, NMOSFET
Will be described only.
【００２０】図1は、SOI NMOSFETの断面図であり、シリ
コン基板21、埋め込み酸化膜22、ボディ30、フィールド
酸化膜24、ゲート電極25、薄いSiO2のサイドウォール2
6、厚いSiO2のサイドウォール28、ソース・ドレイン2
9、ソース・ドレイン部にエピ成長したシリコン27から
構成されている。エピ成長したシリコン27は、ノンドー
プで形成し、ソース・ドレインインプラの時に不純物が
導入される。また（1,1,1）ファセット面を持ってい
る。FIG. 1 is a cross-sectional view of an SOI NMOSFET, which includes a silicon substrate 21, a buried oxide film 22, a body 30, a field oxide film 24, a gate electrode 25, and a thin SiO 2 sidewall 2.
6, Thick SiO 2 sidewall 28, source / drain 2
9. It is composed of silicon 27 epitaxially grown on the source / drain portions. The epitaxially grown silicon 27 is formed non-doped, and impurities are introduced at the time of source / drain implantation. It also has a (1,1,1) facet plane.
【００２１】この構造では、（1,1,1）ファセット面を
もつシリコンをエピすることにより、ファセット面無し
で垂直にシリコン膜をエピした場合よりもゲートとソー
ス・ドレイン間のフリンジ容量を低減させていること、
エピされたシリコン膜がゲートにより近い所から厚くな
ることにより、ゲートに近い傾斜領域のソース・ドレイ
ンの抵抗を下げることが可能になっていることが特長で
ある。In this structure, the fringe capacitance between the gate and the source / drain is reduced by epitaxy of silicon having a (1,1,1) facet surface as compared with the case where the silicon film is vertically grown without the facet surface. What they are doing,
The feature is that the resistance of the source / drain in the inclined region near the gate can be reduced by increasing the thickness of the epitaxial silicon film from a position closer to the gate.
【００２２】次に、図３を用いて、上記構造のSOI NMOS
FETの製造方法を簡単に記す。Next, referring to FIG. 3, the SOI NMOS having the above structure will be described.
A brief description of the method of manufacturing FETs.
【００２３】この方法では、シリコン基板21上に埋め込
み酸化膜（BOX）22、SOI層23が形成されているSOI基板
を用い、素子分離のためのフィールド酸化膜24を形成す
る。その後、通常のMOSFET形成プロセスを経て、ゲート
電極25まで形成する。次いで、10nmのSiO2膜を形成し、
エッチバックすることにより薄いSiO2のサイドウォール
26を形成する。（図3(A)） その後、CVD装置を用い、ソース・ドレインとなるSOI層
上にのみ50 - 100 nm程度の厚さのシリコン膜27を（1,
1, 1）ファセットを持つように選択エピ成長する。エピ
成長は、比較的低温（650 - 750℃）で行った方が（1,
1, 1）ファセットを形成しやすい。例えば、基板温度65
0℃で、原料であるジクロールシランと、選択性を上げ
るための塩化水素ガスを流し、15 Torrの圧力において
形成する。このときのシリコンの成長速度は、数Å/分
程度の成長速度である。（図3（B）） 厚いSiO2膜を形成した後、エッチバックを行い、厚いSi
O2膜のサイドウォール28を形成する。サイドウォール28
の膜厚は、ソース・ドレインインプラで導入した不純物
が、熱処理により横方向拡散して、ゲートエッジ付近に
ソース・ドレインとボディの接合がくるように調節す
る。例えば、所望のサイドウォールの膜厚は800Å程度
である。次いで、Asのソース・ドレインインプラを行
い、ソース・ドレイン29を形成する。（図3（C）） その後、RTAを行い、ソース・ドレイン29が活性化さ
れ、ボディとソース・ドレインの間の接合はゲートエッ
ジ下にくる。（図3（D）） 以上により、低ソース・ドレイン抵抗を持つSOI NMOSFE
Tが形成される。In this method, a field oxide film 24 for element isolation is formed using an SOI substrate having a buried oxide film (BOX) 22 and an SOI layer 23 formed on a silicon substrate 21. After that, the gate electrode 25 is formed through a normal MOSFET forming process. Next, a 10 nm SiO 2 film is formed,
Thin SiO 2 sidewall by etch back
Form 26. (FIG. 3 (A)) Then, using a CVD apparatus, a silicon film 27 having a thickness of about 50 to 100 nm is formed only on the SOI layer serving as the source / drain (1, 1).
1, 1) Selective epi growth to have facets. Epi-growth at relatively low temperature (650-750 ° C) (1,
1, 1) Easy to form facets. For example, substrate temperature 65
At 0 ° C., dichlorosilane as a raw material and a hydrogen chloride gas for increasing the selectivity are flowed to form at a pressure of 15 Torr. At this time, the growth rate of silicon is about several Å / min. (Fig. 3 (B)) After forming a thick SiO 2 film, etch back is performed to
An O 2 film sidewall 28 is formed. Side wall 28
Is adjusted so that the impurity introduced by the source / drain implantation is diffused in the lateral direction by the heat treatment, and the junction between the source / drain and the body comes near the gate edge. For example, the desired thickness of the sidewall is about 800 °. Next, source / drain implantation of As is performed to form a source / drain 29. (FIG. 3 (C)) Thereafter, RTA is performed, the source / drain 29 is activated, and the junction between the body and the source / drain comes below the gate edge. (Fig. 3 (D)) From the above, SOI NMOSFE with low source / drain resistance
T is formed.
【００２４】図2に示すように（1,1,1）ファセット面の
角度Bは52゜となり、エピしたシリコンの膜厚をｔとす
ると、傾斜領域の長さはおよそ0.7ｔになる。これは、
（3,1,1）ファセットの2ｔの3分の1と非常に短い距離と
なっており、この傾斜領域ソース・ドレイン抵抗が小さ
くなり、高駆動力のSOI MOSFETのを実現することができ
る。As shown in FIG. 2, the angle B of the (1,1,1) facet plane is 52 °, and the length of the inclined region is about 0.7 t, where t is the thickness of the epitaxial silicon. this is,
The distance is as short as one third of 2t of the (3,1,1) facet, and the source / drain resistance of the inclined region is reduced, so that a SOI MOSFET with high driving force can be realized.
【００２５】＜第2の実施例＞図5は、この発明の第2の
実施例を示すSOI（Silicon on insulator）電界効果ト
ランジスタ（MOSFET）の構造を説明するための図であ
り、断面図を用い概略的に示している。ここでは、NMOS
FETについてのみ説明する。図5は、SOI NMOSFETの断面
図であり、シリコン基板21、埋め込み酸化膜（BOX）2
2、ボディ30、フィールド酸化膜24、ゲート電極25、薄
いSiO2のサイドウォール26、厚いSiO2のサイドウォール
28、ソース・ドレイン29、ソース・ドレイン部にエピ成
長したシリコンゲルマ（SiGe）31から構成されている。
エピ成長したシリコンゲルマ（SiGe）31は、ノンドープ
で形成し、ソース・ドレインインプラの時に不純物が導
入される。また（1,1,1）ファセット面を持っている。<Second Embodiment> FIG. 5 is a view for explaining the structure of an SOI (Silicon on insulator) field effect transistor (MOSFET) according to a second embodiment of the present invention. It is schematically used. Here, NMOS
Only the FET will be described. FIG. 5 is a cross-sectional view of an SOI NMOSFET, in which a silicon substrate 21, a buried oxide film (BOX) 2
2, body 30, field oxide film 24, gate electrode 25, thin SiO 2 sidewall 26, thick SiO 2 sidewall
28, a source / drain 29, and silicon germanium (SiGe) 31 epitaxially grown on the source / drain portion.
The epitaxially grown silicon germanium (SiGe) 31 is formed without doping, and impurities are introduced at the time of source / drain implantation. It also has a (1,1,1) facet plane.
【００２６】第1の実施例においては、（1, 1, 1）ファ
セットを持つシリコン層をエピしたが、第2の実施例で
は、（1, 1, 1）ファセットを持つシリコンゲルマ（SiG
e）層をソース・ドレインとなるSOI層上にエピ成長する
点が異なる。In the first embodiment, a silicon layer having a (1,1,1) facet was epitaxy. In the second embodiment, a silicon germanium (SiG) having a (1,1,1) facet was used.
e) The difference is that the layer is epitaxially grown on the SOI layer serving as the source / drain.
【００２７】次に、上記構造のSOI NMOSFETの製造方法
を簡単に記す。Next, a method of manufacturing the SOI NMOSFET having the above structure will be briefly described.
【００２８】第1の実施例の図3（A）の構造になった
後、CVD装置を用い、ソース・ドレインとなるSOI層上に
のみ50 - 100 nm程度の厚さのシリコンゲルマ（SiGe）
膜を（1,1, 1）ファセットを持つように選択エピ成長す
る。この時の断面図は図3（B）と同等であり、エピ膜が
シリコンゲルマ（SiGe）膜である点のみ異なる。エピ成
長は、例えば、基板温度650℃で、原料であるジクロー
ルシランとゲルマン（GeH4）、選択性を上げるための塩
化水素ガスを流し、15 Torrの圧力において形成する。
このときのシリコンゲルマ（SiGe）の成長速度は、数10
0Å/分程度の成長速度である。この後の工程は、第1の
実施例の図3（C）-（D）の説明と同等である。After the structure shown in FIG. 3A of the first embodiment is obtained, silicon germanium (SiGe) having a thickness of about 50 to 100 nm is formed only on the SOI layer serving as a source / drain by using a CVD apparatus.
Selectively grow the film to have (1,1,1) facets. The cross-sectional view at this time is the same as FIG. 3B, except that the epi film is a silicon germanium (SiGe) film. For example, the epitaxial growth is performed at a substrate temperature of 650 ° C., a flow of dichlorsilane as a raw material, germane (GeH4), and a hydrogen chloride gas for increasing the selectivity, at a pressure of 15 Torr.
At this time, the growth rate of silicon germanium (SiGe) is several tens.
The growth rate is about 0Å / min. Subsequent steps are the same as the description of FIGS. 3 (C)-(D) of the first embodiment.
【００２９】＜第3の実施例＞図6は、この発明の第3の
実施例を示すSOI（Silicon on insulator）電界効果ト
ランジスタ（MOSFET）の構造を説明するための図であ
り、断面図を用い概略的に示している。ここでは、NMOS
FETについてのみ説明する。<Third Embodiment> FIG. 6 is a view for explaining the structure of an SOI (Silicon on insulator) field effect transistor (MOSFET) according to a third embodiment of the present invention. It is schematically used. Here, NMOS
Only the FET will be described.
【００３０】図6は、SOI NMOSFETの断面図であり、シリ
コン基板21、埋め込み酸化膜（BOX）22、ボディ30、フ
ィールド酸化膜24、ゲート電極25、薄いSiO2のサイドウ
ォール26、厚いSiO2のサイドウォール28、ソース・ドレ
イン29、ソース・ドレイン上にエピ成長したシリコン2
7、ゲート電極25及びソース・ドレイン29上に形成され
たシリサイド32、から構成されている。エピ成長したシ
リコン27は、（1,1,1）ファセット面を持っている。FIG. 6 is a cross-sectional view of the SOI NMOSFET, which includes a silicon substrate 21, a buried oxide film (BOX) 22, a body 30, a field oxide film 24, a gate electrode 25, a thin SiO 2 sidewall 26, and a thick SiO 2 Side wall 28, source / drain 29, silicon 2 epitaxially grown on source / drain
7, a silicide 32 formed on the gate electrode 25 and the source / drain 29. The epitaxially grown silicon 27 has a (1,1,1) facet plane.
【００３１】この構造では、第1の実施例で作製された
図3（D）の構造の後に、サリサイドを行い、ゲート及び
ソース・ドレインの抵抗を下げている。（1,1,1）ファ
セット面をもつシリコンをエピすることにより、傾斜領
域の長さはエピ膜厚の70％程度と非常に短いので、厚い
サイドウォールの膜厚制御は、ソース・ドレインインプ
ラで導入した不純物が横方向拡散してゲートエッジ付近
にソース・ドレインとボディの接合がくる膜厚に調節す
ればよくなる。In this structure, salicide is performed after the structure of FIG. 3D manufactured in the first embodiment to reduce the resistance of the gate and the source / drain. Since the length of the inclined region is as short as about 70% of the epitaxial film thickness by epitaxy of silicon having a (1,1,1) facet surface, the thickness of the thick sidewall is controlled by the source / drain implantation. It is sufficient to adjust the film thickness so that the impurity introduced in step 1 diffuses in the horizontal direction and the junction between the source / drain and the body comes near the gate edge.
【００３２】次に、上記構造のSOI NMOSFETの製造方法
を簡単に記す。Next, a method of manufacturing the SOI NMOSFET having the above structure will be briefly described.
【００３３】第1の実施例の図3（D）の構造になった
後、コバルト（Co）あるいはチタン（Ti）をスパッタ法
により、所望の膜厚形成する。その後、短時間熱処理
（RTA）装置により、所望の温度での熱処理を行い、ゲ
ート上及びソース・ドレイン上にサリサイドを形成す
る。表面に形成された、窒化物はアンモニア過水（NH4O
H/H2O2）等のサリサイドとの選択エッチング可能な溶液
に浸すことにより、除去する。その後、再度RTA装置に
より熱処理を行い、サリサイドの低抵抗化を行う。After the structure shown in FIG. 3D of the first embodiment is obtained, cobalt (Co) or titanium (Ti) is formed into a desired film thickness by a sputtering method. Thereafter, heat treatment is performed at a desired temperature by a short-time heat treatment (RTA) device to form salicide on the gate and on the source / drain. The nitride formed on the surface is made of ammonia peroxide (NH4O
It is removed by dipping in a solution that can be selectively etched with salicide such as H / H2O2). After that, heat treatment is performed again by the RTA apparatus to reduce the resistance of salicide.
【００３４】以上により、低ソース・ドレイン抵抗を持
つSOI NMOSFETが形成される。As described above, a SOIN MOSFET having a low source / drain resistance is formed.
【００３５】[0035]
【発明の効果】この発明の第１の実施例によれば、SOI
（Silicon on insulator）電界効果トランジスタ（MOSF
ET）の構造及び製造方法によれば、（1,1,1）ファセッ
ト面をもつシリコンをソース・ドレインになるSOI層上
にエピすることにより、ゲートとソース・ドレイン間の
フリンジ容量の増加を抑え、かつ、エピされたシリコン
膜がゲートに近い所から厚くなることにより、傾斜領域
のソース・ドレインの抵抗を下げることが可能になり、
高駆動力のSOI MOSFETのを実現することができるという
効果が得られる。According to the first embodiment of the present invention, the SOI
(Silicon on insulator) Field effect transistor (MOSF
According to the structure and manufacturing method of (ET), an increase in the fringe capacitance between the gate and the source / drain is achieved by epitaxially growing silicon having a (1,1,1) facet on the SOI layer serving as the source / drain. It is possible to reduce the resistance of the source / drain of the inclined region by suppressing and increasing the thickness of the epitaxial silicon film near the gate.
The effect that a SOI MOSFET with high driving force can be realized is obtained.
【００３６】従来の（3, 1, 1）ファセットを持つ構造
と（1, 1, 1）ファセットを持つ構造のソース・ドレイ
ン抵抗を比較する。図4に、シリコンをエピしたソース
・ドレイン部の構造の例として、（3, 1, 1）ファセッ
トの場合と、（1, 1, 1）ファセットの場合を示した。S
OIの初期膜厚を20 nm、ゲートとコンタクト間の距離を2
00 nm、エピしたシリコン膜厚を60 nmとし、ゲートエッ
ジからコンタクトエッジまでの抵抗を求めた。The source / drain resistances of the conventional structure having the (3, 1, 1) facet and the structure having the (1, 1, 1) facet will be compared. FIG. 4 shows a case of a (3, 1, 1) facet and a case of a (1, 1, 1) facet as an example of a structure of a source / drain portion obtained by epitaxy of silicon. S
OI initial thickness 20 nm, gate-contact distance 2
The resistance from the gate edge to the contact edge was determined with the thickness of the epitaxial silicon film being 60 nm and 00 nm.
【００３７】これから、コンタクトまでの間のソース・
ドレイン抵抗は（1, 1, 1）ファセットの方が、（3, 1,
1）ファセットよりも約20%抵抗が低くなる事がわか
る。また、設計ルールがより短くなって、ゲート - コ
ンタクト間の距離が短くなれば、その効果はさらに大き
くなる。From now on, the source
The drain resistance of the (1, 1, 1) facet is (3, 1,
1) It turns out that the resistance is about 20% lower than the facet. The effect will be even greater if the design rules are shorter and the gate-contact distance is shorter.
【００３８】また、この発明の第２の実施例によれば、
SOI（Silicon on insulator）電界効果トランジスタ（M
OSFET）の構造及び製造方法によれば、（1,1,1）ファセ
ット面をもつシリコンゲルマ（SiGe）をエピ成長するこ
とにより、同一温度におけるシリコンのエピ成長速度の
数十倍の速度が得られるため、プロセス時間の短縮が実
現できるという効果が得られる。シリコンのエピ成長速
度は数Å/分のため、例えば600Å成長させるためには、
数時間を要し、デバイス製造を行う上で実用的ではな
い。シリコンゲルマのエピ成長速度は約100Å/分のた
め、例えば600Å成長させるためには、6分と十分実用的
な時間である。According to the second embodiment of the present invention,
SOI (Silicon on insulator) field effect transistor (M
According to the structure and the manufacturing method of OSFET, by growing silicon germanium (SiGe) having a (1,1,1) facet surface, a speed several tens of times higher than that of silicon at the same temperature can be obtained. Therefore, the effect that the process time can be shortened can be obtained. Since the epi growth rate of silicon is several Å / min, for example, to grow 600 Å,
It takes several hours and is not practical for manufacturing devices. Since the epi growth rate of silicon germanium is about 100 ° / min, it is a sufficiently practical time of 6 minutes for, for example, growing 600 °.
【００３９】更に、シリコンゲルマを使うことにより、
コンタクト抵抗が下がるという効果も得られる。シリコ
ンゲルマでは、同じ不純物濃度のシリコンに比べ、コン
タクト抵抗率は2桁程度低くなることが知られている。Further, by using silicon germanium,
The effect of reducing the contact resistance can also be obtained. It is known that the contact resistivity of silicon germanium is about two orders of magnitude lower than that of silicon having the same impurity concentration.
【００４０】また、当然、シリコンゲルマも（1,1,1）
ファセット面を持つように形成しているため、第1の実
施例と同様な効果も得られる。Naturally, silicon germanium is also (1,1,1)
Since it is formed to have a facet surface, the same effect as in the first embodiment can be obtained.
【００４１】更に、この発明の第３の実施例によれば、
SOI（Silicon on insulator）電界効果トランジスタ（M
OSFET）の構造及び製造方法によれば、（1,1,1）ファセ
ット面をもつシリコンをソース・ドレイン上にエピした
後、厚いサイドウォールを形成し、その後サリサイドを
行ってソース・ドレインの抵抗を下げることにより、
（3,1,1）ファセット面の場合よりもソース・ドレイン
の抵抗を大きく下げることが可能になり、高駆動力のSO
I MOSFETのを実現することができるという効果が得られ
る。Further, according to the third embodiment of the present invention,
SOI (Silicon on insulator) field effect transistor (M
According to the structure and manufacturing method of OSFET, silicon having a (1,1,1) facet surface is epitaxially grown on the source / drain, a thick sidewall is formed, and then salicide is performed to reduce the resistance of the source / drain. By lowering
The source / drain resistance can be greatly reduced compared to the case of (3,1,1) facet surface.
The effect of realizing the I MOSFET can be obtained.
【００４２】従来の（3, 1, 1）ファセットを持つ構造
と（1, 1, 1）ファセットを持つ構造でサリサイドを行
った場合のソース・ドレイン抵抗を比較する。図7に、6
0 nmのシリコンをエピし、その後Coサリサイドを行った
場合の断面図を、（3, 1, 1）ファセットの場合と、
（1, 1, 1）ファセットの場合を示した。SOIの初期膜厚
を20 nm、SiO2の厚いサイドウォールの膜厚をそれぞれ1
20nm、80nmとした。サイドウォール膜厚は、（3, 1,
1）ファセットでは、サリサイドに必要なシリコンの膜
厚以下の領域を覆うように、（1, 1, 1）ファセットで
は、ソース・ドレインとゲートのオフセットが無くなる
ように決めている。The source / drain resistance when salicide is performed in the conventional structure having the (3,1,1) facet and the structure having the (1,1,1) facet will be compared. In Figure 7, 6
The cross-sectional views of epitaxy of 0 nm silicon followed by Co salicide are shown for the (3, 1, 1) facet,
The case of (1, 1, 1) facet is shown. SOI initial film thickness 20 nm, the thickness of the thick sidewall of SiO 2 respectively 1
20 nm and 80 nm. The sidewall film thickness is (3, 1,
1) In the facet, the (1, 1, 1) facet is determined so that the offset between the source / drain and the gate is eliminated so as to cover the area below the silicon film thickness required for salicide.
【００４３】ゲートエッジからコンタクトエッジまでの
抵抗を第1の実施例の効果の中で求めたが、Coシリサイ
ドがある場合はCoシリサイドの抵抗が非常に小さいた
め、ゲートエッジからCoシリサイドまでの抵抗を簡略化
して求めた。The resistance from the gate edge to the contact edge was determined in the effect of the first embodiment. If Co silicide is present, the resistance from the gate edge to Co silicide is very small because the resistance of Co silicide is very small. Was simplified.
【００４４】これから、コンタクトまでの間のソース・
ドレイン抵抗は（1, 1, 1）ファセットの方が、（3, 1,
1）ファセットよりも約60%と非常に抵抗が低くなる
事、また、図4におけるサリサイド無しの場合よりも約6
0%と非常に抵抗が低くなることがわかる。しかし、サリ
サイドを行なわない場合の抵抗計算は、ゲートからある
距離離れた位置にコンタクトが連続して存在している場
合を想定しているため、実際には更に抵抗は減少する。From now on, the source
The drain resistance of the (1, 1, 1) facet is (3, 1,
1) Very low resistance, about 60% than facet, and about 6% less than without salicide in Fig. 4.
It can be seen that the resistance is very low at 0%. However, the resistance calculation in the case where salicide is not performed assumes that the contacts are continuously present at a position apart from the gate by a certain distance, so that the resistance is actually further reduced.
【００４５】加えて、（1,1,1）ファセット面をもつシ
リコンをソース・ドレイン上にエピしたことにより、傾
斜領域の長さはエピ膜厚の70％程度と非常に短いので、
厚いサイドウォール膜厚はソース・ドレインとゲートの
オフセットがなくなる条件でのみ決定すれば良くなると
いう効果も得られる。（3,1,1）ファセット面をもつ場
合、サイドウォール膜厚はサリサイドのために必要なシ
リコン膜厚となるまでのゲートからの距離で決定される
ため、不必要にサイドウォール膜厚が厚くなったり、そ
れを防ぐためにはサリサイド条件に対する制限が厳しく
なったり、ソース・ドレインとゲートのオフセット量管
理が難しくなるといった問題があったが、サリサイドと
組み合わせることで生じるそれらすべて問題ががなくな
る。In addition, since the silicon having the (1,1,1) facet is epitaxed on the source / drain, the length of the inclined region is very short, about 70% of the epi film thickness.
The effect that the thick side wall film thickness can be determined only under the condition that the offset between the source / drain and the gate is eliminated is obtained. When the (3,1,1) facet surface is used, the sidewall thickness is unnecessarily large because the sidewall thickness is determined by the distance from the gate until the silicon thickness required for salicide is reached. In order to prevent this, there are problems such as stricter restrictions on salicide conditions and difficulty in managing the offset amount between the source / drain and gate. However, all of these problems caused by combination with salicide are eliminated.
【００４６】[0046]
【利用の形態】第1から第3の実施例では、NMOSFETにつ
いてのみ説明を行ったが、不純物のN型とP型をかえるこ
とにより、当然PMOSFETにもこの方法は適用可能であ
る。又、本発明は、通常のBulkシリコン基板上に作製さ
れたMOSFETにも適用可能である。[Usage Mode] In the first to third embodiments, only the NMOSFET has been described. However, this method is naturally applicable to the PMOSFET by changing the N-type and P-type impurities. Further, the present invention is also applicable to a MOSFET manufactured on a normal Bulk silicon substrate.
【図１】第１の実施例によるSOI上に形成されたNMOSFET
の断面図である。FIG. 1 shows an NMOSFET formed on an SOI according to a first embodiment.
FIG.
【図２】(1,1,1)ファセット面の角度を説明する図であ
る。FIG. 2 is a diagram illustrating angles of a (1,1,1) facet surface.
【図３】図１のNMOSFETの製造工程の断面図である。FIG. 3 is a cross-sectional view of a manufacturing step of the NMOSFET of FIG. 1;
【図４】シリコンをSOI上にエピタキシャル成長させた
場合の(3,1,1)ファセットと(1,1,1)ファセットとを比較
した断面図である。FIG. 4 is a cross-sectional view comparing a (3,1,1) facet and a (1,1,1) facet when silicon is epitaxially grown on SOI.
【図５】第２の実施例によるSOI上に形成されたNMOSFET
の断面図である。FIG. 5 shows an NMOSFET formed on SOI according to a second embodiment.
FIG.
【図６】第３の実施例によるSOI上に形成されたNMOSFET
の断面図である。FIG. 6 shows an NMOSFET formed on SOI according to a third embodiment.
FIG.
【図７】シリコンをSOI上にエピタキシャル成長させ、
さらにシリサイド化した場合の(3,1,1)ファセットと(1,
1,1)ファセットとを比較した断面図である。FIG. 7: Silicon is epitaxially grown on SOI,
(3,1,1) facet and (1,1)
FIG. 2 is a cross-sectional view comparing with a (1) facet.
【図８】PMOSFETをゲートと垂直方向に切断した断面図
である。FIG. 8 is a sectional view of a PMOSFET cut in a direction perpendicular to a gate.
【図９】(3,1,1)ファセット面の角度を説明する図であ
る。FIG. 9 is a diagram illustrating angles of a (3, 1, 1) facet surface.
【図１０】図８のPMOSFETの製造工程の断面図である。FIG. 10 is a sectional view of the manufacturing process of the PMOSFET of FIG. 8;
【図１１】SOI上に(3,1,1)ファセットのシリコンをエピ
タキシャル成長させた場合の断面図である。FIG. 11 is a cross-sectional view of a case where (3,1,1) facet silicon is epitaxially grown on SOI.
２１：シリコン基板 ２２：埋め込み酸化膜 ２３：SOI層 ２４：フィールド酸化膜 ２５：ゲート電極 ２６：薄いサイドウォール ２７：エピ成長させたSi ２８：厚いサイドウォール ２９：ソース・ドレイン ３０：ボディ 21: silicon substrate 22: buried oxide film 23: SOI layer 24: field oxide film 25: gate electrode 26: thin sidewall 27: epitaxially grown Si 28: thick sidewall 29: source / drain 30: body
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｑ ６１６Ｔ ６１６Ｌ ６１６Ｖ Ｆターム(参考） 4M104 AA01 AA09 BB20 BB25 CC01 DD02 DD43 DD80 DD84 EE09 EE17 GG09 5F040 DA05 DA10 DA11 DA13 DC01 DC10 EB12 EC01 EC13 EF09 EH02 EM04 FA03 FA05 FA10 FC00 FC06 FC19 5F110 AA02 AA09 AA30 CC02 DD05 DD13 EE05 EE09 EE14 EE32 EE44 EE48 GG02 GG12 HJ01 HJ13 HJ23 HK05 HK08 HK09 HK21 HK25 HK33 HK34 HK39 HK40 HM02 NN62 QQ11 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/336 H01L 29/78 301Q 616T 616L 616V F-term (Reference) 4M104 AA01 AA09 BB20 BB25 CC01 DD02 DD43 DD80 DD84 EE09 EE17 GG09 5F040 DA05 DA10 DA11 DA13 DC01 DC10 EB12 EC01 EC13 EF09 EH02 EM04 FA03 FA05 FA10 FC00 FC06 FC19 5F110 AA02 AA09 AA30 CC02 DD05 DD13 EE05 EE09 EE14 EE32. NN62 QQ11
Claims (9)
形成されたMOSFETであって、前記MOSFETのソース及びド
レイン上に（1,1,1)ファセット面を有する半導体層が、
エピタキシャル成長されていることを特徴とするMOSFET
の構造。1. A MOSFET formed on an SOI (Silicon on insulater) substrate, the semiconductor layer having a (1,1,1) facet surface on a source and a drain of the MOSFET,
MOSFET characterized by being epitaxially grown
Structure.
前記半導体層がシリコン若しくはシリコンゲルマである
ことを特徴とするMOSFETの構造。2. The structure of the MOSFET according to claim 1, wherein
The structure of the MOSFET, wherein the semiconductor layer is silicon or silicon germanium.
って、前記基板上にゲート電極を形成する工程と、前記
ゲート電極の側壁に絶縁物から成るサイドウォールを形
成する工程と、選択エピタキシャル成長法により前記MO
SFETのソース及びドレイン上に(1,1,1)ファセット面を
持つ半導体膜を形成することを特徴とするMOSFETの製造
方法。3. A method of manufacturing a MOSFET on an SOI substrate, comprising: forming a gate electrode on the substrate; forming a sidewall made of an insulator on a side wall of the gate electrode; MO
A method for manufacturing a MOSFET, comprising forming a semiconductor film having a (1,1,1) facet surface on a source and a drain of an SFET.
て、前記(1,1,1)ファセット面を持つ半導体膜を形成し
た後、前記ゲート電極の側壁に、再度絶縁物のサイドウ
ォールを形成し、SOI基板全面に高融点金属を堆積させ
て熱処理する工程を行うことを特徴とするMOSFETの製造
方法。4. The method for manufacturing a MOSFET according to claim 3, wherein after forming the semiconductor film having the (1,1,1) facet surface, a sidewall of an insulator is again formed on a sidewall of the gate electrode. Forming a high melting point metal on the entire surface of the SOI substrate and performing a heat treatment.
て、前記半導体膜がシリコン、若しくはシリコンゲルマ
であることを特徴とするMOSFETの製造方法。5. The method for manufacturing a MOSFET according to claim 3, wherein the semiconductor film is silicon or silicon germanium.
て、前記絶縁物がSiO2若しくはSiNであることを特徴と
するMOSFETの製造方法。6. The method for manufacturing a MOSFET according to claim 3, wherein the insulator is SiO 2 or SiN.
て、前記MOSFETのソース及びドレイン上に(1,1,1)ファ
セット面を有するエピタキシャル成長されたシリコン層
が高融点金属とのシリサイドに改変されており、前記MO
SFETのゲート電極の側壁の絶縁膜から成るサイドウォー
ルが前記(1,1,1)ファセット面を覆うように形成され、
前記SOI基板の絶縁層まで達しないシリコン層が前記高
融点金属とのシリサイドに改変されてなることを特徴と
するMOSFETの構造。7. A MOSFET formed on an SOI substrate, wherein an epitaxially grown silicon layer having a (1,1,1) facet surface on a source and a drain of the MOSFET is changed to a silicide with a refractory metal. Said MO
A sidewall made of an insulating film on a sidewall of the gate electrode of the SFET is formed so as to cover the (1,1,1) facet surface,
A MOSFET structure, wherein a silicon layer that does not reach an insulating layer of the SOI substrate is modified into a silicide with the high melting point metal.
前記絶縁膜がSiO2若しくはSiNであることを特徴とするM
OSFETの構造。8. The structure of the MOSFET according to claim 7, wherein
M wherein the insulating film is SiO 2 or SiN.
OSFET structure.
前記高融点金属とのシリサイドが、コバルトシリサイド
（CoSi2）、チタンシリサイド（TiSi2）白金シリサイド
（PtSi2）のいずれかであることを特徴とするMOSFETの
構造。9. The structure of the MOSFET according to claim 7, wherein
The MOSFET structure, wherein the silicide with the high melting point metal is any one of cobalt silicide (CoSi 2 ), titanium silicide (TiSi 2 ), and platinum silicide (PtSi 2 ).
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