JP2000223562A - Semiconductor device and its fabrication - Google Patents

Abstract

PROBLEM TO BE SOLVED: To stabilize the characteristics of an MOS transistor by forming a gate insulation film thicker at the step part in an element forming region than other parts. SOLUTION: A trench 6 is made in a semiconductor substrate 1 of silicon, or the like, and filled with an insulation film 8 of SiO2, or the like. A step 7 is formed in the boundary region of an element forming region, i.e., the semiconductor substrate 1, and the insulation film 8, i.e., an isolation region, and a gate insulation film 9 is formed on the surface of the semiconductor substrate 1 including the step 7. The gate insulation film 9 is formed thicker at the step part 7 than other region, i.e., the planar surface of the semiconductor substrate 1. According to the arrangement, electrical characteristics of an MOS transistor can be enhanced.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳しくは、トレンチ構造等の
素子分離を用いた高集積度半導体装置およびその製造方
法に関する。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a highly integrated semiconductor device using element isolation such as a trench structure and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】半導体装置の素子分離およびウェル分離
として、従来からＬＯＣＯＳ (LocalOxidation of Sili
con) 法が用いられている。ＬＯＣＯＳ法は、耐酸化マ
スクから露出するシリコン基板表面を熱酸化する簡便な
工程により形成される。しかし、バーズビークの発生に
より素子分離領域の面積が拡大し、素子形成領域の面積
の確保が困難となる等、高集積度化には不向きとされて
いる。そこで、半導体基板に溝を形成し、この溝内にＣ
ＶＤ(Chemical Vapor Deposition) 法等で形成した絶縁
膜、例えば酸化シリコン等を埋め込むＳＴＩ (Shallow
Trench Isolation) 法が採用され始めている。ＳＴＩの
製造工程を図１０〜図１２を参照して説明する。2. Description of the Related Art Conventionally, LOCOS (Local Oxidation of Silicon) has been used as element isolation and well isolation of a semiconductor device.
con) method is used. The LOCOS method is formed by a simple process of thermally oxidizing a silicon substrate surface exposed from an oxidation resistant mask. However, the occurrence of bird's beaks increases the area of the element isolation region, making it difficult to secure the area of the element formation region. Therefore, a groove is formed in the semiconductor substrate, and C
An STI (Shallow) for embedding an insulating film formed by a VD (Chemical Vapor Deposition) method or the like, such as silicon oxide.
Trench Isolation) has begun to be adopted. The manufacturing process of the STI will be described with reference to FIGS.

【０００３】図１０（ａ）： 半導体基体１上に酸化シ
リコン膜２および窒化シリコン膜３からなる保護膜４を
形成する。さらに保護膜４上に複数のレジストマスク５
を形成する。レジストマスク５の平面形状は、その開口
パターン幅に広狭を有するとともにパターン密度に疎密
を有する。FIG. 10A: A protective film 4 composed of a silicon oxide film 2 and a silicon nitride film 3 is formed on a semiconductor substrate 1. Further, a plurality of resist masks 5 are formed on the protective film 4.
To form The planar shape of the resist mask 5 has a wide and narrow opening pattern width and a sparse and dense pattern density.

【０００４】図１０（ｂ）： レジストマスク５をエッ
チングマスクとして保護膜４をエッチングし、レジスト
マスク５を除去する。FIG. 10B: The protective film 4 is etched using the resist mask 5 as an etching mask, and the resist mask 5 is removed.

【０００５】図１０（ｃ）： 保護膜４をエッチングマ
スクとして、さらに半導体基体１をエッチングしてトレ
ンチ６を開口する。FIG. 10C: Using the protective film 4 as an etching mask, the semiconductor substrate 1 is further etched to open a trench 6.

【０００６】図１０（ｄ）： トレンチ６内壁および底
面に熱酸化膜（不図示）を形成し、絶縁膜８をバイアス
ＥＣＲ (Electron Cyclotron Resonance) ＣＶＤ法等、
埋め込み特性に優れた堆積方法で形成する。絶縁膜８の
成膜厚さは、トレンチ６が埋まり保護膜４表面とほぼ同
一レベルとなる程度とする。この結果、パターン幅の広
い保護膜４上には同程度の厚さの絶縁膜８が堆積する。
パターン幅の狭い保護膜４上の絶縁膜８の厚さは薄い。
保護膜４上のこれら絶縁膜８は不要である。FIG. 10D: A thermal oxide film (not shown) is formed on the inner wall and the bottom surface of the trench 6 and the insulating film 8 is formed by a bias ECR (Electron Cyclotron Resonance) CVD method or the like.
It is formed by a deposition method having excellent filling characteristics. The thickness of the insulating film 8 is set to such an extent that the trench 6 is buried and becomes substantially the same level as the surface of the protective film 4. As a result, the insulating film 8 having the same thickness is deposited on the protective film 4 having a large pattern width.
The thickness of the insulating film 8 on the protective film 4 having a small pattern width is small.
These insulating films 8 on the protective film 4 are unnecessary.

【０００７】図１１（ｅ）： そこで、まずパターン幅
の広い保護膜４上の絶縁膜８の中央部分のみをレジスト
パターニングおよびエッチングで除去する。これは次工
程のＣＭＰにおける、過度のオーバーポリッシングを避
け、絶縁膜８の埋め込み形状を良好なものとするために
施す。FIG. 11E: First, only the central portion of the insulating film 8 on the protective film 4 having a large pattern width is removed by resist patterning and etching. This is performed in order to avoid excessive overpolishing in the next step of CMP and to improve the buried shape of the insulating film 8.

【０００８】図１１（ｆ）： この状態でＣＭＰ (Chem
ical mechanical polishing)を施して保護膜４上に堆積
した不要の絶縁膜を除去し、トレンチ６内にのみ絶縁膜
８を残す。窒化シリコン膜３は、ＣＭＰにおける研磨ス
トッパとしても機能する。FIG. 11F: In this state, the CMP (Chem
Unnecessary insulating film deposited on the protective film 4 is removed by performing mechanical mechanical polishing, and the insulating film 8 is left only in the trench 6. The silicon nitride film 3 also functions as a polishing stopper in CMP.

【０００９】図１１（ｇ）： 窒化シリコン膜３をエッ
チング除去する。FIG. 11G: The silicon nitride film 3 is removed by etching.

【００１０】図１１（ｈ）： 酸化シリコン膜２をウェ
ットエッチング等で除去し、シャロートレンチアイソレ
ーション構造の原型が完成する。しかし、この段階がＳ
ＴＩの最終形状ではない。すなわち、図示は省略するも
のの、再度の熱酸化膜形成、レジストパターニング、イ
オン注入、レジスト除去、熱酸化膜除去等の各工程を反
復してウェルを形成する。さらに犠牲酸化膜形成および
その除去をおこなった後、改めて熱酸化によりゲート絶
縁膜を形成することにより、ＳＴＩ構造の素子分離領域
が形成される。この状態で、半導体基体１へのトランジ
スタ等の素子形成工程の準備が完了する。FIG. 11 (h): The silicon oxide film 2 is removed by wet etching or the like, and a prototype of a shallow trench isolation structure is completed. However, this stage is S
Not the final shape of the TI. That is, although not shown, the wells are formed by repeating the steps of forming a thermal oxide film, resist patterning, ion implantation, removing the resist, removing the thermal oxide film, etc. again. After the formation and removal of the sacrificial oxide film, the gate insulating film is formed again by thermal oxidation, thereby forming the element isolation region having the STI structure. In this state, preparation for the step of forming an element such as a transistor on the semiconductor substrate 1 is completed.

【００１１】[0011]

【発明が解決しようとする課題】このように、半導体基
体１表面に酸化膜を形成する工程、およびウェットエッ
チングによりこの酸化膜を除去する工程を数回反復する
結果、トレンチ６内に埋め込まれた絶縁膜８と半導体基
体１の境界部に段差７が発生する。この段差７に起因す
る問題点を図１２および図１３を参照して説明する。図
１２は、図１１（ｈ）において破線円で囲って示す段差
７部分の拡大図である。As described above, the step of forming an oxide film on the surface of the semiconductor substrate 1 and the step of removing the oxide film by wet etching are repeated several times. A step 7 occurs at the boundary between the insulating film 8 and the semiconductor substrate 1. Problems caused by the step 7 will be described with reference to FIGS. FIG. 12 is an enlarged view of a step 7 portion surrounded by a broken line circle in FIG.

【００１２】図１２（ａ）： 段差７部分においては、
トレンチ６内に埋め込まれた絶縁膜８の周縁部分は図示
のようにウェットエッチングされてテーパ形状となる。
一方の半導体基体１は、このウェットエッチング条件で
はエッチングされないので、そのコーナ部分は９０°に
近い角度を保ったまま露出する。段差７の深さは、通常
５０ｎｍ程度である。FIG. 12 (a): At the step 7 part,
The peripheral portion of the insulating film 8 buried in the trench 6 is wet-etched as shown to have a tapered shape.
Since one semiconductor substrate 1 is not etched under the wet etching condition, the corner portion is exposed while maintaining an angle close to 90 °. The depth of the step 7 is usually about 50 nm.

【００１３】図１２（ｂ）： ゲート絶縁膜９を熱酸化
により形成する場合、理想的にはその膜厚が、この図の
ように段差部分を含めて均一な膜厚に形成されることが
望ましい。FIG. 12B: When the gate insulating film 9 is formed by thermal oxidation, the film thickness is ideally preferably uniform including the steps as shown in FIG. desirable.

【００１４】図１２（ｃ）： しかしながら、実際には
半導体基体１の露出した段差部分のコーナ部（小円で囲
って示す）では、他の部分よりもゲート絶縁膜９の膜厚
が薄く形成される。FIG. 12C: However, in practice, the gate insulating film 9 is formed to be thinner at the exposed corner portion (shown by a small circle) of the semiconductor substrate 1 than at other portions. Is done.

【００１５】コーナ部のゲート絶縁膜９の膜厚が薄く形
成される結果、ＭＯＳトランジスタ特性に以下のような
不都合が生じる。図１３はコーナ部分のゲート絶縁膜９
が薄い状態で作成したＮＭＯＳトランジスタのＶｇ−Ｉ
ｄ特性を示す。同図に見られるように、トランジスタの
サブスレッショルド特性にキンクが発生していることが
判る。これは、半導体基体１のコーナ部分に電界が集中
し、しかもその部分のゲート絶縁膜９の膜厚が他の部分
に比較して薄いため、コーナ部分のトランジスタ動作が
低電圧でｏｎ状態となるためと考えられる。As a result of the gate insulating film 9 having a small thickness in the corner portion, the following inconvenience occurs in the MOS transistor characteristics. FIG. 13 shows a gate insulating film 9 in a corner portion.
Vg-I of an NMOS transistor made in a thin state
This shows d characteristics. As can be seen from the figure, kink is generated in the sub-threshold characteristic of the transistor. This is because the electric field concentrates on the corner portion of the semiconductor substrate 1 and the gate insulating film 9 in that portion is thinner than the other portions, so that the transistor operation in the corner portion is turned on at a low voltage. It is thought to be.

【００１６】したがって本発明の課題は、素子分離領域
との境界の段差部分での、素子形成領域表面のゲート絶
縁膜の膜厚が薄くなる現象を防止し、あるいはこの部分
のゲート絶縁膜の膜厚を他の部分よりむしろ厚く形成す
ることが可能な半導体装置の製造方法を提供することで
ある。Accordingly, an object of the present invention is to prevent a phenomenon in which the thickness of a gate insulating film on the surface of an element forming region is reduced at a step portion at a boundary with an element isolation region, or to prevent a film of a gate insulating film in this portion. An object of the present invention is to provide a method of manufacturing a semiconductor device which can be formed thicker than other portions.

【００１７】本発明の別の課題は、かかる半導体装置の
製造方法により製造された、トランジスタ特性の安定し
た高集積度半導体装置を提供することである。Another object of the present invention is to provide a highly integrated semiconductor device manufactured by such a method for manufacturing a semiconductor device and having stable transistor characteristics.

【００１８】[0018]

【課題を解決するための手段】本発明は上述した課題を
解決するために提案するものである。すなわち本発明の
半導体装置の製造方法は、半導体基体上に素子分離領域
と、この素子分離領域との境界領域において段差を有す
る素子形成領域を形成する工程と、この素子形成領域表
面にゲート絶縁膜を形成する工程を有する半導体装置の
製造方法であって、このゲート絶縁膜の形成工程は、素
子形成領域の段差部分におけるゲート絶縁膜の膜厚が、
素子形成領域の段差部分以外におけるゲート絶縁膜の膜
厚より厚く形成する工程であることを特徴とする。The present invention proposes to solve the above-mentioned problems. That is, a method of manufacturing a semiconductor device according to the present invention includes a step of forming an element isolation region on a semiconductor substrate and an element formation region having a step in a boundary region between the element isolation region and a gate insulating film on the surface of the element formation region. Forming a gate insulating film, the step of forming the gate insulating film, the thickness of the gate insulating film in the step portion of the element forming region,
The process is characterized in that the gate insulating film is formed to be thicker than the gate insulating film in portions other than the step portion of the element formation region.

【００１９】かかるゲート絶縁膜の形成工程は、素子形
成領域に、熱酸化速度を制御するイオン種を選択的に注
入する工程と、この後、素子形成領域に熱酸化を施す工
程とを有することが望ましい。The step of forming the gate insulating film includes a step of selectively implanting ion species for controlling a thermal oxidation rate into the element formation region, and a step of thereafter performing thermal oxidation on the element formation region. Is desirable.

【００２０】すなわち、かかるゲート絶縁膜の形成工程
は、素子形成領域の段差部分以外の素子形成領域に、熱
酸化速度を低下させるイオン種を選択的に注入する工程
と、この後、素子形成領域に熱酸化を施す工程とを有す
ることが好適である。このように熱酸化速度を低下させ
るイオン種として、窒素イオンが例示される。That is, the step of forming the gate insulating film includes a step of selectively implanting ion species for reducing the thermal oxidation rate into an element formation region other than a step portion of the element formation region, And subjecting it to thermal oxidation. A nitrogen ion is exemplified as an ion species that reduces the thermal oxidation rate in this manner.

【００２１】ゲート絶縁膜の形成工程の他の好適な例と
しては、素子形成領域の段差部分の素子形成領域に、熱
酸化速度を増速させるイオン種を選択的に注入する工程
と、この後、素子形成領域に熱酸化を施す工程とを有す
ることが望ましい。かかるイオン種としては、Ｐ，Ｂ，
ＢＦ₂ ，Ａｓ，Ｓｂ，Ｏ，Ａｒ，Ｋｒ，ＸｅあるいはＲ
ｎ等が例示される。As another preferred example of the step of forming the gate insulating film, a step of selectively implanting ion species for increasing the thermal oxidation rate into the element formation region at the step portion of the element formation region, And subjecting the element formation region to thermal oxidation. Such ionic species include P, B,
BF ₂ , As, Sb, O, Ar, Kr, Xe or R
n etc. are illustrated.

【００２２】次に本発明の半導体装置は、半導体基体上
に素子分離領域と、この素子分離領域との境界領域にお
いて段差を有する素子形成領域を有し、この素子形成領
域表面にゲート絶縁膜を有する半導体装置であって、こ
のゲート絶縁膜の膜厚は、素子形成領域の段差部分にお
ける膜厚が、素子形成領域の段差部分以外における膜厚
より厚いことを特徴とする。Next, the semiconductor device of the present invention has an element isolation region on a semiconductor substrate and an element formation region having a step at a boundary region between the element isolation region, and a gate insulating film on a surface of the element formation region. In the semiconductor device, the thickness of the gate insulating film is larger at a step portion of the element formation region than at a portion other than the step portion of the element formation region.

【００２３】いずれの発明においても、素子分離領域
は、シャロートレンチアイソレーション構造であるとき
に好適に実施できるが、もちろんＬＯＣＯＳ構造の素子
分離領域であってもよい。In any of the inventions, the element isolation region can be preferably implemented when it has a shallow trench isolation structure, but may be an element isolation region having a LOCOS structure.

【００２４】〔作用〕本発明の半導体装置の製造方法に
よれば、素子形成領域の一部に熱酸化速度を制御するイ
オン種を選択的に注入し、この後熱酸化することによ
り、段差部分におけるゲート絶縁膜の膜厚を他の部分と
同じに、あるいはむしろ厚く形成することができる。し
たがって、この段差部分のゲート絶縁膜の薄膜化に起因
するＭＯＳトランジスタ特性の劣化を防止することがで
き、高集積度半導体装置を安定に提供することが可能と
なる。According to the method of manufacturing a semiconductor device of the present invention, an ion species for controlling a thermal oxidation rate is selectively implanted into a part of an element formation region, and thereafter, thermal oxidation is performed, thereby forming a step portion. Can be formed to have the same thickness as the other portions or rather thicker. Therefore, it is possible to prevent the MOS transistor characteristics from deteriorating due to the thinning of the gate insulating film in the step portion, and it is possible to stably provide a highly integrated semiconductor device.

【００２５】[0025]

【発明の実施の形態】以下、本発明の半導体装置の実施
形態例につき図面を参照して説明する。以下の実施形態
例の説明の図面においては、従来例の図面中の構成要素
と同様の構成要素には、同じ参照符号を付すものとす
る。また、以下の図面における各部の寸法の割合は説明
のためのものであり、実際の半導体装置に比例したもの
ではない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the semiconductor device according to the present invention will be described below with reference to the drawings. In the drawings for describing the embodiments below, the same reference numerals are given to the same components as those in the drawings of the conventional example. The proportions of the dimensions of each part in the following drawings are for explanation, and are not proportional to the actual semiconductor device.

【００２６】図１は素子形成領域と素子分離領域との境
界の段差７部分を拡大して示す、本発明の半導体装置の
要部概略断面図である。すなわち、シリコン等の半導体
基体１には、トレンチ６が形成されており、このトレン
チ６内にはいずれもＳｉＯ₂ 等からなる絶縁膜８が埋め
込まれている。素子形成領域すなわち半導体基体１と、
絶縁膜８すなわち素子分離領域との境界領域には、段差
７が形成されている。半導体基体１表面には、ゲート絶
縁膜９が形成されている。FIG. 1 is a schematic cross-sectional view of a main part of a semiconductor device according to the present invention, in which a step portion 7 at a boundary between an element formation region and an element isolation region is enlarged. That is, a trench 6 is formed in a semiconductor substrate 1 such as silicon, and an insulating film 8 made of SiO ₂ or the like is embedded in each of the trenches 6. An element formation region, that is, a semiconductor substrate 1,
A step 7 is formed in the insulating film 8, that is, in the boundary region with the element isolation region. A gate insulating film 9 is formed on the surface of the semiconductor substrate 1.

【００２７】図１（ａ）に示す半導体装置においては、
段差７部分におけるゲート絶縁膜９の膜厚は、他の領域
すなわち半導体基体１の平坦面の膜厚より厚い。In the semiconductor device shown in FIG.
The film thickness of the gate insulating film 9 in the step 7 is larger than the other region, that is, the film thickness of the flat surface of the semiconductor substrate 1.

【００２８】また図１（ｂ）に示す半導体装置では、段
差７のコーナ部のゲート絶縁膜９の膜厚が、他の領域よ
り厚く形成されている。In the semiconductor device shown in FIG. 1B, the gate insulating film 9 at the corner of the step 7 is formed to be thicker than other regions.

【００２９】このように、素子形成領域と素子分離領域
との境界領域のゲート絶縁膜９の膜厚を他の領域より厚
く形成することにより、ＭＯＳトランジスタの電気的特
性を向上することが可能となる。As described above, the electrical characteristics of the MOS transistor can be improved by forming the gate insulating film 9 in the boundary region between the element formation region and the element isolation region to be thicker than the other regions. Become.

【００３０】なおＳＴＩ構造に限らず、ＬＯＣＯＳ構造
の素子分離領域においても、素子形成領域との境界領域
の段差部分のゲート絶縁膜の膜厚を他の領域より厚く形
成することにより、同様の効果を収めることができる。Not only in the STI structure but also in the element isolation region of the LOCOS structure, the same effect can be obtained by forming the gate insulating film at the step portion of the boundary region with the element formation region to be thicker than other regions. Can be stored.

【００３１】[0031]

【実施例】以下、本発明の半導体装置の製造方法につ
き、図２〜図４を参照してさらに詳しく説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a method for manufacturing a semiconductor device according to the present invention will be described in more detail with reference to FIGS.

【００３２】〔実施例１〕本実施例は、半導体基体の素
子形成領域に、熱酸化速度を低下させる窒素イオンを選
択的に注入し、この後熱酸化を施した例である。[Embodiment 1] This embodiment is an example in which nitrogen ions for lowering the thermal oxidation rate are selectively implanted into the element formation region of the semiconductor substrate, and thereafter thermal oxidation is performed.

【００３３】図２（ａ）； シリコン等の半導体基体１
を用意し、その表面に熱酸化により酸化シリコン膜２を
１０ｎｍ程度形成する。さらに減圧ＣＶＤ(Chemical Va
porDeposition) 法により窒化シリコン膜３を１５０ｎ
ｍ程度形成する。 減圧ＣＶＤ条件 ＳｉＨ₂ Ｃｌ₂ ５０ ｓｃｃｍ ＮＨ₃ ２００ ｓｃｃｍ Ｎ₂ ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 温度 ７６０ ℃ 酸化シリコン膜２および窒化シリコン膜３は、あわせて
保護膜４となる。この保護膜４は本実施例では２層とし
たが、多結晶シリコンや非晶質シリコン等他の材料を組
み合わせた３層以上としてもよい。ただし最上層はエッ
チングストッパとして機能する材料、またエッチングマ
スクとしても機能する材料が選ばれる。また保護膜４の
最下層とその上の層とは、エッチング選択比がとれる材
料が選ばれる。FIG. 2A: Semiconductor substrate 1 such as silicon
Is prepared, and a silicon oxide film 2 is formed on its surface by thermal oxidation to a thickness of about 10 nm. Furthermore, low pressure CVD (Chemical Va
porDeposition) silicon nitride film 3 by 150n
m. Low pressure CVD conditions SiH ₂ Cl ₂ 50 sccm NH ₃ 200 sccm N ₂ 200 sccm pressure 70 Pa temperature 760 ° C. The silicon oxide film 2 and the silicon nitride film 3 together form the protective film 4. Although the protective film 4 has two layers in this embodiment, it may have three or more layers combining other materials such as polycrystalline silicon and amorphous silicon. However, a material that functions as an etching stopper and a material that also functions as an etching mask are selected for the uppermost layer. For the lowermost layer of the protective film 4 and the layer thereabove, a material having a high etching selectivity is selected.

【００３４】保護膜４上にレジストマスク５を形成す
る。レジストマスク５の開口部は、そのパターン幅に広
狭があり、またそのパターン密度にも疎密がある。また
レジストマスク５の厚さは、少なくとも保護膜４をパタ
ーニングしうる厚さ以上が選ばれる。A resist mask 5 is formed on the protective film 4. The opening of the resist mask 5 has a wide and narrow pattern width, and the pattern density varies. Further, the thickness of the resist mask 5 is selected to be at least a thickness at which the protective film 4 can be patterned.

【００３５】図２（ｂ）； レジストマスク５をマスク
として、保護膜４をパターニングする。エッチング装置
は市販の平行平板型ＲＩＥ (Reactive Ion Etching) 装
置を用い、下記条件によった。 ＣＦ₄ １００ ｓｃｃｍ Ａｒ １０００ ｓｃｃｍ 圧力 １３３ Ｐａ ＲＦパワー １０００ Ｗ 温度 ２０ ℃ 保護膜４のパターニング終了後はレジストマスク５をア
ッシングおよび硫酸過水洗浄により除去する。レジスト
マスク５は除去せずに次工程に進んでもよい。FIG. 2B: The protective film 4 is patterned using the resist mask 5 as a mask. The etching apparatus used was a commercially available parallel plate type RIE (Reactive Ion Etching) apparatus under the following conditions. CF ₄ 100 sccm Ar 1000 sccm Pressure 133 Pa RF power 1000 W Temperature 20 ° C. After patterning of the protective film 4, the resist mask 5 is removed by ashing and sulfuric acid / hydrogen peroxide cleaning. The process may proceed to the next step without removing the resist mask 5.

【００３６】図２（ｃ）； つぎにパターニングされた
保護膜４上層の窒化シリコン膜３をエッチングマスクと
して半導体基体１をエッチングし、複数のトレンチ６を
形成する。エッチング装置は高密度プラズマ発生源を有
するものが好ましく、本実施例ではＥＣＲ (Electron C
yclotron Resonance) エッチング装置を用い、下記条件
によりトレンチエッチングした。トレンチ６の深さは４
００〜５００ｎｍ程度の浅いものであるが、その開口パ
ターン幅に広狭があり、またそのパターン密度にも疎密
がある。 Ｃｌ₂ １３３ ｓｃｃｍ Ｏ₂ １０ ｓｃｃｍ 圧力 ５．３ Ｐａ ソースパワー １５００ Ｗ 基板バイアスパワー ２７５ Ｗ 温度 ２０ ℃FIG. 2C: The semiconductor substrate 1 is etched by using the patterned silicon nitride film 3 on the protective film 4 as an etching mask to form a plurality of trenches 6. The etching apparatus preferably has a high-density plasma generation source. In this embodiment, an ECR (Electron C)
yclotron Resonance) Using an etching apparatus, trench etching was performed under the following conditions. The depth of the trench 6 is 4
Although it is as shallow as about 00 to 500 nm, its opening pattern width is wide and narrow, and its pattern density is sparse and dense. Cl ₂ 133 sccm O ₂ 10 sccm Pressure 5.3 Pa Source power 1500 W Substrate bias power 275 W Temperature 20 ° C.

【００３７】図２（ｄ）； 形成されたトレンチ６の内
壁を熱酸化して酸化膜（不図示）を１０ｎｍ程度の厚さ
に形成する。熱酸化は、Ｏ₂ 雰囲気中１０００℃で施せ
ばよい。つぎに、絶縁膜８を全面に形成する。成膜装置
は、例えば基板バイアスを印加できる高密度プラズマＣ
ＶＤ装置が好ましい。本実施例では基板バイアス印加型
のＥＣＲプラズマＣＶＤ装置を用い、下記条件にて絶縁
膜８を形成した。 ＳｉＨ₄ １００ ｓｃｃｍ Ｏ₂ ３００ ｓｃｃｍ Ａｒ ２００ ｓｃｃｍ 圧力 ０．１３ Ｐａ ソースパワー ２０００ Ｗ 基板バイアスパワー１５００ Ｗ 温度 ６００ ℃ 絶縁膜８の堆積厚さは、トレンチ６を丁度埋め込む厚さ
でよい。この結果、広いパターン幅の保護膜４上には同
じ厚さの絶縁膜８が形成される。狭いパターン幅の保護
膜４上の絶縁膜８の厚さはこれより薄い。FIG. 2D: The inner wall of the formed trench 6 is thermally oxidized to form an oxide film (not shown) with a thickness of about 10 nm. The thermal oxidation may be performed at 1000 ° C. in an O ₂ atmosphere. Next, an insulating film 8 is formed on the entire surface. The film forming apparatus is, for example, a high-density plasma C to which a substrate bias can be applied.
VD devices are preferred. In this embodiment, an insulating film 8 was formed under the following conditions using a substrate bias application type ECR plasma CVD apparatus. SiH ₄ 100 sccm O ₂ 300 sccm Ar 200 sccm Pressure 0.13 Pa Source power 2000 W Substrate bias power 1500 W Temperature 600 ° C. The deposited thickness of the insulating film 8 may be a thickness just filling the trench 6. As a result, the insulating film 8 having the same thickness is formed on the protective film 4 having a wide pattern width. The thickness of the insulating film 8 on the protective film 4 having a narrow pattern width is thinner.

【００３８】図３（ｅ）； 広いパターン幅の保護膜４
上の絶縁膜８上のみに開口を有するレジストマスク（不
図示）を形成し、レジストマスクの開口から露出する絶
縁膜８をエッチングにより除去する。このエッチングは
後工程のＣＭＰを容易とし、過度のディッシング形状を
防止するためのものであり、絶縁膜８の中央部の最も厚
い部分の一部が除去されればよい。したがって、レジス
トマスクを形成する際のアライメント精度はさほど要求
されない。エッチング条件は下地の窒化シリコン膜３と
のエッチング選択比がとれる下記条件による。 ＣＦ₄ １５ ｓｃｃｍ ＣＯ ３００ ｓｃｃｍ Ａｒ ４００ ｓｃｃｍ 圧力 １３３ Ｐａ ＲＦパワー １５００ Ｗ 温度 ２０ ℃ 広いパターン幅の保護膜４上の絶縁膜８の除去工程は、
広いパターン幅の保護膜４の幅サイズ次第では省略して
もよい。FIG. 3E: Protective film 4 having a wide pattern width
A resist mask (not shown) having an opening only on the upper insulating film 8 is formed, and the insulating film 8 exposed from the opening of the resist mask is removed by etching. This etching is for facilitating the CMP in a later step and for preventing an excessive dishing shape, and it is sufficient that a part of the thickest portion at the center of the insulating film 8 is removed. Therefore, alignment accuracy when forming a resist mask is not so required. The etching conditions are as follows in order to obtain an etching selectivity with the underlying silicon nitride film 3. CF ₄ 15 sccm CO 300 sccm Ar 400 sccm pressure 133 Pa RF power 1500 W temperature 20 ° C. The process of removing the insulating film 8 on the protective film 4 having a wide pattern width is as follows.
It may be omitted depending on the width of the protective film 4 having a wide pattern width.

【００３９】図３（ｆ）； 他の領域の保護膜４上にも
形成された不要の絶縁膜８をも併せて、ＣＭＰにより除
去する。ＣＭＰ条件は、下地の窒化シリコン膜３との選
択比がとれる下記条件とする。 ＣＭＰ条件の一例 スラリ シリカ粉末（１４重量％）／ＫＯＨ水溶液 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ５００ ｇｆ／ｃｍ² キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍFIG. 3F: The unnecessary insulating film 8 formed on the protective film 4 in other regions is also removed by CMP. The CMP conditions are the following conditions that can provide a selectivity with the underlying silicon nitride film 3. Example of CMP conditions Slurry Silica powder (14% by weight) / KOH aqueous solution Slurry flow rate 20 sccm Polishing head pressure 500 gf / cm ² Carrier rotation speed 20 rpm Platen rotation speed 20 rpm

【００４０】図３（ｇ）； この後、窒化シリコン膜３
のみを除去する。この際には、下地の酸化シリコン膜２
や絶縁膜８と選択比のとれる、熱リン酸によるウェット
エッチングを用いる。ドライエッチングを用いる場合に
は、等方性のエッチングが可能なＣＤＥ (Chemical Dry
Etching) が好適である。 ＣＤＥ条件の一例 ＣＦ₄ ６０ ｓｃｃｍ Ｏ₂ ２４０ ｓｃｃｍ ソースパワー ４００ Ｗ 圧力 ３０ Ｐａ 温度 １５ ℃ 窒化シリコン膜３を選択的に除去した結果、トレンチ６
に埋め込まれた絶縁膜８の上部は、トレンチ６から突出
した形となる。絶縁膜８の突出高さは、窒化シリコン膜
３と同じほぼ１５０ｎｍである。FIG. 3 (g); Thereafter, the silicon nitride film 3 is formed.
Remove only In this case, the underlying silicon oxide film 2
Or wet etching with hot phosphoric acid, which has a selectivity with the insulating film 8. When dry etching is used, CDE (Chemical Dry
Etching) is preferred. Example of CDE condition CF ₄ 60 sccm O ₂ 240 sccm Source power 400 W Pressure 30 Pa Temperature 15 ° C. As a result of selective removal of silicon nitride film 3, trench 6 was formed.
The upper portion of the insulating film 8 embedded in the trench protrudes from the trench 6. The protrusion height of the insulating film 8 is approximately 150 nm, which is the same as that of the silicon nitride film 3.

【００４１】図３（ｈ）； この工程は、本発明の半導
体装置の製造方法における特徴的な工程である。すなわ
ち、シリコンからなる半導体基体１表面に、熱酸化にお
ける酸化レートを低下する働きのあるイオン、例えば窒
素イオンをイオン注入する。イオン注入は、酸化シリコ
ン膜２を除去してから施してもよい。また酸化シリコン
膜２を除去後、新たに熱酸化膜を形成してからイオン注
入してもよい。図中矢印で示す、このイオン注入の結
果、半導体基体１表面にはイオン注入層１０が形成され
る。 イオン注入条件の一例 イオン種 窒素 加速エネルギ ５〜１０ ｋｅＶ ドーズ量 １〜１０×１０¹⁴ ／ｃｍ² FIG. 3H: This step is a characteristic step in the method of manufacturing a semiconductor device according to the present invention. That is, ions having a function of lowering the oxidation rate in thermal oxidation, for example, nitrogen ions are implanted into the surface of the semiconductor substrate 1 made of silicon. The ion implantation may be performed after removing the silicon oxide film 2. After removing the silicon oxide film 2, a new thermal oxide film may be formed and then ion implantation may be performed. As a result of this ion implantation indicated by arrows in the figure, an ion implantation layer 10 is formed on the surface of the semiconductor substrate 1. Example of ion implantation conditions Ion species Nitrogen Acceleration energy 5 to 10 keV Dose 1 to 10 × 10 ¹⁴ / cm ²

【００４２】この後、半導体基体１へのウェル形成や、
ＭＯＳトランジスタのパンチスルー抑止を目的とした埋
め込み層（いずれも不図示）形成、あるいはＶth調整の
ための不純物イオン注入をおこなう。これら不純物イオ
ン注入は、半導体基体１表面の酸化シリコン膜２を除去
後、１０〜３０ｎｍ程度の新たに形成した熱酸化膜（ス
ルー酸化膜）を介して施される。またゲート絶縁膜を形
成する直前には、このスルー酸化膜を除去する工程が入
る。これら数回にわたる酸化膜の除去にはＨＦ水溶液等
によるウェットエッチングが採用される。Thereafter, a well is formed in the semiconductor substrate 1,
A buried layer (both not shown) for suppressing punch-through of a MOS transistor is formed, or impurity ions are implanted for Vth adjustment. These impurity ions are implanted through a newly formed thermal oxide film (through oxide film) of about 10 to 30 nm after the silicon oxide film 2 on the surface of the semiconductor substrate 1 is removed. Immediately before forming the gate insulating film, a step of removing the through oxide film is performed. In order to remove the oxide film several times, wet etching using an HF aqueous solution or the like is employed.

【００４３】図４（ｉ）： この結果、トレンチ６内に
埋め込まれた絶縁膜８と半導体基体１の境界部に段差７
が発生する。FIG. 4I: As a result, a step 7 is formed at the boundary between the insulating film 8 embedded in the trench 6 and the semiconductor substrate 1.
Occurs.

【００４４】図４（ｊ）： 前図で破線円で囲った段差
７部分の拡大図を示す。段差７部分においては、トレン
チ６内に埋め込まれた絶縁膜８の周縁部分は図示のよう
にウェットエッチングされてテーパ形状となる。一方の
半導体基体１は、このウェットエッチング条件ではエッ
チングされないので、そのコーナ部分は９０°に近い角
度を保ったまま露出する。段差７の深さは、通常５０ｎ
ｍ程度である。半導体基体１の平坦な表面にはイオン注
入層１０が存在するが、この段差７部に露出した半導体
基体１の側面には、このイオン注入層は形成されていな
い。FIG. 4 (j): An enlarged view of a step 7 portion surrounded by a broken line circle in the previous figure. In the step 7 portion, the peripheral portion of the insulating film 8 buried in the trench 6 is wet-etched as shown to have a tapered shape. Since one semiconductor substrate 1 is not etched under the wet etching condition, the corner portion is exposed while maintaining an angle close to 90 °. The depth of the step 7 is usually 50 n
m. The ion implantation layer 10 is present on the flat surface of the semiconductor substrate 1, but the ion implantation layer is not formed on the side surface of the semiconductor substrate 1 exposed at the step 7.

【００４５】図４（ｋ）： この状態で熱酸化を施し、
ゲート絶縁膜９を形成する。熱酸化条件は特に限定は無
いが、例えばＨ₂ ／Ｏ₂ 混合ガスを用いた Pyrogenic酸
化により、被処理基体温度を８００℃〜８５０℃に設定
して施す。ゲート絶縁膜９の膜厚は、イオン注入層１０
が存在する半導体基体１の平坦な表面部分で３ｎｍ〜５
ｎｍである。FIG. 4 (k): In this state, thermal oxidation is performed.
A gate insulating film 9 is formed. The thermal oxidation conditions are not particularly limited, but the thermal treatment is performed by setting the temperature of the substrate to be treated at 800 ° C. to 850 ° C. by, for example, Pyrogenic oxidation using a H ₂ / O ₂ mixed gas. The thickness of the gate insulating film 9 is
3 nm to 5 nm at the flat surface portion of the semiconductor substrate 1 where
nm.

【００４６】一方の半導体基体１の段差部分にはイオン
注入層が存在しないので、ゲート絶縁膜９の膜厚はこれ
より厚く、例えば５ｎｍ〜８ｎｍの厚さに形成される。
このように、窒素イオンの注入により熱酸化レートが低
減される現象は、例えば 1996 Symposium on VLSI Tec
hnology Digest of Techical Papers, pp.18〜19に報告
されている。本実施例では、半導体基体１への窒素イオ
ン注入領域を選択することにより、目的とする段差部分
でのゲート絶縁膜９の膜厚を、選択的に厚く形成する。Since there is no ion-implanted layer in the step portion of one semiconductor substrate 1, the gate insulating film 9 is formed to be thicker, for example, 5 to 8 nm thick.
As described above, the phenomenon that the thermal oxidation rate is reduced by the implantation of nitrogen ions is described in, for example, 1996 Symposium on VLSI Technology.
hnology Digest of Technical Papers, pp. 18-19. In this embodiment, the thickness of the gate insulating film 9 at the target step is selectively increased by selecting a region for implanting nitrogen ions into the semiconductor substrate 1.

【００４７】この後の工程、すなわちゲート電極の形
成、ソース／ドレイン領域の形成、層間絶縁膜の形成お
よび上層配線の形成工程等は、常法に準じて形成するこ
とができる。The subsequent steps, that is, the formation of the gate electrode, the formation of the source / drain regions, the formation of the interlayer insulating film, the formation of the upper wiring, and the like can be carried out in a conventional manner.

【００４８】本実施例によれば、半導体基体への選択的
な窒素イオン注入を利用することにより、素子分離領域
との境界部分に発生する段差部分のゲート絶縁膜の膜厚
を、他の領域より厚く形成することができる。したがっ
て、ＭＯＳトランジスタの電気的特性の劣化を防止する
ことが可能である。According to the present embodiment, the thickness of the gate insulating film at the step formed at the boundary with the element isolation region can be reduced by using selective nitrogen ion implantation into the semiconductor substrate. It can be formed thicker. Therefore, it is possible to prevent the electrical characteristics of the MOS transistor from deteriorating.

【００４９】〔実施例２〕熱酸化レートを低減する窒素
イオン注入工程は、前実施例１ではＳＴＩ形成後におこ
なったが、この工程はさらに初期の工程、例えばＳＴＩ
形成前の段階で施してもよい。本実施例は、かかる製造
方法を図５〜図７を参照して説明する。ただし、前実施
例１に準じる工程およびそのプロセス条件等は、適宜省
略して説明するものとする。[Embodiment 2] The nitrogen ion implantation step for reducing the thermal oxidation rate was performed after the STI was formed in the previous embodiment 1, but this step is an earlier step, for example, STI.
It may be applied at a stage before formation. In the present embodiment, such a manufacturing method will be described with reference to FIGS. However, the steps according to the first embodiment, the process conditions, and the like will be omitted as appropriate.

【００５０】図５（ａ）： シリコン等の半導体基体１
を熱酸化し、酸化シリコン膜２を形成し、この後直ちに
矢印で示す窒素イオンを注入し、イオン注入層１０を形
成する。FIG. 5A: Semiconductor substrate 1 such as silicon
Is thermally oxidized to form a silicon oxide film 2. Immediately thereafter, nitrogen ions indicated by arrows are implanted to form an ion implanted layer 10.

【００５１】図５（ｂ）： 窒化シリコン膜３を形成
し、酸化シリコン膜２と併せて保護膜４とする。FIG. 5B: A silicon nitride film 3 is formed, and a protective film 4 is formed together with the silicon oxide film 2.

【００５２】図５（ｃ）： 保護膜４を素子分離領域の
平面形状に合わせてパターニングする。FIG. 5C: The protective film 4 is patterned according to the planar shape of the element isolation region.

【００５３】図５（ｄ）： 保護膜４のパターンをマス
クとし、半導体基体１にトレンチ６をエッチングにより
形成する。FIG. 5D: Using the pattern of the protective film 4 as a mask, a trench 6 is formed in the semiconductor substrate 1 by etching.

【００５４】図６（ｅ）： 全面に酸化シリコンによる
絶縁膜８を形成し、トレンチ６を埋め込む。FIG. 6E: An insulating film 8 made of silicon oxide is formed on the entire surface, and the trench 6 is buried.

【００５５】図６（ｆ）： 広いパターン幅の保護膜４
上の絶縁膜８の中央部分のみを選択的に除去する。FIG. 6F: Protective film 4 having a wide pattern width
Only the central portion of the upper insulating film 8 is selectively removed.

【００５６】図６（ｇ）： ＣＭＰにより、保護膜４上
の絶縁膜８を除去し、トレンチ６内に残す。FIG. 6G: The insulating film 8 on the protective film 4 is removed by CMP and left in the trench 6.

【００５７】図６（ｈ）： 窒化シリコン膜３および酸
化シリコン膜２をウェットエッチングにより除去する。
半導体基体１表面にはイオン注入層１０が露出する。酸
化シリコン膜２は除去せず、次工程に進んでもよい。FIG. 6H: The silicon nitride film 3 and the silicon oxide film 2 are removed by wet etching.
The ion implantation layer 10 is exposed on the surface of the semiconductor substrate 1. The process may proceed to the next step without removing the silicon oxide film 2.

【００５８】図７（ｉ）： シリコン酸化膜２を除去し
た場合には、改めてスルー酸化膜を形成し、Ｗｅｌｌ形
成のための不純物イオン注入等をおこなう。最終的にス
ルー酸化膜（不図示）あるいは酸化シリコン膜２をウェ
ットエッチングにより除去する。この結果、トレンチ６
内に埋め込まれた絶縁膜８と半導体基体１の境界部に段
差７が発生する。FIG. 7I: When the silicon oxide film 2 is removed, a through oxide film is formed again, and impurity ions are implanted for forming a well. Finally, the through oxide film (not shown) or the silicon oxide film 2 is removed by wet etching. As a result, the trench 6
A step 7 occurs at the boundary between the insulating film 8 embedded in the semiconductor substrate 1 and the semiconductor substrate 1.

【００５９】図８（ｊ）： 前図で破線円で囲った段差
７部の拡大図である。半導体基体１の平坦部には窒素イ
オンによるイオン注入層１０が形成されている。一方、
段差７部分に露出する半導体基体１の側面には、イオン
注入層は存在しない。FIG. 8 (j) is an enlarged view of a step 7 portion surrounded by a broken line circle in the previous figure. An ion implantation layer 10 of nitrogen ions is formed on a flat portion of the semiconductor substrate 1. on the other hand,
No ion-implanted layer exists on the side surface of the semiconductor substrate 1 exposed at the step 7.

【００６０】図８（ｋ）： この状態で熱酸化を施すこ
とにより、半導体基体１の平坦部では所望の厚さのゲー
ト絶縁膜９を、段差７部ではこれより厚いゲート絶縁膜
９を形成することができる。本実施例によっても、前実
施例１と同様の効果を収めることができる。FIG. 8K: By performing thermal oxidation in this state, a gate insulating film 9 having a desired thickness is formed on the flat portion of the semiconductor substrate 1 and a thicker gate insulating film 9 is formed on the step portion 7. can do. According to this embodiment, the same effects as those of the first embodiment can be obtained.

【００６１】〔実施例３〕本実施例は段差部分の半導体
基体表面に、熱酸化速度を増速するイオン種を導入し、
この部分のゲート絶縁膜の膜厚を厚く形成した例であ
る。この製造方法を図８〜図９を参照して説明する。な
お本実施例においても、前実施例１，２に準じる工程お
よびプロセス条件等は説明を省略する。[Embodiment 3] In this embodiment, ionic species for increasing the rate of thermal oxidation are introduced into the surface of the semiconductor substrate at the stepped portion.
This is an example in which the thickness of the gate insulating film in this portion is increased. This manufacturing method will be described with reference to FIGS. Note that also in this embodiment, the description of the steps and process conditions according to the first and second embodiments is omitted.

【００６２】図８（ａ）： シリコンからなる半導体基
体１表面に酸化シリコン膜２および窒化シリコン膜３か
らなる保護膜４を形成する。さらに、後に形成する素子
分離領域の平面形状に合わせ、保護膜４をパターニング
する。FIG. 8A: A protective film 4 made of a silicon oxide film 2 and a silicon nitride film 3 is formed on the surface of a semiconductor substrate 1 made of silicon. Further, the protective film 4 is patterned according to the planar shape of an element isolation region to be formed later.

【００６３】図８（ｂ）： この状態で、保護膜４のパ
ターンから露出する半導体基体１表面にＰをイオン注入
し、イオン注入層１０を形成する。このイオン注入は、
被処理基体をイオン注入装置のステージ上に傾斜保持す
るとともに自転させつつ、斜め回転イオン注入法により
施す。この図では便宜上、矢印で示すＰイオン種の軌跡
を傾斜して示す。 イオン注入条件の一例 イオン種 Ｐ 加速エネルギ ５〜５０ ｋｅＶ ドーズ量 １〜１００×１０¹⁴ ／ｃｍ² イオン種はＰの他に、Ｂ，ＢＦ₂ ，Ａｓ，Ｓｂ，Ｏ，Ａ
ｒ，Ｋｒ，ＸｅあるいはＲｎ等、増速酸化作用のあるイ
オンを適宜採用することができる。FIG. 8B: In this state, P ions are implanted into the surface of the semiconductor substrate 1 exposed from the pattern of the protective film 4 to form an ion-implanted layer 10. This ion implantation
The substrate to be processed is tilted and held on a stage of an ion implantation apparatus, and is rotated by an oblique rotation ion implantation method. In this figure, for convenience, the locus of the P ion species indicated by the arrow is shown as being inclined. Example of ion implantation conditions Ion species P Acceleration energy 5 to 50 keV Dose 1 to 100 × 10 ¹⁴ / cm ^{2 In} addition to P, B, BF ₂ , As, Sb, O, A
Ions having a speed-up oxidizing effect, such as r, Kr, Xe or Rn, can be appropriately employed.

【００６４】斜め回転イオン注入の結果、保護膜４パタ
ーンから露出する半導体基体１表面、および保護膜４の
端面直下にもイオン注入層１０が形成される。As a result of the oblique rotation ion implantation, an ion implanted layer 10 is formed on the surface of the semiconductor substrate 1 exposed from the pattern of the protective film 4 and also immediately below the end face of the protective film 4.

【００６５】図８（ｃ）： 保護膜４をエッチングマス
クとし、半導体基体１をエッチングしてトレンチ６を形
成する。トレンチ６の上部にはイオン注入層１０が残
る。FIG. 8C: Using the protective film 4 as an etching mask, the semiconductor substrate 1 is etched to form a trench 6. The ion implantation layer 10 remains on the upper part of the trench 6.

【００６６】図９（ｄ）： 全面に酸化シリコンからな
る絶縁膜を形成してトレンチ６を埋め込み、保護膜４上
の絶縁膜をＣＭＰで除去する。この後保護膜４を除去
し、ウェル形成等の不純物イオン注入等を施す。イオン
注入のために形成したスルー酸化膜をウェットエッチン
グにより除去する。この状態で、トレンチ６内に埋め込
まれた絶縁膜８と半導体基体１の境界部に段差７が発生
する。FIG. 9D: An insulating film made of silicon oxide is formed on the entire surface to fill the trench 6, and the insulating film on the protective film 4 is removed by CMP. Thereafter, the protective film 4 is removed, and impurity ion implantation such as well formation is performed. The through oxide film formed for ion implantation is removed by wet etching. In this state, a step 7 occurs at the boundary between the insulating film 8 embedded in the trench 6 and the semiconductor substrate 1.

【００６７】図９（ｅ）： 前図で破線円で囲った段差
７部の拡大図である。段差７上部の半導体基体１のコー
ナ部分にのみ、Ｐイオンによるイオン注入層１０が形成
されている。一方、半導体基体１の平坦部分にはイオン
注入層は存在しない。FIG. 9E is an enlarged view of a step 7 portion surrounded by a broken line circle in the previous figure. An ion implanted layer 10 of P ions is formed only in the corner portion of the semiconductor substrate 1 above the step 7. On the other hand, no ion-implanted layer exists in the flat portion of the semiconductor substrate 1.

【００６８】図９（ｆ）： この状態で熱酸化を施すこ
とにより、半導体基体１の平坦部に所望の厚さのゲート
絶縁膜９を形成する。一方、段差７部分の特にコーナ部
では、Ｐイオンの増速酸化作用により、平坦部より厚い
ゲート絶縁膜９を形成することができる。かかるＰイオ
ン等のイオン注入による増速酸化作用については、例え
ば Sze "VLSI Technology" (McGraw-Hill Book Compan
y), p.115 に記載されている。本実施例においては、Ｐ
イオンを半導体基体表面に選択的にイオン注入すること
により、段差部分でのゲート絶縁膜の膜厚を厚く形成す
ることができる。FIG. 9F: By performing thermal oxidation in this state, a gate insulating film 9 having a desired thickness is formed on the flat portion of the semiconductor substrate 1. On the other hand, the gate insulating film 9 thicker than the flat portion can be formed due to the accelerated oxidizing action of P ions particularly at the corner portion of the step portion 7. The accelerated oxidation effect by the ion implantation of P ions or the like is described in, for example, Sze "VLSI Technology" (McGraw-Hill Book Companion).
y), p.115. In this embodiment, P
By selectively implanting ions into the surface of the semiconductor substrate, the thickness of the gate insulating film at the step can be increased.

【００６９】本実施例によれば、ＳＴＩにおける素子形
成領域の段差コーナ部のゲート絶縁膜を選択的に厚く形
成することにより、ＭＯＳトランジスタの電気特性を向
上することが可能となる。According to this embodiment, the electrical characteristics of the MOS transistor can be improved by selectively forming the gate insulating film in the step corner of the element forming region in the STI to be thick.

【００７０】以上、本発明の半導体装置およびその製造
方法につき詳しく説明したが、熱酸化速度を制御するイ
オン種の選択、全体の製造工程におけるイオン注入工程
の挿入順序等は、前実施例に限定されることなく、実施
することができる。前述した各実施例では、熱酸化速度
制御のためのイオン注入を選択的に施すために、レジス
トパターン形成工程を特に追加することなく実施するこ
とができ、製造工程のスループット低下を回避すること
ができる。もちろん、イオン注入用のレジストパターン
を別途形成して選択的にイオン注入してもよい。その
他、半導体基体におけるトレンチパターンのレイアウト
等は適宜変更が可能である。また素子分離領域としてＳ
ＴＩの他に、ＬＯＣＯＳ構造であっても本発明を適用で
きることは言う迄もない。その他、エッチング装置、Ｃ
ＶＤ装置等の構成、各構成要素の材料等、上述した実施
例には限定されない。The semiconductor device and the method of manufacturing the same according to the present invention have been described in detail above. However, the selection of ion species for controlling the thermal oxidation rate, the order of insertion of the ion implantation step in the whole manufacturing process, and the like are limited to those in the previous embodiment. It can be implemented without being done. In each of the above-described embodiments, since the ion implantation for controlling the thermal oxidation rate is selectively performed, the step of forming the resist pattern can be performed without particularly adding, and it is possible to avoid a decrease in the throughput of the manufacturing process. it can. Of course, a resist pattern for ion implantation may be separately formed and ion implantation may be selectively performed. In addition, the layout and the like of the trench pattern in the semiconductor substrate can be appropriately changed. Also, S as an element isolation region
It goes without saying that the present invention can be applied to a LOCOS structure other than the TI. In addition, etching equipment, C
The configuration of the VD device and the like, the material of each component, and the like are not limited to the above-described embodiments.

【００７１】[0071]

【発明の効果】以上の説明から明らかなように、本発明
の半導体装置によれば、素子分離領域との段差部分にお
ける素子形成領域表面のゲート絶縁膜が、他の部分に比
べて薄膜化することなく、あるいはむしろ厚いので、Ｍ
ＯＳトランジスタの電気的特性を向上することができ
る。特に、ＳＴＩ構造を採用した高集積度半導体装置に
おいて、大きな効果を奏することが可能である。As is apparent from the above description, according to the semiconductor device of the present invention, the gate insulating film on the surface of the element formation region at the stepped portion from the element isolation region is made thinner than other portions. Without or rather thick, M
The electrical characteristics of the OS transistor can be improved. In particular, a large effect can be obtained in a highly integrated semiconductor device employing the STI structure.

【００７２】また本発明の半導体装置の製造方法によれ
ば、かかる高集積度半導体装置の製造工程において、半
導体基体の素子形成領域に熱酸化速度を制御するイオン
種を選択的にイオン注入する工程を付加するのみで、安
定に電気特性に優れた半導体装置を製造することが可能
となる。According to the method of manufacturing a semiconductor device of the present invention, in the manufacturing process of such a highly integrated semiconductor device, a step of selectively ion-implanting an ion species for controlling a thermal oxidation rate into an element formation region of a semiconductor substrate. It is possible to stably manufacture a semiconductor device having excellent electrical characteristics only by adding.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の半導体装置の要部を示す概略断面図で
ある。FIG. 1 is a schematic sectional view showing a main part of a semiconductor device of the present invention.

【図２】本発明の半導体装置の製造方法を示す概略工程
断面図である。FIG. 2 is a schematic process sectional view illustrating a method for manufacturing a semiconductor device of the present invention.

【図３】本発明の半導体装置の製造方法を示す概略工程
断面図であり、図２に続く工程を示す。3 is a schematic cross-sectional view showing a step of the method for manufacturing a semiconductor device according to the present invention, which shows the step following FIG. 2. FIG.

【図４】本発明の半導体装置の製造方法を示す概略工程
断面図であり、図３に続く工程を示す。FIG. 4 is a schematic cross-sectional view showing a step of the method for manufacturing a semiconductor device according to the present invention, which shows the step following FIG. 3;

【図５】本発明の他の半導体装置の製造方法を示す概略
工程断面図である。FIG. 5 is a schematic process sectional view illustrating a method for manufacturing another semiconductor device of the present invention.

【図６】本発明の他の半導体装置の製造方法を示す概略
工程断面図であり、図５に続く工程を示す。FIG. 6 is a schematic cross-sectional view showing a step of the method for manufacturing another semiconductor device of the present invention, which shows the step following FIG. 5;

【図７】本発明の他の半導体装置の製造方法を示す概略
工程断面図であり、図６に続く工程を示す。FIG. 7 is a schematic cross-sectional view showing a step of the method for manufacturing another semiconductor device of the present invention, which shows the step following FIG. 6;

【図８】本発明のさらに他の半導体装置の製造方法を示
す概略工程断面図である。FIG. 8 is a schematic cross-sectional view showing a step of a method for manufacturing still another semiconductor device according to the present invention.

【図９】本発明のさらに他の半導体装置の製造方法を示
す概略工程断面図であり、図８に続く工程を示す。FIG. 9 is a schematic cross-sectional view showing a step of the method for manufacturing another semiconductor device of the present invention, showing a step following FIG. 8;

【図１０】ＳＴＩの製造方法を示す概略工程断面図であ
る。FIG. 10 is a schematic process sectional view illustrating the method of manufacturing the STI.

【図１１】ＳＴＩの製造方法を示す概略工程断面図であ
り、図１０に続く工程を示す。11 is a schematic cross-sectional view showing a step of the method for manufacturing the STI, illustrating a step following the step of FIG. 10;

【図１２】ＳＴＩを採用した従来の半導体装置の問題点
を示す概略断面図である。FIG. 12 is a schematic sectional view showing a problem of a conventional semiconductor device employing STI.

【図１３】ＳＴＩを採用した従来の半導体装置の電気的
特性を示すグラフである。FIG. 13 is a graph showing electrical characteristics of a conventional semiconductor device employing STI.

【符号の説明】[Explanation of symbols]

１…半導体基体、２…酸化シリコン膜、３…窒化シリコ
ン膜、４…保護膜、５…レジストマスク、６…トレン
チ、７…段差、８…絶縁膜、９…ゲート絶縁膜、１０…
イオン注入層DESCRIPTION OF SYMBOLS 1 ... Semiconductor base, 2 ... Silicon oxide film, 3 ... Silicon nitride film, 4 ... Protective film, 5 ... Resist mask, 6 ... Trench, 7 ... Step, 8 ... Insulating film, 9 ... Gate insulating film, 10 ...
Ion implantation layer

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 半導体基体上に素子分離領域と、該素子
分離領域との境界領域において段差を有する素子形成領
域を形成する工程と、 前記素子形成領域表面にゲート絶縁膜を形成する工程を
有する半導体装置の製造方法であって、 前記ゲート絶縁膜の形成工程は、 前記素子形成領域の段差部分における前記ゲート絶縁膜
の膜厚が、該素子形成領域の段差部分以外における該ゲ
ート絶縁膜の膜厚より厚く形成する工程であることを特
徴とする半導体装置の製造方法。A step of forming an element isolation region on a semiconductor substrate and an element formation region having a step in a boundary region between the element isolation region; and a step of forming a gate insulating film on a surface of the element formation region. The method of manufacturing a semiconductor device, wherein the step of forming the gate insulating film includes: forming a film of the gate insulating film at a step portion of the element forming region except for a film thickness of the gate insulating film at a portion other than the step portion of the element forming region. A method for manufacturing a semiconductor device, comprising forming the semiconductor device to be thicker than the thickness. 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記ゲート絶縁膜の形成工程は、 前記素子形成領域に、熱酸化速度を制御するイオン種を
選択的に注入する工程と、 前記素子形成領域に熱酸化を施す工程とを有することを
特徴とする半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the gate insulating film includes a step of selectively implanting an ion species for controlling a thermal oxidation rate into the element formation region; Subjecting the element formation region to thermal oxidation. 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記ゲート絶縁膜の形成工程は、 前記素子形成領域の段差部分以外の該素子形成領域に、
熱酸化速度を低下させるイオン種を選択的に注入する工
程と、 前記素子形成領域に熱酸化を施す工程とを有することを
特徴とする半導体装置の製造方法。3. The method for manufacturing a semiconductor device according to claim 1, wherein the step of forming the gate insulating film includes the steps of:
A method for manufacturing a semiconductor device, comprising: a step of selectively implanting an ion species that reduces a thermal oxidation rate; and a step of performing thermal oxidation on the element formation region. 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記熱酸化速度を低下させるイオン種は、 窒素イオンであることを特徴とする半導体装置の製造方
法。4. The method for manufacturing a semiconductor device according to claim 3, wherein the ion species that reduces the thermal oxidation rate is nitrogen ions. 【請求項５】 請求項１記載の半導体装置の製造方法に
おいて、 前記ゲート絶縁膜の形成工程は、 前記素子形成領域の段差部分の該素子形成領域に、熱酸
化速度を増速させるイオン種を選択的に注入する工程
と、 前記素子形成領域に熱酸化を施す工程とを有することを
特徴とする半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the gate insulating film includes the step of forming an ion species for increasing a thermal oxidation rate in the element formation region in a step portion of the element formation region. A method for manufacturing a semiconductor device, comprising: a step of selectively implanting; and a step of thermally oxidizing the element formation region. 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記熱酸化速度を増速させるイオン種は、 Ｐ，Ｂ，ＢＦ₂ ，Ａｓ，Ｓｂ，Ｏ，Ａｒ，Ｋｒ，Ｘｅお
よびＲｎからなる群から選ばれるいずれか少なくとも１
種のイオンであることを特徴とする半導体装置の製造方
法。6. The method of manufacturing a semiconductor device according to claim 5, wherein the ionic species for increasing the thermal oxidation rate is selected from P, B, BF ₂ , As, Sb, O, Ar, Kr, Xe and Rn. At least one selected from the group consisting of
A method for manufacturing a semiconductor device, wherein the ions are species ions. 【請求項７】 請求項１記載の半導体装置の製造方法に
おいて、 前記素子分離領域は、シャロートレンチアイソレーショ
ン構造であることを特徴とする半導体装置の製造方法。7. The method for manufacturing a semiconductor device according to claim 1, wherein said element isolation region has a shallow trench isolation structure. 【請求項８】 半導体基体上に素子分離領域と、該素子
分離領域との境界領域において段差を有する素子形成領
域を有し、 前記素子形成領域表面にゲート絶縁膜を有する半導体装
置であって、 前記ゲート絶縁膜の膜厚は、前記素子形成領域の段差部
分における膜厚が、前記素子形成領域の段差部分以外に
おける膜厚より厚いことを特徴とする半導体装置。8. A semiconductor device comprising: an element isolation region on a semiconductor substrate; an element formation region having a step in a boundary region between the element isolation region; and a gate insulating film on a surface of the element formation region. The semiconductor device according to claim 1, wherein a film thickness of the gate insulating film at a step portion of the element formation region is larger than a film thickness at a portion other than the step portion of the element formation region. 【請求項９】 請求項８記載の半導体装置において、 前記素子分離領域は、シャロートレンチアイソレーショ
ン構造であることを特徴とする半導体装置。9. The semiconductor device according to claim 8, wherein said element isolation region has a shallow trench isolation structure.