JP2000222243A - Device and method for debugging - Google Patents
Device and method for debuggingInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、コンピュータ装置
が期待通りに動作するか否かを検証するデバッグ装置及
びデバッグ方法に関し、特に、パイプライン処理方式の
マイクロコンピュータの検証を行うデバッグ装置及びデ
バッグ方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a debugging device and a debugging method for verifying whether a computer device operates as expected, and more particularly to a debugging device and a debugging method for verifying a microcomputer of a pipeline processing type. About.
【０００２】[0002]
【従来の技術】コンピュータ装置は、ＣＰＵ（中央制御
装置）と、ＣＰＵを動作させるプログラムを内蔵したＲ
ＯＭ(Read Only Memory)と、処理データを記憶するＲＡ
Ｍ(Random Access Memory)と、その他の周辺装置とから
構成される。近年では、ＣＰＵの命令処理を複数のステ
ージに分割し、各ステージでステージ命令が順次に実行
されるパイプライン処理を採用することによってＣＰＵ
の処理能力が向上している。パイプラインは、１クロッ
クで１ステージの処理が終了する設計とされ、平均する
と１つのステージ命令が１クロックで処理できる。2. Description of the Related Art A computer apparatus includes a CPU (Central Control Unit) and an R (Registered Program) program for operating the CPU.
OM (Read Only Memory) and RA for storing processing data
M (Random Access Memory) and other peripheral devices. In recent years, CPU instruction processing has been divided into a plurality of stages, and pipeline processing in which stage instructions are sequentially executed at each stage has been adopted.
Processing capacity is improving. The pipeline is designed to complete one stage of processing in one clock. On average, one stage instruction can be processed in one clock.
【０００３】例えば、コンピュータシステムの開発段階
では、ＣＰＵにトレース回路を付加して、アプリケーシ
ョンプログラムが期待通りに動作するか否かを検証（デ
バッグ）する。従来のデバッグ方法では、ＣＰＵに接続
されたシステムバスをトレース回路に接続して、所定の
タイミングで所望のパイプライントレース情報（実行履
歴情報）を取得し、トレース回路内のトレースメモリ部
に保存する。For example, in the development stage of a computer system, a trace circuit is added to a CPU to verify (debug) whether or not an application program operates as expected. In a conventional debugging method, a system bus connected to a CPU is connected to a trace circuit, desired pipeline trace information (execution history information) is acquired at a predetermined timing, and stored in a trace memory unit in the trace circuit. .
【０００４】図９は、従来のトレースメモリの構成を模
式的に示した図である。トレースメモリはパイプライン
トレース情報の格納領域を有し、この格納領域には、各
ステージで取得されたパイプライントレース情報がフレ
ーム番号毎に分割されて格納される。パイプライントレ
ース情報は、独立した各ステージで、実行時間及びメモ
リアクセス情報等として取得され、ここでは、フレーム
番号１００Ｆ〜１１３Ｅとして１フレーム毎に格納され
る。パイプライン動作は、命令フェッチ（Ｆ）、命令デ
コード（Ｄ）、演算実行（Ｅ）、メモリアクセス（Ｍ）
及び書込み（Ｗ）の５ステージが夫々１クロック内で順
次に処理されることによって実現する。図９における
Ｆ、Ｄ、Ｅ、Ｍ、Ｗは夫々、上記各ステージに対応す
る。FIG. 9 is a diagram schematically showing a configuration of a conventional trace memory. The trace memory has a storage area for pipeline trace information. In this storage area, the pipeline trace information obtained at each stage is divided and stored for each frame number. The pipeline trace information is obtained at each independent stage as execution time and memory access information, and is stored here as frame numbers 100F to 113E for each frame. The pipeline operation includes instruction fetch (F), instruction decode (D), operation execution (E), memory access (M)
And writing (W) are sequentially processed within one clock, respectively. F, D, E, M, and W in FIG. 9 correspond to the respective stages, respectively.
【０００５】上記従来のデバッグ方法では、取得したパ
イプライントレース情報を単に１フレーム毎の情報とし
てトレースメモリに格納するだけなので、取得したパイ
プライントレース情報を参照する際に、その前後の実行
命令との関連を踏まえながらの検証ができないという問
題を有していた。In the above-mentioned conventional debugging method, the acquired pipeline trace information is simply stored in the trace memory as information for each frame. Therefore, when referring to the acquired pipeline trace information, an execution instruction before and after the acquired pipeline trace information is referred to. There was a problem that verification could not be performed based on the relationship.
【０００６】上記問題を解消するためのトレース信号抽
出装置が特開平４−１１２３４２号公報に記載されてい
る。この公報に記載のトレース信号抽出装置は、デバッ
グの対象となる情報処理装置（コンピュータ装置）にお
けるパイプライン動作を考慮に入れて、テスト対象の命
令のトレース信号のみを抽出する。A trace signal extracting device for solving the above problem is disclosed in Japanese Patent Application Laid-Open No. 4-112342. The trace signal extraction device described in this publication extracts only a trace signal of an instruction to be tested in consideration of a pipeline operation in an information processing device (computer device) to be debugged.
【０００７】[0007]
【発明が解決しようとする課題】しかし、上記公報に記
載のトレース信号抽出装置では、デバッグの対象となる
コンピュータ装置が、各ステージに独自のプログラムカ
ウンタ（以下、ＰＣと呼ぶ）を夫々備え、各ステージで
どの命令を処理すべきかを判定するためのフェッチアド
レス信号を発生する構成をもつことを前提としていた。
このため、ＰＣを有しないコンピュータ装置に対しての
デバッグ処理は困難であった。However, in the trace signal extracting device described in the above publication, the computer device to be debugged has its own program counter (hereinafter referred to as PC) at each stage, and It is assumed that the stage has a configuration for generating a fetch address signal for determining which instruction is to be processed.
For this reason, it has been difficult to perform a debugging process on a computer device without a PC.
【０００８】本発明は、上記に鑑み、ステージ毎にフェ
ッチアドレス情報を発生するＰＣを有しないコンピュー
タ装置に対してもデバッグ処理を円滑に行うことができ
るデバッグ装置及びデバッグ方法を提供することを目的
とする。In view of the above, it is an object of the present invention to provide a debugging device and a debugging method capable of smoothly performing a debugging process even on a computer device having no PC that generates fetch address information for each stage. And
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
に、本発明のデバッグ装置は、パイプライン処理方式の
コンピュータ装置に接続され、該コンピュータ装置から
ステージ処理の実行履歴情報を取得する実行履歴情報管
理手段を備え、該実行履歴情報に基づいてプログラム動
作を検証するデバッグ装置において、順次に行われる一
連のステージ処理で実行される命令に関する命令識別情
報を、各実行履歴情報に対応して格納する命令識別情報
管理手段を備えることを特徴とする。In order to achieve the above-mentioned object, a debug apparatus according to the present invention is connected to a pipeline processing type computer device, and acquires execution history information of stage processing from the computer device. In a debugging device having information management means for verifying a program operation based on the execution history information, instruction identification information on instructions executed in a series of sequentially executed stage processes is stored in correspondence with each execution history information. And a command identification information managing means.
【００１０】本発明のデバッグ装置では、実行履歴情報
と命令識別情報とを相互に対応させて管理することがで
きるので、ステージ毎のフェッチアドレス情報を発生す
るＰＣを有しないコンピュータ装置に対してもデバッグ
処理を円滑に行うことができ、各命令に対応するパイプ
ライン動作をトレース上で容易に認識することができ
る。In the debugging device of the present invention, the execution history information and the instruction identification information can be managed in correspondence with each other, so that the debugging device can be used for a computer device without a PC for generating fetch address information for each stage. The debugging process can be performed smoothly, and the pipeline operation corresponding to each instruction can be easily recognized on the trace.
【００１１】ここで、前記命令識別情報管理制御手段
は、フレーム番号を参照して前記実行履歴情報に対応す
る命令識別情報を生成することが好ましい。この場合、
取得した実行履歴情報に対応する命令識別情報を簡便に
作成することができる。Here, the instruction identification information management control means preferably generates instruction identification information corresponding to the execution history information with reference to a frame number. in this case,
Instruction identification information corresponding to the acquired execution history information can be easily created.
【００１２】好ましくは、命令を実行したときに発生す
るハザード情報を前記命令識別情報に対応して格納する
ハザード情報管理手段を更に備える。これにより、予測
しない分岐がステージ処理に発生し、デバッグ対象の装
置が期待とは異なる動作をした際に、その原因を容易に
特定することが可能になる。Preferably, the apparatus further comprises hazard information management means for storing hazard information generated when the instruction is executed, corresponding to the instruction identification information. As a result, when an unpredicted branch occurs in the stage processing and the device to be debugged performs an operation different from the expected, it is possible to easily identify the cause.
【００１３】更に好ましくは、前記一連のステージは、
１クロックで順次に処理される命令フェッチステージ、
命令デコードステージ、演算実行ステージ、メモリアク
セスステージ及び書込みステージを含み、前記ハザード
情報管理手段は、特定のハザード情報が発生したときに
は終了命令を発生して、実行中の命令を全て終了させ
る。この場合、ハザード情報が発生した際の動作を安定
させることができる。[0013] More preferably, said series of stages comprises:
An instruction fetch stage sequentially processed in one clock,
The hazard information management means includes an instruction decode stage, an operation execution stage, a memory access stage, and a write stage. When the specific hazard information is generated, the hazard information management means generates a termination instruction and terminates all the instructions being executed. In this case, the operation when the hazard information is generated can be stabilized.
【００１４】本発明のデバッグ方法は、パイプライン処
理方式のコンピュータ装置に接続され、該コンピュータ
装置からステージ処理の実行履歴情報を取得し、該実行
履歴情報に基づいてプログラム動作を検証するデバッグ
方法において、順次に行われる一連のステージ処理で実
行される命令に関する命令識別情報を、各実行履歴情報
に対応して格納することを特徴とする。A debugging method according to the present invention is connected to a pipeline processing type computer device, acquires execution history information of stage processing from the computer device, and verifies a program operation based on the execution history information. In addition, instruction identification information on instructions executed in a series of stage processes performed sequentially is stored corresponding to each execution history information.
【００１５】本発明のデバッグ方法では、パイプライン
トレース情報と命令識別情報とを相互に対応させて管理
することができるので、ステージ毎のフェッチアドレス
情報を発生するＰＣを有しないコンピュータ装置に対し
てもデバッグ処理を円滑に行うことができる。According to the debugging method of the present invention, since the pipeline trace information and the instruction identification information can be managed in correspondence with each other, it is possible to use a computer device without a PC for generating fetch address information for each stage. Also, the debugging process can be performed smoothly.
【００１６】[0016]
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例における
デバッグ装置の主要構成を示すブロック図である。デバ
ッグ装置は、命令実行部１０とトレース制御部１１とか
ら構成される。トレース制御部１１は、トレース情報生
成部１１０と、トレース情報格納領域１１１と、命令識
別情報生成部１１２と、命令識別情報管理領域１１３
と、命令識別情報格納領域１１４とから構成される。The present invention will be described in more detail with reference to the drawings. FIG. 1 is a block diagram showing a main configuration of the debugging device according to the first embodiment of the present invention. The debug device includes an instruction execution unit 10 and a trace control unit 11. The trace control unit 11 includes a trace information generation unit 110, a trace information storage area 111, an instruction identification information generation unit 112, and an instruction identification information management area 113.
And an instruction identification information storage area 114.
【００１７】命令実行部１０は、プログラムメモリデー
タに従って、命令のフェッチ、命令のデコード、命令の
演算実行、演算したデータの読み出し、及び、演算した
データの書き込み等のパイプラインステージでの処理を
実行する。命令実行部１０は、各ステージＦ、Ｄ、Ｅ、
Ｍ、Ｗでの処理時に、処理後のステージにおけるパイプ
ライントレース情報の収集をトレース情報生成部１１０
に要求する。ステージＦ、Ｄ、Ｅ、Ｍ、Ｗの夫々で処理
される命令をステージ命令とも呼ぶ。The instruction execution unit 10 executes processing in a pipeline stage, such as fetching an instruction, decoding an instruction, executing an instruction, reading the calculated data, and writing the calculated data, according to the program memory data. I do. The instruction execution unit 10 includes the stages F, D, E,
During processing in M and W, collection of pipeline trace information in a stage after the processing is performed by the trace information generation unit 110.
Request to. An instruction processed in each of the stages F, D, E, M, and W is also called a stage instruction.
【００１８】トレース情報生成部１１０は、パイプライ
ン動作の各ステージ実行毎にパイプライントレース情報
を生成してトレース情報格納領域１１１に格納する。命
令識別情報管理領域１１３は、現在処理しているパイプ
ラインのステージがどの命令に対応するのかを管理する
領域であり、各パイプラインステージで夫々処理される
命令を表す命令識別情報を１フレーム単位で命令識別情
報格納領域１１４に格納する。The trace information generating section 110 generates pipeline trace information for each stage of the pipeline operation and stores it in the trace information storage area 111. The instruction identification information management area 113 is an area for managing which instruction the pipeline stage currently processing corresponds to, and stores instruction identification information indicating an instruction to be processed in each pipeline stage in units of one frame. To store it in the instruction identification information storage area 114.
【００１９】命令識別情報生成部１１２は、トレース情
報生成部１１０によって命令識別情報の生成処理を促さ
れたとき、トレース情報生成部１１０で生成されたパイ
プライントレース情報に対応する命令識別情報を生成
し、命令識別情報管理領域１１３を用いて命令識別情報
格納領域１１４に命令識別情報を格納する。The instruction identification information generation unit 112 generates instruction identification information corresponding to the pipeline trace information generated by the trace information generation unit 110 when prompted by the trace information generation unit 110 to generate instruction identification information. Then, the instruction identification information is stored in the instruction identification information storage area 114 using the instruction identification information management area 113.
【００２０】次に、本実施形態例におけるデバッグ装置
の作動について説明する。図２は、デバッグ装置の作動
を１クロック分のアプリケーションプログラムで示すフ
ローチャートである。マイクロコンピュータでは、パイ
プライン処理の命令が各ステージで順次に実行される。
命令フェッチ、命令デコード、演算実行、メモリアクセ
ス及び書込みの５ステージは、夫々が１クロック内で順
次に処理される。Next, the operation of the debugging device according to this embodiment will be described. FIG. 2 is a flowchart showing the operation of the debugging device by an application program for one clock. In the microcomputer, instructions of pipeline processing are sequentially executed at each stage.
The five stages of instruction fetch, instruction decode, operation execution, memory access, and write are each sequentially processed within one clock.
【００２１】命令識別情報管理領域１１３は、配列され
た複数の領域を有し、パイプライン処理のステージ順と
同順で各ステージに対応する命令識別情報を配列１番目
の領域から順次に格納する。また、１クロック分のパイ
プラインステージ処理が終了した際に、実行したステー
ジ中に命令フェッチのステージがあった場合には、命令
識別情報管理領域１１３の配列１番目に格納されていた
命令識別情報を２番目へ、２番目に格納されていた命令
識別情報を３番目へと、１つずつシフトする。The instruction identification information management area 113 has a plurality of arranged areas, and stores instruction identification information corresponding to each stage in the same order as the stages of pipeline processing, starting from the first area in the array. . When the pipeline stage processing for one clock is completed, if there is an instruction fetch stage among the executed stages, the instruction identification information stored in the first array of the instruction identification information management area 113 is stored. To the second, and the instruction identification information stored second to the third.
【００２２】まず、ステップ２０１で、パイプライン処
理終了判定用のカウンタ変数ｉに初期値１を入れて初期
化し、ステップ２０２で、パイプラインステージのｉ番
目は実行可能であるか否かを判定する。判定の結果、パ
イプラインステージのｉ番目が実行不可能であれば、ス
テップ２０９にジャンプしてカウンタ変数ｉを１インク
リメントし、その後の処理を継続して行う。一方、ステ
ップ２０２でｉ番目が実行可能であれば、ステップ２０
３でｉ番目のステージを実行する。更に、トレース情報
生成部１１０が、ｉ番目のステージ実行時のパイプライ
ントレース情報を生成し（ステップ２０４）、そのパイ
プライントレース情報をトレース情報格納領域１１１に
格納する（ステップ２０５）。First, in step 201, an initial value 1 is inserted into a counter variable i for judging the end of the pipeline processing to initialize it. In step 202, it is determined whether or not the i-th pipeline stage is executable. . If the result of the determination is that the i-th pipeline stage cannot be executed, the process jumps to step 209 to increment the counter variable i by 1, and continues the subsequent processing. On the other hand, if the i-th is executable in step 202, step 20
In step 3, the i-th stage is executed. Further, the trace information generation unit 110 generates pipeline trace information at the time of executing the i-th stage (Step 204), and stores the pipeline trace information in the trace information storage area 111 (Step 205).
【００２３】次いで、実行したパイプラインステージは
命令フェッチステージであったか否かを判定する（ステ
ップ２０６）。この結果、命令フェッチステージ以外で
あればステップ２０８にジャンプし、命令識別情報管理
領域１１３の配列ｉ番目の命令識別情報を命令識別情報
格納領域１１４に格納し、その後の処理を継続して行
う。一方、ステップ２０６で、命令フェッチステージで
あると判定した場合には、命令識別情報管理領域１１３
の配列１番目に、命令フェッチ処理時に格納したフェッ
チステータスのトレースフレーム番号を格納し（ステッ
プ２０７）、ステップ２０８の処理を実行する。Next, it is determined whether or not the executed pipeline stage is an instruction fetch stage (step 206). As a result, if it is other than the instruction fetch stage, the process jumps to step 208, stores the i-th instruction identification information in the instruction identification information management area 113 in the instruction identification information storage area 114, and continues the subsequent processing. On the other hand, when it is determined in step 206 that the instruction fetch stage is set, the instruction identification information management area 113
, The trace frame number of the fetch status stored during the instruction fetch processing is stored (step 207), and the processing of step 208 is executed.
【００２４】次いで、カウンタ変数ｉを１インクリメン
トし（ステップ２０９）、ステップ２１０で、パイプラ
インの全ステージに関して実行可能の判定を行ったか否
かを判定する。この際に、判定すべきパイプラインステ
ージが未だ残っていれば、ステップ２０２からの処理を
繰り返す。一方、ステップ２１０で、判定すべきパイプ
ラインステージが残っていなければ、ステップ２１１
で、実行したパイプラインステージに命令フェッチステ
ージが存在したか否かを判定する。Next, the counter variable i is incremented by one (step 209), and in step 210, it is determined whether or not execution has been determined for all stages of the pipeline. At this time, if a pipeline stage to be determined still remains, the processing from step 202 is repeated. On the other hand, if there is no pipeline stage to be determined in step 210, step 211
It is determined whether an instruction fetch stage exists in the executed pipeline stage.
【００２５】ステップ２１１の判定の結果、命令フェッ
チステージが実行された場合には、命令識別情報管理領
域１１３の配列１番目から４番目のデータを配列２番目
から５番目の領域へ夫々シフトして処理を終了する。一
方、ステップ２１１の判定の結果、命令フェッチステー
ジが実行されていなければ、何れの処理も実行せずに終
了する。If the result of determination in step 211 is that the instruction fetch stage has been executed, the first to fourth data in the array of the instruction identification information management area 113 are shifted to the second to fifth areas in the array, respectively. The process ends. On the other hand, if the result of determination in step 211 is that the instruction fetch stage has not been executed, the process ends without executing any processing.
【００２６】次に、本実施形態例における命令識別情報
生成処理の詳細について説明する。図３は、命令識別情
報生成処理を模式的に示す図である。トレース情報格納
領域１１１には、パイプラインの各ステージの実行履歴
が１フレーム単位で格納される。各トレースフレームに
は、１００Ｆ〜１０５Ｅのフレーム番号が付されてい
る。命令識別情報管理領域１１３は、シフトレジスタと
して構成され、入力側から命令フェッチ、命令デコー
ド、演算実行、メモリアクセス及び書込み（ライトバッ
ク）の各処理時にアクセスする５つの領域Ｆ、Ｄ、Ｅ、
Ｍ、Ｗに分割される。各領域には、パイプライントレー
ス情報に付されたフレーム番号に対応する命令識別情報
が夫々保持される。Next, the details of the instruction identification information generation processing in this embodiment will be described. FIG. 3 is a diagram schematically illustrating the instruction identification information generation processing. The execution history of each stage of the pipeline is stored in the trace information storage area 111 in units of one frame. Each trace frame is given a frame number of 100F to 105E. The instruction identification information management area 113 is configured as a shift register, and has five areas F, D, E, which are accessed from the input side in each processing of instruction fetch, instruction decode, operation execution, memory access, and write (write back).
It is divided into M and W. Each area holds instruction identification information corresponding to a frame number added to the pipeline trace information.
【００２７】図４は、パイプライン処理の標準的な動作
における命令１〜６を連続して実行した際の状態を模式
的に示す図である。横軸は時間の流れを示し、従って縦
に並ぶ処理はＣＰＵによって同時に実行される処理を示
している。FIG. 4 is a diagram schematically showing a state when instructions 1 to 6 in the standard operation of the pipeline processing are continuously executed. The horizontal axis indicates the flow of time, and accordingly, the processes arranged vertically indicate the processes executed simultaneously by the CPU.
【００２８】最初のクロック３０１では、命令１におけ
る命令フェッチステージ処理を実行し、命令フェッチの
パイプライントレース情報をトレース情報格納領域１１
１に格納する。ここでは、命令フェッチステージ処理を
実行するので、命令識別情報生成部１１２によって、フ
レーム番号の１００から命令識別情報１００を生成し、
命令識別情報管理領域１１３における配列１番目の命令
フェッチ時用の領域Ｆに保持する（処理４０４）。更
に、領域Ｆから命令識別情報１００を読み出して、命令
識別情報格納領域１１４に格納する（処理４０５）。ク
ロック３０１では、この命令フェッチステージのみが実
行される。次いで、クロック３０１で実行したステージ
に命令フェッチステージが存在するので、命令識別情報
管理領域１１３の配列１番目から４番目のデータを配列
２番目から５番目へシフトさせる（処理４０６）。At the first clock 301, the instruction fetch stage process of the instruction 1 is executed, and the pipeline trace information of the instruction fetch is stored in the trace information storage area 11.
1 is stored. Here, since the instruction fetch stage process is executed, the instruction identification information generating unit 112 generates the instruction identification information 100 from the frame number 100,
It is stored in the area F for fetching the first instruction in the array in the instruction identification information management area 113 (process 404). Further, the instruction identification information 100 is read from the area F and stored in the instruction identification information storage area 114 (process 405). At clock 301, only this instruction fetch stage is executed. Next, since the instruction fetch stage exists in the stage executed by the clock 301, the first to fourth data in the array of the instruction identification information management area 113 is shifted from the second to fifth in the array (process 406).
【００２９】次のクロック３０２では、命令２の命令フ
ェッチと、命令１の命令デコード処理とを実行する。ま
ず、命令２の命令フェッチステージ処理を実行し、命令
フェッチのパイプライントレース情報をトレース情報格
納領域１１１に格納する。ここでは、命令フェッチステ
ージを実行するので、フレーム番号の１０１から命令フ
ェッチの命令識別情報１０１を生成して、命令識別情報
管理領域１１３における配列１番目の命令フェッチ時用
の領域Ｆに保持する（処理４０７）。更に、領域Ｆから
命令識別情報１０１を読み出して、命令識別情報格納領
域１１４に格納する（処理４０８）。At the next clock 302, the instruction fetch of the instruction 2 and the instruction decoding of the instruction 1 are executed. First, the instruction fetch stage processing of the instruction 2 is executed, and the pipeline trace information of the instruction fetch is stored in the trace information storage area 111. Here, since the instruction fetch stage is executed, the instruction identification information 101 of the instruction fetch is generated from the frame number 101, and is held in the instruction fetch time area F of the first array in the instruction identification information management area 113 ( Process 407). Further, the instruction identification information 101 is read from the area F and stored in the instruction identification information storage area 114 (process 408).
【００３０】次いで、命令１の命令デコードステージ処
理を実行し、命令デコードのパイプライントレース情報
をトレース情報格納領域１１１に格納する。更に、命令
識別情報管理領域１１３の命令デコード時用の領域Ｄか
ら命令識別情報１００を読み出して、命令識別情報格納
領域１１４に格納する（処理４０９）。以下、同様に、
処理を繰り返して実行する。Next, the instruction decode stage processing of the instruction 1 is executed, and the pipeline trace information of the instruction decode is stored in the trace information storage area 111. Further, the instruction identification information 100 is read from the instruction decoding area D of the instruction identification information management area 113 and stored in the instruction identification information storage area 114 (process 409). Hereinafter, similarly,
Execute the process repeatedly.
【００３１】以上のように、１クロック分のパイプライ
ンステージ処理を実行しながら、命令フェッチステージ
処理の実行直後には、トレース情報格納領域１１１のト
レースフレーム番号に対応して命令識別情報を生成し、
命令識別情報管理領域１１３の領域Ｆに保持する。ま
た、命令フェッチステージ処理以外のパイプラインステ
ージ処理の実行直後には、命令識別情報管理領域１１３
の各ステージ用の領域から命令識別情報を読み出し、命
令識別情報格納領域１１４に格納する。１クロック分の
実行可能なパイプラインステージ処理の実行後、実行済
みの処理ステージに、処理の基準である命令フェッチス
テージが含まれていた場合には、所定の処理が一巡した
として、命令識別情報管理領域１１３の配列１番目から
４番目までの命令識別情報を２番目から５番目にシフト
させ、１番目の領域Ｆをあける。As described above, while executing the pipeline stage processing for one clock, immediately after the execution of the instruction fetch stage processing, the instruction identification information is generated corresponding to the trace frame number in the trace information storage area 111. ,
It is stored in the area F of the instruction identification information management area 113. Immediately after execution of the pipeline stage processing other than the instruction fetch stage processing, the instruction identification information management area 113
The instruction identification information is read from the area for each stage, and stored in the instruction identification information storage area 114. After the execution of the pipeline stage process that can be executed for one clock, if the executed process stage includes an instruction fetch stage that is a reference of the process, it is determined that the predetermined process has completed one cycle, and the instruction identification information is determined. The first to fourth instruction identification information in the array of the management area 113 is shifted from the second to the fifth to open the first area F.
【００３２】本実施形態例では、トレース情報格納領域
１１１に格納した各パイプライントレース情報に付され
たフレーム番号と、命令識別情報格納領域１１４内の命
令識別情報とを１対１に対応させて管理する。これによ
り、パイプライン処理の各ステージで、取得したパイプ
ライントレース情報を処理したステージが、どの命令フ
ェッチステージと対になっているか、つまりどの命令の
どのステージに対応する処理なのかをパイプライントレ
ース情報の参照時に容易に確認することができる。本実
施形態例のデバッグ装置は、各ステージ独自のＰＣによ
るフェッチアドレス情報に相当する命令識別情報を、パ
イプライントレース情報の取得時に生成するので、デー
タフェッチアドレス情報を生成しない情報処理装置やシ
ミュレータに対しても、前後の実行命令の関連を踏まえ
ながらパイプラインステージ処理動作の詳細を認識し、
アプリケーションプログラム動作を検証できる。In this embodiment, the frame numbers assigned to the respective pieces of pipeline trace information stored in the trace information storage area 111 correspond to the instruction identification information in the instruction identification information storage area 114 in one-to-one correspondence. to manage. As a result, at each stage of the pipeline processing, the pipeline tracing process determines which stage of the acquired pipeline trace information is paired with which instruction fetch stage, that is, which stage of which instruction corresponds to which process. It can be easily confirmed when referring to information. The debug device of the present embodiment generates instruction identification information corresponding to fetch address information by the PC unique to each stage when acquiring the pipeline trace information. Therefore, the debug device can be used for an information processing device or a simulator that does not generate data fetch address information. Again, recognizing the details of the pipeline stage processing operation based on the relationship between the preceding and following execution instructions,
The operation of the application program can be verified.
【００３３】次に、本発明の第２実施形態例について説
明する。図５は、本実施形態例におけるデバッグ装置の
ブロック図である。このデバッグ装置は、命令実行部１
０とトレース制御部１１Ａとから構成され、トレース制
御部１１Ａでは、図１のトレース制御部１１に、ハザー
ド情報生成部１１５とハザード情報格納領域１１６とが
追加されている。本実施形態例における命令実行部１
０、トレース情報生成部１１０、トレース情報格納領域
１１１、命令識別情報生成部１１２、命令識別情報管理
領域１１３、及び命令識別情報格納領域１１４の各動作
は第１実施形態例と同様である。Next, a second embodiment of the present invention will be described. FIG. 5 is a block diagram of a debugging device according to the embodiment. This debug device includes an instruction execution unit 1
1 and a trace control unit 11A. In the trace control unit 11A, a hazard information generation unit 115 and a hazard information storage area 116 are added to the trace control unit 11 of FIG. Instruction execution unit 1 in the embodiment
0, the trace information generation unit 110, the trace information storage area 111, the instruction identification information generation unit 112, the instruction identification information management area 113, and the operation of the instruction identification information storage area 114 are the same as those in the first embodiment.
【００３４】ハザード情報生成部１１５は、パイプライ
ン制御で命令を実行したときに発生する命令終了、中断
及び中止の実行状態に関するハザード情報を生成する。
ハザード情報格納領域１１６は、ハザード情報生成部１
１５で生成されたハザード情報を格納する。ハザード情
報生成部１１５及びハザード情報格納領域１１６は、ハ
ザード情報を命令識別情報に対応して格納するハザード
情報管理手段を構成し、特定のハザード情報が発生した
ときに終了命令を発生して、実行中の命令を全て終了さ
せる機能を有する。The hazard information generation section 115 generates hazard information relating to the execution state of instruction termination, interruption, and suspension that occurs when an instruction is executed by pipeline control.
The hazard information storage area 116 stores the hazard information generation unit 1.
The hazard information generated in step 15 is stored. The hazard information generation unit 115 and the hazard information storage area 116 constitute hazard information management means for storing hazard information corresponding to instruction identification information, and generate and execute an end command when specific hazard information is generated. It has a function to end all the instructions inside.
【００３５】図６は、本デバッグ装置の動作を示すフロ
ーチャートである。本実施形態例で追加された処理は、
同図のステップ２１３、２１４及び２１５であり、図２
と同じ符号を付したステップでは第１実施形態例と同様
の処理を行う。FIG. 6 is a flowchart showing the operation of the debugging device. The processing added in this embodiment is
Steps 213, 214 and 215 of FIG.
In steps denoted by the same reference numerals, the same processing as in the first embodiment is performed.
【００３６】ステップ２１３では、ステップ２０６でパ
イプラインステージを命令フェッチステージであると判
定し、ステップ２０７で命令識別情報を命令識別情報管
理領域１１３のＦ領域に保持した後に、ハザード情報の
初期値である命令中断情報を上記命令識別情報に対応し
てハザード情報生成部１１５で生成し、ハザード情報格
納領域１１６に格納する。In step 213, it is determined in step 206 that the pipeline stage is the instruction fetch stage. In step 207, the instruction identification information is stored in the F area of the instruction identification information management area 113, and then the initial value of the hazard information is used. Certain instruction interruption information is generated by the hazard information generation unit 115 corresponding to the instruction identification information, and stored in the hazard information storage area 116.
【００３７】ステップ２１４では、実行したパイプライ
ンステージが命令フェッチでなかった場合に、更に、実
行したパイプラインステージが演算実行であったか否か
を判定する。この結果、演算実行であれば、トレース情
報格納領域１１１に格納したパイプライントレース情報
のフレーム番号をもとに、演算実行の命令フェッチの処
理時に生成してハザード情報格納領域１１６に格納して
いたハザード情報を“中断”から“終了”に変更する。At step 214, if the executed pipeline stage is not an instruction fetch, it is further determined whether or not the executed pipeline stage is an arithmetic execution. As a result, if an operation is to be performed, the hazard information is generated and stored in the hazard information storage area 116 at the time of instruction fetch processing of the operation execution based on the frame number of the pipeline trace information stored in the trace information storage area 111. Change the hazard information from “interrupted” to “finished”.
【００３８】ステップ２１５では、ステージ２１４で判
定した演算実行ステージにおけるハザード情報より以前
の全てのハザード情報を対象にして、“中断”となって
いるハザード情報を全て“中止”に変更する。ステップ
２０６及び２１４の結果、実行したパイプラインステー
ジが命令フェッチでも演算実行でもなかった場合には、
何の処理も実行せずにステップ２０８の処理から継続す
る。なお、ステップ２０６では、命令フェッチであるか
否かを判定したが、この判定は、命令を実際に実行して
書き換える演算実行以前の処理を見れば命令の中断状態
を判断できるので、命令フェッチに限らず命令デコード
又は演算実行に代えることも可能である。In step 215, all the hazard information that is "interrupted" is changed to "stop" for all the hazard information before the hazard information in the operation execution stage determined in the stage 214. As a result of steps 206 and 214, if the executed pipeline stage is neither instruction fetch nor operation execution,
The processing is continued from Step 208 without executing any processing. In step 206, it is determined whether or not the instruction is an instruction fetch. However, this determination can be made by looking at the processing before the execution of the operation for actually executing and rewriting the instruction. However, the present invention is not limited to this, and may be replaced with instruction decoding or arithmetic execution.
【００３９】次に、本実施形態例で追加されたハザード
情報生成処理の動作の詳細について説明する。図７は、
命令識別情報生成処理を模式的に示す図である。同図
で、パイプライントレース情報格納領域１１１、命令識
別情報格納領域１１４及び命令識別情報管理領域１１３
は第１実施形態例と同様に機能し、パイプライントレー
ス情報格納領域１１１における各フレームには、１００
Ｆ〜１１３Ｅのフレーム番号が付されている。Next, the details of the operation of the hazard information generation processing added in this embodiment will be described. FIG.
It is a figure which shows instruction identification information generation processing typically. In the figure, a pipeline trace information storage area 111, an instruction identification information storage area 114, and an instruction identification information management area 113
Functions in the same manner as in the first embodiment, and each frame in the pipeline trace information storage area 111 has 100
Frame numbers F to 113E are assigned.
【００４０】図８は、条件分岐命令を含む命令１〜６を
連続して実行した際の状態を模式的に示す図である。横
軸は時間の流れを示し、従って縦に並ぶ処理はＣＰＵに
よって同時に実行される処理を示している。ここで示す
パイプラインのステージは図３の場合と同様である。以
下、命令２及び３の処理を中止する際を例に採って説明
する。同図中で、陰影を付した命令２及び３におけるＦ
及びＤは、ハザード発生によって中止になった命令を示
す。FIG. 8 is a diagram schematically showing a state when instructions 1 to 6 including a conditional branch instruction are successively executed. The horizontal axis indicates the flow of time, and accordingly, the processes arranged vertically indicate the processes executed simultaneously by the CPU. The stages of the pipeline shown here are the same as in FIG. Hereinafter, a case where the processing of the instructions 2 and 3 is stopped will be described as an example. In the figure, F in the shaded instructions 2 and 3
And D indicate instructions that have been aborted due to the occurrence of a hazard.
【００４１】まず、クロック８０１では、命令１の命令
フェッチステージ処理を実行し、命令フェッチのパイプ
ライントレース情報をトレース情報格納領域１１１にフ
レーム番号を付して格納する。ここでは、命令フェッチ
ステージ処理を実行するので、命令識別情報生成部１１
２によって、フレーム番号の１００から命令識別情報１
００を生成し、命令識別情報管理領域１１３における配
列１番目の命令フェッチ時用の領域Ｆに保持する。ここ
までの処理は第１実施形態例と同じであるが、本実施形
態例では、例えば、ハザード情報の初期値としての命令
中断情報をハザード情報格納領域１１６に格納する処理
９０５等が追加される。処理９０５以降は、第１実施形
態例の動作と同じ処理によって、１クロック分のアプリ
ケーションプログラムの実行を終了する。First, at the clock 801, the instruction fetch stage processing of the instruction 1 is executed, and the pipeline trace information of the instruction fetch is stored in the trace information storage area 111 with the frame number attached thereto. Here, since the instruction fetch stage processing is executed, the instruction identification information generation unit 11
2, the instruction identification information 1 from the frame number 100
00 in the instruction identification information management area 113 and stored in the area F for fetching the first instruction in the array. The processes up to this point are the same as those in the first embodiment, but in the present embodiment, for example, a process 905 for storing instruction interruption information as an initial value of hazard information in the hazard information storage area 116 is added. . After the process 905, the execution of the application program for one clock is completed by the same process as the operation of the first embodiment.
【００４２】次のクロック８０２では、命令２の命令フ
ェッチ処理と、命令１の命令デコード処理とを実行す
る。まず、命令２の命令フェッチ処理は、第１実施形態
例と同様に、トレース情報格納領域１１１にパイプライ
ントレース情報を格納し、命令識別情報管理領域１１３
に保持した命令識別情報を命令識別情報格納領域１１４
に格納する。このとき、ハザード情報格納領域９０３
に、ハザード情報の初期値として命令中断情報を格納す
る（処理９０６）。処理９０６以降は、命令デコードス
テージ処理、メモリアクセスステージ処理、及び書込み
ステージ処理を第１実施形態例と同じに行う。At the next clock 802, the instruction fetch processing of the instruction 2 and the instruction decode processing of the instruction 1 are executed. First, in the instruction fetch processing of the instruction 2, the pipeline trace information is stored in the trace information storage area 111 and the instruction identification information management area 113 is stored in the same manner as in the first embodiment.
The instruction identification information held in the
To be stored. At this time, the hazard information storage area 903
Then, the instruction interruption information is stored as the initial value of the hazard information (step 906). After the process 906, the instruction decode stage process, the memory access stage process, and the write stage process are performed in the same manner as in the first embodiment.
【００４３】次いで、本実施形態例で追加された処理と
して、演算実行ステージでのハザード情報のチェック処
理を行う。つまり、クロック８０３で、命令１の演算実
行ステージ処理を第１実施形態例と同様に行った後、命
令識別情報格納領域１１４を参照しつつ、ハザード情報
格納領域１１６に格納されている“中断”のハザード情
報を、本ステージ処理で実行した命令の命令フェッチ時
に命令終了情報に変更する（処理９０７）。更に、命令
終了情報に変更したハザード情報より以前のハザード情
報によって、まだ命令中断情報のままになっているハザ
ード情報を全て命令中止情報に修正するが、この時点で
は、検索対象となるハザード情報は存在しないため、ハ
ザードチェック処理を終了する。Next, as a process added in the present embodiment, a process of checking hazard information in an arithmetic execution stage is performed. That is, after performing the operation execution stage processing of the instruction 1 in the same manner as in the first embodiment at the clock 803, the “interruption” stored in the hazard information storage area 116 while referring to the instruction identification information storage area 114 is performed. Is changed to instruction end information at the time of instruction fetch of the instruction executed in this stage processing (processing 907). Further, all the hazard information still remaining as the instruction suspension information is corrected to the instruction suspension information by the hazard information before the hazard information changed to the instruction end information, but at this time, the hazard information to be searched is Since there is no such information, the hazard check processing ends.
【００４４】次いで、クロック８０４では、命令４の命
令フェッチ処理と命令１のメモリアクセス処理とを実行
し、クロック８０５では、命令５の命令フェッチ処理と
命令４の命令デコード処理と命令１のライトバック処理
とを実行する。これらの動作は、第１実施形態例の動作
と同じである。更に、クロック８０６では、命令６の命
令フェッチ処理と、命令５の命令デコード処理と、命令
４の演算実行ステージ処理とを実行する。命令６の命令
フェッチ処理及び命令５の命令デコード処理における各
動作は、第１実施形態例の動作と同じである。Next, at a clock 804, the instruction fetch processing of the instruction 4 and the memory access processing of the instruction 1 are executed, and at the clock 805, the instruction fetch processing of the instruction 5, the instruction decoding processing of the instruction 4, and the write back of the instruction 1 are performed. And processing. These operations are the same as the operations of the first embodiment. Further, at the clock 806, the instruction fetch processing of the instruction 6, the instruction decode processing of the instruction 5, and the operation execution stage processing of the instruction 4 are executed. Each operation in the instruction fetch processing of the instruction 6 and the instruction decoding processing of the instruction 5 is the same as the operation of the first embodiment.
【００４５】命令４の演算実行ステージ処理は、クロッ
ク８０３における演算実行ステージの動作で説明したも
のと同様に、第１実施形態例と同様の処理をした後に命
令識別情報格納領域１１４を参照して、ハザード情報格
納領域１１６に格納していた“中断”のハザード情報
を、本ステージ処理で実行した命令の命令フェッチ時に
命令終了情報に変更する（処理９０８）。次いで、命令
終了情報に変更したハザード情報より以前のハザード情
報で、まだ命令中断情報のままになっているハザード情
報を全て検索し、命令中止情報に変更する（処理９０
９）。The operation execution stage processing of the instruction 4 is performed by referring to the instruction identification information storage area 114 after performing the same processing as in the first embodiment, as described in the operation of the operation execution stage at the clock 803. Then, the “suspended” hazard information stored in the hazard information storage area 116 is changed to instruction end information when the instruction executed in the present stage processing is fetched (step 908). Next, in the hazard information before the hazard information changed to the instruction end information, all the hazard information which is still the instruction suspension information is searched and changed to the instruction suspension information (processing 90).
9).
【００４６】以上のように本実施形態例では、命令フェ
ッチステージを処理する際には、パイプライントレース
情報と共に取得されたハザード情報を、ハザード情報格
納領域１１６に命令中断情報として格納する。また、演
算実行ステージを処理する際には、命令識別情報管理領
域１１３から命令識別情報を読み出し、その命令識別情
報から、同じ命令の命令フェッチ時に格納したハザード
情報“中断”を検索し、命令終了情報に変更する。次い
で、いま変更したハザード情報よりも以前の命令中断情
報であるハザード情報を全て検索し、命令中止情報に変
更する。As described above, in the present embodiment, when the instruction fetch stage is processed, the hazard information acquired together with the pipeline trace information is stored in the hazard information storage area 116 as instruction interruption information. Further, when processing the operation execution stage, the instruction identification information is read from the instruction identification information management area 113, and the hazard information “interruption” stored at the time of fetching the instruction of the same instruction is searched from the instruction identification information. Change to information. Next, all the hazard information, which is the instruction interruption information before the currently changed hazard information, is searched and changed to the instruction suspension information.
【００４７】従来は、予測しない分岐がステージ処理に
発生した場合、実行不能になった命令を探索するため
に、ディスプレイ上にプログラムを表示してアドレス等
から類推するという極めて煩雑な作業が必要であった。
これに対し、本実施形態例のデバッグ装置によれば、発
生したハザード情報を自動的に探索することによって、
実行不能となった原因を容易に特定することができる。Conventionally, when an unpredicted branch occurs in the stage processing, an extremely complicated operation of displaying a program on a display and inferring from an address or the like is necessary in order to search for an instruction that has become unexecutable. there were.
On the other hand, according to the debugging device of the present embodiment, by automatically searching for the generated hazard information,
The cause of the inability to execute can be easily specified.
【００４８】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のデバッグ装置及びデバッグ
方法は、上記実施形態例の構成にのみ限定されるもので
はなく、上記実施形態例の構成から種々の修正及び変更
を施したデバッグ装置及びデバッグ方法も、本発明の範
囲に含まれる。As described above, the present invention has been described based on the preferred embodiment. However, the debugging device and the debugging method of the present invention are not limited to the configuration of the above-described embodiment. A debugging device and a debugging method in which various modifications and changes are made from the configuration described above are also included in the scope of the present invention.
【００４９】[0049]
【発明の効果】以上説明したように、本発明のデバッグ
装置及びデバッグ方法によると、ステージ毎にフェッチ
アドレス情報を発生するＰＣを有しないコンピュータ装
置に対してもデバッグ処理を円滑に行うことができる。As described above, according to the debugging apparatus and the debugging method of the present invention, the debugging process can be smoothly performed even for a computer device that does not have a PC that generates fetch address information for each stage. .
【図１】本発明の第１実施形態例におけるデバッグ装置
の主要構成を示すブロック図である。FIG. 1 is a block diagram illustrating a main configuration of a debugging device according to a first embodiment of the present invention.
【図２】デバッグ装置の作動を１クロック分のアプリケ
ーションプログラムで示すフローチャートである。FIG. 2 is a flowchart showing an operation of the debugging device by an application program for one clock.
【図３】命令識別情報生成処理を模式的に示す図であ
る。FIG. 3 is a diagram schematically illustrating instruction identification information generation processing.
【図４】パイプライン処理における標準的な動作を行う
ための６つの命令を連続して実行した際の状態を模式的
に示す図である。FIG. 4 is a diagram schematically showing a state when six instructions for performing a standard operation in the pipeline processing are successively executed.
【図５】本発明の第２実施形態例におけるデバッグ装置
のブロック図である。FIG. 5 is a block diagram of a debugging device according to a second embodiment of the present invention.
【図６】第２実施形態例におけるデバッグ装置の動作を
示すフローチャートである。FIG. 6 is a flowchart illustrating an operation of the debugging device according to the second embodiment.
【図７】第２実施形態例における命令識別情報生成処理
を模式的に示す図である。FIG. 7 is a diagram schematically illustrating an instruction identification information generation process according to the second embodiment.
【図８】第２実施形態例における条件分岐命令を含む６
つの命令を連続して実行した際の状態を模式的に示す図
である。FIG. 8 includes a conditional branch instruction according to the second embodiment.
FIG. 4 is a diagram schematically illustrating a state when two instructions are continuously executed.
【図９】従来のトレースメモリ部の構成を模式的に示し
た図である。FIG. 9 is a diagram schematically showing a configuration of a conventional trace memory unit.
１０：命令実行部 １１、１１Ａ：トレース制御部 １１０：トレース情報生成部 １１１：トレース情報格納領域 １１２：命令識別情報生成部 １１３：命令識別情報管理領域 １１４：命令識別情報格納領域 １１５：ハザード情報生成部 １１６：ハザード情報格納領域 10: Instruction execution unit 11, 11A: Trace control unit 110: Trace information generation unit 111: Trace information storage area 112: Instruction identification information generation unit 113: Instruction identification information management area 114: Instruction identification information storage area 115: Hazard information generation Unit 116: Hazard information storage area
Claims (5)
置に接続され、該コンピュータ装置からステージ処理の
実行履歴情報を取得する実行履歴情報管理手段を備え、
該実行履歴情報に基づいてプログラム動作を検証するデ
バッグ装置において、 順次に行われる一連のステージ処理で実行される命令に
関する命令識別情報を、各実行履歴情報に対応して格納
する命令識別情報管理手段を備えることを特徴とするデ
バッグ装置。An execution history information management unit connected to a pipeline processing type computer device and acquiring stage processing execution history information from the computer device;
In a debugging device for verifying a program operation based on the execution history information, an instruction identification information management means for storing instruction identification information on instructions executed in a series of stage processes performed sequentially corresponding to each execution history information A debugging device comprising:
番号を参照して前記実行履歴情報に対応する命令識別情
報を生成することを特徴とする請求項１に記載のデバッ
グ装置。2. The debugging device according to claim 1, wherein the instruction identification information management unit generates instruction identification information corresponding to the execution history information with reference to a frame number.
情報を前記命令識別情報に対応して格納するハザード情
報管理手段を更に備えることを特徴とする請求項２に記
載のデバッグ装置。3. The debugging device according to claim 2, further comprising hazard information management means for storing hazard information generated when an instruction is executed, corresponding to the instruction identification information.
次に処理される命令フェッチステージ、命令デコードス
テージ、演算実行ステージ、メモリアクセスステージ及
び書込みステージを含み、 前記ハザード情報管理手段は、特定のハザード情報が発
生したときには終了命令を発生して、実行中の命令を全
て終了させることを特徴とする請求項３に記載のデバッ
グ装置。4. The series of stages includes an instruction fetch stage, an instruction decode stage, an operation execution stage, a memory access stage, and a write stage which are sequentially processed in one clock. 4. The debugging device according to claim 3, wherein when information is generated, a termination instruction is issued to terminate all the instructions being executed.
置に接続され、該コンピュータ装置からステージ処理の
実行履歴情報を取得し、該実行履歴情報に基づいてプロ
グラム動作を検証するデバッグ方法において、 順次に行われる一連のステージ処理で実行される命令に
関する命令識別情報を、各実行履歴情報に対応して格納
することを特徴とするデバッグ方法。5. A debugging method which is connected to a pipeline processing type computer device, acquires execution history information of stage processing from the computer device, and verifies a program operation based on the execution history information. A debugging method characterized by storing instruction identification information relating to an instruction executed in a series of stage processes in correspondence with each execution history information.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11025921A JP2000222243A (en) | 1999-02-03 | 1999-02-03 | Device and method for debugging |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11025921A JP2000222243A (en) | 1999-02-03 | 1999-02-03 | Device and method for debugging |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000222243A true JP2000222243A (en) | 2000-08-11 |
Family
ID=12179255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11025921A Pending JP2000222243A (en) | 1999-02-03 | 1999-02-03 | Device and method for debugging |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000222243A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010218139A (en) * | 2009-03-16 | 2010-09-30 | Fujitsu Semiconductor Ltd | Execution history tracing method |
| JP2021111004A (en) * | 2020-01-07 | 2021-08-02 | 富士通株式会社 | Information processing program, information processing method and information processing system |
-
1999
- 1999-02-03 JP JP11025921A patent/JP2000222243A/en active Pending
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