JP2000222061A - Clock controlling method and control circuit - Google Patents
Clock controlling method and control circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、クロック周波数を
可変するクロック制御方法および制御回路に関するもの
である。The present invention relates to a clock control method and a control circuit for varying a clock frequency.
【０００２】[0002]
【従来の技術】バッテリーを電源とする携帯情報端末
（ＰＤＡ）においては、長時間動作を可能にするため、
様々な手段を講じて低消費電力化が図られている。一般
的に知られている手段としては、ＣＰＵに供給するクロ
ックにおいて、ある基準値（バッテリー残容量基準値、
システム内温度基準値、ＣＰＵ負荷基準値等）と比較し
て高い周波数から低い周波数（高い周波数を分周する
等）へ切り替えタイミングを調整した後、一気に切り替
える事によりＣＰＵへ供給するクロックの周波数を変更
し、ＣＰＵおよび同じＣＰＵクロックで動作する機器の
消費電力を低減させ、その結果バッテリーを延命させる
という方法である。2. Description of the Related Art In a personal digital assistant (PDA) using a battery as a power source, a long-term operation is required.
Various measures have been taken to reduce power consumption. As a generally known means, a clock supplied to the CPU has a certain reference value (a battery remaining capacity reference value,
After adjusting the timing of switching from a higher frequency to a lower frequency (such as dividing a higher frequency) as compared with the system internal temperature reference value, CPU load reference value, etc., the frequency of the clock supplied to the CPU is changed by switching at once. In this method, the power consumption of the CPU and a device that operates on the same CPU clock is reduced, thereby extending the life of the battery.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら上記の従
来技術においては、前記基準値に対し予め設定された範
囲を越えた場合、バッテリー寿命の延命やシステム動作
の安定性を確保するためにクロックを高い周波数から低
い周波数に一気に切り替えるため、操作時の画面表示が
急に遅くなったり、操作に対する応答が悪くなったりす
るという欠点を有していた。However, in the above prior art, when the reference value exceeds a predetermined range, the clock is set to a high level in order to extend the life of the battery and ensure the stability of system operation. Since the frequency is switched from a low frequency to a low frequency at once, there is a drawback that a screen display at the time of operation is suddenly delayed or a response to the operation is deteriorated.
【０００４】本発明は、上記欠点を解決するもので、携
帯情報端末（ＰＤＡ）等において、低消費電力化等を図
るためのクロックの周波数切り替わり時における視覚的
・操作性の急激な変化を緩和することができるクロック
制御方法および制御回路を提供することを目的とする。The present invention solves the above-mentioned drawbacks, and alleviates a sudden change in visual and operability at the time of switching the frequency of a clock to reduce power consumption in a personal digital assistant (PDA) or the like. It is an object of the present invention to provide a clock control method and a control circuit that can perform the clock control.
【０００５】[0005]
【課題を解決するための手段】請求項１記載のクロック
制御方法は、ＣＰＵおよびＣＰＵと同じクロックで動作
する回路に供給するクロックの周波数を変更する際に、
周波数を段階的に変更することを特徴とする。According to a first aspect of the present invention, there is provided a clock control method for changing a frequency of a clock supplied to a CPU and a circuit operating on the same clock as the CPU.
It is characterized in that the frequency is changed stepwise.
【０００６】このようにクロックの周波数を変更する際
に段階的に変更することにより、携帯情報端末等に用い
た場合に、急激な視覚的・操作性の変化を緩和すること
ができる。[0006] By changing the clock frequency stepwise when changing the clock frequency, it is possible to alleviate a sudden change in visual and operability when used in a portable information terminal or the like.
【０００７】請求項２記載のクロック制御回路は、ＣＰ
ＵおよびＣＰＵと同じクロックで動作する回路に供給す
るクロックを生成し、所定の状態に応じてクロックの周
波数を変更し、この際に周波数を段階的に変更すること
を特徴とする。According to a second aspect of the present invention, the clock control circuit comprises a CP
It is characterized in that a clock to be supplied to a circuit operating with the same clock as the U and the CPU is generated, the frequency of the clock is changed according to a predetermined state, and the frequency is changed stepwise at this time.
【０００８】このようにクロックの周波数を変更する際
に段階的に変更することにより、携帯情報端末等に用い
た場合に、急激な視覚的・操作性の変化を緩和すること
ができる。[0008] By changing the clock frequency stepwise when the clock frequency is changed as described above, sudden changes in visual and operability when used in a portable information terminal or the like can be mitigated.
【０００９】請求項３記載のクロック制御回路は、請求
項２記載のクロック制御回路において、ＣＰＵおよびＣ
ＰＵと同じクロックで動作する回路の電源として使用し
ているバッテリーの残容量状態に応じて、クロックの周
波数を変更することを特徴とする。The clock control circuit according to claim 3 is the clock control circuit according to claim 2, wherein
It is characterized in that the frequency of the clock is changed according to the state of charge of a battery used as a power source of a circuit that operates on the same clock as the PU.
【００１０】このようにクロックの周波数の変更はバッ
テリーの残容量状態に応じて行うようにすればよい。As described above, the clock frequency may be changed in accordance with the state of charge of the battery.
【００１１】請求項４記載のクロック制御回路は、請求
項２記載のクロック制御回路において、ＣＰＵおよびＣ
ＰＵと同じクロックで動作する回路に対して検出した温
度に応じて、クロックの周波数を変更することを特徴と
する。The clock control circuit according to claim 4 is the clock control circuit according to claim 2, wherein
It is characterized in that the frequency of the clock is changed according to the temperature detected for a circuit operating on the same clock as the PU.
【００１２】このようにクロックの周波数の変更は検出
した温度に応じて行うようにすればよい。As described above, the clock frequency may be changed in accordance with the detected temperature.
【００１３】請求項５記載のクロック制御回路は、請求
項２，３または４記載のクロック制御回路において、ク
ロックの周波数を段階的に変更する時間間隔を任意に設
定可能にしたことを特徴とする。A clock control circuit according to a fifth aspect of the present invention is the clock control circuit according to the second, third or fourth aspect, wherein a time interval at which the frequency of the clock is changed stepwise can be set arbitrarily. .
【００１４】このように、クロックの周波数を段階的に
変更する時間間隔（ステップ幅）を任意に設定可能にし
たことにより、フレキシビリティのある周波数制御を実
現できる。As described above, the time interval (step width) at which the frequency of the clock is changed in a stepwise manner can be arbitrarily set, so that flexible frequency control can be realized.
【００１５】請求項６記載のクロック制御回路は、請求
項２，３，４または５記載のクロック制御回路におい
て、クロックの周波数を段階的に変更する段階数を任意
に設定可能にしたことを特徴とする。According to a sixth aspect of the present invention, in the clock control circuit of the second, third, fourth, or fifth aspect, the number of steps for changing the frequency of the clock stepwise can be arbitrarily set. And
【００１６】このように、クロックの周波数を段階的に
変更する段階数（ステップ数）を任意に設定可能にした
ことにより、フレキシビリティのある周波数制御を実現
できる。As described above, the number of steps (the number of steps) at which the frequency of the clock is changed stepwise can be arbitrarily set, so that flexible frequency control can be realized.
【００１７】[0017]
【発明の実施の形態】〔第１の実施の形態〕まず、本発
明の第１の実施の形態について説明する。図１は本発明
の第１の実施の形態におけるクロック制御回路を示すブ
ロック図である。図１において、１はクロック制御回
路、２はアップダウンカウンタ、３は分周器、４は基本
クロック６を発生する発振器、５はＣＰＵクロック７の
周波数切り替え時のステップ数およびステップ幅をコン
トロールする周波数ステップ制御部である。なお、ＣＰ
Ｕクロック７は、図示しないＣＰＵおよびＣＰＵと同じ
クロックで動作する回路に供給されるクロックである。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] First, a first embodiment of the present invention will be described. FIG. 1 is a block diagram showing a clock control circuit according to the first embodiment of the present invention. In FIG. 1, 1 is a clock control circuit, 2 is an up / down counter, 3 is a frequency divider, 4 is an oscillator for generating a basic clock 6, and 5 is a CPU that controls the number of steps and the step width when switching the frequency of the CPU clock 7. It is a frequency step control unit. Note that CP
The U clock 7 is a clock supplied to a CPU (not shown) and a circuit operating with the same clock as the CPU.
【００１８】本実施の形態におけるクロック制御回路１
は、所定の外部条件の基準値との比較結果に基づいて動
作するアップダウンカウンタ２と、発振器４の発生した
基本クロック（高速クロック）６を分周してＣＰＵクロ
ック７を出力する分周器３と、ＣＰＵクロック７の周波
数切り替え時のステップ数およびステップ幅をコントロ
ールする周波数ステップ制御部５とを備えている。所定
の外部条件としては、図示しないＣＰＵおよびＣＰＵと
同じクロックで動作する回路の電源として使用している
バッテリーの残容量や、システム内の温度等を用いる。Clock control circuit 1 in the present embodiment
Is an up / down counter 2 that operates based on a result of comparison with a reference value of a predetermined external condition, and a frequency divider that divides a basic clock (high-speed clock) 6 generated by an oscillator 4 and outputs a CPU clock 7 3 and a frequency step controller 5 for controlling the number of steps and the step width when switching the frequency of the CPU clock 7. As the predetermined external condition, a remaining capacity of a battery used as a power source of a CPU (not shown) and a circuit operating at the same clock as the CPU, a temperature in the system, and the like are used.
【００１９】このクロック制御回路１では、基準値との
比較結果に基づき所定の外部条件が基準内である通常の
ときには、ＣＰＵクロック７の周波数を基本クロック６
（高速クロック）の周波数とし、その状態から所定の外
部条件が基準外となったときに、ＣＰＵクロック７の周
波数を低速クロック（基本クロック６が１／Ｍ分周され
たクロック）の周波数に変更し、この際に、周波数を段
階的に変更するようにしている。また、ＣＰＵクロック
７が低速クロックである状態から所定の外部条件が基準
内に戻ったときに、ＣＰＵクロック７の周波数を基本ク
ロック６（高速クロック）の周波数に変更し、この際
に、周波数を段階的に変更するようにしている。ＣＰＵ
クロック７を、基本クロック６から低速クロックに、あ
るいは低速クロックから基本クロック６に変更する周波
数切り替え時に周波数を段階的に変更する際のステップ
幅を予め周波数ステップ制御部５からアップダウンカウ
ンタ２に設定しておくとともに、その周波数を段階的に
変更する際のステップ数を予め周波数ステップ制御部５
から分周器３に設定しておく。In the clock control circuit 1, the frequency of the CPU clock 7 is changed to the basic clock 6 when the predetermined external condition is within the standard based on the result of comparison with the standard value.
The frequency of the CPU clock 7 is changed to the frequency of a low-speed clock (clock obtained by dividing the basic clock 6 by 1 / M) when a predetermined external condition is out of the standard from that state. At this time, the frequency is changed stepwise. Further, when the predetermined external condition returns to the reference from the state where the CPU clock 7 is the low-speed clock, the frequency of the CPU clock 7 is changed to the frequency of the basic clock 6 (high-speed clock). It changes gradually. CPU
A step width for changing the frequency stepwise when the frequency of the clock 7 is changed from the basic clock 6 to the low-speed clock or from the low-speed clock to the basic clock 6 is previously set in the up-down counter 2 from the frequency step control unit 5. And the number of steps when the frequency is changed stepwise is determined in advance by the frequency step control unit 5.
Is set in the frequency divider 3 in advance.
【００２０】このように構成されるクロック制御回路１
による制御方法を、さらに図２を参照しながら説明す
る。図２はクロック制御回路１による制御方法を説明す
るための図であり、図２（ａ）は所定の外部条件の変化
の例を示し、図２（ｂ）は図２（ａ）の外部条件の変化
に応じたＣＰＵクロック７の例を示す。The clock control circuit 1 configured as described above
Will be described with reference to FIG. 2A and 2B are diagrams for explaining a control method by the clock control circuit 1. FIG. 2A shows an example of a change in a predetermined external condition, and FIG. Shows an example of the CPU clock 7 according to the change of.
【００２１】通常、図２の時間ｔ１の間のように、分周
器３は発振器４の基本クロック６をＣＰＵクロック７と
して出力しているが、バッテリー残容量が一定量（基準
値）より減少する、あるいはシステム内の温度が許容温
度（基準値）を越える等、所定の外部条件が基準外とな
る変化を検出した場合、図２の時間ｔ２の間のように、
アップダウンカウンタ２が周波数ステップ制御部５で設
定されたステップ幅でダウンカウントを開始し、分周器
３は周波数ステップ制御部５で設定されたステップ数に
応じて、基本クロック６と設定された低速クロックとの
周波数差を均等に分割し（この均等に分割されたものを
「１ステップ周波数幅」という）、基本クロック６から
順次１ステップ周波数幅ずつ下げ、急な周波数変化を抑
制しつつ、ＣＰＵクロック７を段階的に目標の低速クロ
ックの周波数（基本クロック６の周波数×１／Ｍ）へ変
更する。Normally, the frequency divider 3 outputs the basic clock 6 of the oscillator 4 as the CPU clock 7 as during the time t1 in FIG. 2, but the remaining battery capacity decreases below a certain amount (reference value). Or when a change in a predetermined external condition outside the reference, such as a temperature inside the system exceeding an allowable temperature (reference value), is detected, as shown during a time t2 in FIG.
The up / down counter 2 starts counting down at the step width set by the frequency step control unit 5, and the frequency divider 3 is set to the basic clock 6 according to the number of steps set by the frequency step control unit 5. The frequency difference from the low-speed clock is equally divided (the equally divided frequency is referred to as “one-step frequency width”). The CPU clock 7 is gradually changed to a target low-speed clock frequency (frequency of the basic clock 6 × 1 / M).
【００２２】また逆に、上記所定の外部条件が基準内に
戻った場合、図２の時間ｔ３の間のように、アップダウ
ンカウンタ２が周波数ステップ制御部５で設定されたス
テップ幅でアップカウントを開始し、分周器３は周波数
ステップ制御部５で設定されたステップ数に応じて、低
速クロックから順次１ステップ周波数幅ずつ上げ、ＣＰ
Ｕクロック７の周波数を目標の高速クロックの周波数へ
段階的に変更する。Conversely, when the predetermined external condition returns to within the reference, the up / down counter 2 counts up at the step width set by the frequency step control unit 5 as during time t3 in FIG. The frequency divider 3 sequentially increases the frequency by one step from the low-speed clock in accordance with the number of steps set by the frequency step controller 5,
The frequency of the U clock 7 is changed stepwise to the target high frequency clock frequency.
【００２３】なお、アップダウンカウンタ２は、基準値
との比較結果が基準外となった場合に、アップダウンカ
ウンタ２のダウンカウンタが有効となり、予め設定され
たカウント値（ステップ幅）でダウンカウントを開始
し、カウントが設定値に達するとダウンカウンタのキャ
リーＤＣが発生し、分周器３のステップを１つ下げる。
この動作を、ＣＰＵクロック７が目標の低速クロックと
なるまで繰り返す。また、逆に基準値との比較結果が基
準内に戻った場合は、アップダウンカウンタ２のアップ
カウンタが有効となり、上記と逆の動作で、分周器３の
ステップを１つずつ上げ、高速クロックに戻していく。
この場合、アップカウンタのキャリーＵＣが発生する。When the result of the comparison with the reference value is out of the reference, the down counter of the up / down counter 2 becomes effective, and the up / down counter 2 counts down by a preset count value (step width). Is started, and when the count reaches the set value, a carry DC of the down counter is generated, and the step of the frequency divider 3 is decreased by one.
This operation is repeated until the CPU clock 7 becomes the target low-speed clock. On the other hand, when the comparison result with the reference value returns within the reference value, the up-counter of the up-down counter 2 is enabled, and the operation of the frequency divider 3 is increased one by one by the operation opposite to the above, and the high-speed operation is performed. Return to the clock.
In this case, carry UC of the up counter occurs.
【００２４】また、分周器３は、アップカウンタのキャ
リーＵＣを入力するたびに、出力されるＣＰＵクロック
７の周波数を１ステップ周波数幅ずつ上げ、またダウン
カウンタのキャリーＤＣを入力するたびに、出力される
ＣＰＵクロック７の周波数を１ステップ周波数幅ずつ下
げる。周波数ステップ制御部５は、アップダウンカウン
タ２にカウント値（ステップ幅）を与え、分周器３にス
テップ数と基本クロック６の分周値Ｍとを与える。The frequency divider 3 increases the frequency of the output CPU clock 7 by one step every time the carry UC of the up counter is inputted, and every time the carry DC of the down counter is inputted. The frequency of the output CPU clock 7 is reduced by one step frequency width. The frequency step control unit 5 gives the count value (step width) to the up / down counter 2 and gives the frequency divider 3 the number of steps and the frequency division value M of the basic clock 6.
【００２５】以上のように本実施の形態によれば、ＣＰ
Ｕクロック７の周波数を変更する際に、目標の周波数に
一気に変更するのではなく段階的に変更することによ
り、携帯情報端末等に用いた場合に、急激な視覚的・操
作性の変化を緩和することができる。As described above, according to the present embodiment, the CP
When the frequency of the U clock 7 is changed, the frequency is not changed at once but is changed step by step, thereby alleviating a sudden change in visual and operability when used in a portable information terminal or the like. can do.
【００２６】また、ＣＰＵクロック７の周波数を早く目
標の周波数に切換える場合は、周波数ステップ制御部５
のステップ数を小さく設定し、またステップ幅を短く設
定することにより実現できる。また、より滑らかにＣＰ
Ｕクロック７を切換える場合は、ステップ数を多く設定
し、またステップ幅を長く設定することにより実現でき
る。このように周波数ステップ制御部５により、詳細な
クロック切換えの設定が可能であり、クロック制御の自
由度を確保している。When the frequency of the CPU clock 7 is quickly switched to the target frequency, the frequency step control unit 5
Can be realized by setting the number of steps to be small and the step width to be short. In addition, CP
Switching of the U clock 7 can be realized by setting a large number of steps and setting a long step width. As described above, the clock step can be set in detail by the frequency step control unit 5, and the degree of freedom of the clock control is secured.
【００２７】〔第２の実施の形態〕この第２の実施の形
態では、第１の実施の形態におけるクロック制御回路を
用いた携帯情報端末（ＰＤＡ）について説明する。図３
は本発明の第２の実施の形態における携帯情報端末の要
部を示すブロック図である。図３において、８はバッテ
リー残容量検出部、９はシステム内温度検出部、１０は
ＡＣ電源接続検出部、１１はＣＰＵおよびペリフェラル
（周辺機器）をコントロールするＬＳＩ（以下「チップ
セット」という）、１２はチップセット１１内のシステ
ムコントローラ、１３はＣＰＵである。また、チップセ
ット１１内のクロック制御回路１および発振器４は図１
と同等のものである。[Second Embodiment] In the second embodiment, a portable information terminal (PDA) using the clock control circuit of the first embodiment will be described. FIG.
FIG. 7 is a block diagram showing a main part of a portable information terminal according to a second embodiment of the present invention. In FIG. 3, reference numeral 8 denotes a battery remaining capacity detection unit, 9 denotes a system temperature detection unit, 10 denotes an AC power connection detection unit, 11 denotes an LSI (hereinafter, referred to as a “chipset”) that controls a CPU and peripherals (peripheral devices), Reference numeral 12 denotes a system controller in the chipset 11, and reference numeral 13 denotes a CPU. The clock control circuit 1 and the oscillator 4 in the chipset 11 are
Is equivalent to
【００２８】この携帯情報端末は、電源として外部のＡ
Ｃ電源および内蔵のバッテリーを使用でき、ＡＣ電源に
接続している場合にはそれを電源として用い、ＡＣ電源
に接続していない場合にはバッテリーを電源として用い
るものである。ＡＣ電源接続検出部１０はＡＣ電源の接
続の有無を検出するものであり、バッテリー残容量検出
部８はバッテリーの残容量が基準容量（基準値）以下で
あるか否かを検出するものである。また、システム内温
度検出部９はＣＰＵ１３などシステム内の温度が許容温
度範囲内（基準内）であるか否かを検出するものであ
る。This portable information terminal uses an external A as a power source.
A C power source and a built-in battery can be used, and when it is connected to an AC power source, it is used as a power source, and when it is not connected to an AC power source, the battery is used as a power source. The AC power connection detection unit 10 detects the presence or absence of the connection of the AC power, and the battery remaining capacity detection unit 8 detects whether the remaining capacity of the battery is equal to or less than a reference capacity (reference value). . The in-system temperature detecting section 9 detects whether the temperature in the system such as the CPU 13 is within an allowable temperature range (within a reference).
【００２９】クロック制御回路１は、所定の外部条件、
具体的にはバッテリー残容量検出部８およびシステム内
温度検出部９からそれぞれ基準値との比較結果を受け取
り、比較結果が基準外となった場合（バッテリーの残容
量が基準容量以下となった場合や、システム内の温度が
許容温度範囲を越えていた場合）は、システムコントロ
ーラ１２はＣＰＵ１３に対してＮＳＴＰＣＬＫ（ストッ
プクロック）１４をアサートし、ＣＰＵ１３をストップ
・グラント状態に遷移させ、ＣＰＵ１３がストップ・グ
ラント状態であるときに、ＣＰＵクロック７を１段階
（１ステップ）周波数を下げる。ここで、ＣＰＵクロッ
ク７の周波数切り替え時のステップ幅はＣＰＵ１３に内
蔵するＰＬＬの発振安定待ち時間以上とらなければなら
ない。ステップ幅の時間分、周波数を変更した後は、Ｎ
ＳＴＰＣＬＫ１４をディアサートしてＣＰＵ１３を通常
の動作に戻す。以上の動作を繰り返しＣＰＵクロック７
の周波数を段階的に制御し、動作環境における最適なＣ
ＰＵクロック７をシステムコントローラ１２とＣＰＵ１
３に供給する。The clock control circuit 1 has a predetermined external condition,
Specifically, a comparison result with the reference value is received from each of the remaining battery capacity detection unit 8 and the in-system temperature detection unit 9 and the comparison result is out of the reference (when the remaining battery capacity becomes equal to or less than the reference capacity). If the temperature in the system exceeds the allowable temperature range), the system controller 12 asserts the NSTPCLK (stop clock) 14 to the CPU 13 to shift the CPU 13 to the stop grant state, and the CPU 13 When in the grant state, the frequency of the CPU clock 7 is reduced by one step (one step). Here, the step width at the time of switching the frequency of the CPU clock 7 must be longer than the oscillation stabilization wait time of the PLL built in the CPU 13. After changing the frequency by the time of the step width, N
Deassert STPCLK 14 to return CPU 13 to normal operation. The above operation is repeated by CPU clock 7
Is controlled in a stepwise manner to optimize the C
PU clock 7 is connected to system controller 12 and CPU 1
Supply 3
【００３０】なお、ＣＰＵ１３において、ＮＳＴＰＣＬ
Ｋ１４がアサートされるとＣＰＵ内部のクロックを停止
させることができ、入力周波数を変更したり、完全に入
力クロックを停止することが可能になる。In the CPU 13, NSTPCL
When K14 is asserted, the clock inside the CPU can be stopped, and the input frequency can be changed or the input clock can be completely stopped.
【００３１】さらに図４のフローチャートを用いてクロ
ック制御回路１の動作を説明する。先ず、パワー（電
源）オン（ステップＳ１）された後、クロック制御回路
１は発振器４からの基本クロック６を分周せずにＣＰＵ
クロック７としてシステムコントローラ１２とＣＰＵ１
３に供給する（ステップＳ２）。次に、ＡＣ電源接続検
出部１０からの出力によりＡＣ電源が接続されているが
どうかを判断し（ステップＳ３）、接続されていれば、
バッテリーの残容量はチェックをせずにステップＳ６へ
進む。逆に、ＡＣ電源が接続されていない場合は、バッ
テリー残容量検出部８からの出力によりバッテリー残容
量をチェックし（ステップＳ４）、バッテリー残容量が
基準値以下のときは基本クロック６の分周比を段階的に
変更してＣＰＵクロック７を段階的に周波数を低くしな
がら低速クロックに落としていく（ステップＳ５）。バ
ッテリー残容量が基準値を超えていればステップＳ６へ
進む。The operation of the clock control circuit 1 will be further described with reference to the flowchart of FIG. First, after the power (power) is turned on (step S1), the clock control circuit 1 executes the CPU without dividing the frequency of the basic clock 6 from the oscillator 4.
System controller 12 and CPU 1 as clock 7
3 (step S2). Next, it is determined whether or not the AC power is connected based on the output from the AC power connection detection unit 10 (step S3).
The process proceeds to step S6 without checking the remaining battery capacity. Conversely, when the AC power supply is not connected, the remaining battery level is checked based on the output from the remaining battery level detector 8 (step S4). If the remaining battery level is less than the reference value, the frequency of the basic clock 6 is divided. The ratio is changed stepwise to lower the CPU clock 7 to a low-speed clock while gradually lowering the frequency (step S5). If the remaining battery charge exceeds the reference value, the process proceeds to step S6.
【００３２】ステップＳ６では、システム内温度検出部
９からの出力によりＣＰＵ１３などの温度が許容温度範
囲を越えていないかどうかを判断し（ステップＳ６）、
許容温度範囲を超えていれば、システム内の温度を下げ
るために基本クロック６の分周比を段階的に変更してＣ
ＰＵクロック７を段階的に周波数を低くしながら低速ク
ロックに落としていく（ステップＳ７）。なお、ステッ
プＳ５の処理が実行されている場合には、ステップＳ７
では、ステップＳ５の処理が継続されるだけである。In step S6, it is determined whether or not the temperature of the CPU 13 or the like does not exceed the allowable temperature range based on the output from the in-system temperature detector 9 (step S6).
If the temperature exceeds the allowable temperature range, the frequency division ratio of the basic clock 6 is changed stepwise to reduce the temperature in the system.
The PU clock 7 is reduced to a low-speed clock while gradually lowering the frequency (step S7). If the process of step S5 is being executed, step S7
Then, only the processing of step S5 is continued.
【００３３】なお、上記の機能は、携帯情報端末におい
て、その動作中、常に行われるようにしてある（ただ
し、ソフトウェアの設定により上記機能をマスクするこ
ともできる）。そして低速クロックに落とされた後、そ
の落とされた要因となった外部条件（システム内の温
度）が基準内に戻った場合には、段階的に高速クロック
に戻すようにすればよい。また、低速クロックに落とさ
れた要因がバッテリー残容量のときには、高速クロック
に戻されることはない。なお、高速クロックから低速ク
ロックに変更する場合の方が、低速クロックから高速ク
ロックに変更する場合よりも、段階的に変更するという
本クロック制御のメリットが大きい。The above function is always performed during the operation of the portable information terminal (however, the function can be masked by setting software). Then, when the external condition (temperature in the system), which has caused the drop, falls back to the reference after the clock has been dropped to the low-speed clock, the clock may be returned to the high-speed clock stepwise. When the cause of the drop in the low-speed clock is the remaining battery capacity, the low-speed clock is not returned to the high-speed clock. It should be noted that the advantage of the present clock control of changing in steps is greater when changing from the high-speed clock to the low-speed clock than when changing from the low-speed clock to the high-speed clock.
【００３４】以上のように本実施の形態によれば、所定
の外部条件、すなわちＡＣ電源接続状態およびバッテリ
ー残容量の有無と、システム内の温度とに応じてＣＰＵ
クロック７を常に最適な周波数に変更することにより、
消費電力を抑えるパワーマネージメント機能を実現で
き、また、周波数変更時も一気に高い周波数から低い周
波数に切り替えるのではなく、段階的に周波数を変更で
きるため視覚的・操作性の変化を緩和することが可能で
ある。また、周波数を段階的に変更するステップ数とス
テップ幅も任意に設定可能であるため、非常にフレキシ
ビリティがある周波数制御を実現することが可能であ
る。As described above, according to the present embodiment, the CPU according to the predetermined external conditions, that is, the AC power connection state, the presence or absence of the remaining battery capacity, and the temperature in the system.
By always changing clock 7 to the optimal frequency,
A power management function that suppresses power consumption can be realized.Also, when changing frequencies, the frequency can be changed step by step instead of switching from a high frequency to a low frequency at once. It is. Further, since the number of steps and the step width for changing the frequency stepwise can be arbitrarily set, it is possible to realize highly flexible frequency control.
【００３５】[0035]
【発明の効果】以上詳述したように本発明によれば、Ｃ
ＰＵおよびＣＰＵと同じクロックで動作する回路に供給
するクロックの周波数を変更する際に段階的に変更する
ことにより、携帯情報端末等に用いた場合に、急激な視
覚的・操作性の変化を緩和することができる。また、ク
ロックの周波数の変更をバッテリーの残容量状態や検出
した温度に応じて行うようにすることで、消費電力を抑
えるパワーマネージメント機能を実現できる。さらに、
クロックの周波数を段階的に変更する時間間隔（ステッ
プ幅）や段階数（ステップ数）を任意に設定可能にした
ことにより、非常にフレキシビリティのある周波数制御
を実現することができる。As described in detail above, according to the present invention, C
By changing the frequency of the clock supplied to the circuit that operates on the same clock as the PU and the CPU, the frequency of the clock is changed stepwise to reduce sudden changes in visual and operability when used in portable information terminals, etc. can do. Further, by changing the clock frequency in accordance with the state of charge of the battery and the detected temperature, a power management function that suppresses power consumption can be realized. further,
By making it possible to arbitrarily set the time interval (step width) and the number of steps (the number of steps) at which the frequency of the clock is changed stepwise, it is possible to realize highly flexible frequency control.
【図１】本発明の第１の実施の形態におけるクロック制
御回路を示すブロック図。FIG. 1 is a block diagram showing a clock control circuit according to a first embodiment of the present invention.
【図２】本発明の第１の実施の形態におけるクロック制
御方法を示す概念図。FIG. 2 is a conceptual diagram showing a clock control method according to the first embodiment of the present invention.
【図３】本発明の第２の実施の形態における携帯情報端
末（ＰＤＡ）の要部を示すブロック図。FIG. 3 is a block diagram showing a main part of a personal digital assistant (PDA) according to a second embodiment of the present invention.
【図４】本発明の第２の実施の形態における動作を示す
フローチャート。FIG. 4 is a flowchart showing an operation according to the second embodiment of the present invention.
１ クロック制御回路 ２ アップダウンカウンタ ３ 分周器 ４ 発振器 ５ 周波数ステップ制御部 ６ 基本クロック（高速クロック） ７ ＣＰＵクロック ８ バッテリー残容量検出部 ９ システム内温度検出部 １０ ＡＣ電源接続検出部 １１ チップセット １２ システムコントローラ １３ ＣＰＵ １４ ＮＳＴＰＣＬＫ DESCRIPTION OF SYMBOLS 1 Clock control circuit 2 Up / down counter 3 Divider 4 Oscillator 5 Frequency step control unit 6 Basic clock (high-speed clock) 7 CPU clock 8 Battery remaining capacity detection unit 9 System temperature detection unit 10 AC power connection detection unit 11 Chipset 12 System Controller 13 CPU 14 NSTPCLK
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福家 徹也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 堂ヶ崎 士行 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B079 BA03 BB04 BC01 BC05 BC10 DD02 DD03 DD20 ──────────────────────────────────────────────────の Continued on the front page (72) Inventor Tetsuya Fukuya 1006 Kadoma Kadoma, Osaka Prefecture Inside Matsushita Electric Industrial Co., Ltd. F term in the company (reference) 5B079 BA03 BB04 BC01 BC05 BC10 DD02 DD03 DD20
Claims (6)
で動作する回路に供給するクロックの周波数を変更する
際に、周波数を段階的に変更することを特徴とするクロ
ック制御方法。1. A clock control method, comprising: changing a frequency of a clock supplied to a CPU and a circuit that operates on the same clock as the CPU in a stepwise manner.
で動作する回路に供給するクロックを生成し、所定の状
態に応じて前記クロックの周波数を変更し、この際に周
波数を段階的に変更することを特徴とするクロック制御
回路。2. A method for generating a clock to be supplied to a CPU and a circuit operating with the same clock as the CPU, and changing the frequency of the clock according to a predetermined state, wherein the frequency is changed stepwise. Characteristic clock control circuit.
で動作する回路の電源として使用しているバッテリーの
残容量状態に応じて、クロックの周波数を変更すること
を特徴とする請求項２記載のクロック制御回路。3. The clock control according to claim 2, wherein the frequency of the clock is changed in accordance with the state of charge of a battery used as a power supply of the CPU and a circuit that operates on the same clock as the CPU. circuit.
で動作する回路に対して検出した温度に応じて、クロッ
クの周波数を変更することを特徴とする請求項２記載の
クロック制御回路。4. The clock control circuit according to claim 2, wherein a frequency of the clock is changed in accordance with a temperature detected for the CPU and a circuit that operates on the same clock as the CPU.
間間隔を任意に設定可能にしたことを特徴とする請求項
２，３または４記載のクロック制御回路。5. The clock control circuit according to claim 2, wherein a time interval for changing the frequency of the clock stepwise can be set arbitrarily.
階数を任意に設定可能にしたことを特徴とする請求項
２，３，４または５記載のクロック制御回路。6. The clock control circuit according to claim 2, wherein the number of steps for changing the frequency of the clock stepwise can be arbitrarily set.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11026533A JP2000222061A (en) | 1999-02-03 | 1999-02-03 | Clock controlling method and control circuit |
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| JP11026533A JP2000222061A (en) | 1999-02-03 | 1999-02-03 | Clock controlling method and control circuit |
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|---|---|
| JP2000222061A true JP2000222061A (en) | 2000-08-11 |
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| JP11026533A Pending JP2000222061A (en) | 1999-02-03 | 1999-02-03 | Clock controlling method and control circuit |
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