JP2000216210A - 絶縁膜における段差埋め込み評価方法および評価構造 - Google Patents
絶縁膜における段差埋め込み評価方法および評価構造Info
- Publication number
- JP2000216210A JP2000216210A JP1814899A JP1814899A JP2000216210A JP 2000216210 A JP2000216210 A JP 2000216210A JP 1814899 A JP1814899 A JP 1814899A JP 1814899 A JP1814899 A JP 1814899A JP 2000216210 A JP2000216210 A JP 2000216210A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- conductive film
- holes
- film
- line patterns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 絶縁膜の段差埋め込み評価において評価精度
の向上および評価時間を短縮する。 【解決手段】 絶縁基板または絶縁膜５上に、絶縁膜お
よび第１の導電膜のうち少なくとも一方からなる直線状
のラインパターン６を略平行に複数形成し、全面に評価
対象の絶縁膜７を形成してその表面を平坦化し、隣接す
るラインパターン６の間でかつラインパターン６の長手
方向に所定の間隔を有する複数のホール１１を絶縁膜７
に形成し、ホール１１に段差被覆性に優れたＣＶＤ技術
等を用いて第２の導電膜８を埋め込み、その後、全面に
第３の導電膜を堆積しパターニングして、ホール１１に
埋め込まれた第２の導電膜８と接続されかつラインパタ
ーン６に対して交差配置される複数のラインパターン９
を形成し、隣合うラインパターン９間のリーク電流を測
定することにより、評価対象の絶縁膜７の多数の箇所で
のボイドまたはシーム１３の有無を短時間で確認でき
る。
の向上および評価時間を短縮する。 【解決手段】 絶縁基板または絶縁膜５上に、絶縁膜お
よび第１の導電膜のうち少なくとも一方からなる直線状
のラインパターン６を略平行に複数形成し、全面に評価
対象の絶縁膜７を形成してその表面を平坦化し、隣接す
るラインパターン６の間でかつラインパターン６の長手
方向に所定の間隔を有する複数のホール１１を絶縁膜７
に形成し、ホール１１に段差被覆性に優れたＣＶＤ技術
等を用いて第２の導電膜８を埋め込み、その後、全面に
第３の導電膜を堆積しパターニングして、ホール１１に
埋め込まれた第２の導電膜８と接続されかつラインパタ
ーン６に対して交差配置される複数のラインパターン９
を形成し、隣合うラインパターン９間のリーク電流を測
定することにより、評価対象の絶縁膜７の多数の箇所で
のボイドまたはシーム１３の有無を短時間で確認でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁膜の埋め込み
段差評価を精度良く実施できる絶縁膜における段差埋め
込み評価方法および評価構造に関するものである。
段差評価を精度良く実施できる絶縁膜における段差埋め
込み評価方法および評価構造に関するものである。
【０００２】
【従来の技術】図８は従来の絶縁膜における段差埋め込
み評価方法を示す図であり、１は絶縁基板または絶縁
膜、２は絶縁膜または導電膜からなるある程度の長さを
有しかつ２本以上からなるラインパターン、３はライン
パターン２上に堆積された埋め込み評価対象となる絶縁
膜、４は埋め込み評価対象となる絶縁膜３中に形成され
たボイドまたはシームである。
み評価方法を示す図であり、１は絶縁基板または絶縁
膜、２は絶縁膜または導電膜からなるある程度の長さを
有しかつ２本以上からなるラインパターン、３はライン
パターン２上に堆積された埋め込み評価対象となる絶縁
膜、４は埋め込み評価対象となる絶縁膜３中に形成され
たボイドまたはシームである。
【０００３】まず、絶縁基板または絶縁膜１上に、ＣＶ
Ｄ法・スパッッタリング法・高温熱酸化によって絶縁膜
または導電膜を形成し、２本以上のラインパターン２を
形成する（図８（ａ））。この場合、ラインパターン２
の高さやラインパターン２の間隔は、評価の目的に応じ
て任意に設定する。
Ｄ法・スパッッタリング法・高温熱酸化によって絶縁膜
または導電膜を形成し、２本以上のラインパターン２を
形成する（図８（ａ））。この場合、ラインパターン２
の高さやラインパターン２の間隔は、評価の目的に応じ
て任意に設定する。
【０００４】つぎに、全面にＣＶＤ法または塗布法によ
り埋め込み評価対象となる絶縁膜３を形成した後、図８
（ａ）に示す破線Ｄ−Ｄに示す部分をへきかいして埋め
込み評価サンプルを作成する（図８（ｂ））。ラインパ
ターン２間に形成された絶縁膜３中のボイドやシームの
有無を確認するため、電子顕微鏡（ＳＥＭ）を用いてへ
きかい断面を観察して、絶縁膜３の埋め込み特性を評価
していた。
り埋め込み評価対象となる絶縁膜３を形成した後、図８
（ａ）に示す破線Ｄ−Ｄに示す部分をへきかいして埋め
込み評価サンプルを作成する（図８（ｂ））。ラインパ
ターン２間に形成された絶縁膜３中のボイドやシームの
有無を確認するため、電子顕微鏡（ＳＥＭ）を用いてへ
きかい断面を観察して、絶縁膜３の埋め込み特性を評価
していた。
【０００５】
【発明が解決しようとする課題】図９は従来の絶縁膜に
おける段差埋め込み評価方法における問題点を説明する
ための図であり、前述の方法により埋め込み評価対象と
なる絶縁膜３（図９では全面に形成されているが図示せ
ず）を形成後の一例を示す平面配置図である。この図９
に示すように、絶縁膜３の埋め込み性能のばらつき上、
ボイドまたはシーム４が絶縁膜３中にとぎれとぎれに形
成された場合、図９の破線Ｅ−Ｅに示す部分をへきかい
してサンプルを作成し、へきかい断面をＳＥＭにて観察
しても、ボイドまたはシーム４を観察できず、この方法
での埋め込み評価の精度が低いという課題を有してい
た。この方法にて、埋め込み評価の精度を向上させるた
めには、へきかいによりサンプルを多く作成して、ＳＥ
Ｍによるサンプル観察回数を増やさなければならず、評
価が完了するまでにかなりの時間を費やすことになる。
おける段差埋め込み評価方法における問題点を説明する
ための図であり、前述の方法により埋め込み評価対象と
なる絶縁膜３（図９では全面に形成されているが図示せ
ず）を形成後の一例を示す平面配置図である。この図９
に示すように、絶縁膜３の埋め込み性能のばらつき上、
ボイドまたはシーム４が絶縁膜３中にとぎれとぎれに形
成された場合、図９の破線Ｅ−Ｅに示す部分をへきかい
してサンプルを作成し、へきかい断面をＳＥＭにて観察
しても、ボイドまたはシーム４を観察できず、この方法
での埋め込み評価の精度が低いという課題を有してい
た。この方法にて、埋め込み評価の精度を向上させるた
めには、へきかいによりサンプルを多く作成して、ＳＥ
Ｍによるサンプル観察回数を増やさなければならず、評
価が完了するまでにかなりの時間を費やすことになる。
【０００６】また、ウエハ面内の溝や穴等の段差に埋め
込まれる絶縁膜の形成には、ウエハの中央部の段差の埋
め込みには例えば高密度プラズマＣＶＤ法を用いたり、
ウエハの周辺部の段差の埋め込みには例えばＳＯＧ等の
成膜方法を用いるというように、段差を埋め込む絶縁膜
の形成位置も成膜方法も多くある。したがって絶縁膜の
埋め込み特性について、絶縁膜の成膜方法に対する依存
性や絶縁膜のウエハ面内の形成位置に対する依存性など
を評価する場合には、シームまたはボイドの有無を確認
するために、さらにＳＥＭによる観察回数が増加し、そ
れらの評価が完了するまでにかなりの時間を費やすこと
になる。
込まれる絶縁膜の形成には、ウエハの中央部の段差の埋
め込みには例えば高密度プラズマＣＶＤ法を用いたり、
ウエハの周辺部の段差の埋め込みには例えばＳＯＧ等の
成膜方法を用いるというように、段差を埋め込む絶縁膜
の形成位置も成膜方法も多くある。したがって絶縁膜の
埋め込み特性について、絶縁膜の成膜方法に対する依存
性や絶縁膜のウエハ面内の形成位置に対する依存性など
を評価する場合には、シームまたはボイドの有無を確認
するために、さらにＳＥＭによる観察回数が増加し、そ
れらの評価が完了するまでにかなりの時間を費やすこと
になる。
【０００７】本発明は、上記課題を解決するもので、絶
縁膜の段差埋め込み評価において評価精度の向上および
評価時間を短縮することができる絶縁膜における段差埋
め込み評価方法および評価構造を提供することを目的と
する。
縁膜の段差埋め込み評価において評価精度の向上および
評価時間を短縮することができる絶縁膜における段差埋
め込み評価方法および評価構造を提供することを目的と
する。
【０００８】
【課題を解決するための手段】請求項１記載の絶縁膜に
おける段差埋め込み評価方法は、底面が絶縁層からなる
溝に評価対象の絶縁膜を形成し、溝内でかつ溝の長手方
向に所定の間隔を有する複数のホールを評価対象の絶縁
膜に形成し、複数のホールに段差被覆性に優れた導電膜
を埋め込んだ後、隣接するホールに埋め込まれた導電膜
の間に電圧を印加してその間のリーク電流を測定するこ
とを特徴とする。
おける段差埋め込み評価方法は、底面が絶縁層からなる
溝に評価対象の絶縁膜を形成し、溝内でかつ溝の長手方
向に所定の間隔を有する複数のホールを評価対象の絶縁
膜に形成し、複数のホールに段差被覆性に優れた導電膜
を埋め込んだ後、隣接するホールに埋め込まれた導電膜
の間に電圧を印加してその間のリーク電流を測定するこ
とを特徴とする。
【０００９】この方法によれば、隣接するホールに埋め
込まれた導電膜の間のリーク電流を測定することによ
り、評価対象の絶縁膜中のボイドやシームの有無を確認
でき、またホールを多数形成することにより多数の箇所
でのボイドやシームの有無を確認でき、評価対象の絶縁
膜の埋め込み評価について、評価の高精度と時間短縮を
図ることができる。
込まれた導電膜の間のリーク電流を測定することによ
り、評価対象の絶縁膜中のボイドやシームの有無を確認
でき、またホールを多数形成することにより多数の箇所
でのボイドやシームの有無を確認でき、評価対象の絶縁
膜の埋め込み評価について、評価の高精度と時間短縮を
図ることができる。
【００１０】請求項２記載の絶縁膜における段差埋め込
み評価方法は、絶縁基板または第１の絶縁膜上に第２の
絶縁膜および第１の導電膜のうち少なくとも一方からな
る直線状の第１のラインパターンを略平行に複数形成す
る工程と、第１のラインパターン上および第１のライン
パターン間に表面が平坦な評価対象の絶縁膜を形成する
工程と、隣接する第１のラインパターンの間でかつ第１
のラインパターンの長手方向に所定の間隔を有する複数
のホールを評価対象の絶縁膜に形成する工程と、複数の
ホールに段差被覆性に優れたＣＶＤ技術等を用いて第２
の導電膜を埋め込む工程と、第２の導電膜を埋め込んだ
後、全面に第３の導電膜を堆積する工程と、第３の導電
膜をパターニングして、複数のホールに埋め込まれた第
２の導電膜と接続されかつ第１のラインパターンに対し
て交差配置される複数の第２のラインパターンと、１つ
おきの第２のラインパターンと接続された第１および第
２の測定用パッドとを形成する工程と、第１の測定用パ
ッドを０ボルトに固定して第２の測定用パッドに高電圧
を印加し、隣合う第２のラインパターン間のリーク電流
を測定する工程とを含んでいる。
み評価方法は、絶縁基板または第１の絶縁膜上に第２の
絶縁膜および第１の導電膜のうち少なくとも一方からな
る直線状の第１のラインパターンを略平行に複数形成す
る工程と、第１のラインパターン上および第１のライン
パターン間に表面が平坦な評価対象の絶縁膜を形成する
工程と、隣接する第１のラインパターンの間でかつ第１
のラインパターンの長手方向に所定の間隔を有する複数
のホールを評価対象の絶縁膜に形成する工程と、複数の
ホールに段差被覆性に優れたＣＶＤ技術等を用いて第２
の導電膜を埋め込む工程と、第２の導電膜を埋め込んだ
後、全面に第３の導電膜を堆積する工程と、第３の導電
膜をパターニングして、複数のホールに埋め込まれた第
２の導電膜と接続されかつ第１のラインパターンに対し
て交差配置される複数の第２のラインパターンと、１つ
おきの第２のラインパターンと接続された第１および第
２の測定用パッドとを形成する工程と、第１の測定用パ
ッドを０ボルトに固定して第２の測定用パッドに高電圧
を印加し、隣合う第２のラインパターン間のリーク電流
を測定する工程とを含んでいる。
【００１１】この方法によれば、第１の測定用パッドと
第２の測定用パッドの間に電圧を印加して、隣合う第２
のラインパターン間のリーク電流を測定することによ
り、評価対象の絶縁膜の多数の箇所でのボイドやシーム
の有無を短時間で確認でき、評価対象の絶縁膜の埋め込
み評価について、評価の高精度と時間短縮を図ることが
できる。
第２の測定用パッドの間に電圧を印加して、隣合う第２
のラインパターン間のリーク電流を測定することによ
り、評価対象の絶縁膜の多数の箇所でのボイドやシーム
の有無を短時間で確認でき、評価対象の絶縁膜の埋め込
み評価について、評価の高精度と時間短縮を図ることが
できる。
【００１２】請求項３記載の絶縁膜における段差埋め込
み評価構造は、絶縁基板または第１の絶縁膜と、絶縁基
板または第１の絶縁膜上に、第２の絶縁膜および第１の
導電膜のうち少なくとも一方により形成された複数の略
平行な直線状の第１のラインパターンと、第１のライン
パターン上および第１のラインパターン間に形成された
評価対象の絶縁膜と、隣接する第１のラインパターンの
間でかつ第１のラインパターンの長手方向に所定の間隔
を有して評価対象の絶縁膜に形成された複数のホール
と、複数のホールに埋め込まれた段差被覆性の優れた第
２の導電膜と、第２の導電膜と接続されかつ第１のライ
ンパターンに対して交差配置された第３の導電膜からな
る複数の第２のラインパターンとを備えている。
み評価構造は、絶縁基板または第１の絶縁膜と、絶縁基
板または第１の絶縁膜上に、第２の絶縁膜および第１の
導電膜のうち少なくとも一方により形成された複数の略
平行な直線状の第１のラインパターンと、第１のライン
パターン上および第１のラインパターン間に形成された
評価対象の絶縁膜と、隣接する第１のラインパターンの
間でかつ第１のラインパターンの長手方向に所定の間隔
を有して評価対象の絶縁膜に形成された複数のホール
と、複数のホールに埋め込まれた段差被覆性の優れた第
２の導電膜と、第２の導電膜と接続されかつ第１のライ
ンパターンに対して交差配置された第３の導電膜からな
る複数の第２のラインパターンとを備えている。
【００１３】この絶縁膜における段差埋め込み評価構造
を用いて、隣合う第２のラインパターン間のリーク電流
を測定することにより、評価対象の絶縁膜の多数の箇所
でのボイドやシームの有無を短時間で確認でき、評価対
象の絶縁膜の埋め込み評価について、評価の高精度と時
間短縮を図ることができる。
を用いて、隣合う第２のラインパターン間のリーク電流
を測定することにより、評価対象の絶縁膜の多数の箇所
でのボイドやシームの有無を短時間で確認でき、評価対
象の絶縁膜の埋め込み評価について、評価の高精度と時
間短縮を図ることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１５】図１〜図７は本発明の絶縁膜における段差
埋め込み評価方法を示す図であり、図１〜図７におい
て、５は絶縁基板または絶縁膜（絶縁層）、６は絶縁膜
あるいは第１の導電膜で形成され、ある程度の長さを有
する直線状で、かつ２本以上が略平行に設けられた（第
１の）ラインパターン、７はラインパターン６上および
ラインパターン６間に堆積された埋め込み評価対象とな
る絶縁膜、１１は埋め込み評価対象となる絶縁膜７に形
成したホール、８は第２の導電膜、９は第３の導電膜か
らなる（第２の）ラインパターン、１０ａ，１０ｂは第
３の導電膜からなる測定用パッド、１２ａ，１２ｂは第
３の導電膜からなる接続部、１３は埋め込み評価対象と
なる絶縁膜７内に形成されたボイドまたはシームであ
る。
埋め込み評価方法を示す図であり、図１〜図７におい
て、５は絶縁基板または絶縁膜（絶縁層）、６は絶縁膜
あるいは第１の導電膜で形成され、ある程度の長さを有
する直線状で、かつ２本以上が略平行に設けられた（第
１の）ラインパターン、７はラインパターン６上および
ラインパターン６間に堆積された埋め込み評価対象とな
る絶縁膜、１１は埋め込み評価対象となる絶縁膜７に形
成したホール、８は第２の導電膜、９は第３の導電膜か
らなる（第２の）ラインパターン、１０ａ，１０ｂは第
３の導電膜からなる測定用パッド、１２ａ，１２ｂは第
３の導電膜からなる接続部、１３は埋め込み評価対象と
なる絶縁膜７内に形成されたボイドまたはシームであ
る。
【００１６】まず、絶縁基板または絶縁膜５上に、シリ
コン酸化膜やシリコン窒化膜等で代表される絶縁膜、ま
たはアルミニウムやポリシリコン等で代表される導電膜
を堆積し、これらをリソグラフィー・エッチング技術を
用いて、２本以上のラインパターン６を形成する（図
１）。この時の絶縁膜・導電膜の堆積膜厚やラインパタ
ーン６の間隔は評価の目的に任意であり、またラインパ
ターン６を絶縁膜と導電膜の積層構造にしても良い。な
お、ラインパターン６は、その高さとライン間隔を任意
に変更することによって、次に形成する絶縁膜７（図
２）の埋め込み性の難易度を変更することが可能であ
る。
コン酸化膜やシリコン窒化膜等で代表される絶縁膜、ま
たはアルミニウムやポリシリコン等で代表される導電膜
を堆積し、これらをリソグラフィー・エッチング技術を
用いて、２本以上のラインパターン６を形成する（図
１）。この時の絶縁膜・導電膜の堆積膜厚やラインパタ
ーン６の間隔は評価の目的に任意であり、またラインパ
ターン６を絶縁膜と導電膜の積層構造にしても良い。な
お、ラインパターン６は、その高さとライン間隔を任意
に変更することによって、次に形成する絶縁膜７（図
２）の埋め込み性の難易度を変更することが可能であ
る。
【００１７】次に、全面に埋め込み評価対象の絶縁膜７
を形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ・Ｍｅｃｈａｎｉ
ｃａｌ・Ｐｏｌｉｓｈｉｎｇ）技術やエッチバック技術
等で代表される平坦化技術を用いて、絶縁膜７の表面を
平坦化する（図２）。なお、絶縁膜７の堆積のみで平坦
性が優れているのであれば、絶縁膜７を平坦化する工程
を省略しても良い。
を形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ・Ｍｅｃｈａｎｉ
ｃａｌ・Ｐｏｌｉｓｈｉｎｇ）技術やエッチバック技術
等で代表される平坦化技術を用いて、絶縁膜７の表面を
平坦化する（図２）。なお、絶縁膜７の堆積のみで平坦
性が優れているのであれば、絶縁膜７を平坦化する工程
を省略しても良い。
【００１８】そして、埋め込み評価対象の絶縁膜７にリ
ソグラフィー・エッチング技術を使って隣接するライン
パターン６の間に達するホール１１を形成する（図
３）。このホール１１は、隣接するラインパターン６の
間において、ラインパターン６の長手方向に所定の間隔
をもって複数形成する。また、ホール１１の径は、ライ
ンパターン６のライン間隔に応じて決定すればよく、ホ
ール１１の深さは、ラインパターン６の高さの中程より
も深く形成した方が好ましく、絶縁基板または絶縁膜５
に達してもよい。また、評価精度をより向上させるため
には、ホール１１の数を増加すると良い。
ソグラフィー・エッチング技術を使って隣接するライン
パターン６の間に達するホール１１を形成する（図
３）。このホール１１は、隣接するラインパターン６の
間において、ラインパターン６の長手方向に所定の間隔
をもって複数形成する。また、ホール１１の径は、ライ
ンパターン６のライン間隔に応じて決定すればよく、ホ
ール１１の深さは、ラインパターン６の高さの中程より
も深く形成した方が好ましく、絶縁基板または絶縁膜５
に達してもよい。また、評価精度をより向上させるため
には、ホール１１の数を増加すると良い。
【００１９】その後、段差被覆性に優れたアルミニウム
・ポリシリコン等の導電性膜ＣＶＤ技術等やエッチング
・ＣＭＰ技術などを使って、ホール１１に第２の導電膜
８を埋め込み、かつホール１１外の第２の導電膜を除去
する（図４）。図４（ａ）は第２の導電膜８，ホール１
１およびラインパターン６の平面配置を示し、図４
（ａ）の破線Ａ−Ａに示す部分の断面が図４（ｂ）に対
応する。
・ポリシリコン等の導電性膜ＣＶＤ技術等やエッチング
・ＣＭＰ技術などを使って、ホール１１に第２の導電膜
８を埋め込み、かつホール１１外の第２の導電膜を除去
する（図４）。図４（ａ）は第２の導電膜８，ホール１
１およびラインパターン６の平面配置を示し、図４
（ａ）の破線Ａ−Ａに示す部分の断面が図４（ｂ）に対
応する。
【００２０】さらに、アルミニウム・ポリシリコンなど
の第３の導電膜を堆積し、リソグラフィー・エッチング
技術を使って、第３の導電膜からなるラインパターン９
を、ホール１１に埋め込まれた第２の導電膜８上に形成
する（図５）。図５（ａ）は第２の導電膜８，ラインパ
ターン６およびラインパターン９の平面配置を示し、図
５（ａ）の破線Ｂ−Ｂに示す部分の断面が図５（ｂ）に
対応する。ラインパターン９は、ラインパターン６と例
えば直交配置され、かつ２本以上形成する。このときの
全体の平面配置図を図６に示す。この図６に示すよう
に、ラインパターン９を形成するとき同時に、第３の導
電膜からなる測定用パッド１０ａと１０ｂを形成すると
ともに、１つおきのラインパターン９が測定用パッド１
０ａまたは測定用パッド１０ｂに接続されるように第３
の導電膜からなる接続部１２ａ，１２ｂを形成する。
の第３の導電膜を堆積し、リソグラフィー・エッチング
技術を使って、第３の導電膜からなるラインパターン９
を、ホール１１に埋め込まれた第２の導電膜８上に形成
する（図５）。図５（ａ）は第２の導電膜８，ラインパ
ターン６およびラインパターン９の平面配置を示し、図
５（ａ）の破線Ｂ−Ｂに示す部分の断面が図５（ｂ）に
対応する。ラインパターン９は、ラインパターン６と例
えば直交配置され、かつ２本以上形成する。このときの
全体の平面配置図を図６に示す。この図６に示すよう
に、ラインパターン９を形成するとき同時に、第３の導
電膜からなる測定用パッド１０ａと１０ｂを形成すると
ともに、１つおきのラインパターン９が測定用パッド１
０ａまたは測定用パッド１０ｂに接続されるように第３
の導電膜からなる接続部１２ａ，１２ｂを形成する。
【００２１】ここまでの工程により本実施の形態におけ
る段差埋め込み評価構造が作製される。この段差埋め込
み評価構造の作製において、ラインパターン６上に埋め
込み評価対象の絶縁膜７を堆積した時に、もしラインパ
ターン６の間の絶縁膜７にボイドまたはシーム１３が発
生した場合、ホール１１を段差被覆性に優れたＣＶＤ技
術等によって第２の導電膜８による埋め込みを行う場
合、ボイドまたはシーム１３まで第２の導電膜８によっ
て埋め込まれ、隣接したホール１１内に埋め込まれた第
２の導電膜８同士が電気的に導通することになる（図
７）。図７（ａ）は第２の導電膜８，ラインパターン６
およびラインパターン９の平面配置を示し、図７（ａ）
の破線Ｃ−Ｃに示す部分の断面が図７（ｂ）に対応す
る。なお、ボイドまたはシーム１３は、ラインパターン
６の高さを高くした場合や、あるいはラインパターン６
の間隔を狭くする場合や、絶縁膜７の埋め込み性能が劣
る場合に、埋め込み評価の対象となる絶縁膜７を形成す
ると、ラインパターン６にそって形成される。
る段差埋め込み評価構造が作製される。この段差埋め込
み評価構造の作製において、ラインパターン６上に埋め
込み評価対象の絶縁膜７を堆積した時に、もしラインパ
ターン６の間の絶縁膜７にボイドまたはシーム１３が発
生した場合、ホール１１を段差被覆性に優れたＣＶＤ技
術等によって第２の導電膜８による埋め込みを行う場
合、ボイドまたはシーム１３まで第２の導電膜８によっ
て埋め込まれ、隣接したホール１１内に埋め込まれた第
２の導電膜８同士が電気的に導通することになる（図
７）。図７（ａ）は第２の導電膜８，ラインパターン６
およびラインパターン９の平面配置を示し、図７（ａ）
の破線Ｃ−Ｃに示す部分の断面が図７（ｂ）に対応す
る。なお、ボイドまたはシーム１３は、ラインパターン
６の高さを高くした場合や、あるいはラインパターン６
の間隔を狭くする場合や、絶縁膜７の埋め込み性能が劣
る場合に、埋め込み評価の対象となる絶縁膜７を形成す
ると、ラインパターン６にそって形成される。
【００２２】上記の段差埋め込み評価構造を作製した
後、測定用パッド１０ａ，１０ｂにプローブをあてて、
一方の例えば測定用パッド１０ａに高電圧をかけ、他方
の例えば測定用パッド１０ｂを０Ｖに固定することによ
り、測定用パッド１０ａと１０ｂの間に電圧を印加し、
測定用パッド１０ａと１０ｂの間の電流を測定し、ショ
ート不良の有無を確認する。この電流の測定は、第３の
導電膜からなる隣接したラインパターン９間のリーク電
流の測定であり、すなわち、ラインパターン９に接続さ
れた隣接するホール１１に埋め込まれた第２の導電膜８
間のリーク電流の測定である。図７に示すように、ライ
ンパターン６の間にボイドまたはシーム１３が発生した
場合、段差被覆性に優れたＣＶＤ技術等によって形成さ
れた第２の導電膜８によってボイドまたはシーム１３ま
で埋め込まれるため、となり合う第３の導電膜からなる
ラインパターン９がボイドまたはシーム１３を介して電
気的につながり、上記の電流測定によりショート不良と
して検出することができる。なお、ボイドまたはシーム
１３が発生していない場合は、各ホール１１内に埋め込
まれた第２の導電膜８は電気的に絶縁され、となり合う
ラインパターン９は電気的に絶縁状態であり、上記の電
流測定によりショート不良にならない。
後、測定用パッド１０ａ，１０ｂにプローブをあてて、
一方の例えば測定用パッド１０ａに高電圧をかけ、他方
の例えば測定用パッド１０ｂを０Ｖに固定することによ
り、測定用パッド１０ａと１０ｂの間に電圧を印加し、
測定用パッド１０ａと１０ｂの間の電流を測定し、ショ
ート不良の有無を確認する。この電流の測定は、第３の
導電膜からなる隣接したラインパターン９間のリーク電
流の測定であり、すなわち、ラインパターン９に接続さ
れた隣接するホール１１に埋め込まれた第２の導電膜８
間のリーク電流の測定である。図７に示すように、ライ
ンパターン６の間にボイドまたはシーム１３が発生した
場合、段差被覆性に優れたＣＶＤ技術等によって形成さ
れた第２の導電膜８によってボイドまたはシーム１３ま
で埋め込まれるため、となり合う第３の導電膜からなる
ラインパターン９がボイドまたはシーム１３を介して電
気的につながり、上記の電流測定によりショート不良と
して検出することができる。なお、ボイドまたはシーム
１３が発生していない場合は、各ホール１１内に埋め込
まれた第２の導電膜８は電気的に絶縁され、となり合う
ラインパターン９は電気的に絶縁状態であり、上記の電
流測定によりショート不良にならない。
【００２３】このように本実施の形態によれば、埋め込
み評価対象の絶縁膜７のボイドまたはシーム１３の有無
を簡単に評価することが可能であり、かつホール１１を
数多く形成することで、ボイドまたはシーム１３の有無
評価の場所も多くすることができ、絶縁膜７の埋め込み
評価における高精度な評価と評価時間の短縮を実現でき
る。なお、絶縁膜７の埋め込み特性について、絶縁膜７
の成膜方法に対する依存性や絶縁膜７のウエハ面内の形
成位置に対する依存性などを評価する場合でも、評価時
間を短縮できることは言うまでもない。
み評価対象の絶縁膜７のボイドまたはシーム１３の有無
を簡単に評価することが可能であり、かつホール１１を
数多く形成することで、ボイドまたはシーム１３の有無
評価の場所も多くすることができ、絶縁膜７の埋め込み
評価における高精度な評価と評価時間の短縮を実現でき
る。なお、絶縁膜７の埋め込み特性について、絶縁膜７
の成膜方法に対する依存性や絶縁膜７のウエハ面内の形
成位置に対する依存性などを評価する場合でも、評価時
間を短縮できることは言うまでもない。
【００２４】なお、図７（ａ）および図５（ａ）では第
２の導電膜８を埋め込んだホール１１の位置がよく分か
るように、ホール１１の大きさをラインパターン９の幅
よりも大きく図示しているが、実際にはここでは、図７
（ｂ）に示すように、ホール１１の大きさよりラインパ
ターン９の幅を大きくしている。しかしながら、ホール
１１の径の大きさとラインパターン９の幅とは特に限定
されるものではなく、両者の十分な電気的な接続が得ら
れればよい。
２の導電膜８を埋め込んだホール１１の位置がよく分か
るように、ホール１１の大きさをラインパターン９の幅
よりも大きく図示しているが、実際にはここでは、図７
（ｂ）に示すように、ホール１１の大きさよりラインパ
ターン９の幅を大きくしている。しかしながら、ホール
１１の径の大きさとラインパターン９の幅とは特に限定
されるものではなく、両者の十分な電気的な接続が得ら
れればよい。
【００２５】
【発明の効果】以上のように本発明によれば、底面が絶
縁層からなる溝に評価対象の絶縁膜を形成し、溝内でか
つ溝の長手方向に所定の間隔を有する複数のホールを評
価対象の絶縁膜に形成し、複数のホールに段差被覆性に
優れた導電膜を埋め込んだ後、隣接するホールに埋め込
まれた導電膜の間に電圧を印加してその間のリーク電流
を測定することにより、評価対象の絶縁膜中のボイドや
シームの有無を確認でき、またホールを多数形成するこ
とにより多数の箇所でのボイドやシームの有無を確認で
き、評価対象の絶縁膜の埋め込み評価について、評価の
高精度と時間短縮を図ることができる。また、評価対象
の絶縁膜の埋め込み特性について、評価対象の絶縁膜の
成膜方法に対する依存性や評価対象の絶縁膜のウエハ面
内の形成位置に対する依存性などを評価する場合でも、
評価時間を短縮できる。
縁層からなる溝に評価対象の絶縁膜を形成し、溝内でか
つ溝の長手方向に所定の間隔を有する複数のホールを評
価対象の絶縁膜に形成し、複数のホールに段差被覆性に
優れた導電膜を埋め込んだ後、隣接するホールに埋め込
まれた導電膜の間に電圧を印加してその間のリーク電流
を測定することにより、評価対象の絶縁膜中のボイドや
シームの有無を確認でき、またホールを多数形成するこ
とにより多数の箇所でのボイドやシームの有無を確認で
き、評価対象の絶縁膜の埋め込み評価について、評価の
高精度と時間短縮を図ることができる。また、評価対象
の絶縁膜の埋め込み特性について、評価対象の絶縁膜の
成膜方法に対する依存性や評価対象の絶縁膜のウエハ面
内の形成位置に対する依存性などを評価する場合でも、
評価時間を短縮できる。
【００２６】また、本発明によれば、絶縁基板または第
１の絶縁膜上に第２の絶縁膜および第１の導電膜のうち
少なくとも一方からなる直線状の第１のラインパターン
を略平行に複数形成し、第１のラインパターン上および
第１のラインパターン間に表面が平坦な評価対象の絶縁
膜を形成し、隣接する第１のラインパターンの間でかつ
第１のラインパターンの長手方向に所定の間隔を有する
複数のホールを評価対象の絶縁膜に形成し、複数のホー
ルに段差被覆性に優れたＣＶＤ技術等を用いて第２の導
電膜を埋め込み、その後、全面に第３の導電膜を堆積
し、第３の導電膜をパターニングして、複数のホールに
埋め込まれた第２の導電膜と接続されかつ第１のライン
パターンに対して交差配置される複数の第２のラインパ
ターンと、１つおきの第２のラインパターンと接続され
た第１および第２の測定用パッドとを形成し、第１の測
定用パッドを０ボルトに固定して第２の測定用パッドに
高電圧を印加し、隣合う第２のラインパターン間のリー
ク電流を測定することにより、評価対象の絶縁膜の多数
の箇所でのボイドやシームの有無を短時間で確認でき、
評価対象の絶縁膜の埋め込み評価について、評価の高精
度と時間短縮を図ることができる。また、評価対象の絶
縁膜の埋め込み特性について、評価対象の絶縁膜の成膜
方法に対する依存性や評価対象の絶縁膜のウエハ面内の
形成位置に対する依存性などを評価する場合でも、評価
時間を短縮できる。
１の絶縁膜上に第２の絶縁膜および第１の導電膜のうち
少なくとも一方からなる直線状の第１のラインパターン
を略平行に複数形成し、第１のラインパターン上および
第１のラインパターン間に表面が平坦な評価対象の絶縁
膜を形成し、隣接する第１のラインパターンの間でかつ
第１のラインパターンの長手方向に所定の間隔を有する
複数のホールを評価対象の絶縁膜に形成し、複数のホー
ルに段差被覆性に優れたＣＶＤ技術等を用いて第２の導
電膜を埋め込み、その後、全面に第３の導電膜を堆積
し、第３の導電膜をパターニングして、複数のホールに
埋め込まれた第２の導電膜と接続されかつ第１のライン
パターンに対して交差配置される複数の第２のラインパ
ターンと、１つおきの第２のラインパターンと接続され
た第１および第２の測定用パッドとを形成し、第１の測
定用パッドを０ボルトに固定して第２の測定用パッドに
高電圧を印加し、隣合う第２のラインパターン間のリー
ク電流を測定することにより、評価対象の絶縁膜の多数
の箇所でのボイドやシームの有無を短時間で確認でき、
評価対象の絶縁膜の埋め込み評価について、評価の高精
度と時間短縮を図ることができる。また、評価対象の絶
縁膜の埋め込み特性について、評価対象の絶縁膜の成膜
方法に対する依存性や評価対象の絶縁膜のウエハ面内の
形成位置に対する依存性などを評価する場合でも、評価
時間を短縮できる。
【図１】本発明の実施の形態の絶縁膜における段差埋め
込み評価方法を説明するための図である。
込み評価方法を説明するための図である。
【図２】本発明の実施の形態の絶縁膜における段差埋め
込み評価方法を説明するための図である。
込み評価方法を説明するための図である。
【図３】本発明の実施の形態の絶縁膜における段差埋め
込み評価方法を説明するための図である。
込み評価方法を説明するための図である。
【図４】本発明の実施の形態の絶縁膜における段差埋め
込み評価方法を説明するための図である。
込み評価方法を説明するための図である。
【図５】本発明の実施の形態の絶縁膜における段差埋め
込み評価方法を説明するための図である。
込み評価方法を説明するための図である。
【図６】本発明の実施の形態の絶縁膜における段差埋め
込み評価方法を説明するための図である。
込み評価方法を説明するための図である。
【図７】本発明の実施の形態の絶縁膜における段差埋め
込み評価方法を説明するための図である。
込み評価方法を説明するための図である。
【図８】従来の絶縁膜における段差埋め込み評価方法を
説明するための図である。
説明するための図である。
【図９】従来の絶縁膜における段差埋め込み評価方法の
問題点を説明するための図である。
問題点を説明するための図である。
５ 絶縁基板または絶縁膜 ６ ラインパターン ７ 埋め込み評価対象となる絶縁膜 ８ 第２の導電膜 ９ 第３の導電膜からなるラインパターン １０ａ 第３の導電膜からなる測定用パッド １０ｂ 第３の導電膜からなる測定用パッド １１ ホール １２ａ 第３の導電膜からなる接続部 １２ｂ 第３の導電膜からなる接続部 １３ ボイドまたはシーム
Claims (3)
- 【請求項１】 底面が絶縁層からなる溝に評価対象の絶
縁膜を形成し、前記溝内でかつ前記溝の長手方向に所定
の間隔を有する複数のホールを前記評価対象の絶縁膜に
形成し、前記複数のホールに段差被覆性に優れた導電膜
を埋め込んだ後、隣接する前記ホールに埋め込まれた前
記導電膜の間に電圧を印加してその間のリーク電流を測
定することを特徴とする絶縁膜における段差埋め込み評
価方法。 - 【請求項２】 絶縁基板または第１の絶縁膜上に第２の
絶縁膜および第１の導電膜のうち少なくとも一方からな
る直線状の第１のラインパターンを略平行に複数形成す
る工程と、 前記第１のラインパターン上および前記第１のラインパ
ターン間に表面が平坦な評価対象の絶縁膜を形成する工
程と、 隣接する前記第１のラインパターンの間でかつ前記第１
のラインパターンの長手方向に所定の間隔を有する複数
のホールを前記評価対象の絶縁膜に形成する工程と、 前記複数のホールに段差被覆性に優れたＣＶＤ技術等を
用いて第２の導電膜を埋め込む工程と、 前記第２の導電膜を埋め込んだ後、全面に第３の導電膜
を堆積する工程と、 前記第３の導電膜をパターニングして、前記複数のホー
ルに埋め込まれた第２の導電膜と接続されかつ前記第１
のラインパターンに対して交差配置される複数の第２の
ラインパターンと、１つおきの前記第２のラインパター
ンと接続された第１および第２の測定用パッドとを形成
する工程と、 前記第１の測定用パッドを０ボルトに固定して前記第２
の測定用パッドに高電圧を印加し、隣合う前記第２のラ
インパターン間のリーク電流を測定する工程とを含む絶
縁膜における段差埋め込み評価方法。 - 【請求項３】 絶縁基板または第１の絶縁膜と、 前記絶縁基板または第１の絶縁膜上に、第２の絶縁膜お
よび第１の導電膜のうち少なくとも一方により形成され
た複数の略平行な直線状の第１のラインパターンと、 前記第１のラインパターン上および前記第１のラインパ
ターン間に形成された評価対象の絶縁膜と、 隣接する前記第１のラインパターンの間でかつ前記第１
のラインパターンの長手方向に所定の間隔を有して前記
評価対象の絶縁膜に形成された複数のホールと、 前記複数のホールに埋め込まれた段差被覆性の優れた第
２の導電膜と、 前記第２の導電膜と接続されかつ前記第１のラインパタ
ーンに対して交差配置された第３の導電膜からなる複数
の第２のラインパターンとを備えた絶縁膜における段差
埋め込み評価構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1814899A JP2000216210A (ja) | 1999-01-27 | 1999-01-27 | 絶縁膜における段差埋め込み評価方法および評価構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1814899A JP2000216210A (ja) | 1999-01-27 | 1999-01-27 | 絶縁膜における段差埋め込み評価方法および評価構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216210A true JP2000216210A (ja) | 2000-08-04 |
Family
ID=11963536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1814899A Pending JP2000216210A (ja) | 1999-01-27 | 1999-01-27 | 絶縁膜における段差埋め込み評価方法および評価構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000216210A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004363608A (ja) * | 2003-06-03 | 2004-12-24 | Samsung Electronics Co Ltd | 測定の信頼度を向上させられる測定用パターンを備える半導体装置及び測定用パターンを利用した半導体装置の測定方法 |
| WO2006098023A1 (ja) * | 2005-03-16 | 2006-09-21 | Fujitsu Limited | 半導体装置及びその製造方法 |
| CN100339968C (zh) * | 2004-03-26 | 2007-09-26 | 力晶半导体股份有限公司 | 一种管状缺陷的检测方式 |
| CN100435308C (zh) * | 2005-12-26 | 2008-11-19 | 中芯国际集成电路制造(上海)有限公司 | 改进的半导体晶片结构及其制造方法 |
-
1999
- 1999-01-27 JP JP1814899A patent/JP2000216210A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004363608A (ja) * | 2003-06-03 | 2004-12-24 | Samsung Electronics Co Ltd | 測定の信頼度を向上させられる測定用パターンを備える半導体装置及び測定用パターンを利用した半導体装置の測定方法 |
| CN100339968C (zh) * | 2004-03-26 | 2007-09-26 | 力晶半导体股份有限公司 | 一种管状缺陷的检测方式 |
| WO2006098023A1 (ja) * | 2005-03-16 | 2006-09-21 | Fujitsu Limited | 半導体装置及びその製造方法 |
| US8334533B2 (en) | 2005-03-16 | 2012-12-18 | Fujitsu Semiconductor Limited | Semiconductor device including a circuit area and a monitor area having a plurality of monitor layers and method for manufacturing the same |
| US8673657B2 (en) | 2005-03-16 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor device including a circuit area and a monitor area having a plurality of monitor layers and method for manufacturing the same |
| CN100435308C (zh) * | 2005-12-26 | 2008-11-19 | 中芯国际集成电路制造(上海)有限公司 | 改进的半导体晶片结构及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6815827B2 (en) | Electrical connection between two faces of a substrate and manufacturing process | |
| US10199270B2 (en) | Multi-directional self-aligned multiple patterning | |
| JP2000216210A (ja) | 絶縁膜における段差埋め込み評価方法および評価構造 | |
| JPH10229085A (ja) | 半導体装置及びその製造方法 | |
| JPH11145281A (ja) | 半導体装置の製造方法 | |
| JPH0817918A (ja) | 半導体装置及びその製造方法 | |
| US20040026788A1 (en) | Method for manufacturing a semiconductor wafer | |
| US6218847B1 (en) | Test pattern for use in measuring thickness of insulating layer and method for using the same | |
| KR100290483B1 (ko) | 테스트 패턴 형성 방법 및 이를 이용한 절연막의 공극검출 방법 | |
| KR100559538B1 (ko) | 소자 분리막 시험패턴 형성방법 | |
| TWI323499B (en) | Test structure of deep trench capacitor and fabricating method thereof | |
| KR20010056783A (ko) | 반도체 소자의 오버레이 버어니어 형성방법 | |
| CN112951805B (zh) | 具有标记结构的三维存储器、其制备方法及位移监测方法 | |
| KR100685531B1 (ko) | 반도체 메모리 소자의 금속 배선 형성 방법 | |
| JPH04348547A (ja) | 多層配線半導体装置 | |
| JP3979776B2 (ja) | 半導体装置の製造方法 | |
| KR20010068729A (ko) | 커패시터 제조방법 | |
| JP4284748B2 (ja) | 半導体装置とその製造方法 | |
| JP2004022694A (ja) | 半導体装置の製造方法 | |
| KR20050009358A (ko) | 콘택 플러그 및 스텍 비아 제조 방법 | |
| KR20040085911A (ko) | 반도체소자의 테스트 패턴 형성방법 | |
| KR100672764B1 (ko) | 반도체 메모리 장치의 테스트 패턴 및 그의 제조방법 | |
| KR100480590B1 (ko) | 프로빙을 위한 패드를 갖는 반도체소자 및 그 제조방법 | |
| JP3890919B2 (ja) | 半導体装置の製造方法 | |
| JP3332022B2 (ja) | 半導体装置のダメージ評価方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051128 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060615 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070925 |