JP2000216210A - 絶縁膜における段差埋め込み評価方法および評価構造 - Google Patents
絶縁膜における段差埋め込み評価方法および評価構造Info
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Abstract
(57)【要約】
【課題】 絶縁膜の段差埋め込み評価において評価精度
の向上および評価時間を短縮する。 【解決手段】 絶縁基板または絶縁膜5上に、絶縁膜お
よび第1の導電膜のうち少なくとも一方からなる直線状
のラインパターン6を略平行に複数形成し、全面に評価
対象の絶縁膜7を形成してその表面を平坦化し、隣接す
るラインパターン6の間でかつラインパターン6の長手
方向に所定の間隔を有する複数のホール11を絶縁膜7
に形成し、ホール11に段差被覆性に優れたCVD技術
等を用いて第2の導電膜8を埋め込み、その後、全面に
第3の導電膜を堆積しパターニングして、ホール11に
埋め込まれた第2の導電膜8と接続されかつラインパタ
ーン6に対して交差配置される複数のラインパターン9
を形成し、隣合うラインパターン9間のリーク電流を測
定することにより、評価対象の絶縁膜7の多数の箇所で
のボイドまたはシーム13の有無を短時間で確認でき
る。
の向上および評価時間を短縮する。 【解決手段】 絶縁基板または絶縁膜5上に、絶縁膜お
よび第1の導電膜のうち少なくとも一方からなる直線状
のラインパターン6を略平行に複数形成し、全面に評価
対象の絶縁膜7を形成してその表面を平坦化し、隣接す
るラインパターン6の間でかつラインパターン6の長手
方向に所定の間隔を有する複数のホール11を絶縁膜7
に形成し、ホール11に段差被覆性に優れたCVD技術
等を用いて第2の導電膜8を埋め込み、その後、全面に
第3の導電膜を堆積しパターニングして、ホール11に
埋め込まれた第2の導電膜8と接続されかつラインパタ
ーン6に対して交差配置される複数のラインパターン9
を形成し、隣合うラインパターン9間のリーク電流を測
定することにより、評価対象の絶縁膜7の多数の箇所で
のボイドまたはシーム13の有無を短時間で確認でき
る。
Description
【0001】
【発明の属する技術分野】本発明は、絶縁膜の埋め込み
段差評価を精度良く実施できる絶縁膜における段差埋め
込み評価方法および評価構造に関するものである。
段差評価を精度良く実施できる絶縁膜における段差埋め
込み評価方法および評価構造に関するものである。
【0002】
【従来の技術】図8は従来の絶縁膜における段差埋め込
み評価方法を示す図であり、1は絶縁基板または絶縁
膜、2は絶縁膜または導電膜からなるある程度の長さを
有しかつ2本以上からなるラインパターン、3はライン
パターン2上に堆積された埋め込み評価対象となる絶縁
膜、4は埋め込み評価対象となる絶縁膜3中に形成され
たボイドまたはシームである。
み評価方法を示す図であり、1は絶縁基板または絶縁
膜、2は絶縁膜または導電膜からなるある程度の長さを
有しかつ2本以上からなるラインパターン、3はライン
パターン2上に堆積された埋め込み評価対象となる絶縁
膜、4は埋め込み評価対象となる絶縁膜3中に形成され
たボイドまたはシームである。
【0003】まず、絶縁基板または絶縁膜1上に、CV
D法・スパッッタリング法・高温熱酸化によって絶縁膜
または導電膜を形成し、2本以上のラインパターン2を
形成する(図8(a))。この場合、ラインパターン2
の高さやラインパターン2の間隔は、評価の目的に応じ
て任意に設定する。
D法・スパッッタリング法・高温熱酸化によって絶縁膜
または導電膜を形成し、2本以上のラインパターン2を
形成する(図8(a))。この場合、ラインパターン2
の高さやラインパターン2の間隔は、評価の目的に応じ
て任意に設定する。
【0004】つぎに、全面にCVD法または塗布法によ
り埋め込み評価対象となる絶縁膜3を形成した後、図8
(a)に示す破線D−Dに示す部分をへきかいして埋め
込み評価サンプルを作成する(図8(b))。ラインパ
ターン2間に形成された絶縁膜3中のボイドやシームの
有無を確認するため、電子顕微鏡(SEM)を用いてへ
きかい断面を観察して、絶縁膜3の埋め込み特性を評価
していた。
り埋め込み評価対象となる絶縁膜3を形成した後、図8
(a)に示す破線D−Dに示す部分をへきかいして埋め
込み評価サンプルを作成する(図8(b))。ラインパ
ターン2間に形成された絶縁膜3中のボイドやシームの
有無を確認するため、電子顕微鏡(SEM)を用いてへ
きかい断面を観察して、絶縁膜3の埋め込み特性を評価
していた。
【0005】
【発明が解決しようとする課題】図9は従来の絶縁膜に
おける段差埋め込み評価方法における問題点を説明する
ための図であり、前述の方法により埋め込み評価対象と
なる絶縁膜3(図9では全面に形成されているが図示せ
ず)を形成後の一例を示す平面配置図である。この図9
に示すように、絶縁膜3の埋め込み性能のばらつき上、
ボイドまたはシーム4が絶縁膜3中にとぎれとぎれに形
成された場合、図9の破線E−Eに示す部分をへきかい
してサンプルを作成し、へきかい断面をSEMにて観察
しても、ボイドまたはシーム4を観察できず、この方法
での埋め込み評価の精度が低いという課題を有してい
た。この方法にて、埋め込み評価の精度を向上させるた
めには、へきかいによりサンプルを多く作成して、SE
Mによるサンプル観察回数を増やさなければならず、評
価が完了するまでにかなりの時間を費やすことになる。
おける段差埋め込み評価方法における問題点を説明する
ための図であり、前述の方法により埋め込み評価対象と
なる絶縁膜3(図9では全面に形成されているが図示せ
ず)を形成後の一例を示す平面配置図である。この図9
に示すように、絶縁膜3の埋め込み性能のばらつき上、
ボイドまたはシーム4が絶縁膜3中にとぎれとぎれに形
成された場合、図9の破線E−Eに示す部分をへきかい
してサンプルを作成し、へきかい断面をSEMにて観察
しても、ボイドまたはシーム4を観察できず、この方法
での埋め込み評価の精度が低いという課題を有してい
た。この方法にて、埋め込み評価の精度を向上させるた
めには、へきかいによりサンプルを多く作成して、SE
Mによるサンプル観察回数を増やさなければならず、評
価が完了するまでにかなりの時間を費やすことになる。
【0006】また、ウエハ面内の溝や穴等の段差に埋め
込まれる絶縁膜の形成には、ウエハの中央部の段差の埋
め込みには例えば高密度プラズマCVD法を用いたり、
ウエハの周辺部の段差の埋め込みには例えばSOG等の
成膜方法を用いるというように、段差を埋め込む絶縁膜
の形成位置も成膜方法も多くある。したがって絶縁膜の
埋め込み特性について、絶縁膜の成膜方法に対する依存
性や絶縁膜のウエハ面内の形成位置に対する依存性など
を評価する場合には、シームまたはボイドの有無を確認
するために、さらにSEMによる観察回数が増加し、そ
れらの評価が完了するまでにかなりの時間を費やすこと
になる。
込まれる絶縁膜の形成には、ウエハの中央部の段差の埋
め込みには例えば高密度プラズマCVD法を用いたり、
ウエハの周辺部の段差の埋め込みには例えばSOG等の
成膜方法を用いるというように、段差を埋め込む絶縁膜
の形成位置も成膜方法も多くある。したがって絶縁膜の
埋め込み特性について、絶縁膜の成膜方法に対する依存
性や絶縁膜のウエハ面内の形成位置に対する依存性など
を評価する場合には、シームまたはボイドの有無を確認
するために、さらにSEMによる観察回数が増加し、そ
れらの評価が完了するまでにかなりの時間を費やすこと
になる。
【0007】本発明は、上記課題を解決するもので、絶
縁膜の段差埋め込み評価において評価精度の向上および
評価時間を短縮することができる絶縁膜における段差埋
め込み評価方法および評価構造を提供することを目的と
する。
縁膜の段差埋め込み評価において評価精度の向上および
評価時間を短縮することができる絶縁膜における段差埋
め込み評価方法および評価構造を提供することを目的と
する。
【0008】
【課題を解決するための手段】請求項1記載の絶縁膜に
おける段差埋め込み評価方法は、底面が絶縁層からなる
溝に評価対象の絶縁膜を形成し、溝内でかつ溝の長手方
向に所定の間隔を有する複数のホールを評価対象の絶縁
膜に形成し、複数のホールに段差被覆性に優れた導電膜
を埋め込んだ後、隣接するホールに埋め込まれた導電膜
の間に電圧を印加してその間のリーク電流を測定するこ
とを特徴とする。
おける段差埋め込み評価方法は、底面が絶縁層からなる
溝に評価対象の絶縁膜を形成し、溝内でかつ溝の長手方
向に所定の間隔を有する複数のホールを評価対象の絶縁
膜に形成し、複数のホールに段差被覆性に優れた導電膜
を埋め込んだ後、隣接するホールに埋め込まれた導電膜
の間に電圧を印加してその間のリーク電流を測定するこ
とを特徴とする。
【0009】この方法によれば、隣接するホールに埋め
込まれた導電膜の間のリーク電流を測定することによ
り、評価対象の絶縁膜中のボイドやシームの有無を確認
でき、またホールを多数形成することにより多数の箇所
でのボイドやシームの有無を確認でき、評価対象の絶縁
膜の埋め込み評価について、評価の高精度と時間短縮を
図ることができる。
込まれた導電膜の間のリーク電流を測定することによ
り、評価対象の絶縁膜中のボイドやシームの有無を確認
でき、またホールを多数形成することにより多数の箇所
でのボイドやシームの有無を確認でき、評価対象の絶縁
膜の埋め込み評価について、評価の高精度と時間短縮を
図ることができる。
【0010】請求項2記載の絶縁膜における段差埋め込
み評価方法は、絶縁基板または第1の絶縁膜上に第2の
絶縁膜および第1の導電膜のうち少なくとも一方からな
る直線状の第1のラインパターンを略平行に複数形成す
る工程と、第1のラインパターン上および第1のライン
パターン間に表面が平坦な評価対象の絶縁膜を形成する
工程と、隣接する第1のラインパターンの間でかつ第1
のラインパターンの長手方向に所定の間隔を有する複数
のホールを評価対象の絶縁膜に形成する工程と、複数の
ホールに段差被覆性に優れたCVD技術等を用いて第2
の導電膜を埋め込む工程と、第2の導電膜を埋め込んだ
後、全面に第3の導電膜を堆積する工程と、第3の導電
膜をパターニングして、複数のホールに埋め込まれた第
2の導電膜と接続されかつ第1のラインパターンに対し
て交差配置される複数の第2のラインパターンと、1つ
おきの第2のラインパターンと接続された第1および第
2の測定用パッドとを形成する工程と、第1の測定用パ
ッドを0ボルトに固定して第2の測定用パッドに高電圧
を印加し、隣合う第2のラインパターン間のリーク電流
を測定する工程とを含んでいる。
み評価方法は、絶縁基板または第1の絶縁膜上に第2の
絶縁膜および第1の導電膜のうち少なくとも一方からな
る直線状の第1のラインパターンを略平行に複数形成す
る工程と、第1のラインパターン上および第1のライン
パターン間に表面が平坦な評価対象の絶縁膜を形成する
工程と、隣接する第1のラインパターンの間でかつ第1
のラインパターンの長手方向に所定の間隔を有する複数
のホールを評価対象の絶縁膜に形成する工程と、複数の
ホールに段差被覆性に優れたCVD技術等を用いて第2
の導電膜を埋め込む工程と、第2の導電膜を埋め込んだ
後、全面に第3の導電膜を堆積する工程と、第3の導電
膜をパターニングして、複数のホールに埋め込まれた第
2の導電膜と接続されかつ第1のラインパターンに対し
て交差配置される複数の第2のラインパターンと、1つ
おきの第2のラインパターンと接続された第1および第
2の測定用パッドとを形成する工程と、第1の測定用パ
ッドを0ボルトに固定して第2の測定用パッドに高電圧
を印加し、隣合う第2のラインパターン間のリーク電流
を測定する工程とを含んでいる。
【0011】この方法によれば、第1の測定用パッドと
第2の測定用パッドの間に電圧を印加して、隣合う第2
のラインパターン間のリーク電流を測定することによ
り、評価対象の絶縁膜の多数の箇所でのボイドやシーム
の有無を短時間で確認でき、評価対象の絶縁膜の埋め込
み評価について、評価の高精度と時間短縮を図ることが
できる。
第2の測定用パッドの間に電圧を印加して、隣合う第2
のラインパターン間のリーク電流を測定することによ
り、評価対象の絶縁膜の多数の箇所でのボイドやシーム
の有無を短時間で確認でき、評価対象の絶縁膜の埋め込
み評価について、評価の高精度と時間短縮を図ることが
できる。
【0012】請求項3記載の絶縁膜における段差埋め込
み評価構造は、絶縁基板または第1の絶縁膜と、絶縁基
板または第1の絶縁膜上に、第2の絶縁膜および第1の
導電膜のうち少なくとも一方により形成された複数の略
平行な直線状の第1のラインパターンと、第1のライン
パターン上および第1のラインパターン間に形成された
評価対象の絶縁膜と、隣接する第1のラインパターンの
間でかつ第1のラインパターンの長手方向に所定の間隔
を有して評価対象の絶縁膜に形成された複数のホール
と、複数のホールに埋め込まれた段差被覆性の優れた第
2の導電膜と、第2の導電膜と接続されかつ第1のライ
ンパターンに対して交差配置された第3の導電膜からな
る複数の第2のラインパターンとを備えている。
み評価構造は、絶縁基板または第1の絶縁膜と、絶縁基
板または第1の絶縁膜上に、第2の絶縁膜および第1の
導電膜のうち少なくとも一方により形成された複数の略
平行な直線状の第1のラインパターンと、第1のライン
パターン上および第1のラインパターン間に形成された
評価対象の絶縁膜と、隣接する第1のラインパターンの
間でかつ第1のラインパターンの長手方向に所定の間隔
を有して評価対象の絶縁膜に形成された複数のホール
と、複数のホールに埋め込まれた段差被覆性の優れた第
2の導電膜と、第2の導電膜と接続されかつ第1のライ
ンパターンに対して交差配置された第3の導電膜からな
る複数の第2のラインパターンとを備えている。
【0013】この絶縁膜における段差埋め込み評価構造
を用いて、隣合う第2のラインパターン間のリーク電流
を測定することにより、評価対象の絶縁膜の多数の箇所
でのボイドやシームの有無を短時間で確認でき、評価対
象の絶縁膜の埋め込み評価について、評価の高精度と時
間短縮を図ることができる。
を用いて、隣合う第2のラインパターン間のリーク電流
を測定することにより、評価対象の絶縁膜の多数の箇所
でのボイドやシームの有無を短時間で確認でき、評価対
象の絶縁膜の埋め込み評価について、評価の高精度と時
間短縮を図ることができる。
【0014】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【0015】図1〜図7は本発明の絶縁膜における段差
埋め込み評価方法を示す図であり、図1〜図7におい
て、5は絶縁基板または絶縁膜(絶縁層)、6は絶縁膜
あるいは第1の導電膜で形成され、ある程度の長さを有
する直線状で、かつ2本以上が略平行に設けられた(第
1の)ラインパターン、7はラインパターン6上および
ラインパターン6間に堆積された埋め込み評価対象とな
る絶縁膜、11は埋め込み評価対象となる絶縁膜7に形
成したホール、8は第2の導電膜、9は第3の導電膜か
らなる(第2の)ラインパターン、10a,10bは第
3の導電膜からなる測定用パッド、12a,12bは第
3の導電膜からなる接続部、13は埋め込み評価対象と
なる絶縁膜7内に形成されたボイドまたはシームであ
る。
埋め込み評価方法を示す図であり、図1〜図7におい
て、5は絶縁基板または絶縁膜(絶縁層)、6は絶縁膜
あるいは第1の導電膜で形成され、ある程度の長さを有
する直線状で、かつ2本以上が略平行に設けられた(第
1の)ラインパターン、7はラインパターン6上および
ラインパターン6間に堆積された埋め込み評価対象とな
る絶縁膜、11は埋め込み評価対象となる絶縁膜7に形
成したホール、8は第2の導電膜、9は第3の導電膜か
らなる(第2の)ラインパターン、10a,10bは第
3の導電膜からなる測定用パッド、12a,12bは第
3の導電膜からなる接続部、13は埋め込み評価対象と
なる絶縁膜7内に形成されたボイドまたはシームであ
る。
【0016】まず、絶縁基板または絶縁膜5上に、シリ
コン酸化膜やシリコン窒化膜等で代表される絶縁膜、ま
たはアルミニウムやポリシリコン等で代表される導電膜
を堆積し、これらをリソグラフィー・エッチング技術を
用いて、2本以上のラインパターン6を形成する(図
1)。この時の絶縁膜・導電膜の堆積膜厚やラインパタ
ーン6の間隔は評価の目的に任意であり、またラインパ
ターン6を絶縁膜と導電膜の積層構造にしても良い。な
お、ラインパターン6は、その高さとライン間隔を任意
に変更することによって、次に形成する絶縁膜7(図
2)の埋め込み性の難易度を変更することが可能であ
る。
コン酸化膜やシリコン窒化膜等で代表される絶縁膜、ま
たはアルミニウムやポリシリコン等で代表される導電膜
を堆積し、これらをリソグラフィー・エッチング技術を
用いて、2本以上のラインパターン6を形成する(図
1)。この時の絶縁膜・導電膜の堆積膜厚やラインパタ
ーン6の間隔は評価の目的に任意であり、またラインパ
ターン6を絶縁膜と導電膜の積層構造にしても良い。な
お、ラインパターン6は、その高さとライン間隔を任意
に変更することによって、次に形成する絶縁膜7(図
2)の埋め込み性の難易度を変更することが可能であ
る。
【0017】次に、全面に埋め込み評価対象の絶縁膜7
を形成し、CMP(Chemical・Mechani
cal・Polishing)技術やエッチバック技術
等で代表される平坦化技術を用いて、絶縁膜7の表面を
平坦化する(図2)。なお、絶縁膜7の堆積のみで平坦
性が優れているのであれば、絶縁膜7を平坦化する工程
を省略しても良い。
を形成し、CMP(Chemical・Mechani
cal・Polishing)技術やエッチバック技術
等で代表される平坦化技術を用いて、絶縁膜7の表面を
平坦化する(図2)。なお、絶縁膜7の堆積のみで平坦
性が優れているのであれば、絶縁膜7を平坦化する工程
を省略しても良い。
【0018】そして、埋め込み評価対象の絶縁膜7にリ
ソグラフィー・エッチング技術を使って隣接するライン
パターン6の間に達するホール11を形成する(図
3)。このホール11は、隣接するラインパターン6の
間において、ラインパターン6の長手方向に所定の間隔
をもって複数形成する。また、ホール11の径は、ライ
ンパターン6のライン間隔に応じて決定すればよく、ホ
ール11の深さは、ラインパターン6の高さの中程より
も深く形成した方が好ましく、絶縁基板または絶縁膜5
に達してもよい。また、評価精度をより向上させるため
には、ホール11の数を増加すると良い。
ソグラフィー・エッチング技術を使って隣接するライン
パターン6の間に達するホール11を形成する(図
3)。このホール11は、隣接するラインパターン6の
間において、ラインパターン6の長手方向に所定の間隔
をもって複数形成する。また、ホール11の径は、ライ
ンパターン6のライン間隔に応じて決定すればよく、ホ
ール11の深さは、ラインパターン6の高さの中程より
も深く形成した方が好ましく、絶縁基板または絶縁膜5
に達してもよい。また、評価精度をより向上させるため
には、ホール11の数を増加すると良い。
【0019】その後、段差被覆性に優れたアルミニウム
・ポリシリコン等の導電性膜CVD技術等やエッチング
・CMP技術などを使って、ホール11に第2の導電膜
8を埋め込み、かつホール11外の第2の導電膜を除去
する(図4)。図4(a)は第2の導電膜8,ホール1
1およびラインパターン6の平面配置を示し、図4
(a)の破線A−Aに示す部分の断面が図4(b)に対
応する。
・ポリシリコン等の導電性膜CVD技術等やエッチング
・CMP技術などを使って、ホール11に第2の導電膜
8を埋め込み、かつホール11外の第2の導電膜を除去
する(図4)。図4(a)は第2の導電膜8,ホール1
1およびラインパターン6の平面配置を示し、図4
(a)の破線A−Aに示す部分の断面が図4(b)に対
応する。
【0020】さらに、アルミニウム・ポリシリコンなど
の第3の導電膜を堆積し、リソグラフィー・エッチング
技術を使って、第3の導電膜からなるラインパターン9
を、ホール11に埋め込まれた第2の導電膜8上に形成
する(図5)。図5(a)は第2の導電膜8,ラインパ
ターン6およびラインパターン9の平面配置を示し、図
5(a)の破線B−Bに示す部分の断面が図5(b)に
対応する。ラインパターン9は、ラインパターン6と例
えば直交配置され、かつ2本以上形成する。このときの
全体の平面配置図を図6に示す。この図6に示すよう
に、ラインパターン9を形成するとき同時に、第3の導
電膜からなる測定用パッド10aと10bを形成すると
ともに、1つおきのラインパターン9が測定用パッド1
0aまたは測定用パッド10bに接続されるように第3
の導電膜からなる接続部12a,12bを形成する。
の第3の導電膜を堆積し、リソグラフィー・エッチング
技術を使って、第3の導電膜からなるラインパターン9
を、ホール11に埋め込まれた第2の導電膜8上に形成
する(図5)。図5(a)は第2の導電膜8,ラインパ
ターン6およびラインパターン9の平面配置を示し、図
5(a)の破線B−Bに示す部分の断面が図5(b)に
対応する。ラインパターン9は、ラインパターン6と例
えば直交配置され、かつ2本以上形成する。このときの
全体の平面配置図を図6に示す。この図6に示すよう
に、ラインパターン9を形成するとき同時に、第3の導
電膜からなる測定用パッド10aと10bを形成すると
ともに、1つおきのラインパターン9が測定用パッド1
0aまたは測定用パッド10bに接続されるように第3
の導電膜からなる接続部12a,12bを形成する。
【0021】ここまでの工程により本実施の形態におけ
る段差埋め込み評価構造が作製される。この段差埋め込
み評価構造の作製において、ラインパターン6上に埋め
込み評価対象の絶縁膜7を堆積した時に、もしラインパ
ターン6の間の絶縁膜7にボイドまたはシーム13が発
生した場合、ホール11を段差被覆性に優れたCVD技
術等によって第2の導電膜8による埋め込みを行う場
合、ボイドまたはシーム13まで第2の導電膜8によっ
て埋め込まれ、隣接したホール11内に埋め込まれた第
2の導電膜8同士が電気的に導通することになる(図
7)。図7(a)は第2の導電膜8,ラインパターン6
およびラインパターン9の平面配置を示し、図7(a)
の破線C−Cに示す部分の断面が図7(b)に対応す
る。なお、ボイドまたはシーム13は、ラインパターン
6の高さを高くした場合や、あるいはラインパターン6
の間隔を狭くする場合や、絶縁膜7の埋め込み性能が劣
る場合に、埋め込み評価の対象となる絶縁膜7を形成す
ると、ラインパターン6にそって形成される。
る段差埋め込み評価構造が作製される。この段差埋め込
み評価構造の作製において、ラインパターン6上に埋め
込み評価対象の絶縁膜7を堆積した時に、もしラインパ
ターン6の間の絶縁膜7にボイドまたはシーム13が発
生した場合、ホール11を段差被覆性に優れたCVD技
術等によって第2の導電膜8による埋め込みを行う場
合、ボイドまたはシーム13まで第2の導電膜8によっ
て埋め込まれ、隣接したホール11内に埋め込まれた第
2の導電膜8同士が電気的に導通することになる(図
7)。図7(a)は第2の導電膜8,ラインパターン6
およびラインパターン9の平面配置を示し、図7(a)
の破線C−Cに示す部分の断面が図7(b)に対応す
る。なお、ボイドまたはシーム13は、ラインパターン
6の高さを高くした場合や、あるいはラインパターン6
の間隔を狭くする場合や、絶縁膜7の埋め込み性能が劣
る場合に、埋め込み評価の対象となる絶縁膜7を形成す
ると、ラインパターン6にそって形成される。
【0022】上記の段差埋め込み評価構造を作製した
後、測定用パッド10a,10bにプローブをあてて、
一方の例えば測定用パッド10aに高電圧をかけ、他方
の例えば測定用パッド10bを0Vに固定することによ
り、測定用パッド10aと10bの間に電圧を印加し、
測定用パッド10aと10bの間の電流を測定し、ショ
ート不良の有無を確認する。この電流の測定は、第3の
導電膜からなる隣接したラインパターン9間のリーク電
流の測定であり、すなわち、ラインパターン9に接続さ
れた隣接するホール11に埋め込まれた第2の導電膜8
間のリーク電流の測定である。図7に示すように、ライ
ンパターン6の間にボイドまたはシーム13が発生した
場合、段差被覆性に優れたCVD技術等によって形成さ
れた第2の導電膜8によってボイドまたはシーム13ま
で埋め込まれるため、となり合う第3の導電膜からなる
ラインパターン9がボイドまたはシーム13を介して電
気的につながり、上記の電流測定によりショート不良と
して検出することができる。なお、ボイドまたはシーム
13が発生していない場合は、各ホール11内に埋め込
まれた第2の導電膜8は電気的に絶縁され、となり合う
ラインパターン9は電気的に絶縁状態であり、上記の電
流測定によりショート不良にならない。
後、測定用パッド10a,10bにプローブをあてて、
一方の例えば測定用パッド10aに高電圧をかけ、他方
の例えば測定用パッド10bを0Vに固定することによ
り、測定用パッド10aと10bの間に電圧を印加し、
測定用パッド10aと10bの間の電流を測定し、ショ
ート不良の有無を確認する。この電流の測定は、第3の
導電膜からなる隣接したラインパターン9間のリーク電
流の測定であり、すなわち、ラインパターン9に接続さ
れた隣接するホール11に埋め込まれた第2の導電膜8
間のリーク電流の測定である。図7に示すように、ライ
ンパターン6の間にボイドまたはシーム13が発生した
場合、段差被覆性に優れたCVD技術等によって形成さ
れた第2の導電膜8によってボイドまたはシーム13ま
で埋め込まれるため、となり合う第3の導電膜からなる
ラインパターン9がボイドまたはシーム13を介して電
気的につながり、上記の電流測定によりショート不良と
して検出することができる。なお、ボイドまたはシーム
13が発生していない場合は、各ホール11内に埋め込
まれた第2の導電膜8は電気的に絶縁され、となり合う
ラインパターン9は電気的に絶縁状態であり、上記の電
流測定によりショート不良にならない。
【0023】このように本実施の形態によれば、埋め込
み評価対象の絶縁膜7のボイドまたはシーム13の有無
を簡単に評価することが可能であり、かつホール11を
数多く形成することで、ボイドまたはシーム13の有無
評価の場所も多くすることができ、絶縁膜7の埋め込み
評価における高精度な評価と評価時間の短縮を実現でき
る。なお、絶縁膜7の埋め込み特性について、絶縁膜7
の成膜方法に対する依存性や絶縁膜7のウエハ面内の形
成位置に対する依存性などを評価する場合でも、評価時
間を短縮できることは言うまでもない。
み評価対象の絶縁膜7のボイドまたはシーム13の有無
を簡単に評価することが可能であり、かつホール11を
数多く形成することで、ボイドまたはシーム13の有無
評価の場所も多くすることができ、絶縁膜7の埋め込み
評価における高精度な評価と評価時間の短縮を実現でき
る。なお、絶縁膜7の埋め込み特性について、絶縁膜7
の成膜方法に対する依存性や絶縁膜7のウエハ面内の形
成位置に対する依存性などを評価する場合でも、評価時
間を短縮できることは言うまでもない。
【0024】なお、図7(a)および図5(a)では第
2の導電膜8を埋め込んだホール11の位置がよく分か
るように、ホール11の大きさをラインパターン9の幅
よりも大きく図示しているが、実際にはここでは、図7
(b)に示すように、ホール11の大きさよりラインパ
ターン9の幅を大きくしている。しかしながら、ホール
11の径の大きさとラインパターン9の幅とは特に限定
されるものではなく、両者の十分な電気的な接続が得ら
れればよい。
2の導電膜8を埋め込んだホール11の位置がよく分か
るように、ホール11の大きさをラインパターン9の幅
よりも大きく図示しているが、実際にはここでは、図7
(b)に示すように、ホール11の大きさよりラインパ
ターン9の幅を大きくしている。しかしながら、ホール
11の径の大きさとラインパターン9の幅とは特に限定
されるものではなく、両者の十分な電気的な接続が得ら
れればよい。
【0025】
【発明の効果】以上のように本発明によれば、底面が絶
縁層からなる溝に評価対象の絶縁膜を形成し、溝内でか
つ溝の長手方向に所定の間隔を有する複数のホールを評
価対象の絶縁膜に形成し、複数のホールに段差被覆性に
優れた導電膜を埋め込んだ後、隣接するホールに埋め込
まれた導電膜の間に電圧を印加してその間のリーク電流
を測定することにより、評価対象の絶縁膜中のボイドや
シームの有無を確認でき、またホールを多数形成するこ
とにより多数の箇所でのボイドやシームの有無を確認で
き、評価対象の絶縁膜の埋め込み評価について、評価の
高精度と時間短縮を図ることができる。また、評価対象
の絶縁膜の埋め込み特性について、評価対象の絶縁膜の
成膜方法に対する依存性や評価対象の絶縁膜のウエハ面
内の形成位置に対する依存性などを評価する場合でも、
評価時間を短縮できる。
縁層からなる溝に評価対象の絶縁膜を形成し、溝内でか
つ溝の長手方向に所定の間隔を有する複数のホールを評
価対象の絶縁膜に形成し、複数のホールに段差被覆性に
優れた導電膜を埋め込んだ後、隣接するホールに埋め込
まれた導電膜の間に電圧を印加してその間のリーク電流
を測定することにより、評価対象の絶縁膜中のボイドや
シームの有無を確認でき、またホールを多数形成するこ
とにより多数の箇所でのボイドやシームの有無を確認で
き、評価対象の絶縁膜の埋め込み評価について、評価の
高精度と時間短縮を図ることができる。また、評価対象
の絶縁膜の埋め込み特性について、評価対象の絶縁膜の
成膜方法に対する依存性や評価対象の絶縁膜のウエハ面
内の形成位置に対する依存性などを評価する場合でも、
評価時間を短縮できる。
【0026】また、本発明によれば、絶縁基板または第
1の絶縁膜上に第2の絶縁膜および第1の導電膜のうち
少なくとも一方からなる直線状の第1のラインパターン
を略平行に複数形成し、第1のラインパターン上および
第1のラインパターン間に表面が平坦な評価対象の絶縁
膜を形成し、隣接する第1のラインパターンの間でかつ
第1のラインパターンの長手方向に所定の間隔を有する
複数のホールを評価対象の絶縁膜に形成し、複数のホー
ルに段差被覆性に優れたCVD技術等を用いて第2の導
電膜を埋め込み、その後、全面に第3の導電膜を堆積
し、第3の導電膜をパターニングして、複数のホールに
埋め込まれた第2の導電膜と接続されかつ第1のライン
パターンに対して交差配置される複数の第2のラインパ
ターンと、1つおきの第2のラインパターンと接続され
た第1および第2の測定用パッドとを形成し、第1の測
定用パッドを0ボルトに固定して第2の測定用パッドに
高電圧を印加し、隣合う第2のラインパターン間のリー
ク電流を測定することにより、評価対象の絶縁膜の多数
の箇所でのボイドやシームの有無を短時間で確認でき、
評価対象の絶縁膜の埋め込み評価について、評価の高精
度と時間短縮を図ることができる。また、評価対象の絶
縁膜の埋め込み特性について、評価対象の絶縁膜の成膜
方法に対する依存性や評価対象の絶縁膜のウエハ面内の
形成位置に対する依存性などを評価する場合でも、評価
時間を短縮できる。
1の絶縁膜上に第2の絶縁膜および第1の導電膜のうち
少なくとも一方からなる直線状の第1のラインパターン
を略平行に複数形成し、第1のラインパターン上および
第1のラインパターン間に表面が平坦な評価対象の絶縁
膜を形成し、隣接する第1のラインパターンの間でかつ
第1のラインパターンの長手方向に所定の間隔を有する
複数のホールを評価対象の絶縁膜に形成し、複数のホー
ルに段差被覆性に優れたCVD技術等を用いて第2の導
電膜を埋め込み、その後、全面に第3の導電膜を堆積
し、第3の導電膜をパターニングして、複数のホールに
埋め込まれた第2の導電膜と接続されかつ第1のライン
パターンに対して交差配置される複数の第2のラインパ
ターンと、1つおきの第2のラインパターンと接続され
た第1および第2の測定用パッドとを形成し、第1の測
定用パッドを0ボルトに固定して第2の測定用パッドに
高電圧を印加し、隣合う第2のラインパターン間のリー
ク電流を測定することにより、評価対象の絶縁膜の多数
の箇所でのボイドやシームの有無を短時間で確認でき、
評価対象の絶縁膜の埋め込み評価について、評価の高精
度と時間短縮を図ることができる。また、評価対象の絶
縁膜の埋め込み特性について、評価対象の絶縁膜の成膜
方法に対する依存性や評価対象の絶縁膜のウエハ面内の
形成位置に対する依存性などを評価する場合でも、評価
時間を短縮できる。
【図1】本発明の実施の形態の絶縁膜における段差埋め
込み評価方法を説明するための図である。
込み評価方法を説明するための図である。
【図2】本発明の実施の形態の絶縁膜における段差埋め
込み評価方法を説明するための図である。
込み評価方法を説明するための図である。
【図3】本発明の実施の形態の絶縁膜における段差埋め
込み評価方法を説明するための図である。
込み評価方法を説明するための図である。
【図4】本発明の実施の形態の絶縁膜における段差埋め
込み評価方法を説明するための図である。
込み評価方法を説明するための図である。
【図5】本発明の実施の形態の絶縁膜における段差埋め
込み評価方法を説明するための図である。
込み評価方法を説明するための図である。
【図6】本発明の実施の形態の絶縁膜における段差埋め
込み評価方法を説明するための図である。
込み評価方法を説明するための図である。
【図7】本発明の実施の形態の絶縁膜における段差埋め
込み評価方法を説明するための図である。
込み評価方法を説明するための図である。
【図8】従来の絶縁膜における段差埋め込み評価方法を
説明するための図である。
説明するための図である。
【図9】従来の絶縁膜における段差埋め込み評価方法の
問題点を説明するための図である。
問題点を説明するための図である。
5 絶縁基板または絶縁膜 6 ラインパターン 7 埋め込み評価対象となる絶縁膜 8 第2の導電膜 9 第3の導電膜からなるラインパターン 10a 第3の導電膜からなる測定用パッド 10b 第3の導電膜からなる測定用パッド 11 ホール 12a 第3の導電膜からなる接続部 12b 第3の導電膜からなる接続部 13 ボイドまたはシーム
Claims (3)
- 【請求項1】 底面が絶縁層からなる溝に評価対象の絶
縁膜を形成し、前記溝内でかつ前記溝の長手方向に所定
の間隔を有する複数のホールを前記評価対象の絶縁膜に
形成し、前記複数のホールに段差被覆性に優れた導電膜
を埋め込んだ後、隣接する前記ホールに埋め込まれた前
記導電膜の間に電圧を印加してその間のリーク電流を測
定することを特徴とする絶縁膜における段差埋め込み評
価方法。 - 【請求項2】 絶縁基板または第1の絶縁膜上に第2の
絶縁膜および第1の導電膜のうち少なくとも一方からな
る直線状の第1のラインパターンを略平行に複数形成す
る工程と、 前記第1のラインパターン上および前記第1のラインパ
ターン間に表面が平坦な評価対象の絶縁膜を形成する工
程と、 隣接する前記第1のラインパターンの間でかつ前記第1
のラインパターンの長手方向に所定の間隔を有する複数
のホールを前記評価対象の絶縁膜に形成する工程と、 前記複数のホールに段差被覆性に優れたCVD技術等を
用いて第2の導電膜を埋め込む工程と、 前記第2の導電膜を埋め込んだ後、全面に第3の導電膜
を堆積する工程と、 前記第3の導電膜をパターニングして、前記複数のホー
ルに埋め込まれた第2の導電膜と接続されかつ前記第1
のラインパターンに対して交差配置される複数の第2の
ラインパターンと、1つおきの前記第2のラインパター
ンと接続された第1および第2の測定用パッドとを形成
する工程と、 前記第1の測定用パッドを0ボルトに固定して前記第2
の測定用パッドに高電圧を印加し、隣合う前記第2のラ
インパターン間のリーク電流を測定する工程とを含む絶
縁膜における段差埋め込み評価方法。 - 【請求項3】 絶縁基板または第1の絶縁膜と、 前記絶縁基板または第1の絶縁膜上に、第2の絶縁膜お
よび第1の導電膜のうち少なくとも一方により形成され
た複数の略平行な直線状の第1のラインパターンと、 前記第1のラインパターン上および前記第1のラインパ
ターン間に形成された評価対象の絶縁膜と、 隣接する前記第1のラインパターンの間でかつ前記第1
のラインパターンの長手方向に所定の間隔を有して前記
評価対象の絶縁膜に形成された複数のホールと、 前記複数のホールに埋め込まれた段差被覆性の優れた第
2の導電膜と、 前記第2の導電膜と接続されかつ前記第1のラインパタ
ーンに対して交差配置された第3の導電膜からなる複数
の第2のラインパターンとを備えた絶縁膜における段差
埋め込み評価構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1814899A JP2000216210A (ja) | 1999-01-27 | 1999-01-27 | 絶縁膜における段差埋め込み評価方法および評価構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1814899A JP2000216210A (ja) | 1999-01-27 | 1999-01-27 | 絶縁膜における段差埋め込み評価方法および評価構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000216210A true JP2000216210A (ja) | 2000-08-04 |
Family
ID=11963536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1814899A Pending JP2000216210A (ja) | 1999-01-27 | 1999-01-27 | 絶縁膜における段差埋め込み評価方法および評価構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000216210A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004363608A (ja) * | 2003-06-03 | 2004-12-24 | Samsung Electronics Co Ltd | 測定の信頼度を向上させられる測定用パターンを備える半導体装置及び測定用パターンを利用した半導体装置の測定方法 |
WO2006098023A1 (ja) * | 2005-03-16 | 2006-09-21 | Fujitsu Limited | 半導体装置及びその製造方法 |
CN100339968C (zh) * | 2004-03-26 | 2007-09-26 | 力晶半导体股份有限公司 | 一种管状缺陷的检测方式 |
CN100435308C (zh) * | 2005-12-26 | 2008-11-19 | 中芯国际集成电路制造(上海)有限公司 | 改进的半导体晶片结构及其制造方法 |
-
1999
- 1999-01-27 JP JP1814899A patent/JP2000216210A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004363608A (ja) * | 2003-06-03 | 2004-12-24 | Samsung Electronics Co Ltd | 測定の信頼度を向上させられる測定用パターンを備える半導体装置及び測定用パターンを利用した半導体装置の測定方法 |
CN100339968C (zh) * | 2004-03-26 | 2007-09-26 | 力晶半导体股份有限公司 | 一种管状缺陷的检测方式 |
WO2006098023A1 (ja) * | 2005-03-16 | 2006-09-21 | Fujitsu Limited | 半導体装置及びその製造方法 |
US8334533B2 (en) | 2005-03-16 | 2012-12-18 | Fujitsu Semiconductor Limited | Semiconductor device including a circuit area and a monitor area having a plurality of monitor layers and method for manufacturing the same |
US8673657B2 (en) | 2005-03-16 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor device including a circuit area and a monitor area having a plurality of monitor layers and method for manufacturing the same |
CN100435308C (zh) * | 2005-12-26 | 2008-11-19 | 中芯国际集成电路制造(上海)有限公司 | 改进的半导体晶片结构及其制造方法 |
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