JP2000208777A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明が属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置に関する。例えば、液晶表示装置やＥＬ表示装置
に代表される電気光学装置およびその様な電気光学装置
を部品として搭載した電子機器の構成に関する。なお、
本明細書中において半導体装置とは、半導体特性を利用
することで機能しうる装置全般を指し、電気光学装置、
半導体回路および電子機器も半導体装置である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a circuit composed of thin film transistors (hereinafter, referred to as TFTs). For example, the present invention relates to a configuration of an electro-optical device typified by a liquid crystal display device or an EL display device, and an electronic device equipped with such an electro-optical device as a component. In addition,
In this specification, a semiconductor device generally refers to a device that can function by utilizing semiconductor characteristics, and includes an electro-optical device,
Semiconductor circuits and electronic devices are also semiconductor devices.
【０００２】[0002]
【従来の技術】近年、ポリシリコン膜を利用したＴＦＴ
で回路を構成したアクティブマトリクス型液晶表示装置
が注目されている。これはマトリクス状に配置された複
数の画素によって液晶にかかる電界をマトリクス状に制
御し、高精細な画像表示を実現するものである。2. Description of the Related Art Recently, a TFT using a polysilicon film has been developed.
An active matrix type liquid crystal display device having a circuit constituted by the above has attracted attention. This is to realize a high-definition image display by controlling the electric field applied to the liquid crystal in a matrix by a plurality of pixels arranged in a matrix.
【０００３】この様なアクティブマトリクス型液晶表示
装置は、解像度がXGA、SXGAと高精細になるに従い、画
素数だけでも１００万個を超えるようになる。そしてそ
の全てを駆動するためのドライバー回路は非常に複雑か
つ多くのＴＦＴによって形成される。In such an active matrix type liquid crystal display device, as the resolution becomes higher, such as XGA and SXGA, the number of pixels alone exceeds one million. A driver circuit for driving all of them is very complicated and formed by many TFTs.
【０００４】実際の液晶表示装置（液晶パネルともい
う）に要求される仕様は厳しく、全ての画素が正常に動
作するためには画素、ドライバーともに高い信頼性が確
保されなければならない。特に、ドライバー回路で異常
が発生すると一列（または一行）の画素が全滅するとい
った線欠陥と呼ばれる不良を招くことにつながる。The specifications required for an actual liquid crystal display device (also called a liquid crystal panel) are strict, and high reliability is required for both pixels and drivers in order for all pixels to operate normally. In particular, when an abnormality occurs in the driver circuit, it leads to a defect called a line defect in which pixels in one column (or one row) are completely annihilated.
【０００５】ところが、ポリシリコン膜を利用したＴＦ
Ｔは信頼性の面でまだまだＬＳＩなどに用いられるＭＯ
ＳＦＥＴ（単結晶半導体基板上に形成されたトランジス
タ）に及ばないとされている。そして、この弱点が克服
されない限り、ＴＦＴでＬＳＩ回路を形成することは困
難であるとの見方が強まっている。However, a TF using a polysilicon film is used.
T is an MO that is still used for LSIs etc. in terms of reliability.
It is said to be inferior to SFETs (transistors formed on a single crystal semiconductor substrate). Unless this weakness is overcome, it is becoming increasingly difficult to form an LSI circuit using TFTs.
【０００６】本出願人は、ＭＯＳＦＥＴには信頼性の面
で三つの有利点があると考えた。そしてその理由として
次のような推論をした。図２（Ａ）に示したのはＭＯＳ
ＦＥＴの概略図である。２０１は単結晶シリコン基板に
形成されたドレイン領域、２０２はＬＤＤ（ライトドー
プトドレイン）領域である。また、２０３はフィールド
絶縁膜であり、ゲート配線２０４の直下はゲート絶縁膜
２０５である。[0006] Applicants have recognized that MOSFETs have three advantages in terms of reliability. And the reason was as follows. The MOS shown in FIG.
FIG. 2 is a schematic diagram of an FET. 201 is a drain region formed on the single crystal silicon substrate, and 202 is an LDD (lightly doped drain) region. Reference numeral 203 denotes a field insulating film, and a gate insulating film 205 immediately below the gate wiring 204.
【０００７】この時、信頼性の面で三つの有利点がある
と考えた。まず第１の有利点は、ＬＤＤ領域２０２から
ドレイン領域２０１に向かって不純物濃度に勾配がみら
れる点である。図２（Ｂ）に示すように、従来のＭＯＳ
ＦＥＴはＬＤＤ領域２０２からドレイン領域２０１に向
かうにつれて次第に不純物濃度が高くなる。この勾配が
信頼性を高めるのに効果があると考えた。At this time, it was considered that there were three advantages in terms of reliability. First, the first advantage is that the impurity concentration has a gradient from the LDD region 202 toward the drain region 201. As shown in FIG.
In the FET, the impurity concentration gradually increases from the LDD region 202 toward the drain region 201. We thought that this gradient was effective in increasing reliability.
【０００８】次に第２の有利点は、ＬＤＤ領域２０２と
ゲート配線２０４とがオーバーラップしている点であ
る。この構造はGOLD（gate-drain overlapped LDD）やL
ATID（large-tilt-angle implanted drain）などが知ら
れている。こうすることでＬＤＤ領域２０２の不純物濃
度を低減することが可能となり、電界の緩和効果が大き
くなってホットキャリア耐性が高まる。[0008] A second advantage is that the LDD region 202 and the gate wiring 204 overlap. This structure is called GOLD (gate-drain overlapped LDD) or L
ATID (large-tilt-angle implanted drain) is known. By doing so, the impurity concentration of the LDD region 202 can be reduced, the effect of relaxing the electric field is increased, and the hot carrier resistance is increased.
【０００９】次に第３の有利点は、ＬＤＤ領域２０２と
ゲート配線２０４との間にある程度の距離が存在する点
である。これはフィールド絶縁膜２０３がゲート配線直
下に潜り込むような形で形成されることによる。即ち、
オーバーラップ部分のみゲート絶縁膜の膜厚が厚くなっ
た状態となるので、効果的な電界緩和が期待できる。A third advantage is that a certain distance exists between the LDD region 202 and the gate wiring 204. This is due to the fact that the field insulating film 203 is formed in such a manner as to enter under the gate wiring. That is,
Since the thickness of the gate insulating film is increased only in the overlap portion, effective electric field relaxation can be expected.
【００１０】このように、従来のＭＯＳＦＥＴはＴＦＴ
と比較するといくつかの有利点をもち、その結果、高い
信頼性を有すると考えられる。Thus, the conventional MOSFET is a TFT
It has several advantages compared to and, as a result, is believed to have high reliability.
【００１１】また、こういったＭＯＳＦＥＴの利点をＴ
ＦＴに応用しようという試みもなされている。例えば、
「M.Hatano,H.Akimoto,and T.Sakai,IEDM97 TECHNICAL
DIGEST,p523-526,1997」ではシリコンで形成したサイド
ウォールを用いてGOLD構造を実現している。Further, the advantage of such a MOSFET is T
Attempts have been made to apply it to FT. For example,
`` M.Hatano, H.Akimoto, and T.Sakai, IEDM97 TECHNICAL
In DIGEST, p523-526, 1997, a GOLD structure is realized using sidewalls made of silicon.
【００１２】しかしながら、同論文に公開された構造で
は通常のＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状
態にある時に流れる電流）が大きくなってしまうという
問題があり、そのための対策が必要であった。However, the structure disclosed in the same paper has a problem that the off-state current (current flowing when the TFT is in an off-state) is larger than that of the normal LDD structure. Was.
【００１３】[0013]
【発明が解決しようとする課題】以上示してきたよう
に、本出願人はＴＦＴとＭＯＳＦＥＴとを比較した時
に、ＴＦＴの構造上の問題が信頼性（特にホットキャリ
ア耐性）に影響していると考えた。As described above, the applicant of the present invention has found that a TFT structural problem affects reliability (particularly hot carrier resistance) when comparing a TFT with a MOSFET. Thought.
【００１４】本願発明はそのような問題点を克服するた
めの技術であり、ＭＯＳＦＥＴと同等またはそれ以上の
信頼性を誇るＴＦＴを実現することを課題とする。そし
て、そのようなＴＦＴで回路を形成した半導体回路を有
する信頼性の高い半導体装置を実現することを課題とす
るものである。The present invention is a technique for overcoming such a problem, and it is an object of the present invention to realize a TFT having a reliability equal to or higher than that of a MOSFET. It is another object of the present invention to realize a highly reliable semiconductor device including a semiconductor circuit in which a circuit is formed using such a TFT.
【００１５】[0015]
【課題を解決するための手段】本願発明のＮＴＦＴの活
性層は、チャネル形成領域以外に少なくとも三つの異な
る不純物濃度を有する三つの不純物領域を含む点に第１
の特徴がある。こうすることによって、チャネル形成領
域から遠ざかるにつれて（チャネル形成領域からの距離
が遠いほど）不純物濃度が次第に高くなるようなＬＤＤ
構造が得られる。即ち、ドレイン端（ドレインとチャネ
ル形成領域との境界近傍）での電界緩和によりＴＦＴの
信頼性を高めることが可能である。The active layer of the NTFT of the present invention has a first feature in that it includes at least three impurity regions having different impurity concentrations in addition to a channel forming region.
There is a feature. By doing so, the LDD is such that the impurity concentration gradually increases as the distance from the channel formation region increases (as the distance from the channel formation region increases).
The structure is obtained. That is, the reliability of the TFT can be improved by relaxing the electric field at the drain end (near the boundary between the drain and the channel formation region).
【００１６】本出願人の意図するところは、従来例に述
べたようなＭＯＳＦＥＴにみられるＬＤＤ部での濃度勾
配を、複数の不純物領域で意図的に形成することにあ
る。従って、不純物領域が三つ以上存在しても構わな
い。The intention of the present applicant is to intentionally form the concentration gradient in the LDD portion seen in the MOSFET as described in the conventional example by using a plurality of impurity regions. Therefore, three or more impurity regions may exist.
【００１７】また、本願発明の第２の特徴はゲート配線
（ゲート電極も含む）がゲート絶縁膜を介してＬＤＤ領
域の少なくとも一部に重なる（オーバーラップする）よ
うな状態で形成される点にある。このような構造の場
合、ホットキャリアによる劣化を効果的に抑制すること
ができる。A second feature of the present invention is that a gate wiring (including a gate electrode) is formed so as to overlap (overlap) at least a part of an LDD region via a gate insulating film. is there. In the case of such a structure, deterioration due to hot carriers can be effectively suppressed.
【００１８】また、本願発明の第３の特徴は、上記第１
の特徴及び第２特徴を組み合わせて相乗効果によりＴＦ
Ｔの信頼性を高めることができる点にある。Further, a third feature of the present invention is that
TF by the synergistic effect by combining the features of
The point is that the reliability of T can be improved.
【００１９】[0019]
【発明の実施の形態】本願発明の一実施形態について図
１を用いて説明する。なお、図１では断面図を示し、上
面からみた図を図１４に示す。図１において、１０１は
絶縁表面を有する基板である。例えば酸化シリコン膜を
設けたガラス基板、石英基板、ステンレス基板、金属基
板、セラミックス基板またはシリコン基板を用いること
ができる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described with reference to FIG. Note that FIG. 1 shows a cross-sectional view, and FIG. 14 shows a view seen from above. In FIG. 1, reference numeral 101 denotes a substrate having an insulating surface. For example, a glass substrate provided with a silicon oxide film, a quartz substrate, a stainless steel substrate, a metal substrate, a ceramic substrate, or a silicon substrate can be used.
【００２０】本願発明の特徴は、Ｎチャネル型ＴＦＴ
（以下、ＮＴＦＴという）の活性層の構成にある。ＮＴ
ＦＴの活性層は、チャネル形成領域１０２、一対の第１
不純物領域１０３、一対の第２不純物領域１０４及び一
対の第３不純物領域１０５を含んで形成されている。な
お、各不純物領域に添加されている不純物とは周期表の
１５族に属する元素（代表的にはリン又は砒素）であ
る。A feature of the present invention is that an N-channel TFT is used.
(Hereinafter referred to as NTFT) active layer. NT
The FT active layer includes a channel forming region 102 and a pair of first
An impurity region 103, a pair of second impurity regions 104, and a pair of third impurity regions 105 are formed. Note that the impurity added to each impurity region is an element belonging to Group 15 of the periodic table (typically, phosphorus or arsenic).
【００２１】この時、チャネル形成領域１０２は真性半
導体層又は１×１０16〜５×１０18atoms/cm3の濃度で
ボロンが添加された半導体層でなる。ボロンはしきい値
電圧の制御用やパンチスルー防止用の不純物であり、同
様の効果を生むものであれば他の元素で代用することも
できる。その場合も濃度はボロンと同程度に添加され
る。At this time, the channel forming region 102 is an intrinsic semiconductor layer or a semiconductor layer doped with boron at a concentration of 1 × 10 16 to 5 × 10 18 atoms / cm 3 . Boron is an impurity for controlling the threshold voltage and preventing punch-through, and can be replaced with another element as long as it produces the same effect. Also in that case, the concentration is added to the same degree as that of boron.
【００２２】なお、本願発明で用いることのできる半導
体層とはシリコン、ゲルマニウム、又はシリコンゲルマ
ニウムなど、シリコンを主成分とする半導体層だけでな
く、ガリウム砒素などの化合物半導体層を用いることも
可能である。また、本願発明は活性層に非晶質半導体
（アモルファスシリコンなど）を用いたＴＦＴにも結晶
を含む半導体（単結晶半導体薄膜、多結晶半導体薄膜、
微結晶半導体薄膜を含む）を用いたＴＦＴにも適用でき
る。The semiconductor layer that can be used in the present invention includes not only a semiconductor layer containing silicon as a main component such as silicon, germanium, or silicon germanium but also a compound semiconductor layer such as gallium arsenide. is there. In addition, the present invention also relates to a TFT using an amorphous semiconductor (such as amorphous silicon) for an active layer and a semiconductor including a crystal (a single crystal semiconductor thin film, a polycrystalline semiconductor thin film,
(Including a microcrystalline semiconductor thin film).
【００２３】また、ＮＴＦＴの第１不純物領域１０３は
０．１〜１μm（代表的には０．１〜０．５μm、好まし
くは０．１〜０．２μm）の長さを有し、１×１０15〜
１×１０17atoms/cm3（代表的には５×１０15〜５×１
０16atoms/cm3、好ましくは１×１０16〜２×１０16ato
ms/cm3）の濃度で周期表の１５族に属する元素（代表的
にはリン）を含む。なお、この時の不純物濃度を（n-）
で表すことにする（本明細書ではn-領域を第１不純物領
域という）。The first impurity region 103 of the NTFT has a length of 0.1 to 1 μm (typically 0.1 to 0.5 μm, preferably 0.1 to 0.2 μm) and has a length of 1 × 10 15 ~
1 × 10 17 atoms / cm 3 (typically 5 × 10 15 to 5 × 1
0 16 atoms / cm 3 , preferably 1 × 10 16 to 2 × 10 16 ato
ms / cm 3 ) and contains elements belonging to Group 15 of the periodic table (typically phosphorus). Incidentally, the impurity concentration at the (n -)
(In this specification, the n − region is referred to as a first impurity region.)
【００２４】なお、本明細書中において、特に指定がな
い限り「不純物」とは周期表の１３族または周期表の１
５族に属する元素を指して用いる。In the present specification, unless otherwise specified, “impurities” means group 13 of the periodic table or 1 of the periodic table.
An element belonging to Group 5 is used.
【００２５】また、第２不純物領域１０４は、０．５〜
２μm（代表的には１〜１．５μm）の長さを有し、１×
１０16〜１×１０19atoms/cm3（代表的には１×１０17
〜５×１０18atoms/cm3、好ましくは５×１０17〜１×
１０18atoms/cm3）の濃度で周期表の１５族に属する元
素を含む。この第２不純物領域に含まれる不純物濃度は
第１不純物領域に含まれる不純物濃度の５〜１０倍とな
るように調節すれば良い。なお、この時の不純物濃度を
（n）で表すことにする（本明細書ではn領域を第２不純
物領域という）。The second impurity region 104 has a thickness of 0.5 to
It has a length of 2 μm (typically 1 to 1.5 μm) and 1 ×
10 16 to 1 × 10 19 atoms / cm 3 (typically 1 × 10 17 atoms / cm 3
5 × 10 18 atoms / cm 3 , preferably 5 × 10 17 to 1 ×
It contains elements belonging to Group 15 of the periodic table at a concentration of 10 18 atoms / cm 3 ). The concentration of the impurity contained in the second impurity region may be adjusted to be 5 to 10 times the concentration of the impurity contained in the first impurity region. Note that the impurity concentration at this time is represented by (n) (in this specification, the n region is referred to as a second impurity region).
【００２６】また、第３不純物領域１０５は、２〜２０
μm（代表的には３〜１０μm）の長さを有し、１×１０
19〜１×１０21atoms/cm3（代表的には１×１０20〜５
×１０20atoms/cm3）の濃度で周期表の１５族に属する
元素を含む。この第３不純物領域１０５はソース配線又
はドレイン配線とＴＦＴとを電気的に接続させるための
ソース領域またはドレイン領域となる。なお、この時の
不純物濃度を（n+）で表すことにする（本明細書ではn+
領域を第３不純物領域という）。The third impurity region 105 has a thickness of 2 to 20.
μm (typically 3 to 10 μm) and 1 × 10
19 to 1 × 10 21 atoms / cm 3 (typically 1 × 10 20 to 5
It contains elements belonging to Group 15 of the periodic table at a concentration of × 10 20 atoms / cm 3 ). The third impurity region 105 becomes a source region or a drain region for electrically connecting the source wiring or the drain wiring to the TFT. The impurity concentration at this time is represented by (n + ) (in this specification, n +
The region is called a third impurity region.)
【００２７】さらに、本願発明では、この第３不純物領
域１０５がチャネル形成領域１０２の内部から、チャネ
ル形成領域の結晶化に用いた触媒元素をゲッタリングす
る上で非常に重要な役割を果たす。その効果について簡
単に説明する。Further, in the present invention, the third impurity region 105 plays a very important role in gettering the catalyst element used for crystallization of the channel formation region from inside the channel formation region 102. The effect will be briefly described.
【００２８】本願発明では非晶質半導体膜の結晶化にお
いて、結晶化を助長するための触媒元素（代表的にはニ
ッケル）を用いることができる。しかし、ニッケルは金
属元素であるため、チャネル形成領域に残存してしまう
とリーク電流の要因ともなりうる。即ち、触媒元素を用
いた後で、その触媒元素を少なくともチャネル形成領域
内から除去するための工程を設けることが望ましい。In the present invention, in crystallization of the amorphous semiconductor film, a catalyst element (typically, nickel) for promoting crystallization can be used. However, since nickel is a metal element, if nickel remains in the channel formation region, it may cause a leak current. That is, it is desirable to provide a step for removing the catalyst element from at least the inside of the channel formation region after using the catalyst element.
【００２９】本願発明は触媒元素を除去するためにソー
ス領域及びドレイン領域に存在する周期表の１５族に属
する元素（好ましくはリン）を用いることに特徴があ
る。即ち、ソース領域及びドレイン領域（第３不純物領
域１０５）を形成した後で、熱処理を行うことによりチ
ャネル形成領域内に残存するニッケルを第３不純物領域
１０５にゲッタリング（捕獲）させるのである。こうし
てチャネル形成領域１０２内から結晶化に用いた触媒元
素を除去することができる。The present invention is characterized in that an element (preferably phosphorus) belonging to Group 15 of the periodic table, which is present in the source region and the drain region, is used to remove the catalytic element. That is, after the source region and the drain region (the third impurity region 105) are formed, heat treatment is performed so that nickel remaining in the channel formation region is gettered (captured) by the third impurity region 105. Thus, the catalyst element used for crystallization can be removed from inside the channel formation region 102.
【００３０】従って、第３不純物領域１０５にはゲッタ
リングされた触媒元素が集まって高濃度に存在する。本
出願人がＳＩＭＳ（質量二次イオン分析）で調べた結
果、１×１０17〜１×１０20atoms/cm3（代表的には１
×１０18〜５×１０19atoms/cm3）の濃度で触媒元素が
存在することが分かった。ただし、第３不純物領域１０
５は電極としての機能を果たせば良いので、触媒元素が
大量に存在していても何ら問題は生じない。Therefore, gettered catalytic elements are collected and present in the third impurity region 105 at a high concentration. As a result of an examination by SIMS (mass secondary ion analysis), the present applicant has found that 1 × 10 17 to 1 × 10 20 atoms / cm 3 (typically 1 × 10 17 atoms / cm 3
It was found that the catalyst element was present at a concentration of × 10 18 to 5 × 10 19 atoms / cm 3 ). However, the third impurity region 10
Since the element 5 only has to function as an electrode, no problem occurs even if a large amount of the catalytic element is present.
【００３１】その一方で、チャネル形成領域１０２中の
触媒元素の濃度はゲッタリング作用により大幅に低減
（または除去）される。本出願人がＳＩＭＳで調べた結
果、チャネル形成領域１０２中の触媒元素の濃度は２×
１０17atoms/cm3以下（代表的には１×１０14〜５×１
０16atoms/cm3）にまで低減されていることが分かっ
た。（厳密にはＳＩＭＳ測定はチャネル形成領域１０２
と同一組成になるように形成されたパッドを用いて測定
した。）このように、同一活性層内であっても位置によ
って触媒元素の濃度に大きな差（１００〜１０００倍の
差）が見られる点も本願発明の特徴となる。On the other hand, the concentration of the catalyst element in the channel forming region 102 is greatly reduced (or removed) by the gettering action. As a result of an examination by SIMS performed by the present applicant, the concentration of the catalyst element in the channel formation region 102 is 2 ×
10 17 atoms / cm 3 or less (typically 1 × 10 14 to 5 × 1
0 16 atoms / cm 3 ). (Strictly speaking, the SIMS measurement is performed in the channel forming region 102.
Was measured using a pad formed to have the same composition as As described above, the point that a large difference (100 to 1000 times difference) in the concentration of the catalytic element depending on the position even in the same active layer is also a feature of the present invention.
【００３２】以上のように本願発明のＮＴＦＴの活性層
は、最終的に、チャネル形成領域以外に異なる濃度で同
一の不純物を含む少なくとも三種類の不純物領域を含む
点に特徴がある。このような構造とすることによってチ
ャネル形成領域１０２から第１不純物領域１０３、第２
不純物領域１０４、第３不純物領域１０５と遠ざかるに
つれて（チャネル形成領域からの距離が遠いほど）不純
物（周期表の１５族に属する元素）濃度が次第に高くな
るような構成を実現できる。As described above, the active layer of the NTFT of the present invention is characterized in that it finally includes at least three types of impurity regions containing the same impurity at different concentrations in addition to the channel formation region. With such a structure, the channel formation region 102 to the first impurity region 103 and the second
It is possible to realize a configuration in which the impurity (element belonging to Group 15 of the periodic table) concentration gradually increases as the distance from the impurity region 104 and the third impurity region 105 increases (the distance from the channel formation region increases).
【００３３】また、目的は従来例に述べたようなＭＯＳ
ＦＥＴにみられるＬＤＤ部での濃度勾配を、複数の不純
物領域で意図的に形成することにあるため、不純物領域
が三つ以上存在しても構わない。The purpose is to use the MOS as described in the conventional example.
Since the concentration gradient in the LDD portion seen in the FET is to be intentionally formed by a plurality of impurity regions, three or more impurity regions may exist.
【００３４】こうして形成された活性層の上にはゲート
絶縁膜１０６が形成されている。図１の場合、ゲート絶
縁膜１０６が第２不純物領域１０４にオーバーラップす
るような状態で形成されている。これは第２不純物領域
１０４を形成する際のプロセス特有の構造であり、本願
発明を実施した場合の特徴になる。ゲート絶縁膜１０６
はチャネル形成領域１０２、第１不純物領域１０３及び
第２不純物領域１０４に接して設けられる。On the active layer thus formed, a gate insulating film 106 is formed. In the case of FIG. 1, the gate insulating film 106 is formed so as to overlap the second impurity region 104. This is a structure peculiar to the process when forming the second impurity region 104, and is a feature of the present invention. Gate insulating film 106
Is provided in contact with the channel formation region 102, the first impurity region 103, and the second impurity region 104.
【００３５】また、ゲート絶縁膜１０６上にはゲート配
線１０７が設けられている。ゲート配線１０７の材料と
しては、タンタル（Ta）、窒化タンタル（TaN）、チタ
ン（Ti）、クロム（Cr）、タングステン（W）、モリブ
デン（Mo）、シリコン（Si）、アルミニウム（Al）又は
銅（Cu）などの単体金属層または合金層、或いはこれら
を組み合わせた積層構造を用いれば良い。A gate wiring 107 is provided on the gate insulating film 106. The gate wiring 107 may be made of tantalum (Ta), tantalum nitride (TaN), titanium (Ti), chromium (Cr), tungsten (W), molybdenum (Mo), silicon (Si), aluminum (Al), or copper. A single metal layer such as (Cu) or an alloy layer, or a laminated structure combining these may be used.
【００３６】積層構造の代表例としてはTa/Alの積層構
造、Ta/Tiの積層構造、Cu/Wの積層構造またはAl/Wの積
層構造などが挙げられる。また、金属シリサイドを設け
た構造（具体的にはSi/WSix、Si/TiSix、Si/CoSix、ま
たはSi/MoSixなど導電性を持たせたシリコンと金属シリ
サイドとを組み合わせた構造）としても良い。Typical examples of the laminated structure include a Ta / Al laminated structure, a Ta / Ti laminated structure, a Cu / W laminated structure, and an Al / W laminated structure. In addition, a structure provided with metal silicide (specifically, a structure in which conductive silicon such as Si / WSix, Si / TiSix, Si / CoSix, or Si / MoSix is combined with metal silicide) may be used.
【００３７】ただし、シリコンでなるサイドウォールを
形成する際に、シリコンとの選択比の高い材料が上面に
現れるようにしておくことが好ましい。これはサイドウ
ォールの形成時にゲート配線までもエッチングされてし
まうのを防ぐためである。さもなければ、サイドウォー
ルの形成に際して、ストッパーとして上面を保護膜で保
護しておくことが必要となる。However, when forming the sidewall made of silicon, it is preferable that a material having a high selectivity with respect to silicon appears on the upper surface. This is to prevent the gate wiring from being etched during the formation of the sidewall. Otherwise, when forming the sidewall, it is necessary to protect the upper surface with a protective film as a stopper.
【００３８】また、後述するが本願発明のＣＭＯＳ回路
ではＰＴＦＴにはサイドウォールを設けない構造が有効
である。従って、後にサイドウォールのみを除去する工
程を含むため、サイドウォールの除去時にゲート配線が
エッチングされないような材料選択が必要である。その
点、従来例に述べた論文ではシリコンゲートとシリコン
サイドウォールとが直接接する構造を有しているため、
同論文の構造をそのまま用いても本願発明のＣＭＯＳ回
路を実現することはできない。As will be described later, in the CMOS circuit of the present invention, a structure in which the PTFT is not provided with a sidewall is effective. Therefore, since a step of removing only the sidewall is included later, it is necessary to select a material so that the gate wiring is not etched when the sidewall is removed. In that regard, the paper described in the conventional example has a structure in which the silicon gate and the silicon sidewall are in direct contact with each other.
The CMOS circuit of the present invention cannot be realized by using the structure of the same paper as it is.
【００３９】また、前述したゲッタリング工程の熱処理
を行う場合、ゲート配線１０７（または１１３）の耐熱
性等に注意が必要である。アルミニウムなどの低融点金
属を含む場合には熱処理温度に制限が生じる。また、タ
ンタルは非常に酸化されやすいので窒化シリコン膜など
の保護膜を設け、熱処理雰囲気にタンタルが触れないよ
うに保護しておく必要がある。When the heat treatment in the above-described gettering step is performed, attention must be paid to the heat resistance of the gate wiring 107 (or 113). When a low melting point metal such as aluminum is included, the heat treatment temperature is limited. Further, since tantalum is very easily oxidized, it is necessary to provide a protective film such as a silicon nitride film to protect the tantalum from contact with the heat treatment atmosphere.
【００４０】図１に示した窒化シリコン膜１０８はその
ために設けてある保護膜である。この窒化シリコン膜１
０８に微量のボロンを添加しておくことは有効である。
こうすることで熱伝導性が高まり、放熱効果を付与する
ことができる。The silicon nitride film 108 shown in FIG. 1 is a protective film provided for that purpose. This silicon nitride film 1
It is effective to add a small amount of boron to 08.
By doing so, the thermal conductivity is increased, and a heat radiation effect can be provided.
【００４１】このゲート配線１０７の側壁（側部）には
サイドウォール１０９が設けられている。本願発明では
サイドウォール１０９としてシリコンを主成分とする層
（具体的にはシリコン層又はシリコンゲルマニウム層）
を用いる。特に真性なシリコン層を用いることが望まし
い。勿論、非晶質、結晶質または微結晶のいずれでも良
い。A side wall 109 is provided on a side wall (side portion) of the gate wiring 107. In the present invention, a layer containing silicon as a main component as the sidewall 109 (specifically, a silicon layer or a silicon germanium layer)
Is used. In particular, it is desirable to use an intrinsic silicon layer. Of course, any of amorphous, crystalline, or microcrystalline may be used.
【００４２】本願発明ではサイドウォール１０９が第１
不純物領域１０３上にオーバーラップする（絶縁膜１０
６を介して第１不純物領域１０３とサイドウォール１０
９が重なっている）ような構造とする。このような構造
とすることでＭＯＳＦＥＴのGOLD構造やLATID構造の如
き利点を得ることが可能である。In the present invention, the side wall 109 is the first
Overlapping the impurity region 103 (the insulating film 10
6, the first impurity region 103 and the side wall 10
9 overlap). With such a structure, advantages such as the GOLD structure and the LATID structure of the MOSFET can be obtained.
【００４３】また、そのような構造を実現するために
は、サイドウォール１０９によって第１不純物領域１０
３に電圧が印加されるようにしておく必要がある。サイ
ドウォールを真性シリコン層で形成しておけば、抵抗値
は高いがリーク電流も発生するのでサイドウォール部分
で容量を作らないという利点がある。即ち、ゲート電圧
をオフした時にサイドウォールを誘電体とする蓄積容量
が形成されることを防ぐことができる。In order to realize such a structure, the first impurity region 10 is
It is necessary to apply a voltage to 3. If the side wall is formed of an intrinsic silicon layer, there is an advantage that a capacitance is not formed in the side wall portion because the resistance value is high but a leak current is generated. That is, it is possible to prevent the formation of a storage capacitor having a sidewall as a dielectric when the gate voltage is turned off.
【００４４】また、ＴＦＴの場合、活性層の膜厚が２０
〜５０nmと薄くなるため動作している時は空乏層が完全
に活性層底部まで広がり、完全空乏型（ＦＤ型：Fully-
Depression type）になる。ＦＤ型ＴＦＴをゲートオー
バーラップ型にすることでホットキャリアを発生しにく
い方向に電界が形成される。逆にＦＤ型ＴＦＴで一般的
なオフセット構造とすると、ホットキャリア注入を促進
する方向に電界が形成されてしまう恐れがある。In the case of a TFT, the thickness of the active layer is 20
When operating, the depletion layer extends completely to the bottom of the active layer and is fully depleted (FD type: Fully-
Depression type). By making the FD type TFT a gate overlap type, an electric field is formed in a direction in which hot carriers are not easily generated. Conversely, if the FD type TFT has a general offset structure, an electric field may be formed in a direction to promote hot carrier injection.
【００４５】以上のような構造とすることで、本願発明
のＮＴＦＴはＭＯＳＦＥＴと同等又はそれ以上の高い信
頼性を実現することができる。また、サイドウォール１
０９を用いて第１不純物領域１０３にゲート電圧を印加
することでゲートオーバーラップ構造と同様の効果を得
ることができる。With the above-described structure, the NTFT of the present invention can realize high reliability equal to or higher than that of the MOSFET. Also, sidewall 1
By applying a gate voltage to the first impurity region 103 by using the transistor 09, the same effect as in the gate overlap structure can be obtained.
【００４６】次に、第１不純物領域１０３、第２不純物
領域１０４、及び第３不純物領域１０５をこの順に並べ
ることで、チャネル形成領域１０２からソース領域（ま
たはドレイン領域）１０５に向かって徐々に不純物濃度
が高くなるような構造を実現できる。こうすることでＴ
ＦＴのオフ電流を効果的に抑制することができる。Next, by arranging the first impurity region 103, the second impurity region 104, and the third impurity region 105 in this order, the impurity is gradually formed from the channel forming region 102 toward the source region (or drain region) 105. A structure with a high concentration can be realized. By doing this, T
The off current of the FT can be effectively suppressed.
【００４７】さらに、第２不純物領域１０４がゲート電
圧からある程度距離をおいて設けられるので、図２に示
したＭＯＳＦＥＴのオーバーラップ部分のように電界緩
和の効果が得られる。また、第１不純物領域１０３で発
生したホットキャリアは真上のサイドウォール１０９に
向かって注入されるので、チャネル形成領域１０２の真
上にトラップ準位を形成することがない。Further, since the second impurity region 104 is provided at a certain distance from the gate voltage, an effect of alleviating the electric field can be obtained as in the overlap portion of the MOSFET shown in FIG. In addition, since hot carriers generated in the first impurity region 103 are injected toward the sidewall 109 directly above, a trap level is not formed immediately above the channel formation region 102.
【００４８】以上は本願発明のＮＴＦＴの説明である
が、Ｐチャネル型ＴＦＴ（以下、ＰＴＦＴという）は基
本的にＬＤＤ領域やオフセット領域を設けない構造とす
る。勿論、ＬＤＤ領域やオフセット領域を設ける構造と
しても構わないが、ＰＴＦＴはもともと信頼性が高いた
め、オン電流を稼いでＮＴＦＴとの特性バランスをとっ
た方が好ましい。本願発明を図１に示すようにＣＭＯＳ
回路に適用する場合には得にこの特性バランスが重要で
ある。ただし、本願発明の構造をＰＴＦＴに適用しても
構わない。The above is the description of the NTFT of the present invention. The P-channel TFT (hereinafter referred to as PTFT) basically has a structure in which no LDD region and no offset region are provided. Of course, a structure in which an LDD region or an offset region is provided may be used. However, since PTFT is inherently high in reliability, it is preferable to obtain ON current and balance the characteristics with NTFT. As shown in FIG.
This characteristic balance is particularly important when applied to a circuit. However, the structure of the present invention may be applied to a PTFT.
【００４９】図１において、ＰＴＦＴの活性層はチャネ
ル形成領域１１０及びソース領域（またはドレイン領
域）となる一対の第４不純物領域１１１を有してなる。
なお、この時の不純物（周期表の１３族から選ばれた元
素、代表的にはボロン）濃度を（p++）で表すことにす
る（本明細書ではp++領域を第４不純物領域という）。In FIG. 1, the active layer of the PTFT has a channel forming region 110 and a pair of fourth impurity regions 111 serving as a source region (or a drain region).
At this time, the concentration of the impurity (element selected from Group 13 of the periodic table, typically boron) is represented by (p ++ ) (in this specification, the p ++ region is a fourth impurity region). ).
【００５０】第４不純物領域１１１は周期表の１３族に
属する元素によってＰ型に反転しているが、前工程で周
期表の１５族に属する元素も第３不純物領域１０５と同
一濃度に添加されている場合は、十分なゲッタリング効
果を発揮する。Although the fourth impurity region 111 is inverted to P-type by an element belonging to Group 13 of the periodic table, an element belonging to Group 15 of the periodic table is also added at the same concentration as the third impurity region 105 in the previous step. If so, it will exhibit a sufficient gettering effect.
【００５１】従って、その場合には第４不純物領域１１
１にも結晶化に用いた触媒元素が１×１０17〜１×１０
20atoms/cm3（代表的には１×１０18〜５×１０19atoms
/cm3）の濃度で存在する。この場合も第４不純物領域１
１１は電極として機能すれば良いので触媒元素が大量に
存在していても問題はない。勿論、チャネル形成領域１
１０に含まれる触媒元素の濃度は、第４不純物領域１１
１の１／１００〜１／１０００であり、濃度としては２
×１０17atoms/cm3以下（代表的には１×１０1 4〜５×
１０16atoms/cm3）となる。Therefore, in this case, the fourth impurity region 11
The catalyst element used for crystallization is 1 × 10 17 to 1 × 10
20 atoms / cm 3 (typically 1 × 10 18 to 5 × 10 19 atoms
/ cm 3 ). Also in this case, the fourth impurity region 1
Since it is only necessary that 11 functions as an electrode, there is no problem even if a large amount of a catalytic element is present. Of course, the channel forming region 1
The concentration of the catalyst element contained in the fourth impurity region 11
1/100 to 1/1000 of 1 and a concentration of 2
× 10 17 atoms / cm 3 or less (typically 1 × 10 1 4 ~5 ×
10 16 atoms / cm 3 ).
【００５２】また、ゲート絶縁膜１１２はゲート配線１
１３をマスクとして自己整合的に形成される。本願発明
のプロセス上の特徴としてＮＴＦＴにはサイドウォール
１０９が存在し、ＰＴＦＴにはサイドウォールが除去さ
れて残らないという点も挙げられる。The gate insulating film 112 is formed on the gate wiring 1.
13 is formed in a self-aligned manner using the mask as a mask. The process feature of the present invention is that the NTFT has a sidewall 109 and the PTFT has the sidewall removed and does not remain.
【００５３】こうしてＮＴＦＴ及びＰＴＦＴを形成した
ら、第１絶縁膜（第１層間絶縁膜と言っても良い。）１
１４で覆い、ソース配線１１５、１１６及びドレイン配
線１１７を設ける。図１の構造ではこれら配線を設けた
後で保護膜として窒化シリコン層１１８を形成してパッ
シベーション効果を高めている。その窒化シリコン層１
１８上には樹脂材料でなる第２絶縁膜１１９が設けられ
る。樹脂材料で限定する必要はないが、平坦性を確保す
る意味で樹脂材料を用いることは効果的である。なお、
第２絶縁膜１１９の上に他の膜が形成される場合は、第
２層間絶縁膜１１９と呼んでも構わない。After forming the NTFT and PTFT in this manner, a first insulating film (which may be referred to as a first interlayer insulating film) 1.
14 and source wirings 115 and 116 and a drain wiring 117 are provided. In the structure of FIG. 1, after these wirings are provided, a silicon nitride layer 118 is formed as a protective film to enhance the passivation effect. The silicon nitride layer 1
A second insulating film 119 made of a resin material is provided on 18. It is not necessary to use a resin material, but it is effective to use a resin material in order to secure flatness. In addition,
When another film is formed on the second insulating film 119, it may be referred to as a second interlayer insulating film 119.
【００５４】ここまでＮＴＦＴとＰＴＦＴとを相補的に
組み合わせてなるＣＭＯＳ回路を例にとって説明してき
たが、ＮＴＦＴを用いたＮＭＯＳ回路やＮＴＦＴで形成
された画素ＴＦＴに本願発明を適用することも可能であ
る。勿論、ＣＭＯＳ回路を基本単位としたさらに複雑な
半導体回路に適用することもできる。Although the above description has been made of a CMOS circuit in which NTFT and PTFT are complementarily combined as an example, the present invention can be applied to an NMOS circuit using NTFT and a pixel TFT formed of NTFT. is there. Of course, the present invention can be applied to a more complicated semiconductor circuit using a CMOS circuit as a basic unit.
【００５５】また、本願発明の最も特徴的な点は、ＮＴ
ＦＴのＬＤＤ領域がチャネル形成領域から遠ざかるにつ
れて不純物濃度が高くなるように多段階に設けられ、且
つ、チャネル形成領域内の触媒元素（結晶化で用いられ
た元素）がＴＦＴの電気特性に支障をきたさないレベル
にまで低減されている点にある。The most characteristic point of the present invention is that NT
The FT LDD region is provided in multiple stages so that the impurity concentration increases as the distance from the channel formation region increases, and the catalytic element (element used for crystallization) in the channel formation region interferes with the electrical characteristics of the TFT. The point is that it has been reduced to a level that is not messy.
【００５６】従って、この構成を含む限り、ＴＦＴ構造
が限定される必要はなく、トップゲート構造（代表的に
はプレーナ構造）にもボトムゲート構造（代表的には逆
スタガ構造）にも本願発明を適用することができる。Therefore, as long as this structure is included, the TFT structure does not need to be limited, and the present invention can be applied to both a top gate structure (typically, a planar structure) and a bottom gate structure (typically, an inverted stagger structure). Can be applied.
【００５７】（本願発明のＮＴＦＴ構造の利点）本願発
明のＮＴＦＴは第１不純物領域（１stLDD領域）と第２
不純物領域（２ndLDD領域）というように、ＬＤＤ領域
を複数設け、そのうちの一つに対してゲート電極をオー
バーラップさせるという構造上の特徴がある。(Advantages of NTFT Structure of the Present Invention) The NTFT of the present invention has a first impurity region (1st LDD region) and a second impurity region.
There is a structural feature in which a plurality of LDD regions are provided, such as an impurity region (2nd LDD region), and a gate electrode overlaps one of the LDD regions.
【００５８】ここで本願発明の優位性を従来の構造と比
較して説明する。図１９（Ａ）、（Ｂ）はＬＤＤ構造の
ないＮＴＦＴとその電気特性（ゲート電圧Vg対ドレイン
電流Id特性）である。同様に、図１９（Ｃ）、（Ｄ）は
通常のＬＤＤ構造の場合を、図１９（Ｅ）、（Ｆ）はい
わゆるGOLD構造の場合を、そして図１９（Ｇ）、（Ｈ）
には本願発明のＮＴＦＴの場合を示す。Here, the superiority of the present invention will be described in comparison with a conventional structure. FIGS. 19A and 19B show NTFTs without an LDD structure and their electrical characteristics (gate voltage Vg versus drain current Id characteristics). 19 (C) and 19 (D) show the case of the normal LDD structure, FIGS. 19 (E) and (F) show the case of the so-called GOLD structure, and FIGS. 19 (G) and (H)
Shows the case of the NTFT of the present invention.
【００５９】なお、図面中においてn+はソース領域また
はドレイン領域を、channelはチャネル形成領域を、n-
はＬＤＤ領域（nは第２のＬＤＤ領域）を指す。また、I
dはドレイン電流、Vgはゲート電圧である。In the drawings, n + represents a source region or a drain region, channel represents a channel formation region, and n −
Indicates an LDD region (n is a second LDD region). Also, I
d is a drain current, and Vg is a gate voltage.
【００６０】図１９（Ａ）、（Ｂ）に示すようにＬＤＤ
構造がない場合、オフ電流は高く、オン電流（ＴＦＴが
オン状態にある時のドレイン電流）やオフ電流が劣化し
やすい。As shown in FIGS. 19A and 19B, LDD
When there is no structure, the off-state current is high, and the on-state current (drain current when the TFT is in the on-state) and the off-state current are likely to deteriorate.
【００６１】次に、ＬＤＤ構造の場合、オフ電流はかな
り抑えられ、オン電流もオフ電流も劣化が抑制できる。
しかしながら、オン電流の劣化を完全に抑えられている
わけではない。（図１９（Ｃ）、（Ｄ））Next, in the case of the LDD structure, the off current is considerably suppressed, and the deterioration of both the on current and the off current can be suppressed.
However, the deterioration of the on-current is not completely suppressed. (FIGS. 19C and 19D)
【００６２】次に、ＬＤＤ領域とゲート電極とがオーバ
ーラップした構造（図１９（Ｃ）、（Ｄ））であるが、
この構造は従来のＬＤＤ構造においてオン電流の劣化を
抑制することに重点を置いた構造となっている。Next, there is a structure in which the LDD region and the gate electrode overlap (FIGS. 19C and 19D).
This structure focuses on suppressing the deterioration of the ON current in the conventional LDD structure.
【００６３】この場合、オン電流の劣化を十分に抑える
ことができる反面、通常のＬＤＤ構造よりもややオフ電
流が高いという問題を持つ。従来例で述べた論文はこの
構造を採用しており、本願発明はこのオフ電流が高いと
いう問題を認識した上で、解決するための構造を模索し
たのである。In this case, the deterioration of the on-state current can be sufficiently suppressed, but there is a problem that the off-state current is slightly higher than that of the normal LDD structure. The paper described in the conventional example employs this structure, and the present invention recognized the problem of high off-state current and sought a structure to solve it.
【００６４】そして、本願発明の構造は図１９（Ｇ）、
（Ｈ）に示すように、内側（チャネル形成領域に近い
側）のＬＤＤ領域はゲート電極とオーバーラップさせ、
外側のＬＤＤ領域はゲート電極とオーバーラップしない
ように形成する。この構造を採用することで、オン電流
の劣化を抑制する効果をそのままに、オフ電流を低減す
ることが可能となる。The structure of the present invention is shown in FIG.
As shown in (H), the inner (closer to the channel forming region) LDD region overlaps with the gate electrode,
The outer LDD region is formed so as not to overlap with the gate electrode. By employing this structure, it is possible to reduce the off-current while keeping the effect of suppressing the deterioration of the on-current.
【００６５】本出願人は図１９（Ｅ）、（Ｆ）に示した
ような構造の場合に何故オフ電流が高くなってしまうか
を次のように推測した。この説明を、図２０を用いて行
う。The present applicant has guessed why the off-state current becomes high in the case of the structure shown in FIGS. 19 (E) and (F) as follows. This will be described with reference to FIG.
【００６６】ＮＴＦＴがオフ状態にある時、ゲート電極
４１にはマイナス数十ボルトといった負の電圧が印加さ
れる。その状態でドレイン領域４２にプラス数十ボルト
の正の電圧がかかってしまうと、ゲート絶縁膜４３のド
レイン側端部に非常に大きな電界が形成される。When the NTFT is off, a negative voltage such as minus several tens of volts is applied to the gate electrode 41. If a positive voltage of plus several tens of volts is applied to the drain region 42 in this state, an extremely large electric field is formed at the drain-side end of the gate insulating film 43.
【００６７】この時、図２０（Ａ）に示すようにＬＤＤ
領域４４には少数キャリアである正孔４５が誘起され
る。この時のエネルギーバンド図を図２０（Ｂ）に示
す。即ち、ドレイン領域４２、ＬＤＤ領域４４、チャネ
ル形成領域４６をつなぐ少数キャリアによる電流経路が
形成されてしまう。この電流経路がオフ電流の増加を招
くと考えたのである。At this time, as shown in FIG.
Holes 45 as minority carriers are induced in the region 44. The energy band diagram at this time is shown in FIG. That is, a current path is formed by minority carriers connecting the drain region 42, the LDD region 44, and the channel forming region 46. This current path was considered to cause an increase in off-state current.
【００６８】本出願人は、このような電流経路を途中で
遮断するためにはゲート電極とオーバーラップしない位
置に別の抵抗体、即ち第２のＬＤＤ領域を設ける必要が
あると考えた。このようにして本願発明の構造に想到し
たのである。The present applicant has considered that in order to cut off such a current path halfway, it is necessary to provide another resistor, that is, a second LDD region, at a position not overlapping with the gate electrode. Thus, the structure of the present invention has been reached.
【００６９】以上に示したような本願発明の構成につい
て、以下に示す実施例でもってさらに詳細な説明を行う
こととする。The configuration of the present invention as described above will be described in more detail with reference to the following embodiments.
【００７０】[0070]
【実施例】〔実施例１〕本実施例では図１に示したＣＭ
ＯＳ回路の作製方法について図３、図４を用いて説明す
る。[Embodiment 1] In this embodiment, the CM shown in FIG.
A method for manufacturing an OS circuit is described with reference to FIGS.
【００７１】まず、ガラス基板３０１上に酸化シリコン
膜３０２でなる下地膜を２００nm厚に形成する。下地膜
は窒化シリコン膜を積層しても良いし、窒化シリコン膜
のみであっても良い。成膜方法はプラズマＣＶＤ法、熱
ＣＶＤ法またはスパッタ法を用いれば良い。勿論、窒化
シリコン膜にボロンを添加することは放熱効果を高める
上で有効である。First, a base film made of a silicon oxide film 302 is formed on a glass substrate 301 to a thickness of 200 nm. As the base film, a silicon nitride film may be stacked, or only a silicon nitride film may be used. As a film formation method, a plasma CVD method, a thermal CVD method, or a sputtering method may be used. Of course, adding boron to the silicon nitride film is effective in enhancing the heat radiation effect.
【００７２】次に、酸化シリコン膜３０２上に５０nm厚
のアモルファスシリコン膜（非晶質シリコン膜）をプラ
ズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法により形成
する。その後、特開平７−１３０６５２号公報に記載の
技術を用いてアモルファスシリコン膜の結晶化を行い、
結晶を含む半導体膜を形成する。この工程について図５
を用いて説明する。Next, an amorphous silicon film (amorphous silicon film) having a thickness of 50 nm is formed on the silicon oxide film 302 by a plasma CVD method, a thermal CVD method, or a sputtering method. Thereafter, the amorphous silicon film is crystallized using the technique described in JP-A-7-130652,
A semiconductor film including a crystal is formed. About this process, FIG.
This will be described with reference to FIG.
【００７３】まずガラス基板５０１上に下地膜として酸
化シリコン膜５０２を設け、その上にアモルファスシリ
コン膜５０３を形成する。本実施例では酸化シリコン膜
５０２とアモルファスシリコン膜５０３とをスパッタ法
により連続的に成膜する。次に、重量換算で１０ppmの
ニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル
含有層５０４を形成する。（図５（Ａ））First, a silicon oxide film 502 is provided as a base film on a glass substrate 501, and an amorphous silicon film 503 is formed thereon. In this embodiment, a silicon oxide film 502 and an amorphous silicon film 503 are continuously formed by a sputtering method. Next, a nickel acetate solution containing 10 ppm by weight of nickel is applied to form a nickel-containing layer 504. (FIG. 5 (A))
【００７４】なお、ニッケル（Ni）以外にも、ゲルマニ
ウム（Ge）、鉄（Fe）、パラジウム（Pd）、錫（Sn）、
鉛（Pb）、コバルト（Co）、白金（Pt）、銅（Cu）、金
（Au）、シリコン（Si）といった元素から選ばれた一種
または複数種の元素を用いても良い。In addition to nickel (Ni), germanium (Ge), iron (Fe), palladium (Pd), tin (Sn),
One or more elements selected from elements such as lead (Pb), cobalt (Co), platinum (Pt), copper (Cu), gold (Au), and silicon (Si) may be used.
【００７５】次に、５００℃１時間の水素だし工程の
後、５００〜６５０℃で４〜２４時間（本実施例では５
５０℃１４時間）の熱処理を行い、ポリシリコン膜５０
５を形成する。こうして得られたポリシリコン膜５０５
は非常に優れた結晶性を有することが分かっている。
（図５（Ｂ））Next, after the hydrogenation step at 500 ° C. for 1 hour, the mixture is heated at 500 to 650 ° C. for 4 to 24 hours (in this embodiment, 5 to 24 hours).
A heat treatment at 50 ° C. for 14 hours)
5 is formed. The polysilicon film 505 thus obtained
Has been found to have very good crystallinity.
(FIG. 5 (B))
【００７６】ただし、この時、ポリシリコン膜５０５の
内部には結晶化に用いたニッケルが高濃度に存在する。
実験的にはＳＩＭＳ（質量二次イオン分析）の測定値に
おける最小値で、１×１０18〜１×１０19atoms/cm3の
濃度のニッケルが存在することが確かめられている。こ
のニッケルはチャネル形成領域内で容易にシリサイド化
しうるため、抵抗の低い電流パス（リーク電流の通り
道）として機能することが懸念される。At this time, however, nickel used for crystallization exists at a high concentration inside the polysilicon film 505.
Experimentally, it has been confirmed that nickel is present at a concentration of 1 × 10 18 to 1 × 10 19 atoms / cm 3 , which is the minimum value in SIMS (mass secondary ion analysis) measurement values. Since this nickel can be easily silicided in the channel formation region, there is a concern that the nickel may function as a low-resistance current path (a path for leak current).
【００７７】なお、本出願人は実際のＴＦＴの電気特性
を調べているが、この程度のニッケル濃度であればＴＦ
Ｔの電気特性に著しい悪影響を与えないことを確かめて
いる。しかしながら、悪影響を与えうる可能性がある限
り、少なくともチャネル形成領域からは除去することが
望ましいと言える。そのためのゲッタリング工程に関し
ては後述することにする。Incidentally, the present applicant has examined the electrical characteristics of actual TFTs.
It has been confirmed that T has no significant adverse effect on the electrical characteristics. However, it can be said that it is desirable to remove at least from the channel formation region as long as there is a possibility that it may have an adverse effect. The gettering process for that will be described later.
【００７８】こうしてポリシリコン膜５０５を形成した
ら、島状にパターニングして図３（Ａ）に示す活性層３
０３、３０４を形成する。After forming the polysilicon film 505 in this manner, the polysilicon film 505 is patterned into an island shape, and the active layer 3 shown in FIG.
03 and 304 are formed.
【００７９】なお、ポリシリコン膜５０５を形成した
後、エキシマレーザー光を照射して結晶性を高めても良
い。また、活性層３０３、３０４を形成した後に行って
も構わない。エキシマレーザー光の照射工程は公知の技
術を用いれば良いので説明は省略する。After the polysilicon film 505 is formed, the crystallinity may be increased by irradiating an excimer laser beam. Alternatively, it may be performed after forming the active layers 303 and 304. A known technique may be used for the step of irradiating the excimer laser light, and thus the description is omitted.
【００８０】次に、活性層３０３、３０４を覆って酸化
窒化シリコン膜（SiOxNyで表される）でなるゲート絶縁
膜３０５を形成し、その上にタンタルと窒化タンタルの
積層構造でなるゲート配線（ゲート電極を含む）３０
６、３０７を形成する。（図３（Ａ））Next, a gate insulating film 305 made of a silicon oxynitride film (represented by SiOxNy) is formed so as to cover the active layers 303 and 304, and a gate wiring (stacked structure of tantalum and tantalum nitride) is formed thereon. (Including gate electrode) 30
6, 307 are formed. (FIG. 3 (A))
【００８１】ゲート絶縁膜３０５の膜厚は１２０nmとす
る。勿論、酸化窒化シリコン膜以外に酸化シリコン膜、
酸化シリコン膜と窒化シリコン膜との積層構造を用いて
も構わない。また、ゲート配線３０６、３０７は他の金
属を用いることもできるが、後の工程を考慮するとシリ
コンとのエッチング選択比の高い材料が望ましい。The thickness of the gate insulating film 305 is 120 nm. Of course, in addition to the silicon oxynitride film, a silicon oxide film,
A stacked structure of a silicon oxide film and a silicon nitride film may be used. Further, other metals can be used for the gate wirings 306 and 307, but a material having a high etching selectivity with respect to silicon is preferable in consideration of a later step.
【００８２】こうして図３（Ａ）の状態が得られたら、
１回目のリンドープ工程（リンの添加工程）を行う。こ
こではゲート絶縁膜３０５を通して添加するため、加速
電圧は８０KeVと高めに設定する。また、こうして形成
された第１不純物領域３０８、３０９は長さ（幅）が
０．５μm、リン濃度が１×１０17atoms/cm3となるよう
に調節する。なお、リンの代わりに砒素を用いても良
い。When the state shown in FIG. 3A is obtained,
A first phosphorus doping step (a step of adding phosphorus) is performed. Here, the acceleration voltage is set to be as high as 80 KeV, because it is added through the gate insulating film 305. The first impurity regions 308 and 309 thus formed are adjusted so that the length (width) is 0.5 μm and the phosphorus concentration is 1 × 10 17 atoms / cm 3 . Note that arsenic may be used instead of phosphorus.
【００８３】また、第１不純物領域３０８、３０９はゲ
ート配線３０６、３０７をマスクとして自己整合的に形
成される。この時、ゲート配線３０６、３０７の直下に
は真性なポリシリコン層が残り、チャネル形成領域３１
０、３１１が形成される。ただし、実際には多少ゲート
配線の内側に回り込んで添加される分もあるため、ゲー
ト配線３０６、３０７と第１不純物領域３０８、３０９
とがオーバーラップするような構造となる。（図３
（Ｂ））The first impurity regions 308 and 309 are formed in a self-aligned manner using the gate wirings 306 and 307 as a mask. At this time, an intrinsic polysilicon layer remains immediately below the gate wirings 306 and 307, and the channel formation region 31
0 and 311 are formed. However, since there is a portion that is actually wrapped around the inside of the gate wiring and is added, the gate wirings 306 and 307 and the first impurity regions 308 and 309 are added.
Are overlapped. (FIG. 3
(B))
【００８４】次に、ゲート配線３０６、３０７を覆うよ
うにして０．１〜１μm（代表的には０．２〜０．３μ
m）の厚さのアモルファスシリコン層を形成し、塩素系
ガスを用いた異方性エッチングを行うことによりサイド
ウォール３１２、３１３を形成する。サイドウォール３
１２、３１３の幅（ゲート配線の側部からみた厚さ）は
０．２μmとする。（図３（Ｃ））Next, the gate wirings 306 and 307 are covered with 0.1 to 1 μm (typically 0.2 to 0.3 μm).
An amorphous silicon layer having a thickness of m) is formed, and the sidewalls 312 and 313 are formed by performing anisotropic etching using a chlorine-based gas. Side wall 3
The width of each of 12, 12 and 313 (the thickness as viewed from the side of the gate wiring) is 0.2 μm. (FIG. 3 (C))
【００８５】なお、本実施例ではアモルファスシリコン
層として不純物を何も添加しないものを用いるため、真
性なシリコン層（アンドープシリコン層）でなるサイド
ウォールが形成される。In this embodiment, since an amorphous silicon layer to which no impurity is added is used, a sidewall made of an intrinsic silicon layer (undoped silicon layer) is formed.
【００８６】図３（Ｃ）の状態が得られたら、２回目の
リンドープ工程を行う。この場合も１回目と同様に加速
電圧を８０KeVとする。また、今回形成された第２不純
物領域３１４、３１５にはリンが１×１０18atoms/cm3
の濃度で含まれるようにドーズ量を調節する。When the state shown in FIG. 3C is obtained, a second phosphorus doping step is performed. Also in this case, the acceleration voltage is set to 80 KeV as in the first time. The second impurity regions 314 and 315 formed this time contain 1 × 10 18 atoms / cm 3 of phosphorus.
The dose is adjusted so as to be contained at a concentration of.
【００８７】なお、図３（Ｄ）に示すリンドープ工程で
はサイドウォール３１２、３１３の真下のみに第１不純
物領域３０８、３０９が残る。即ち、この工程で図１に
示した第１不純物領域１０３が画定する。この第１不純
物領域３０８はＮＴＦＴの１stＬＤＤ領域として機能す
ることになる。In the phosphorus doping step shown in FIG. 3D, the first impurity regions 308 and 309 remain only under the sidewalls 312 and 313. That is, in this step, the first impurity region 103 shown in FIG. 1 is defined. The first impurity region 308 functions as a first LDD region of the NTFT.
【００８８】また、図３（Ｄ）の工程ではサイドウォー
ル３１２、３１３にもリンが添加される。実際には加速
電圧が高いためリンの濃度プロファイルのテール（裾）
がサイドウォール内部に及ぶような状態でリンが分布す
ることが判っている。このリンでサイドウォールの抵抗
成分を調節することもできる反面、リンの濃度分布が極
端にばらつくと第１不純物領域３０８に印加されるゲー
ト電圧が素子毎に変動する要因ともなりかねないのでド
ーピング時は精密な制御が必要である。In the step of FIG. 3D, phosphorus is also added to the side walls 312 and 313. Actually, the acceleration voltage is high, so the tail of the phosphorus concentration profile
It has been found that phosphorus is distributed in such a state as to reach inside the sidewall. The resistance component of the sidewalls can be adjusted by the phosphorus. On the other hand, if the concentration distribution of the phosphorus extremely varies, the gate voltage applied to the first impurity region 308 may be a factor that varies from element to element. Requires precise control.
【００８９】次に、ＮＴＦＴの一部を覆うレジストマス
ク３１６を形成する。そして、まずＰＴＦＴのサイドウ
ォール３１３を除去した後、ゲート絶縁膜３０５の一部
をドライエッチングして、加工されたゲート絶縁膜３１
７、３１８を形成する。（図３（Ｅ））Next, a resist mask 316 covering a part of the NTFT is formed. Then, after removing the PTFT side wall 313, a part of the gate insulating film 305 is dry-etched to form the processed gate insulating film 31.
7, 318 are formed. (FIG. 3 (E))
【００９０】この時、ゲート絶縁膜３１７がサイドウォ
ール３１２よりも外側に突出している部分の長さ（ゲー
ト絶縁膜３１７が第２不純物領域３１４に接している部
分の長さ）が、図１に示す第２不純物領域１０４の長さ
（幅）を決定する。しかし、従来はＬＤＤ領域が一種類
であったので、その幅のバラツキが電気特性に大きく影
響してしまったが、本実施例の場合は実質的にＬＤＤ領
域が二種類あるため、第２不純物領域の幅が多少ばらつ
いても問題とはならない。At this time, the length of the portion where the gate insulating film 317 protrudes outside the sidewall 312 (the length of the portion where the gate insulating film 317 is in contact with the second impurity region 314) is shown in FIG. The length (width) of the second impurity region 104 shown is determined. However, in the past, since there was only one type of LDD region, variations in the width greatly affected the electrical characteristics. However, in the case of this embodiment, since there are substantially two types of LDD regions, the second impurity There is no problem even if the width of the region slightly varies.
【００９１】一方、ゲート絶縁膜３１８はゲート配線３
０７をマスクとして自己整合的に形成される。そのた
め、第１不純物領域３０９、第２不純物領域３１５が露
呈するような形となる。On the other hand, the gate insulating film 318 is
07 are formed in a self-aligned manner using the mask as a mask. Therefore, the first impurity region 309 and the second impurity region 315 are exposed.
【００９２】図３（Ｅ）の状態が得られたら、３回目の
リンドープ工程を行う。今回は露出した活性層にリンを
添加することになるため、加速電圧を１０KeVと低めに
設定する。なお、本実施例では第３不純物領域３１９、
３２０にリンが５×１０20atoms/cm3の濃度で含まれる
ようにドーズ量を調節する。（図４（Ａ））When the state shown in FIG. 3E is obtained, a third phosphorus doping step is performed. In this case, since the phosphorus is added to the exposed active layer, the acceleration voltage is set to be as low as 10 KeV. In this embodiment, the third impurity region 319,
The dose is adjusted so that 320 contains phosphorus at a concentration of 5 × 10 20 atoms / cm 3 . (FIG. 4 (A))
【００９３】この工程ではレジストマスク３１６によっ
て遮蔽された部分（ＮＴＦＴ側）にはリンが添加されな
いため、その部分には第２不純物領域３１４がそのまま
残る。即ち、この工程によって図１に示す第２不純物領
域１０４が画定する。また同時に、図１に示す第３不純
物領域１０５が画定する。この第２不純物領域３１４は
２ndＬＤＤ領域として機能し、第３不純物領域３１９は
ソース領域又はドレイン領域として機能することにな
る。In this step, phosphorus is not added to the portion shielded by the resist mask 316 (NTFT side), so that the second impurity region 314 remains in that portion. That is, the second impurity region 104 shown in FIG. 1 is defined by this step. At the same time, the third impurity region 105 shown in FIG. 1 is defined. The second impurity region 314 functions as a second LDD region, and the third impurity region 319 functions as a source region or a drain region.
【００９４】さらに、ＰＴＦＴとなる活性層にはゲート
配線３０７をマスクとしてリンが添加されるため、自己
整合的に第３不純物領域３２０が形成される。このとき
のリンのドーズ量は前述の２回目のリンドーズ量よりも
５〜１０倍も高いため、第１不純物領域（n-領域）及び
第２不純物領域（n領域）は実質的に第３不純物領域（n
+領域）と一緒になる。Further, phosphorus is added to the active layer serving as the PTFT using the gate wiring 307 as a mask, so that the third impurity region 320 is formed in a self-aligned manner. Since the dose of phosphorus at this time is 5 to 10 times higher than the dose of the second phosphorus, the first impurity region (n − region) and the second impurity region (n region) are substantially the third impurity region. Region (n
+ Area).
【００９５】なお、本実施例では第３不純物領域３１
９、３２０の濃度が少なくとも１×１０19atoms/cm3以
上（好ましくは１×１０20〜５×１０21atoms/cm3）と
なるようにリンの添加量を調節することが望ましい。こ
れ以下の濃度であると、効果的なリンによるゲッタリン
グ効果を期待できなくなる恐れがある。In this embodiment, the third impurity region 31
It is desirable to adjust the amount of phosphorus added so that the concentrations of 9, 320 are at least 1 × 10 19 atoms / cm 3 or more (preferably 1 × 10 20 to 5 × 10 21 atoms / cm 3 ). If the concentration is lower than this, an effective gettering effect by phosphorus may not be expected.
【００９６】次に、レジストマスク３１６を除去し、新
たにＮＴＦＴを覆うレジストマスク３２１を形成する。
そして、ボロンドープ工程（ボロンの添加工程）を行
う。ここでは加速電圧を１０KeVとし、形成された第４
不純物領域３２２に３×１０21atoms/cm3の濃度でボロ
ンが含まれるようにドーズ量を調節した。この時のボロ
ン濃度を（ｐ++）で表すことにする。（（図４（Ｂ））Next, the resist mask 316 is removed, and a new resist mask 321 covering the NTFT is formed.
Then, a boron doping step (a step of adding boron) is performed. Here, the acceleration voltage is set to 10 KeV, and the formed fourth
The dose was adjusted so that the impurity region 322 contained boron at a concentration of 3 × 10 21 atoms / cm 3 . The boron concentration at this time is represented by (p ++ ). ((FIG. 4 (B))
【００９７】この工程ではＰＴＦＴ側に形成されていた
第３不純物領域（n）３２０をボロンで反転させてＰ型
にしている。従って、第４不純物領域３２２にはリンと
ボロンが混在する。また、この時ゲート配線３０７の内
側に回り込んで形成された部分もボロンの回り込みによ
ってＰ型に反転する。In this step, the third impurity region (n) 320 formed on the PTFT side is inverted with boron to have a P-type. Therefore, phosphorus and boron are mixed in the fourth impurity region 322. Also, at this time, the portion formed to wrap around the inside of the gate wiring 307 is also inverted to the P type due to the wraparound of boron.
【００９８】こうすることで図１に示す第４不純物領域
１１１が画定する。第４不純物領域３２２はゲート配線
３０７をマスクとして完全に自己整合的に形成され、ソ
ース領域又はドレイン領域として機能する。本実施例で
はＰＴＦＴに対してＬＤＤ領域もオフセット領域も形成
していないが、ＰＴＦＴはもともと信頼性が高いので問
題はなく、却ってＬＤＤ領域等を設けない方がオン電流
を稼ぐことができるので都合が良い場合もある。Thus, the fourth impurity region 111 shown in FIG. 1 is defined. The fourth impurity region 322 is formed in a completely self-aligned manner using the gate wiring 307 as a mask, and functions as a source region or a drain region. In this embodiment, neither the LDD region nor the offset region is formed with respect to the PTFT. However, the PTFT is originally high in reliability, so that there is no problem. May be better.
【００９９】こうして最終的には図４（Ｂ）に示すよう
に、ＮＴＦＴの活性層にはチャネル形成領域、第１不純
物領域、第２不純物領域及び第３不純物領域が形成さ
れ、ＰＴＦＴの活性層にはチャネル形成領域及び第４不
純物領域が形成される。Thus, finally, as shown in FIG. 4B, a channel forming region, a first impurity region, a second impurity region and a third impurity region are formed in the active layer of the NTFT, and the active layer of the PTFT is formed. A channel formation region and a fourth impurity region are formed in the first region.
【０１００】そのようにして図４（Ｂ）の状態が得られ
たら、レジストマスク３２１を除去した後、保護膜とし
て窒化シリコン膜３２３を形成する。この時、窒化シリ
コン膜の膜厚は１〜１００nm（代表的には５〜５０nm、
好ましくは１０〜３０nm）とする。After the state shown in FIG. 4B is obtained, the resist mask 321 is removed, and a silicon nitride film 323 is formed as a protective film. At this time, the thickness of the silicon nitride film is 1 to 100 nm (typically, 5 to 50 nm,
(Preferably 10 to 30 nm).
【０１０１】次に、５００〜６５０℃（代表的には５５
０〜６００℃）の処理温度で２〜２４時間（代表的には
４〜１２時間）の熱処理工程を行う。本実施例では窒素
雰囲気中で６００℃１２時間の熱処理とする。（図４
（Ｃ））Next, at 500 to 650 ° C. (typically 55
The heat treatment process is performed at a processing temperature of 0 to 600 ° C. for 2 to 24 hours (typically, 4 to 12 hours). In this embodiment, the heat treatment is performed at 600 ° C. for 12 hours in a nitrogen atmosphere. (FIG. 4
(C))
【０１０２】この熱処理工程は、第１不純物領域３０
８、第２不純物領域３１４、第３不純物領域３１９及び
第４不純物領域３２２に添加された不純物（リン及びボ
ロン）を活性化させると同時に、チャネル形成領域３１
０、３１１に残存しているニッケルをゲッタリングさせ
る目的で行われる。In this heat treatment step, the first impurity region 30
8, while activating the impurities (phosphorus and boron) added to the second impurity region 314, the third impurity region 319, and the fourth impurity region 322, the channel formation region 31
This is performed for the purpose of gettering nickel remaining in 0 and 311.
【０１０３】この熱処理工程では、第３不純物領域３１
９と第４不純物領域３２２に添加されているリンがニッ
ケルをゲッタリングする。即ち、ニッケルが矢印の方向
に移動し、リンと結合することによって捕獲される。そ
のため、図４（Ｃ）に示した第３不純物領域３２４と第
４不純物領域３２５には高濃度にニッケルが集まる。具
体的には、両不純物領域に１×１０17〜１×１０20atom
s/cm3（代表的には１×１０18〜５×１０19atoms/cm3）
の濃度でニッケルが存在する。また同時に、チャネル形
成領域３１０、３１１内のニッケル濃度は２×１０17at
oms/cm3以下（代表的には１×１０14〜５×１０16atoms
/cm3）にまで低減される。In this heat treatment step, the third impurity region 31
9 and the phosphorus added to the fourth impurity region 322 getter nickel. That is, nickel moves in the direction of the arrow and is captured by binding to phosphorus. Therefore, nickel concentrates at a high concentration in the third impurity region 324 and the fourth impurity region 325 shown in FIG. Specifically, 1 × 10 17 to 1 × 10 20 atom is contained in both impurity regions.
s / cm 3 (typically 1 × 10 18 to 5 × 10 19 atoms / cm 3 )
Nickel is present at a concentration of. At the same time, the nickel concentration in the channel formation regions 310 and 311 is 2 × 10 17 at.
oms / cm 3 or less (typically 1 × 10 14 to 5 × 10 16 atoms
/ cm 3 ).
【０１０４】この時、保護膜として設けた窒化シリコン
膜３２３はゲート配線の材料として用いたタンタル膜が
酸化されるのを防ぐ。ゲート配線が酸化されにくいか、
酸化によって形成される酸化膜がエッチングしやすいも
のであれば問題はないが、タンタル膜は酸化されやすい
ばかりでなく、酸化タンタル膜が非常にエッチングしに
くい膜であるため、窒化シリコン膜３２３を設けること
が望ましい。At this time, the silicon nitride film 323 provided as the protective film prevents the tantalum film used as the material of the gate wiring from being oxidized. Is the gate wiring difficult to oxidize?
There is no problem as long as the oxide film formed by the oxidation is easily etched. However, the tantalum film is not only easily oxidized, but the tantalum oxide film is very hard to be etched. Therefore, the silicon nitride film 323 is provided. It is desirable.
【０１０５】こうして図４（Ｃ）に示す熱処理工程（ゲ
ッタリング工程）が終了したら、第１絶縁膜３２６を１
μmの厚さに形成する。第１絶縁膜３２６としては酸化
シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有
機樹脂膜またはそれらの積層膜を用いることができる。
本実施例ではアクリル樹脂膜を採用する。When the heat treatment step (gettering step) shown in FIG. 4C is completed, the first insulating film 326 is
It is formed to a thickness of μm. As the first insulating film 326, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an organic resin film, or a stacked film thereof can be used.
In this embodiment, an acrylic resin film is employed.
【０１０６】第１絶縁膜３２６を形成したら、金属材料
でなるソース配線３２７、３２８及びドレイン配線３２
９を形成する。本実施例ではチタンを含むアルミニウム
膜をチタンで挟み込んだ構造の積層配線を用いる。After forming the first insulating film 326, the source wirings 327 and 328 and the drain wiring 32 made of a metal material are formed.
9 is formed. In this embodiment, a laminated wiring having a structure in which an aluminum film containing titanium is sandwiched between titanium is used.
【０１０７】また、第１絶縁膜３２６としてＢＣＢ（ベ
ンゾシクロブテン）と呼ばれる樹脂膜を用いた場合、平
坦性が高まると同時に、配線材料として銅を用いること
が可能となる。銅は配線抵抗が低いため、配線材料とし
て非常に有効である。When a resin film called BCB (benzocyclobutene) is used as the first insulating film 326, copper can be used as a wiring material while improving flatness. Copper is very effective as a wiring material because of its low wiring resistance.
【０１０８】こうしてソース配線及びドレイン配線を形
成したら、パッシベーション膜として５０nm厚の窒化シ
リコン膜３３０を形成する。さらにその上には保護膜と
して第２絶縁膜３３１を形成する。この第２絶縁膜３３
１としては前記第１絶縁膜３２６と同様の材料を用いる
ことが可能である。本実施例では５０nm厚の酸化シリコ
ン膜上にアクリル樹脂膜を積層した構造を採用する。After forming the source wiring and the drain wiring in this manner, a 50-nm-thick silicon nitride film 330 is formed as a passivation film. Further thereon, a second insulating film 331 is formed as a protective film. This second insulating film 33
As 1, the same material as that of the first insulating film 326 can be used. In this embodiment, a structure in which an acrylic resin film is laminated on a silicon oxide film having a thickness of 50 nm is employed.
【０１０９】以上のような工程を経て、図４（Ｄ）に示
すような構造のＣＭＯＳ回路が完成する。本実施例によ
って形成されたＣＭＯＳ回路は、ＮＴＦＴが優れた信頼
性を有するため、回路全体として信頼性が大幅に向上し
た。また、本実施例のような構造とすると、ＮＴＦＴと
ＰＴＦＴとの特性バランス（電気特性のバランス）が良
くなるため、動作不良を起こしにくくなる。Through the above steps, a CMOS circuit having a structure as shown in FIG. 4D is completed. In the CMOS circuit formed according to the present embodiment, NTFT has excellent reliability, and thus the reliability of the entire circuit is greatly improved. Further, with the structure as in the present embodiment, the characteristic balance between the NTFT and the PTFT (the balance of the electric characteristics) is improved, so that operation failure is less likely to occur.
【０１１０】また、従来特開平７−１３０６５２号公報
記載の技術を用いた際に懸念されたチャネル形成領域内
のニッケル（触媒元素）の影響は、本実施例に示したよ
うなゲッタリング工程を行うことにより解決される。The influence of nickel (catalytic element) in the channel formation region, which was a concern when the technique described in Japanese Patent Application Laid-Open No. Hei 7-130652 was used, was evaluated by the gettering step as shown in this embodiment. It is solved by doing.
【０１１１】なお、本実施例で説明した構造はあくまで
一実施例であり、図３、図４に示した構造に限定される
必要はない。本願発明で重要な点はＮＴＦＴの活性層の
構造であり、その点さえ違えなければ本願発明の効果を
得ることができる。The structure described in this embodiment is merely an example, and need not be limited to the structures shown in FIGS. An important point in the present invention is the structure of the active layer of the NTFT, and the effects of the present invention can be obtained unless the point is different.
【０１１２】〔実施例２〕実施例１ではサイドウォール
として意図的に不純物を添加しないundoped-Si（真性な
シリコン層またはアンドープシリコン層）を用いたが、
本実施例では成膜時にリンを添加したリンドープシリコ
ン層（n+−Si層）またはボロンドープシリコン層（p+−
Si層）を用いる。勿論、非晶質でも結晶質でも良いし、
微結晶でも良い。Embodiment 2 In Embodiment 1, undoped-Si (intrinsic silicon layer or undoped silicon layer) to which no impurity is intentionally added is used as a sidewall.
In this embodiment, a phosphorus-doped silicon layer (n + -Si layer) or a boron-doped silicon layer (p + -
(Si layer). Of course, it may be amorphous or crystalline,
Fine crystals may be used.
【０１１３】リンやボロンを添加したシリコン層を用い
ることでサイドウォール部分が全体的に低抵抗化され、
図３（Ｄ）の工程で懸念されたリン濃度のプロファイル
ばらつきに起因する特性変動の可能性を排除することが
できる。By using a silicon layer to which phosphorus or boron is added, the resistance of the sidewall portion is reduced as a whole,
It is possible to eliminate the possibility of characteristic fluctuation due to the profile fluctuation of the phosphorus concentration, which is concerned in the step of FIG.
【０１１４】〔実施例３〕実施例１ではサイドウォール
として意図的に不純物を添加しないundoped-Siを用いた
が、本実施例では炭素（Ｃ）、窒素（Ｎ）または酸素
（Ｏ）のいずれかが含まれたシリコン層を用いてサイド
ウォールの抵抗成分を高める。勿論、シリコン層は非晶
質、結晶質または微結晶のいずれかで良い。また、用い
る不純物としては酸素が最も良い。[Embodiment 3] In the embodiment 1, undoped-Si without intentionally adding impurities is used as the sidewall, but in this embodiment, any of carbon (C), nitrogen (N) and oxygen (O) is used. The resistance component of the sidewall is increased by using the silicon layer containing the silicon. Of course, the silicon layer may be amorphous, crystalline, or microcrystalline. Oxygen is the best impurity to be used.
【０１１５】即ち、サイドウォールとなるシリコン層を
形成する際に１〜５０atomic%（代表的には１０〜３０a
tomic%）の炭素、窒素または酸素を添加すれば良い。本
実施例では２０atomic%の酸素を添加する。That is, when forming a silicon layer serving as a sidewall, 1 to 50 atomic% (typically, 10 to 30 atomic%) is used.
tomic%) of carbon, nitrogen or oxygen. In this embodiment, 20 atomic% of oxygen is added.
【０１１６】本実施例の構成とすることでサイドウォー
ルに起因する抵抗成分が大きくなるため、ゲート電圧の
印加に対してサイドウォールを誘電体とした容量成分が
支配的にきいてくるような構成とすることができる。即
ち、高周波駆動した際にサイドウォール部分にも有効な
ゲート電圧が印加されるようにできる。In the structure of this embodiment, since the resistance component caused by the side wall is increased, the capacitance component using the side wall as a dielectric material is dominant with respect to the application of the gate voltage. It can be. That is, it is possible to apply an effective gate voltage to the sidewall portion when driving at a high frequency.
【０１１７】〔実施例４〕本実施例では、実施例１にお
いて活性層となる結晶を含む半導体膜を、特開平８−７
８３２９号公報に記載された技術を用いて結晶化した場
合の例について説明する。なお、特開平８−７８３２９
号公報に記載された技術は、触媒元素を選択的に添加す
ることによって、半導体膜の選択的な結晶化を可能とす
るものである。同技術を本願発明に適用した場合につい
て図６に説明する。[Embodiment 4] In this embodiment, a semiconductor film including a crystal to be an active layer in the embodiment 1 is formed by the method disclosed in
An example in which crystallization is performed using the technique described in JP-A-8329 will be described. Note that Japanese Patent Application Laid-Open No. 8-78329
The technique described in Japanese Patent Application Publication No. JP-A-2003-115873 enables selective crystallization of a semiconductor film by selectively adding a catalyst element. FIG. 6 illustrates a case where the technique is applied to the present invention.
【０１１８】まず、ステンレス基板６０１上に酸化シリ
コン膜６０２を設け、その上にアモルファスシリコン膜
６０３、酸化シリコン膜６０４を連続的に形成する。こ
の時、酸化シリコン膜６０４の膜厚は１５０nmとする。First, a silicon oxide film 602 is provided on a stainless steel substrate 601, and an amorphous silicon film 603 and a silicon oxide film 604 are continuously formed thereon. At this time, the thickness of the silicon oxide film 604 is set to 150 nm.
【０１１９】次に酸化シリコン膜６０４をパターニング
して選択的に開口部６０５を形成し、その後、重量換算
で１００ppmのニッケルを含む酢酸ニッケル塩溶液を塗
布する。形成されたニッケル含有層６０６は開口部６０
５の底部のみでアモルファスシリコン膜６０２と接触し
た状態となる。（図６（Ａ））Next, an opening 605 is selectively formed by patterning the silicon oxide film 604, and then a nickel acetate solution containing 100 ppm by weight of nickel is applied. The formed nickel-containing layer 606 has openings 60.
5 is in contact with the amorphous silicon film 602 only at the bottom. (FIG. 6 (A))
【０１２０】次に、５００〜６５０℃で４〜２４時間
（本実施例では５８０℃１４時間）の熱処理を行い、ア
モルファスシリコン膜の結晶化を行う。この結晶化過程
では、ニッケルが接した部分がまず結晶化し、そこから
基板にほぼ平行な方向へと結晶成長が進行する。結晶学
的には＜１１１＞軸方向に向かって進行することが確か
められている。Next, heat treatment is performed at 500 to 650 ° C. for 4 to 24 hours (in this embodiment, 580 ° C. for 14 hours) to crystallize the amorphous silicon film. In this crystallization process, the portion in contact with nickel is first crystallized, and crystal growth proceeds in a direction substantially parallel to the substrate. It has been confirmed crystallographically that it proceeds in the <111> axis direction.
【０１２１】こうして形成されたポリシリコン膜６０７
は棒状または針状の結晶が集合してなり、各々の棒状結
晶は、巨視的にはある特定の方向性をもって成長してい
るため、結晶性が揃っているという利点がある。The polysilicon film 607 thus formed
Since the rod-shaped or needle-shaped crystals are aggregated, and each rod-shaped crystal macroscopically grows in a specific direction, there is an advantage that the crystallinity is uniform.
【０１２２】なお、上記公報に記載された技術において
もニッケル（Ni）以外にゲルマニウム（Ge）、鉄（F
e）、パラジウム（Pd）、錫（Sn）、鉛（Pb）、コバル
ト（Co）、白金（Pt）、銅（Cu）、金（Au）、シリコン
（Si）といった元素から選ばれた一種または複数種の元
素を用いることができる。In the technology described in the above publication, germanium (Ge) and iron (F) are also used in addition to nickel (Ni).
e), palladium (Pd), tin (Sn), lead (Pb), cobalt (Co), platinum (Pt), copper (Cu), gold (Au), silicon (Si) A plurality of elements can be used.
【０１２３】以上のような技術を用いて結晶を含む半導
体膜（ポリシリコン膜やポリシリコンゲルマニウム膜を
含む）を形成し、パターニングを行って結晶を含む半導
体膜でなる活性層を形成すれば良い。その後の工程は実
施例１に従えば良い。勿論、実施例２、３との組み合わ
せも可能である。A semiconductor film including a crystal (including a polysilicon film and a polysilicon germanium film) may be formed by using the above-described techniques, and may be patterned to form an active layer formed of a semiconductor film including a crystal. . Subsequent steps may follow the first embodiment. Of course, a combination with the second and third embodiments is also possible.
【０１２４】本実施例の技術を用いて結晶化した結晶を
含む半導体膜を用いてＴＦＴを作製した場合、高い電界
効果移動度（モビリティ）が得られるが、そのため高い
信頼性を要求される。しかしながら、本願発明のＴＦＴ
構造を採用することで本実施例の技術を最大限に生かし
たＴＦＴを作製することが可能となる。When a TFT is manufactured using a semiconductor film containing crystals crystallized by using the technique of this embodiment, high field-effect mobility (mobility) can be obtained, but high reliability is required. However, the TFT of the present invention
By adopting the structure, it is possible to manufacture a TFT that makes the most of the technology of this embodiment.
【０１２５】〔実施例５〕本実施例では、実施例１に対
して特開平１０−１３５４６８号公報または特開平１０
−１３５４６９号公報に記載された技術を組み合わせた
例を示す。[Embodiment 5] In the present embodiment, Japanese Patent Application Laid-Open No. 10-135468 or
An example in which the techniques described in JP-A-135469 are combined will be described.
【０１２６】同公報に記載された技術は、半導体の結晶
化に用いたニッケルを、結晶化後にハロゲン元素（代表
的には塩素）のゲッタリング作用を用いて除去する技術
である。同技術を用いることで活性層中のニッケル濃度
を１×１０17atoms/cm3以下（好ましくは１×１０16ato
ms/cm3以下）にまで低減することができる。The technique described in this publication is a technique for removing nickel used for crystallization of a semiconductor by using a gettering action of a halogen element (typically chlorine) after crystallization. By using this technique, the nickel concentration in the active layer is reduced to 1 × 10 17 atoms / cm 3 or less (preferably 1 × 10 16 ato
ms / cm 3 or less).
【０１２７】本実施例の構成について図７を用いて説明
する。まず基板として耐熱性の高い石英基板７０１を用
いる。勿論、シリコン基板やセラミックス基板を用いて
も良い。石英基板を用いた場合、特に下地膜として酸化
シリコン膜を設けなくても基板側からの汚染はない。The structure of this embodiment will be described with reference to FIG. First, a quartz substrate 701 having high heat resistance is used as a substrate. Of course, a silicon substrate or a ceramic substrate may be used. When a quartz substrate is used, there is no contamination from the substrate side even if a silicon oxide film is not provided as a base film.
【０１２８】次に実施例１または実施例４の手段を用い
てポリシリコン膜（図示せず）を形成し、パターニング
して活性層７０２、７０３を形成する。さらに、それら
活性層を覆って酸化シリコン膜でなるゲート絶縁膜７０
４を形成する。（図７（Ａ））Next, a polysilicon film (not shown) is formed by using the means of the embodiment 1 or 4, and active layers 702 and 703 are formed by patterning. Further, the gate insulating film 70 made of a silicon oxide film covers the active layers.
4 is formed. (FIG. 7 (A))
【０１２９】ゲート絶縁膜７０４を形成したら、ハロゲ
ン元素を含む雰囲気中において熱処理を行う。本実施例
では処理雰囲気を酸素と塩化水素とを混合した酸化性雰
囲気とし、処理温度を９５０℃、処理時間を３０分とす
る。なお、処理温度は７００〜１１５０℃（代表的には
８００〜１０００℃）の間で選択すれば良いし、処理時
間も１０分〜８時間（代表的には３０分〜２時間）の間
で選択すれば良い。（図７（Ｂ））After forming the gate insulating film 704, heat treatment is performed in an atmosphere containing a halogen element. In this embodiment, the processing atmosphere is an oxidizing atmosphere in which oxygen and hydrogen chloride are mixed, the processing temperature is 950 ° C., and the processing time is 30 minutes. The processing temperature may be selected from 700 to 1150 ° C (typically 800 to 1000 ° C), and the processing time may be selected from 10 minutes to 8 hours (typically 30 minutes to 2 hours). Just choose. (FIG. 7 (B))
【０１３０】この時、ニッケルは揮発性のニッケル塩化
物となって処理雰囲気中に離脱し、ポリシリコン膜中の
ニッケル濃度が低減する。従って、図７（Ｂ）に示した
活性層７０５、７０６中に含まれるニッケル濃度は１×
１０17atoms/cm3以下に低減される。At this time, nickel becomes volatile nickel chloride and is released into the processing atmosphere, and the nickel concentration in the polysilicon film is reduced. Therefore, the nickel concentration contained in the active layers 705 and 706 shown in FIG.
It is reduced to 10 17 atoms / cm 3 or less.
【０１３１】以上のような技術でなる本実施例を用いて
活性層を形成し、その後の工程は実施例１に従えば良
い。勿論、実施例２〜５のいずれの実施例との組み合わ
せも可能である。特に本実施例と実施例４との組み合わ
せは非常に結晶性の高いポリシリコン膜を実現できるこ
とが判明している。An active layer is formed using the present embodiment having the above-described technique, and the subsequent steps may be performed in accordance with the first embodiment. Of course, a combination with any of the second to fifth embodiments is also possible. In particular, it has been found that the combination of this embodiment and the fourth embodiment can realize a polysilicon film having extremely high crystallinity.
【０１３２】（活性層の結晶構造に関する知見）上記作
製工程に従って形成した半導体層（活性層）は、微視的
に見れば複数の針状又は棒状の結晶（以下、棒状結晶と
略記する）が集まって並んだ結晶構造を有する。このこ
とはＴＥＭ（透過型電子顕微鏡法）による観察で容易に
確認できた。(Knowledge on Crystal Structure of Active Layer) The semiconductor layer (active layer) formed according to the above-described manufacturing process is composed of a plurality of needle-like or rod-like crystals (hereinafter abbreviated as rod-like crystals) when viewed microscopically. It has a crystal structure that is assembled and arranged. This was easily confirmed by TEM (transmission electron microscopy) observation.
【０１３３】また、電子線回折及びエックス線（Ｘ線）
回折を利用して活性層の表面（チャネルを形成する部
分）が結晶軸に多少のずれが含まれているものの主たる
配向面が｛１１０｝面であることを確認した。本出願人
がスポット径約1.5μmの電子線回折写真を詳細に観察し
た結果、｛１１０｝面に対応する回折斑点がきれいに現
れているが、各斑点は同心円上に分布を持っていること
が確認された。In addition, electron diffraction and X-ray (X-ray)
Using diffraction, it was confirmed that the main orientation plane was the {110} plane, although the surface of the active layer (portion forming the channel) contained some deviation in the crystal axis. As a result of the applicant's detailed observation of an electron beam diffraction photograph with a spot diameter of about 1.5 μm, diffraction spots corresponding to the {110} plane clearly appear, but each spot has a distribution on a concentric circle. confirmed.
【０１３４】また、本出願人は個々の棒状結晶が接して
形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子
顕微鏡法）により観察し、結晶粒界において結晶格子に
連続性があることを確認した。これは観察される格子縞
が結晶粒界において連続的に繋がっていることから容易
に確認できた。Further, the present applicant has observed by HR-TEM (high-resolution transmission electron microscopy) the grain boundaries formed by the contact of the individual rod-shaped crystals, and found that there is continuity in the crystal lattice at the grain boundaries. It was confirmed. This was easily confirmed from the fact that the observed lattice fringes were continuously connected at the crystal grain boundaries.
【０１３５】なお、結晶粒界における結晶格子の連続性
は、その結晶粒界が「平面状粒界」と呼ばれる粒界であ
ることに起因する。本明細書における平面状粒界の定義
は、「Characterization of High-Efficiency Cast-Si
Solar Cell Wafers by MBICMeasurement ；Ryuichi Shi
mokawa and Yutaka Hayashi，Japanese Journal ofAppl
ied Physics vol.27，No.5，pp.751-758，1988」に記載
された「Planar boundary 」である。Note that the continuity of the crystal lattice at the crystal grain boundaries is caused by the fact that the crystal grain boundaries are grain boundaries called “planar grain boundaries”. The definition of the planar grain boundary in this specification is `` Characterization of High-Efficiency Cast-Si
Solar Cell Wafers by MBICMeasurement; Ryuichi Shi
mokawa and Yutaka Hayashi, Japanese Journal of Appl
ied Physics vol.27, No.5, pp.751-758, 1988 ".
【０１３６】上記論文によれば、平面状粒界には双晶粒
界、特殊な積層欠陥、特殊なtwist粒界などが含まれ
る。この平面状粒界は電気的に不活性であるという特徴
を持つ。即ち、結晶粒界でありながらキャリアの移動を
阻害するトラップとして機能しないため、実質的に存在
しないと見なすことができる。According to the above paper, the planar grain boundaries include twin grain boundaries, special stacking faults, special twist grain boundaries, and the like. This planar grain boundary is characterized by being electrically inactive. In other words, since it is a crystal grain boundary but does not function as a trap that hinders the movement of carriers, it can be considered that it does not substantially exist.
【０１３７】特に結晶軸（結晶面に垂直な軸）が〈１１
０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒
界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、Σ値が小さいほど整合性
の良い粒界であることが知られている。In particular, the crystal axis (the axis perpendicular to the crystal plane) is <11
In the case of the <0> axis, the {211} twin grain boundaries are also called corresponding grain boundaries of {3}. The Σ value is a parameter serving as a guideline indicating the degree of consistency of the corresponding grain boundaries, and it is known that the smaller the Σ value, the better the grain boundaries of consistency.
【０１３８】本出願人が本願発明を実施して得たポリシ
リコン膜を詳細にＴＥＭを用いて観察した結果、結晶粒
界の殆ど（９０％以上、典型的には９５％以上）がΣ３
の対応粒界、即ち｛２１１｝双晶粒界であることが判明
した。As a result of the applicant's detailed observation of the polysilicon film obtained by carrying out the present invention by using a TEM, it was found that most (90% or more, typically 95% or more) of the crystal grain boundaries were $ 3.
, That is, a {211} twin grain boundary.
【０１３９】二つの結晶粒の間に形成された結晶粒界に
おいて、両方の結晶の面方位が｛１１０｝である場合、
｛１１１｝面に対応する格子縞がなす角をθとすると、
θ＝70.5°の時にΣ３の対応粒界となることが知られて
いる。In a grain boundary formed between two crystal grains, when the plane orientation of both crystals is {110},
Assuming that the angle formed by the lattice fringes corresponding to the {111} plane is θ,
It is known that when θ = 70.5 °, the corresponding grain boundary becomes Σ3.
【０１４０】本実施例のポリシリコン膜は、結晶粒界に
おいて隣接する結晶粒の各格子縞がまさに約70.5°の角
度で連続しており、その事からこの結晶粒界は｛２１
１｝双晶粒界であるという結論に辿り着いた。In the polysilicon film of this embodiment, the lattice fringes of the adjacent crystal grains at the crystal grain boundary are continuous at an angle of about 70.5 °, which means that the crystal grain boundary has a size of ｛21.
We arrived at the conclusion that it was a 1｝ twin grain boundary.
【０１４１】なお、θ＝ 38.9 °の時にはΣ９の対応粒
界となるが、この様な他の結晶粒界も存在した。When θ = 38.9 °, a corresponding grain boundary of Σ9 is obtained, but such other crystal grain boundaries also exist.
【０１４２】この様な対応粒界は、同一面方位の結晶粒
間にしか形成されない。即ち、本実施例を実施して得た
ポリシリコン膜は面方位が概略｛１１０｝で揃っている
からこそ、広範囲に渡ってこの様な対応粒界を形成しう
る。Such corresponding grain boundaries are formed only between crystal grains having the same plane orientation. That is, since the polysilicon film obtained by carrying out this embodiment has a plane orientation of approximately {110}, such a corresponding grain boundary can be formed over a wide range.
【０１４３】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は
実質的に結晶粒界が存在しないと見なすことができる。Such a crystal structure (accurately, a structure of a crystal grain boundary) indicates that two different crystal grains at the crystal grain boundary are bonded with extremely high consistency. That is, the crystal lattice is continuously connected at the crystal grain boundary, and it is very difficult to form a trap level due to a crystal defect or the like. Therefore, it can be considered that the semiconductor thin film having such a crystal structure has substantially no crystal grain boundary.
【０１４４】またさらに、７００〜１１５０℃という高
い温度での熱処理工程によって結晶粒内に存在する欠陥
が殆ど消滅していることがＴＥＭ観察によって確認され
ている。これはこの熱処理工程の前後で欠陥数が大幅に
低減されていることからも明らかである。Further, it has been confirmed by TEM observation that the defects existing in the crystal grains have almost disappeared by the heat treatment step at a high temperature of 700 to 1150 ° C. This is apparent from the fact that the number of defects is significantly reduced before and after this heat treatment step.
【０１４５】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では本実施例の作製工程に従
って作製されたポリシリコン膜のスピン密度は少なくと
も 5×1017spins/cm3 以下（好ましくは 3×1017spins/
cm3 以下）であることが判明している。ただし、この測
定値は現存する測定装置の検出限界に近いので、実際の
スピン密度はさらに低いと予想される。The difference in the number of defects was determined by electron spin resonance analysis (El
ectron Spin Resonance (ESR) appears as a difference in spin density. At least 5 × 10 17 spins / cm 3 or less in the present circumstances the spin density of a polysilicon film fabricated in accordance with the manufacturing steps of the present example (preferably 3 × 10 17 spins /
cm 3 or less). However, since this measured value is close to the detection limit of existing measuring devices, the actual spin density is expected to be lower.
【０１４６】以上の事から、本実施例を実施することで
得られたポリシリコン膜は結晶粒内及び結晶粒界が実質
的に存在しないため、単結晶シリコン膜又は実質的な単
結晶シリコン膜と考えて良い。本出願人はこのような結
晶構造を有するポリシリコン膜をＣＧＳ(Continuous Gr
ain Silicon)と呼んでいる。As described above, the polysilicon film obtained by carrying out this embodiment has substantially no single crystal silicon film or substantially single crystal silicon film because there are substantially no crystal grains and no crystal grain boundaries. You can think. The present applicant has applied a polysilicon film having such a crystal structure to a CGS (Continuous Gr
ain Silicon).
【０１４７】ＣＧＳに関する記載は本出願人による特願
平１０−０４４６５９号、特願平１０−１５２３１６
号、特願平１０−１５２３０８号または特願平１０−１
５２３０５号の出願を参照すれば良い。Descriptions on CGS are described in Japanese Patent Application Nos. 10-044659 and 10-152316 by the present applicant.
No., Japanese Patent Application No. 10-152308 or Japanese Patent Application No. 10-1
No. 52305 may be referred to.
【０１４８】（ＴＦＴの電気特性に関する知見）本実施
例で作製したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特
性を示した。本出願人が試作したＴＦＴからは次に示す
様なデータが得られている。(Knowledge Regarding Electrical Characteristics of TFT) The TFT manufactured in this example exhibited electrical characteristics comparable to MOSFETs. The following data is obtained from the TFT prototyped by the present applicant.
【０１４９】（１）スイッチング性能（オン／オフ動作
切り換えの俊敏性）の指標となるサブスレッショルド係
数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴと
もに60〜100mV/decade（代表的には60〜85mV/decade ）
と小さい。 （２）ＴＦＴの動作速度の指標となる電界効果移動度
（μFE）が、Ｎチャネル型ＴＦＴで 200〜650cm2/Vs
（代表的には 300〜500cm2/Vs ）、Ｐチャネル型ＴＦＴ
で100〜300cm2/Vs （代表的には 150〜200cm2/Vs ）と
大きい。 （３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ
th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネ
ル型ＴＦＴで-1.5〜0.5 Ｖと小さい。(1) The sub-threshold coefficient serving as an index of the switching performance (the agility of switching on / off operation) is 60 to 100 mV / decade (typically 60 to 85 mV) for both the N-channel TFT and the P-channel TFT. / decade)
And small. (2) The field effect mobility (μ FE ) as an index of the operation speed of the TFT is 200 to 650 cm 2 / Vs for the N-channel TFT.
(Typically 300-500cm 2 / Vs), P-channel type TFT
In (typically 150~200cm 2 / Vs) 100~300cm 2 / Vs greater the. (3) The threshold voltage (V
th ) is as small as -0.5 to 1.5 V for an N-channel TFT and -1.5 to 0.5 V for a P-channel TFT.
【０１５０】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。As described above, it has been confirmed that extremely excellent switching characteristics and high-speed operation characteristics can be realized.
【０１５１】（回路特性に関する知見）次に、本実施例
を実施して形成したＴＦＴを用いて作製されたリングオ
シレータによる周波数特性を示す。リングオシレータと
はＣＭＯＳ構造でなるインバータ回路を奇数段リング状
に接続した回路であり、インバータ回路１段あたりの遅
延時間を求めるのに利用される。実験に使用したリング
オシレータの構成は次の様になっている。 段数：９段 ＴＦＴのゲイト絶縁膜の膜厚：30nm及び50nm ＴＦＴのゲイト長： 0.6μｍ(Knowledge on Circuit Characteristics) Next, the frequency characteristics of a ring oscillator manufactured using the TFT formed by carrying out the present embodiment will be described. The ring oscillator is a circuit in which inverter circuits having a CMOS structure are connected in an odd-numbered stage ring shape, and is used to determine a delay time per one stage of the inverter circuit. The configuration of the ring oscillator used in the experiment is as follows. Number of steps: 9 Steps Thickness of gate insulating film of TFT: 30 nm and 50 nm Gate length of TFT: 0.6 μm
【０１５２】このリングオシレータによって発振周波数
を調べた結果、最大値で1.04ＧＨｚの発振周波数を得る
ことができた。また、実際にＬＳＩ回路のＴＥＧの一つ
であるシフトレジスタを作製して動作周波数を確認し
た。その結果、ゲイト絶縁膜の膜厚30nm、ゲイト長 0.6
μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路
において動作周波数100 ＭＨｚの出力パルスが得られ
た。As a result of examining the oscillation frequency with this ring oscillator, it was possible to obtain an oscillation frequency of 1.04 GHz as the maximum value. Further, a shift register, which is one of the TEGs of the LSI circuit, was actually manufactured, and the operating frequency was confirmed. As a result, the thickness of the gate insulating film was 30 nm, and the gate length was 0.6.
An output pulse with an operating frequency of 100 MHz was obtained in a shift register circuit of 50 μm, a power supply voltage of 5 V, and 50 stages.
【０１５３】以上の様なリングシレータおよびシフトレ
ジスタの驚異的なデータは、本実施例のＴＦＴがＭＯＳ
ＦＥＴに匹敵する、若しくは凌駕する性能（電気特性）
を有していることを示している。The surprising data of the ring oscillator and the shift register as described above is that the TFT of this embodiment is a MOS transistor.
Performance comparable to or superior to FET (electrical characteristics)
Has been shown.
【０１５４】〔実施例６〕本実施例では、実施例１また
は４に示したように触媒元素（ニッケルを例にする）を
用いてポリシリコン膜を形成した後で、膜中に残存する
ニッケルを除去する工程を行う例を示す。本実施例では
ニッケルを除去する技術として、特開平１０−２７０３
６３号公報または特開平１０−２４７７３５号公報に記
載された技術を用いた。[Embodiment 6] In this embodiment, as shown in Embodiment 1 or 4, after a polysilicon film is formed using a catalytic element (for example, nickel), nickel remaining in the film is formed. An example of performing a step of removing the slag will be described. In the present embodiment, a technique for removing nickel is disclosed in
The technique described in JP-A-63-63 or JP-A-10-247735 was used.
【０１５５】特開平１０−２７０３６３号公報に記載さ
れた技術は、半導体の結晶化に用いたニッケルを、結晶
化後に周期表の１５族に属する元素（代表的にはリン）
のゲッタリング作用を用いて除去する技術である。同技
術を用いることで活性層中のニッケル濃度を１×１０17
atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）
にまで低減することができる。The technique described in Japanese Patent Application Laid-Open No. Hei 10-270363 discloses a technique in which nickel used for crystallization of a semiconductor is converted into an element belonging to Group 15 of the periodic table (typically, phosphorus) after crystallization.
This is a technique for removing by using the gettering action of the above. By using this technique, the nickel concentration in the active layer is reduced to 1 × 10 17
atoms / cm 3 or less (preferably 1 × 10 16 atoms / cm 3 or less)
Can be reduced to
【０１５６】ここで同技術を本願発明に適用した場合に
ついて図２２に示す。まず、実施例１の図５に示した工
程に従ってポリシリコン膜５０５を形成する。次に開口
部を有するマスク絶縁膜４２１を設け、その状態でリン
を添加する。このとき、開口部で露呈したポリシリコン
膜には高濃度にリンが添加された領域４２２が形成され
る。この領域をゲッタリング領域と呼ぶ。（図２２
（Ａ））FIG. 22 shows a case where the same technique is applied to the present invention. First, a polysilicon film 505 is formed according to the process shown in FIG. Next, a mask insulating film 421 having an opening is provided, and phosphorus is added in that state. At this time, a region 422 to which phosphorus is added at a high concentration is formed in the polysilicon film exposed at the opening. This region is called a gettering region. (FIG. 22
(A))
【０１５７】ゲッタリング領域４２２には１×１０19〜
１×１０21atoms/cm3（代表的には１×１０20atoms/c
m3）の濃度でリンが添加される。In the gettering region 422, 1 × 10 19 to
1 × 10 21 atoms / cm 3 (typically 1 × 10 20 atoms / c
Phosphorus is added at a concentration of m 3 ).
【０１５８】次に、５５０〜６５０℃で４〜１５時間
（本実施例では６００℃１２時間）の熱処理を行う。こ
の熱処理によってポリシリコン膜５０５中に残存した触
媒元素（本実施例ではニッケル）は、矢印の方向に向か
って移動し、ゲッタリング領域４２２中に捕獲（ゲッタ
リング）される。領域４２２をゲッタリング領域と呼ぶ
のはそういった理由による。また、こうして形成された
ポリシリコン膜４２３は膜中に含まれるニッケル濃度が
１×１０17atoms/cm3以下に低減される。Next, a heat treatment is performed at 550 to 650 ° C. for 4 to 15 hours (in this embodiment, 12 hours at 600 ° C.). The catalyst element (nickel in this embodiment) remaining in the polysilicon film 505 by this heat treatment moves in the direction of the arrow and is captured (gettered) in the gettering region 422. The region 422 is called a gettering region for such a reason. The concentration of nickel contained in the polysilicon film 423 thus formed is reduced to 1 × 10 17 atoms / cm 3 or less.
【０１５９】また、特開平１０−２４７７３５号公報に
記載された技術は、特開平８−７８３２９号公報に記載
された技術を用いて結晶化した後で、選択的に触媒元素
を添加するために用いたマスクをそのままリン添加用の
マスクとして用いることを特徴とした技術である。この
技術はスループットの向上に非常に効果的である。The technique described in Japanese Patent Application Laid-Open No. Hei 10-247735 is intended to selectively add a catalytic element after crystallization using the technique described in Japanese Patent Application Laid-Open No. 8-78329. This is a technique characterized by using the used mask as it is as a mask for adding phosphorus. This technique is very effective for improving the throughput.
【０１６０】以上のような技術でなる本実施例を用いて
結晶を含む半導体膜（ポリシリコン膜やポリシリコンゲ
ルマニウム膜を含む）を形成し、パターニングを行って
活性層を形成すれば良い。その後の工程は実施例１に従
えば良い。また、本実施例と実施例１に示したゲッタリ
ング技術とを組み合わせることで、さらにチャネル形成
領域に残存する触媒元素を低減することが可能となる。
勿論、実施例２〜４のいずれの実施例との組み合わせも
可能である。A semiconductor film including a crystal (including a polysilicon film and a polysilicon germanium film) may be formed by using the present embodiment having the above-described technique, and may be patterned to form an active layer. Subsequent steps may follow the first embodiment. Further, by combining this embodiment with the gettering technique shown in Embodiment 1, it is possible to further reduce the catalytic element remaining in the channel formation region.
Of course, a combination with any of the second to fourth embodiments is also possible.
【０１６１】〔実施例７〕本実施例では、実施例１に示
したゲッタリング工程（図４（Ｃ））で用いた窒化シリ
コン膜３２３の形成工程を、実施例１とは異なる時点で
行う例について図８に示す。[Embodiment 7] In this embodiment, the step of forming the silicon nitride film 323 used in the gettering step (FIG. 4C) shown in the embodiment 1 is performed at a different point from the embodiment 1. An example is shown in FIG.
【０１６２】まず実施例１の工程に従って図３（Ｂ）の
工程まで行い、その後、１〜１０nm（好ましくは２〜５
nm）厚の窒化シリコン膜８０１を設ける。この窒化シリ
コン膜８０１の膜厚が厚すぎるとサイドウォール８０２
を用いたゲートオーバーラップ構造が実現できなくなる
ので、薄くすることが好ましい。ただし、後の熱処理工
程でゲート配線（タンタルの場合）の酸化を防ぐという
効果も損ねないように注意が必要である。First, the steps up to the step shown in FIG. 3B are performed according to the steps of the first embodiment, and then 1 to 10 nm (preferably 2 to 5 nm).
nm) thick silicon nitride film 801 is provided. If the thickness of the silicon nitride film 801 is too large,
Therefore, it is preferable to make the gate overlap structure thinner, since it becomes impossible to realize the gate overlap structure. However, care must be taken so that the effect of preventing oxidation of the gate wiring (in the case of tantalum) is not impaired in the subsequent heat treatment step.
【０１６３】そして、窒化シリコン膜８０１上にアモル
ファスシリコン膜（図示せず）を形成し、異方性エッチ
ングによりサイドウォール８０２、８０３を形成する。
（図８（Ａ））Then, an amorphous silicon film (not shown) is formed on the silicon nitride film 801, and sidewalls 802 and 803 are formed by anisotropic etching.
(FIG. 8A)
【０１６４】なお、サイドウォール８０２、８０３の構
成は実施例２または実施例３のような構成とすることも
可能である。The configuration of the side walls 802 and 803 can be configured as in the second or third embodiment.
【０１６５】次に、図８（Ａ）の状態でリンの添加工程
を行い、第２不純物領域８０４、８０５を形成する。な
お、リンの添加条件はほぼ実施例１と同様で良いが、窒
化シリコン膜８０１の膜厚分を考慮して、加速電圧及び
電力の最適化を行うことが望ましい。Next, a phosphorus adding step is performed in the state of FIG. 8A to form second impurity regions 804 and 805. Note that the conditions for adding phosphorus may be substantially the same as those in Embodiment 1, but it is desirable to optimize the acceleration voltage and the power in consideration of the thickness of the silicon nitride film 801.
【０１６６】第２不純物領域８０４、８０５を形成した
ら、レジストマスク８０６、８０７を形成し、ドライエ
ッチングでゲート絶縁膜の一部をエッチングすることに
よりゲート絶縁膜８０８、８０９を形成する。（図８
（Ｂ））After the second impurity regions 804 and 805 are formed, resist masks 806 and 807 are formed, and gate insulating films 808 and 809 are formed by partially etching the gate insulating film by dry etching. (FIG. 8
(B))
【０１６７】次に、図８（Ｂ）の状態で再びリンの添加
工程を行い、第３不純物領域８１０を形成する。そし
て、レジストマスク８０６、８０７を除去した後、レジ
ストマスク８１１を形成してサイドウォール８０３を除
去する。その状態でボロンの添加工程を行う。このボロ
ンの添加工程はほぼ実施例１と同様で良いが、前述のよ
うに窒化シリコン膜８０１の膜厚分を考慮して、加速電
圧及び電力の最適化を行うことが望ましい。こうして第
４不純物領域８１２が形成される。Next, a phosphorus addition step is performed again in the state of FIG. 8B to form a third impurity region 810. Then, after removing the resist masks 806 and 807, a resist mask 811 is formed, and the sidewall 803 is removed. In that state, a boron addition step is performed. Although the boron addition step may be substantially the same as that in the first embodiment, it is desirable to optimize the acceleration voltage and the power in consideration of the thickness of the silicon nitride film 801 as described above. Thus, a fourth impurity region 812 is formed.
【０１６８】なお、第３不純物領域８１０及び第４不純
物領域８１２に含まれるリン濃度やボロン濃度に関して
は実施例１で説明した構成とすれば良い。勿論、実施例
１の値に限定する必要はない。Note that the phosphorus concentration and the boron concentration contained in the third impurity region 810 and the fourth impurity region 812 may have the structure described in the first embodiment. Of course, it is not necessary to limit to the value of the first embodiment.
【０１６９】こうして図８（Ｃ）の状態が得られたら、
実施例１と同様の条件でゲッタリングのための熱処理工
程を行う。この熱処理工程後、第３不純物領域８１３及
び第４不純物領域８１４には１×１０17〜１×１０20at
oms/cm3（代表的には１×１０18〜５×１０19atoms/c
m3）の濃度でニッケルが存在する。チャネル形成領域と
のニッケル濃度の関係は既に説明した通りである。When the state shown in FIG. 8C is obtained,
A heat treatment step for gettering is performed under the same conditions as in the first embodiment. After this heat treatment step, the third impurity region 813 and the fourth impurity region 814 have 1 × 10 17 to 1 × 10 20 at.
oms / cm 3 (typically 1 × 10 18 to 5 × 10 19 atoms / c
Nickel is present at a concentration of m 3 ). The relationship between the nickel concentration and the channel formation region is as described above.
【０１７０】以上の工程の後、実施例１と同様の工程を
順次行うことによってＣＭＯＳ回路が完成する。本実施
例の構造と図１に示した構造との違いは、本実施例の場
合においてはＰＴＦＴ側に８０９で示されるような形状
のゲート絶縁膜が存在する点と言える。After the above steps, the same steps as in the first embodiment are sequentially performed to complete the CMOS circuit. The difference between the structure of this embodiment and the structure shown in FIG. 1 is that, in the case of this embodiment, a gate insulating film having the shape indicated by 809 exists on the PTFT side.
【０１７１】本実施例の構造及びプロセスとしても本願
発明の効果を何ら妨げることはなく、信頼性の高い半導
体装置を作製することができる。なお、本実施例は実施
例２〜６と自由に組み合わせることができる。Even with the structure and process of this embodiment, the effect of the present invention is not hindered at all, and a highly reliable semiconductor device can be manufactured. Note that this embodiment can be freely combined with Embodiments 2 to 6.
【０１７２】〔実施例８〕本実施例では、実施例７に示
した構成を変形させた場合の例について図９を用いて説
明する。具体的には、ゲート配線の保護のために設けた
窒化シリコン膜を、サイドウォールをマスクとしてエッ
チングする工程を含むことを特徴とする。[Embodiment 8] In this embodiment, an example in which the configuration shown in Embodiment 7 is modified will be described with reference to FIG. Specifically, the method includes a step of etching a silicon nitride film provided for protecting a gate wiring with a sidewall as a mask.
【０１７３】まず実施例１の工程に従って図８（Ａ）の
工程まで行い、その後、窒化シリコン膜８０１を、サイ
ドウォール８０２、８０３をマスクとしてエッチングし
て９０１、９０２で示されるような形状の窒化シリコン
膜とする。（図９（Ａ））8A is performed in accordance with the process of the first embodiment. Thereafter, the silicon nitride film 801 is etched using the sidewalls 802 and 803 as a mask to form nitride films 901 and 902. It is a silicon film. (FIG. 9A)
【０１７４】次に、図９（Ａ）の状態でリンの添加工程
を行い、第２不純物領域９０３、９０４を形成する。な
お、リンの添加条件はほぼ実施例１と同様で良いが、窒
化シリコン膜９０１の膜厚分を考慮して、加速電圧及び
電力の最適化を行うことが望ましい。Next, a phosphorus addition step is performed in the state of FIG. 9A to form second impurity regions 903 and 904. The conditions for adding phosphorus may be substantially the same as those in Embodiment 1, but it is desirable to optimize the acceleration voltage and the power in consideration of the thickness of the silicon nitride film 901.
【０１７５】第２不純物領域９０３、９０４を形成した
ら、レジストマスク９０５、９０６を形成し、ドライエ
ッチングでゲート絶縁膜をエッチングすることによりゲ
ート絶縁膜９０７、９０８を形成する。（図９（Ｂ））After forming the second impurity regions 903 and 904, resist masks 905 and 906 are formed, and the gate insulating films 907 and 908 are formed by etching the gate insulating film by dry etching. (FIG. 9 (B))
【０１７６】次に、図９（Ｂ）の状態で再びリンの添加
工程を行い、第３不純物領域９０９を形成する。そし
て、レジストマスク９０５、９０６を除去した後、レジ
ストマスク９１０を形成してサイドウォール８０３を除
去する。その状態でボロンの添加工程を行う。このボロ
ンの添加工程はほぼ実施例１と同様で良いが、前述のよ
うに窒化シリコン膜９０１の膜厚分を考慮して、加速電
圧及び電力の最適化を行うことが望ましい。こうして第
４不純物領域９１１が形成される。Next, a phosphorus doping step is performed again in the state shown in FIG. 9B to form a third impurity region 909. Then, after removing the resist masks 905 and 906, a resist mask 910 is formed and the sidewall 803 is removed. In that state, a boron addition step is performed. Although the boron addition process may be substantially the same as that in the first embodiment, it is desirable to optimize the acceleration voltage and the power in consideration of the thickness of the silicon nitride film 901 as described above. Thus, a fourth impurity region 911 is formed.
【０１７７】なお、第３不純物領域９０９及び第４不純
物領域９１１に含まれるリン濃度やボロン濃度に関して
は実施例１で説明した構成とすれば良い。勿論、実施例
１の値に限定する必要はない。Note that the phosphorus concentration and the boron concentration contained in the third impurity region 909 and the fourth impurity region 911 may have the structure described in the first embodiment. Of course, it is not necessary to limit to the value of the first embodiment.
【０１７８】こうして図９（Ｃ）の状態が得られたら、
実施例１と同様の条件でゲッタリングのための熱処理工
程を行う。この熱処理工程後、第３不純物領域９１２及
び第４不純物領域９１３には１×１０17〜１×１０20at
oms/cm3（代表的には１×１０18〜５×１０19atoms/c
m3）の濃度でニッケルが存在する。チャネル形成領域と
のニッケル濃度の関係は既に説明した通りである。When the state shown in FIG. 9C is obtained,
A heat treatment step for gettering is performed under the same conditions as in the first embodiment. After this heat treatment step, the third impurity region 912 and the fourth impurity region 913 have 1 × 10 17 to 1 × 10 20 at.
oms / cm 3 (typically 1 × 10 18 to 5 × 10 19 atoms / c
Nickel is present at a concentration of m 3 ). The relationship between the nickel concentration and the channel formation region is as described above.
【０１７９】以上の工程の後、実施例１と同様の工程を
順次行うことによってＣＭＯＳ回路が完成する。本実施
例の構造と図１に示した構造との違いは、本実施例の場
合においてはＰＴＦＴ側に９０２で示される形状の窒化
シリコン膜と９０８で示される形状のゲート絶縁膜とが
存在する点と言える。After the above steps, steps similar to those of the first embodiment are sequentially performed to complete a CMOS circuit. The difference between the structure of this embodiment and the structure shown in FIG. 1 is that, in the case of this embodiment, a silicon nitride film of a shape 902 and a gate insulating film of a shape 908 exist on the PTFT side. A point.
【０１８０】本実施例の構造及びプロセスとしても本願
発明の効果を何ら妨げることはなく、信頼性の高い半導
体装置を作製することができる。なお、本実施例は実施
例２〜６と自由に組み合わせることができる。Even with the structure and process of this embodiment, a highly reliable semiconductor device can be manufactured without hindering the effects of the present invention. Note that this embodiment can be freely combined with Embodiments 2 to 6.
【０１８１】〔実施例９〕実施例１では図３（Ｅ）にお
いてゲート絶縁膜３０５のエッチング工程を行っている
が、この工程を省略し、最終工程までゲート絶縁膜３０
５を残すことも可能である。本実施例について図１０を
用いて説明する。[Embodiment 9] In Embodiment 1, the etching step of the gate insulating film 305 is performed in FIG. 3E, but this step is omitted, and the gate insulating film 30 is completed until the final step.
It is also possible to leave 5. This embodiment will be described with reference to FIG.
【０１８２】実施例１の図３（Ｅ）において、ゲート絶
縁膜３０５をエッチングする前の状態を図１０（Ａ）に
示す。この状態のまま、図４（Ａ）〜図４（Ｃ）の工程
までを行う。その際、図４（Ａ）に示した工程（リンの
添加工程）はスルードープ工程（絶縁膜を通して不純物
を添加する工程）となる。従って、加速電圧は８０〜１
００KeVと高めに設定する必要がある。FIG. 10A shows the state before the gate insulating film 305 is etched in FIG. 3E of the first embodiment. 4A to 4C are performed in this state. At this time, the step (the step of adding phosphorus) shown in FIG. 4A is a through doping step (a step of adding impurities through an insulating film). Therefore, the acceleration voltage is 80 to 1
It needs to be set as high as 00 KeV.
【０１８３】また、同様に図４（Ｂ）のボロンの添加工
程もスルードープ工程となる。この場合もやはり加速電
圧を高め（７０〜９０KeV）に設定する必要がある。Similarly, the step of adding boron in FIG. 4B is also a through doping step. Also in this case, it is necessary to set the acceleration voltage to a higher value (70 to 90 KeV).
【０１８４】また、このようにしてゲッタリングのため
の熱処理工程までを行うと図１０（Ｂ）に示すような構
造のＣＭＯＳ回路が得られる。なお、構造的には図１に
示す構造と殆ど同じであるので、詳細な説明は省略す
る。ここでは特に特徴的な点のみを説明するに必要な符
号のみを付ける。When the steps up to the heat treatment for gettering are performed in this manner, a CMOS circuit having a structure as shown in FIG. 10B is obtained. Since the structure is almost the same as the structure shown in FIG. 1, detailed description will be omitted. Here, only the reference numerals necessary for describing only the characteristic points are given.
【０１８５】本実施例の構造とした場合、第３不純物領
域１１及び第４不純物領域１２は完全にゲート絶縁膜３
０５で覆われた状態となる。即ち、ゲート絶縁膜３０５
を成膜した後は活性層が露呈することがないため、処理
雰囲気から汚染されるような心配がない。In the case of the structure of this embodiment, the third impurity region 11 and the fourth impurity region 12 are completely
05 is covered. That is, the gate insulating film 305
Since the active layer is not exposed after the film is formed, there is no fear of contamination from the processing atmosphere.
【０１８６】また、ゲート配線の保護を目的として設け
られる窒化シリコン膜１３はゲート絶縁膜３０５、サイ
ドウォール３１２及び各ゲート配線を覆うような形で形
成される点で図１とは異なっている。The silicon nitride film 13 provided for the purpose of protecting the gate wiring is different from that shown in FIG. 1 in that it is formed so as to cover the gate insulating film 305, the sidewalls 312 and the respective gate wirings.
【０１８７】なお、本実施例の構成は実施例２〜６のい
ずれの構成とも自由に組み合わせることが可能である。The structure of this embodiment can be freely combined with any of the structures of the second to sixth embodiments.
【０１８８】〔実施例１０〕本実施例ではＮＴＦＴ側の
第３不純物領域をベアドープ工程（絶縁膜を通さず、活
性層に直接的に不純物を添加する工程）で形成し、ＰＴ
ＦＴ側をスルードープ工程で形成する場合について図１
１を用いて説明する。[Embodiment 10] In this embodiment, a third impurity region on the NTFT side is formed by a bare doping process (a process of directly adding an impurity to an active layer without passing through an insulating film), and a PT
FIG. 1 shows a case where the FT side is formed by a through doping process.
1 will be described.
【０１８９】本実施例では図３（Ｅ）においてレジスト
マスク３１６の形成と同時にレジストマスク２１を形成
する。そして、レジストマスク３１６、２１をマスクと
してゲート絶縁膜３０５をエッチングし、ゲート絶縁膜
２２、２３を形成する。（図１１（Ａ））In this embodiment, the resist mask 21 is formed simultaneously with the formation of the resist mask 316 in FIG. Then, the gate insulating film 305 is etched using the resist masks 316 and 21 as masks to form gate insulating films 22 and 23. (FIG. 11A)
【０１９０】この状態のまま、図４（Ａ）〜図４（Ｃ）
の工程までを行う。その際、図４（Ａ）に示した工程
（リンの添加工程）はベアドープ工程であるので実施例
１と同一条件で良い。しかしながら、図４（Ｂ）のボロ
ンの添加工程はスルードープ工程となるので加速電圧を
高め（７０〜９０KeV）に設定する必要がある。In this state, FIGS. 4 (A) to 4 (C)
Steps up to are performed. At this time, the step (the step of adding phosphorus) shown in FIG. However, since the boron doping process of FIG. 4B is a through doping process, it is necessary to set the accelerating voltage to be high (70 to 90 KeV).
【０１９１】また、このようにしてゲッタリングのため
の熱処理工程までを行うと図１１（Ｂ）に示すような構
造のＣＭＯＳ回路が得られる。なお、構造的には図１に
示す構造と殆ど同じであるので、詳細な説明は省略す
る。ここでは特に特徴的な点のみを説明するに必要な符
号のみを付ける。By performing the heat treatment process for gettering in this way, a CMOS circuit having a structure as shown in FIG. 11B is obtained. Since the structure is almost the same as the structure shown in FIG. 1, detailed description will be omitted. Here, only the reference numerals necessary for describing only the characteristic points are given.
【０１９２】本実施例の構造とした場合、第３不純物領
域２４はゲート絶縁膜２２が被さらず（実際には多少リ
ンが内側に回り込むのでオーバーラップする）、第４不
純物領域２５は完全にゲート絶縁膜２３で覆われた状態
となる。In the case of the structure of the present embodiment, the third impurity region 24 is not covered by the gate insulating film 22 (actually, the third impurity region 24 overlaps because phosphorus slightly goes inward), and the fourth impurity region 25 is completely formed. The state is covered with the gate insulating film 23.
【０１９３】また、ゲート配線の保護を目的として設け
られる窒化シリコン膜２６はゲート絶縁膜２２、第３不
純物領域２４、サイドウォール３１２及び各ゲート配線
を覆うような形で形成される点で図１とは異なってい
る。FIG. 1 shows that the silicon nitride film 26 provided for the purpose of protecting the gate wiring is formed so as to cover the gate insulating film 22, the third impurity region 24, the sidewalls 312 and the respective gate wirings. Is different from
【０１９４】なお、本実施例の構成は実施例２〜６のい
ずれの構成とも自由に組み合わせることが可能である。The structure of this embodiment can be freely combined with any of the structures of Embodiments 2 to 6.
【０１９５】〔実施例１１〕実施例１０ではＮＴＦＴの
第３不純物領域がベアドープ工程によって形成され、Ｐ
ＴＦＴの第４不純物領域がスルードープ工程によって形
成されている。本実施例ではその逆に、ＮＴＦＴの第３
不純物領域をスルードープ工程によって形成し、ＰＴＦ
Ｔの第４不純物領域をベアドープ工程によって形成する
例を示す。[Embodiment 11] In Embodiment 10, the third impurity region of the NTFT is formed by a bare doping process.
The fourth impurity region of the TFT is formed by a through doping process. In the present embodiment, conversely, the third
An impurity region is formed by a through doping process,
An example in which a fourth impurity region of T is formed by a bare doping process will be described.
【０１９６】本実施例を実施する場合、図１０（Ａ）の
状態で２回目のリンドープ工程を行った後、新たにＮＴ
ＦＴを完全に覆うレジストマスクを設け、ＰＴＦＴのみ
ゲート絶縁膜３０５をエッチングすれば良い。When this embodiment is carried out, after performing the second phosphorus doping step in the state of FIG.
A resist mask that completely covers the FT may be provided, and the gate insulating film 305 may be etched only for the PTFT.
【０１９７】そうすることでＮＴＦＴの活性層のみがゲ
ート絶縁膜で覆われた状態となり、ＰＴＦＴ側ではゲー
ト配線の直下のみにゲート絶縁膜が残存する形となる。
後の工程は実施例１に従えば良いので説明は省略する。
ただし、第３不純物領域を形成するリンドープ工程だけ
はスルードープとなるので加速電圧を９０KeV程度に設
定しておく必要がある。By doing so, only the active layer of the NTFT is covered with the gate insulating film, and the gate insulating film is left only under the gate wiring on the PTFT side.
Subsequent steps may be in accordance with the first embodiment, and a description thereof will not be repeated.
However, since only the phosphorus doping process for forming the third impurity region is through doping, it is necessary to set the acceleration voltage to about 90 KeV.
【０１９８】なお、本実施例の構成は実施例２〜６のい
ずれの構成とも自由に組み合わせることが可能である。The structure of this embodiment can be freely combined with any of the structures of the second to sixth embodiments.
【０１９９】〔実施例１２〕実施例１ではＣＭＯＳ回路
を例にとって説明したが、本実施例ではアクティブマト
リクス型液晶表示パネルにおいて画素マトリクス回路
（画素部）に本願発明を適用した場合について説明す
る。説明には図１５を用いる。なお、図１５（Ａ）中に
おいてＡ−Ａ' で切断した断面構造図が図１５（Ｂ）、
その等価回路が図１５（Ｃ）に相当する。また、図１５
（Ｂ）に示す画素ＴＦＴは同一構造のＮＴＦＴが直列に
接続されたダブルゲート構造であるので、片方のみに符
号を付して説明することとする。[Embodiment 12] In the embodiment 1, the CMOS circuit has been described as an example. In this embodiment, a case where the present invention is applied to a pixel matrix circuit (pixel portion) in an active matrix type liquid crystal display panel will be described. FIG. 15 is used for the description. Note that a cross-sectional structural view taken along line AA ′ in FIG.
The equivalent circuit corresponds to FIG. FIG.
The pixel TFT shown in (B) has a double gate structure in which NTFTs having the same structure are connected in series, and therefore, only one of them will be described with reference numerals.
【０２００】まず、実施例１の工程に従って、基板１５
００上に下地膜１５０１、チャネル形成領域１５０２、
第１不純物領域１５０３、第２不純物領域１５０４、第
３不純物領域１５０５、１５０６、ゲート絶縁膜１５０
７、ゲート配線１５０９、サイドウォール１５０８、窒
化シリコン膜１５１０、第１絶縁膜１５１１、ソース配
線１５１２、ドレイン配線１５１３を形成する。First, according to the process of the first embodiment, the substrate 15
The base film 1501, the channel formation region 1502,
First impurity region 1503, second impurity region 1504, third impurity regions 1505 and 1506, gate insulating film 150
7, a gate wiring 1509, a sidewall 1508, a silicon nitride film 1510, a first insulating film 1511, a source wiring 1512, and a drain wiring 1513 are formed.
【０２０１】そして、各配線上にパッシベーション膜と
して窒化シリコン膜１５１４、第２絶縁膜１５１５とを
形成する。さらに、その上に第３層間絶縁膜１５１６を
形成し、ＩＴＯ（酸化インジウムと酸化スズの化合
物）、ＳｎＯ2、酸化亜鉛と酸化インジウムの化合物等
の透明導電膜からなる画素電極１５１８を形成する。ま
た、１５１７も画素電極である。Then, a silicon nitride film 1514 and a second insulating film 1515 are formed on each wiring as a passivation film. Further, a third interlayer insulating film 1516 is formed thereon, and a pixel electrode 1518 made of a transparent conductive film such as ITO (compound of indium oxide and tin oxide), SnO 2 , and a compound of zinc oxide and indium oxide is formed. Reference numeral 1517 denotes a pixel electrode.
【０２０２】また、容量部は、容量配線１５２２を上部
電極とし、アンドープシリコン層（真性半導体層又は１
×１０16〜５×１０18atoms/cm3の濃度でボロンが添加
された半導体層）１５１９と不純物領域１５２０（第１
不純物領域１５０３と同濃度のリンを含む）とでなる下
部電極とで、絶縁膜１５２１（ゲート絶縁膜１５０７と
同時に形成される）を挟んで形成する。なお、容量配線
１５２２は、画素ＴＦＴのゲート配線１５０９と同時に
形成され、接地または固定電源に電気的に接続される。The capacitor portion has a capacitor wiring 1522 as an upper electrode and an undoped silicon layer (intrinsic semiconductor layer or 1).
A semiconductor layer to which boron is added at a concentration of × 10 16 to 5 × 10 18 atoms / cm 3 ) 1519 and an impurity region 1520 (first semiconductor layer).
The insulating film 1521 (formed at the same time as the gate insulating film 1507) is formed with a lower electrode including the impurity region 1503 and the same concentration of phosphorus. Note that the capacitor wiring 1522 is formed simultaneously with the gate wiring 1509 of the pixel TFT, and is electrically connected to ground or a fixed power supply.
【０２０３】また、絶縁膜１５２１は、画素ＴＦＴのゲ
ート絶縁膜１５０７と同一の材料で構成される。また、
アンドープシリコン層１５１９は、画素ＴＦＴのチャネ
ル形成領域１５０２と同じ材料で構成される。The insulating film 1521 is made of the same material as the gate insulating film 1507 of the pixel TFT. Also,
The undoped silicon layer 1519 is made of the same material as the channel forming region 1502 of the pixel TFT.
【０２０４】このようにして、同一基板に画素ＴＦＴ
と、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化
することができる。本実施例では一例として透過型ＬＣ
Ｄを例にとって説明したがこれに限定されないことは言
うまでもない。As described above, the pixel TFT is formed on the same substrate.
, A capacitor portion, and a CMOS circuit can be simultaneously manufactured and integrated. In this embodiment, as an example, a transmission type LC
Although D has been described as an example, it is needless to say that the present invention is not limited to this.
【０２０５】例えば、画素電極の材料として反射性の導
電材料を用い、画素電極のパターンの変更、または幾つ
かの工程の追加または削除を適宜行えば反射型のＬＣＤ
を作製することが可能である。For example, if a reflective conductive material is used as the material of the pixel electrode and the pattern of the pixel electrode is changed, or some steps are added or deleted as appropriate, a reflective LCD is used.
Can be produced.
【０２０６】また、本実施例では、画素マトリクス回路
の画素ＴＦＴのゲート配線をダブルゲート構造としてい
るが、オフ電流のバラツキを低減するために、トリプル
ゲート構造等のマルチゲート構造としても構わない。ま
た、開口率を向上させるためにシングルゲート構造とし
てもよい。In this embodiment, the gate wiring of the pixel TFT of the pixel matrix circuit has a double gate structure. However, a multi-gate structure such as a triple gate structure may be used in order to reduce variation in off current. Further, a single gate structure may be used to improve the aperture ratio.
【０２０７】なお、本実施例の構成は実施例１〜１１の
いずれの構成とも自由に組み合わせることが可能であ
る。The structure of this embodiment can be freely combined with any of the structures of the first to eleventh embodiments.
【０２０８】〔実施例１３〕本実施例では、実施例１２
とは異なる構造の容量部を形成した例を図１６に示す。
基本的な構成は実施例１２とほぼ同様であるので相違点
のみに着目して説明する。本実施例の容量部は、第３不
純物領域１６０１に接続されている不純物領域（第２不
純物領域と同濃度のリンを含む）１６０２と、ゲート絶
縁膜と同時に形成された絶縁膜１６０３と容量配線１６
０４で形成されている。[Embodiment 13] In this embodiment, Embodiment 12 will be described.
FIG. 16 shows an example in which a capacitance portion having a structure different from that of FIG.
Since the basic configuration is almost the same as that of the twelfth embodiment, the description will focus on only the differences. The capacitor portion of this embodiment includes an impurity region (including phosphorus having the same concentration as the second impurity region) 1602 connected to the third impurity region 1601, an insulating film 1603 formed simultaneously with the gate insulating film, and a capacitor wiring. 16
04.
【０２０９】また、ブラックマスク１６０５をＴＦＴ形
成側基板に設ける。なお、容量配線１６０４は画素ＴＦ
Ｔのソース配線及びドレイン配線と同時に形成され、接
地または固定電源に電気的に接続される。このようにし
て、同一基板に画素ＴＦＴと、容量部と、ＣＭＯＳ回路
とを同時に作製し、集積化することができる。勿論、実
施例１〜１１のいずれの実施例との組み合わせも可能で
ある。Further, a black mask 1605 is provided on the substrate on which the TFT is formed. Note that the capacitor wiring 1604 is connected to the pixel TF
It is formed simultaneously with the source wiring and drain wiring of T, and is electrically connected to ground or a fixed power supply. In this way, the pixel TFT, the capacitor, and the CMOS circuit can be simultaneously manufactured and integrated on the same substrate. Of course, a combination with any of the first to eleventh embodiments is also possible.
【０２１０】〔実施例１４〕本実施例では、実施例１
２、１３とは異なる容量部を形成した例を図１７に示
す。基本的な構成は実施例１２とほぼ同様であるので相
違点のみに着目して説明する。まず、実施例１に従っ
て、第２絶縁膜１７０２と、遮光性を有する導電材料か
らなるブラックマスク１７０３とを形成する。さらに、
その上に第３絶縁膜１７０４を形成し、ＩＴＯ、ＳｎＯ
2等の透明導電膜からなる画素電極１７０５を形成す
る。[Embodiment 14] In this embodiment, Embodiment 1 will be described.
FIG. 17 shows an example in which a capacitance portion different from 2 and 13 is formed. Since the basic configuration is almost the same as that of the twelfth embodiment, the description will focus on only the differences. First, according to the first embodiment, a second insulating film 1702 and a black mask 1703 made of a light-blocking conductive material are formed. further,
A third insulating film 1704 is formed thereon, and ITO, SnO
A pixel electrode 1705 made of a transparent conductive film such as 2 is formed.
【０２１１】なお、ブラックマスク１７０３は画素ＴＦ
Ｔ部を覆い、且つ、ドレイン配線１７０１と容量部を形
成している。この時、容量部の誘電体は第２絶縁膜１７
０２である。また、第２層間絶縁膜１７０２の一部をエ
ッチングして、パッシベーション膜として設けた窒化シ
リコン膜１７０６を露呈させ、窒化シリコン膜１７０６
のみを誘電体として用いる構造とすることもできる。The black mask 1703 corresponds to the pixel TF
The T portion is covered, and the drain wiring 1701 and the capacitance portion are formed. At this time, the dielectric of the capacitance part is the second insulating film 17.
02. Further, a part of the second interlayer insulating film 1702 is etched to expose the silicon nitride film 1706 provided as a passivation film, and the silicon nitride film 1706 is exposed.
It is also possible to adopt a structure in which only the dielectric is used.
【０２１２】このようにして、同一基板に画素ＴＦＴ
と、容量部と、ＣＭＯＳ回路とを同時に作製し、集積化
することができる。勿論、実施例１〜１１のいずれの実
施例との組み合わせも可能である。[0212] In this manner, the pixel TFT is formed on the same substrate.
, A capacitor portion, and a CMOS circuit can be simultaneously manufactured and integrated. Of course, a combination with any of the first to eleventh embodiments is also possible.
【０２１３】〔実施例１５〕本実施例について図１８を
用いて説明する。本実施例では、画素ＴＦＴのチャネル
形成領域の下方に絶縁膜１８０１を介して、バックゲー
ト電極１８０２、１８０３を形成する。なお、ここでい
うバックゲート電極とは、しきい値電圧の制御やオフ電
流を低減する目的で設けられた電極であり、活性層（チ
ャネル形成領域）を挟んでゲート配線とは逆側に設けら
れた疑似的なゲート電極をいう。[Embodiment 15] This embodiment will be described with reference to FIG. In this embodiment, back gate electrodes 1802 and 1803 are formed below a channel forming region of a pixel TFT with an insulating film 1801 interposed therebetween. Note that the back gate electrode here is an electrode provided for the purpose of controlling a threshold voltage or reducing off-state current, and is provided on the opposite side of a gate wiring with an active layer (channel formation region) interposed therebetween. Means a pseudo gate electrode.
【０２１４】バックゲート電極１８０２、１８０３は導
電性材料であれば問題なく用いることができるが、本願
発明では触媒元素のゲッタリング工程で５５０〜６５０
℃程度の熱処理工程があるため、その温度に耐える耐熱
性を要求する。例えば、ポリシリコン膜（真性であって
も不純物が添加されていても良い）を用いたシリコンゲ
ート電極を用いることは有効である。The back gate electrodes 1802 and 1803 can be used without any problem as long as they are conductive materials. However, in the present invention, 550 to 650 are used in the step of gettering the catalytic element.
Since there is a heat treatment process at about ° C, heat resistance that can withstand the temperature is required. For example, it is effective to use a silicon gate electrode using a polysilicon film (either intrinsic or doped with impurities).
【０２１５】また、絶縁膜１８０１はバックゲート電極
のゲート絶縁膜として機能するため、ピンホール等の少
ない膜質の良い絶縁膜を用いる。本実施例では酸化窒化
シリコン膜を用いるが、他にも酸化シリコン膜や窒化シ
リコン膜を用いることができる。ただし、その上にＴＦ
Ｔが作製されるため、できるだけ平坦面を実現できるよ
うな材料が望ましい。[0215] Since the insulating film 1801 functions as a gate insulating film of the back gate electrode, an insulating film with good film quality with few pinholes or the like is used. Although a silicon oxynitride film is used in this embodiment, a silicon oxide film or a silicon nitride film can be used instead. However, TF
Since T is manufactured, a material that can realize a flat surface as much as possible is desirable.
【０２１６】本実施例ではバックゲート電極１８０２、
１８０３に電圧を印加することによってチャネル形成領
域の電界分布を電気的に変化させ、しきい値電圧の制御
やオフ電流の低減を可能とした。特に、本実施例のよう
な画素ＴＦＴに対しては効果的である。In this embodiment, the back gate electrode 1802,
By applying a voltage to 1803, the electric field distribution in the channel formation region is electrically changed, so that the threshold voltage can be controlled and the off-state current can be reduced. In particular, it is effective for the pixel TFT as in this embodiment.
【０２１７】なお、本実施例の構成は実施例１〜１４の
いずれの実施例とも自由に組み合わせることが可能であ
る。The structure of this embodiment can be freely combined with any one of Embodiments 1 to 14.
【０２１８】〔実施例１６〕本実施例では本願発明を実
施して形成したＴＦＴで回路を組み、同一基板上にドラ
イバー回路（シフトレジスタ回路、バッファ回路、サン
プリング回路、信号増幅回路など）と画素マトリクス回
路とを一体形成したアクティブマトリクス型液晶表示パ
ネルを作製した場合の例について説明する。[Embodiment 16] In this embodiment, a circuit is composed of TFTs formed by carrying out the present invention, and a driver circuit (shift register circuit, buffer circuit, sampling circuit, signal amplifier circuit, etc.) and a pixel are formed on the same substrate. An example in which an active matrix liquid crystal display panel in which a matrix circuit is integrally formed is manufactured will be described.
【０２１９】実施例１ではＣＭＯＳ回路を例にとって説
明したが、本実施例ではＣＭＯＳ回路を基本単位とした
ドライバー回路と、ＮＴＦＴを画素ＴＦＴとした画素マ
トリクス回路とを同一基板上に形成する。なお、画素Ｔ
ＦＴはダブルゲート構造やトリプルゲート構造といった
いわゆるマルチゲート構造でも良い。In the first embodiment, a CMOS circuit has been described as an example. In this embodiment, a driver circuit having a CMOS circuit as a basic unit and a pixel matrix circuit having an NTFT as a pixel TFT are formed on the same substrate. Note that the pixel T
The FT may have a so-called multi-gate structure such as a double gate structure or a triple gate structure.
【０２２０】なお、画素ＴＦＴは実施例１の工程に従っ
てソース配線及びドレイン配線まで形成した後、ドレイ
ン配線に電気的に接続するように画素電極を形成した構
造とすれば良い。本願発明はＮＴＦＴの構造に特徴があ
り、これを画素ＴＦＴに適用することは公知の技術で容
易であるため説明は省略する。Note that the pixel TFT may have a structure in which after forming a source wiring and a drain wiring according to the steps of Embodiment 1, a pixel electrode is formed so as to be electrically connected to the drain wiring. The invention of the present application is characterized by the structure of the NTFT, and it is easy to apply this to the pixel TFT by a known technique, and therefore the description is omitted.
【０２２１】同一基板上にドライバー回路及び画素マト
リクス回路を形成したら、配向膜を形成してＴＦＴ形成
側基板（アクティブマトリクス基板）がほぼ完成する。
本実施例では画素マトリクス回路に形成される各ＴＦＴ
に、電気的に液晶素子（電極間に液晶を挟んだ構造を有
する素子）を接続した構造とすることで液晶表示装置を
得る。After the driver circuit and the pixel matrix circuit are formed on the same substrate, an alignment film is formed to substantially complete the TFT forming substrate (active matrix substrate).
In this embodiment, each TFT formed in the pixel matrix circuit
Then, a liquid crystal display device is obtained by electrically connecting a liquid crystal element (an element having a structure in which liquid crystal is interposed between electrodes).
【０２２２】まず、対向電極と配向膜とを備えた対向基
板を用意し、アクティブマトリクス基板と対向基板との
間に液晶材料を封入すれば図１２に示す様な構造のアク
ティブマトリクス型液晶表示装置（液晶表示パネルまた
は液晶モジュールともいう）が完成する。液晶材料を封
入する工程は、公知のセル組工程を用いれば良いので詳
細な説明は省略する。First, an active matrix type liquid crystal display device having a structure as shown in FIG. 12 is prepared by preparing a counter substrate provided with a counter electrode and an alignment film, and sealing a liquid crystal material between the active matrix substrate and the counter substrate. (Also referred to as a liquid crystal display panel or a liquid crystal module) is completed. The step of enclosing the liquid crystal material may use a known cell assembly step, and a detailed description thereof will be omitted.
【０２２３】なお、図１２において３１は絶縁表面を有
する基板、３２は画素マトリクス回路、３３はソースド
ライバー回路、３４はゲイトドライバー回路、３５は対
向基板、３６はＦＰＣ（フレキシブルプリントサーキッ
ト）、３７はＤ／Ａコンバータやγ補正回路などの信号
処理回路である。なお、複雑な信号処理回路はＩＣチッ
プで形成して、そのＩＣチップをCOGのように基板上に
取り付けても良い。In FIG. 12, 31 is a substrate having an insulating surface, 32 is a pixel matrix circuit, 33 is a source driver circuit, 34 is a gate driver circuit, 35 is a counter substrate, 36 is an FPC (flexible printed circuit), and 37 is It is a signal processing circuit such as a D / A converter and a γ correction circuit. Note that a complicated signal processing circuit may be formed with an IC chip, and the IC chip may be mounted on a substrate like a COG.
【０２２４】さらに、本実施例では液晶表示装置を例に
挙げて説明しているが、アクティブマトリクス型の表示
装置であればＥＬ（エレクトロルミネッセンス）表示パ
ネルやＥＣ（エレクトロクロミックス）表示パネル、イ
メージセンサ等、他の電気光学装置に適用することも可
能である。Further, in this embodiment, the liquid crystal display device is described as an example. However, if the display device is an active matrix type display device, an EL (electroluminescence) display panel, an EC (electrochromics) display panel, It is also possible to apply to other electro-optical devices such as a sensor.
【０２２５】また、本実施例の電気光学装置は実施例１
〜１５のどのような組み合わせからなる構成を用いても
実現することができる。 〔実施例１７〕本願発明のＴＦＴ構造は実施例１６に示
した電気光学装置だけでなく、あらゆる半導体回路に適
用することが可能である。即ち、ＲＩＳＣプロセッサ、
ＡＳＩＣプロセッサ等のマイクロプロセッサに適用して
も良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯
機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の
高周波回路に適用しても良い。The electro-optical device of this embodiment is the same as that of the first embodiment.
The present invention can be realized by using a configuration composed of any combination of (1) to (15). [Embodiment 17] The TFT structure of the present invention can be applied not only to the electro-optical device shown in Embodiment 16 but also to any semiconductor circuit. That is, a RISC processor,
The present invention may be applied to a microprocessor such as an ASIC processor, or may be applied to a signal processing circuit such as a D / A converter to a high-frequency circuit for a portable device (cellular phone, PHS, mobile computer).
【０２２６】さらに、従来のＭＯＳＦＥＴ上に層間絶縁
膜を形成し、その上に本願発明を用いて半導体回路を作
製したような三次元構造の半導体装置を実現することも
可能である。このように本願発明は現在ＬＳＩが用いら
れている全ての半導体装置に適用することが可能であ
る。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社
の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録
商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴ
ＦＴ構造）に本願発明を適用しても良い。Further, it is also possible to realize a semiconductor device having a three-dimensional structure in which an interlayer insulating film is formed on a conventional MOSFET, and a semiconductor circuit is formed thereon using the present invention. As described above, the present invention can be applied to all semiconductor devices using LSIs at present. That is, a SOI structure (such as SIMOX, Smart-Cut (registered trademark of SOITEC), and ELTRAN (registered trademark of Canon Inc.)) (T
The present invention may be applied to an FT structure).
【０２２７】また、本実施例の半導体回路は実施例１〜
１５のどのような組み合わせからなる構成を用いても実
現することができる。The semiconductor circuit of this embodiment is similar to those of the first to third embodiments.
It can be realized by using any combination of the fifteen combinations.
【０２２８】〔実施例１８〕本願発明を実施して形成さ
れたＴＦＴは様々な電気光学装置（実施例１６）や半導
体回路（実施例１７）に適用することができる。即ち、
それら電気光学装置や半導体回路を部品として組み込ん
だ電子機器全てに本願発明は用いることができる。[Embodiment 18] A TFT formed by carrying out the present invention can be applied to various electro-optical devices (Embodiment 16) and semiconductor circuits (Embodiment 17). That is,
The present invention can be used in all electronic devices in which the electro-optical device and the semiconductor circuit are incorporated as components.
【０２２９】その様な本願発明の電子機器としては、ビ
デオカメラ、デジタルカメラ、プロジェクター、プロジ
ェクションＴＶ、パーソナルコンピュータ用ディスプレ
イ、ＴＶ用ディスプレイ、ヘッドマウントディスプレイ
（ゴーグル型ディスプレイともいう）、ナビゲーション
システム（カーナビゲーション等）、パーソナルコンピ
ュータ、画像再生装置（ＤＶＤプレイヤー、ＣＤプレイ
ヤー、ＭＤプレイヤー等）、携帯情報端末（モバイルコ
ンピュータ、携帯電話または電子書籍等）などが挙げら
れる。それらの一例を図１３、図２３および図２４に示
す。Examples of such electronic equipment of the present invention include a video camera, a digital camera, a projector, a projection TV, a display for a personal computer, a display for a TV, a head mounted display (also referred to as a goggle type display), a navigation system (a car navigation system). Etc.), a personal computer, an image reproducing apparatus (DVD player, CD player, MD player, etc.), a portable information terminal (mobile computer, mobile phone, electronic book, etc.) and the like. Examples of these are shown in FIG. 13, FIG. 23 and FIG.
【０２３０】図１３（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
部２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本願発明の半導体回路は音声出力部２０
０２、音声入力部２００３又はその他の信号制御回路
に、本願発明の電気光学装置は表示部２００４に用いる
ことができる。FIG. 13A shows a mobile phone, and the main body 20 is provided.
01, audio output unit 2002, audio input unit 2003, display unit 2004, operation switch 2005, antenna 2006
It consists of. The semiconductor circuit of the present invention is an audio output unit 20.
02, the electro-optical device of the present invention can be used for the display unit 2004 for the audio input unit 2003 or other signal control circuits.
【０２３１】図１３（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明の電気光学装置は表示部２１
０２に、本願発明の半導体回路は音声入力部２１０３又
はその他の信号制御回路に用いることができる。FIG. 13B shows a video camera, which includes a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, and an image receiving portion 210.
6. The electro-optical device according to the present invention has a display unit 21.
02, the semiconductor circuit of the present invention can be used for the audio input unit 2103 or other signal control circuits.
【０２３２】図１３（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５で構成される。本願発明の電気光学装置は
表示部２２０５に、本願発明の半導体回路はその他の信
号制御回路に用いることができる。FIG. 13C shows a mobile computer (mobile computer), which comprises a main body 2201, a camera section 2202, an image receiving section 2203, operation switches 2204, and a display section 2205. The electro-optical device of the present invention can be used for the display portion 2205, and the semiconductor circuit of the present invention can be used for other signal control circuits.
【０２３３】図１３（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３で構成される。本願発明の電気光学装置は表示部２３
０２に、本願発明の半導体回路はその他の信号制御回路
に用いることができる。FIG. 13D shows a goggle type display, which includes a main body 2301, a display portion 2302, and an arm portion 230.
3 The electro-optical device according to the present invention has a display unit 23.
02, the semiconductor circuit of the present invention can be used for other signal control circuits.
【０２３４】図２３（Ａ）はパーソナルコンピュータで
あり、本体２４０１、映像入力部２４０２、表示部２４
０３、キーボード２４０４で構成される。本願発明の電
気光学装置は表示部２３０２に、本願発明の半導体回路
は映像入力部２４０２又はその他の信号制御回路に用い
ることができる。FIG. 23A shows a personal computer, which includes a main body 2401, a video input section 2402, and a display section 24.
03, a keyboard 2404. The electro-optical device of the present invention can be used for the display portion 2302, and the semiconductor circuit of the present invention can be used for the video input portion 2402 or other signal control circuits.
【０２３５】図２３（Ｂ）はテレビゲーム等の遊戯機器
であり、記録媒体２４０８、ＣＰＵ（中央演算処理装
置）２４１２等が搭載された本体２４０５、コントロー
ラ２４０９、表示装置２４０７、本体２４０５に組み込
まれた表示装置２４０６で構成される。本願発明の電気
光学装置は表示部２４０６、２４０７に、本願発明の半
導体回路はＣＰＵ２４０２又はその他の信号制御回路に
用いることができる。FIG. 23B shows a game machine such as a video game, which is incorporated in a recording medium 2408, a main body 2405 on which a CPU (Central Processing Unit) 2412 and the like are mounted, a controller 2409, a display device 2407, and a main body 2405. Display device 2406. The electro-optical device of the present invention can be used for the display units 2406 and 2407, and the semiconductor circuit of the present invention can be used for the CPU 2402 or other signal control circuits.
【０２３６】表示部２４０７と本体２４０５に組み込ま
れた表示部２４０６とは、同じ情報を表示してもよい
し、前者を主表示部とし、後者を副表示部として記録媒
体２４０８の情報を表示したり、機器の動作状態を表示
したり、あるいはタッチセンサーの機能を付加して操作
盤とすることもできる。また、本体２４０５とコントロ
ーラ２４０９と表示部２４０７とは、相互に信号を伝達
するために有線通信としてもよいし、センサ部２４１
０、２４１１を設けて無線通信または光通信としてもよ
い。The display portion 2407 and the display portion 2406 incorporated in the main body 2405 may display the same information, or display the information of the recording medium 2408 using the former as a main display portion and the latter as a sub-display portion. Alternatively, the operation panel can be displayed by displaying the operation state of the device or by adding a touch sensor function. Further, the main body 2405, the controller 2409, and the display unit 2407 may be wired communication to transmit signals to each other, or may be a sensor unit 241.
0 and 2411 may be provided for wireless communication or optical communication.
【０２３７】図２３（Ｃ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４１３、表示部２４１４、スピーカ部２４１
５、記録媒体２４１６、操作スイッチ２４１７で構成さ
れる。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇ
ｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を
用い、音楽鑑賞や映画鑑賞やゲームやインターネットを
行うことができる。本願発明の電気光学装置は表示部２
４１４に、本願発明の半導体回路はその他の信号制御回
路に用いることができる。FIG. 23C shows a player using a recording medium on which a program is recorded (hereinafter, referred to as a recording medium), and includes a main body 2413, a display portion 2414, and a speaker portion 241.
5, a recording medium 2416 and operation switches 2417. This apparatus uses a DVD (Dig) as a recording medium.
It is possible to enjoy listening to music, watching movies, playing games, and using the Internet using an IT (Versatile Disc), CD, or the like. The electro-optical device according to the present invention has a display unit 2
414, the semiconductor circuit of the present invention can be used for other signal control circuits.
【０２３８】図２３（Ｄ）はデジタルカメラであり、本
体２４１８、表示部２４１９、接眼部２４２０、操作ス
イッチ２４２１、受像部（図示しない）で構成される。
本願発明の電気光学装置は表示部２４１９に、本願発明
の半導体回路はその他の信号制御回路に用いることがで
きる。FIG. 23D shows a digital camera, which comprises a main body 2418, a display portion 2419, an eyepiece portion 2420, operation switches 2421, and an image receiving portion (not shown).
The electro-optical device of the present invention can be used for the display portion 2419, and the semiconductor circuit of the present invention can be used for other signal control circuits.
【０２３９】図２４（Ａ）はフロント型プロジェクター
であり、光学エンジンを含む投射装置２６０１、スクリ
ーン２６０２で構成される。本願発明の電気光学装置は
投射装置２６０１の内部に設置され、本願発明の半導体
回路はその他の信号制御回路に用いることができる。FIG. 24A shows a front type projector, which comprises a projection device 2601 including an optical engine and a screen 2602. The electro-optical device of the present invention is installed inside the projection device 2601, and the semiconductor circuit of the present invention can be used for other signal control circuits.
【０２４０】図２４（Ｂ）はリア型プロジェクターであ
り、筐体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４で構成される。本発明は投射装
置２７０２の内部に設置され、本願発明の半導体回路は
その他の信号制御回路に用いることができる。FIG. 24B shows a rear type projector, which includes a housing 2701, a projection device 2702, and a mirror 270.
3. It is composed of a screen 2704. The present invention is installed inside the projection device 2702, and the semiconductor circuit of the present invention can be used for other signal control circuits.
【０２４１】なお、図２４（Ｃ）は、図２４（Ａ）また
は図２４（Ｂ）中における投射装置２６０１、２７０２
の構造の一例を示した図である。投射装置２６０１、２
７０２は、光源光学系２８０１、ミラー２８０２、２８
０５〜２８０７、ダイクロイックミラー２８０３、２８
０４、光学レンズ２８０８、２８０９、液晶表示装置２
８１０、プリズム２８１１、投射光学系２８１２で構成
される。投射光学系２８１２は、投射レンズを備えた光
学系で構成される。本実施例は液晶表示装置２８１０を
三つ使用する三板式の例を示したが、これに限定され
ず、単板式であってもよい。また、図２４（Ｃ）中にお
いて矢印で示した光路に実施者が適宜、光学レンズや、
偏光機能を有するフィルムや、位相差を調節するための
フィルム、ＩＲフィルム等の光学系を設けてもよい。Note that FIG. 24C shows the projection devices 2601 and 2702 in FIG. 24A or FIG.
FIG. 3 is a diagram showing an example of the structure of FIG. Projection device 2601, 2
702, a light source optical system 2801, mirrors 2802, 28
05-2807, dichroic mirrors 2803, 28
04, optical lenses 2808, 2809, liquid crystal display device 2
810, a prism 2811, and a projection optical system 2812. The projection optical system 2812 is configured by an optical system having a projection lens. In this embodiment, an example of a three-panel type using three liquid crystal display devices 2810 is shown, but the present invention is not limited to this, and a single-panel type may be used. In addition, the practitioner appropriately sets an optical lens or an optical path on the optical path indicated by the arrow in FIG.
An optical system such as a film having a polarizing function, a film for adjusting a phase difference, and an IR film may be provided.
【０２４２】また、図２４（Ｄ）は、図２４（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、光源２８１
３、２８１４、合成プリズム２８１５、コリメータレン
ズ２８１６、２８２０、レンズアレイ２８１７、２８１
８、偏光変換素子２８１９で構成される。なお、図２４
（Ｄ）に示した光源光学系は光源を２つ用いたが、光源
を３〜４つ、あるいはそれ以上用いてもよく、勿論、光
源を１つ用いてもよい。また、光源光学系に実施者が適
宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等を設けてもよ
い。FIG. 24D is a diagram showing an example of the structure of the light source optical system 2801 in FIG. In this embodiment, the light source optical system 2801 includes the light source 281.
3, 2814, combining prism 2815, collimator lenses 2816, 2820, lens arrays 2817, 281
8. It is composed of a polarization conversion element 2819. Note that FIG.
Although the light source optical system shown in (D) uses two light sources, three to four or more light sources may be used, and of course, one light source may be used. Further, the practitioner may appropriately provide an optical lens, a film having a polarizing function, a film for adjusting a phase difference, an IR film, or the like to the light source optical system.
【０２４３】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜１７のど
のような組み合わせからなる構成を用いても実現するこ
とができる。As described above, the applicable range of the present invention is extremely wide, and can be applied to electronic devices in all fields. Further, the electronic apparatus according to the present embodiment can be realized by using any combination of the embodiments 1 to 17.
【０２４４】〔実施例１９〕本実施例では実施例１とは
異なる構成のＣＭＯＳ回路の作製工程について図２１を
用いて説明する。なお、途中の工程まではほぼ実施例１
と同様であるため、変更点を説明する。[Embodiment 19] In this embodiment, a manufacturing process of a CMOS circuit having a structure different from that of Embodiment 1 will be described with reference to FIGS. It should be noted that almost up to the process in the middle of Example 1
Since this is the same as described above, the changes will be described.
【０２４５】まず、実施例１の工程に従って図３（Ｄ）
の工程まで行う。但し、実施例１では活性層３０３、３
０４の形成時に特開平７−１３０６５２号公報に記載さ
れた技術を用いているが、本実施例ではそのような触媒
元素を用いないで結晶化する例を示す。First, according to the steps of Embodiment 1, FIG.
Up to the step. However, in the first embodiment, the active layers 303, 3
Although the technique described in Japanese Patent Application Laid-Open No. Hei 7-130652 is used at the time of forming 04, this embodiment shows an example in which crystallization is performed without using such a catalyst element.
【０２４６】本実施例では、５０nm厚のアモルファスシ
リコン膜（非晶質シリコン膜）をＣＶＤ法またはスパッ
タ法により形成した後、ＫｒＦを励起ガスとするエキシ
マレーザー光を照射して結晶化する。勿論、ＸｅＣｌを
励起ガスとするエキシマレーザーやＮｄ：ＹＡＧレーザ
ーの第３高調波または第４高調波を用いても良い。さら
に、それらのレーザー光の断面形状を線状にすることで
スループットを上げることも効果的である。In this embodiment, an amorphous silicon film (amorphous silicon film) having a thickness of 50 nm is formed by a CVD method or a sputtering method, and is then crystallized by excimer laser light using KrF as an excitation gas. Of course, a third harmonic or a fourth harmonic of an excimer laser or an Nd: YAG laser using XeCl as an excitation gas may be used. Further, it is also effective to increase the throughput by making the sectional shape of the laser light linear.
【０２４７】なお、本実施例では初期膜をアモルファス
シリコン膜としてレーザー結晶化してポリシリコン膜を
得ているが、初期膜として微結晶シリコン膜を用いても
構わないし、直接ポリシリコン膜を成膜しても良い。勿
論、成膜したポリシリコン膜にレーザーアニールを行っ
ても良い。In this embodiment, the polysilicon film is obtained by laser crystallization using the initial film as an amorphous silicon film. However, a microcrystalline silicon film may be used as the initial film, or a polysilicon film may be directly formed. You may. Of course, laser annealing may be performed on the formed polysilicon film.
【０２４８】また、レーザーアニールの代わりにファー
ネスアニールを行っても良い。即ち、６００℃程度の電
熱炉でアニールすることにより結晶化させても良い。Further, furnace annealing may be performed instead of laser annealing. That is, it may be crystallized by annealing in an electric furnace at about 600 ° C.
【０２４９】このように本実施例ではアモルファスシリ
コン膜を自然核発生により結晶化させ、それによって形
成されたポリシリコン膜を用いて活性層３０３、３０４
を形成する。そして、その他は実施例１の工程に従って
図３（Ｄ）の状態を得る。As described above, in this embodiment, the amorphous silicon film is crystallized by natural nucleation, and the active layers 303 and 304 are formed by using the polysilicon film formed thereby.
To form Other than that, the state of FIG. 3D is obtained according to the steps of the first embodiment.
【０２５０】次に、図２１（Ａ）に示すように、ＮＴＦ
Ｔの一部を覆うレジストマスク４０１とＰＴＦＴの全部
を覆うレジストマスク４０２を形成する。そして、この
状態で図３（Ａ）に示されるゲート絶縁膜３０５をドラ
イエッチングにより加工してゲート絶縁膜４０３を形成
する。Next, as shown in FIG.
A resist mask 401 covering part of T and a resist mask 402 covering all of PTFT are formed. Then, in this state, the gate insulating film 305 shown in FIG. 3A is processed by dry etching to form a gate insulating film 403.
【０２５１】この時、ゲート絶縁膜４０３がサイドウォ
ール３１２よりも外側に突出している部分の長さ（ゲー
ト絶縁膜４０３が第２不純物領域３１４に接している部
分の長さ）が、図１に示す第２不純物領域１０４の長さ
（幅）を決定する。従って、レジストマスク３１６のマ
スク合わせは精度良く行うことが必要である。At this time, the length of the portion where the gate insulating film 403 protrudes outside the sidewall 312 (the length of the portion where the gate insulating film 403 is in contact with the second impurity region 314) is as shown in FIG. The length (width) of the second impurity region 104 shown is determined. Therefore, mask alignment of the resist mask 316 needs to be performed with high accuracy.
【０２５２】図２１（Ａ）の状態が得られたら、３回目
のリンドープ工程を行う。今回は露出した活性層にリン
を添加することになるため、加速電圧を１０KeVと低め
に設定する。なお、こうして形成された第３不純物領域
４０４にはリンが５×１０20atoms/cm3の濃度で含まれ
るようにドーズ量を調節する。この時のリン濃度を（n
＋）で表すことにする。（図２１（Ｂ））After the state shown in FIG. 21A is obtained, a third phosphorus doping step is performed. In this case, since the phosphorus is added to the exposed active layer, the acceleration voltage is set to be as low as 10 KeV. The dose is adjusted so that the third impurity region 404 thus formed contains phosphorus at a concentration of 5 × 10 20 atoms / cm 3 . The phosphorus concentration at this time is (n
+). (FIG. 21 (B))
【０２５３】この工程ではレジストマスク４０１によっ
て遮蔽された部分にはリンが添加されないため、その部
分には第２不純物領域３１４がそのまま残る。従って、
ここで図１に示す第２不純物領域１０４が画定する。ま
た同時に、図１に示す第３不純物領域１０５が画定す
る。In this step, since phosphorus is not added to the portion shielded by the resist mask 401, the second impurity region 314 remains in that portion. Therefore,
Here, the second impurity region 104 shown in FIG. 1 is defined. At the same time, the third impurity region 105 shown in FIG. 1 is defined.
【０２５４】この第２不純物領域３１４は２ndＬＤＤ領
域として機能し、第３不純物領域４０４はソース領域又
はドレイン領域として機能することになる。This second impurity region 314 functions as a second LDD region, and the third impurity region 404 functions as a source region or a drain region.
【０２５５】次に、レジストマスク４０１、４０２を除
去し、新たにＮＴＦＴ全部を覆うレジストマスク４０６
を形成する。そして、まずＰＴＦＴのサイドウォール３
１３を除去し、さらにゲート絶縁膜３０５をドライエッ
チングしてゲート配線３０７と同形状のゲート絶縁膜４
０７を形成する。（図２１（Ｃ））Next, the resist masks 401 and 402 are removed, and a new resist mask 406 covering the entire NTFT is obtained.
To form Then, first, the PTFT sidewall 3
13 is removed, and the gate insulating film 305 is dry-etched to form a gate insulating film 4 having the same shape as the gate wiring 307.
07 is formed. (FIG. 21 (C))
【０２５６】図２１（Ｃ）の状態が得られたら、ボロン
ドープ工程（ボロンの添加工程）を行う。ここでは加速
電圧を１０KeVとし、形成された第４不純物領域４０８
に３×１０20atoms/cm3の濃度でボロンが含まれるよう
にドーズ量を調節する。この時のボロン濃度を（ｐ＋
＋）で表すことにする。（図２１（Ｄ））When the state shown in FIG. 21C is obtained, a boron doping step (boron adding step) is performed. Here, the acceleration voltage is set to 10 KeV, and the formed fourth impurity region 408 is formed.
The dose is adjusted so that boron is contained at a concentration of 3 × 10 20 atoms / cm 3 . The boron concentration at this time is (p +
+). (FIG. 21D)
【０２５７】この時、ボロンもゲート配線３０７の内側
に回り込んで添加されたため、チャネル形成領域３１１
はゲート配線３０７の内側に形成される。また、この工
程ではＰＴＦＴ側に形成されていた第１不純物領域３０
９及び第２不純物領域３１５をボロンで反転させてＰ型
にしている。従って、実際にはもともと第１不純物領域
だった部分と第２不純物領域だった部分とで抵抗値が変
化するが、十分高い濃度でボロンを添加しているので問
題とはならない。At this time, since boron is also added around the inside of the gate wiring 307, the channel formation region 311 is added.
Are formed inside the gate wiring 307. In this step, the first impurity region 30 formed on the PTFT side is used.
9 and the second impurity region 315 are inverted with boron to be P-type. Accordingly, although the resistance value actually changes between the portion that was originally the first impurity region and the portion that was the second impurity region, it does not pose a problem because boron is added at a sufficiently high concentration.
【０２５８】こうすることで図１に示す第４不純物領域
１１０が画定する。第４不純物領域４０８はゲート配線
３０７をマスクとして完全に自己整合的に形成され、ソ
ース領域又はドレイン領域として機能する。本実施例で
はＰＴＦＴに対してＬＤＤ領域もオフセット領域も形成
していないが、ＰＴＦＴはもともと信頼性が高いので問
題はなく、却ってＬＤＤ領域等を設けない方がオン電流
を稼ぐことができるので都合が良い場合もある。Thus, the fourth impurity region 110 shown in FIG. 1 is defined. The fourth impurity region 408 is completely self-aligned using the gate wiring 307 as a mask, and functions as a source region or a drain region. In this embodiment, neither the LDD region nor the offset region is formed with respect to the PTFT. However, the PTFT is originally high in reliability, so that there is no problem. May be better.
【０２５９】こうして最終的には図２１（Ｄ）に示すよ
うに、ＮＴＦＴの活性層にはチャネル形成領域、第１不
純物領域、第２不純物領域及び第３不純物領域が形成さ
れ、ＰＴＦＴの活性層にはチャネル形成領域及び第４不
純物領域が形成される。As a result, as shown in FIG. 21D, a channel forming region, a first impurity region, a second impurity region, and a third impurity region are finally formed in the active layer of the NTFT, and the active layer of the PTFT is formed. A channel formation region and a fourth impurity region are formed in the first region.
【０２６０】そのようにして図２１（Ｄ）の状態が得ら
れたら、第１絶縁膜４０９を１μmの厚さに形成する。
第１絶縁膜４０９としては酸化シリコン膜、窒化シリコ
ン膜、酸化窒化シリコン膜（ＳｉＯｘＮｙで示される絶
縁膜）、有機樹脂膜またはそれらの積層膜を用いること
ができる。本実施例ではアクリル樹脂膜を採用する。When the state shown in FIG. 21D is obtained, the first insulating film 409 is formed to a thickness of 1 μm.
As the first insulating film 409, a silicon oxide film, a silicon nitride film, a silicon oxynitride film (an insulating film represented by SiOxNy), an organic resin film, or a stacked film thereof can be used. In this embodiment, an acrylic resin film is employed.
【０２６１】第１絶縁膜４０９を形成したら、金属材料
でなるソース配線４１０、４１１及びドレイン配線４１
２を形成する。本実施例ではチタンを含むアルミニウム
膜をチタンで挟み込んだ構造の三層配線を用いる。After forming the first insulating film 409, the source wirings 410 and 411 and the drain wirings 41 made of a metal material are formed.
Form 2 In this embodiment, a three-layer wiring having a structure in which an aluminum film containing titanium is sandwiched between titanium is used.
【０２６２】また、第１絶縁膜４０９としてＢＣＢ（ベ
ンゾシクロブテン）と呼ばれる樹脂膜を用いた場合、平
坦性が高まると同時に、配線材料として銅を用いること
が可能となる。銅は配線抵抗が低いため、配線材料とし
て非常に有効である。When a resin film called BCB (benzocyclobutene) is used as the first insulating film 409, copper can be used as a wiring material while improving flatness. Copper is very effective as a wiring material because of its low wiring resistance.
【０２６３】こうしてソース配線及びドレイン配線を形
成したら、パッシベーション膜として５０nm厚の窒化シ
リコン膜４１３を形成する。さらにその上には保護膜と
して第２層間絶縁膜４１４を形成する。この第２層間絶
縁膜４１４としては前記第１絶縁膜４０９と同様の材料
を用いることが可能である。本実施例では５０nm厚の酸
化シリコン膜上にアクリル樹脂膜を積層した構造を採用
する。After forming the source wiring and the drain wiring in this manner, a 50-nm-thick silicon nitride film 413 is formed as a passivation film. Further thereon, a second interlayer insulating film 414 is formed as a protective film. The same material as the first insulating film 409 can be used for the second interlayer insulating film 414. In this embodiment, a structure in which an acrylic resin film is laminated on a silicon oxide film having a thickness of 50 nm is employed.
【０２６４】以上のような工程を経て、図２１（Ｅ）に
示すような構造のＣＭＯＳ回路が完成する。本実施例に
よって形成されたＣＭＯＳ回路は、ＮＴＦＴが優れた信
頼性を有するため、回路全体として信頼性が大幅に控向
上する。また、本実施例のような構造とすると、ＮＴＦ
ＴとＰＴＦＴとの特性バランス（電気特性のバランス）
が良くなるため、動作不良を起こしにくくなる。Through the above steps, a CMOS circuit having a structure as shown in FIG. 21E is completed. In the CMOS circuit formed according to this embodiment, NTFT has excellent reliability, so that the reliability of the entire circuit is significantly improved. Further, if the structure as in this embodiment is used, NTF
Characteristic balance between T and PTFT (balance of electrical characteristics)
, The operation failure is less likely to occur.
【０２６５】なお、本実施例２、３、９〜１５のいずれ
の構成とも自由に組み合わせて実施することが可能であ
り、実施例１６〜１８のいずれの構成にも適用しうる。It should be noted that the present invention can be implemented by freely combining with any of the configurations of the second, third, and ninth to fifteenth embodiments, and is applicable to any of the configurations of the sixteenth to eighteenth embodiments.
【０２６６】〔実施例２０〕本実施例では、本願発明を
用いてＥＬ（エレクトロルミネッセンス）表示パネル
（ＥＬ表示装置ともいう）を作製した例について説明す
る。なお、本実施例では本願発明を用いて作製したＴＦ
Ｔに、電気的にＥＬ素子（電極間にＥＬ層を挟んだ構造
を有する素子）を接続した構造とすることでＥＬ表示装
置を得る。[Embodiment 20] In this embodiment, an example in which an EL (electroluminescence) display panel (also referred to as an EL display device) is manufactured by using the present invention will be described. In this embodiment, the TF manufactured by using the present invention is used.
An EL display device is obtained by electrically connecting T to an EL element (an element having a structure in which an EL layer is interposed between electrodes).
【０２６７】図２５（Ａ）は本願発明を用いたＥＬ表示
装置の上面図である。図２５（Ａ）において、４０１０
は基板、４０１１は画素部、４０１２はソース側駆動回
路、４０１３はゲート側駆動回路であり、それぞれの駆
動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７
に至り、外部機器へと接続される。FIG. 25A is a top view of an EL display device using the present invention. In FIG. 25A, 4010
Denotes a substrate, 4011 denotes a pixel portion, 4012 denotes a source side driver circuit, and 4013 denotes a gate side driver circuit. Each of the driver circuits is connected to an FPC 4017 through wirings 4014 to 4016.
And connected to the external device.
【０２６８】このとき少なくとも画素部、好ましくは駆
動回路及び画素部を囲むようにしてシーリング材（ハウ
ジング材ともいう）４０１８を設ける。なお、シーリン
グ材４０１８は素子部を囲めるような凹部を持つガラス
板またはプラスチック板を用いても良いし、紫外線硬化
樹脂を用いても良い。シーリング材４０１８として素子
部を囲めるような凹部を持つプラスチック板を用いた場
合、接着剤４０１９によって基板４０１０に固着させ、
基板４０１０との間に密閉空間を形成する。このとき、
ＥＬ素子は完全に前記密閉空間に封入された状態とな
り、外気から完全に遮断される。At this time, a sealing material (also referred to as a housing material) 4018 is provided so as to surround at least the pixel portion, preferably, the driving circuit and the pixel portion. Note that as the sealing material 4018, a glass plate or a plastic plate having a concave portion that surrounds the element portion may be used, or an ultraviolet curable resin may be used. In the case where a plastic plate having a concave portion surrounding the element portion is used as the sealing material 4018, the plastic material is fixed to the substrate 4010 with an adhesive 4019,
A closed space is formed between the substrate and the substrate 4010. At this time,
The EL element is completely sealed in the closed space, and is completely shut off from the outside air.
【０２６９】さらに、シーリング材４０１８と基板４０
１０との間の空隙４０２０には不活性ガス（アルゴン、
ヘリウム、窒素等）や樹脂を充填しておいたり、酸化バ
リウム等の乾燥剤を設けておくことが望ましい。これに
よりＥＬ素子の水分等による劣化を抑制することが可能
である。Furthermore, the sealing material 4018 and the substrate 40
An inert gas (argon,
(Helium, nitrogen, etc.) or a resin, or a desiccant such as barium oxide. This makes it possible to suppress the deterioration of the EL element due to moisture or the like.
【０２７０】また、図２５（Ｂ）は本実施例のＥＬ表示
パネルの断面構造であり、基板４０１０、下地膜４０２
１の上に駆動回路用ＴＦＴ（但し、ここではＮＴＦＴと
ＰＴＦＴを組み合わせたＣＭＯＳ回路を図示してい
る。）４０２２及び画素部用ＴＦＴ４０２３（但し、こ
こではＥＬ素子への電流を制御するＴＦＴだけ図示して
いる。）が形成されている。駆動回路用ＴＦＴ４０２２
としては、図１に示したＮＴＦＴ及びＰＴＦＴを用いれ
ば良い。また、画素部用ＴＦＴ４０２３には図１に示し
たＮＴＦＴまたはＰＴＦＴを用いれば良い。FIG. 25B shows a cross-sectional structure of the EL display panel of this embodiment.
1, a TFT 4022 for a drive circuit (here, a CMOS circuit combining NTFT and PTFT is shown) and a TFT 4023 for a pixel portion (here, only a TFT for controlling current to an EL element is shown. Is shown). TFT 4022 for drive circuit
In this case, the NTFT and PTFT shown in FIG. 1 may be used. Further, the NTFT or PTFT illustrated in FIG. 1 may be used for the pixel portion TFT 4023.
【０２７１】本願発明を用いて駆動回路用ＴＦＴ４０２
２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料で
なる層間絶縁膜（平坦化膜）４０２６の上に画素部用Ｔ
ＦＴ４０２３のドレインと電気的に接続する遮光性の導
電膜でなる画素電極（陰極）４０２７を形成する。画素
電極４０２７としては、アルミニウム合金、銅合金、銀
合金またはそれらと他の導電膜との積層膜を用いること
ができる。そして、画素電極４０２７を形成したら、絶
縁膜４０２８を形成し、画素電極４０２７上に開口部を
形成する。By using the present invention, the TFT 402 for the driving circuit is used.
2. When the pixel portion TFT 4023 is completed, the pixel portion TFT is formed on an interlayer insulating film (flattening film) 4026 made of a resin material.
A pixel electrode (cathode) 4027 made of a light-blocking conductive film electrically connected to the drain of the FT 4023 is formed. As the pixel electrode 4027, an aluminum alloy, a copper alloy, a silver alloy, or a stacked film including any of these and another conductive film can be used. After the pixel electrode 4027 is formed, an insulating film 4028 is formed, and an opening is formed over the pixel electrode 4027.
【０２７２】次に、ＥＬ層４０２９を形成する。ＥＬ層
４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。Next, an EL layer 4029 is formed. The EL layer 4029 is formed of a known EL material (a hole injection layer, a hole transport layer,
A light-emitting layer, an electron transport layer, or an electron injection layer) may be freely combined to form a stacked structure or a single-layer structure. A known technique may be used to determine the structure. Also, E
The L material includes a low molecular material and a high molecular (polymer) material. When a low molecular material is used, an evaporation method is used, but when a high molecular material is used, a spin coating method,
A simple method such as a printing method or an inkjet method can be used.
【０２７３】本実施例では、シャドーマスクを用いて蒸
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。[0273] In this embodiment, an EL layer is formed by an evaporation method using a shadow mask. By forming a light-emitting layer (a red light-emitting layer, a green light-emitting layer, and a blue light-emitting layer) capable of emitting light having different wavelengths for each pixel using a shadow mask, color display becomes possible. In addition, the color conversion layer (CC
M) and a color filter are combined, and a white light-emitting layer and a color filter are combined. Either method may be used. Needless to say, a monochromatic EL display device can be used.
【０２７４】ＥＬ層４０２９を形成したら、その上に陽
極４０３０を形成する。陽極４０３０とＥＬ層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０２９と陽極４０
３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陽極４０３０を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。After forming the EL layer 4029, the anode 4030 is formed thereon. Anode 4030 and EL layer 4029
It is desirable to remove as much as possible moisture and oxygen existing at the interface. Therefore, the EL layer 4029 and the anode 40 in vacuum
It is necessary to devise a method of continuously forming the layer 30 or forming the EL layer 4029 in an inert atmosphere and forming the anode 4030 without opening to the atmosphere. In this embodiment, the above-described film formation is made possible by using a multi-chamber type (cluster tool type) film formation apparatus.
【０２７５】なお、本実施例では陽極４０３０として、
酸化インジウムと酸化スズとの化合物でなる導電膜また
は酸化インジウムと酸化亜鉛との化合物でなる導電膜を
用いる。どちらも透明導電膜である。そして陽極４０３
０は４０３１で示される領域において配線４０１６に接
続される。配線４０１６は陽極４０３０に所定の電圧を
与えるための電源供給線であり、導電性ペースト材料４
０３２を介してＦＰＣ４０１７に接続される。In this embodiment, the anode 4030 is
A conductive film formed using a compound of indium oxide and tin oxide or a conductive film formed using a compound of indium oxide and zinc oxide is used. Both are transparent conductive films. And the anode 403
0 is connected to the wiring 4016 in a region indicated by 4031. The wiring 4016 is a power supply line for applying a predetermined voltage to the anode 4030, and
It is connected to FPC4017 via 032.
【０２７６】４０３１に示された領域において陽極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。In the region shown at 4031, the anode 40
In order to electrically connect the wiring 30 and the wiring 3016, it is necessary to form contact holes in the interlayer insulating film 4026 and the insulating film 4028. These are at the time of etching the interlayer insulating film 4026 (at the time of forming the contact hole for the pixel electrode).
Or when the insulating film 4028 is etched (when an opening is formed before the EL layer is formed). Also, the insulating film 40
When etching 28, etching may be performed all at once up to the interlayer insulating film 4026. In this case, the interlayer insulating film 40
If the same resin material is used for the insulating film 26 and the insulating film 4028, the shape of the contact hole can be made good.
【０２７７】また、配線４０１６はシーリング材４０１
８と基板４０１０との間を隙間（但し接着剤４０１９で
塞がれている。）を通ってＦＰＣ４０１７に電気的に接
続される。なお、ここでは配線４０１６について説明し
たが、他の配線４０１４、４０１５も同様にしてシーリ
ング材４０１８の下を通ってＦＰＣ４０１７に電気的に
接続される。The wiring 4016 is made of a sealing material 401.
8 and the substrate 4010 are electrically connected to the FPC 4017 through a gap (but closed with an adhesive 4019). Although the wiring 4016 has been described here, the other wirings 4014 and 4015 are also electrically connected to the FPC 4017 under the sealing material 4018 in the same manner.
【０２７８】以上のような構成でなるＥＬ表示装置にお
いて、本願発明を用いることができる。ここで画素部の
さらに詳細な断面構造を図２６に、上面構造を図２７
（Ａ）に、回路図を図２７（Ｂ）に示す。図２６、図２
７（Ａ）及び図２７（Ｂ）では共通の符号を用いるので
互いに参照すれば良い。The present invention can be used in the EL display device having the above-described structure. FIG. 26 shows a more detailed cross-sectional structure of the pixel portion, and FIG.
FIG. 27A shows a circuit diagram. FIG. 26, FIG.
7 (A) and FIG. 27 (B) use the same reference numerals and may be referred to each other.
【０２７９】図２６において、基板４１０１上に設けら
れたスイッチング用ＴＦＴ４１０２は本願発明のＮＴＦ
Ｔを用いて形成される。本実施例ではダブルゲート構造
としているが、構造及び作製プロセスに大きな違いはな
いので説明は省略する。但し、ダブルゲート構造とする
ことで実質的に二つのＴＦＴが直列された構造となり、
オフ電流値を低減することができるという利点がある。
なお、本実施例ではダブルゲート構造としているが、シ
ングルゲート構造でも構わないし、トリプルゲート構造
やそれ以上のゲート本数を持つマルチゲート構造でも構
わない。また、本願発明のＰＴＦＴを用いて形成しても
構わない。In FIG. 26, the switching TFT 4102 provided on the substrate 4101 is the NTF of the present invention.
It is formed using T. In this embodiment, a double gate structure is used. However, since there is no significant difference in the structure and the manufacturing process, the description is omitted. However, by adopting a double gate structure, a structure in which two TFTs are substantially connected in series,
There is an advantage that an off-current value can be reduced.
Although the double gate structure is used in this embodiment, a single gate structure, a triple gate structure, or a multi-gate structure having more gates may be used. Further, it may be formed using the PTFT of the present invention.
【０２８０】また、電流制御用ＴＦＴ４１０３は本願発
明のＮＴＦＴを用いて形成される。このとき、スイッチ
ング用ＴＦＴ４１０２のドレイン配線４１３５は配線４
１３６によって電流制御用ＴＦＴのゲート電極４１３７
に電気的に接続されている。また、４１３８で示される
配線は、スイッチング用ＴＦＴ４１０２のゲート電極４
１３９a、４１３９bを電気的に接続するゲート配線であ
る。The current controlling TFT 4103 is formed using the NTFT of the present invention. At this time, the drain wiring 4135 of the switching TFT 4102 is connected to the wiring 4
136, the gate electrode 4137 of the current controlling TFT
Is electrically connected to The wiring indicated by 4138 is the gate electrode 4 of the switching TFT 4102.
139a and 4139b are gate wirings electrically connected to each other.
【０２８１】このとき、電流制御用ＴＦＴ４１０３が本
願発明の構造であることは非常に重要な意味を持つ。電
流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するた
めの素子であるため、多くの電流が流れ、熱による劣化
やホットキャリアによる劣化の危険性が高い素子でもあ
る。そのため、電流制御用ＴＦＴのドレイン側に、ゲー
ト絶縁膜を介してゲート電極（厳密にはゲート電極とし
て機能するサイドウォール）に重なるようにＬＤＤ領域
を設ける本願発明の構造は極めて有効である。At this time, it is very important that the current control TFT 4103 has the structure of the present invention. Since the current control TFT is an element for controlling the amount of current flowing through the EL element, a large amount of current flows and the element has a high risk of deterioration due to heat or hot carriers. Therefore, the structure of the present invention in which the LDD region is provided on the drain side of the current control TFT so as to overlap the gate electrode (strictly, a sidewall functioning as a gate electrode) via the gate insulating film is extremely effective.
【０２８２】また、本実施例では電流制御用ＴＦＴ４１
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。In this embodiment, the current controlling TFT 41 is used.
03 is shown with a single gate structure.
A multi-gate structure in which FTs are connected in series may be used.
Further, a structure in which a plurality of TFTs are connected in parallel to substantially divide the channel formation region into a plurality of regions so that heat can be radiated with high efficiency may be employed. Such a structure is effective as a measure against deterioration due to heat.
【０２８３】また、図２７（Ａ）に示すように、電流制
御用ＴＦＴ４１０３のゲート電極４１３７となる配線は
４１０４で示される領域で、電流制御用ＴＦＴ４１０３
のドレイン配線４１４０と絶縁膜を介して重なる。この
とき、４１０４で示される領域ではコンデンサが形成さ
れる。このコンデンサ４１０４は電流制御用ＴＦＴ４１
０３のゲートにかかる電圧を保持するためのコンデンサ
として機能する。なお、ドレイン配線４１４０は電流供
給線（電源線）４１０１に接続され、常に一定の電圧が
加えられている。As shown in FIG. 27A, the wiring which becomes the gate electrode 4137 of the current controlling TFT 4103 is in the region indicated by 4104,
Overlap with the drain wiring 4140 via an insulating film. At this time, a capacitor is formed in a region indicated by 4104. This capacitor 4104 is a current controlling TFT 41.
It functions as a capacitor for holding the voltage applied to the gate of the gate 03. Note that the drain wiring 4140 is connected to a current supply line (power supply line) 4101 and a constant voltage is always applied.
【０２８４】スイッチング用ＴＦＴ４１０２及び電流制
御用ＴＦＴ４１０３の上には第１パッシベーション膜４
１４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜
４１４２が形成される。平坦化膜４１４２を用いてＴＦ
Ｔによる段差を平坦化することは非常に重要である。後
に形成されるＥＬ層は非常に薄いため、段差が存在する
ことによって発光不良を起こす場合がある。従って、Ｅ
Ｌ層をできるだけ平坦面に形成しうるように画素電極を
形成する前に平坦化しておくことが望ましい。The first passivation film 4 is formed on the switching TFT 4102 and the current control TFT 4103.
141 is provided thereon, and a flattening film 4142 made of a resin insulating film is formed thereon. TF using the flattening film 4142
It is very important to flatten the step due to T. Since an EL layer formed later is extremely thin, poor light emission may be caused by the presence of a step. Therefore, E
It is desirable to planarize the pixel layer before forming the pixel electrode so that the L layer can be formed as flat as possible.
【０２８５】また、４１４３は反射性の高い導電膜でな
る画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦ
Ｔ４１０３のドレインに電気的に接続される。画素電極
４１４３としてはアルミニウム合金膜、銅合金膜または
銀合金膜など低抵抗な導電膜またはそれらの積層膜を用
いることが好ましい。勿論、他の導電膜との積層構造と
しても良い。Reference numeral 4143 denotes a pixel electrode (cathode of an EL element) made of a conductive film having high reflectivity.
It is electrically connected to the drain of T4103. As the pixel electrode 4143, a low-resistance conductive film such as an aluminum alloy film, a copper alloy film, or a silver alloy film, or a stacked film thereof is preferably used. Of course, a stacked structure with another conductive film may be employed.
【０２８６】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク４１４４a、４１４４bにより形成された溝
（画素に相当する）の中に発光層４１４４が形成され
る。なお、ここでは一画素しか図示していないが、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を
作り分けても良い。発光層とする有機ＥＬ材料としては
π共役ポリマー系材料を用いる。代表的なポリマー系材
料としては、ポリパラフェニレンビニレン（ＰＰＶ）
系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオ
レン系などが挙げられる。A light-emitting layer 4144 is formed in a groove (corresponding to a pixel) formed by banks 4144a and 4144b formed of an insulating film (preferably resin). Although only one pixel is shown here, R
Light emitting layers corresponding to the colors (red), G (green), and B (blue) may be separately formed. As the organic EL material for the light emitting layer, a π-conjugated polymer material is used. A typical polymer-based material is polyparaphenylene vinylene (PPV)
System, polyvinyl carbazole (PVK) system, polyfluorene system and the like.
【０２８７】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。There are various types of PPV-based organic EL materials, for example, “H. Shenk, H. Becker, O. Ge.
lsen, E. Kluge, W. Kreuder, and H. Spreitzer, “Polymers
forLight Emitting Diodes ”, Euro Display, Proceeding
s, 1999, p.33-37 "and JP-A-10-92576.
【０２８８】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。As a specific light emitting layer, cyanopolyphenylene vinylene is used for a light emitting layer emitting red light, polyphenylene vinylene is used for a light emitting layer emitting green light, and polyphenylene vinylene or polyalkylphenylene is used for a light emitting layer emitting blue light. Good. The film thickness is 30-150n
m (preferably 40 to 100 nm).
【０２８９】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。However, the above example is an example of the organic EL material that can be used as the light emitting layer, and it is not necessary to limit the invention to this. An EL layer (a layer for performing light emission and carrier movement therefor) may be formed by freely combining a light emitting layer, a charge transport layer, or a charge injection layer.
【０２９０】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。For example, in this embodiment, an example is shown in which a polymer material is used for the light emitting layer, but a low molecular organic EL material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer and the charge injection layer. Known materials can be used for these organic EL materials and inorganic materials.
【０２９１】本実施例では発光層４１４５の上にＰＥＤ
ＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリ
ン）でなる正孔注入層４１４６を設けた積層構造のＥＬ
層としている。そして、正孔注入層４１４６の上には透
明導電膜でなる陽極４１４７が設けられる。本実施例の
場合、発光層４１４５で生成された光は上面側に向かっ
て（ＴＦＴの上方に向かって）放射されるため、陽極は
透光性でなければならない。透明導電膜としては酸化イ
ンジウムと酸化スズとの化合物や酸化インジウムと酸化
亜鉛との化合物を用いることができるが、耐熱性の低い
発光層や正孔注入層を形成した後で形成するため、可能
な限り低温で成膜できるものが好ましい。In this embodiment, the PED is formed on the light emitting layer 4145.
EL having a laminated structure provided with a hole injection layer 4146 made of OT (polythiophene) or PAni (polyaniline)
And layers. An anode 4147 made of a transparent conductive film is provided on the hole injection layer 4146. In the case of this embodiment, since the light generated in the light emitting layer 4145 is emitted toward the upper surface side (toward the upper side of the TFT), the anode must be translucent. As the transparent conductive film, a compound of indium oxide and tin oxide or a compound of indium oxide and zinc oxide can be used; however, it is possible to form after forming a light-emitting layer or a hole-injecting layer with low heat resistance. A material that can form a film at a temperature as low as possible is preferable.
【０２９２】陽極４１４７まで形成された時点でＥＬ素
子４１０５が完成する。なお、ここでいうＥＬ素子４１
０５は、画素電極（陰極）４１４３、発光層４１４５、
正孔注入層４１４６及び陽極４１４７で形成されたコン
デンサを指す。図２７（Ａ）に示すように画素電極４１
４３は画素の面積にほぼ一致するため、画素全体がＥＬ
素子として機能する。従って、発光の利用効率が非常に
高く、明るい画像表示が可能となる。At the point when the anode 4147 is formed, the EL element 4105 is completed. Note that the EL element 41 referred to here
05 denotes a pixel electrode (cathode) 4143, a light emitting layer 4145,
Refers to a capacitor formed by the hole injection layer 4146 and the anode 4147. As shown in FIG.
Since 43 substantially corresponds to the area of the pixel, the entire pixel is EL
Functions as an element. Therefore, the efficiency of light emission is extremely high, and a bright image can be displayed.
【０２９３】ところで、本実施例では、陽極４１４７の
上にさらに第２パッシベーション膜４１４８を設けてい
る。第２パッシベーション膜４１４８としては窒化珪素
膜または窒化酸化珪素膜が好ましい。この目的は、外部
とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸
化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガス
を抑える意味との両方を併せ持つ。これによりＥＬ表示
装置の信頼性が高められる。In this embodiment, a second passivation film 4148 is further provided on the anode 4147. As the second passivation film 4148, a silicon nitride film or a silicon nitride oxide film is preferable. The purpose of this is to shut off the EL element from the outside, and has both the meaning of preventing the organic EL material from being deteriorated due to oxidation and the effect of suppressing outgassing from the organic EL material. Thereby, the reliability of the EL display device is improved.
【０２９４】以上のように本願発明のＥＬ表示装置は図
２６のような構造の画素からなる画素部を有し、オフ電
流値の十分に低いスイッチング用ＴＦＴと、ホットキャ
リア注入に強い電流制御用ＴＦＴとを有する。従って、
高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ
表示装置が得られる。As described above, the EL display device of the present invention has a pixel portion composed of pixels having a structure as shown in FIG. 26, a switching TFT having a sufficiently low off-current value, and a current control device which is strong against hot carrier injection. And a TFT. Therefore,
EL with high reliability and good image display
A display device is obtained.
【０２９５】なお、本実施例の構成は、実施例２〜１
３、１５または１９の構成と自由に組み合わせて実施す
ることが可能である。また、実施例１８の電子機器の表
示部として本実施例のＥＬ表示装置を用いることは有効
である。The structure of this embodiment is similar to that of Embodiments 2-1 to 2-1.
It can be implemented in any combination with the configuration of 3, 15, or 19. In addition, it is effective to use the EL display device according to the present embodiment as the display unit of the electronic apparatus according to the eighteenth embodiment.
【０２９６】〔実施例２１〕本実施例では、実施例２０
に示した画素部において、ＥＬ素子４１０５の構造を反
転させた構造について説明する。説明には図２８を用い
る。なお、図２７（Ａ）の構造と異なる点はＥＬ素子の
部分と電流制御用ＴＦＴだけであるので、その他の説明
は省略することとする。[Embodiment 21] In this embodiment, Embodiment 20 will be described.
A structure in which the structure of the EL element 4105 is inverted in the pixel portion shown in FIG. FIG. 28 is used for the description. Note that the point of difference from the structure in FIG. 27A is only the EL element portion and the current controlling TFT, and thus other description will be omitted.
【０２９７】図２８において、電流制御用ＴＦＴ４３０
１は本願発明のＰＴＦＴを用いて形成される。作製プロ
セスは実施例１を参照すれば良い。In FIG. 28, the current controlling TFT 430
1 is formed using the PTFT of the present invention. Embodiment 1 can be referred to for the manufacturing process.
【０２９８】本実施例では、画素電極（陽極）４１５０
として透明導電膜を用いる。具体的には酸化インジウム
と酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸
化インジウムと酸化スズとの化合物でなる導電膜を用い
ても良い。In this embodiment, the pixel electrode (anode) 4150
Is used as a transparent conductive film. Specifically, a conductive film formed using a compound of indium oxide and zinc oxide is used. Needless to say, a conductive film made of a compound of indium oxide and tin oxide may be used.
【０２９９】そして、絶縁膜でなるバンク４１５１a、
４１５１bが形成された後、溶液塗布によりポリビニル
カルバゾールでなる発光層４１５２が形成される。その
上にはアルカリ金属錯体（好ましくはカリウムアセチル
アセトネート）でなる電子注入層４１５３、アルミニウ
ム合金でなる陰極４１５４が形成される。この場合、陰
極４１５４がパッシベーション膜としても機能する。こ
うしてＥＬ素子４３０２が形成される。A bank 4151a made of an insulating film,
After the formation of 4151b, a light emitting layer 4152 made of polyvinyl carbazole is formed by applying a solution. An electron injection layer 4153 made of an alkali metal complex (preferably potassium acetylacetonate) and a cathode 4154 made of an aluminum alloy are formed thereon. In this case, the cathode 4154 also functions as a passivation film. Thus, an EL element 4302 is formed.
【０３００】本実施例の場合、発光層４１５３で発生し
た光は、矢印で示されるようにＴＦＴが形成された基板
の方に向かって放射される。本実施例のような構造とす
る場合、電流制御用ＴＦＴ４３０１はＰＴＦＴで形成す
ることが好ましい。In the case of this embodiment, the light generated in the light emitting layer 4153 is radiated toward the substrate on which the TFT is formed as shown by the arrow. In the case of the structure as in this embodiment, it is preferable that the current controlling TFT 4301 be formed of a PTFT.
【０３０１】なお、本実施例の構成は、実施例２〜１
３、１５または１９の構成と自由に組み合わせて実施す
ることが可能である。また、実施例１８の電子機器の表
示部として本実施例のＥＬ表示パネルを用いることは有
効である。The structure of this embodiment is similar to that of Embodiments 2-1.
It can be implemented in any combination with the configuration of 3, 15, or 19. In addition, it is effective to use the EL display panel of this embodiment as the display unit of the electronic device of the eighteenth embodiment.
【０３０２】〔実施例２２〕本実施例では、図２７
（Ｂ）に示した回路図とは異なる構造の画素とした場合
の例について図２９に示す。なお、本実施例において、
５００１はスイッチング用ＴＦＴ５００２のソース配
線、５００３はスイッチング用ＴＦＴ５００２のゲート
配線、５００４は電流制御用ＴＦＴ、５００５はコンデ
ンサ、５００６、５００８は電流供給線、５００７はＥ
Ｌ素子とする。[Embodiment 22] In this embodiment, FIG.
FIG. 29 illustrates an example in which a pixel having a structure different from that of the circuit diagram illustrated in FIG. In this embodiment,
5001 is a source wiring of the switching TFT 5002, 5003 is a gate wiring of the switching TFT 5002, 5004 is a current control TFT, 5005 is a capacitor, 5006 and 5008 are current supply lines, and 5007 is an E.
L element.
【０３０３】図２９（Ａ）は、二つの画素間で電流供給
線５００６を共通とした場合の例である。即ち、二つの
画素が電流供給線５００６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。FIG. 29A shows an example in which the current supply line 5006 is shared between two pixels. That is, the feature is that two pixels are formed to be line-symmetric with respect to the current supply line 5006. In this case, the number of power supply lines can be reduced, so that the pixel portion can have higher definition.
【０３０４】また、図２９（Ｂ）は、電流供給線５００
８をゲート配線５００３と平行に設けた場合の例であ
る。なお、図２９（Ｂ）では電流供給線５００８とゲー
ト配線５００３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線５００８とゲート配線５００３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。FIG. 29B shows the current supply line 500
8 is provided in parallel with the gate wiring 5003. In FIG. 29B, the current supply line 5008 and the gate wiring 5003 are provided so as not to overlap with each other.
They can be provided so as to overlap with each other via an insulating film. In this case, the power supply line 5008 and the gate wiring 5003 can share an occupied area, so that the pixel portion can have higher definition.
【０３０５】また、図２９（Ｃ）は、図２９（Ｂ）の構
造と同様に電流供給線５００８をゲート配線５００３と
平行に設け、さらに、二つの画素を電流供給線５００８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線５００８をゲート配線５００３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。Further, FIG. 29C shows that a current supply line 5008 is provided in parallel with the gate wiring 5003 similarly to the structure of FIG. 29B, and two pixels are connected to the current supply line 5008.
It is characterized in that it is formed so as to be line-symmetric with respect to.
It is also effective to provide the current supply line 5008 so as to overlap with one of the gate wirings 5003. In this case, the number of power supply lines can be reduced, so that the pixel portion can have higher definition.
【０３０６】なお、本実施例の構成は、実施例２０また
は２１の構成と自由に組み合わせて実施することが可能
である。また、実施例１８の電子機器の表示部として本
実施例の画素構造を有するＥＬ表示パネルを用いること
は有効である。The structure of this embodiment can be implemented by freely combining with the structure of Embodiment 20 or 21. In addition, it is effective to use an EL display panel having the pixel structure of this embodiment as the display portion of the electronic device of the eighteenth embodiment.
【０３０７】〔実施例２３〕実施例２０に示した図２７
（Ａ）、図２７（Ｂ）では電流制御用ＴＦＴ４１０３の
ゲートにかかる電圧を保持するためにコンデンサ４１０
４を設ける構造としているが、コンデンサ４１０４を省
略することも可能である。[Embodiment 23] FIG. 27 shown in Embodiment 20
27A and 27B, a capacitor 410 is used to hold a voltage applied to the gate of the current control TFT 4103.
4, but the capacitor 4104 can be omitted.
【０３０８】実施例２０の場合、電流制御用ＴＦＴ４１
０３として図２６に示すような本願発明のＮＴＦＴを用
いているため、ゲート絶縁膜を介してゲート電極（厳密
にはサイドウォール）と重なるように設けられたＬＤＤ
領域を有している。この重なり合った領域には一般的に
ゲート容量と呼ばれる寄生容量が形成されるが、本実施
例ではこの寄生容量をコンデンサ４１０４の代わりとし
て積極的に用いる点に特徴がある。In the case of Example 20, the current controlling TFT 41
Since the NTFT of the present invention as shown in FIG. 26 is used as the LDD 03, the LDD provided so as to overlap the gate electrode (strictly, the side wall) via the gate insulating film is provided.
Area. A parasitic capacitance generally referred to as a gate capacitance is formed in the overlapping region. The present embodiment is characterized in that this parasitic capacitance is positively used instead of the capacitor 4104.
【０３０９】この寄生容量のキャパシタンスは上記サイ
ドウォールとＬＤＤ領域とが重なり合った面積によって
変化するため、その重なり合った領域に含まれるＬＤＤ
領域の長さによって決まる。Since the capacitance of the parasitic capacitance changes depending on the area where the side wall and the LDD region overlap, the LDD included in the overlapping region
Determined by the length of the area.
【０３１０】また、実施例２２に示した図２９（Ａ）、
（Ｂ）、（Ｃ）の構造においても同様にコンデンサ５０
０５を省略することは可能である。Further, FIG. 29 (A) shown in Embodiment 22,
Similarly, in the structures of FIGS.
05 can be omitted.
【０３１１】なお、本実施例の構成は、実施例２０また
は２１の構成と自由に組み合わせて実施することが可能
である。また、実施例１８の電子機器の表示部として本
実施例の画素構造を有するＥＬ表示パネルを用いること
は有効である。The structure of this embodiment can be implemented by freely combining with the structure of Embodiment 20 or 21. In addition, it is effective to use an EL display panel having the pixel structure of this embodiment as the display portion of the electronic device of the eighteenth embodiment.
【０３１２】〔実施例２４〕本実施例のＥＬ表示装置に
ついて図３０（Ａ）、（Ｂ）を用いて説明する。図２５
〜図２９と同じ番号のものは同じ番号を指しているので
説明は省略する。また、図３０（Ａ）は本実施例のＥＬ
表示装置の上面図であり、図３０（Ａ）をＡ−Ａ’で切
断した断面図を図３０（Ｂ）に示す。[Embodiment 24] An EL display device of this embodiment will be described with reference to FIGS. FIG.
29 are the same as those in FIG. 29, and the description is omitted. FIG. 30A shows the EL of this embodiment.
FIG. 30B is a top view of the display device, and FIG. 30B is a cross-sectional view taken along line AA ′ of FIG.
【０３１３】まず実施例２０と同様にＥＬ素子の陽極４
０３０までを形成する。そしてＥＬ素子の表面を覆って
パシベーション膜６００３を形成する。さらに、ＥＬ素
子を覆うようにして充填材６００４を設ける。この充填
材６００４はカバー材６０００を接着するための接着剤
としても機能する。充填材６００４としては、ＰＶＣ
（ポリビニルクロライド）、エポキシ樹脂、シリコーン
樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エ
チレンビニルアセテート）を用いることができる。この
充填材６００４の内部に乾燥剤を設けておくと、吸湿効
果を保ち続けられるので好ましい。First, as in Example 20, the anode 4 of the EL element was
030 is formed. Then, a passivation film 6003 is formed to cover the surface of the EL element. Further, a filler 6004 is provided so as to cover the EL element. The filler 6004 also functions as an adhesive for bonding the cover material 6000. As the filler 6004, PVC
(Polyvinyl chloride), epoxy resin, silicone resin, PVB (polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. It is preferable that a desiccant is provided inside the filler 6004 because the moisture absorbing effect can be maintained.
【０３１４】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Fibergla
ss-Reinforced Plastics）板、ＰＶＦ（ポリビニルフロ
ライド）フィルム、マイラーフィルム、ポリエステルフ
ィルムまたはアクリルフィルムを用いることができる。
なお、本実施例では発光層で発した光が陽極４０３０側
へ放射されるため、カバー材６０００は透明なものを用
いる。The cover material 6000 may be a glass plate, an aluminum plate, a stainless steel plate, FRP (Fibergla
ss-Reinforced Plastics) plate, PVF (polyvinyl fluoride) film, mylar film, polyester film or acrylic film can be used.
In this embodiment, since light emitted from the light emitting layer is emitted to the anode 4030 side, a transparent cover material 6000 is used.
【０３１５】次に、充填材６００４を用いてカバー材６
０００を接着した後、充填材６００４の側面（露呈面）
を覆うようにフレーム材６００１を取り付ける。フレー
ム材６００１はシール材（接着剤として機能する）６０
０２によって接着される。このとき、シール材６００２
としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ
層の耐熱性が許せば熱硬化性樹脂を用いても良い。な
お、シール材６００２はできるだけ水分や酸素を透過し
ない材料であることが望ましい。また、シール材６００
２の内部に乾燥剤を添加してあっても良い。[0315] Next, the cover material 6
After bonding 000, the side surface of filler 6004 (exposed surface)
Frame material 6001 is attached so as to cover. The frame material 6001 is a sealing material (functioning as an adhesive) 60.
No. 02. At this time, the sealing material 6002
It is preferable to use a photocurable resin as the
A thermosetting resin may be used if the heat resistance of the layer permits. Note that the sealant 6002 is preferably a material that does not transmit moisture or oxygen as much as possible. In addition, the sealing material 600
A desiccant may be added to the inside of 2.
【０３１６】なお、本実施例の構造は実施例２１に示し
たＥＬ表示装置に対して用いることも可能である。Note that the structure of this embodiment can be used for the EL display device shown in Embodiment 21.
【０３１７】〔実施例２５〕本実施例のＥＬ表示装置に
ついて図３１（Ａ）、（Ｂ）を用いて説明する。図２５
〜図２９と同じ番号のものは同じ番号を指しているので
説明は省略する。また、図３１（Ａ）は本実施例のＥＬ
表示装置の上面図であり、図３１（Ａ）をＡ−Ａ’で切
断した断面図を図３１（Ｂ）に示す。[Embodiment 25] An EL display device of this embodiment will be described with reference to FIGS. FIG.
29 are the same as those in FIG. 29, and the description is omitted. FIG. 31A shows the EL of this embodiment.
FIG. 31B is a top view of the display device, and FIG. 31B is a cross-sectional view taken along line AA ′ of FIG.
【０３１８】本実施例では実施例２４との差異について
のみ説明する。実施例２４ではカバー材６０００を充填
材６００４により接着したあと、フレーム材６００１を
取り付けたが、本実施例ではカバー材６０００を、基板
上に形成したシール材（第１のシール材）７０００によ
り接着し、第１のシール材７０００で囲まれた領域の内
側に充填材７００２を充填する。さらに、第１のシール
材７０００の外側を別のシール材（第２のシール材）７
００１で覆う。第２のシール材７００１はＦＰＣ４０１
７も覆うように形成することが好ましい。In this embodiment, only differences from the twenty-fourth embodiment will be described. In Example 24, the frame material 6001 was attached after bonding the cover material 6000 with the filler material 6004. In this example, the cover material 6000 was bonded with the seal material (first seal material) 7000 formed on the substrate. Then, a filler 7002 is filled inside a region surrounded by the first sealant 7000. Further, the outside of the first sealing material 7000 is separated by another sealing material (second sealing material) 7.
Cover with 001. The second sealant 7001 is an FPC 401
7 is preferably formed so as to cover also.
【０３１９】なお、本実施例の構造は実施例２１に示し
たＥＬ表示装置に対して用いることも可能である。The structure of this embodiment can be used for the EL display device shown in Embodiment 21.
【０３２０】[0320]
【発明の効果】本願発明を実施することで、ＮＴＦＴの
信頼性を高めることが可能となる。従って、厳しい信頼
性が要求される高い電気特性（特に高いモビリティ）を
有するＮＴＦＴの信頼性を確保することが可能となる。
また同時に、特性バランスに優れたＮＴＦＴとＰＴＦＴ
とを組み合わせてＣＭＯＳ回路を形成することで、信頼
性が高く且つ優れた電気特性を示す半導体回路を形成で
きる。According to the present invention, the reliability of the NTFT can be improved. Therefore, it is possible to ensure the reliability of the NTFT having high electric characteristics (especially high mobility) for which strict reliability is required.
At the same time, NTFT and PTFT with excellent characteristic balance
By forming a CMOS circuit in combination with the above, a semiconductor circuit having high reliability and excellent electrical characteristics can be formed.
【０３２１】さらに、本願発明では半導体の結晶化に用
いた触媒元素を低減することができるため、不安定要因
の少ない半導体装置を実現できる。しかも触媒元素を低
減する工程はソース領域及びドレイン領域の形成及び活
性化と同時に行われるため、スループットを低下させる
ようなこともない。Further, in the present invention, since the number of catalytic elements used for crystallization of a semiconductor can be reduced, a semiconductor device with less instability can be realized. Moreover, since the step of reducing the catalytic element is performed simultaneously with the formation and activation of the source region and the drain region, the throughput does not decrease.
【０３２２】また、以上のようにＴＦＴで組む回路の信
頼性を高めることで電気光学装置、半導体回路、さらに
は電子機器をも含む全ての半導体装置の信頼性を確保す
ることが可能となる。As described above, by increasing the reliability of a circuit formed by TFTs, it is possible to ensure the reliability of all semiconductor devices including electro-optical devices, semiconductor circuits, and electronic devices.
【図１】 ＣＭＯＳ回路の断面を示す図。FIG. 1 is a diagram showing a cross section of a CMOS circuit.
【図２】 ＭＯＳＦＥＴの断面構造を示す図。FIG. 2 is a diagram showing a cross-sectional structure of a MOSFET.
【図３】 ＣＭＯＳ回路の作製工程を示す図。FIG. 3 is a diagram illustrating a manufacturing process of a CMOS circuit.
【図４】 ＣＭＯＳ回路の作製工程を示す図。FIG. 4 is a diagram showing a manufacturing process of a CMOS circuit.
【図５】 ポリシリコン膜の作製工程を示す図。FIG. 5 is a view showing a manufacturing process of a polysilicon film.
【図６】 ポリシリコン膜の作製工程を示す図。FIG. 6 is a diagram showing a manufacturing process of a polysilicon film.
【図７】 ポリシリコン膜の作製工程を示す図。FIG. 7 is a view showing a manufacturing process of a polysilicon film.
【図８】 ＣＭＯＳ回路の作製工程を示す図。FIG. 8 is a diagram illustrating a manufacturing process of a CMOS circuit.
【図９】 ＣＭＯＳ回路の作製工程を示す図。FIG. 9 illustrates a manufacturing process of a CMOS circuit.
【図１０】 ＣＭＯＳ回路の作製工程を示す図。FIG. 10 illustrates a manufacturing process of a CMOS circuit.
【図１１】 ＣＭＯＳ回路の作製工程を示す図。FIG. 11 illustrates a manufacturing process of a CMOS circuit.
【図１２】 電気光学装置の外観を示す図。FIG. 12 is a diagram illustrating an appearance of an electro-optical device.
【図１３】 電子機器の一例を示す図。FIG. 13 illustrates an example of an electronic device.
【図１４】 ＣＭＯＳ回路を上面からみた図。FIG. 14 is a diagram of a CMOS circuit viewed from above.
【図１５】 画素マトリクス回路の構造を示す図。FIG. 15 illustrates a structure of a pixel matrix circuit.
【図１６】 画素マトリクス回路の構造を示す図。FIG. 16 illustrates a structure of a pixel matrix circuit.
【図１７】 画素マトリクス回路の構造を示す図。FIG. 17 illustrates a structure of a pixel matrix circuit.
【図１８】 画素マトリクス回路の構造を示す図。FIG. 18 illustrates a structure of a pixel matrix circuit.
【図１９】 各種ＴＦＴ構造を比較するための図。FIG. 19 is a diagram for comparing various TFT structures.
【図２０】 ＮＴＦＴ（オフ状態）のエネルギーバンド
を示す図。FIG. 20 illustrates an energy band of an NTFT (off state).
【図２１】 ＣＭＯＳ回路の作製工程を示す図。FIG. 21 illustrates a manufacturing process of a CMOS circuit.
【図２２】 ポリシリコン膜の作製工程を示す図。FIG. 22 is a view showing a manufacturing process of a polysilicon film.
【図２３】 電子機器の一例を示す図。FIG. 23 illustrates an example of an electronic device.
【図２４】 電子機器の一例を示す図。FIG. 24 illustrates an example of an electronic device.
【図２５】 ＥＬ表示装置の上面構造及び断面構造を示
す図。FIG. 25 illustrates a top structure and a cross-sectional structure of an EL display device.
【図２６】 ＥＬ表示装置の断面構造を示す図。FIG 26 illustrates a cross-sectional structure of an EL display device.
【図２７】 ＥＬ表示装置の上面構造及び回路構成を示
す図。FIG. 27 illustrates a top structure and a circuit configuration of an EL display device.
【図２８】 ＥＬ表示装置の断面構造を示す図。FIG 28 illustrates a cross-sectional structure of an EL display device.
【図２９】 ＥＬ表示装置の回路構成を示す図。FIG. 29 illustrates a circuit configuration of an EL display device.
【図３０】 ＥＬ表示装置の上面構造及び断面構造を示
す図。FIG. 30 illustrates a top structure and a cross-sectional structure of an EL display device.
【図３１】 ＥＬ表示装置の上面構造及び断面構造を示
す図。FIG. 31 illustrates a top structure and a cross-sectional structure of an EL display device.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 29/78 ６２７Ｇ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 27/08 331 H01L 29/78 627G
Claims (38)
けられた配線及び該配線の側部に設けられたサイドウォ
ールを有するＴＦＴを含む半導体装置であって、 前記活性層は、チャネル形成領域及び異なる濃度で同一
の不純物を含む少なくとも三種類の不純物領域を含み、 前記少なくとも三種類の不純物領域のうち、前記チャネ
ル形成領域と接する不純物領域は、前記絶縁膜を介して
前記サイドウォールと重なっていることを特徴とする半
導体装置。1. A semiconductor device comprising: a TFT having an active layer, a wiring provided on the active layer via an insulating film, and a sidewall provided on a side portion of the wiring. And a channel formation region and at least three types of impurity regions containing the same impurity at different concentrations. Of the at least three types of impurity regions, an impurity region that is in contact with the channel formation region is disposed on the side with the insulating film interposed therebetween. A semiconductor device overlapped with a wall.
けられた配線及び該配線の側部に設けられたサイドウォ
ールを有するＴＦＴを含む半導体装置であって、 前記活性層は、チャネル形成領域、第１不純物領域、第
２不純物領域及び第３不純物領域の順に並んだ構造を有
し、 前記第１不純物領域、前記第２不純物領域及び前記第３
不純物領域は各々異なる濃度で同一の不純物を含み、 前記第１不純物領域は前記絶縁膜を介して前記サイドウ
ォールと重なっていることを特徴とする半導体装置。2. A semiconductor device comprising a TFT having an active layer, a wiring provided on the active layer via an insulating film, and a sidewall provided on a side of the wiring, wherein the active layer is , A channel formation region, a first impurity region, a second impurity region, and a third impurity region. The first impurity region, the second impurity region, and the third
A semiconductor device, wherein the impurity regions include the same impurity at different concentrations, and wherein the first impurity region overlaps with the sidewall via the insulating film.
けられた配線及び該配線の側部に設けられたサイドウォ
ールを有するＴＦＴを含む半導体装置であって、 前記活性層は、チャネル形成領域及び異なる濃度で同一
の不純物を含む少なくとも三種類の不純物領域とを含
み、 前記少なくとも三種類の不純物領域は、前記チャネル形
成領域からの距離が遠いほど前記不純物の濃度が高いこ
とを特徴とする半導体装置。3. A semiconductor device including a TFT having an active layer, a wiring provided on the active layer via an insulating film, and a sidewall provided on a side of the wiring, wherein the active layer is A channel formation region and at least three types of impurity regions containing the same impurity at different concentrations, wherein the at least three types of impurity regions have a higher impurity concentration as the distance from the channel formation region increases. Characteristic semiconductor device.
けられた配線及び該配線の側部に設けられたサイドウォ
ールを有するＴＦＴを含む半導体装置であって、 前記活性層は、チャネル形成領域、第１不純物領域、第
２不純物領域、第３不純物領域の順に並んだ構造を有
し、 前記第１不純物領域、前記第２不純物領域及び前記第３
不純物領域は各々異なる濃度で同一の不純物を含み、 前記不純物の濃度は、前記第１不純物領域よりも前記第
２不純物領域の方が高く、前記第２不純物領域よりも前
記第３不純物領域の方が高いことを特徴とする半導体装
置。4. A semiconductor device comprising: a TFT having an active layer, a wiring provided on the active layer via an insulating film, and a sidewall provided on a side portion of the wiring, wherein the active layer is , A channel forming region, a first impurity region, a second impurity region, and a third impurity region. The first impurity region, the second impurity region, and the third
The impurity regions contain the same impurity at different concentrations, and the impurity concentration is higher in the second impurity region than in the first impurity region, and is higher in the third impurity region than in the second impurity region. A semiconductor device characterized by high performance.
て、前記チャネル形成領域から最も遠い不純物領域に
は、前記活性層の結晶化に用いた触媒元素が１×１０17
〜１×１０20atoms/cm3の濃度で存在することを特徴と
する半導体装置。5. The catalyst element according to claim 1, wherein the catalyst element used for crystallization of the active layer is 1 × 10 17 in the impurity region furthest from the channel formation region.
A semiconductor device characterized by being present at a concentration of about 1 × 10 20 atoms / cm 3 .
Ge、Co、Fe、Pd、Sn、Pb、Pt、Cu、AuまたはSiから選ば
れた一種または複数種の元素であることを特徴とする半
導体装置。6. The method according to claim 5, wherein the catalyst element is Ni,
A semiconductor device comprising one or more elements selected from Ge, Co, Fe, Pd, Sn, Pb, Pt, Cu, Au, and Si.
て、前記配線の少なくとも一部は窒化シリコン膜に覆わ
れていることを特徴とする半導体装置。7. The semiconductor device according to claim 1, wherein at least a part of the wiring is covered with a silicon nitride film.
て、前記サイドウォールは導電性を有することを特徴と
する半導体装置。8. The semiconductor device according to claim 1, wherein the sidewall has conductivity.
て、前記サイドウォールはシリコンを主成分とする材料
で形成されていることを特徴とする半導体装置。9. The semiconductor device according to claim 1, wherein said sidewall is formed of a material containing silicon as a main component.
絶縁膜は前記チャネル形成領域、前記第１不純物領域及
び前記第２不純物領域に接して設けられていることを特
徴とする半導体装置。10. The semiconductor device according to claim 2, wherein the insulating film is provided in contact with the channel forming region, the first impurity region, and the second impurity region.
第１不純物領域に含まれる前記不純物の濃度は１×１０
15〜１×１０17atoms/cm3であり、前記第２不純物領域
に含まれる前記不純物の濃度は１×１０16〜１×１０19
atoms/cm3であることを特徴とする半導体装置。11. The method according to claim 2, wherein the concentration of said impurity contained in said first impurity region is 1 × 10 5.
15 to 1 × 10 17 atoms / cm 3 , and the concentration of the impurity contained in the second impurity region is 1 × 10 16 to 1 × 10 19
A semiconductor device characterized by atoms / cm 3 .
設けられた配線及び該配線の側部に設けられたサイドウ
ォールを有するＮＴＦＴ並びに活性層及び該活性層の上
に絶縁膜を介して設けられた配線を有するＰＴＦＴで形
成されたＣＭＯＳ回路を含む半導体装置であって、 前記ＮＴＦＴの活性層は、チャネル形成領域及び異なる
濃度で同一の不純物を含む少なくとも三種類の不純物領
域とを含み、 前記少なくとも三種類の不純物領域のうち、前記チャネ
ル形成領域と接する不純物領域は、前記絶縁膜を介して
前記サイドウォールと重なっていることを特徴とする半
導体装置。12. An NTFT having an active layer, a wiring provided on the active layer via an insulating film, and a sidewall provided on a side portion of the wiring, and an insulating film provided on the active layer and the active layer. A semiconductor device including a CMOS circuit formed of PTFTs having wirings provided through the active layer, wherein the active layer of the NTFT includes a channel formation region and at least three types of impurity regions containing the same impurity at different concentrations. Wherein the impurity region in contact with the channel formation region among the at least three types of impurity regions overlaps with the sidewall via the insulating film.
設けられた配線及び該配線の側部に設けられたサイドウ
ォールを有するＮＴＦＴ並びに活性層及び該活性層の上
に絶縁膜を介して設けられた配線を有するＰＴＦＴで形
成されたＣＭＯＳ回路を含む半導体装置であって、 前記ＮＴＦＴの活性層は、チャネル形成領域、第１不純
物領域、第２不純物領域及び第３不純物領域の順に並ん
だ構造を有し、 前記第１不純物領域、前記第２不純物領域及び前記第３
不純物領域は各々異なる濃度で同一の不純物を含み、 前記第１不純物領域は前記絶縁膜を介して前記サイドウ
ォールと重なっていることを特徴とする半導体装置。13. An NTFT having an active layer, a wiring provided on the active layer via an insulating film, and a sidewall provided on a side of the wiring, and an insulating film provided on the active layer and the active layer. A semiconductor device including a CMOS circuit formed of PTFTs having wirings provided through the active region, wherein the active layer of the NTFT is formed of a channel forming region, a first impurity region, a second impurity region, and a third impurity region. The first impurity region, the second impurity region, and the third
A semiconductor device, wherein the impurity regions include the same impurity at different concentrations, and wherein the first impurity region overlaps with the sidewall via the insulating film.
設けられた配線及び該配線の側部に設けられたサイドウ
ォールを有するＮＴＦＴ並びに活性層及び該活性層の上
に絶縁膜を介して設けられた配線を有するＰＴＦＴで形
成されたＣＭＯＳ回路を含む半導体装置であって、 前記ＮＴＦＴの活性層は、チャネル形成領域及び異なる
濃度で同一の不純物を含む少なくとも三種類の不純物領
域とを含み、 前記少なくとも三種類の不純物領域は、前記チャネル形
成領域からの距離が遠いほど前記不純物の濃度が高いこ
とを特徴とする半導体装置。14. An NTFT having an active layer, a wiring provided on the active layer via an insulating film, and a sidewall provided on a side portion of the wiring, and an insulating film provided on the active layer and the active layer. A semiconductor device including a CMOS circuit formed of PTFTs having wirings provided through the active layer, wherein the active layer of the NTFT includes a channel formation region and at least three types of impurity regions containing the same impurity at different concentrations. A semiconductor device, wherein the impurity concentration of the at least three types of impurity regions increases as the distance from the channel formation region increases.
設けられた配線及び該配線の側部に設けられたサイドウ
ォールを有するＮＴＦＴ並びに活性層及び該活性層の上
に絶縁膜を介して設けられた配線を有するＰＴＦＴで形
成されたＣＭＯＳ回路を含む半導体装置であって、 前記ＮＴＦＴの活性層は、チャネル形成領域、第１不純
物領域、第２不純物領域及び第３不純物領域の順に並ん
だ構造を有し、 前記第１不純物領域、前記第２不純物領域及び前記第３
不純物領域は各々異なる濃度で同一の不純物を含み、 前記不純物の濃度は、前記第１不純物領域よりも前記第
２不純物領域の方が高く、前記第２不純物領域よりも前
記第３不純物領域の方が高いことを特徴とする半導体装
置。15. An NTFT having an active layer, a wiring provided on the active layer via an insulating film, and a sidewall provided on a side of the wiring, and an insulating film on the active layer and the active layer. A semiconductor device including a CMOS circuit formed of PTFTs having wirings provided through the active region, wherein the active layer of the NTFT is formed of a channel forming region, a first impurity region, a second impurity region, and a third impurity region. The first impurity region, the second impurity region, and the third
The impurity regions contain the same impurity at different concentrations, and the impurity concentration is higher in the second impurity region than in the first impurity region, and is higher in the third impurity region than in the second impurity region. A semiconductor device characterized by high performance.
において、前記チャネル形成領域から最も遠い不純物領
域には、前記活性層の結晶化に用いた触媒元素が１×１
０17〜１×１０20atoms/cm3の濃度で存在することを特
徴とする半導体装置。16. The catalyst element according to claim 11, wherein a catalyst element used for crystallization of the active layer is 1 × 1 in the impurity region furthest from the channel formation region.
A semiconductor device characterized by being present at a concentration of 0 17 to 1 × 10 20 atoms / cm 3 .
Ni、Ge、Co、Fe、Pd、Sn、Pb、Pt、Cu、AuまたはSiから
選ばれた一種または複数種の元素であることを特徴とす
る半導体装置。17. The catalyst element according to claim 15, wherein
A semiconductor device comprising one or more elements selected from Ni, Ge, Co, Fe, Pd, Sn, Pb, Pt, Cu, Au, and Si.
において、前記配線の少なくとも一部は窒化シリコン膜
に覆われていることを特徴とする半導体装置。18. The semiconductor device according to claim 11, wherein at least a part of the wiring is covered with a silicon nitride film.
において、前記ＰＴＦＴの活性層は、チャネル形成領域
及び前記チャネル形成領域を挟む第４不純物領域で形成
されていることを特徴とする半導体装置。19. The semiconductor according to claim 11, wherein the active layer of the PTFT is formed of a channel forming region and a fourth impurity region sandwiching the channel forming region. apparatus.
において、前記サイドウォールは導電性を有することを
特徴とする半導体装置。20. The semiconductor device according to claim 11, wherein said sidewall has conductivity.
において、前記サイドウォールはシリコンを主成分とす
る材料で形成されていることを特徴とする半導体装置。21. A semiconductor device according to claim 11, wherein said sidewall is formed of a material containing silicon as a main component.
前記絶縁膜は前記チャネル形成領域、前記第１不純物領
域及び前記第２不純物領域に接して設けられていること
を特徴とする半導体装置。22. The method according to claim 12, wherein
The semiconductor device, wherein the insulating film is provided in contact with the channel formation region, the first impurity region, and the second impurity region.
前記第１不純物領域に含まれる前記不純物の濃度は１×
１０15〜１×１０17atoms/cm3であり、前記第２不純物
領域に含まれる前記不純物の濃度は１×１０16〜１×１
０19atoms/cm3であることを特徴とする半導体装置。23. The method according to claim 12, wherein
The concentration of the impurity contained in the first impurity region is 1 ×
10 15 to 1 × 10 17 atoms / cm 3 , and the concentration of the impurity contained in the second impurity region is 1 × 10 16 to 1 × 1
A semiconductor device characterized by being 0 19 atoms / cm 3 .
おいて、前記ＴＦＴに液晶素子が電気的に接続されてい
ることを特徴とする電気光学装置。24. The electro-optical device according to claim 1, wherein a liquid crystal element is electrically connected to the TFT.
おいて、前記ＴＦＴにＥＬ素子が電気的に接続されてい
ることを特徴とする電気光学装置。25. An electro-optical device according to claim 1, wherein an EL element is electrically connected to said TFT.
気光学装置を用いたことを特徴とする電子機器。26. An electronic apparatus using the electro-optical device according to claim 23.
３工程と、 前記配線をマスクとして、前記活性層に周期表の１５族
に属する元素を添加する第４工程と、 前記配線の側部にサイドウォールを形成する第５工程
と、 前記配線及び前記サイドウォールをマスクとして、前記
活性層に周期表の１５族に属する元素を添加する第６工
程と、 前記絶縁膜の一部を除去し、前記活性層の一部を露呈さ
せる第７工程と、 前記第７工程で露呈した活性層に周期表の１５族に属す
る元素を添加する第８工程と、 を有することを特徴とする半導体装置の作製方法。27. A first step of forming an active layer on a substrate, a second step of forming an insulating film on the active layer, and forming a wiring on the active layer via the insulating film. A third step of adding an element belonging to Group 15 of the periodic table to the active layer using the wiring as a mask, a fifth step of forming a sidewall on a side portion of the wiring, A sixth step of adding an element belonging to Group 15 of the periodic table to the active layer using the sidewall as a mask; a seventh step of removing a part of the insulating film and exposing a part of the active layer; And an eighth step of adding an element belonging to Group 15 of the periodic table to the active layer exposed in the seventh step.
する第１工程と、 前記第１活性層及び前記第２活性層の上に絶縁膜を形成
する第２工程と、 前記第１活性層及び前記第２活性層の上に前記絶縁膜を
介して配線を形成する第３工程と、 前記配線をマスクとして、前記第１活性層及び前記第２
活性層に周期表の１５族に属する元素を添加する第４工
程と、 前記配線の側部にサイドウォールを形成する第５工程
と、 前記配線及び前記サイドウォールをマスクとして、前記
第１活性層及び前記第２活性層に周期表の１５族に属す
る元素を添加する第６工程と、 前記絶縁膜の一部を除去し、前記第１活性層の一部を露
呈させる第７工程と、 前記第７工程で露呈した前記第１活性層に周期表の１５
族に属する元素を添加する第８工程と、 前記絶縁膜の一部を除去し、前記第２活性層の一部を露
呈させる第９工程と、 前記第９工程で露呈した前記第２活性層に周期表の１３
族に属する元素を添加する第１０工程と、 を有することを特徴とする半導体装置の作製方法。28. A first step of forming a first active layer and a second active layer on a substrate, a second step of forming an insulating film on the first active layer and the second active layer, A third step of forming a wiring on the first active layer and the second active layer via the insulating film, and using the wiring as a mask, the first active layer and the second
A fourth step of adding an element belonging to Group 15 of the periodic table to the active layer; a fifth step of forming a sidewall on the side of the wiring; and the first active layer using the wiring and the sidewall as a mask. A sixth step of adding an element belonging to Group 15 of the periodic table to the second active layer; a seventh step of removing a part of the insulating film and exposing a part of the first active layer; In the first active layer exposed in the seventh step, 15
An eighth step of adding an element belonging to group III, a ninth step of removing a part of the insulating film and exposing a part of the second active layer, and the second active layer exposed in the ninth step 13 of the periodic table
A method for manufacturing a semiconductor device, comprising: a tenth step of adding an element belonging to group III.
導体膜を形成する第１工程と、 前記結晶を含む半導体膜をパターニングして活性層を形
成する第２工程と、 前記活性層の上に絶縁膜を形成する第３工程と、 前記活性層の上に前記絶縁膜を介して配線を形成する第
４工程と、 前記配線をマスクとして、前記活性層に周期表の１５族
に属する元素を添加する第５工程と、 前記配線の側部にサイドウォールを形成する第６工程
と、 前記配線及び前記サイドウォールをマスクとして、前記
活性層に周期表の１５族に属する元素を添加する第７工
程と、 前記絶縁膜の一部を除去し、前記活性層の一部を露呈さ
せる第８工程と、 前記第８工程で露呈した活性層に周期表の１５族に属す
る元素を添加する第９工程と、 熱処理により、前記第９工程で周期表の１５族に属する
元素が添加された領域に前記触媒元素を移動させる第１
０工程と、 を有することを特徴とする半導体装置の作製方法。29. A first step of forming a semiconductor film containing crystals on a substrate by using a catalytic element, a second step of patterning the semiconductor film containing crystals to form an active layer, A third step of forming an insulating film thereon, a fourth step of forming a wiring on the active layer via the insulating film, and using the wiring as a mask, the active layer belongs to Group 15 of the periodic table. A fifth step of adding an element, a sixth step of forming a sidewall on the side of the wiring, and adding an element belonging to Group 15 of the periodic table to the active layer using the wiring and the sidewall as a mask. A seventh step, an eighth step of removing a part of the insulating film and exposing a part of the active layer, and adding an element belonging to Group 15 of the periodic table to the active layer exposed in the eighth step. The ninth step is performed by heat treatment. In first moving the catalyst element an element belonging to Group 15 of the periodic table is added regions
0. A method for manufacturing a semiconductor device, comprising:
導体膜を形成する第１工程と、 前記結晶を含む半導体膜をパターニングして第１活性層
及び第２活性層を形成する第２工程と、 前記第１活性層及び前記第２活性層の上に絶縁膜を形成
する第３工程と、 前記第１活性層及び前記第２活性層の上に前記絶縁膜を
介して配線を形成する第４工程と、 前記配線をマスクとして、前記第１活性層及び前記第２
活性層に周期表の１５族に属する元素を添加する第５工
程と、 前記配線の側部にサイドウォールを形成する第６工程
と、 前記配線及び前記サイドウォールをマスクとして、前記
第１活性層及び前記第２活性層に周期表の１５族に属す
る元素を添加する第７工程と、 前記絶縁膜の一部を除去し、前記第１活性層の一部及び
前記第２活性層の一部を露呈させる第８工程と、 前記第８工程で露呈した前記第１活性層及び前記第２活
性層に周期表の１５族に属する元素を添加する第９工程
と、 前記第１活性層をレジストマスクで覆い、前記第２活性
層の一部に周期表の１３族に属する元素を添加する第１
０工程と、 熱処理により、前記第８工程で前記周期表の１５族に属
する元素が添加された領域に前記触媒元素を移動させる
第１１工程と、 を有することを特徴とする半導体装置の作製方法。30. A first step of forming a semiconductor film including a crystal on a substrate using a catalytic element, and a second step of forming a first active layer and a second active layer by patterning the semiconductor film including a crystal. A step of forming an insulating film on the first active layer and the second active layer; and forming a wiring on the first active layer and the second active layer via the insulating film. A fourth step of using the first active layer and the second
A fifth step of adding an element belonging to Group 15 of the periodic table to the active layer, a sixth step of forming a sidewall on a side portion of the wiring, and the first active layer using the wiring and the sidewall as a mask. And a seventh step of adding an element belonging to Group 15 of the periodic table to the second active layer; removing a part of the insulating film to form a part of the first active layer and a part of the second active layer An ninth step of adding an element belonging to Group 15 of the periodic table to the first active layer and the second active layer exposed in the eighth step, and resisting the first active layer. A first active layer, which is covered with a mask and in which an element belonging to Group 13 of the periodic table is added to a part of the second active layer;
A method for manufacturing a semiconductor device, comprising: a step 0; and an eleventh step of moving the catalytic element to a region to which an element belonging to Group 15 of the periodic table in the eighth step is added by heat treatment. .
前記活性層にはチャネル形成領域及び異なる濃度で前記
周期表の１５族に属する元素を含む少なくとも三種類の
不純物領域とが形成されることを特徴とする半導体装置
の作製方法。31. The method according to claim 26 or 28,
A method for manufacturing a semiconductor device, wherein a channel formation region and at least three types of impurity regions containing elements belonging to Group 15 of the periodic table at different concentrations are formed in the active layer.
前記活性層にはチャネル形成領域及び異なる濃度で前記
周期表の１５族に属する元素を含む第１不純物領域、第
２不純物領域及び第３不純物領域が形成されることを特
徴とする半導体装置の作製方法。32. The method according to claim 26, wherein
A semiconductor device, wherein a channel formation region and first, second, and third impurity regions containing elements belonging to Group 15 of the periodic table at different concentrations are formed in the active layer. Method.
前記第１活性層にはチャネル形成領域及び異なる濃度で
前記周期表の１５族に属する元素を含む少なくとも三種
類の不純物領域が形成され、 前記第２活性層にはチャネル形成領域及び第４不純物領
域が形成されることを特徴とする半導体装置の作製方
法。33. The method according to claim 27 or 29,
A channel forming region and at least three types of impurity regions containing elements belonging to Group 15 of the periodic table at different concentrations are formed in the first active layer, and a channel forming region and a fourth impurity region are formed in the second active layer. Forming a semiconductor device.
前記第１活性層にはチャネル形成領域、第１不純物領
域、第２不純物領域及び第３不純物領域が形成され、 前記第２活性層にはチャネル形成領域及び第４不純物領
域が形成されることを特徴とする半導体装置の作製方
法。34. The method according to claim 27, wherein
A channel formation region, a first impurity region, a second impurity region, and a third impurity region are formed in the first active layer, and a channel formation region and a fourth impurity region are formed in the second active layer. A method for manufacturing a semiconductor device.
一において、前記サイドウォールは前記第１不純物領域
の上方に形成されることを特徴とする半導体装置の作製
方法。35. The method of manufacturing a semiconductor device according to claim 31, wherein the sidewall is formed above the first impurity region.
前記周期表の１５族に属する元素の濃度は、前記第１不
純物領域よりも前記第２不純物領域の方が高く、且つ、
前記第２不純物領域よりも前記第３不純物領域の方が高
くなるように添加されることを特徴とする半導体装置の
作製方法。36. The method according to claim 31, wherein
The concentration of an element belonging to Group 15 of the periodic table is higher in the second impurity region than in the first impurity region, and
A method for manufacturing a semiconductor device, wherein the third impurity region is added so as to be higher than the second impurity region.
記サイドウォールは導電性を有する材料で形成されるこ
とを特徴とする半導体装置の作製方法。37. The method for manufacturing a semiconductor device according to claim 26, wherein said sidewall is formed of a conductive material.
記サイドウォールはシリコンを主成分とする材料で形成
されることを特徴とする半導体装置の作製方法。38. The method for manufacturing a semiconductor device according to claim 26, wherein said sidewall is formed of a material containing silicon as a main component.
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