JP2000208714A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、アナログ／デジタル
回路が混在する半導体装置及びその製造方法に関する。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having mixed analog / digital circuits and a method of manufacturing the same.
【０００２】[0002]
【従来の技術及び発明が解決しようとする課題】従来か
ら、デジタル／アナログ回路が混在する半導体集積回路
においては、デジタル回路での信号が半導体基板を介し
てアナログ回路へノイズとして入り込み、アナログ回路
が誤動作してしまうという問題がある。このような誤動
作は、デジタル回路で接合部電位が局所的に変動した場
合に、その変動が、アナログ回路の基板電位をＡＣ的に
変動させ、アナログ回路におけるＭＯＳトランジスタの
動作しきい値電圧（以後「Ｖｔｈ」と記す）又はゲート
電位を変動することにより、異常な回路動作が生じて発
生する。これに対して、図７に示すように、ノイズの低
減を図る構造を有する半導体装置が提案されている。2. Description of the Related Art Conventionally, in a semiconductor integrated circuit in which digital / analog circuits are mixed, a signal from the digital circuit enters the analog circuit via the semiconductor substrate as noise, and the analog circuit is There is a problem of malfunction. Such a malfunction is caused when the junction potential fluctuates locally in the digital circuit, and the fluctuation causes the substrate potential of the analog circuit to fluctuate in an AC manner. An abnormal circuit operation occurs due to fluctuation of the gate potential (referred to as “Vth”) or the gate potential, which occurs. On the other hand, as shown in FIG. 7, a semiconductor device having a structure for reducing noise has been proposed.
【０００３】この半導体装置によれば、アナログ回路部
ＡのｎチャネルＭＯＳトランジスタＴｒ１は、深いＮウ
エル３１によって、半導体基板３０と電気的に分離され
ている。このような構造により、デジタル回路部Ｄで発
生するＡＣ的な基板電流が、低インピーダンスに設計さ
れたＮウエル３１に吸収されるため、トランジスタＴｒ
１の基板電位はデジタル回路部Ｄからのノイズの影響を
ほとんど受けない。According to this semiconductor device, the n-channel MOS transistor Tr1 of the analog circuit section A is electrically separated from the semiconductor substrate 30 by the deep N-well 31. With such a structure, an AC-like substrate current generated in the digital circuit section D is absorbed by the N-well 31 designed to have low impedance, so that the transistor Tr
The substrate potential of 1 is hardly affected by noise from the digital circuit section D.
【０００４】しかし、この半導体装置においては、ノイ
ズを取り出すために利用される深いＮウエル３１の電位
を固定する配線３２を新たに形成する必要がある。ま
た、Ｎウエル３１を低インピーダンスにしたとしても、
アナログ回路部ＡのインピーダンスがＮウェル３１のイ
ンピーダンスよりも小さい場合には、ノイズはＮウェル
３１では吸収されず、アナログ回路部Ａに流れる。よっ
て、Ｎウェル３１に対して、アナログ回路部Ａを高イン
ピーダンスに設計する必要が新たに生じる。However, in this semiconductor device, it is necessary to newly form a wiring 32 for fixing the potential of the deep N well 31 used for extracting noise. Also, even if the N-well 31 has a low impedance,
When the impedance of the analog circuit section A is smaller than the impedance of the N well 31, noise is not absorbed by the N well 31 and flows to the analog circuit section A. Therefore, it becomes necessary to design the analog circuit section A to have a high impedance with respect to the N well 31.
【０００５】また、図８に示すように、ノイズの低減を
図るために、ＳＯＩ構造基板上に形成されてなるデバイ
スが提案されている。このデバイスは、シリコン基板１
上に、比較的厚い埋め込み絶縁膜２を形成し、その上に
薄い単結晶シリコン活性層（ＳＯＩ：Silicon On Insul
ator）３が形成されてなるＳＩＭＯＸ（Separation by
Implanted OXigen）基板４を用い、この基板４における
アナログ回路部Ａ及びデジタル回路部Ｄに、それぞれト
ランジスタが形成されてなる。各トランジスタは、下方
の埋め込み絶縁膜２及び単結晶シリコン活性層３に形成
された素子分離膜５によって分離されている。よって、
ＤＣ的には、電流が埋め込み絶縁膜２、素子分離膜５を
通してもれることはほとんどないため、デジタル回路部
Ｄでの信号がアナログ回路部Ａへノイズとして入り込む
ことはない。As shown in FIG. 8, a device formed on an SOI structure substrate has been proposed in order to reduce noise. This device has a silicon substrate 1
A relatively thick buried insulating film 2 is formed thereon, and a thin single crystal silicon active layer (SOI: Silicon On Insul
ator) 3 formed by SIMOX (Separation by
Implanted OXigen) A substrate 4 is used, and a transistor is formed in each of the analog circuit portion A and the digital circuit portion D on the substrate 4. Each transistor is separated by an element isolation film 5 formed on a buried insulating film 2 and a single crystal silicon active layer 3 below. Therefore,
In terms of DC, current hardly leaks through the buried insulating film 2 and the element isolation film 5, so that the signal in the digital circuit section D does not enter the analog circuit section A as noise.
【０００６】しかし、電気的には、デジタル回路部とア
ナログ回路部との下方のシリコン基板１が、埋め込み絶
縁膜２を介して結合しており、また、シリコン基板１の
抵抗値は約１０Ωｍと比較的低抵抗のため、ノイズの周
波数が１ＧＨｚ以上になった場合には、埋め込み絶縁膜
２でのインピーダンス低下が顕著となる。よって、ＡＣ
的には、デジタル回路部Ｄでの信号がアナログ回路部Ａ
へノイズとして入り込むこととなる。However, electrically, the silicon substrate 1 below the digital circuit portion and the analog circuit portion is connected via the buried insulating film 2, and the resistance value of the silicon substrate 1 is about 10 Ωm. Since the resistance is relatively low, when the frequency of the noise becomes 1 GHz or more, the impedance drop in the buried insulating film 2 becomes remarkable. Therefore, AC
Typically, the signal in the digital circuit section D is converted to the analog circuit section A.
Noise as a noise.
【０００７】よって、このようなノイズを防止するため
には、アナログ回路部Ａを高インピーダンスに設計する
必要がある。その方法として、例えば、絶縁膜の容量を
低減化する方法がある。この方法では、埋め込み絶縁膜
２の膜厚を厚くすることが有効であるが、その一方で、
埋め込み絶縁膜２の欠陥を抑制するという観点からは厚
膜化は望ましくないという課題がある。Therefore, in order to prevent such noise, it is necessary to design the analog circuit section A to have a high impedance. For example, there is a method of reducing the capacitance of the insulating film. In this method, it is effective to increase the thickness of the buried insulating film 2, but on the other hand,
There is a problem that it is not desirable to increase the thickness from the viewpoint of suppressing defects in the buried insulating film 2.
【０００８】さらに、デジタル回路部Ｄからアナログ回
路部Ａへのノイズの伝播を抑制する方法として、シリコ
ン基板１の抵抗を上げる方法がある。しかし、抵抗が高
いシリコン基板を成長させることは、結晶性の問題から
困難であり、現状では５０Ω・ｃｍ程度の抵抗値しか実
現されていない。Further, as a method of suppressing the propagation of noise from the digital circuit section D to the analog circuit section A, there is a method of increasing the resistance of the silicon substrate 1. However, it is difficult to grow a silicon substrate having a high resistance due to a problem of crystallinity, and at present, only a resistance value of about 50 Ω · cm is realized.
【０００９】また、シリコン基板１にトランジスタを作
製する際に抵抗を上げる方法として、図９に示すよう
に、Ｐ型シリコン基板１の全表面にＮ型不純物をイオン
注入することによりＰ- 領域１ａを形成する方法が、特
開平１０−１２７１７号公報に提案されている。As a method of increasing the resistance when fabricating a transistor on the silicon substrate 1, as shown in FIG. 9, an N-type impurity is ion-implanted into the entire surface of the P-type silicon substrate 1 so that the P - region 1a Is proposed in Japanese Patent Application Laid-Open No. 10-12717.
【００１０】しかし、埋め込み絶縁膜２下のシリコン基
板１の不純物濃度が低い場合には、ゲート電極８、１１
やドレイン領域６、９の下方のシリコン基板１に空乏層
が形成されやすくなる。よって、ＳＯＩ構造基板４の単
結晶シリコン活性層３を薄くした完全空乏化型トランジ
スタにおいては、しきい値電圧が高くなり、ひいては電
流駆動能力が低下するという問題がある。However, when the impurity concentration of the silicon substrate 1 under the buried insulating film 2 is low, the gate electrodes 8 and 11
And a depletion layer is easily formed in the silicon substrate 1 below the drain regions 6 and 9. Therefore, in a fully-depleted transistor in which the single-crystal silicon active layer 3 of the SOI structure substrate 4 is thinned, there is a problem that the threshold voltage is increased and the current driving capability is reduced.
【００１１】これに対して、図１０に示すように、Ｐ型
シリコン基板１の全表面にＰ型不純物の高濃度領域１ｂ
を形成し、シリコン基板１の空乏化を防止する方法が提
案されている。しかし、この方法においては、シリコン
基板１が低インピーダンスとなり、ノイズに対ずる抑制
効果は期待できなくなる。On the other hand, as shown in FIG. 10, the entire surface of the P-type silicon
Has been proposed to prevent the depletion of the silicon substrate 1. However, in this method, the silicon substrate 1 has a low impedance, and the effect of suppressing noise cannot be expected.
【００１２】また、図１１に示すように、Ｐ型シリコン
基板１の表面が部分的に、つまり、ＰＭＯＳトランジス
タの下方にのみ、Ｎウェル１ｃを配置させたＣＭＯＳが
ある（Proceeding 1995 IEEE International SOI confe
rence 14P，Oct 1995）。このＣＭＯＳにおいては、個
々のＰＭＯＳトランジスタの下方にＮウェル１ｃを配置
する場合には基板の空乏化の抑制には有効である。As shown in FIG. 11, there is a CMOS in which an N well 1c is disposed only partially on the surface of a P-type silicon substrate 1, that is, below a PMOS transistor (Proceeding 1995 IEEE International SOI Conference).
rence 14P, Oct 1995). In this CMOS, when the N well 1c is arranged below each PMOS transistor, it is effective for suppressing the depletion of the substrate.
【００１３】しかし、このＣＭＯＳは、Ｎウェル１ｃが
電位固定用の電極１８によって電源電圧に固定されるこ
とにより、基板バイアス効果を抑制することを目的とし
ているものであるため、Ｎ型不純物濃度を高く設定して
基板抵抗を低下させており、ノイズに対する抑制効果は
期待できない。しかも、個々のトランジスタの下方に配
置するＮウェル１ｃのそれぞれに電位固定用の電極を形
成するとすると、ＣＭＯＳの占有面積が増大し、半導体
装置の縮小化はできない。However, this CMOS is intended to suppress the substrate bias effect by fixing the N well 1c to the power supply voltage by the potential fixing electrode 18, so that the N-type impurity concentration is reduced. Since the substrate resistance is lowered by setting it high, the effect of suppressing noise cannot be expected. In addition, if potential fixing electrodes are formed in each of the N wells 1c disposed below the individual transistors, the area occupied by the CMOS increases and the semiconductor device cannot be reduced in size.
【００１４】本発明は上記課題に鑑みなされたものであ
り、ＳＩＭＯＸ基板上に形成されたアナログ／デジタル
混載回路において、特に１ＧＨｚ以上のノイズ低減化を
達成することができる半導体装置及びその製造方法を提
供するものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has an object to provide a semiconductor device and a method of manufacturing the same which can achieve a noise reduction of 1 GHz or more, especially in an analog / digital mixed circuit formed on a SIMOX substrate. To provide.
【００１５】[0015]
【課題を解決するための手段】本発明によれば、第1導
電型半導体基板、埋め込み絶縁膜及び半導体層がこの順
に積層されてなるＳＯＩ基板上にデジタル回路部とアナ
ログ回路部とが形成されてなり、前記アナログ回路部の
下方又はデジタル回路部の下方であって、かつ前記第1
導電型半導体基板表面に、電気的にフローティング状態
の第２導電型不純物層が形成されてなる半導体装置が提
供される。According to the present invention, a digital circuit portion and an analog circuit portion are formed on an SOI substrate in which a first conductivity type semiconductor substrate, a buried insulating film, and a semiconductor layer are laminated in this order. And below the analog circuit section or below the digital circuit section and the first
There is provided a semiconductor device having an electrically floating second conductivity type impurity layer formed on a surface of a conductivity type semiconductor substrate.
【００１６】また、本発明によれば、第1導電型半導体
基板、埋め込み絶縁膜及び半導体層がこの順に積層され
てなるＳＯＩ基板上にデジタル回路部とアナログ回路部
とが形成されてなり、前記アナログ回路部の下方及びデ
ジタル回路部の下方であって、かつ前記第1導電型半導
体基板表面に、電気的にフローティング状態の第２導電
型不純物層がそれぞれ形成され、これら第2導電型不純
物層が互いに分離されてなる半導体装置が提供される。According to the present invention, a digital circuit section and an analog circuit section are formed on an SOI substrate in which a first conductivity type semiconductor substrate, a buried insulating film and a semiconductor layer are laminated in this order. An electrically floating second conductivity type impurity layer is formed below the analog circuit portion and the digital circuit portion and on the surface of the first conductivity type semiconductor substrate, respectively. Are provided separated from each other.
【００１７】さらに、本発明によれば、ＳＯＩ基板を構
成する第1導電型半導体基板表面に、デジタル回路部及
び／又はアナログ回路部の形成領域に開口を有する注入
マスクを用いて、第2導電型不純物をイオン注入するこ
とからなる上記半導体装置の製造方法が提供される。Further, according to the present invention, the second conductive type semiconductor substrate constituting the SOI substrate is formed on the surface of the first conductive type semiconductor substrate by using an implantation mask having an opening in a region where a digital circuit portion and / or an analog circuit portion is formed. There is provided a method for manufacturing the semiconductor device, the method comprising ion-implanting a type impurity.
【００１８】[0018]
【発明の実施の態様】本発明の半導体装置は、主とし
て、ＳＯＩ基板上にデジタル回路部とアナログ回路部と
を有して構成されている。本発明におけるＳＯＩ基板
は、第1導電型半導体基板上に、埋め込み絶縁膜、さら
にその上に半導体層が形成されてなり、貼り合わせＳＯ
Ｉ（ＢＥＳＯＩ）、ＳＩＭＯＸ（Separation by Implan
tation of Oxygen）型基板等として用いられるものが挙
げられる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device according to the present invention is mainly composed of a SOI substrate having a digital circuit section and an analog circuit section. The SOI substrate according to the present invention is formed by forming a buried insulating film on a first conductivity type semiconductor substrate and further forming a semiconductor layer thereon.
I (BESOI), SIMOX (Separation by Implan)
tation of Oxygen) type substrates and the like.
【００１９】第1導電型半導体基板としては、例えば、
シリコン、ゲルマニウム等の半導体基板、ＧａＡｓ、Ｉ
ｎＧａＡｓ等の化合物半導体等、種々の基板を使用する
ことができる。なかでもシリコン基板が好ましい。ここ
で、第1導電型とはリン、砒素等によるＮ型又はボロン
等によるＰ型のいずれかの導電型を意味する。また、第
1導電型半導体基板は、比較的低抵抗のものが好まし
く、例えば、１０Ω・ｃｍ程度以下の抵抗を有している
ことが好ましい。As the first conductivity type semiconductor substrate, for example,
Semiconductor substrate of silicon, germanium, etc., GaAs, I
Various substrates such as a compound semiconductor such as nGaAs can be used. Among them, a silicon substrate is preferable. Here, the first conductivity type means any one of N-type conductivity such as phosphorus and arsenic and P-type conductivity such as boron. Also,
The one-conductivity-type semiconductor substrate preferably has a relatively low resistance, and for example, preferably has a resistance of about 10 Ω · cm or less.
【００２０】埋め込み絶縁膜としては、例えばＳｉＯ2
膜、ＳｉＮ膜等が挙げられる。なかでもＳｉＯ2 膜が好
ましい。この際の膜厚は、得ようとする半導体装置の特
性、得られた半導体装置を使用する際の印加電圧の高さ
等を考慮して適宜調整することができるが、例えば、５
０ｎｍ〜５００ｎｍ程度が挙げられる。As the buried insulating film, for example, SiO 2
Film, SiN film and the like. Above all, a SiO 2 film is preferable. The film thickness at this time can be appropriately adjusted in consideration of the characteristics of the semiconductor device to be obtained, the height of the applied voltage when the obtained semiconductor device is used, and the like.
About 0 nm to 500 nm.
【００２１】半導体層は、トランジスタを形成するため
の活性層として機能する半導体薄膜であり、シリコン、
ゲルマニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ等の
化合物半導体等による薄膜で形成することができる。な
かでもシリコンが好ましい。また、この場合のシリコン
は、単結晶シリコンであることがより好ましい。半導体
層の膜厚は、得られる半導体装置の特性等を考慮して適
宜調整することができ、例えば、５０ｎｍ〜２００ｎｍ
程度が挙げられる。なお、この半導体層上には、後述す
るようにデジタル回路とアナログ回路とが形成されてお
り、さらに、素子分離膜、ウェル等が形成されていても
よい。The semiconductor layer is a semiconductor thin film functioning as an active layer for forming a transistor.
It can be formed as a thin film of a semiconductor such as germanium or a compound semiconductor such as GaAs or InGaAs. Among them, silicon is preferred. Further, the silicon in this case is more preferably single crystal silicon. The thickness of the semiconductor layer can be appropriately adjusted in consideration of the characteristics of the obtained semiconductor device and the like.
Degree. Note that a digital circuit and an analog circuit are formed on the semiconductor layer as described later, and an element isolation film, a well, and the like may be formed.
【００２２】ＳＯＩ基板上には、デジタル回路とアナロ
グ回路との双方が形成されている。デジタル回路部は、
ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタ、ＣＭＯ
Ｓトランジスタ、ｐｎｐバイポーラトランジスタ、ｎｐ
ｎバイポーラトランジスタ、抵抗、キャパシタ、ダイオ
ード等の種々の素子が組み合わせられて構成することが
でき、アナログ回路部は、ｐＭＯＳトランジスタ、ｎＭ
ＯＳトランジスタ、ＣＭＯＳトランジスタ、ｐｎｐバイ
ポーラトランジスタ、ｎｐｎバイポーラトランジスタ、
抵抗、キャパシタ、ダイオード等の種々の素子が組み合
わせられて構成することができる。これらの素子は、通
常、半導体装置を構成する特性を有する限り、特にその
構造、大きさ、材料等は限定されるものではない。On the SOI substrate, both a digital circuit and an analog circuit are formed. The digital circuit section
pMOS transistor, nMOS transistor, CMO
S transistor, pnp bipolar transistor, np
Various elements such as an n bipolar transistor, a resistor, a capacitor, and a diode can be combined and configured. The analog circuit section includes a pMOS transistor, nM
OS transistor, CMOS transistor, pnp bipolar transistor, npn bipolar transistor,
Various elements such as a resistor, a capacitor, and a diode can be combined and configured. The structure, size, material, and the like of these elements are not particularly limited as long as they have characteristics that constitute a semiconductor device.
【００２３】また、本発明の半導体装置は、アナログ回
路部及び／又はデジタル回路部の下方であって、かつ前
記第1導電型半導体基板表面に、電気的にフローティン
グ状態の第２導電型不純物層が形成されている。ここ
で、第2導電型不純物層とは、半導体基板とは異なる導
電性を有することを意味する。The semiconductor device of the present invention may further comprise an electrically floating second conductive type impurity layer below the analog circuit portion and / or the digital circuit portion and on the surface of the first conductive type semiconductor substrate. Are formed. Here, the second conductivity type impurity layer means having conductivity different from that of the semiconductor substrate.
【００２４】第2導電型不純物層は、ＳＯＩ基板の埋め
込み絶縁膜と第1導電型半導体基板との間、つまり、第1
導電型半導体基板の表面に配置されている。この第2導
電型不純物層は、電気的にフローティング状態で形成さ
れていることが好ましい。第2導電型不純物層は、アナ
ログ回路部、デジタル回路部が、上記のいずれの素子又
は素子の組み合わせにより構成されている場合でも、ア
ナログ回路部下方の全領域にわたる不純物層が１つ及び
／又はデジタル回路部下方の全領域にわたる不純物層が
１つ、あるいは各１つずつ形成されていることが好まし
い。なお、各回路部下方に１つずつ形成されている場合
には、両者が接近しすぎると、第２導電型不純物層がつ
ながってしまい、それを通じてノイズが伝播してしま
い、ノイズ低減効果が得られないので、ある程度は分離
されていることが好ましい。この場合の分離とは、半導
体装置自体の大きさ、各回路部の構成等により適宜調整
することができるが、例えば、０．５μｍ程度以上、さ
らに１μｍ程度以上離れていることが好ましい。The second conductivity type impurity layer is formed between the buried insulating film of the SOI substrate and the first conductivity type semiconductor substrate, ie, the first conductivity type semiconductor layer.
It is arranged on the surface of the conductive semiconductor substrate. This second conductivity type impurity layer is preferably formed in an electrically floating state. The second conductivity type impurity layer includes one and / or one impurity layer over the entire region below the analog circuit portion, even when the analog circuit portion and the digital circuit portion are configured by any of the above elements or a combination of the elements. Preferably, one or one impurity layer is formed over the entire region below the digital circuit portion. In the case where one layer is formed below each circuit section, if they are too close, the second conductivity type impurity layer is connected, and noise is propagated through the layer, and the noise reduction effect is obtained. Therefore, it is preferable that they are separated to some extent. The separation in this case can be appropriately adjusted depending on the size of the semiconductor device itself, the configuration of each circuit portion, and the like. For example, the separation is preferably about 0.5 μm or more, and more preferably about 1 μm or more.
【００２５】また、第2導電型不純物層の深さは、その
上方に形成される素子の種類、最終的に得られる半導体
装置の特性等に応じて適宜調整することができるが、例
えば、０．１〜１．０μｍ程度が挙げられる。さらに、
第2導電型不純物層は、第1導電型半導体基板における第
1導電型不純物を相殺して形成するために、不純物濃度
のバラツキ防止の点から、第2導電型不純物層の不純物
濃度は、低濃度より中濃度以上とすることが好ましい
が、半導体層や埋め込み絶縁膜への注入によるダメージ
又はシリコン基板のインピーダンスの観点から、例え
ば、１×１０17ｃｍ -3程度以下が好ましく、より好まし
くは、１×１０16〜１×１０17ｃｍ-3程度が挙げられ
る。The depth of the second conductivity type impurity layer is
Types of elements formed above, finally obtained semiconductor
It can be adjusted appropriately according to the characteristics of the device, etc.
For example, about 0.1 to 1.0 μm is mentioned. further,
The second conductivity type impurity layer is formed on the first conductivity type semiconductor substrate.
(1) Impurity concentration to offset conductivity type impurities
In order to prevent variations in the impurity, the impurities in the second conductivity type impurity layer
The concentration is preferably more than the medium concentration than the low concentration
Damage due to implantation into the semiconductor layer or buried insulating film
Or from the viewpoint of the impedance of the silicon substrate,
1 × 1017cm -3Less than or equal to degree, more preferable
H, 1 × 1016~ 1 × 1017cm-3Degree
You.
【００２６】第2導電型不純物層は、例えば、ＳＯＩ基
板を構成する第1導電型半導体基板表面に、デジタル回
路部及び／又はアナログ回路部の形成領域に開口を有す
る注入マスクを用いて、第2導電型不純物をイオン注入
することにより形成することができる。この際、半導体
層には素子分離膜やウェル等が形成された状態であって
もよいが、素子分離膜形成前の表面が平坦な状態である
ことがもっとも好ましい。これにより、第1導電型半導
体基板の表面に均一に不純物を分布させることができ
る。デジタル回路部及び／又はアナログ回路部の形成領
域に開口を有する注入マスクを形成する方法は、公知の
方法、例えばフォトリソグラフィ及びエッチング工程に
より行うことができる。この注入マスクを用いて、第2
導電型不純物を注入する際、第2導電型不純物として
は、例えば、Ｐ型の場合はボロン、ＢＦ2、アルミニウ
ム、ガリウム、インジウム等が挙げられ、Ｎ型の場合
は、リン又は砒素等が挙げられる。そのドーズは、１×
１０12〜１×１０13ｃｍ-2程度が挙げられ、その注入エ
ネルギーは、埋め込み絶縁膜及び半導体層の膜厚等によ
り適宜調整することができるが、例えば、リンの場合、
１００〜１８０ＫｅＶ程度が挙げられる。The second conductivity type impurity layer is formed, for example, by using an implantation mask having an opening in a formation region of a digital circuit portion and / or an analog circuit portion on the surface of the first conductivity type semiconductor substrate constituting the SOI substrate. It can be formed by ion-implanting two conductivity type impurities. At this time, the semiconductor layer may be in a state where an element isolation film, a well, and the like are formed, but it is most preferable that the surface before the element isolation film is formed be flat. Thereby, impurities can be uniformly distributed on the surface of the first conductivity type semiconductor substrate. A method for forming an implantation mask having an opening in a formation region of a digital circuit portion and / or an analog circuit portion can be performed by a known method, for example, a photolithography and etching process. Using this implantation mask, the second
When the conductivity type impurity is implanted, examples of the second conductivity type impurity include, for example, boron, BF 2 , aluminum, gallium, and indium for the P type, and phosphorus or arsenic for the N type. Can be The dose is 1 ×
10 12 ~1 × 10 13 about cm -2 and the like can be injection energy can be appropriately adjusted by the thickness of the buried insulating film and the semiconductor layer or the like, for example, in the case of phosphorus,
About 100 to 180 KeV.
【００２７】以下に本発明の半導体装置の実施の形態を
図面に基づいて説明する。なお、本発明はこの実施の形
態により制限を受けるものではない。An embodiment of a semiconductor device according to the present invention will be described below with reference to the drawings. The present invention is not limited by this embodiment.
【００２８】実施の形態１ この実施の形態１の半導体装置は、図１に示すように、
Ｐ型シリコン基板１（抵抗値約１０Ω・ｃｍ）、膜厚約
１００ｎｍの埋め込み絶縁膜２及び膜厚約５０ｎｍの単
結晶シリコン活性層３からなるＳＩＭＯＸ基板４上に、
アナログ回路部ＡのトランジスタＴｒＡとデジタル回路
部ＤのトランジスタＴｒＤとが形成されて構成されてい
る。トランジスタＴｒＡは、単結晶シリコン活性層３に
形成されたソース／ドレイン領域６、チャネル領域７及
びゲート電極８から構成され、トランジスタＴｒＤは、
単結晶シリコン活性層３に形成されたソース／ドレイン
領域９、チャネル領域１０及びゲート電極１１から構成
される。また、アナログ回路部ＡのトランジスタＴｒＡ
下のシリコン基板表面、また、アナログ回路部Ａのトラ
ンジスタＴｒＡ下のシリコン基板１表面には、Ｎ型拡散
層１４が形成されている。なお、アナログ回路部Ａのト
ランジスタＴｒＡ及びデジタル回路部Ｄのトランジスタ
ＴｒＤは、それぞれ素子分離膜５により電気的に分離さ
れている。Embodiment 1 A semiconductor device according to Embodiment 1 has a structure as shown in FIG.
On a SIMOX substrate 4 including a P-type silicon substrate 1 (resistance value: about 10 Ω · cm), a buried insulating film 2 having a thickness of about 100 nm, and a single-crystal silicon active layer 3 having a thickness of about 50 nm,
The transistor TrA of the analog circuit section A and the transistor TrD of the digital circuit section D are formed and configured. The transistor TrA includes a source / drain region 6, a channel region 7, and a gate electrode 8 formed in the single-crystal silicon active layer 3, and the transistor TrD includes
It comprises a source / drain region 9, a channel region 10 and a gate electrode 11 formed in the single-crystal silicon active layer 3. The transistor TrA of the analog circuit section A
An N-type diffusion layer 14 is formed on the surface of the lower silicon substrate and the surface of the silicon substrate 1 below the transistor TrA of the analog circuit section A. Note that the transistor TrA of the analog circuit section A and the transistor TrD of the digital circuit section D are electrically isolated by the element isolation film 5, respectively.
【００２９】図1の半導体装置の製造方法を以下に説明
する。まず、図２（ａ）に示すように、公知の方法によ
って得られ、Ｐ型シリコン基板１、埋め込み絶縁膜２及
び単結晶シリコン活性層３からなるＳＩＭＯＸ基板４表
面に、公知の技術を用いて、埋め込み絶縁膜２に至る素
子分離膜４を形成し、トランジスタの活性領域１２を規
定する。A method for manufacturing the semiconductor device shown in FIG. 1 will be described below. First, as shown in FIG. 2A, a known technique is used to apply a known technique to a surface of a SIMOX substrate 4 including a P-type silicon substrate 1, a buried insulating film 2, and a single-crystal silicon active layer 3 as shown in FIG. Then, an element isolation film 4 reaching the buried insulating film 2 is formed to define an active region 12 of the transistor.
【００３０】次いで、図２（ｂ）に示すように、フォト
リソグラフィ工程で、アナログ回路部Ａにのみ開口を有
するレジストパターン１３を形成し、このレジストパタ
ーン１３をマスクとして用いて、ＳＩＭＯＸ基板４のシ
リコン基板１表面に、リンを、注入エネルギー１８０Ｋ
ｅＶ、ドーズ１×１０13ｃｍ-2でイオン注入する。Next, as shown in FIG. 2B, in a photolithography step, a resist pattern 13 having an opening only in the analog circuit portion A is formed, and the resist pattern 13 is used as a mask to form the SIMOX substrate 4. Phosphorus is implanted on the surface of the silicon substrate 1 at an implantation energy of 180K.
Ion implantation is performed at eV and a dose of 1 × 10 13 cm −2 .
【００３１】続いて、図２（ｃ）に示すように、単結晶
シリコン活性層３上全面にゲート絶縁膜（図示せず）を
形成し、さらにポリシリコン膜を形成し、フォトリソグ
ラフィ及びエッチング工程で、所望の形状のゲート電極
８、１１を、アナログ回路部Ａ及びデジタル回路部Ｄに
形成する。これらゲート電極８、１１をマスクとして用
いて、リンを、 注入エネルギー３０ＫｅＶ、ドーズ５
×１０15ｃｍ-2でイオン注入する。その後、得られた基
板４を熱処理することにより、イオンの活性化を行い、
アナログ回路部Ａのトランジスタ下のシリコン基板１表
面に５×１０16ｃｍ-3の不純物濃度のＮ型拡散層１４を
形成するとともに、単結晶シリコン層３に１×１０20ｃ
ｍ-3の不純物濃度のソース／ドレイン領域６、９を形成
する。以上により、図1に示す半導体装置が完成する。Subsequently, as shown in FIG. 2C, a gate insulating film (not shown) is formed on the entire surface of the single crystal silicon active layer 3, a polysilicon film is further formed, and a photolithography and etching process is performed. Thus, gate electrodes 8 and 11 having desired shapes are formed in the analog circuit section A and the digital circuit section D. Using these gate electrodes 8 and 11 as a mask, phosphorus is implanted at an energy of 30 KeV and a dose of 5
Ion implantation is performed at × 10 15 cm −2 . After that, the obtained substrate 4 is heat-treated to activate the ions,
To form a N-type diffusion layer 14 of impurity concentration of the silicon substrate 1 to 5 × 10 16 cm -3 under the transistor of the analog circuit portion A, the single crystal silicon layer 3 1 × 10 20 c
Source / drain regions 6 and 9 having an impurity concentration of m -3 are formed. Thus, the semiconductor device shown in FIG. 1 is completed.
【００３２】図1の半導体装置のノイズに対する電気的
な等価回路図を図３に示す。図３においては、ノイズ発
生源となっているデジタル回路部Ｄのソース／ドレイン
領域９の入力インピーダンスをＺin、アナログ回路部Ａ
のゲート電極８の出力インピーダンスをＺout、ソース
／ドレイン領域９とノイズが注入されるアナログ回路部
Ａのソース／ドレイン領域６との間の素子分離膜５の容
量をＣ１、ソース／ドレイン領域６、９下の埋め込み絶
縁膜の容量をＣ２、Ｎ型拡散層１４とＰ型シリコン基板
１との間の接合容量をＣ３、ゲート電極８、１１とチャ
ネル領域７、１０との間のゲート酸化膜容量をＣ４と
し、ソース／ドレイン領域６とソース／ドレイン領域９
との横方向拡散層抵抗をＲ１、縦方向拡散抵抗をＲ２、
トランジスタＴｒＡ、ＴｒＤ下の基板の裏面間抵抗をＲ
３、シリコン基板１の縦方向の抵抗をＲ４、Ｎ型拡散層
１４とＰ型シリコン基板１との間の接合順方向抵抗をＲ
５とする。FIG. 3 shows an electrical equivalent circuit diagram of the semiconductor device of FIG. 1 with respect to noise. In FIG. 3, the input impedance of the source / drain region 9 of the digital circuit section D which is a noise source is Zin, and the analog circuit section A
The output impedance of the gate electrode 8 is Zout, the capacitance of the element isolation film 5 between the source / drain region 9 and the source / drain region 6 of the analog circuit portion A into which noise is injected is C1, the source / drain region 6, 9 is C2, the junction capacitance between the N-type diffusion layer 14 and the P-type silicon substrate 1 is C3, and the gate oxide film capacitance between the gate electrodes 8, 11 and the channel regions 7, 10. Is C4, the source / drain region 6 and the source / drain region 9
R1, the vertical diffusion resistance is R2,
The resistance between the back surfaces of the substrates under the transistors TrA and TrD is R
3. The resistance in the vertical direction of the silicon substrate 1 is R4, and the forward resistance of the junction between the N-type diffusion layer 14 and the P-type silicon substrate 1 is R4.
5 is assumed.
【００３３】ソース／ドレイン領域９からゲート電極８
までのインピーダンスは、下式で表すことができる。 Zn＝〔Z1＋（Z2＋Z3＋Z4＋Z5）-1＋Z6＋Zin ＋Zout〕 ここで、Z1＝２R1−j/(2πｆ・C1）、 Z2＝R2−j/(2πｆ・C2）、 Z3＝（1/R3＋1/2R4)-1、 Z4＝R5−j/(2πｆ・C3）、 Z5＝R2−j/(2πｆ・C2）、 Z6＝−j/(2πｆ・C4）である。From the source / drain region 9 to the gate electrode 8
Can be expressed by the following equation. Zn = [Z1 + (Z2 + Z3 + Z4 + Z5) -1 + Z6 + Zin + Zout] Here, Z1 = 2R1-j / (2πf.C1), Z2 = R2-j / (2πf.C2), Z3 = (1 / R3 + 1 / 2R4) -1 , Z4 = R5-j / (2πf · C3), Z5 = R2-j / (2πf · C2), Z6 = -j / (2πf · C4).
【００３４】上式によって計算されるノイズの周波数に
対するインピーダンスの変化を図４に示す。また、図1
に示す半導体装置のように、シリコン基板１の表面にＮ
型拡散層１４が存在しない、従来のＳＩＭＯＸ基板を用
いた場合のノイズの周波数に対するインピーダンスの変
化も図４に示す。FIG. 4 shows the change in impedance with respect to the frequency of noise calculated by the above equation. Figure 1
As shown in the semiconductor device shown in FIG.
FIG. 4 also shows a change in impedance with respect to the frequency of noise when using a conventional SIMOX substrate in which the mold diffusion layer 14 does not exist.
【００３５】図４から、Ｎ型拡散層１４が存在すること
により、インピーダンスは持ち上げられ、より高い周波
数領域までノイズを防止する効果が得られることがわか
る。一方、Ｎ型拡散層が存在しない場合には、周波数１
００ＭＨｚ以上の高周波数側でインピーダンスの低下が
顕著となり、トランジスタが高速で動作した場合に発生
するノイズに十分対応できないことがわかる。FIG. 4 shows that the presence of the N-type diffusion layer 14 raises the impedance and provides an effect of preventing noise up to a higher frequency range. On the other hand, when the N-type diffusion layer does not exist, the frequency 1
It can be seen that the impedance is remarkably reduced on the high frequency side of 00 MHz or higher, and that it cannot sufficiently cope with noise generated when the transistor operates at high speed.
【００３６】つまり、本発明の半導体装置によれば、Ｎ
型拡散層がシリコン基板と埋め込み絶縁膜との間に存在
することにより、約２倍、適用周波数を高めることがで
き、広帯域で、ノイズがアナログ回路部及ぼす影響を抑
制することが可能となる。That is, according to the semiconductor device of the present invention, N
Since the mold diffusion layer exists between the silicon substrate and the buried insulating film, the applied frequency can be increased about twice, and the effect of the noise on the analog circuit section can be suppressed in a wide band.
【００３７】実施の形態２ この実施の形態２の半導体装置は、図５に示すように、
デジタル回路部ＤのトランジスタＴｒＤ下のシリコン基
板１の表面にのみＮ型拡散層２４を配置する以外は、図
1の半導体装置と同様の構成を有している。図５の半導
体装置においては、図３の等価回路図において、破線で
囲んだＲ５とＣ３とが、他方のＣ２下に移動した状態と
なるのみである。よって、上記したのと同様の計算式を
用いて、同様のノイズの周波数に対するインピーダンス
の変化を得ることができ、広帯域で、ノイズがアナログ
回路部及ぼす影響を抑制することが可能となる。Embodiment 2 As shown in FIG. 5, a semiconductor device of Embodiment 2
10 except that the N-type diffusion layer 24 is arranged only on the surface of the silicon substrate 1 below the transistor TrD of the digital circuit section D.
It has a configuration similar to that of the first semiconductor device. In the semiconductor device of FIG. 5, in the equivalent circuit diagram of FIG. 3, only R5 and C3 surrounded by a broken line are moved below the other C2. Therefore, the same change in impedance with respect to the frequency of noise can be obtained using the same calculation formula as described above, and the effect of noise on the analog circuit section can be suppressed in a wide band.
【００３８】実施の形態３ この実施の形態３の半導体装置は、図６に示すように、
デジタル回路部ＤのトランジスタＴｒＤとアナログ回路
部ＡのトランジスタＴｒＡとの双方の下のシリコン基板
１の表面にＮ型拡散層１４、２４を配置する以外は、図
1の半導体装置と同様の構成を有している。なお、ここ
でＮ型拡散層１４、２４間の距離は０．５μｍ程度であ
る。図６の半導体装置においては、Ｎ型拡散層１４、２
４が、基板側でのインピーダンスをより高める方向に作
用するため、ノイズ低減化を図ることができる。Embodiment 3 As shown in FIG. 6, a semiconductor device according to Embodiment 3
10 except that N-type diffusion layers 14 and 24 are arranged on the surface of the silicon substrate 1 under both the transistor TrD of the digital circuit section D and the transistor TrA of the analog circuit section A.
It has a configuration similar to that of the first semiconductor device. Here, the distance between the N-type diffusion layers 14 and 24 is about 0.5 μm. 6, the N-type diffusion layers 14, 2
4 acts in a direction to further increase the impedance on the substrate side, so that noise can be reduced.
【００３９】[0039]
【発明の効果】以上のように、本発明の半導体装置にお
いては、アナログ回路部下方の第1導電型半導体基板の
表面に、第2導電型不純物層を形成することにより、ア
ナログ回路部が高い入力インピーダンスを有するため
に、ノイズの種類に関係なく、つまり、デジタル回路部
で発生した高周波側の広帯域のノイズ、特に１ＧＨｚ以
上の高速動作をしているデジタル回路部からのノイズを
広い周波数領域にわたってＡＣ的に遮断することができ
る。As described above, in the semiconductor device of the present invention, by forming the second conductivity type impurity layer on the surface of the first conductivity type semiconductor substrate below the analog circuit portion, the analog circuit portion is high. Because of the input impedance, regardless of the type of noise, that is, the wideband noise on the high frequency side generated in the digital circuit section, particularly the noise from the digital circuit section which operates at a high speed of 1 GHz or more, is spread over a wide frequency range. It can be shut off AC.
【００４０】つまり、第2導電型不純物層は、第1導電型
基板からアナログ回路部へ伝播するノイズを遮断するた
めに、基板のノイズによる電位変動に対し十分大きな遮
断の時定数を持つ必要がある。That is, the second conductivity type impurity layer needs to have a sufficiently large time constant for blocking potential fluctuations due to the noise of the substrate in order to block noise transmitted from the first conductivity type substrate to the analog circuit section. is there.
【００４１】通常、アナログ回路で問題となるのは、順
バイアスパルスノイズ印加時の接合ＡＣ電流であるが、
その時の接合部のインピーダンスＺｄは下式のように、
拡散コンダクタンス（第１項）と拡散容量（第２項）と
により周波数ｆの関数として表すことができる。 Ｚｄ＝Ｒｄ−ｊ／（２πｆ・Ｃｄ） ……（１） 式中、Ｒｄは拡散抵抗、ｊは虚数単位、Ｃｄは拡散容量
である。Usually, a problem in an analog circuit is a junction AC current when a forward bias pulse noise is applied.
The impedance Zd of the junction at that time is as follows:
It can be expressed as a function of frequency f by the diffusion conductance (first term) and the diffusion capacitance (second term). Zd = Rd−j / (2πf · Cd) (1) where Rd is a diffusion resistance, j is an imaginary unit, and Cd is a diffusion capacitance.
【００４２】ここで、容量成分は周波数依存性を有し、
ノイズの周波数が大きくなるにしたがって上式第２項目
の拡散容量成分は小さくなり、抵抗成分が支配的にな
る。その拡散抵抗成分は、少数キャリアの拡散で決定さ
れ、数ＧＨｚ以上の周波数範囲では、大きく変動しない
ので有効なインピーダンスとして使用可能である。ま
た、本発明の半導体装置においては、デジタル回路部下
方の第1導電型半導体基板の表面に、第2導電型不純物層
を形成することにより、上記と同様に、デジタル回路部
で発生したノイズを、この第2導電型不純物層により遮
断することができ、アナログ回路部へのノイズの影響を
抑制することができる。Here, the capacitance component has frequency dependency,
As the frequency of the noise increases, the diffusion capacitance component of the second item in the above equation decreases, and the resistance component becomes dominant. The diffusion resistance component is determined by the diffusion of minority carriers, and does not fluctuate greatly in a frequency range of several GHz or more, and thus can be used as an effective impedance. Further, in the semiconductor device of the present invention, by forming the second conductivity type impurity layer on the surface of the first conductivity type semiconductor substrate below the digital circuit portion, noise generated in the digital circuit portion can be reduced as described above. This can be cut off by the second conductivity type impurity layer, and the influence of noise on the analog circuit section can be suppressed.
【００４３】しかも、上記のように、ノイズの種類を考
慮して対策を行う必要がないため、その設計の自由度を
増大させることができる。さらに、本発明においては、
ノイズに対する対策を、基板の深さ方向において行って
いるために、デバイスの縮小化に制限を与えることな
く、ＬＳＩ等の半導体装置の縮小化に対しても妨げにな
らない。Further, as described above, since it is not necessary to take measures in consideration of the type of noise, it is possible to increase the design flexibility. Further, in the present invention,
Since measures against noise are taken in the depth direction of the substrate, there is no restriction on miniaturization of devices, and it does not hinder miniaturization of semiconductor devices such as LSIs.
【図１】本発明の半導体装置の一実施例を説明するため
の要部の概略断面図である。FIG. 1 is a schematic sectional view of a main part for describing an embodiment of a semiconductor device of the present invention.
【図２】本発明の半導体装置の製造方法を説明するため
の工程断面図である。ある。FIG. 2 is a process sectional view for illustrating the method for manufacturing a semiconductor device according to the present invention. is there.
【図３】図１の半導体装置の等価回路図である。FIG. 3 is an equivalent circuit diagram of the semiconductor device of FIG. 1;
【図４】本発明の半導体装置における第2導電型不純物
層の有無におけるインピーダンスとノイズ周波数との関
係を示す図である。FIG. 4 is a diagram showing a relationship between impedance and noise frequency in the presence or absence of a second conductivity type impurity layer in the semiconductor device of the present invention.
【図５】本発明の半導体装置の別の実施例を説明するた
めの要部の概略断面図である。FIG. 5 is a schematic sectional view of a main part for explaining another embodiment of the semiconductor device of the present invention.
【図６】本発明の半導体装置のさらに別の実施例を説明
するための要部の概略断面図である。FIG. 6 is a schematic sectional view of a main part for explaining still another embodiment of the semiconductor device of the present invention.
【図７】従来のバルク基板を用いた半導体装置の概略断
面図である。FIG. 7 is a schematic sectional view of a semiconductor device using a conventional bulk substrate.
【図８】従来のＳＯＩ基板を用いた半導体装置の概略断
面図である。FIG. 8 is a schematic sectional view of a semiconductor device using a conventional SOI substrate.
【図９】従来のＳＯＩ基板を用いた別の半導体装置の概
略断面図である。FIG. 9 is a schematic sectional view of another semiconductor device using a conventional SOI substrate.
【図１０】従来のＳＯＩ基板を用いたさらに別の半導体
装置の概略断面図である。FIG. 10 is a schematic sectional view of still another semiconductor device using a conventional SOI substrate.
【図１１】従来のＳＯＩ基板を用いたＣＭＯＳのＰＭＯ
Ｓ下方にのみｎ型拡散層を形成した半導体装置の概略断
面図である。FIG. 11 shows a CMOS PMO using a conventional SOI substrate.
FIG. 11 is a schematic sectional view of a semiconductor device in which an n-type diffusion layer is formed only below S
１ Ｐ型シリコン基板（第1導電型半導体基板） ２ 埋め込み絶縁膜 ３ 単結晶シリコン活性層（半導体層） ４ ＳＩＯＭＯＸ基板（ＳＯＩ基板） ５ 素子分離膜 ６、９ ソース/ドレイン領域 ７、１０ チャネル領域 ８、１１ ゲート電極 １２ 活性領域 １３ レジストパターン １４、２４ Ｎ型拡散層（第2導電型拡散層） Ａ アナログ回路部 Ｄ デジタル回路部 ＴｒＡ アナログ回路部のトランジスタ ＴｒＢ デジタル回路部のトランジスタ REFERENCE SIGNS LIST 1 P-type silicon substrate (first conductivity type semiconductor substrate) 2 buried insulating film 3 single crystal silicon active layer (semiconductor layer) 4 SIOMOX substrate (SOI substrate) 5 element isolation film 6, 9 source / drain region 7, 10 channel region 8, 11 Gate electrode 12 Active region 13 Resist pattern 14, 24 N-type diffusion layer (second conductivity type diffusion layer) A Analog circuit part D Digital circuit part TrA Transistor of analog circuit part TrB Transistor of digital circuit part
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA06 AA07 CA10 CA14 CA15 CA17 CA18 DA60 DA71 5F038 BH19 BH20 DF12 EZ06 EZ13 5F110 AA30 BB20 CC02 DD01 DD05 DD13 DD14 DD22 EE09 GG02 GG03 GG04 GG12 GG25 HJ01 HJ04 HJ13 HJ23 NN62 NN63 NN78 QQ11 ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) QQ11
Claims (5)
及び半導体層がこの順に積層されてなるＳＯＩ基板上に
デジタル回路部とアナログ回路部とが形成されてなり、 前記アナログ回路部の下方であって、かつ前記第1導電
型半導体基板表面に、電気的にフローティング状態の第
２導電型不純物層が形成されてなる半導体装置。1. A digital circuit section and an analog circuit section are formed on an SOI substrate in which a first conductivity type semiconductor substrate, a buried insulating film, and a semiconductor layer are laminated in this order. And a semiconductor device comprising an electrically floating second conductivity type impurity layer formed on the surface of the first conductivity type semiconductor substrate.
及び半導体層がこの順に積層されてなるＳＯＩ基板上に
デジタル回路部とアナログ回路部とが形成されてなり、 前記デジタル回路部の下方であって、かつ前記第1導電
型半導体基板表面に、電気的にフローティング状態の第
２導電型不純物層が形成されてなる半導体装置。2. A digital circuit part and an analog circuit part are formed on an SOI substrate in which a first conductivity type semiconductor substrate, a buried insulating film and a semiconductor layer are laminated in this order, And a semiconductor device comprising an electrically floating second conductivity type impurity layer formed on the surface of the first conductivity type semiconductor substrate.
及び半導体層がこの順に積層されてなるＳＯＩ基板上に
デジタル回路部とアナログ回路部とが形成されてなり、 前記アナログ回路部の下方及びデジタル回路部の下方で
あって、かつ前記第1導電型半導体基板表面に、電気的
にフローティング状態の第２導電型不純物層がそれぞれ
形成され、これら第2導電型不純物層が互いに分離され
てなる半導体装置。3. A digital circuit section and an analog circuit section are formed on an SOI substrate in which a first conductivity type semiconductor substrate, a buried insulating film, and a semiconductor layer are laminated in this order, An electrically floating second conductivity type impurity layer is formed below the digital circuit portion and on the surface of the first conductivity type semiconductor substrate, and the second conductivity type impurity layers are separated from each other. Semiconductor device.
-3以下の不純物濃度を有してなる請求項１〜３のいずれ
かに記載の半導体装置。4. The method according to claim 1, wherein the second conductivity type impurity layer is 1 × 10 17 cm.
4. The semiconductor device according to claim 1, wherein the semiconductor device has an impurity concentration of -3 or less.
基板表面に、デジタル回路部及び／又はアナログ回路部
の形成領域に開口を有する注入マスクを用いて、第2導
電型不純物をイオン注入することからなる請求項１〜４
のいずれかに記載の半導体装置の製造方法。5. A second conductivity type impurity is ion-implanted into a surface of a first conductivity type semiconductor substrate constituting an SOI substrate using an implantation mask having an opening in a formation region of a digital circuit portion and / or an analog circuit portion. Claims 1 to 4 comprising:
The method for manufacturing a semiconductor device according to any one of the above.
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