JP2000200763A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、タンタル（Ｔ
ａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタ
ン（Ｔｉ）、クロム（Ｃｒ）から選ばれた一種または複
数種の元素を主成分とする材料からなる金属膜、又はこ
れらの元素と同等もしくはそれ以上の融点を有する材料
からなる金属膜を用いた半導体装置の作製方法に関する
ものであり、特にその金属膜を薄膜トランジスタ（Thin
Film Transistor：ＴＦＴ）の配線又は遮光膜として用
いた半導体装置およびその作製方法に関する。TECHNICAL FIELD The present invention relates to a tantalum (T)
a), tungsten (W), molybdenum (Mo), titanium (Ti), chromium (Cr), a metal film made of a material containing one or more elements as main components, or a metal film equivalent to or The present invention relates to a method for manufacturing a semiconductor device using a metal film made of a material having a melting point higher than that.
The present invention relates to a semiconductor device used as a wiring or a light-shielding film of a film transistor (TFT) and a manufacturing method thereof.
【０００２】本発明の半導体装置は、薄膜トランジスタ
（ＴＦＴ）やＭＯＳトランジスタ等の素子だけでなく、
これら絶縁ゲート型トランジスタで構成された半導体回
路を有する表示装置やイメージセンサ等の電気光学装置
をも含むものである。加えて、本発明の半導体装置は、
これらの表示装置および電気光学装置を搭載した電子機
器をも含むものである。[0002] The semiconductor device of the present invention includes not only elements such as thin film transistors (TFTs) and MOS transistors, but also
It also includes an electro-optical device such as a display device or an image sensor having a semiconductor circuit composed of these insulated gate transistors. In addition, the semiconductor device of the present invention
It also includes electronic devices equipped with these display devices and electro-optical devices.
【０００３】[0003]
【従来の技術】[Prior art]
【０００４】絶縁性を有する基板上に形成された薄膜ト
ランジスタ（ＴＦＴ）により画素マトリクス回路や駆動
回路を構成したアクティブマトリクス型液晶ディスプレ
イが注目を浴びている。液晶ディスプレイは０．５〜２
０インチ程度のものまで表示ディスプレイとして利用さ
れている。[0004] Active matrix liquid crystal displays, in which a pixel matrix circuit and a driving circuit are formed by thin film transistors (TFTs) formed on an insulating substrate, have received attention. Liquid crystal display is 0.5-2
Even a display of about 0 inches is used as a display.
【０００５】液晶ディスプレイ開発の１つの方向に大面
積化がある。しかし、大面積化すると画素表示部となる
画素マトリクス回路も大面積化し、これに伴ってマトリ
クス状に配列されたソース配線およびゲート配線が長く
なるため、配線抵抗が増大している。さらに高精細化が
要求されるため、配線を細くする必要があり、配線抵抗
の増大がより顕在化されている。また、ソース配線およ
びゲート配線には画素毎にＴＦＴが接続され、画素数が
増大するため寄生容量の増大も問題となる。液晶ディス
プレイでは、一般にゲート配線とゲート電極は一体的に
形成されており、パネルの大面積化に伴ってゲート信号
の遅延が顕在化されている。[0005] One area in the development of liquid crystal displays is to increase the area. However, as the area increases, the pixel matrix circuit serving as a pixel display section also increases in area, and accordingly, the source wiring and the gate wiring arranged in a matrix become longer, so that the wiring resistance increases. Furthermore, since higher definition is required, it is necessary to make the wiring thinner, and the increase in wiring resistance has become more apparent. Further, a TFT is connected to the source wiring and the gate wiring for each pixel, and the number of pixels increases, so that an increase in parasitic capacitance is also a problem. In a liquid crystal display, generally, a gate wiring and a gate electrode are integrally formed, and a delay of a gate signal becomes conspicuous as the area of the panel increases.
【０００６】従って、ゲート配線材料の抵抗率が低けれ
ば低いほどゲート配線を細く、且つ長くすることが可能
になり、これにより大面積化が図れる。従来、ゲート配
線材料としてアルミニウム（Ａｌ）、タンタル（Ｔ
ａ）、チタン（Ｔｉ）等が用いられているが、中でもＡ
ｌが最も抵抗率が低いため多用されている。Therefore, the lower the resistivity of the gate wiring material is, the thinner and longer the gate wiring can be made, thereby increasing the area. Conventionally, aluminum (Al), tantalum (T
a), titanium (Ti) and the like are used.
l is frequently used because it has the lowest resistivity.
【０００７】しかしながら、Ａｌは陽極酸化膜の形成に
より、耐熱性を向上させることができるものの、３００
℃〜４００℃のプロセス温度であっても、ウィスカーや
ヒロックの発生、配線の変形、絶縁膜や活性層への拡散
が生じ、ＴＦＴの動作不良、ＴＦＴ特性の低下の主な原
因となっていた。However, Al can improve heat resistance by forming an anodic oxide film,
Even at a process temperature of 400 ° C. to 400 ° C., whiskers and hillocks are generated, wiring is deformed, and diffusion into an insulating film and an active layer occurs, which is a major cause of TFT malfunction and deterioration of TFT characteristics. .
【０００８】さらに大面積化、高精細化を図るために
は、より低比抵抗で、且つ耐熱性を有する配線が必要さ
れている。In order to achieve a larger area and higher definition, wirings having lower specific resistance and heat resistance are required.
【０００９】また、現在、ドライバー回路やロジック回
路に用いられるＴＦＴは高速動作を行う必要があるの
で、活性層としては、非晶質半導体膜（アモルファスシ
リコン膜）よりも移動度の高い結晶質半導体膜（ポリシ
リコン膜）を用いることが有力視されている。従来、加
熱処理により結晶質半導体膜を得るには、高い歪点を有
する石英基板を用いる必要があった。石英基板は高価で
あるため、安価なガラス基板を使用できる結晶化の低温
化が求められている。Further, at present, TFTs used in driver circuits and logic circuits need to operate at high speed, and therefore, as an active layer, a crystalline semiconductor having higher mobility than an amorphous semiconductor film (amorphous silicon film) is used. The use of a film (polysilicon film) is considered promising. Conventionally, in order to obtain a crystalline semiconductor film by heat treatment, a quartz substrate having a high strain point had to be used. Since a quartz substrate is expensive, there is a demand for a lower crystallization temperature at which an inexpensive glass substrate can be used.
【００１０】そこで、本出願人らは、非晶質半導体膜
（代表的には、非晶質珪素膜、Ｇｅを含む非晶質珪素膜
等）に微量の金属もしくは半導体元素を導入し、しかる
後に加熱処理を行うことにより結晶化した半導体膜を得
る技術（特開平６−２３２０５９号公報、特開平７−３
２１３３９号公報等）を開発した。結晶化を促進する金
属もしくは半導体元素としては、Ｆｅ、Ｃｏ、Ｎｉ、Ｒ
ｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ、Ｇ
ｅ、Ｐｂから選ばれた一種または複数種類のものを用い
る。この技術を用いることにより、ガラス基板が耐えう
るような温度でのプロセス（低温プロセス）で結晶質半
導体膜を作製することが可能となった。[0010] Therefore, the present applicant introduces a small amount of metal or semiconductor element into an amorphous semiconductor film (typically, an amorphous silicon film, an amorphous silicon film containing Ge, or the like). A technique for obtaining a crystallized semiconductor film by performing a heat treatment later (JP-A-6-232059, JP-A-7-3903)
No. 21339). Examples of metals or semiconductor elements that promote crystallization include Fe, Co, Ni, and R.
u, Rh, Pd, Os, Ir, Pt, Cu, Au, G
One or more types selected from e and Pb are used. By using this technique, a crystalline semiconductor film can be manufactured by a process (a low-temperature process) at a temperature at which a glass substrate can withstand.
【００１１】しかし、この技術の問題点は、結晶化に用
いた金属元素もしくは半導体元素が結晶質半導体膜中に
残留することであり、ＴＦＴの素子特性（特に信頼性、
均一性等）に悪影響を及ぼしていた。そこで、さらに、
本出願人らは、アルミニウム材料を用いた配線を形成
後、結晶質半導体膜中の金属元素もしくは半導体元素を
ゲッタリングする技術（特開平８−３３０６０２号公
報）を開発した。この公報では、リンが添加されたソー
ス領域及びドレイン領域をゲッタリンクシンクに利用し
て、加熱処理を施すことによって、チャネル形成領域内
の金属元素もしくは半導体元素がソース領域及びドレイ
ン領域にゲッタリングされる技術が記載されている。However, the problem with this technique is that the metal element or semiconductor element used for crystallization remains in the crystalline semiconductor film, and the element characteristics (particularly reliability,
(Uniformity, etc.). So,
The present applicants have developed a technique for forming a metal element or a semiconductor element in a crystalline semiconductor film after forming a wiring using an aluminum material (Japanese Patent Application Laid-Open No. 8-330602). In this publication, a metal element or a semiconductor element in a channel formation region is gettered to a source region and a drain region by performing heat treatment using a source region and a drain region to which phosphorus is added as a getter link sink. Technology is described.
【００１２】しかしながら、上記公報技術では、耐熱性
が低いアルミニウム材料を配線に用いているため、温度
範囲（約３００〜４５０℃）内での加熱処理にとどまっ
ていた。なお、十分なゲッタリング効果を得るためには
４００℃以上、好ましくは５５０℃以上の加熱処理が必
要であった。However, in the above-mentioned publication technology, the heat treatment is limited to a temperature range (about 300 to 450 ° C.) because an aluminum material having low heat resistance is used for the wiring. In order to obtain a sufficient gettering effect, heat treatment at 400 ° C. or higher, preferably 550 ° C. or higher was required.
【００１３】よって、低比抵抗を有し、且つ上記ゲッタ
リング工程に十分耐えうる電極、配線材料が求められて
いる。Therefore, there is a demand for an electrode and wiring material having a low specific resistance and sufficiently withstanding the gettering step.
【００１４】低抵抗で、半導体装置作製に必要な耐熱性
を有する配線には、タンタル（Ｔａ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム
（Ｃｒ）等の高融点材料から選ばれた一種または複数種
の元素を主成分とする材料からなる金属膜、又はこれら
の材料と同等もしくはそれ以上の融点を有する高融点材
料からなる金属膜が用いられる。なお、遮光膜も耐熱性
が必要とされるものなので、配線と同様に上記高融点材
料を用いることが好ましい。A wiring having a low resistance and heat resistance required for manufacturing a semiconductor device includes a high melting point material such as tantalum (Ta), tungsten (W), molybdenum (Mo), titanium (Ti), chromium (Cr), or the like. For example, a metal film made of a material mainly containing one or more kinds of elements selected from the group consisting of, or a metal film made of a high melting point material having a melting point equal to or higher than these materials is used. Since the light-shielding film also requires heat resistance, it is preferable to use the above-mentioned high melting point material as in the case of the wiring.
【００１５】[0015]
【発明が解決しようとする課題】上記高融点材料は、低
抵抗で耐熱性を有する点で優れた材料であるが、高融点
材料をスパッタリングした金属膜は一般に大きな応力を
有する点で問題のある材料である。大きな応力を有する
金属膜は、ＴＦＴ作製工程において、ゲート絶縁膜、層
間絶縁膜、半導体膜等の被膜の成膜工程、アニール工程
を繰り返すうちに、しわができ被膜が剥離する、もしく
は割れ目が発生しカールアップしながら剥がれる等、膜
剥がれ（ピーリング）が発生することが多い。The above high melting point material is excellent in that it has low resistance and heat resistance, but a metal film sputtered with a high melting point material has a problem in that it generally has a large stress. Material. A metal film having a large stress may be wrinkled and peeled off or a crack may occur in the TFT manufacturing process when the film forming process such as a gate insulating film, an interlayer insulating film, and a semiconductor film and the annealing process are repeated. Film peeling (peeling) often occurs, such as peeling while curling up.
【００１６】本発明は、半導体装置に用いる金属膜の応
力を低減することによりピーリングの発生を防止し、半
導体装置の信頼性を向上させることを課題とする。An object of the present invention is to reduce the stress of a metal film used in a semiconductor device, thereby preventing the occurrence of peeling and improving the reliability of the semiconductor device.
【００１７】[0017]
【課題を解決するための手段】本願発明の構成は、スパ
ッタリングにより金属膜を成膜する工程を有し、前記ス
パッタリングに用いるガスは、アルゴンとキセノンの混
合ガスであることを主要な特徴とする。The main feature of the present invention is that it comprises a step of forming a metal film by sputtering, and the gas used for the sputtering is a mixed gas of argon and xenon. .
【００１８】［本発明の構成に至る過程］スパッタリン
グで形成されたスパッタリング膜は、膜の成長条件の違
いによって、引張り応力又は圧縮応力を示す場合が多い
ことが知られている。例えば、スパッタ圧力が低いとき
は圧縮応力があらわれ、スパッタ圧力をあげると、引張
り応力があらわれる。しかし、スパッタ圧力の変化に対
する応力の変化は急激にあらわれ、スパッタ圧力のわず
かな変動により応力が大きく変動してしまうので、スパ
ッタ圧力による応力の制御は困難である。[Procedures Leading to the Configuration of the Present Invention] It is known that a sputtered film formed by sputtering often shows a tensile stress or a compressive stress depending on a difference in film growth conditions. For example, when the sputtering pressure is low, a compressive stress appears, and when the sputtering pressure is increased, a tensile stress appears. However, the change in the stress with respect to the change in the sputter pressure appears sharply, and the stress fluctuates greatly due to a slight change in the sputter pressure. Therefore, it is difficult to control the stress by the sputter pressure.
【００１９】そこで本発明者は、他のスパッタリング条
件を変更して被膜の応力の制御を試みた。特に、スパッ
タリングガスに注目した。従来、スパッタリングガスと
して主としてアルゴンが用いられていたが、本発明者
は、アルゴン以外のガスを用いてタンタルをスパッタリ
ングした場合、また、アルゴン以外のガスとアルゴンの
混合ガスを用いた場合に、更に混合ガスの混合比を変え
た場合に、形成された被膜の応力がどう変化するのかを
評価した。この混合ガスを用いてスパッタリングする試
みは、今までにない新しい試みである。Therefore, the present inventors tried to control the stress of the coating by changing other sputtering conditions. In particular, attention was paid to sputtering gas. Conventionally, argon has been mainly used as a sputtering gas.However, the present inventor has found that when sputtering tantalum using a gas other than argon, or when using a mixed gas of a gas other than argon and argon, When the mixing ratio of the mixed gas was changed, how the stress of the formed film changed was evaluated. Attempts to sputter using this gas mixture are new and unprecedented.
【００２０】《実験手順》 〈１〉φ４ｉｎｃｈウエハにスパッタリング法によって
タンタル膜を成膜した。条件は、室温、スパッタ圧力
０．４Ｐａ、スパッタ電力１ｋＷとし、スパッタリング
ガスだけを変化させた。スパッタリングガスは、アルゴ
ン（Ａｒ）とキセノン（Ｘｅ）を用い、Ｘｅ流量（ｓｃ
ｃｍ）に対するＡｒ流量（ｓｃｃｍ）（＝Ａｒ流量／Ｘ
ｅ流量）を、５０／０、３５／１０、２５／１０、１５
／１５、０／２０として、膜厚２００ｎｍのタンタル膜
を形成した。ここでスパッタ圧力とは、スパッタリング
に用いるガス、具体的にはＡｒとＸｅの圧力である。 〈２〉各スパッタリングガスを用いて形成されたタンタ
ル膜の応力を、ストレスゲージを用いて測定した。 〈３〉タンタル膜上に窒化珪素膜をＣＶＤ法で２５ｎｍ
成膜した。 〈４〉タンタル膜と窒化珪素膜の積層膜の応力をストレ
スゲージで測定した。 〈５〉５５０℃、４時間の加熱処理を行った。 〈６〉再び積層膜の応力をストレスゲージで測定した。<< Experimental Procedure >><1> A tantalum film was formed on a φ4 inch wafer by a sputtering method. The conditions were room temperature, a sputtering pressure of 0.4 Pa, a sputtering power of 1 kW, and only the sputtering gas was changed. The sputtering gas used was argon (Ar) and xenon (Xe), and the Xe flow rate (sc)
cm) Ar flow rate (sccm) (= Ar flow rate / X
e flow rate) is 50/0, 35/10, 25/10, 15
/ 15, 0/20, a tantalum film having a thickness of 200 nm was formed. Here, the sputtering pressure is a gas used for sputtering, specifically, the pressure of Ar and Xe. <2> The stress of the tantalum film formed using each sputtering gas was measured using a stress gauge. <3> A silicon nitride film is formed on a tantalum film by CVD to a thickness of 25 nm.
A film was formed. <4> The stress of the laminated film of the tantalum film and the silicon nitride film was measured with a stress gauge. <5> Heat treatment was performed at 550 ° C. for 4 hours. <6> The stress of the laminated film was measured again with a stress gauge.
【００２１】《実験結果と考察》図１に実験手順２（タ
ンタル成膜後の応力）の測定結果を示す。横軸には、Ａ
ｒ流量／Ｘｅ流量（Ｘｅ流量（ｓｃｃｍ）に対するＡｒ
流量（ｓｃｃｍ））の各条件が示してあり、Ａｒ流量に
対するＸｅ流量の多いもの程、右に示してある。縦軸は
被膜の応力（ｄｙｎ／ｃｍ2 ）である。応力には、被膜
が伸長しようとする「圧縮応力」と被膜が収縮しようと
する「引張り応力」があり、応力なしをゼロで、引張り
応力を正で、圧縮応力を負で表わした。<< Experimental Results and Discussion >> FIG. 1 shows the measurement results of Experimental Procedure 2 (stress after tantalum film formation). On the horizontal axis, A
r flow rate / Xe flow rate (Ar with respect to Xe flow rate (sccm)
(Flow rate (sccm)) are shown, and the larger the Xe flow rate with respect to the Ar flow rate is, the more the condition is shown on the right. The vertical axis is the stress (dyn / cm 2 ) of the coating. The stress includes a "compressive stress" in which the coating tends to elongate and a "tensile stress" in which the coating tends to shrink. The stress was zero for no stress, the tensile stress was positive, and the compressive stress was negative.
【００２２】図１において、Ａｒ流量に対するＸｅ流量
を増加させ、Ｘｅ流量比を上げていくと、金属膜の応力
が圧縮応力から引張り応力にゆるやかに変化する傾向が
見られる。この傾向は、図２に示される実験手順４（窒
化珪素成膜後の応力）の測定結果、及び図３に示される
実験手順６（加熱処理後の応力）の測定結果においても
同様に見られる。In FIG. 1, when the Xe flow rate with respect to the Ar flow rate is increased and the Xe flow rate ratio is increased, the stress of the metal film tends to gradually change from compressive stress to tensile stress. This tendency is also seen in the measurement results of Experimental Procedure 4 (stress after silicon nitride film formation) shown in FIG. 2 and the measurement results of Experimental Procedure 6 (stress after heat treatment) shown in FIG. .
【００２３】図１〜図３の測定結果より、スパッタリン
グガスとしてＡｒのみを用いるのではなく、ＡｒにＸｅ
を混合したガスを用いることによって、被膜の応力低減
が図れることが判明した。そして、Ａｒ流量に対するＸ
ｅ流量の値を設定することによって、容易にタンタル膜
の応力を制御できること、Ａｒ流量に対するＸｅ流量の
値を適当な値に設定することによって、タンタル膜の応
力を低減できることが判明した。本発明の構成は以上の
実験結果から得られた知見に基づく。According to the measurement results shown in FIGS. 1 to 3, instead of using only Ar as the sputtering gas, Xe
It has been found that the use of a gas containing a mixture can reduce the stress of the coating. Then, X with respect to the Ar flow rate
It has been found that the stress of the tantalum film can be easily controlled by setting the value of the e flow rate, and the stress of the tantalum film can be reduced by setting the value of the Xe flow rate with respect to the Ar flow rate to an appropriate value. The configuration of the present invention is based on the knowledge obtained from the above experimental results.
【００２４】Ａｒガスを用いたスパッタリング膜が圧縮
応力となるのは、入射原子やイオンやそれらが被膜原子
を格子間原子位置に押し込み、一種の釘打ち効果（ａｔ
ｏｍｉｃ ｐｅｅｎｉｎｇ ｅｆｆｅｃｔ）によると提
案されている。これに基づいて考察すると、ＸｅはＡｒ
よりも質量が大きいため、Ｘｅを用いた場合、ターゲッ
トに入射する希ガスイオンの速度が小さくなり、ターゲ
ットから基板へ入射する入射原子の速度が小さくなる。
即ち、Ｘｅでスパッタリングした方が釘打ち効果を少な
くでき、圧縮応力を低減できると解することができる。The reason why the sputtering film using Ar gas becomes a compressive stress is that a kind of nailing effect (at the time of injecting atoms and ions and the atoms pushing the film atoms into interstitial atoms) is caused.
omic peening effect). Considering based on this, Xe is Ar
When Xe is used, the velocity of rare gas ions incident on the target decreases, and the velocity of incident atoms incident on the substrate from the target decreases.
That is, it can be understood that sputtering with Xe can reduce the nailing effect and reduce the compressive stress.
【００２５】なお、図１〜図３より、窒化珪素膜成膜後
は金属膜と窒化珪素膜の積層膜の応力は圧縮側に動く
が、５５０℃、４時間の加熱処理により引張り側にもど
る傾向が見られる。From FIG. 1 to FIG. 3, after the silicon nitride film is formed, the stress of the laminated film of the metal film and the silicon nitride film moves to the compression side, but returns to the tension side by heating at 550 ° C. for 4 hours. There is a tendency.
【００２６】[0026]
【本発明の実施の形態】［実施形態１］本実施形態で
は、スパッタリングにより金属膜を成膜する工程を説明
する。成膜条件は、温度は２０℃〜５００℃、スパッタ
圧力は０．１Ｐａ〜１０Ｐａ好ましくは０．１Ｐａ〜
１．０Ｐａ、スパッタ電力は１００Ｗ〜２０ｋＷ好まし
くは１ｋＷ〜１０ｋＷである。[Embodiment 1] In this embodiment, a process of forming a metal film by sputtering will be described. As for the film forming conditions, the temperature is 20 ° C. to 500 ° C., and the sputtering pressure is 0.1 Pa to 10 Pa, preferably 0.1 Pa to
1.0 Pa and the sputtering power is 100 W to 20 kW, preferably 1 kW to 10 kW.
【００２７】スパッタリングに用いるガスは、図１〜図
３より、Ａｒのみをスパッタリングガスとして用いた被
膜の応力より、ＡｒにＸｅを混合したガスを用いた被膜
の応力が小さいことから、アルゴン（Ａｒ）とキセノン
（Ｘｅ）の混合ガスとして、ＡｒとＸｅが含有する金属
膜を形成する。混合ガスの混合比は、Ｘｅ流量（ｓｃｃ
ｍ）に対するＡｒ流量（ｓｃｃｍ）（＝Ａｒ流量／Ｘｅ
流量）で表わし、図１に示される実験手順２（タンタル
成膜後の応力）の測定結果によると、Ａｒ流量／Ｘｅ流
量が３５／１０〜１５／１５、好ましくは３５／１０〜
２５／１０で行うとよい。即ち、Ｘｅ流量に対するＡｒ
流量の比率（＝Ａｒ／Ｘｅ（比））が３．５〜１、好ま
しくは３．５〜２．５で行うとよい。As shown in FIGS. 1 to 3, the gas used for sputtering is smaller than the stress of the film using Ar alone as a sputtering gas. ) And xenon (Xe) to form a metal film containing Ar and Xe. The mixing ratio of the mixed gas is determined by the Xe flow rate (scc
m) Ar flow rate (sccm) (= Ar flow rate / Xe)
According to the measurement result of the experimental procedure 2 (stress after tantalum film formation) shown in FIG. 1, the Ar flow rate / Xe flow rate is 35/10 to 15/15, preferably 35/10
It is good to carry out at 25/10. That is, Ar with respect to the Xe flow rate
The flow rate ratio (= Ar / Xe (ratio)) may be 3.5 to 1, preferably 3.5 to 2.5.
【００２８】また、図２に示される実験手順４（窒化珪
素成膜後の応力）の測定結果によると、Ａｒ流量／Ｘｅ
流量が３５／１０〜０／２０、好ましくは１５／１５〜
０／２０で行うとよい。即ち、Ａｒ／Ｘｅ（比）が３．
５以下、好ましくは１以下で行うとよい。Further, according to the measurement result of the experimental procedure 4 (stress after silicon nitride film formation) shown in FIG. 2, the Ar flow rate / Xe
The flow rate is 35/10 to 0/20, preferably 15/15 to
It is good to carry out at 0/20. That is, Ar / Xe (ratio) is 3.
It is good to carry out at 5 or less, preferably 1 or less.
【００２９】また、図３に示される実験手順６（加熱処
理後の応力）の測定結果によると、Ａｒ流量／Ｘｅ流量
が３５／１０〜０／２０、好ましくは２５／１０〜１５
／１５で行うとよい。即ち、Ａｒ／Ｘｅ（比）が３．５
以下、好ましくは２．５〜１で行うとよい。この混合ガ
スを用いて形成された金属膜は、アルゴンとキセノンを
含有している。According to the measurement result of Experimental Procedure 6 (stress after heat treatment) shown in FIG. 3, the Ar flow rate / Xe flow rate is 35/10 to 0/20, preferably 25/10 to 15/15.
/ 15. That is, Ar / Xe (ratio) is 3.5.
Hereinafter, it is preferable to carry out the reaction at preferably 2.5 to 1. The metal film formed using this mixed gas contains argon and xenon.
【００３０】図１〜図３から、Ａｒ流量／Ｘｅ流量が３
５／１０から０／２０（誤差を考慮すると（３０〜４０
／５〜１５）〜（０〜５／１５〜２５））、即ちＡｒ／
Ｘｅ（比）が３．５以下（誤差を考慮すると８以下）で
行うことが好ましい。特にＡｒ流量／Ｘｅ流量が１５／
１５（誤差を考慮すると１０〜２０／１０〜２０）、即
ちＡｒ／Ｘｅ（比）が１（誤差を考慮すると０．５〜
２）、即ちＡｒ流量：Ｘｅ流量＝１：１で行うことが最
も好ましい。応力は、１×１０10ｄｙｎ／ｃｍ2〜−１
×１０10ｄｙｎ／ｃｍ2 、好ましくは１×１０9 ｄｙｎ
／ｃｍ2 〜−１×１０9 ｄｙｎ／ｃｍ2 であるとよい。From FIG. 1 to FIG. 3, the Ar flow rate / Xe flow rate is 3
5/10 to 0/20 (considering the error (30 to 40
/ 5-15)-(0-5 / 15-25)), that is, Ar /
Xe (ratio) is preferably 3.5 or less (8 or less in consideration of error). In particular, Ar flow rate / Xe flow rate is 15 /
15 (10-20 / 10-20 in consideration of an error), that is, Ar / Xe (ratio) is 1 (0.5 to 0.5 in consideration of an error).
2) That is, it is most preferable to perform the process at an Ar flow rate: Xe flow rate = 1: 1. Stress is 1 × 10 10 dyn / cm 2 -1
× 10 10 dyn / cm 2 , preferably 1 × 10 9 dyn
/ Cm 2 to −1 × 10 9 dyn / cm 2 .
【００３１】スパッタリングのターゲットは、タンタル
（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、
チタン（Ｔｉ）、クロム（Ｃｒ）から選ばれた一種また
は複数種の元素を主成分とする材料、又はこれらの材料
と同等もしくはそれ以上の融点を有する高融点材料を用
いる。その中でも、Ｔａ、Ｗ、Ｍｏ、Ｔｉ、Ｃｒから選
ばれた一種または複数種の元素を主成分とする材料を用
いることは好ましい。更にその中でも、Ｔａ、Ｗ、Ｍｏ
から選ばれた一種または複数種の元素を主成分とする材
料を用いることは好ましい。更に、Ｔａを主成分とする
材料を用いることは最も好ましい。ここで、複数種の元
素を主成分とする材料としては合金等があげられる。The sputtering targets are tantalum (Ta), tungsten (W), molybdenum (Mo),
A material mainly containing one or more elements selected from titanium (Ti) and chromium (Cr), or a high melting point material having a melting point equal to or higher than these materials is used. Among them, it is preferable to use a material containing one or more elements selected from Ta, W, Mo, Ti, and Cr as main components. Among them, Ta, W, Mo
It is preferable to use a material containing one or more elements selected from the group consisting of: Further, it is most preferable to use a material containing Ta as a main component. Here, examples of the material mainly containing a plurality of types of elements include alloys.
【００３２】上記成膜条件でスパッタリングすることに
よって、ＡｒとＸｅを含有し応力の小さな金属膜を形成
することができる。By sputtering under the above-described film forming conditions, a metal film containing Ar and Xe and having a small stress can be formed.
【００３３】本発明の金属膜は低抵抗でかつ優れた耐熱
性を有するので、この金属膜を用いてＴＦＴの配線を形
成することにより、高性能な半導体装置を得ることがで
きる。薄膜トランジスタの配線には、ソース配線、ゲー
ト配線がある。特に、ゲート配線とゲート電極は一体的
に形成されており、パネルの大面積化に伴ってゲート信
号の遅延が顕在化され問題となっているため、この金属
膜をゲート配線に用いることは好ましい。Since the metal film of the present invention has low resistance and excellent heat resistance, a high-performance semiconductor device can be obtained by forming a TFT wiring using this metal film. The wiring of the thin film transistor includes a source wiring and a gate wiring. In particular, since the gate wiring and the gate electrode are integrally formed, and the delay of the gate signal becomes apparent with the increase in the area of the panel, which is problematic, it is preferable to use this metal film for the gate wiring. .
【００３４】また、本発明の金属膜をＴＦＴを遮光する
膜として用いることは好ましい。アクティブマトリクス
型の液晶表示装置は、マトリクス状に配置された多数の
画素のそれぞれにスイッチング用のＴＦＴを配置し、各
画素電極に出入りする電荷をこのＴＦＴで制御してい
る。そして、画素領域に配置されたＴＦＴに光が入射し
ないように遮光手段を配置する必要がある。It is preferable to use the metal film of the present invention as a film for shielding the TFT from light. In an active matrix type liquid crystal display device, switching TFTs are arranged in each of a large number of pixels arranged in a matrix, and electric charges flowing into and out of each pixel electrode are controlled by the TFTs. Then, it is necessary to arrange a light shielding means so that light does not enter the TFT arranged in the pixel region.
【００３５】遮光手段として、不純物の拡散や安定性の
点から、現状、金属膜を用いている。本発明の金属膜は
耐熱性、安定性に優れているため、ＴＦＴ形成前にＴＦ
Ｔの下に設けられる遮光膜として非常に適した膜であ
る。なお、このＴＦＴの遮光手段は、画素電極周囲の縁
の領域を覆うブラックマトリクスを兼ねて配置されるの
が一般的である。At present, a metal film is used as the light shielding means from the viewpoint of diffusion of impurities and stability. The metal film of the present invention is excellent in heat resistance and stability.
This film is very suitable as a light shielding film provided below T. The light-shielding means of the TFT is generally arranged also as a black matrix that covers an edge area around the pixel electrode.
【００３６】なお、この金属膜を成膜する工程の後に、
アニールする工程を有する場合は、金属膜又はこの金属
膜を用いた金属層の上面及び側面に窒化珪素膜、酸化珪
素膜、酸化窒化珪素膜、珪素膜等の無機膜を保護膜とし
て形成し、金属膜又は金属層を保護膜で覆って、金属膜
又は金属層の酸化を防止することは重要である。After the step of forming the metal film,
In the case of having an annealing step, a silicon nitride film, a silicon oxide film, a silicon oxynitride film, an inorganic film such as a silicon film is formed as a protective film on the upper surface and side surfaces of the metal film or the metal layer using the metal film, It is important to cover the metal film or metal layer with a protective film to prevent oxidation of the metal film or metal layer.
【００３７】また、金属膜を成膜する工程の後に、アニ
ールする工程を有さない場合であっても、金属膜の酸化
や水素の吸蔵を防ぐために保護膜を設けることは好まし
い。Even if there is no annealing step after the step of forming the metal film, it is preferable to provide a protective film in order to prevent oxidation of the metal film and occlusion of hydrogen.
【００３８】ところで、Ｔａには２種類の結晶構造（体
心立方格子〔α─Ｔａ〕、正方格子構造〔β─Ｔａ〕）
があることが知られている。正方格子構造〔β─Ｔａ〕
を有する薄膜の固有抵抗は、１７０〜２００μΩｃｍ程
度であり、体心立方格子〔α─Ｔａ〕を有する薄膜の抵
抗は、１３〜１５μΩｃｍである。一般に、Ｔａ薄膜は
そのほとんどがβ─Ｔａとなるが、成膜時に不純物、例
えば窒素を微量に混入させることによってα─Ｔａ（ｂ
ｃｃーＴａとも呼ばれる）を形成できることが知られて
いる。Incidentally, Ta has two types of crystal structures (body-centered cubic lattice [α 〔Ta] and square lattice structure [β─Ta]).
It is known that there is. Square lattice structure [β─Ta]
Is about 170 to 200 μΩcm, and the resistance of the thin film having a body-centered cubic lattice [α─Ta] is 13 to 15 μΩcm. In general, most of the Ta thin film has β─Ta, but α─Ta (b
(also referred to as cc-Ta).
【００３９】窒化タンタル（以下ＴａＮと記載する）膜
を成膜後、連続的にこのＴａＮ膜の上にＴａ膜を積層す
ると、α─Ｔａを得ることができることが確認されてい
る。特に、ＴａＮ膜の成分構成にもよるがＴａＮ膜の膜
厚を１０ｎｍ以上、好ましくは４０ｎｍ以上とし、Ｔａ
膜を積層するとα─Ｔａを得ることができる。It has been confirmed that when a tantalum nitride (hereinafter referred to as TaN) film is formed and a Ta film is continuously laminated on the TaN film, α─Ta can be obtained. In particular, the thickness of the TaN film is set to 10 nm or more, preferably 40 nm or more, depending on the composition of the TaN film.
When the films are stacked, α─Ta can be obtained.
【００４０】ただし、タンタルまたはタンタルを主成分
とする材料は、水素を吸蔵しやすく、酸化しやすいた
め、成膜後に酸化や水素の吸蔵等の膜質変化が生じて抵
抗が大きくなってしまう問題が生じていた。However, since tantalum or a material containing tantalum as a main component easily absorbs hydrogen and is easily oxidized, there is a problem that the film quality changes such as oxidation and occlusion of hydrogen after film formation, resulting in an increase in resistance. Had occurred.
【００４１】そこで、ゲート配線およびゲート電極の構
造として、連続的にＴａＮ膜（膜厚１０ｎｍ以上、好ま
しくは４０ｎｍ以上）の上にＴａ膜を積層し、さらにこ
のＴａ膜の上にＴａＮ膜を積層する３層構造とし、その
後、パターニングした後、さらに保護膜で覆う構造とす
ることで、水素の吸蔵や酸化が生じることを防止するこ
とができる。ここで、上記ＴａＮ膜を成膜する工程にお
いて、スパッタリングに用いるガスをアルゴンとキセノ
ンの混合ガスとした本発明の構成を適用してもよい。Therefore, as a structure of a gate wiring and a gate electrode, a Ta film is continuously laminated on a TaN film (having a film thickness of 10 nm or more, preferably 40 nm or more), and a TaN film is further laminated on the Ta film. By forming a three-layer structure and then patterning and further covering with a protective film, it is possible to prevent the occlusion and oxidation of hydrogen. Here, in the step of forming the TaN film, the configuration of the present invention in which a gas used for sputtering is a mixed gas of argon and xenon may be applied.
【００４２】以上、金属膜の応力を低減させることに関
して説明した。金属膜のピーリングが発生する１番の要
因は金属膜の応力であるが、他に、金属膜を形成する基
体（基板等）や、表面（被膜表面もしくは基板表面等）
の特性が重要な要因となる。特に、基体や表面の硬さ
（硬度）は重要であり、硬い性質を有するものほど金属
膜の応力によるピーリングが発生しやすい。本発明は金
属膜を形成する基体や表面が硬くても、ピーリングの発
生を防止できる技術であって、特に金属膜を形成する基
体や表面が硬い場合に大きな効果が得られる。In the above, the reduction of the stress of the metal film has been described. The primary cause of peeling of the metal film is the stress of the metal film, but other than that, the substrate (substrate etc.) on which the metal film is formed and the surface (coating surface or substrate surface etc.)
Is an important factor. In particular, the hardness (hardness) of the substrate and the surface is important, and the harder the material, the more likely peeling occurs due to the stress of the metal film. The present invention is a technique capable of preventing the occurrence of peeling even when the substrate or the surface on which the metal film is formed is hard, and a great effect is obtained particularly when the substrate or the surface on which the metal film is formed is hard.
【００４３】一般に有機物より無機物の方が硬く、無機
物の中では絶縁物が金属や半導体よりも硬い。よって、
本発明は、無機絶縁物からなる基体や、無機絶縁物から
なる表面に金属膜を形成する場合に大きな効果が得られ
る。無機絶縁物からなる基体としては、ガラス基板、石
英基板、結晶性ガラスなどの絶縁性基板がある。無機絶
縁物からなる表面を有するものは、無機絶縁膜や、下地
膜として無機絶縁膜が形成された基板であり、酸化珪素
膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯx Ｎy ）、ま
たはこれらの積層膜等がある。In general, inorganic substances are harder than organic substances, and among inorganic substances, insulators are harder than metals and semiconductors. Therefore,
The present invention has a great effect when a metal film is formed on a substrate made of an inorganic insulator or on a surface made of an inorganic insulator. Examples of the substrate made of an inorganic insulating material include an insulating substrate such as a glass substrate, a quartz substrate, and crystalline glass. A substrate having a surface made of an inorganic insulator is an inorganic insulating film or a substrate on which an inorganic insulating film is formed as a base film. A silicon oxide film, a silicon nitride film, a silicon nitride oxide film (SiO x N y ), or There are these laminated films and the like.
【００４４】透過型液晶表示装置は、無機の絶縁性基板
が用いられている。また、ＴＦＴのゲート配線は、ボト
ムゲートの場合、絶縁性基板上もしくは下地膜として絶
縁膜が形成された基板上に設けられ、トップゲートの場
合はゲート絶縁膜上に形成され、いずれも一般に無機絶
縁膜上に設けられている。また、ソース配線や容量配線
等も、層間絶縁膜等の無機絶縁膜上に設けられることが
多い。また、遮光膜は一般に無機の絶縁性基板上に設け
られている。よって、透過型液晶表示装置に本発明を適
用した場合、大きな効果を得ることができる。The transmission type liquid crystal display device uses an inorganic insulating substrate. The gate wiring of a TFT is provided on an insulating substrate or a substrate on which an insulating film is formed as a base film in the case of a bottom gate, and is formed on a gate insulating film in the case of a top gate. It is provided on the insulating film. In addition, a source wiring, a capacitor wiring, and the like are often provided over an inorganic insulating film such as an interlayer insulating film. The light-shielding film is generally provided on an inorganic insulating substrate. Therefore, when the present invention is applied to a transmission type liquid crystal display device, a great effect can be obtained.
【００４５】［実施形態２］本実施形態を図４〜図６を
用いて説明する。ここでは逆スタガ型ＴＦＴを作製し、
ゲート配線に本発明を適用する場合の例について説明す
る。[Embodiment 2] This embodiment will be described with reference to FIGS. Here, an inverted stagger type TFT is manufactured,
An example in which the present invention is applied to a gate wiring will be described.
【００４６】まず、基板１０１を用意する。基板１０１
としては、ガラス基板、石英基板、結晶性ガラスなどの
絶縁性基板、セラミックス基板、ステンレス基板、金属
（タンタル、タングステン、モリブデン等）、半導体基
板、プラスチック基板（ポリエチレンレフラレート基
板）等を用いることができる。ただし、絶縁性表面を形
成するために、基板１０１がステンレス基板、金属（タ
ンタル、タングステン、モリブデン等）、半導体基板等
の場合は、下地絶縁膜（以下、下地膜と呼ぶ）を設けた
方が好ましい。なお、絶縁性基板の場合にも基板からの
不純物の拡散を防止してＴＦＴの電気特性を向上させる
ための下地膜を設ける構成としてもよい。下地膜を設け
る場合、その下地膜の材料としては、酸化珪素膜、窒化
珪素膜、窒化酸化珪素膜（ＳｉＯx Ｎy ）、またはこれ
らの積層膜等を１００〜５００ｎｍの膜厚範囲で用いる
ことができ、形成手段としては熱ＣＶＤ法、プラズマＣ
ＶＤ法、蒸着法、スパッタリング法、減圧熱ＣＶＤ法等
の形成方法を用いることができる。First, the substrate 101 is prepared. Substrate 101
For example, a glass substrate, a quartz substrate, an insulating substrate such as a crystalline glass, a ceramic substrate, a stainless substrate, a metal (such as tantalum, tungsten, and molybdenum), a semiconductor substrate, and a plastic substrate (a polyethylene reflate substrate) may be used. Can be. However, when the substrate 101 is a stainless steel substrate, a metal (such as tantalum, tungsten, molybdenum), or a semiconductor substrate in order to form an insulating surface, it is better to provide a base insulating film (hereinafter referred to as a base film). preferable. Note that in the case of an insulating substrate, a base film for preventing diffusion of impurities from the substrate and improving electric characteristics of the TFT may be provided. When a base film is provided, as a material of the base film, a silicon oxide film, a silicon nitride film, a silicon nitride oxide film (SiO x N y ), a stacked film thereof, or the like is used in a thickness range of 100 to 500 nm. Can be formed by thermal CVD, plasma C
A formation method such as a VD method, an evaporation method, a sputtering method, and a low pressure thermal CVD method can be used.
【００４７】次いで、単層構造または積層構造を有する
ゲート配線（ゲート電極含む）１０２を形成する（図４
（Ａ））。ゲート配線１０２は、スパッタリング法を用
いて１０〜１０００ｎｍ、好ましくは３０〜４００ｎｍ
の膜厚の金属膜を形成する。スパッタリングの成膜条件
は、温度は２０℃〜５００℃、スパッタ圧力は０．１Ｐ
ａ〜１０Ｐａ好ましくは０．１Ｐａ〜１．０Ｐａ、スパ
ッタ電力は１００Ｗ〜２０ｋＷ好ましくは１ｋＷ〜１０
ｋＷである。Next, a gate wiring (including a gate electrode) 102 having a single-layer structure or a laminated structure is formed (FIG. 4).
(A)). The gate wiring 102 is formed to a thickness of 10 to 1000 nm, preferably 30 to 400 nm using a sputtering method.
Is formed. The film forming conditions for sputtering are as follows: temperature: 20 ° C. to 500 ° C .;
a to 10 Pa, preferably 0.1 Pa to 1.0 Pa, and a sputtering power of 100 W to 20 kW, preferably 1 kW to 10 kW.
kW.
【００４８】スパッタリングに用いるガスはアルゴン
（Ａｒ）とキセノン（Ｘｅ）の混合ガスとする。混合ガ
スの混合比は、Ｘｅ流量（ｓｃｃｍ）に対するＡｒ流量
（ｓｃｃｍ）（＝Ａｒ流量／Ｘｅ流量）で表わし、Ａｒ
流量／Ｘｅ流量が３５／１０〜０／２０（誤差を考慮す
ると（３０〜４０／５〜１５）〜（０〜５／１５〜２
５））、即ちＡｒ／Ｘｅ（比）が３．５以下（誤差を考
慮すると８以下）で行うことが好ましい。特にＡｒ流量
／Ｘｅ流量が１５／１５（誤差を考慮すると１０〜２０
／１０〜２０）、即ちＡｒ／Ｘｅ（比）が１（誤差を考
慮すると０．５〜２）、即ちＡｒ流量：Ｘｅ流量＝１：
１で行うことが最も好ましい。The gas used for sputtering is a mixed gas of argon (Ar) and xenon (Xe). The mixing ratio of the mixed gas is represented by the Ar flow rate (sccm) with respect to the Xe flow rate (sccm) (= Ar flow rate / Xe flow rate).
Flow rate / Xe flow rate is 35/10 to 0/20 ((30 to 40/5 to 15) to (0 to 5/15 to 2 in consideration of an error).
5)), that is, Ar / Xe (ratio) is preferably 3.5 or less (8 or less in consideration of error). In particular, the Ar flow rate / Xe flow rate is 15/15 (10-20
/ 10 to 20), that is, Ar / Xe (ratio) is 1 (0.5 to 2 in consideration of an error), that is, Ar flow rate: Xe flow rate = 1:
It is most preferable to carry out with 1.
【００４９】スパッタリングのターゲットは、タンタル
（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、
チタン（Ｔｉ）、クロム（Ｃｒ）から選ばれた一種また
は複数種の元素を主成分とする材料、又はこれらの材料
と同等もしくはそれ以上の融点を有する高融点材料を用
いる。The sputtering targets were tantalum (Ta), tungsten (W), molybdenum (Mo),
A material mainly containing one or more elements selected from titanium (Ti) and chromium (Cr), or a high melting point material having a melting point equal to or higher than these materials is used.
【００５０】この成膜条件で成膜された金属膜はＡｒと
Ｘｅを含有しており、応力が小さい。この金属膜を公知
のパターニング技術を用いてパターニングし、ゲート配
線としての金属層を形成する。ゲート配線１０２は、タ
ンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）等の高融点材料
から選ばれた一種または複数種の元素を主成分とする材
料からなる金属膜、又はこれらの材料と同等もしくはそ
れ以上の融点を有する高融点材料からなる金属膜を用い
て形成する。なお、金属膜の酸化や水素の吸蔵を防ぐた
めに無機膜からなる保護膜を設けてもよい。The metal film formed under these film forming conditions contains Ar and Xe and has a small stress. This metal film is patterned using a known patterning technique to form a metal layer as a gate wiring. The gate wiring 102 is made of tantalum (Ta), tungsten (W), molybdenum (M
o), a metal film made of a material mainly composed of one or more elements selected from high melting point materials such as titanium (Ti) and chromium (Cr), or having a melting point equal to or higher than these materials. It is formed using a metal film made of a high melting point material. Note that a protective film made of an inorganic film may be provided to prevent oxidation of the metal film and occlusion of hydrogen.
【００５１】次いで、ゲート絶縁膜を形成する。ゲート
絶縁膜としては、酸化珪素膜、窒化珪素膜、窒化酸化珪
素膜（ＳｉＯx Ｎy ）、有機樹脂膜（ＢＣＢ（ベンゾシ
クロブテン）膜）、またはこれらの積層膜等を１００〜
４００ｎｍの膜厚範囲で用いることができる。下地膜の
形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧
熱ＣＶＤ法、蒸着法、スパッタリング法、塗布法等の形
成方法を用いることができる。ここでは図４（Ｂ）に示
すように、積層構造のゲート絶縁膜１０３ａ、１０３ｂ
を用いた。下層のゲート絶縁膜１０３ａは、基板やゲー
ト配線からの不純物の拡散を効果的に防止する窒化シリ
コン膜等を膜厚１０ｎｍ〜６０ｎｍの膜厚範囲で形成す
る。Next, a gate insulating film is formed. As the gate insulating film, a silicon oxide film, a silicon nitride film, a silicon nitride oxide film (SiO x N y ), an organic resin film (BCB (benzocyclobutene) film), a stacked film of these, or the like is used.
It can be used in a thickness range of 400 nm. As a method for forming the base film, a formation method such as a thermal CVD method, a plasma CVD method, a reduced pressure thermal CVD method, an evaporation method, a sputtering method, or a coating method can be used. Here, as shown in FIG. 4B, the gate insulating films 103a and 103b have a stacked structure.
Was used. As the lower gate insulating film 103a, a silicon nitride film or the like for effectively preventing diffusion of impurities from a substrate or a gate wiring is formed in a thickness range of 10 nm to 60 nm.
【００５２】次いで、非晶質半導体膜１０４を成膜する
（図４（Ｂ））。非晶質半導体膜１０４としては、珪素
を含む非晶質半導体膜、例えば非晶質珪素膜、微結晶を
有する非晶質半導体膜、微結晶珪素膜、非晶質ゲルマニ
ウム膜、Ｓｉx Ｇｅ1-x （０＜Ｘ＜１）で示される非晶
質シリコンゲルマニウム膜またはこれらの積層膜を１０
〜８０ｎｍ、より好ましくは１５〜６０ｎｍの膜厚範囲
で用いることができる。非晶質半導体膜１０４の形成手
段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶ
Ｄ法、蒸着法、スパッタリング法等の形成方法を用いる
ことができる。なお、半導体膜の形成は、アルゴンとキ
セノンの混合ガスを用いたスパッタリング法により形成
してもよい。Next, an amorphous semiconductor film 104 is formed (FIG. 4B). As the amorphous semiconductor film 104, an amorphous semiconductor film containing silicon, for example, an amorphous silicon film, an amorphous semiconductor film having microcrystals, a microcrystalline silicon film, an amorphous germanium film, Six Ge 1 − x (0 <X <1) of an amorphous silicon germanium film or a laminated film thereof
It can be used in a thickness range of from 80 to 80 nm, more preferably from 15 to 60 nm. Means for forming the amorphous semiconductor film 104 include thermal CVD, plasma CVD, and reduced pressure CV
A forming method such as a D method, an evaporation method, a sputtering method, or the like can be used. Note that the semiconductor film may be formed by a sputtering method using a mixed gas of argon and xenon.
【００５３】なお、上記ゲート絶縁膜１０３ａ、１０３
ｂと非晶質半導体膜１０４とを大気にさらすことなく連
続成膜すれば不純物がゲート絶縁膜と非晶質半導体膜と
の界面に混入しないため良好な界面特性を得ることがで
きる。The gate insulating films 103a, 103
If b and the amorphous semiconductor film 104 are continuously formed without being exposed to the air, favorable interface characteristics can be obtained because impurities do not enter the interface between the gate insulating film and the amorphous semiconductor film.
【００５４】次いで、非晶質半導体膜１０４の結晶化処
理を行い、結晶質半導体膜１０５を形成する（図４
（Ｃ））。結晶化処理としては、公知の如何なる手段、
例えば熱結晶化処理、赤外光または紫外光の照射による
結晶化処理（以下レーザー結晶化と呼ぶ）、金属元素や
半導体元素等の結晶化を促進する元素（以下結晶化促進
元素という、触媒元素ともいう）を用いた熱結晶化処
理、結晶化促進元素を用いたレーザー結晶化処理等、ま
たはこれらの結晶化処理を組み合わせた処理を用いるこ
とができる。なお、図４（Ｃ）ではレーザー光の照射に
よる結晶化処理を示す。また、結晶化処理の直前に非晶
質半導体膜表面の自然酸化膜をバッファーフッ酸等のフ
ッ酸系のエッチャントで除去すると、表面付近のシリコ
ンの結合手が水素終端されて不純物と結合しにくくな
り、良好な結晶質半導体膜を形成することができる。Next, the amorphous semiconductor film 104 is crystallized to form a crystalline semiconductor film 105.
(C)). As the crystallization treatment, any known means,
For example, thermal crystallization treatment, crystallization treatment by irradiation with infrared light or ultraviolet light (hereinafter referred to as laser crystallization), an element that promotes crystallization of a metal element, a semiconductor element, or the like (hereinafter, a crystallization promoting element, a catalytic element Crystallization treatment, a laser crystallization treatment using a crystallization promoting element, or a combination of these crystallization treatments. Note that FIG. 4C illustrates crystallization treatment by laser light irradiation. In addition, if the natural oxide film on the surface of the amorphous semiconductor film is removed with a hydrofluoric acid-based etchant such as buffered hydrofluoric acid immediately before the crystallization treatment, silicon bonds near the surface are terminated with hydrogen and are not easily bonded to impurities. Thus, a good crystalline semiconductor film can be formed.
【００５５】こうして形成された結晶質半導体１０５上
に絶縁膜１０６を形成する。この絶縁膜１０６は後の工
程によりパターニングされて不純物の添加工程時にチャ
ネル形成領域を保護する。この絶縁膜１０６としては、
酸化珪素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯx Ｎ
y ）、有機樹脂膜（ＢＣＢ膜）、またはこれらの積層膜
等を１００〜４００ｎｍの膜厚範囲で用いることができ
る。そして、絶縁膜１０６上に公知のパターニング技
術、例えば通常の露光や裏面露光等を用いてチャネル保
護膜を形成するためのマスクを形成する（図４
（Ｄ））。なお、図４（Ｄ）ではフォトマスクを使用し
ない裏面露光により形成されたレジストマスク１０７を
示す。An insulating film 106 is formed on the crystalline semiconductor 105 thus formed. This insulating film 106 is patterned in a later step to protect the channel formation region during the step of adding impurities. As the insulating film 106,
Silicon oxide film, silicon nitride film, silicon nitride oxide film (SiO x N
y ), an organic resin film (BCB film), a laminated film of these, or the like can be used in a thickness range of 100 to 400 nm. Then, a mask for forming a channel protective film is formed on the insulating film 106 using a known patterning technique, for example, normal exposure or backside exposure (FIG. 4).
(D)). Note that FIG. 4D shows a resist mask 107 formed by back surface exposure without using a photomask.
【００５６】次いで、レジストマスク１０７を用いてウ
エットエッチングまたはドライエッチングにより絶縁膜
１０６を選択的に除去して絶縁膜（以下、チャネル保護
膜と呼ぶ）１０８を形成した後、レジストマスク１０７
を除去する（図４（Ｅ））。この工程により結晶質半導
体膜の表面が露呈されるため、レジストマスク１０７の
除去後に表面の汚染を防止するための薄い酸化膜を、オ
ゾン水による酸化処理、酸化雰囲気での熱処理またはＵ
Ｖ光の照射等により形成する工程を加えてもよい。Next, the insulating film 106 is selectively removed by wet etching or dry etching using the resist mask 107 to form an insulating film (hereinafter, referred to as a channel protective film) 108.
Is removed (FIG. 4E). Since the surface of the crystalline semiconductor film is exposed by this step, a thin oxide film for preventing contamination of the surface after removing the resist mask 107 is oxidized with ozone water, heat-treated in an oxidizing atmosphere, or
A step of forming by V light irradiation or the like may be added.
【００５７】次いで、フォトマスクを用いてｎチャネル
型ＴＦＴの一部またはｐチャネル型ＴＦＴを覆うレジス
トマスク１０９を形成し、結晶質半導体膜にｎ型を付与
する不純物元素を添加する工程を行ない、第１の不純物
領域（ｎ+ 領域）１１０ａを形成する（図５（Ａ））。
半導体材料に対してｎ型を付与する不純物元素として
は、１５族に属する不純物元素、例えばＰ、Ａｓ、Ｓ
ｂ、Ｎ、Ｂｉ等を用いることができる。この工程では、
プラスマドーピング法によりドーピング条件（ドーズ
量、加速電圧等）を適宜設定して表面が露出している結
晶質半導体膜にＰ（リン）を添加する。また、この第１
の不純物領域１１０ａは高濃度不純物領域であり、後の
ソース／ドレイン領域となるのでＴＦＴ作製完了時のシ
ート抵抗が 500Ω以下（好ましくは 300Ω以下）となる
ように、ドーズ量を設定する。Next, a resist mask 109 covering a part of the n-channel TFT or the p-channel TFT is formed using a photomask, and a step of adding an impurity element imparting n-type to the crystalline semiconductor film is performed. A first impurity region (n + region) 110a is formed (FIG. 5A).
As the impurity element imparting n-type to the semiconductor material, an impurity element belonging to Group 15 such as P, As, S
b, N, Bi or the like can be used. In this step,
Doping conditions (dose, acceleration voltage, etc.) are appropriately set by plasma doping, and P (phosphorus) is added to the crystalline semiconductor film whose surface is exposed. In addition, this first
Since the impurity region 110a is a high-concentration impurity region and becomes a source / drain region later, the dose is set so that the sheet resistance at the time of completing the TFT fabrication is 500Ω or less (preferably 300Ω or less).
【００５８】次いで、レジストマスク１０９を除去した
後、低濃度不純物領域（以下、ＬＤＤ領域と呼ぶ）を形
成する。本実施形態では、絶縁膜（以下、制御絶縁膜と
呼ぶ）１１１ａを形成し（図５（Ｂ））、次いで、制御
絶縁膜１１１ａが表面に設けられた結晶質半導体膜にｎ
型を付与する不純物元素を添加する工程を行ない、第２
の不純物領域（ｎ- 領域）１１２を形成する（図５
（Ｃ））。こうして形成される第２の不純物領域１１２
は低濃度不純物領域（ＬＤＤ領域）として機能するもの
である。よって、第２の不純物領域１１２のリンの濃度
は、ＳＩＭＳ分析で１×１０18〜１×１０19atoms ／ｃ
ｍ3 の範囲とすることが望ましい。この工程において、
さらに不純物が添加されて第１の不純物領域１１０ｂが
形成され、チャネル保護膜の直下には真性な結晶質半導
体領域が残る。Next, after removing the resist mask 109, a low concentration impurity region (hereinafter referred to as an LDD region) is formed. In this embodiment, an insulating film (hereinafter, referred to as a control insulating film) 111a is formed (FIG. 5B), and then n is added to the crystalline semiconductor film provided with the control insulating film 111a on the surface.
A step of adding an impurity element for imparting a mold is performed,
Of impurity region (n − region) 112 of FIG.
(C)). Second impurity region 112 thus formed
Functions as a low-concentration impurity region (LDD region). Therefore, the concentration of phosphorus in the second impurity region 112 is 1 × 10 18 to 1 × 10 19 atoms / c by SIMS analysis.
It is desirable to set it in the range of m 3 . In this process,
Further, an impurity is added to form a first impurity region 110b, and an intrinsic crystalline semiconductor region remains immediately below the channel protective film.
【００５９】なお、本明細書中で真性とは、シリコンの
フェルミレベルを変化させうる不純物を一切含まない領
域を指し、実質的に真性な領域とは、電子と正孔が完全
に釣り合って導電型を相殺させた領域、即ち、しきい値
制御が可能な濃度範囲（ＳＩＭＳ分析で１×１０15〜１
×１０17atoms ／ｃｍ3 ）でＮ型またはＰ型を付与する
不純物を含む領域、または意図的に逆導電型不純物を添
加することにより導電型を相殺させた領域を示す。In this specification, intrinsic refers to a region that does not contain any impurity that can change the Fermi level of silicon, and a substantially intrinsic region refers to a region in which electrons and holes are perfectly balanced and conductive. The region where the molds were offset, that is, the concentration range in which the threshold value can be controlled (1 × 10 15 to 1 by SIMS analysis)
× 10 17 atoms / cm 3 ) indicates a region containing an impurity imparting N-type or P-type, or a region where the conductivity type is offset by intentionally adding an impurity of the opposite conductivity type.
【００６０】ただし、図５（Ｃ）に示した工程では、絶
縁膜１１１ａを介してその下の結晶質半導体膜に不純物
を添加するために、絶縁膜１１１ａの膜厚を考慮に入
れ、適宜ドーピング条件を設定する必要がある。上記図
５（Ｂ）の工程で形成される制御絶縁膜１１１ａの膜厚
によりＬＤＤ領域の不純物濃度が決定される。However, in the step shown in FIG. 5C, in order to add impurities to the crystalline semiconductor film under the insulating film 111a via the insulating film 111a, the thickness of the insulating film 111a is taken into consideration and the doping is appropriately performed. Conditions need to be set. The impurity concentration of the LDD region is determined by the thickness of the control insulating film 111a formed in the step of FIG.
【００６１】また、制御絶縁膜を設けることで、大気ま
たは製造装置からの不純物の汚染を防止する機能も有し
ている。特に、大気に含まれるボロンによる表面汚染に
効果がある。本発明は、この制御絶縁膜１１１ａを形成
することによりイオンドープ工程以外の不純物を半導体
に混入させないことで、制御性よく、所望の濃度のリン
を含む不純物領域、特にＬＤＤ領域を形成することを特
徴としている。The provision of the control insulating film also has a function of preventing impurities from being contaminated from the atmosphere or the manufacturing apparatus. In particular, it is effective for surface contamination by boron contained in the atmosphere. According to the present invention, by forming the control insulating film 111a, impurities other than the ion doping step are not mixed into the semiconductor, so that an impurity region containing phosphorus at a desired concentration and particularly an LDD region can be formed with good controllability. Features.
【００６２】上記制御絶縁膜１１１ａとしては、酸化珪
素膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯx Ｎy ）、
有機樹脂膜（ＢＣＢ膜）、またはこれらの積層膜等を１
〜２００ｎｍ、好ましくは１０〜１５０ｎｍの膜厚範囲
で用いることができる。制御絶縁膜１１１ａの形成手段
としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ
法、蒸着法、スパッタリング法、塗布法等の形成方法を
用いることができる。また、オゾン水による酸化処理、
酸化雰囲気での熱処理またはＵＶ光の照射等により形成
してもよい。本実施形態では制御絶縁膜１１１ａを用い
た例を説明したが、この制御絶縁膜１１１ａは必ずしも
設けなくてもよい。As the control insulating film 111a, a silicon oxide film, a silicon nitride film, a silicon nitride oxide film (SiO x N y ),
An organic resin film (BCB film) or a laminated film thereof
It can be used in a thickness range of from 200 to 200 nm, preferably from 10 to 150 nm. As a means for forming the control insulating film 111a, a thermal CVD method, a plasma CVD method,
A formation method such as a deposition method, an evaporation method, a sputtering method, and a coating method can be used. Also, oxidation treatment with ozone water,
It may be formed by heat treatment in an oxidizing atmosphere or irradiation with UV light. In the present embodiment, an example using the control insulating film 111a has been described, but the control insulating film 111a does not necessarily have to be provided.
【００６３】次いで、フォトマスクを用いてｎチャネル
型ＴＦＴを覆うレジストマスク１１４を形成し、結晶質
半導体膜にｐ型を付与する不純物元素を添加する工程を
行ない、第３の不純物領域（ｐ+ 領域）１１３を形成す
る。（図５（Ｄ））半導体材料に対してｐ型を付与する
不純物元素としては、１３族に属する不純物元素、例え
ばＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ等を用いることができ
る。Next, a resist mask 114 covering the n-channel type TFT is formed using a photomask, and a step of adding an impurity element imparting p-type to the crystalline semiconductor film is performed to form a third impurity region (p + (Region) 113 is formed. (FIG. 5D) As the impurity element imparting p-type to the semiconductor material, an impurity element belonging to Group 13 such as B, Al, Ga, In, or Tl can be used.
【００６４】次いで、レジストマスク１１４を除去した
後、ファーネスアニール、レーザーアニールまたはラン
プアニールにより不純物イオンの活性化およびイオン添
加時の損傷の回復を図る。その後、公知のパターニング
技術により所望の形状を有する活性層を形成する（図６
（Ａ））。この時、活性層を覆う絶縁膜１１１ａもパタ
ーニングされて絶縁膜１１１ｂが形成される。Next, after removing the resist mask 114, activation of impurity ions and recovery from damage at the time of ion addition are aimed at by furnace annealing, laser annealing or lamp annealing. Thereafter, an active layer having a desired shape is formed by a known patterning technique (FIG. 6).
(A)). At this time, the insulating film 111a covering the active layer is also patterned to form an insulating film 111b.
【００６５】以上の工程を経て、ｎチャネル型ＴＦＴの
ソース領域１１５、ドレイン領域１１６、低濃度不純物
領域１１７、１１８、チャネル形成領域１１９が形成さ
れ、ｐチャネル型ＴＦＴのソース領域１２１、ドレイン
領域１２２、チャネル形成領域１２０が形成される。Through the above steps, the source region 115, the drain region 116, the low-concentration impurity regions 117 and 118, and the channel formation region 119 of the n-channel TFT are formed, and the source region 121 and the drain region 122 of the p-channel TFT are formed. , A channel forming region 120 is formed.
【００６６】次いで、全面に層間絶縁膜１２３を形成す
る。層間絶縁膜１２３としては酸化珪素膜、窒化珪素
膜、酸化窒化珪素膜、有機性樹脂膜（ポリイミド膜、Ｂ
ＣＢ膜等）のいずれか或いはそれらの積層膜を用いるこ
とができる。Next, an interlayer insulating film 123 is formed on the entire surface. As the interlayer insulating film 123, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an organic resin film (polyimide film, B
CB film or the like or a laminated film thereof.
【００６７】そして、公知の技術を用いてコンタクトホ
ールを形成し、ソース配線１２４、１２６、ドレイン配
線１２５、１２７を形成して、図６（Ｃ）に示す状態を
得る。最後に水素雰囲気中で熱処理を行い、全体を水素
化してｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴが完
成する。Then, a contact hole is formed by using a known technique, and source wirings 124 and 126 and drain wirings 125 and 127 are formed to obtain a state shown in FIG. Finally, heat treatment is performed in a hydrogen atmosphere, and the whole is hydrogenated to complete an n-channel TFT and a p-channel TFT.
【００６８】本実施例で示すｎチャネル型ＴＦＴ及びｐ
チャネル型ＴＦＴを用いて相補的に結合させた回路はＣ
ＭＯＳ回路と呼ばれ、半導体回路を構成する基本回路で
ある。このような基本回路を組み合わせたりすることで
ＮＡＮＤ回路、ＮＯＲ回路のような基本論理回路を構成
したり、さらに複雑なロジック回路をも構成することが
できる。The n-channel TFT and the p-type TFT shown in this embodiment
The circuit complementary coupled using channel type TFT is C
It is called a MOS circuit and is a basic circuit that constitutes a semiconductor circuit. By combining such basic circuits, a basic logic circuit such as a NAND circuit or a NOR circuit can be formed, or a more complicated logic circuit can be formed.
【００６９】また、本発明は上記本実施の形態でのドー
ピング順序（ｎ+ 領域→ｎ- 領域→ｐ+ 領域）に限定さ
れず、例えば、ｐ+ 領域→ｎ- 領域→ｎ+ 領域の順とす
ることも可能である。The present invention is not limited to the doping order (n + region → n − region → p + region) in the present embodiment. For example, the order is p + region → n − region → n + region. It is also possible to use
【００７０】また、上記本実施の形態において結晶化工
程の前に非晶質半導体膜へ不純物の添加を行ない、ＴＦ
Ｔのしきい値制御を行う工程を加えてもよい。しきい値
制御を行う工程としては、例えば、非晶質半導体上に制
御絶縁膜（膜厚１００〜２００ｎｍ）を設けて、ボロン
をしきい値制御が可能な濃度範囲（ＳＩＭＳ分析で１×
１０15〜１×１０17atoms ／ｃｍ3 ）に添加し、その
後、制御絶縁膜を除去する工程とすればよい。Further, in this embodiment, an impurity is added to the amorphous semiconductor film before the crystallization step, and TF is added.
A step of controlling the threshold value of T may be added. As the step of controlling the threshold value, for example, a control insulating film (100 to 200 nm in thickness) is provided on the amorphous semiconductor, and the concentration of boron is controlled in a concentration range capable of controlling the threshold value (1 × by SIMS analysis).
10 15 to 1 × 10 17 atoms / cm 3 ), and then a step of removing the control insulating film may be performed.
【００７１】また、本実施形態においては、活性層のパ
ターニングを活性化工程の後に行う例を示したが、特に
限定されず、例えば結晶化工程前、またはドーピング前
に行ってもよい。In the present embodiment, an example in which the patterning of the active layer is performed after the activation step has been described. However, the patterning is not particularly limited. For example, the patterning may be performed before the crystallization step or before the doping.
【００７２】また、本実施形態においては、ＴＦＴのゲ
ート配線に本発明の金属膜を適用する例を示したが、そ
の他の配線や、半導体装置の遮光膜としても同様に本発
明の金属膜を適用することができる。Further, in this embodiment, the example in which the metal film of the present invention is applied to the gate wiring of the TFT is shown. However, the metal film of the present invention is similarly applied to other wiring and a light-shielding film of a semiconductor device. Can be applied.
【００７３】[0073]
【実施例】以下に本発明の実施例を説明するが、特にこ
れらの実施例に限定されないことは勿論である。Embodiments of the present invention will be described below, but it is needless to say that the present invention is not limited to these embodiments.
【００７４】［実施例１］ 本実施例ではボトムゲート
（逆スタガ）型ＴＦＴを作製し、ゲート配線に本発明を
適用する場合の例について説明する。以下、図４〜図６
を用いて、本発明の実施例を詳細に説明する。[Embodiment 1] In this embodiment, an example in which a bottom gate (inverted stagger) type TFT is manufactured and the present invention is applied to a gate wiring will be described. Hereinafter, FIGS. 4 to 6
An embodiment of the present invention will be described in detail with reference to FIG.
【００７５】まず、基板１０１としてガラス基板（コー
ニング１７３７；歪点６６７℃）を用意した。次いで、
基板１０１上にゲート配線（ゲート電極を含む）１０２
を形成した（図４（Ａ））。本実施例では、スパッタリ
ング法を用い、成膜条件は、室温、スパッタ圧力０．４
Ｐａ、スパッタ電力１ｋＷで行った。スパッタリングに
用いるガスはアルゴン（Ａｒ）とキセノン（Ｘｅ）の混
合ガスとし、混合ガスの混合比は、Ｘｅ流量（ｓｃｃ
ｍ）に対するＡｒ流量（ｓｃｃｍ）（＝Ａｒ流量／Ｘｅ
流量）で、Ａｒ流量／Ｘｅ流量が３５／１０〜０／２
０、好ましくは１５／１５（誤差を考慮すると１０〜２
０／１０〜２０）で行った。ターゲットは、タンタル
（Ｔａ）材料を用いた。こうしてＡｒとＸｅが含有した
タンタル膜（膜厚２５０ｎｍ）を形成し、公知のパター
ニング技術であるフォトリソグラフィー法を用いてゲー
ト配線（ゲート電極を含む）１０２を形成した。First, a glass substrate (Corning 1737; strain point 667 ° C.) was prepared as the substrate 101. Then
A gate wiring (including a gate electrode) 102 on a substrate 101
Was formed (FIG. 4A). In this embodiment, a sputtering method is used, and the film forming conditions are room temperature and a sputtering pressure of 0.4.
The sputtering was performed at Pa and a sputtering power of 1 kW. The gas used for sputtering is a mixed gas of argon (Ar) and xenon (Xe), and the mixing ratio of the mixed gas is the Xe flow rate (scc
m) Ar flow rate (sccm) (= Ar flow rate / Xe)
Flow rate), the Ar flow rate / Xe flow rate is 35/10 to 0/2.
0, preferably 15/15 (10 to 2
0 / 10-20). As the target, a tantalum (Ta) material was used. Thus, a tantalum film (250 nm in thickness) containing Ar and Xe was formed, and a gate wiring (including a gate electrode) 102 was formed by using a photolithography method which is a known patterning technique.
【００７６】次いで、ゲート絶縁膜１０３、非晶質半導
体膜１０４を順次大気開放しないで積層形成した（図４
（Ｂ））。本実施例では作製工程中において基板やゲー
ト配線からの不純物が半導体膜及びゲート絶縁膜へ拡散
するのを防ぐため窒化珪素膜１０３ａ（膜厚５０ｎｍ）
と酸化珪素膜１０３ｂ（膜厚１２５ｎｍ）をプラズマＣ
ＶＤ法により積層形成し、積層構造のゲート絶縁膜とし
た。本実施例では二層の絶縁膜をゲート絶縁膜として採
用しているが、単層または三層以上の積層構造としても
よい。また、本実施例ではゲート絶縁膜上に非晶質半導
体膜１０４として、膜厚５４ｎｍの非晶質珪素膜（アモ
ルファスシリコン膜）をプラズマＣＶＤ法により形成し
た。なお、いずれの層の界面にも大気からの汚染物質が
付着しないようにするため順次大気開放せずに積層形成
した。その後、半導体膜の結晶化を妨げる非晶質珪素膜
中の水素濃度を低減するための加熱処理（５００℃、１
時間）を行った。Next, a gate insulating film 103 and an amorphous semiconductor film 104 were sequentially formed without being exposed to the atmosphere (FIG. 4).
(B)). In this embodiment, a silicon nitride film 103a (50 nm thick) is used to prevent impurities from the substrate and the gate wiring from diffusing into the semiconductor film and the gate insulating film during the manufacturing process.
And silicon oxide film 103b (film thickness 125 nm) with plasma C
A gate insulating film having a stacked structure was formed by stacking by the VD method. In this embodiment, a two-layer insulating film is used as the gate insulating film, but a single layer or a stacked structure of three or more layers may be used. In this embodiment, an amorphous silicon film (amorphous silicon film) having a thickness of 54 nm is formed as the amorphous semiconductor film 104 over the gate insulating film by a plasma CVD method. Note that, in order to prevent contaminants from the atmosphere from adhering to the interfaces of any of the layers, the layers were sequentially formed without opening to the atmosphere. Thereafter, heat treatment (500 ° C., 1 ° C.) is performed to reduce the hydrogen concentration in the amorphous silicon film which prevents crystallization of the semiconductor film.
Time).
【００７７】こうして図４（Ｂ）の状態が得られたら、
非晶質半導体膜１０４に対して赤外光または紫外光の照
射による結晶化（レーザー結晶化）を行い結晶質半導体
膜（結晶を含む半導体膜）１０５を形成した（図４
（Ｃ））。結晶化技術として紫外光を用いる場合はエキ
シマレーザー光または紫外光ランプから発生する強光を
用いればよく、赤外光を用いる場合は赤外線レーザー光
または赤外線ランプから発生する強光を用いればよい。
本実施例ではＫｒＦエキシマレーザー光を線状にビーム
形成して照射した。なお、照射条件としては、パルス周
波数が３０Ｈｚ、オーバーラップ率は９６％、レーザー
エネルギー密度は１００〜５００mJ/cm2であり本実施例
では３６０mJ/cm2とした。なお、レーザー結晶化の条件
（レーザー光の波長、オーバーラップ率、照射強度、パ
ルス幅、繰り返し周波数、照射時間等）は、非晶質半導
体膜１０４の膜厚、基板温度等を考慮して実施者が適宜
決定すればよい。なお、レーザー結晶化の条件によって
は、初期半導体膜が溶融状態を経過して結晶化する場合
や、初期半導体膜が溶融せずに固相状態、もしくは固相
と液相の中間状態で結晶化する場合がある。この工程に
より非晶質半導体膜１０４は結晶化され、結晶質半導体
膜１０５に変化する。本実施例において結晶質半導体膜
とは多結晶珪素膜（ポリシリコン膜）である。When the state shown in FIG. 4B is obtained,
The amorphous semiconductor film 104 was crystallized by irradiation with infrared light or ultraviolet light (laser crystallization) to form a crystalline semiconductor film (semiconductor film containing crystals) 105 (FIG. 4).
(C)). When ultraviolet light is used as the crystallization technique, excimer laser light or strong light generated from an ultraviolet lamp may be used. When infrared light is used, infrared laser light or strong light generated from an infrared lamp may be used.
In this embodiment, a KrF excimer laser beam is formed into a linear beam for irradiation. As the irradiation condition, the pulse frequency is 30 Hz, an overlap ratio is 96%, the laser energy density in this example be 100 to 500 mJ / cm 2 was 360 mJ / cm 2. Note that conditions for laser crystallization (wavelength of laser light, overlap ratio, irradiation intensity, pulse width, repetition frequency, irradiation time, etc.) are determined in consideration of the thickness of the amorphous semiconductor film 104, the substrate temperature, and the like. May be determined as appropriate. Depending on the laser crystallization conditions, the initial semiconductor film may be crystallized after passing through a molten state, or the initial semiconductor film may be crystallized in a solid state without melting or in an intermediate state between a solid phase and a liquid phase. May be. In this step, the amorphous semiconductor film 104 is crystallized and changes to a crystalline semiconductor film 105. In this embodiment, the crystalline semiconductor film is a polycrystalline silicon film (polysilicon film).
【００７８】次に、こうして形成された結晶質半導体１
０５上にチャネル形成領域を保護する絶縁膜（後にチャ
ネル保護膜となる）１０６を形成した。本実施例では酸
化珪素膜（膜厚２００ｎｍ）を形成した。次いで、裏面
からの露光を用いたパターニング（レジスト膜の成膜、
露光、現像）によって、絶縁膜１０６に接してレジスト
│スク１０７を形成した（図４（Ｄ））。裏面からの露
光によるレジストマスク│形成はマスクを必要としない
ため、製造マスク数を低減することができる。図示した
ようにレジストマスクの大きさは光の回り込みによっ
て、わずかにゲート配線の幅より小さくなった。Next, the crystalline semiconductor 1 thus formed is
An insulating film (which will later become a channel protective film) 106 for protecting a channel formation region is formed on the substrate 05. In this embodiment, a silicon oxide film (200 nm thick) was formed. Next, patterning using exposure from the back surface (forming a resist film,
By exposure and development), a resist mask 107 was formed in contact with the insulating film 106 (FIG. 4D). Since the formation of the resist mask | by exposure from the back does not require a mask, the number of manufacturing masks can be reduced. As shown in the figure, the size of the resist mask became slightly smaller than the width of the gate wiring due to light wraparound.
【００７９】次いで、レジストマスク１０７をマスクに
用いて絶縁膜１０６をエッチングして、チャネル保護膜
１０８を形成した後、レジストマスク１０７を除去した
（図４（Ｅ））。この工程により、チャネル保護膜１０
８と接する領域以外の結晶質珪素膜の表面を露呈させ
た。このチャネル保護膜１０８は、後のドーピング工程
でチャネル形成領域となる領域にドーパントが添加され
ることを防ぐ役目を果たす。Next, after the insulating film 106 was etched using the resist mask 107 as a mask to form a channel protective film 108, the resist mask 107 was removed (FIG. 4E). By this step, the channel protective film 10
The surface of the crystalline silicon film other than the region in contact with 8 was exposed. The channel protective film 108 serves to prevent a dopant from being added to a region to be a channel formation region in a later doping step.
【００８０】次いで、フォトマスクを用いたパターニン
グによってｎチャネル型ＴＦＴの一部またはｐチャネル
型ＴＦＴを覆うレジストマスク１０９を形成し、表面が
露呈された結晶質半導体膜にｎ型を付与する不純物元素
を添加する工程を行ない、第１の不純物領域（ｎ+ 領
域）１１０ａを形成した（図５（Ａ））。本実施例で
は、ｎ型の導電性を付与する不純物としてリン元素を用
いた。ドーピングガスとして水素で１〜１０％（本実施
例では５％）に希釈したフォスフィン（ＰＨ3 ）を用
い、ドーズ量５×１０14atoms ／ｃｍ2 、加速電圧は１
０ｋＶとした。また、上記レジストマスク１０９のパタ
ーンを実施者が適宜設定することによりｎ+ 型領域の幅
が決定され、所望の幅を有するｎ- 型領域、及びチャネ
ル形成領域を得ることが比較的容易にできる。Next, a resist mask 109 covering a part of the n-channel TFT or the p-channel TFT is formed by patterning using a photomask, and an impurity element for imparting n-type to the crystalline semiconductor film whose surface is exposed is provided. Was performed to form a first impurity region (n + region) 110a (FIG. 5A). In this embodiment, a phosphorus element is used as an impurity imparting n-type conductivity. Phosphine (PH 3 ) diluted to 1 to 10% (5% in this embodiment) with hydrogen is used as the doping gas, the dose is 5 × 10 14 atoms / cm 2 , and the acceleration voltage is 1
0 kV. In addition, the width of the n + -type region is determined by the practitioner appropriately setting the pattern of the resist mask 109, and it is relatively easy to obtain the n − -type region and the channel formation region having the desired width. .
【００８１】次いで、レジストマスク１０９を除去した
後、ＬＤＤ領域を形成するための絶縁膜１１１ａを形成
した（図５（Ｂ））。本実施例では、絶縁膜１１１ａと
して、酸化珪素膜（膜厚５０ｎｍ）をプラズマＣＶＤ法
により形成した。Next, after removing the resist mask 109, an insulating film 111a for forming an LDD region was formed (FIG. 5B). In this embodiment, a silicon oxide film (thickness: 50 nm) is formed as the insulating film 111a by a plasma CVD method.
【００８２】次いで、絶縁膜１１１ａが表面に設けられ
た結晶質半導体膜にｎ型を付与する不純物元素を添加す
る工程を行ない、第２の不純物領域（ｎ- 領域）１１２
を形成した（図５（Ｃ））。ただし、絶縁膜１１１ａを
介してその下の結晶質半導体膜に不純物を添加するため
に、絶縁膜１１１ａの膜厚を考慮に入れ、適宜ドーピン
グ条件を設定することが重要である。本実施例ではドー
ピングガスとして水素で１〜１０％（本実施例では５
％）に希釈したフォスフィンを用い、ドーズ量３×１０
13atoms ／ｃｍ2 、加速電圧は６０ｋＶとした。この絶
縁膜１１１ａを介して不純物元素を添加することにより
所望の濃度（ＳＩＭＳ分析で１×１０18〜１×１０19at
oms ／ｃｍ3 ）の不純物領域を形成することができた。
また、こうして形成される第２の不純物領域１１２はＬ
ＤＤ領域として機能する。なお、この時、さらに不純物
が添加されて第１の不純物領域１１０ｂが形成され、チ
ャネル保護膜の直下には真性な結晶質半導体領域が残っ
た。ただし、図示しないが実際には多少チャネル保護膜
の内側に回り込んで不純物元素が添加される。Next, a step of adding an impurity element imparting n-type to the crystalline semiconductor film provided with the insulating film 111a on the surface is performed, and the second impurity region (n − region) 112
Was formed (FIG. 5C). However, in order to add impurities to the crystalline semiconductor film thereunder via the insulating film 111a, it is important to appropriately set doping conditions in consideration of the thickness of the insulating film 111a. In this embodiment, hydrogen is used as a doping gas in an amount of 1 to 10% (in this embodiment, 5% to 10%).
%) And a dose of 3 × 10
13 atoms / cm 2 and the accelerating voltage were 60 kV. By adding an impurity element through the insulating film 111a, a desired concentration (1 × 10 18 to 1 × 10 19 at in SIMS analysis) is obtained.
oms / cm 3 ).
Further, the second impurity region 112 thus formed has L
It functions as a DD area. At this time, an impurity is further added to form the first impurity region 110b, and an intrinsic crystalline semiconductor region remains immediately below the channel protective film. However, although not shown, the impurity element is actually added to the inside of the channel protection film to some extent.
【００８３】次いで、フォトマスクを用いてｎチャネル
型ＴＦＴを覆うレジストマスク１１４を形成し、結晶質
半導体膜にｐ型を付与する不純物元素を添加する工程を
行ない、第３の不純物領域（ｐ+ 領域）１１３を形成し
た（図５（Ｄ））。本実施例ではｐ型を付与する不純物
元素としてＢ（ボロン）を用いた。ドーピングガスには
水素で１〜１０％に希釈されたジボラン（Ｂ2 Ｈ6 ）を
用い、ドーズ量４×１０15atoms ／ｃｍ2 、加速電圧は
３０ｋＶとした。Next, a resist mask 114 covering the n-channel type TFT is formed using a photomask, and a step of adding an impurity element imparting p-type to the crystalline semiconductor film is performed, so that the third impurity region (p + A region 113 was formed (FIG. 5D). In this embodiment, B (boron) is used as an impurity element imparting p-type. Diborane (B 2 H 6 ) diluted to 1 to 10% with hydrogen was used as the doping gas, the dose was 4 × 10 15 atoms / cm 2 , and the acceleration voltage was 30 kV.
【００８４】次いで、レジストマスク１１４を除去して
レーザーアニールまたは熱アニールによる不純物の活性
化処理を行なった後、水素雰囲気中で熱処理（３５０
℃、１時間）を行い、全体を水素化した。その後、公知
のパターニング技術により所望の形状を有する活性層を
形成した（図６（Ａ））。この時、活性層を覆う絶縁膜
１１１ａもパターニングされて絶縁膜１１１ｂが形成さ
れた。Next, after removing the resist mask 114 and performing an impurity activation process by laser annealing or thermal annealing, a heat treatment (350
C., 1 hour), and the whole was hydrogenated. Thereafter, an active layer having a desired shape was formed by a known patterning technique (FIG. 6A). At this time, the insulating film 111a covering the active layer was also patterned to form the insulating film 111b.
【００８５】以上の工程を経て、ｎチャネル型ＴＦＴの
ソース領域１１５、ドレイン領域１１６、低濃度不純物
領域１１７、１１８、チャネル形成領域１１９が形成さ
れ、ｐチャネル型ＴＦＴのソース領域１２１、ドレイン
領域１２２、チャネル形成領域１２０が形成された。Through the above steps, the source region 115, the drain region 116, the low concentration impurity regions 117 and 118, and the channel formation region 119 of the n-channel TFT are formed, and the source region 121 and the drain region 122 of the p-channel TFT are formed. Thus, a channel forming region 120 was formed.
【００８６】次いで、ｎチャネル型ＴＦＴ及びｐチャネ
ル型ＴＦＴを覆って、プラズマＣＶＤ法により膜厚１０
０ｎｍの酸化珪素膜と、ＴＥＯＳと酸素（Ｏ2 ）を原料
ガスに用いた膜厚９４０ｎｍの酸化珪素膜との積層構造
の層間絶縁膜１２３を形成した（図６（Ｂ））。Next, the n-channel TFT and the p-channel TFT are covered with a film thickness of 10 by plasma CVD.
An interlayer insulating film 123 having a stacked structure of a 0-nm-thick silicon oxide film and a 940-nm-thick silicon oxide film using TEOS and oxygen (O 2 ) as a source gas was formed (FIG. 6B).
【００８７】そして、コンタクトホールを形成してソー
ス配線１２４、１２６、ドレイン配線１２５、１２７を
形成して、図６（Ｃ）に示す状態を得た。最後に水素雰
囲気中で熱処理を行い、全体を水素化してｎチャネル型
ＴＦＴ及びｐチャネル型ＴＦＴが完成した。Then, contact holes were formed to form source wirings 124 and 126 and drain wirings 125 and 127, and the state shown in FIG. 6C was obtained. Finally, heat treatment was performed in a hydrogen atmosphere, and the whole was hydrogenated to complete an n-channel TFT and a p-channel TFT.
【００８８】なお、本実施例においては、工程順序を変
更し非晶質半導体膜のパターニング後に結晶化処理を行
ってもよい。In this embodiment, the crystallization process may be performed after patterning the amorphous semiconductor film by changing the process order.
【００８９】［実施例２］本実施例ではトップゲート型
ＴＦＴのゲート配線と遮光膜に本発明を適用する場合の
例について説明する。本実施例の半導体装置について、
図７及び図８を用いてその構造の一例を説明する。[Embodiment 2] In this embodiment, an example in which the present invention is applied to a gate wiring and a light shielding film of a top gate type TFT will be described. Regarding the semiconductor device of the present embodiment,
An example of the structure will be described with reference to FIGS.
【００９０】図７に周辺駆動回路部の一部を構成するＣ
ＭＯＳ回路（インバータ回路）が示されている。図７に
おいて、インバ─タ回路の上面図の点線Ａ−Ａ’で切断
した断面が、ＣＭＯＳ回路の断面構造に相当する。な
お、図７のインバータ回路図、インバータ回路の上面図
における各端子部ａ、ｂ、ｃ、ｄは対応している。FIG. 7 shows C constituting a part of the peripheral drive circuit section.
A MOS circuit (inverter circuit) is shown. In FIG. 7, a cross section taken along a dotted line AA ′ in the top view of the inverter circuit corresponds to a cross-sectional structure of the CMOS circuit. The terminal portions a, b, c, and d in the inverter circuit diagram of FIG. 7 and the top view of the inverter circuit correspond to each other.
【００９１】図７において、いずれのＴＦＴ（薄膜トラ
ンジスタ）も基板１１００上に設けられた下地膜１０１
ｂ上に形成される。インバータ回路のＮチャネル型ＴＦ
Ｔの場合には、下地膜１０１ｂ上に活性層としてチャネ
ル形成領域１１１４とＮ型の高濃度不純物領域（ｎ+ 型
領域）１１１０、１１１１と、前記チャネル形成領域と
前記高濃度不純物領域の間に低濃度不純物領域（ｎ- 型
領域）１１１２、１１１３が形成されている。そして前
記チャネル形成領域上には、ゲート絶縁層１１０６を介
してゲート配線１１０７’が形成されている。In FIG. 7, each of the TFTs (thin film transistors) is a base film 101 provided on a substrate 1100.
b. N-channel type TF for inverter circuit
In the case of T, the channel formation region 1114 and the N-type high-concentration impurity regions (n + -type regions) 1110 and 1111 are formed as an active layer on the base film 101b and between the channel formation region and the high-concentration impurity region. Low-concentration impurity regions (n − -type regions) 1112 and 1113 are formed. A gate wiring 1107 'is formed over the channel formation region with a gate insulating layer 1106 interposed therebetween.
【００９２】このゲート配線は、タンタルを主成分とす
る材料をスパッタリングして形成した。スパッタリング
条件は、室温、スパッタ圧力０．４Ｐａ、スパッタ電力
１ｋＷ、スパッタリングに用いるガスはアルゴン（Ａ
ｒ）とキセノン（Ｘｅ）の混合ガスとし、混合ガスの混
合比は、Ｘｅ流量（ｓｃｃｍ）に対するＡｒ流量（ｓｃ
ｃｍ）（＝Ａｒ流量／Ｘｅ流量）で、Ａｒ流量／Ｘｅ流
量が３５／１０〜０／２０、好ましくは１５／１５（誤
差を考慮すると１０〜２０／１０〜２０）で行った。よ
って、ゲート配線は、ＡｒとＸｅを含有するタンタル膜
からなる。This gate wiring was formed by sputtering a material containing tantalum as a main component. The sputtering conditions were room temperature, a sputtering pressure of 0.4 Pa, a sputtering power of 1 kW, and a gas used for sputtering was argon (A
r) and xenon (Xe), and the mixing ratio of the mixed gas is such that the Ar flow rate (sc) with respect to the Xe flow rate (sccm)
cm) (= Ar flow rate / Xe flow rate), and the Ar flow rate / Xe flow rate was 35/10 to 0/20, preferably 15/15 (10 to 20/10 to 20 in consideration of an error). Therefore, the gate wiring is made of a tantalum film containing Ar and Xe.
【００９３】そして、ゲート配線上を覆う第１の層間絶
縁膜１１１５にコンタクトホールを形成して高濃度不純
物領域に配線１１１６、１１１７が接続されている。Then, a contact hole is formed in the first interlayer insulating film 1115 covering the gate wiring, and the wirings 1116 and 1117 are connected to the high concentration impurity region.
【００９４】一方、Ｐチャネル型のＴＦＴは、活性層と
して高濃度不純物領域（ｐ+ 型領域）１１１０’、１１
１１’と、チャネル形成領域１１１４’と、前記ｐ+ 型
領域とチャネル形成領域の間に低濃度不純物領域（ｐ-
型領域）１１１２’、１１１３’が形成される。ｐ+ 型
領域１１１０’、１１１１’には配線１１１６、１１１
７’が形成される。活性層以外の部分は、上記Ｎチャネ
ル型ＴＦＴと概略同一構造である。On the other hand, the P-channel type TFT has high concentration impurity regions (p + -type regions) 1110 ′ and 11
11 ′, a channel forming region 1114 ′, and a low concentration impurity region (p −) between the p + type region and the channel forming region.
Mold regions) 1112 'and 1113' are formed. Wirings 1116 and 111 are provided in p + type regions 1110 ′ and 1111 ′.
7 'is formed. Portions other than the active layer have substantially the same structure as the N-channel TFT.
【００９５】また、図８に画素マトリクス回路部の一部
を構成する画素ＴＦＴ（Ｎチャネル型ＴＦＴ）が示され
ている。また、図８（Ａ）において、点線Ａ−Ａ’で切
断した断面が、図８（Ｂ）の画素マトリクス回路の断面
構造に相当する。FIG. 8 shows a pixel TFT (N-channel type TFT) constituting a part of the pixel matrix circuit portion. 8A. A cross section taken along a dotted line AA ′ in FIG. 8A corresponds to a cross-sectional structure of the pixel matrix circuit in FIG.
【００９６】画素マトリクス回路に形成されたＮチャネ
ル型ＴＦＴについては、いずれのＴＦＴ（薄膜トランジ
スタ）も基板１１００上に設けられた第１の遮光膜１１
０１ａ’上に形成される。この第１の遮光膜はインバー
タ回路のゲート配線と同じ成膜条件で形成されたもので
あって、ＡｒとＸｅを含有するタンタル膜からなる。そ
の後、第１の層間絶縁膜１１１５を形成する部分まで、
インバータ回路のＮチャネル型ＴＦＴと同一構造であ
る。そして、高濃度不純物領域（ｎ+ 型領域）１１１
０、１１１１には配線１１１６、１１１７が接続され、
その上に第２の層間絶縁膜１１１８と、第２の遮光膜１
１１９とが形成される。この第２の遮光膜は、第１の遮
光膜と同様に、タンタル膜をインバータ回路のゲート配
線と同じ成膜条件で形成されたものでもよいし、黒色の
樹脂膜でもよい。ここでは第２の遮光膜として第１の遮
光膜と同様にＡｒとＸｅを含有するタンタル膜を用い
る。さらに、その上に第３の層間絶縁膜１１２０が形成
され、ＩＴＯ、ＳｎＯ2 等の透明導電膜からなる画素電
極１１２１が接続される。この画素電極は画素ＴＦＴを
覆い、且つ第２の遮光膜と補助容量を形成している。本
実施例では一例として透過型のＬＣＤを作製したが特に
限定されない。例えば、画素電極の材料として反射性を
有する金属材料を用い、画素電極のパターニングの変
更、または幾つかの工程の追加／削除を適宜行えば反射
型のＬＣＤを作製することが可能である。For the N-channel TFT formed in the pixel matrix circuit, any TFT (thin film transistor) is formed on the first light shielding film 11 provided on the substrate 1100.
01a '. This first light-shielding film is formed under the same film forming conditions as the gate wiring of the inverter circuit, and is made of a tantalum film containing Ar and Xe. After that, up to the portion where the first interlayer insulating film 1115 is formed,
It has the same structure as the N-channel TFT of the inverter circuit. Then, the high concentration impurity region (n + type region) 111
0 and 1111 are connected to wirings 1116 and 1117,
A second interlayer insulating film 1118 and a second light-shielding film 1
119 is formed. Like the first light-shielding film, the second light-shielding film may be a tantalum film formed under the same film forming conditions as the gate wiring of the inverter circuit, or may be a black resin film. Here, a tantalum film containing Ar and Xe is used as the second light-shielding film, similarly to the first light-shielding film. Further, a third interlayer insulating film 1120 is formed thereon, and a pixel electrode 1121 made of a transparent conductive film such as ITO or SnO 2 is connected thereto. This pixel electrode covers the pixel TFT, and forms a second light-shielding film and an auxiliary capacitance. In this embodiment, a transmissive LCD is manufactured as an example, but there is no particular limitation. For example, a reflective LCD can be manufactured by using a reflective metal material as the material of the pixel electrode and changing the patterning of the pixel electrode or adding / deleting some steps as appropriate.
【００９７】なお、本実施例では、画素マトリクス回路
の画素ＴＦＴのゲート配線をダブルゲート構造としてい
るが、オフ電流のバラツキを低減するために、トリプル
ゲート構造等のマルチゲート構造としても構わない。ま
た、開口率を向上させるためにシングルゲート構造とし
てもよい。In this embodiment, the gate wiring of the pixel TFT of the pixel matrix circuit has a double gate structure. However, a multi-gate structure such as a triple gate structure may be used in order to reduce variation in off-current. Further, a single gate structure may be used to improve the aperture ratio.
【００９８】なお、同一基板上に図７に示した周辺駆動
回路部と、図８に示した画素マトリクス回路部とを作製
することも可能である。It is also possible to manufacture the peripheral drive circuit section shown in FIG. 7 and the pixel matrix circuit section shown in FIG. 8 on the same substrate.
【００９９】また、本実施例ではトップゲート型ＴＦＴ
を例にとって説明してきたが、本願発明の構成はボトム
ゲート型ＴＦＴに適用することもできる。即ち、実施形
態２や実施例１に適用することもできるIn this embodiment, a top gate type TFT is used.
However, the configuration of the present invention can be applied to a bottom gate type TFT. That is, it can be applied to the second embodiment and the first embodiment.
【０１００】［実施例３］ 本実施例では、本願発明に
よって作製された液晶表示装置の例を図９に示す。画素
ＴＦＴ（画素スイッチング素子）の作製方法やセル組工
程は公知の手段を用いれば良いので詳細な説明は省略す
る。Embodiment 3 In this embodiment, an example of a liquid crystal display device manufactured according to the present invention is shown in FIG. A well-known means may be used for a method of manufacturing a pixel TFT (pixel switching element) and a cell assembling step, and a detailed description thereof will be omitted.
【０１０１】図９は、本実施例のアクティブマトリクス
型液晶パネルの概略図である。図９に示すようにアクテ
ィブマトリクス基板と対向基板とが対向し、これらの基
板間に液晶が挟まれている。アクティブマトリクス基板
はガラス基板１０００上に形成された画素マトリクス回
路１００１、走査線駆動回路１００２、信号線駆動回路
１００３を有する。FIG. 9 is a schematic diagram of an active matrix type liquid crystal panel of this embodiment. As shown in FIG. 9, an active matrix substrate and a counter substrate face each other, and a liquid crystal is sandwiched between these substrates. The active matrix substrate includes a pixel matrix circuit 1001, a scan line driver circuit 1002, and a signal line driver circuit 1003 formed over a glass substrate 1000.
【０１０２】走査線駆動回路１００２、信号線駆動回路
１００３はそれぞれ走査線１０３０、信号線１０４０に
よって画素マトリクス回路１００１に接続されている。
これら駆動回路１００２、１００３はＣＭＯＳ回路で主
に構成されている。The scanning line driving circuit 1002 and the signal line driving circuit 1003 are connected to the pixel matrix circuit 1001 by a scanning line 1030 and a signal line 1040, respectively.
These drive circuits 1002 and 1003 are mainly constituted by CMOS circuits.
【０１０３】画素マトリクス回路１００１の行ごとに走
査線１０３０が形成され、列ごとに信号線１０４０が形
成されている。走査線１０３０、信号線１０４０の交差
部近傍には、画素ＴＦＴ８１０が形成されている。画素
ＴＦＴ１０１０のゲート電極は走査線１０３０に接続さ
れ、ソースは信号線１０４０に接続されている。更に、
ドレインには画素電極１０６０、保持容量１０７０が接
続されている。A scanning line 1030 is formed for each row of the pixel matrix circuit 1001, and a signal line 1040 is formed for each column. A pixel TFT 810 is formed near the intersection of the scanning line 1030 and the signal line 1040. The gate electrode of the pixel TFT 1010 is connected to the scanning line 1030, and the source is connected to the signal line 1040. Furthermore,
The pixel electrode 1060 and the storage capacitor 1070 are connected to the drain.
【０１０４】対向基板１０８０はガラス基板全面にＩＴ
Ｏ膜等の透明導電膜が形成されている。透明導電膜は画
素マトリクス回路１００１の画素電極１０６０に対する
対向電極であり、画素電極、対向電極間に形成された電
界によって液晶材料が駆動される。対向基板１０８０に
は必要であれば配向膜や、ブラックマトリクスや、カラ
ーフィルタが形成されている。The opposing substrate 1080 has an IT
A transparent conductive film such as an O film is formed. The transparent conductive film is a counter electrode to the pixel electrode 1060 of the pixel matrix circuit 1001, and a liquid crystal material is driven by an electric field formed between the pixel electrode and the counter electrode. If necessary, an orientation film, a black matrix, and a color filter are formed on the counter substrate 1080.
【０１０５】アクティブマトリクス基板側のガラス基板
にはＦＰＣ１０３１を取り付ける面を利用してＩＣチッ
プ１０３２、１０３３が取り付けられている。これらの
ＩＣチップ１０３２、１０３３はビデオ信号の処理回
路、タイミングパルス発生回路、γ補正回路、メモリ回
路、演算回路などの回路をシリコン基板上に形成して構
成される。IC chips 1032 and 1033 are mounted on the glass substrate on the active matrix substrate side by using the surface on which the FPC 1031 is mounted. These IC chips 1032 and 1033 are configured by forming circuits such as a video signal processing circuit, a timing pulse generating circuit, a gamma correction circuit, a memory circuit, and an arithmetic circuit on a silicon substrate.
【０１０６】さらに、本実施例では液晶表示装置を例に
挙げて説明しているが、アクティブマトリクス型の表示
装置であればＥＬ（エレクトロルミネッセンス）表示装
置やＥＣ（エレクトロクロミックス）表示装置に本願発
明を適用することも可能であることは言うまでもない。Further, in this embodiment, a liquid crystal display device is described as an example, but the present invention is applied to an EL (electroluminescence) display device or an EC (electrochromics) display device as long as it is an active matrix type display device. It goes without saying that the invention can be applied.
【０１０７】また、本願発明を用いて作製できる液晶表
示装置は透過型か反射型かは問わない。どちらを選択す
るのも実施者の自由である。この様に本願発明はあらゆ
るアクティブマトリクス型の電気光学装置（半導体装
置）に対して適用することが可能である。The liquid crystal display device which can be manufactured by using the present invention is not limited to a transmission type or a reflection type. It is up to the implementer to choose either. As described above, the present invention can be applied to any active matrix type electro-optical device (semiconductor device).
【０１０８】なお、本実施例に示した半導体装置を作製
するにあたって、実施形態１又は実施形態２、実施例１
又は実施例２のどの構成を採用しても良いし、各実施例
や実施例を自由に組み合わせて用いることが可能であ
る。In manufacturing the semiconductor device shown in this embodiment, the first embodiment, the second embodiment, and the first embodiment
Alternatively, any configuration of the second embodiment may be adopted, and each embodiment and the embodiments can be freely combined and used.
【０１０９】［実施例４］ 本願発明は従来のＩＣ技術
全般に適用することが可能である。即ち、現在市場に流
通している全ての半導体回路に適用できる。例えば、ワ
ンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩ
Ｃプロセッサ等のマイクロプロセッサに適用しても良い
し、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正
回路、信号分割回路等）に代表される信号処理回路や携
帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用
の高周波回路に適用しても良い。Embodiment 4 The present invention can be applied to all conventional IC technologies. That is, the present invention can be applied to all semiconductor circuits currently on the market. For example, RISC processor, ASI integrated on one chip
It may be applied to a microprocessor such as a C processor, a signal processing circuit typified by a liquid crystal driver circuit (D / A converter, gamma correction circuit, signal division circuit, etc.) or a portable device (cellular phone, PHS, mobile phone). It may be applied to a high frequency circuit for a computer.
【０１１０】また、マイクロプロセッサ等の半導体回路
は様々な電子機器に搭載されて中枢回路として機能す
る。代表的な電子機器としてはパーソナルコンピュー
タ、携帯型情報端末機器、その他あらゆる家電製品が挙
げられる。また、車両（自動車や電車等）の制御用コン
ピュータなども挙げられる。本願発明はその様な半導体
装置に対しても適用可能である。A semiconductor circuit such as a microprocessor is mounted on various electronic devices and functions as a central circuit. Representative electronic devices include personal computers, portable information terminal devices, and all other home appliances. Further, a computer for controlling a vehicle (an automobile, a train, or the like) is also included. The present invention is also applicable to such a semiconductor device.
【０１１１】なお、本実施例に示した半導体装置を作製
するにあたって、実施形態１又は実施形態２、実施例１
又は実施例２のどの構成を採用しても良いし、各実施例
や実施例を自由に組み合わせて用いることが可能であ
る。In manufacturing the semiconductor device shown in this embodiment, the semiconductor device according to the first or second embodiment or the first embodiment is used.
Alternatively, any configuration of the second embodiment may be adopted, and each embodiment and the embodiments can be freely combined and used.
【０１１２】［実施例５］ 本願発明の電気光学装置
は、様々な電子機器のディスプレイとして利用される。
その様な電子機器としては、ビデオカメラ、デジタルカ
メラ、プロジェクター、プロジェクションＴＶ、ゴーグ
ルディスプレイ、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話、電子書籍等）などが挙げられる。それらの一例を
図１０に示す。[Embodiment 5] The electro-optical device of the present invention is used as displays of various electronic apparatuses.
Examples of such electronic devices include a video camera, a digital camera, a projector, a projection TV, a goggle display, a car navigation, a personal computer, a portable information terminal (a mobile computer, a mobile phone, an electronic book, and the like). One example of them is shown in FIG.
【０１１３】図１０（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本願発明を音声出力部２００２、音声
入力部２００３、表示装置２００４やその他の信号制御
回路に適用することができる。FIG. 10A shows a portable telephone, and the main body 20 is shown.
01, audio output unit 2002, audio input unit 2003, display device 2004, operation switch 2005, antenna 200
6. The present invention can be applied to the audio output unit 2002, the audio input unit 2003, the display device 2004, and other signal control circuits.
【０１１４】図１０（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明を表示装置２１０２、音声
入力部２１０３やその他の信号制御回路に適用すること
ができる。FIG. 10B shows a video camera, which includes a main body 2101, a display device 2102, an audio input unit 2103, an operation switch 2104, a battery 2105, and an image receiving unit 21.
06. The present invention can be applied to the display device 2102, the audio input unit 2103, and other signal control circuits.
【０１１５】図１０（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明は表示装置２２
０５やその他の信号制御回路に適用できる。FIG. 10C shows a mobile computer (mobile computer), which comprises a main body 2201, a camera section 2202, an image receiving section 2203, operation switches 2204, and a display device 2205. The present invention relates to a display device 22.
05 and other signal control circuits.
【０１１６】図１０（Ｄ）はゴーグルディスプレイであ
り、本体２３０１、表示装置２３０２、アーム部２３０
３で構成される。本発明は表示装置２３０２やその他の
信号制御回路に適用することができる。FIG. 10D shows a goggle display, which includes a main body 2301, a display device 2302, and an arm 230.
3 The present invention can be applied to the display device 2302 and other signal control circuits.
【０１１７】図１０（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３やその他の信号制御回路に適用す
ることができる。FIG. 10E shows a rear type projector, which includes a main body 2401, a light source 2402, a display device 2403,
Polarizing beam splitter 2404, reflector 240
5, 2406 and a screen 2407. The present invention can be applied to the display device 2403 and other signal control circuits.
【０１１８】図１０（Ｆ）はフロントプロジェクション
であり、本体２５０１、光源２５０２、反射型表示装置
２５０３、光学系（ビームスプリッターや偏光子等が含
まれる）２５０４、スクリーン２５０５で構成される。
スクリーン２５０５は会議や学会発表などのプレゼンテ
ーションに利用される大画面スクリーンであるので、表
示装置２５０３は高い解像度が要求される。FIG. 10F shows a front projection, which comprises a main body 2501, a light source 2502, a reflective display device 2503, an optical system (including a beam splitter and a polarizer) 2504, and a screen 2505.
Since the screen 2505 is a large screen used for presentations such as conferences and conference presentations, the display device 2503 requires a high resolution.
【０１１９】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。As described above, the applicable range of the present invention is extremely wide, and can be applied to electronic devices in all fields.
【０１２０】なお、本実施例に示した半導体装置を作製
するにあたって、実施形態１又は実施形態２、実施例１
又は実施例２のどの構成を採用しても良いし、各実施例
や実施例を自由に組み合わせて用いることが可能であ
る。また、実施例９、１０に示した電気光学装置や半導
体回路をその様に組み合わせて用いても良い。In manufacturing the semiconductor device shown in this embodiment, the semiconductor device according to the first or second embodiment or the first embodiment is used.
Alternatively, any configuration of the second embodiment may be adopted, and each embodiment and the embodiments can be freely combined and used. Further, the electro-optical devices and the semiconductor circuits shown in the ninth and tenth embodiments may be used in such a combination.
【０１２１】[0121]
【発明の効果】本発明を用いることで、金属膜の応力を
容易に制御でき、金属膜の応力を低減できるので、金属
膜のピーリングの発生を防止し、半導体装置の信頼性を
向上させることができる。According to the present invention, since the stress of the metal film can be easily controlled and the stress of the metal film can be reduced, the occurrence of peeling of the metal film can be prevented and the reliability of the semiconductor device can be improved. Can be.
【図面の簡単な説明】[Brief description of the drawings]
【図１】 実験手順２（タンタル成膜後の応力）の測定
結果を示す図FIG. 1 is a view showing a measurement result of an experimental procedure 2 (stress after tantalum film formation).
【図２】 実験手順４（窒化珪素成膜後の応力）の測定
結果を示す図FIG. 2 is a view showing a measurement result of an experimental procedure 4 (stress after silicon nitride film formation).
【図３】 実験手順６（加熱処理後の応力）の測定結果
を示す図FIG. 3 is a diagram showing a measurement result of Experimental Procedure 6 (stress after heat treatment).
【図４】 実施形態１、実施例１のＴＦＴの作製工程の
断面図FIG. 4 is a cross-sectional view of a manufacturing process of the TFTs of Embodiment 1 and Example 1.
【図５】 実施形態１、実施例１のＴＦＴの作製工程の
断面図FIG. 5 is a cross-sectional view of a manufacturing process of the TFTs of Embodiment 1 and Example 1.
【図６】 実施形態１、実施例１のＴＦＴの作製工程の
断面図FIG. 6 is a cross-sectional view of a manufacturing process of the TFT of Embodiment 1 or Example 1.
【図７】 インバータ回路の一例を示す回路図、上面図
及び断面図FIG. 7 is a circuit diagram, a top view, and a cross-sectional view illustrating an example of an inverter circuit.
【図８】 画素マトリクス回路の一例を示す上面図及び
断面図8A and 8B are a top view and a cross-sectional view illustrating an example of a pixel matrix circuit.
【図９】 半導体装置（液晶表示装置）の例を示す図FIG. 9 illustrates an example of a semiconductor device (liquid crystal display device).
【図１０】半導体装置（電子機器）の例を示す図FIG. 10 illustrates an example of a semiconductor device (electronic device).
１０１ 基板 １０２ ゲート配線 １０３ ゲート絶縁膜 DESCRIPTION OF SYMBOLS 101 Substrate 102 Gate wiring 103 Gate insulating film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｍ ６１９Ｂ Ｆターム(参考） 4K029 BA01 BA07 BA11 BA16 BA17 BD01 CA05 EA05 4M104 AA10 BB13 BB14 BB16 BB17 BB18 CC05 DD41 GG20 HH20 5F033 HH17 HH18 HH19 HH20 HH21 PP15 VV06 VV15 XX19 5F110 AA30 BB02 BB04 CC02 CC08 DD01 DD02 DD03 DD13 DD14 DD15 DD17 EE04 EE44 FF02 FF03 FF09 FF30 GG02 GG13 GG45 HK09 HK14 HK25 HK35 HK42 NN23 NN46 NN54 PP03──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification FI FI Theme coat ゛ (Reference) H01L 29/78 617M 619B F-term (Reference) 4K029 BA01 BA07 BA11 BA16 BA17 BD01 CA05 EA05 4M104 AA10 BB13 BB14 BB16 BB17 BB18 CC05 DD41 GG20 HH20 5F033 HH17 HH18 HH19 HH20 HH21 PP15 VV06 VV15 XX19 5F110 AA30 BB02 BB04 CC02 CC08 DD01 DD02 DD03 DD13 DD14 DD15 DD17 EE04 EE44 FF02 FF03 FF09 FF30 GG02 HK23 NN02 HK23 GG23 GG45
Claims (8)
工程を有し、前記スパッタリングに用いるガスは、アル
ゴンとキセノンの混合ガスであることを特徴とする半導
体装置の作製方法。1. A method for manufacturing a semiconductor device, comprising a step of forming a metal film by sputtering, wherein a gas used for the sputtering is a mixed gas of argon and xenon.
膜トランジスタの配線を形成することを特徴とする半導
体装置の作製方法。2. A method for manufacturing a semiconductor device, wherein a wiring of a thin film transistor is formed using the metal film according to claim 1.
光膜を形成することを特徴とする半導体装置の形成方
法。3. A method for forming a semiconductor device, comprising: forming a light-shielding film using the metal film according to claim 1.
前記金属膜は、タンタル（Ｔａ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム
（Ｃｒ）から選ばれた一種または複数種の元素を主成分
とする材料からなることを特徴とする半導体装置の作製
方法。4. The metal film according to claim 1, wherein the metal film is selected from tantalum (Ta), tungsten (W), molybdenum (Mo), titanium (Ti), and chromium (Cr). A method for manufacturing a semiconductor device, comprising a material containing one or more elements as main components.
を有し、 前記金属膜はアルゴンとキセノンを含有することを特徴
とする半導体装置。5. A semiconductor device having a metal film formed by sputtering, wherein the metal film contains argon and xenon.
ンジスタの配線に用いることを特徴とする半導体装置。6. A semiconductor device, wherein the metal film according to claim 5 is used for a wiring of a thin film transistor.
用いることを特徴とする半導体装置。7. A semiconductor device using the metal film according to claim 5 as a light-shielding film.
前記金属膜は、タンタル（Ｔａ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム
（Ｃｒ）から選ばれた一種または複数種の元素を主成分
とする材料からなることを特徴とする半導体装置。8. The metal film according to claim 5, wherein the metal film is selected from tantalum (Ta), tungsten (W), molybdenum (Mo), titanium (Ti), and chromium (Cr). A semiconductor device comprising a material containing one or more kinds of elements as main components.
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