JP2000196445A - Voltage controlled oscillating circuit, phase synchronization circuit and optical disk unit - Google Patents
Voltage controlled oscillating circuit, phase synchronization circuit and optical disk unitInfo
- Publication number
- JP2000196445A JP2000196445A JP10374466A JP37446698A JP2000196445A JP 2000196445 A JP2000196445 A JP 2000196445A JP 10374466 A JP10374466 A JP 10374466A JP 37446698 A JP37446698 A JP 37446698A JP 2000196445 A JP2000196445 A JP 2000196445A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- frequency
- circuit
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、高密度記録された
情報を再生する装置に用いられる電圧制御発振回路、位
相同期回路及び光ディスク装置に関し、特にPLL追従
性能の向上および位相同期(PLL)回路のデジタル化
を行う場合に好適な電圧制御発振回路、位相同期回路及
び光ディスク装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage controlled oscillator, a phase locked loop, and an optical disk drive used in a device for reproducing information recorded at high density, and more particularly to an improvement in PLL tracking performance and a phase locked loop (PLL) circuit. The present invention relates to a voltage-controlled oscillation circuit, a phase-locked loop, and an optical disk device that are suitable for performing digitization of data.
【0002】[0002]
【従来の技術】近年、マルチメディア化の進展により、
映像情報を含めた大量の情報を処理する必要にせまられ
ている。更に、マルチメディア化の進展は、これらの情
報を記録するためのストレージ装置の大容量化に拍車を
かけている。光ディスク装置あるいはHDD(ハードデ
ィスク)装置の記憶容量を増加させるためには記録密度
を上げる必要があり、これに伴い、エラーレートの低
減、信頼性の確保が重要課題となってきている。2. Description of the Related Art In recent years, with the progress of multimedia,
It is necessary to process a large amount of information including video information. Further, the progress of multimedia has spurred an increase in the capacity of storage devices for recording such information. In order to increase the storage capacity of an optical disk device or an HDD (hard disk) device, it is necessary to increase the recording density, and accordingly, reduction of an error rate and securing of reliability have become important issues.
【0003】PRML(Partial Response Maximum Lik
elihood)と呼ばれる再生方式は、分解能が低下した高
密度記録再生波形に対しても高い再生性能を有している
ため、光ディスクやHDD装置等のファイル装置への搭
載が相次いでいる。パーシャルレスポンス波形等化と最
尤検出を組み合わせたこのPRML方式は、再生チャネ
ルを考慮した最尤検出器の特性を最大限に引き出すため
に、再生信号を波形等化によって補正後、最尤検出する
ことはよく知られるところである。例えば「1994年、テ
レビジョン学会年次大会(ITE'94)予稿集、287〜288頁」
にPRMLに関する記述がある。[0003] PRML (Partial Response Maximum Lik)
A reproduction method called elihood has a high reproduction performance even for a high-density recording / reproduction waveform with a reduced resolution, and therefore, is repeatedly mounted on a file device such as an optical disk or an HDD device. This PRML method combining partial response waveform equalization and maximum likelihood detection detects the maximum likelihood after correcting the reproduced signal by waveform equalization in order to maximize the characteristics of the maximum likelihood detector in consideration of the reproduction channel. Things are well known. For example, "1994 Television Society Annual Meeting (ITE'94) Proceedings, pp. 287-288"
Has a description of PRML.
【0004】光ディスクと磁気ディスクのどちらの記録
媒体に関しても、高密度記録された情報を再生する場合
には、符号間干渉が大きくなり、再生振幅が低下してし
まう。従って、磁気ディスクではSNR(信号対雑音
比)が小さく、光ディスクでは再生信号の高い周波数成
分のCNR(キャリア対雑音比)が小さくなり、検出情
報の誤り率が上昇してしまう。最尤検出方式は、決まっ
た状態遷移を有する再生チャネルの特性を利用して情報
の検出を行っており、検出器に入力される例えば4bi
t程度の量子化ビット数の振幅情報列に対して、再生チ
ャネルの特性から考えられる全ての時系列パタンの中か
ら誤差の二乗平均が最小になるものを選択することで、
SNRあるいはCNRが小さくても、低い誤り率で情報
を検出することができるのである。[0004] Regarding both recording media, optical disks and magnetic disks, when reproducing information recorded at high density, intersymbol interference increases and the reproduction amplitude decreases. Therefore, the SNR (signal-to-noise ratio) of a magnetic disk is small, and the CNR (carrier-to-noise ratio) of a high frequency component of a reproduced signal of an optical disk is small, and the error rate of detection information is increased. In the maximum likelihood detection method, information is detected by using the characteristics of a reproduction channel having a determined state transition.
For an amplitude information sequence having a quantization bit number of about t, by selecting a time series pattern that minimizes the root mean square error from all time series patterns considered from the characteristics of the reproduction channel,
Even if the SNR or CNR is small, information can be detected with a low error rate.
【0005】実際の回路上で上述の処理を行うことは、
回路規模および動作速度の点で困難であるため、通常
は、「IEEE Transaction on Communication, VOL.COM-1
9,Oct,1971」に示されるビタビアルゴリズムと呼ばれる
アルゴリズムを用いて、最適なパスの選択を漸化的に行
うことにより実現している。Performing the above processing on an actual circuit is as follows.
Since it is difficult in terms of circuit size and operating speed, usually, "IEEE Transaction on Communication, VOL.COM-1
9, Oct, 1971 "and is implemented by recursively selecting an optimal path.
【0006】ビタビ検出器と、それ以降に接続されるデ
ジタル回路群は、同期式の回路であるため、同期したク
ロック信号が必要である。通常は、再生信号自体からこ
のクロック信号を抽出しているが、ディスク装置の再生
信号は、ディスクを回転させるスピンドルモータの回転
むらやディスクの微少な傾きによって、同期クロックの
周波数が若干変化するため、この変化に追従して同期ク
ロック信号を発生するPLL(Phase Locked Loop)と
呼ばれる位相同期回路(クロック抽出回路)が必要とな
る。ビタビ検出器等を用いる場合、従来のアナログ位相
同期回路とPRML検出器の構成では定常位相誤差が発
生してしまいエラーレートが上昇してしまうため、A/
D変換後のサンプルデータを用いて位相比較を行い位相
同期ループを構成することが一般的である。[0006] The Viterbi detector and the digital circuit group connected thereafter are synchronous circuits and therefore require synchronized clock signals. Normally, this clock signal is extracted from the reproduced signal itself. However, the frequency of the synchronous clock slightly changes due to the unevenness of rotation of the spindle motor for rotating the disk and the slight inclination of the disk. Accordingly, a phase synchronization circuit (clock extraction circuit) called a PLL (Phase Locked Loop) for generating a synchronous clock signal following this change is required. When a Viterbi detector or the like is used, a conventional analog phase locked loop circuit and a PRML detector configuration generate a steady phase error and increase the error rate.
In general, a phase locked loop is formed by performing phase comparison using sample data after D conversion.
【0007】上述したような構成の位相同期回路に関す
る従来例1として、特開平8−321140号公報によ
る再生信号処理装置がある。同装置は、高密度記録を可
能とし、磁気ディスク装置の大容量化を目的としたもの
であり、位相同期回路の生成するサンプリングクロック
のタイミング位相を補正する手段と、入力デジタル信号
の等化誤差量を検出する手段とを具備し、等化誤差量が
最小となるサンプリングクロックのタイミング位相補正
量を検出し設定することを特徴とし、高密度記録時のビ
ットエラーレートを改善できるので、磁気ディスク装置
の大容量化が可能になるとしている。As a conventional example 1 of the phase locked loop circuit having the above-mentioned configuration, there is a reproduced signal processing apparatus disclosed in Japanese Patent Application Laid-Open No. 8-321140. This device is intended to enable high-density recording and increase the capacity of a magnetic disk device, and a means for correcting the timing phase of a sampling clock generated by a phase locked loop circuit and an equalization error of an input digital signal. Means for detecting the amount of data, and detecting and setting the amount of timing phase correction of the sampling clock that minimizes the amount of equalization error, so that the bit error rate during high-density recording can be improved. It is said that the capacity of the device can be increased.
【0008】また、上述したような構成の位相同期回路
に関する従来例2として、特開平9―204740号公
報は、最尤復号化のための状態の同期を行うことを目的
としたものであり、再生データから位相を抽出しクロッ
クを生成するクロック生成手段と、再生データが最尤復
号入力として供給され、該最尤復号入力に対して最尤復
号を行う最尤復号手段と、最尤復号入力の先頭と時変な
トレリスの初期状態とを合わせることによって同期を取
る状態同期手段とを有することを特徴とするデジタル情
報記録再生同期装置が開示されている。Japanese Patent Application Laid-Open No. 9-204740 discloses a second conventional example of a phase locked loop circuit having the above-mentioned configuration, which aims at synchronizing states for maximum likelihood decoding. Clock generating means for extracting a phase from the reproduced data to generate a clock, reproduced data supplied as the maximum likelihood decoding input, and performing maximum likelihood decoding on the maximum likelihood decoding input; A digital information recording / reproducing synchronizing apparatus characterized by comprising a state synchronizing means for synchronizing by synchronizing the head of the trellis with the initial state of the time-variable trellis.
【0009】以上のように、PRML検出器により再生
性能を向上させるためにはサンプリング情報を用いた位
相比較が不可欠であり、位相同期回路を含めた全デジタ
ル化によって小型化が実現できる。As described above, in order to improve the reproduction performance by the PRML detector, phase comparison using sampling information is indispensable, and downsizing can be realized by all digitalization including a phase synchronization circuit.
【0010】しかし、従来のデジタル位相同期の基本概
念は、J,R,Cessna and D.M.Levy: "Phase Noise and Tr
ansient Times for a Binary Quantized Digital Phase
-Locked Loop in White Gaussian Noise",IEEE Trans.,
COM-20,2,p.94,April 1972あるいは、J.K.Holmes: "Per
formance of a First-Order Transition Sampliing Dig
ital Phase-Locked Loop Using Random-Walk Models",I
EEE Trans.,COM-20,2,p.119,April 1972に述べられてい
るように、固定周波数発振器出力を外部制御でパルスを
付加あるいは除去し、分周することでデジタル電圧制御
発振回路(VCO:Voltage Controlled Oscillator)
を構成する。However, the basic concept of the conventional digital phase synchronization is described in J, R, Cessna and DM Levy: "Phase Noise and Tr
ansient Times for a Binary Quantized Digital Phase
-Locked Loop in White Gaussian Noise ", IEEE Trans.,
COM-20,2, p.94, April 1972 or JK Holmes: "Per
formance of a First-Order Transition Sampliing Dig
ital Phase-Locked Loop Using Random-Walk Models ", I
As described in EEE Trans., COM-20,2, p.119, April 1972, a digital voltage controlled oscillation circuit ( VCO: Voltage Controlled Oscillator)
Is configured.
【0011】これに対し、従来例3として、尾佐竹、小
川:"量子化同期方式"、通信学会誌(A)、56-A,8,p.4
68,昭48-08 には、多段タップを持った遅延回路により
固定周波数発振器出力から位相ずれクロックを生成し切
り替えて出力するデジタルVCOが紹介されている。On the other hand, as conventional example 3, Osatake and Ogawa: "Quantization synchronization method", Journal of the Institute of Communication Engineers (A), 56-A, 8, p.4.
68, Showa 48-08, introduces a digital VCO that generates a phase shift clock from a fixed frequency oscillator output by a delay circuit having multi-stage taps, switches the clock, and outputs the clock.
【0012】また、従来例4として、特開平10―14
5228号公報には、周波数までの制御が可能なデジタ
ルPLLに関する技術が報告されている。即ち、同公報
は、周波数の制御が可能で且つ製品毎の最適設計を必要
としないことを目的としたものであり、第1の信号と第
2の信号との位相差信号を出力する位相差信号を出力す
る回路と、位相差が時間の経過と共に増加し且つ第2の
信号が第1の信号よりも位相が進んでいる場合は遅延時
間増加信号を出力し、位相差が時間の経過と共に増加し
且つ第2の信号が第1の信号よりも位相が遅れている場
合は遅延時間減少信号を出力する遅延制御回路と、遅延
時間増加信号を与えられたときは第2の信号を遅延する
時間を増加し、遅延時間減少信号を与えられたときは遅
延時間を減少させて第2の信号を位相比較器に出力する
出力回路とを備えることを特徴とするデジタル位相同期
回路が開示されている。As a fourth conventional example, Japanese Patent Application Laid-Open No. 10-14 / 1998
No. 5228 reports a technique relating to a digital PLL capable of controlling up to a frequency. That is, the gazette aims to control the frequency and eliminate the need for an optimum design for each product, and to output a phase difference signal between the first signal and the second signal. A signal output circuit, and a delay time increasing signal is output when the phase difference increases with time and the second signal is ahead of the first signal in phase, and the phase difference increases with time. A delay control circuit that outputs a delay time decrease signal when the second signal increases and the second signal is behind the phase of the first signal, and delays the second signal when a delay time increase signal is given An output circuit for increasing a time and reducing a delay time when a delay time reduction signal is given, and outputting a second signal to a phase comparator. I have.
【0013】この従来例4においては、具体的には図1
5に示すように、デジタル位相同期回路は、M分周器8
01、位相比較回路802、位相差検知回路803、位
相差差分回路804、遅延制御回路805、遅延可変回
路806、N分周器807、インバータ808から構成
されており、位相比較情報と位相比較情報の絶対値の差
分により周波数までの制御を可能としている。In the prior art 4, specifically, FIG.
As shown in FIG. 5, the digital phase-locked loop includes an M frequency divider 8
01, a phase comparison circuit 802, a phase difference detection circuit 803, a phase difference difference circuit 804, a delay control circuit 805, a variable delay circuit 806, an N frequency divider 807, and an inverter 808. The control up to the frequency is enabled by the difference between the absolute values of.
【0014】[0014]
【発明が解決しようとする課題】しかしながら、上述し
た各従来例においては、下記のような問題があった。However, each of the above-mentioned conventional examples has the following problems.
【0015】即ち、従来例1及び従来例2においては、
アナログ制御のVCOを用いるPLL回路であるため、
製品毎に、所望のループゲインが得られるように、LP
Fを最適設計し、また所望の周波数特性が得られるよう
に、VCOもまた最適設計する必要があった。このよう
に、位相同期回路として特性を合わせることが困難であ
った。That is, in Conventional Examples 1 and 2,
Because it is a PLL circuit that uses an analog-controlled VCO,
LP for each product so that the desired loop gain is obtained
It is necessary to optimally design F and also to optimally design the VCO so that desired frequency characteristics can be obtained. Thus, it has been difficult to match the characteristics as a phase locked loop circuit.
【0016】また、従来例3では、VCOとして高い発
振周波数が実現できるが、周波数追従ができないことが
問題点であった。Further, in the conventional example 3, although a high oscillation frequency can be realized as the VCO, there is a problem that the frequency cannot be tracked.
【0017】また、従来例4は、ノイズの少ない基準ク
ロックから所望の周波数のクロックを生成するための提
案であり、ノイズの多い例えば光ディスクの再生信号か
らクロックを抽出する場合には適応できない。差分回路
から出力される周波数情報は位相情報を微分しているこ
とに相当するため、高い周波数ほどノイズが増加し、正
しい周波数情報を生成することができないという欠点が
あった。The fourth conventional example is a proposal for generating a clock having a desired frequency from a reference clock having a small noise, and cannot be applied to a case where a clock is extracted from a reproduced signal of a noisy, for example, an optical disk. Since the frequency information output from the difference circuit corresponds to differentiating the phase information, the higher the frequency, the more the noise increases, and there is a drawback that correct frequency information cannot be generated.
【0018】従って、本発明の目的は、高い周波数で動
作・出力可能で且つ周波数制御を実現することができる
電圧制御発振回路を提供するものである。Accordingly, an object of the present invention is to provide a voltage controlled oscillation circuit which can operate and output at a high frequency and realize frequency control.
【0019】また、本発明の他の目的は、クロック品質
の安定化を図ることができる位相同期回路を提供するも
のである。Another object of the present invention is to provide a phase locked loop circuit capable of stabilizing clock quality.
【0020】また、本発明の他の目的は、ばらつきを押
さえたデジタル位相同期回路を装置に搭載することによ
って、装置の再生情報の信頼性の向上に貢献することが
できる光ディスク装置を提供するものである。Another object of the present invention is to provide an optical disk apparatus which can contribute to improvement of reliability of reproduction information of the apparatus by mounting a digital phase-locked loop with reduced variation in the apparatus. It is.
【0021】[0021]
【課題を解決するための手段】本発明は、特定周波数の
クロックを発生する固定周波数発振手段を備えた電圧制
御発振回路において、前記固定周波数発振手段の出力に
対し入力位相だけ位相がずれたパルスを生成する位相制
御手段と、入力周波数値を前記固定周波数発振手段にお
ける特定周波数に対する位相ずれ量の変換値に変換する
と共に前記変換値に基づき前記位相制御手段を制御する
周波数/位相変換手段とを備えることを特徴とする。According to the present invention, there is provided a voltage controlled oscillation circuit having a fixed frequency oscillating means for generating a clock of a specific frequency, wherein a pulse having a phase shifted by an input phase with respect to an output of the fixed frequency oscillating means. And a frequency / phase converter that converts an input frequency value into a converted value of a phase shift amount with respect to a specific frequency in the fixed frequency oscillator and controls the phase controller based on the converted value. It is characterized by having.
【0022】また、上記電圧制御発振回路において、前
記周波数/位相変換手段は、入力周波数値を積算すると
共に積算結果の絶対値が閾値以上の場合に閾値で除算し
た余りを新たな積算値とする積算手段を備えることを特
徴とする。In the above-mentioned voltage controlled oscillation circuit, the frequency / phase conversion means integrates the input frequency value and, when the absolute value of the integration result is equal to or larger than the threshold value, sets a remainder obtained by dividing by the threshold value as a new integrated value. It is characterized by having an integrating means.
【0023】また、上記電圧制御発振回路において、前
記固定周波数発振手段の出力の発振周期の整数倍に相当
すると共に前記閾値に設定される位相ずれ量を検出する
位相ずれ量検出手段を備えることを特徴とする。In the above-mentioned voltage controlled oscillation circuit, there is provided a phase shift amount detecting means for detecting a phase shift amount corresponding to an integral multiple of the oscillation cycle of the output of the fixed frequency oscillating means and set to the threshold value. Features.
【0024】また、上記電圧制御発振回路において、前
記位相制御手段は、前記固定周波数発振手段の出力が入
力される複数の遅延手段と、該複数の遅延手段の出力を
選択する選択手段と、該選択手段の出力の位相を調整す
る位相調整手段と、該位相調整手段の出力タイミングに
基づき入力位相ずれ量をラッチすると共に前記選択手段
を制御するラッチ手段とを備えることを特徴とする。In the above voltage controlled oscillation circuit, the phase control means includes a plurality of delay means to which the output of the fixed frequency oscillation means is input, a selection means for selecting an output of the plurality of delay means, A phase adjusting means for adjusting a phase of an output of the selecting means, and a latch means for latching an input phase shift amount based on an output timing of the phase adjusting means and controlling the selecting means.
【0025】また、位相同期回路及び光ディスク装置は
上記電圧制御発振回路を含んでいることを特徴とする。Further, the phase synchronization circuit and the optical disk device include the above-mentioned voltage controlled oscillation circuit.
【0026】また、本発明の電圧制御発振回路は、図1
を参照しつつ説明すれば、特定周波数のクロックを発生
する固定周波数発振手段(図1の3)を備えた電圧制御
発振回路において、前記固定周波数発振手段(図1の
3)の出力に対し入力位相だけ位相がずれたパルスを生
成する位相制御手段(図1の2)と、入力周波数値を前
記固定周波数発振手段(図1の3)における特定周波数
に対する位相ずれ量に変換すると共に変換値に基づき前
記位相制御手段(図1の2)を制御する周波数/位相変
換手段(図1の1)とを備えている。Further, the voltage controlled oscillation circuit of the present invention
In a voltage controlled oscillation circuit provided with a fixed frequency oscillating means (3 in FIG. 1) for generating a clock of a specific frequency, an input to the output of the fixed frequency oscillating means (3 in FIG. 1) is provided. Phase control means (2 in FIG. 1) for generating a pulse shifted in phase by a phase, and an input frequency value converted into a phase shift amount with respect to a specific frequency in the fixed frequency oscillating means (3 in FIG. 1) and converted into a converted value Frequency / phase conversion means (1 in FIG. 1) for controlling the phase control means (2 in FIG. 1).
【0027】また、前記周波数/位相変換手段(図2の
1)は、入力周波数値を積算すると共に積算結果の絶対
値が閾値以上の場合に閾値で除算した余りを新たな積算
値とする積算手段(図2の101〜106)を備えてい
る。The frequency / phase conversion means (1 in FIG. 2) integrates the input frequency value and, when the absolute value of the integration result is equal to or larger than the threshold value, sets the remainder obtained by dividing by the threshold value as a new integrated value. Means (101 to 106 in FIG. 2).
【0028】また、前記固定周波数発振手段(図3の
3)の出力の発振周期の整数倍に相当すると共に前記閾
値に設定される位相ずれ量を検出する位相ずれ量検出手
段(図3の4)を備えている。A phase shift amount detecting means (4 in FIG. 3) for detecting a phase shift amount corresponding to an integral multiple of the oscillation cycle of the output of the fixed frequency oscillating means (3 in FIG. 3) and set to the threshold value. ).
【0029】また、前記位相制御手段(図4の2)は、
前記固定周波数発振手段(図4の3)の出力が入力され
る複数の遅延手段(図4の201)と、該複数の遅延手
段(図4の201)の出力を選択する選択手段(図4の
202)と、該選択手段(図4の202)の出力の位相
を調整する位相調整手段(図4の204)と、該位相調
整手段(図4の204)の出力タイミングに基づき入力
位相ずれ量をラッチすると共に前記選択手段を制御する
ラッチ手段(図4の203)とを備えている。The phase control means (2 in FIG. 4)
A plurality of delay means (201 in FIG. 4) to which the output of the fixed frequency oscillation means (3 in FIG. 4) is input, and a selection means (201 in FIG. 4) for selecting the output of the plurality of delay means (201 in FIG. 4). 202), a phase adjusting means (204 in FIG. 4) for adjusting the phase of the output of the selecting means (202 in FIG. 4), and an input phase shift based on the output timing of the phase adjusting means (204 in FIG. 4). Latch means (203 in FIG. 4) for latching the amount and controlling the selection means.
【0030】また、本発明の位相同期回路は、入力信号
をアナログ/デジタル変換するA/D変換手段(図5の
5)と、該A/D変換手段(図5の5)の出力に基づき
位相情報を生成する位相情報生成手段(図5の6)と、
該位相情報生成手段(図5の6)の出力を積算して周波
数情報を生成する周波数情報生成手段(図5の7)とを
備えている。Further, the phase locked loop circuit of the present invention is based on A / D conversion means (5 in FIG. 5) for converting an input signal from analog to digital and based on the output of the A / D conversion means (5 in FIG. 5). Phase information generating means (6 in FIG. 5) for generating phase information;
Frequency information generating means (7 in FIG. 5) for generating frequency information by integrating outputs of the phase information generating means (6 in FIG. 5).
【0031】また、本発明の光ディスク装置は、光ディ
スク媒体からの再生信号をアナログ/デジタル変換する
A/D変換手段(図8の5)と、該A/D変換手段(図
8の5)の出力に基づき最も確からしい情報を生成する
最尤検出手段(図8の10)とを備えている。Further, the optical disk apparatus of the present invention comprises an A / D conversion means (5 in FIG. 8) for performing analog / digital conversion of a reproduction signal from the optical disk medium, and an A / D conversion means (5 in FIG. 8). Maximum likelihood detecting means (10 in FIG. 8) for generating the most likely information based on the output.
【0032】[作用]本発明の電圧制御発振回路は、固
定周波数発振手段の出力に対し入力位相だけ位相がずれ
たパルスを生成し、入力周波数値を固定周波数発振手段
における特定周波数に対する位相ずれ量に変換するよう
に制御している。このため、入力周波数値を位相量に変
換し固定クロックを用いて位相制御するという基本思想
に基づいて、周波数追従性と高速発振を兼ね備えたデジ
タルの電圧制御発振回路を実現することができる。[Operation] The voltage controlled oscillation circuit of the present invention generates a pulse whose phase is shifted by the input phase with respect to the output of the fixed frequency oscillating means, and changes the input frequency value to the phase shift amount with respect to the specific frequency in the fixed frequency oscillating means. Is controlled to be converted to Therefore, based on the basic idea of converting an input frequency value into a phase amount and performing phase control using a fixed clock, a digital voltage-controlled oscillation circuit having both frequency tracking and high-speed oscillation can be realized.
【0033】また、本発明の位相同期回路は、本発明の
電圧制御発振回路を備えている。このため、クロック品
質の安定化を図ることができる。The phase locked loop of the present invention includes the voltage controlled oscillator of the present invention. Therefore, the clock quality can be stabilized.
【0034】また、本発明の光ディスク装置は、本発明
の位相同期回路を光ディスク再生系に備えている。この
ため、装置の信頼性の向上に貢献することができる。The optical disk device of the present invention includes the phase synchronization circuit of the present invention in an optical disk reproducing system. For this reason, it is possible to contribute to improvement of the reliability of the device.
【0035】[0035]
【発明の実施の形態】[第1の実施形態] (1)構成の説明 次に、本発明の第1の実施形態について図面を参照して
詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] (1) Description of Configuration Next, a first embodiment of the present invention will be described in detail with reference to the drawings.
【0036】図1は、本発明の第1の実施形態のデジタ
ル電圧制御発振回路の構成例を示すブロック図である。
なお、ここにいう電圧制御発振回路は電圧制御発振器に
相当する周波数制御発振器と称するほうが動作の面で整
合しているといえる。FIG. 1 is a block diagram showing a configuration example of a digital voltage controlled oscillation circuit according to the first embodiment of the present invention.
It should be noted that the voltage-controlled oscillation circuit referred to here is called a frequency-controlled oscillator corresponding to a voltage-controlled oscillator, which is more consistent in terms of operation.
【0037】図1において、デジタル電圧制御発振回路
は、周波数/位相変換回路1、位相制御回路2、固定周
波数発振器3を備えている。In FIG. 1, the digital voltage controlled oscillation circuit includes a frequency / phase conversion circuit 1, a phase control circuit 2, and a fixed frequency oscillator 3.
【0038】本実施形態においては、図示の如く、周波
数/位相変換回路1と位相制御回路2と固定周波数発振
器3とから構成し、周波数/位相変換回路1の出力に基
づき位相制御回路2を制御することで、デジタル電圧制
御発振回路として機能する。In the present embodiment, as shown in the figure, a frequency / phase conversion circuit 1, a phase control circuit 2, and a fixed frequency oscillator 3 are provided, and the phase control circuit 2 is controlled based on the output of the frequency / phase conversion circuit 1. By doing so, it functions as a digital voltage controlled oscillation circuit.
【0039】周波数/位相変換回路1は、入力周波数V
を位相φに変換すると共に変換値に基づき位相制御回路
2を制御する。位相制御回路2は、固定周波数発振器3
の出力に対して入力位相φだけ位相がずれたパルスを生
成する。固定周波数発振器3は、特定周波数のクロック
を発生する。The frequency / phase conversion circuit 1 has an input frequency V
Is converted to a phase φ, and the phase control circuit 2 is controlled based on the converted value. The phase control circuit 2 includes a fixed frequency oscillator 3
, A pulse whose phase is shifted by the input phase φ with respect to the output of. The fixed frequency oscillator 3 generates a clock of a specific frequency.
【0040】(2)動作の説明 次に、本発明の第1の実施形態の動作について、図1、
図2乃至図4を参照して詳細に説明する。(2) Description of Operation Next, the operation of the first embodiment of the present invention will be described with reference to FIGS.
This will be described in detail with reference to FIGS.
【0041】通常、電圧制御発振回路は、図2に示すよ
うに制御電圧Vと出力周波数fが線形の関係にある。制
御電圧V0で周波数f0が出力され、制御電圧V0+a
に対して周波数f0+bが、制御電圧V0+5aに対し
て周波数f0+5bが、出力されるという線形特性を有
している。また、周波数f0に対応するV0に関して、
位相ずれφは、図3のようになる。図3では、横軸に時
間、縦軸に位相差φを示し、パラメータを制御電圧Vと
して、aを係数として、制御電圧Vが固定の場合、位相
差φは時間と比例関係にあり、その傾きが制御電圧V0
の相違量aからの電圧ずれを示す。例えば図3中、制御
電圧V=V0−5aという基準電圧V0からずれた電圧
が入力されると、位相差の変化も短時間で位相差が大き
くずれることになる。従って、制御電圧V=V0−5a
のずれは、図2に示すようにf=f0−5bだけずれた
関係となる。Normally, in a voltage controlled oscillation circuit, the control voltage V and the output frequency f have a linear relationship as shown in FIG. The frequency f0 is output at the control voltage V0, and the control voltage V0 + a
Has a linear characteristic that a frequency f0 + b is output for the control voltage V0 + 5a and a frequency f0 + 5b is output for the control voltage V0 + 5a. Further, with respect to V0 corresponding to the frequency f0,
The phase shift φ is as shown in FIG. In FIG. 3, when the horizontal axis represents time and the vertical axis represents phase difference φ, and the parameter is control voltage V, a is a coefficient, and control voltage V is fixed, the phase difference φ is proportional to time. The slope is the control voltage V0
Shows the voltage deviation from the difference a. For example, in FIG. 3, when a voltage shifted from the reference voltage V0, that is, the control voltage V = V0-5a, is input, the phase difference changes greatly in a short time. Therefore, the control voltage V = V0-5a
Has a relationship shifted by f = f0-5b as shown in FIG.
【0042】従って、制御電圧Vから直接周波数を制御
するのではなく、いったん位相に変換後、固定周波数を
位相制御することでも、電圧制御発振回路を構成するこ
とができる。位相制御回路は比較的容易にデジタル化可
能である。位相制御回路2への入力φは、その性質上φ
−2Nπと置き換えても同じ動作をするはずである。回
路で実現するためには有限値の制御量にする必要がある
ため、図3から図4のように置き換えが必要である。以
降、この±2Nπに相当する値を正負しきい値MAXと
称する。Accordingly, a voltage-controlled oscillation circuit can also be configured by converting the phase once and controlling the phase of the fixed frequency instead of directly controlling the frequency from the control voltage V. The phase control circuit can be digitized relatively easily. The input φ to the phase control circuit 2 is φ
The same operation should be performed even if it is replaced with -2Nπ. Since it is necessary to use a finite control amount in order to realize the circuit, a replacement is required as shown in FIGS. Hereinafter, a value corresponding to this ± 2Nπ is referred to as a positive / negative threshold value MAX.
【0043】以上説明したように、本第1の実施形態の
デジタル電圧制御発振回路によれば、特定周波数のクロ
ックを発生する固定周波数発振器3と、固定周波数発振
器3の出力に対し入力位相φだけ位相がずれたパルスを
生成する位相制御回路2と、入力周波数値を固定周波数
発振器3における特定周波数に対する位相ずれ量φに変
換すると共に変換値に基づき位相制御回路2を制御する
周波数/位相変換回路1とを備えているため、周波数追
従性と高速発振を兼ね備えたデジタルの電圧制御発振回
路を実現することができるという効果が得られる。As described above, according to the digital voltage controlled oscillation circuit of the first embodiment, the fixed frequency oscillator 3 for generating the clock of the specific frequency, and the output of the fixed frequency oscillator 3 having only the input phase φ A phase control circuit 2 for generating a pulse with a phase shift, and a frequency / phase conversion circuit for converting an input frequency value into a phase shift amount φ with respect to a specific frequency in a fixed frequency oscillator 3 and controlling the phase control circuit 2 based on the converted value 1, the effect of being able to realize a digital voltage-controlled oscillation circuit having both frequency tracking and high-speed oscillation can be obtained.
【0044】[第2の実施形態] (1)構成の説明 次に、本発明の第2の実施形態について図面を参照して
詳細に説明する。[Second Embodiment] (1) Description of Configuration Next, a second embodiment of the present invention will be described in detail with reference to the drawings.
【0045】図5は、本発明の第2の実施形態のデジタ
ル電圧制御発振回路の構成例を示すブロック図である。
尚、上記第1の実施形態と共通する構成には同一符号を
付すものとする。FIG. 5 is a block diagram showing a configuration example of a digital voltage controlled oscillation circuit according to a second embodiment of the present invention.
It is to be noted that components common to the first embodiment are denoted by the same reference numerals.
【0046】図5において、デジタル電圧制御発振回路
は、周波数/位相変換回路1、位相制御回路2、固定周
波数発振器3を備えている。更に、周波数/位相変換回
路1は、加算器101、減算器102、加算器103、
セレクタ(SEL)104、Dフリップフロップ回路1
05、乗算器106を備えている。In FIG. 5, the digital voltage controlled oscillation circuit includes a frequency / phase conversion circuit 1, a phase control circuit 2, and a fixed frequency oscillator 3. Further, the frequency / phase conversion circuit 1 includes an adder 101, a subtractor 102, an adder 103,
Selector (SEL) 104, D flip-flop circuit 1
05, a multiplier 106 is provided.
【0047】本発明の第2の実施形態においては、図示
の如く、上記図1の基本構成における周波数/位相変換
回路1に加算器101〜乗算器106を装備し、入力周
波数Vから位相φへの変換回路構成を限定している。In the second embodiment of the present invention, as shown in the figure, the frequency / phase conversion circuit 1 in the basic configuration of FIG. Are limited.
【0048】周波数/位相変換回路1は、入力周波数V
を位相φに変換すると共に変換値に基づき位相制御回路
2を制御する。周波数/位相変換回路1において、加算
器101は、入力周波数VとDフリップフロップ回路1
05の出力とを加算する。減算器102は、加算器10
1の加算結果から正しきい値MAX(+2Nπ)を減算
する。加算器103は、加算器101の加算結果に正し
きい値MAXを加算する。セレクタ104は、後述の条
件に基づき加算器101或いは加算器103或いは減算
器102の出力を選択する。Dフリップフロップ回路1
05は、セレクタ104の出力を保持する。乗算器10
6は、Dフリップフロップ回路105の出力をα倍して
出力する。位相制御回路2は、固定周波数発振器3の出
力に対して入力位相φだけ位相がずれたパルスを生成す
る。固定周波数発振器3は、特定周波数のクロックを発
生する。The frequency / phase conversion circuit 1 calculates the input frequency V
Is converted to a phase φ, and the phase control circuit 2 is controlled based on the converted value. In the frequency / phase conversion circuit 1, the adder 101 includes an input frequency V and a D flip-flop circuit 1.
05 is added. The subtracter 102 is connected to the adder 10
The positive threshold value MAX (+ 2Nπ) is subtracted from the result of adding 1. The adder 103 adds a positive threshold value MAX to the addition result of the adder 101. The selector 104 selects an output of the adder 101, the adder 103, or the subtractor 102 based on a condition described later. D flip-flop circuit 1
05 holds the output of the selector 104. Multiplier 10
6 outputs the output of the D flip-flop circuit 105 multiplied by α. The phase control circuit 2 generates a pulse whose phase is shifted by an input phase φ with respect to the output of the fixed frequency oscillator 3. The fixed frequency oscillator 3 generates a clock of a specific frequency.
【0049】(2)動作の説明 次に、本発明の第2の実施形態の動作について、図5を
参照して詳細に説明する。(2) Description of Operation Next, the operation of the second embodiment of the present invention will be described in detail with reference to FIG.
【0050】加算器101により、入力周波数VとDフ
リップフロップ回路105の出力とを加算する。また、
減算器102により、加算器101の加算結果から正し
きい値MAX(+2Nπ)を減算した値を生成する。ま
た、加算器103により、加算器101の加算結果から
正しきい値MAXを加算した値を生成する。なお、負閾
値MAX(−2Nπ)については、符号が逆になるだけ
で、上記と同様に動作する。The input frequency V and the output of the D flip-flop circuit 105 are added by the adder 101. Also,
The subtracter 102 generates a value obtained by subtracting the positive threshold value MAX (+ 2Nπ) from the addition result of the adder 101. Further, the adder 103 generates a value obtained by adding the positive threshold value MAX from the addition result of the adder 101. The operation of the negative threshold value MAX (−2Nπ) is the same as described above, except that the signs are reversed.
【0051】減算器102の出力の符号ビットSmと加
算器103の出力の符号ビットSpが(Sm,Sp)=
(負、正)の場合には、セレクタ104により加算器1
01の出力を選択する。また、(Sm,Sp)=(正、
正)の場合には、セレクタ104により減算器102の
出力を選択する。また、(Sm,Sp)=(負、負)の
場合には、セレクタ104により加算器103の出力を
選択する。The sign bit Sm of the output of the subtractor 102 and the sign bit Sp of the output of the adder 103 are (Sm, Sp) =
In the case of (negative, positive), the selector 104
01 output is selected. Also, (Sm, Sp) = (positive,
In the case of (positive), the selector 104 selects the output of the subtractor 102. When (Sm, Sp) = (negative, negative), the selector 104 selects the output of the adder 103.
【0052】セレクタ104により選択した結果は、D
フリップフロップ回路105で保持する。Dフリップフ
ロップ回路105の出力は、位相制御回路2とのインタ
フェースをとるために、乗算器106によってα倍され
て出力される。この場合、固定周波数発振器3で発生す
る周波数f0に対して2Nπ(N:整数)の位相ずれ量
に相当する値の1/α倍を閾値として予め設定してお
く。The result selected by the selector 104 is D
The data is held by the flip-flop circuit 105. The output of the D flip-flop circuit 105 is multiplied by α by the multiplier 106 and output in order to interface with the phase control circuit 2. In this case, 1 / α times the value corresponding to the phase shift amount of 2Nπ (N: integer) with respect to the frequency f0 generated by the fixed frequency oscillator 3 is set in advance as a threshold value.
【0053】この構成によって、入力周波数値の積算結
果の絶対値が閾値以上の場合に閾値で除算した余りを新
たな積算値とする。つまり、入力Vが積算されてφが計
算され、固定周波数発振器3で発生する周波数f0に対
して位相が2Nπだけずれた時に絶対値の小さな方にシ
フトされる。即ち、図4と同様の動作を行う。With this configuration, when the absolute value of the integration result of the input frequency value is equal to or larger than the threshold value, the remainder obtained by dividing by the threshold value is set as a new integration value. That is, the input V is integrated and φ is calculated, and when the phase is shifted by 2Nπ with respect to the frequency f0 generated by the fixed frequency oscillator 3, the value is shifted to a smaller absolute value. That is, the same operation as in FIG. 4 is performed.
【0054】以上説明したように、本発明の第2の実施
形態のデジタル電圧制御発振回路によれば、周波数/位
相変換回路1、位相制御回路2、固定周波数発振器3を
備えると共に、周波数/位相変換回路1は、入力周波数
VとDフリップフロップ回路105の出力とを加算する
加算器101、加算器101の加算結果から正しきい値
MAXを減算する減算器102、加算器101の加算結
果に正閾値MAXを加算する加算器103、加算器10
1或いは加算器103或いは減算器102の出力を選択
するセレクタ104、セレクタ104の出力を保持する
Dフリップフロップ回路105、Dフリップフロップ回
路105の出力をα倍して出力する乗算器106を備え
ているため、周波数追従性と高速発振を兼ね備えたデジ
タルの電圧制御発振回路を実現することができるという
効果が得られる。なお、負しきい値MAXについては、
符号が逆になるだけで、上記と同様に動作する。As described above, according to the digital voltage controlled oscillation circuit of the second embodiment of the present invention, the frequency / phase conversion circuit 1, the phase control circuit 2, and the fixed frequency oscillator 3 are provided, and the frequency / phase The conversion circuit 1 includes an adder 101 for adding the input frequency V and the output of the D flip-flop circuit 105, a subtractor 102 for subtracting the positive threshold value MAX from the addition result of the adder 101, and a positive result for the addition result of the adder 101. Adder 103, adder 10 for adding threshold value MAX
1 or a selector 104 for selecting the output of the adder 103 or the subtractor 102, a D flip-flop circuit 105 holding the output of the selector 104, and a multiplier 106 for multiplying the output of the D flip-flop circuit 105 by α and outputting the result. Therefore, an effect is obtained that a digital voltage-controlled oscillation circuit having both frequency tracking and high-speed oscillation can be realized. In addition, about the negative threshold value MAX,
The operation is the same as above, except that the signs are reversed.
【0055】[第3の実施形態] (1)構成の説明 次に、本発明の第3の実施形態について図面を参照して
詳細に説明する。[Third Embodiment] (1) Description of Configuration Next, a third embodiment of the present invention will be described in detail with reference to the drawings.
【0056】図6は、本発明の第3の実施形態のデジタ
ル電圧制御発振回路及び自動検出回路の構成例を示すブ
ロック図である。尚、上記第1の実施形態と共通する構
成には同一符号を付すものとする。FIG. 6 is a block diagram showing a configuration example of a digital voltage controlled oscillation circuit and an automatic detection circuit according to the third embodiment of the present invention. It is to be noted that components common to the first embodiment are denoted by the same reference numerals.
【0057】図6において、デジタル電圧制御発振回路
は、周波数/位相変換回路1、位相制御回路2、固定周
波数発振器3を備えている。更に、周波数/位相変換回
路1は、加算器101、減算器102、加算器103、
セレクタ(SEL)104、Dフリップフロップ回路1
05、乗算器106、乗算器107を備えている。更
に、遅延量自動検出回路4は、位相制御回路401、排
他的論理和回路402、2値化回路403、コントロー
ラ404、積分回路405を備えている。In FIG. 6, the digital voltage controlled oscillation circuit includes a frequency / phase conversion circuit 1, a phase control circuit 2, and a fixed frequency oscillator 3. Further, the frequency / phase conversion circuit 1 includes an adder 101, a subtractor 102, an adder 103,
Selector (SEL) 104, D flip-flop circuit 1
05, a multiplier 106, and a multiplier 107. Further, the automatic delay amount detection circuit 4 includes a phase control circuit 401, an exclusive OR circuit 402, a binarization circuit 403, a controller 404, and an integration circuit 405.
【0058】本発明の第3の実施形態においては、図示
の如く、上記図2の基本構成において、閾値を出力する
乗算器107を周波数/位相変換回路1に追加すると共
に、周波数/位相変換回路1における閾値を検出する遅
延量自動検出回路4を付加した構成としたものである。In the third embodiment of the present invention, a multiplier 107 for outputting a threshold value is added to the frequency / phase conversion circuit 1 in the basic configuration of FIG. 1 has a configuration in which an automatic delay amount detection circuit 4 for detecting the threshold value is added.
【0059】周波数/位相変換回路1は、入力周波数V
を位相φに変換すると共に変換値に基づき位相制御回路
2を制御する。周波数/位相変換回路1において、加算
器101は、入力周波数VとDフリップフロップ回路1
05の出力とを加算する。減算器102は、加算器10
1の加算結果から乗算器107より出力される正しきい
値MAXを減算する。加算器103は、加算器101の
加算結果に乗算器107より出力される正しきい値MA
Xを加算する。セレクタ104は、加算器101或いは
加算器103或いは減算器102の出力を選択する。D
フリップフロップ回路105は、セレクタ104の出力
を保持する。乗算器106は、Dフリップフロップ回路
105の出力をα倍して出力する。乗算器107は、自
動検出回路4のコントローラ404の出力を1/α倍し
て出力する。なお、負しきい値MAXについては、符号
が逆になるだけで、上記と同様に動作する。The frequency / phase conversion circuit 1 calculates the input frequency V
Is converted to a phase φ, and the phase control circuit 2 is controlled based on the converted value. In the frequency / phase conversion circuit 1, the adder 101 includes an input frequency V and a D flip-flop circuit 1.
05 is added. The subtracter 102 is connected to the adder 10
The positive threshold value MAX output from the multiplier 107 is subtracted from the result of adding 1. The adder 103 adds a positive threshold MA output from the multiplier 107 to the addition result of the adder 101.
Add X. The selector 104 selects the output of the adder 101, the adder 103, or the subtractor 102. D
The flip-flop circuit 105 holds the output of the selector 104. The multiplier 106 multiplies the output of the D flip-flop circuit 105 by α and outputs the result. The multiplier 107 multiplies the output of the controller 404 of the automatic detection circuit 4 by 1 / α and outputs the result. The operation of the negative threshold value MAX is the same as that described above, except that the signs are reversed.
【0060】位相制御回路2は、固定周波数発振器3の
出力に対して入力位相φだけ位相がずれたパルスを生成
する。固定周波数発振器3は、特定周波数のクロックを
発生する。The phase control circuit 2 generates a pulse whose phase is shifted from the output of the fixed frequency oscillator 3 by the input phase φ. The fixed frequency oscillator 3 generates a clock of a specific frequency.
【0061】遅延量自動検出回路4は、周波数/位相変
換回路1における閾値を検出する。遅延量自動検出回路
4において、位相制御回路401は、コントローラ40
4からの位相選択値SELに基づき位相制御信号を出力
する。排他的論理和回路402は、固定周波数発振器3
の出力と位相制御回路401の出力の排他的論理和をと
る。積分回路405は、排他的論理和回路402の演算
結果を積分する。2値化回路403は、積分回路405
の積分結果Ycrの2値化を行う。コントローラ404
は、積分結果Ycrの監視を行い、しきい閾値MAXを
決定する。The automatic delay amount detection circuit 4 detects a threshold value in the frequency / phase conversion circuit 1. In the automatic delay amount detection circuit 4, the phase control circuit 401
4 outputs a phase control signal based on the phase selection value SEL. The exclusive OR circuit 402 includes the fixed frequency oscillator 3
And the output of the phase control circuit 401 is exclusive-ORed. The integration circuit 405 integrates the operation result of the exclusive OR circuit 402. The binarizing circuit 403 includes an integrating circuit 405
Is binarized. Controller 404
Monitors the integration result Ycr and determines the threshold value MAX.
【0062】(2)動作の説明 次に、本発明の第3の実施形態の動作について、図6、
図7及び図8を参照して詳細に説明する。(2) Description of Operation Next, the operation of the third embodiment of the present invention will be described with reference to FIGS.
This will be described in detail with reference to FIGS.
【0063】固定周波数発振器3の周波数f0の周期の
整数倍に相当する遅延量は、特に環境温度および入力す
る固定クロックの周波数によって変化するため、調整す
る必要がある。図6に示す如く、遅延量自動検出回路4
では、排他的論理和回路402により、位相制御回路4
01からの出力と固定周波数発振器3からのリファレン
スクロックとの排他的論理和をとり、排他的論理和演算
結果を積分回路405によって積分する。この場合、位
相選択値SELは、コントローラ404によって制御さ
れる。The amount of delay corresponding to an integral multiple of the period of the frequency f0 of the fixed frequency oscillator 3 changes depending on the ambient temperature and the frequency of the input fixed clock, and thus needs to be adjusted. As shown in FIG. 6, the automatic delay amount detection circuit 4
Then, the exclusive OR circuit 402 controls the phase control circuit 4
An exclusive OR of the output from the output 01 and the reference clock from the fixed frequency oscillator 3 is calculated, and the result of the exclusive OR operation is integrated by the integration circuit 405. In this case, the phase selection value SEL is controlled by the controller 404.
【0064】積分回路405の積分結果Ycrは、2値
化回路403を通してコントローラ404によって監視
され、このフィードバック情報を元に閾値が決定され
る。積分値Ycrと位相選択値SEL(セレクタ制御
値)との関係は、図7に示す如く三角波のような関数と
なる。The integration result Ycr of the integration circuit 405 is monitored by the controller 404 through the binarization circuit 403, and a threshold value is determined based on the feedback information. The relationship between the integral value Ycr and the phase selection value SEL (selector control value) is a function like a triangular wave as shown in FIG.
【0065】位相0の時はYcr=0であり、2回目に
Ycr=0となるところが2π位相ずれの点となるた
め、コントローラ404は、位相選択値SELとして位
相0よりも若干遅れたSminを初期値に設定し、2π位相
ずれより大きな値Smaxまでを順次変化させてフィードバ
ック情報を読み取ることで、2π位相ずれに相当する値
Max値を検出することが可能である。もちろん、Ycr
=0になる点をカウントすることで2Nπの位相ずれに
も対応できる。図8には、コントローラ405の動作を
時系列で示してある。At the time of phase 0, Ycr = 0, and the point where Ycr = 0 at the second time is a point of 2π phase shift. Therefore, the controller 404 sets Smin slightly delayed from phase 0 as the phase selection value SEL. By setting the initial value and sequentially changing the value up to the value Smax larger than the 2π phase shift and reading the feedback information, the value corresponding to the 2π phase shift
It is possible to detect the Max value. Of course, Ycr
By counting the points where = 0, it is possible to cope with a phase shift of 2Nπ. FIG. 8 shows the operation of the controller 405 in chronological order.
【0066】以上説明したように、本発明の第3の実施
形態のデジタル電圧制御発振回路によれば、周波数/位
相変換回路1、位相制御回路2、固定周波数発振器3を
備えると共に、周波数/位相変換回路1中の閾値を検出
する遅延量自動検出回路4を備えているため、周波数追
従性と高速発振を兼ね備えたデジタルの電圧制御発振回
路を実現することができるという効果が得られる。As described above, according to the digital voltage controlled oscillation circuit of the third embodiment of the present invention, the frequency / phase conversion circuit 1, the phase control circuit 2, the fixed frequency oscillator 3 and the frequency / phase Since the automatic delay amount detection circuit 4 for detecting the threshold value in the conversion circuit 1 is provided, an effect is obtained that a digital voltage-controlled oscillation circuit having both frequency tracking and high-speed oscillation can be realized.
【0067】[第4の実施形態] (1)構成の説明 次に、本発明の第4の実施形態について図面を参照して
詳細に説明する。[Fourth Embodiment] (1) Description of Configuration Next, a fourth embodiment of the present invention will be described in detail with reference to the drawings.
【0068】図9は、本発明の第4の実施形態のデジタ
ル電圧制御発振回路の構成例を示すブロック図である。
尚、上記第1の実施形態と共通する構成には同一符号を
付すものとする。FIG. 9 is a block diagram showing a configuration example of a digital voltage controlled oscillation circuit according to the fourth embodiment of the present invention.
It is to be noted that components common to the first embodiment are denoted by the same reference numerals.
【0069】図9において、デジタル電圧制御発振回路
は、周波数/位相変換回路1、位相制御回路2、固定周
波数発振器3を備えている。更に、位相制御回路2は、
複数段直列接続されたディレイライン(DL)201、
セレクタ(SEL)202、ラッチ回路203、位相調
整回路204を備えている。In FIG. 9, the digital voltage controlled oscillation circuit includes a frequency / phase conversion circuit 1, a phase control circuit 2, and a fixed frequency oscillator 3. Further, the phase control circuit 2
A plurality of delay lines (DL) 201 connected in series,
A selector (SEL) 202, a latch circuit 203, and a phase adjustment circuit 204 are provided.
【0070】本発明の第4の実施形態においては、図示
の如く、上記図1の基本構成において、位相制御回路2
の構成を限定している。In the fourth embodiment of the present invention, as shown in FIG.
Is limited.
【0071】周波数/位相変換回路1は、入力周波数V
を位相φに変換すると共に変換値に基づき位相制御回路
2を制御する。位相制御回路2は、固定周波数発振器3
の出力に対して入力位相φだけ位相がずれたパルスを生
成する。位相制御回路2において、各ディレイライン
(DL)201は、入力信号の遅延を行う。セレクタ
(SEL)202は、複数の入力のうち1つを選択す
る。ラッチ回路203は、周波数/位相変換回路1の出
力を位相調整回路204の出力タイミングでラッチす
る。位相調整回路204は、セレクタ202の出力の位
相を調整する。固定周波数発振器3は、特定周波数のク
ロックを発生する。The frequency / phase conversion circuit 1 has an input frequency V
Is converted to a phase φ, and the phase control circuit 2 is controlled based on the converted value. The phase control circuit 2 includes a fixed frequency oscillator 3
, A pulse whose phase is shifted by the input phase φ with respect to the output of. In the phase control circuit 2, each delay line (DL) 201 delays an input signal. The selector (SEL) 202 selects one of a plurality of inputs. The latch circuit 203 latches the output of the frequency / phase conversion circuit 1 at the output timing of the phase adjustment circuit 204. The phase adjustment circuit 204 adjusts the phase of the output of the selector 202. The fixed frequency oscillator 3 generates a clock of a specific frequency.
【0072】(2)動作の説明 次に、本発明の第4の実施形態の動作について、図9及
び図10を参照して詳細に説明する。(2) Description of Operation Next, the operation of the fourth embodiment of the present invention will be described in detail with reference to FIGS.
【0073】周波数/位相変換器1により変換された位
相情報φは、ラッチ回路203に入力される。ラッチタ
イミングは、電圧制御発振回路(VCO)の出力を位相
調整回路204によって生成した固定遅延後である。ラ
ッチ回路203の出力は、セレクタ202に入力され、
固定周波数発振器3から出力された固定周波数クロック
をディレイライン201の直列接続した複数の位相ずれ
クロックのうちから1本を選択して出力する。この場
合、クロックの切り替え時にグリッジが発生しないよう
に位相調整回路204の遅延量を予め調整しておく。こ
れによって、周波数の追従と高速発振を兼ね備えたデジ
タル電圧制御発振回路(VCO)が構成できる。The phase information φ converted by the frequency / phase converter 1 is input to the latch circuit 203. The latch timing is after a fixed delay in which the output of the voltage controlled oscillator (VCO) is generated by the phase adjustment circuit 204. The output of the latch circuit 203 is input to the selector 202,
The fixed-frequency clock output from the fixed-frequency oscillator 3 is selected from a plurality of phase-shifted clocks connected in series on the delay line 201 and output. In this case, the amount of delay of the phase adjustment circuit 204 is adjusted in advance so that glitches do not occur when switching clocks. As a result, a digital voltage controlled oscillator (VCO) having both frequency tracking and high-speed oscillation can be configured.
【0074】図10に示す如く、ディレイライン10段
で固定周波数発振器3の周波数f0の1周期分に相当す
る場合には、セレクタ制御信号φをクロック毎に0,1,2,
3,4,5,6,7,8,9,0,1,2,3,4,5,6,7…のように変化させる
ことで、f0の90%の周波数を生成することができ
る。また、0,9,8,7,6,5,4,3,2,1,0,9,8,8,7…のように
変化させることで、f0の110%の周波数を生成する
ことができる。As shown in FIG. 10, when ten stages of the delay line correspond to one period of the frequency f0 of the fixed frequency oscillator 3, the selector control signal φ is changed to 0, 1, 2,.
By changing like 3,4,5,6,7,8,9,0,1,2,3,4,5,6,7 ..., 90% frequency of f0 can be generated . In addition, it is possible to generate a frequency of 110% of f0 by changing as 0, 9, 8, 7, 6, 5, 4, 3, 2, 1, 0, 9, 8, 8, 7,. Can be.
【0075】以上説明したように、本発明の第4の実施
形態のデジタル電圧制御発振回路によれば、周波数/位
相変換回路1、位相制御回路2、固定周波数発振器3を
備えると共に、位相制御回路2は、固定周波数発振器3
の出力が入力される複数のディレイライン201、各デ
ィレイライン201の出力を選択するセレクタ202、
セレクタ202の出力の位相を調整する位相調整回路2
04、位相調整回路204の出力タイミングに基づき入
力位相ずれ量をラッチすると共にセレクタ202を制御
するラッチ回路203を備えているため、周波数追従性
と高速発振を兼ね備えたデジタルの電圧制御発振回路を
実現することができるという効果が得られる。 [第5の実施形態] (1)構成の説明 次に、本発明の第5の実施形態について図面を参照して
詳細に説明する。As described above, the digital voltage controlled oscillator according to the fourth embodiment of the present invention includes the frequency / phase conversion circuit 1, the phase control circuit 2, the fixed frequency oscillator 3, and the phase control circuit. 2 is a fixed frequency oscillator 3
A plurality of delay lines 201 to which the outputs of the delay lines 201 are input, a selector 202 for selecting the output of each delay line 201,
Phase adjustment circuit 2 for adjusting the phase of the output of selector 202
04. A latch circuit 203 that latches the input phase shift amount based on the output timing of the phase adjustment circuit 204 and controls the selector 202 is provided, so that a digital voltage controlled oscillation circuit having both frequency tracking and high-speed oscillation is realized. The effect is obtained. Fifth Embodiment (1) Description of Configuration Next, a fifth embodiment of the present invention will be described in detail with reference to the drawings.
【0076】図11は、本実施形態のデジタル電圧制御
発振回路を搭載したデジタル位相同期回路の構成例を示
すブロック図である。尚、上記第1の実施形態と共通す
る構成には同一符号を付すものとする。FIG. 11 is a block diagram showing a configuration example of a digital phase locked loop circuit equipped with the digital voltage controlled oscillation circuit of the present embodiment. It is to be noted that components common to the first embodiment are denoted by the same reference numerals.
【0077】図11において、デジタル位相同期回路
は、周波数/位相変換回路1、位相制御回路2、固定周
波数発振器3、A/D変換器5、デジタル位相比較器
(PC)6、デジタルループフィルタ(LPF)7を備
えている。図中8はデジタル電圧制御発振回路を示す。
本実施形態においては、図示の如く、デジタル電圧制御
発振回路8を搭載したデジタル位相同期回路の構成を例
に上げる。In FIG. 11, the digital phase-locked loop includes a frequency / phase conversion circuit 1, a phase control circuit 2, a fixed frequency oscillator 3, an A / D converter 5, a digital phase comparator (PC) 6, a digital loop filter ( LPF) 7. In the figure, reference numeral 8 denotes a digital voltage controlled oscillation circuit.
In the present embodiment, a configuration of a digital phase locked loop circuit having a digital voltage controlled oscillation circuit 8 as shown in the figure is taken as an example.
【0078】電圧/位相変換回路1は、入力制御電圧V
を位相φに変換すると共に変換値に基づき位相制御回路
2を制御する。位相制御回路2は、固定周波数発振器3
の出力に対して入力位相φだけ位相がずれたパルスを生
成する。固定周波数発振器3は、特定周波数のクロック
を発生する。The voltage / phase conversion circuit 1 has an input control voltage V
Is converted to a phase φ, and the phase control circuit 2 is controlled based on the converted value. The phase control circuit 2 includes a fixed frequency oscillator 3
, A pulse whose phase is shifted by the input phase φ with respect to the output of. The fixed frequency oscillator 3 generates a clock of a specific frequency.
【0079】A/D変換器5は、アナログのRF(Radi
o Frequency)信号をデジタル情報に変換する。デジタ
ル位相比較器6は、A/D変換器5の出力に基づき位相
情報θiを出力する。デジタルループフィルタ7は、デ
ジタル位相比較器6の出力を積算して周波数情報に対応
する制御電圧Viを出力する。The A / D converter 5 has an analog RF (Radi
o Frequency) Convert the signal into digital information. Digital phase comparator 6 outputs phase information θi based on the output of A / D converter 5. The digital loop filter 7 integrates the output of the digital phase comparator 6 and outputs a control voltage Vi corresponding to the frequency information.
【0080】図12は上記のデジタル位相比較器6の構
成例を示すブロック図である。FIG. 12 is a block diagram showing a configuration example of the digital phase comparator 6.
【0081】図12において、デジタル位相比較器6
は、絶対値算出回路601、Dフリップフロップ回路6
02、コンピュータ(CMP)603、乗算器604、
セレクタ(SEL)605、セレクタ(SEL)60
6、Dフリップフロップ回路607、排他的論理和回路
608を備えている。In FIG. 12, the digital phase comparator 6
Are the absolute value calculation circuit 601 and the D flip-flop circuit 6
02, computer (CMP) 603, multiplier 604,
Selector (SEL) 605, Selector (SEL) 60
6, a D flip-flop circuit 607 and an exclusive OR circuit 608.
【0082】絶対値算出回路601は、入力Xiの絶対
値を算出する。Dフリップフロップ回路602は、絶対
値算出回路601の出力を保持する。Dフリップフロッ
プ回路607は、入力Xiを1クロック遅延させて出力
する。排他的論理和回路608は、Dフリップフロップ
回路607からの入力と入力Xiとの排他的論理和をと
る。コンピュータ603は、絶対値算出回路601の出
力とDフリップフロップ回路602の出力を入力し、セ
レクタ605に対する制御信号を生成する。The absolute value calculation circuit 601 calculates the absolute value of the input Xi. The D flip-flop circuit 602 holds the output of the absolute value calculation circuit 601. D flip-flop circuit 607 delays input Xi by one clock and outputs the result. The exclusive OR circuit 608 calculates the exclusive OR of the input from the D flip-flop circuit 607 and the input Xi. The computer 603 receives the output of the absolute value calculation circuit 601 and the output of the D flip-flop circuit 602 and generates a control signal for the selector 605.
【0083】乗算器604は、絶対値算出回路601の
出力を−1倍して出力する。セレクタ605は、コンピ
ュータ603からの制御信号に基づき、Dフリップフロ
ップ回路602からの入力と乗算器604からの入力の
何れかを選択する。セレクタ606は、排他的論理和回
路608の出力信号に基づき、セレクタ605からの入
力と0入力の何れかを選択する。Multiplier 604 multiplies the output of absolute value calculation circuit 601 by −1 and outputs the result. The selector 605 selects one of the input from the D flip-flop circuit 602 and the input from the multiplier 604 based on a control signal from the computer 603. The selector 606 selects one of the input from the selector 605 and the 0 input based on the output signal of the exclusive OR circuit 608.
【0084】図13はデジタルループフィルタ7の構成
例を示すブロック図である。FIG. 13 is a block diagram showing a configuration example of the digital loop filter 7.
【0085】図13において、デジタルループフィルタ
7は、加算器701、Dフリップフロップ回路702、
増幅器703、増幅器704、加算器705を備えてい
る。In FIG. 13, the digital loop filter 7 includes an adder 701, a D flip-flop circuit 702,
An amplifier 703, an amplifier 704, and an adder 705 are provided.
【0086】加算器701は、入力θiとDフリップフ
ロップ回路702の出力とを加算する。Dフリップフロ
ップ回路702は、加算器701の出力を保持する。増
幅器703は、Dフリップフロップ回路702の出力を
増幅率βで増幅する。増幅器704は、入力θiを増幅
率αで増幅する。加算器705は、増幅器703の出力
と増幅器704の出力を加算する。The adder 701 adds the input θi and the output of the D flip-flop circuit 702. D flip-flop circuit 702 holds the output of adder 701. The amplifier 703 amplifies the output of the D flip-flop circuit 702 at an amplification factor β. The amplifier 704 amplifies the input θi with an amplification factor α. The adder 705 adds the output of the amplifier 703 and the output of the amplifier 704.
【0087】(2)動作の説明 次に、本発明の第5の実施形態の動作について、図1
1、図12及び図13を参照して詳細に説明する。(2) Description of Operation Next, the operation of the fifth embodiment of the present invention will be described with reference to FIG.
This will be described in detail with reference to FIGS.
【0088】A/D変換器5によってデジタル情報に変
換されたRF信号は、デジタル位相比較器6に入力され
位相情報θiが出力される。この位相情報θiをデジタ
ルループフィルタ7により積算することで周波数情報V
iが出力される。更に、この周波数情報Viを上記のデ
ジタル電圧制御発振回路8に入力することで周波数まで
制御可能なクロックを生成し、このクロックでRF信号
をサンプリングする。これによって、A/D変換器5ま
でを含めたPLLループが構成できる。The RF signal converted into digital information by the A / D converter 5 is input to the digital phase comparator 6 and the phase information θi is output. The phase information θi is integrated by the digital loop filter 7 to obtain the frequency information Vi.
i is output. Further, by inputting the frequency information Vi to the digital voltage controlled oscillation circuit 8, a clock whose frequency can be controlled is generated, and the RF signal is sampled by the clock. Thus, a PLL loop including the A / D converter 5 can be configured.
【0089】デジタル位相比較器6では、連続する2サ
ンプル値の極性が異なる場合に、その絶対値が小さい方
の値を、位相遅れ進みを考慮して符号を付け直して出力
する。極性が同じ場合には0が出力される。また、デジ
タルループフィルタ7では、位相情報θiを積算して周
波数情報に対応する制御電圧を生成し、位相情報と重み
付け加算後出力する。これによって、位相にロックしな
がらゆっくりとした周波数変動に追従できるのである。When two consecutive sample values have different polarities, the digital phase comparator 6 re-signs the smaller absolute value in consideration of the phase lag and outputs it. If the polarities are the same, 0 is output. Further, the digital loop filter 7 integrates the phase information θi to generate a control voltage corresponding to the frequency information, and outputs the control voltage after adding the phase information and the weight. Thereby, it is possible to follow a slow frequency fluctuation while locking to the phase.
【0090】以上説明したように、本発明の第5の実施
形態のデジタル位相同期回路によれば、入力信号をアナ
ログ/デジタル変換するA/D変換器5と、A/D変換
器5の出力に基づき位相情報を生成する位相比較器6
と、位相比較器6の出力を積算して制御電圧情報を生成
するデジタルループフィルタ7とを備えているため、ク
ロック品質の安定化を図ることができるという効果が得
られる。As described above, according to the digital phase locked loop circuit of the fifth embodiment of the present invention, the A / D converter 5 for converting an input signal from analog to digital, and the output of the A / D converter 5 Phase comparator 6 that generates phase information based on
And a digital loop filter 7 that integrates the output of the phase comparator 6 to generate control voltage information, so that the effect of stabilizing clock quality can be obtained.
【0091】[第6の実施形態] (1)構成の説明 次に、本発明の第6の実施形態について図面を参照して
詳細に説明する。Sixth Embodiment (1) Description of Configuration Next, a sixth embodiment of the present invention will be described in detail with reference to the drawings.
【0092】図14は、本発明の第6の実施形態の上記
デジタル位相同期回路を搭載した光ディスク装置の構成
例を示すブロック図である。尚、上記第1の実施形態及
び第5の実施形態と共通する構成には同一符号を付すも
のとする。FIG. 14 is a block diagram showing an example of the configuration of an optical disk device equipped with the digital phase-locked loop according to the sixth embodiment of the present invention. It is to be noted that components common to the first embodiment and the fifth embodiment are denoted by the same reference numerals.
【0093】図14において、光ディスク装置は、周波
数/位相変換回路1、位相制御回路2、固定周波数発振
器3、A/D変換器5、デジタル位相比較器6、デジタ
ルループフィルタ7、等化器9、ビタビ検出器10、コ
ントローラ11、LDパワー制御回路12、サーボ回路
13、光ヘッド14、光ディスク媒体15を備えてい
る。図中、8はデジタル電圧制御発振回路を示す。Referring to FIG. 14, the optical disc apparatus includes a frequency / phase conversion circuit 1, a phase control circuit 2, a fixed frequency oscillator 3, an A / D converter 5, a digital phase comparator 6, a digital loop filter 7, and an equalizer 9. , A Viterbi detector 10, a controller 11, an LD power control circuit 12, a servo circuit 13, an optical head 14, and an optical disk medium 15. In the figure, reference numeral 8 denotes a digital voltage controlled oscillation circuit.
【0094】本発明の第6の実施の形態においては、図
示の如く、上記第5の実施形態に示したデジタル位相同
期回路を搭載した光ディスク装置に関する例を上げる。In the sixth embodiment of the present invention, an example relating to an optical disk device equipped with the digital phase-locked circuit shown in the fifth embodiment will be described.
【0095】周波数/位相変換回路1は、入力周波数V
を位相φに変換すると共に変換値に基づき位相制御回路
2を制御する。位相制御回路2は、固定周波数発振器3
の出力に対して入力位相φだけ位相がずれたパルスを生
成する。固定周波数発振器3は、特定周波数のクロック
を発生する。The frequency / phase conversion circuit 1 has an input frequency V
Is converted to a phase φ, and the phase control circuit 2 is controlled based on the converted value. The phase control circuit 2 includes a fixed frequency oscillator 3
, A pulse whose phase is shifted by the input phase φ with respect to the output of. The fixed frequency oscillator 3 generates a clock of a specific frequency.
【0096】A/D変換器5は、等化器9から出力され
るアナログ信号をデジタル情報に変換する。デジタル位
相比較器6は、A/D変換器5の出力に基づき位相情報
を出力する。デジタルループフィルタ7は、デジタル位
相比較器6の出力を積算して周波数情報を出力する。The A / D converter 5 converts an analog signal output from the equalizer 9 into digital information. The digital phase comparator 6 outputs phase information based on the output of the A / D converter 5. The digital loop filter 7 integrates the output of the digital phase comparator 6 and outputs frequency information.
【0097】等化器9は、光ヘッド14により光ディス
ク媒体15から再生した信号の周波数特性を修正する。
ビタビ検出器10は、A/D変換器5の出力に基づきよ
り確からしい情報を生成する。コントローラ11は、L
Dパワー制御回路12、サーボ回路13の制御を行う。
LDパワー制御回路12は、光ヘッド14から光ディス
ク媒体15に照射するレーザ光が一定となるように制御
を行う。サーボ回路13は、光ヘッド14から光ディス
ク媒体15に集光したレーザスポットを正確に位置決め
して追従させる制御を行う。光ヘッド14は、光ディス
ク媒体15に対しレーザ光を照射する。光ディスク媒体
15には、情報の記録/再生が行われる。The equalizer 9 corrects the frequency characteristics of the signal reproduced from the optical disk medium 15 by the optical head 14.
The Viterbi detector 10 generates more reliable information based on the output of the A / D converter 5. The controller 11 is L
The D power control circuit 12 and the servo circuit 13 are controlled.
The LD power control circuit 12 controls the laser beam emitted from the optical head 14 to the optical disc medium 15 so as to be constant. The servo circuit 13 performs control to accurately position and follow the laser spot focused on the optical disk medium 15 from the optical head 14. The optical head 14 irradiates the optical disc medium 15 with laser light. Recording / reproduction of information is performed on the optical disk medium 15.
【0098】(2)動作の説明 次に、本発明の第6の実施形態の動作について、図14
を参照して詳細に説明する。(2) Description of Operation Next, the operation of the sixth embodiment of the present invention will be described with reference to FIG.
This will be described in detail with reference to FIG.
【0099】光ディスク媒体15に集光したレーザスポ
ットをサーボ回路13により正確に位置決めして追従さ
せる。レーザはパワー制御回路12により一定に制御さ
れている。この場合、サーボ回路13及びパワー制御回
路12は、コントローラ11によって制御される。光デ
ィスク媒体15からの反射光は、媒体面上の物理状態に
よって記録ビットの情報が読み出せる。これを等化器9
によって周波数特性を若干修正し、A/D変換器5によ
りデジタル情報に変換する。The laser spot focused on the optical disk medium 15 is accurately positioned and followed by the servo circuit 13. The laser is constantly controlled by the power control circuit 12. In this case, the servo circuit 13 and the power control circuit 12 are controlled by the controller 11. The information of the recording bit can be read from the reflected light from the optical disk medium 15 depending on the physical state on the medium surface. This is equalizer 9
The A / D converter 5 converts the frequency characteristics to digital information.
【0100】A/D変換器5でデジタル化した再生情報
から、デジタル位相比較器6、デジタルループフィルタ
7及びデジタル電圧制御発振回路8によってクロックを
生成し、A/D変換器5にフィードバックすることでデ
ジタルPLLループを構成する。また、A/D変換器5
の出力をビタビ検出器10に入力し、ビタビ検出器10
でより確からしい情報を生成する。From the reproduction information digitized by the A / D converter 5, a clock is generated by the digital phase comparator 6, the digital loop filter 7 and the digital voltage controlled oscillation circuit 8 and fed back to the A / D converter 5. Constitute a digital PLL loop. A / D converter 5
Is input to the Viterbi detector 10 and the Viterbi detector 10
Generates more reliable information.
【0101】以上説明したように、本発明の第6の実施
形態の光ディスク装置によれば、光ディスク媒体15か
らの再生信号をアナログ/デジタル変換するA/D変換
器5、A/D変換器5の出力に基づき最も確からしい情
報を生成するビタビ検出器10を備えているため、装置
の信頼性の向上に貢献することができるという効果が得
られる。As described above, according to the optical disk device of the sixth embodiment of the present invention, the A / D converter 5 for analog / digital conversion of the reproduction signal from the optical disk medium 15 and the A / D converter 5 Is provided with the Viterbi detector 10 that generates the most likely information based on the output of the device, the effect that the reliability of the device can be improved can be obtained.
【0102】尚、本発明は、上記第1の実施形態乃至第
6の実施形態に限定されるものではなく、本発明の技術
思想の範囲内において、各実施形態は適宜変更され得る
ことは明らかである。It should be noted that the present invention is not limited to the above-described first to sixth embodiments, and it is apparent that each embodiment can be appropriately modified within the scope of the technical idea of the present invention. It is.
【0103】[0103]
【発明の効果】以上説明したように、本発明の電圧制御
発振回路によれば、固定周波数発振手段の出力に対し入
力位相だけ位相がずれたパルスを生成し、入力周波数値
を固定周波数発振手段における特定周波数に対する位相
ずれ量に変換するように制御しているため、入力周波数
値を位相量に変換し固定クロックを用いて位相制御する
という基本思想に基づいて、周波数追従性と高速発振を
兼ね備えたデジタルの電圧制御発振回路を実現すること
ができるという効果が得られる。As described above, according to the voltage controlled oscillation circuit of the present invention, a pulse whose phase is shifted by the input phase with respect to the output of the fixed frequency oscillation means is generated, and the input frequency value is changed to the fixed frequency oscillation means. It has both frequency tracking and high-speed oscillation based on the basic idea of converting the input frequency value to the amount of phase and controlling the phase using a fixed clock because it is controlled to convert to a phase shift amount for a specific frequency. And a digital voltage-controlled oscillation circuit can be realized.
【0104】また、本発明の位相同期回路によれば、本
発明の電圧制御発振回路を備えているため、クロック品
質の安定化を図ることができるという効果が得られる。Further, according to the phase locked loop circuit of the present invention, since the voltage controlled oscillator circuit of the present invention is provided, the effect that the clock quality can be stabilized can be obtained.
【0105】また、本発明の光ディスク装置によれば、
本発明の位相同期回路を光ディスク再生系に備えている
ため、装置の信頼性の向上に貢献することができるとい
う効果が得られる。Further, according to the optical disk device of the present invention,
Since the phase synchronization circuit of the present invention is provided in the optical disk reproducing system, an effect is obtained that it is possible to contribute to improvement in the reliability of the apparatus.
【図1】本発明の第1の実施形態のデジタル電圧制御発
振回路の構成例を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration example of a digital voltage controlled oscillation circuit according to a first embodiment of the present invention.
【図2】本発明の第1の実施形態のVCO動作における
制御電圧Vと出力周波数fとの関係を示す説明図であ
る。FIG. 2 is an explanatory diagram illustrating a relationship between a control voltage V and an output frequency f in a VCO operation according to the first embodiment of the present invention.
【図3】本発明の第1の実施形態のVCO動作における
位相φと時間Tとの関係を示す説明図である。FIG. 3 is an explanatory diagram illustrating a relationship between a phase φ and a time T in the VCO operation according to the first embodiment of the present invention.
【図4】本発明の第1及び第2の実施形態のVCO動作
における位相φと時間Tとの関係を示す説明図である。FIG. 4 is an explanatory diagram illustrating a relationship between a phase φ and a time T in the VCO operation according to the first and second embodiments of the present invention.
【図5】本発明の第2の実施形態のデジタル電圧制御発
振回路の構成例を示すブロック図である。FIG. 5 is a block diagram illustrating a configuration example of a digital voltage controlled oscillation circuit according to a second embodiment of the present invention.
【図6】本発明の第3の実施形態のデジタル電圧制御発
振回路及び自動検出回路の構成例を示すブロック図であ
る。FIG. 6 is a block diagram illustrating a configuration example of a digital voltage controlled oscillation circuit and an automatic detection circuit according to a third embodiment of the present invention.
【図7】本発明の第3の実施形態における遅延量自動検
出回路の動作を示すタイミング図である。FIG. 7 is a timing chart showing an operation of the automatic delay amount detection circuit according to the third embodiment of the present invention.
【図8】本発明の第3の実施形態における遅延量自動検
出回路のコントローラの動作を示すタイミング図であ
る。FIG. 8 is a timing chart showing the operation of the controller of the automatic delay amount detection circuit according to the third embodiment of the present invention.
【図9】本発明の第4の実施形態のデジタル電圧制御発
振回路の構成例を示すブロック図である。FIG. 9 is a block diagram illustrating a configuration example of a digital voltage controlled oscillation circuit according to a fourth embodiment of the present invention.
【図10】本発明の第4の実施形態における位相制御回
路の動作を示すタイミング図である。FIG. 10 is a timing chart illustrating an operation of the phase control circuit according to the fourth embodiment of the present invention.
【図11】本発明の第5の実施形態のデジタル電圧制御
発振回路を搭載したデジタル位相同期回路の構成例を示
すブロック図である。FIG. 11 is a block diagram illustrating a configuration example of a digital phase locked loop circuit equipped with a digital voltage controlled oscillator circuit according to a fifth embodiment of the present invention.
【図12】本発明の第5の実施形態におけるデジタル位
相比較器の構成例を示すブロック図である。FIG. 12 is a block diagram illustrating a configuration example of a digital phase comparator according to a fifth embodiment of the present invention.
【図13】本発明の第5の実施形態におけるデジタルル
ープフィルタの構成例を示すブロック図である。FIG. 13 is a block diagram illustrating a configuration example of a digital loop filter according to a fifth embodiment of the present invention.
【図14】本発明の第6の実施形態のデジタル位相同期
回路を搭載した光ディスク装置の構成例を示すブロック
図である。FIG. 14 is a block diagram illustrating a configuration example of an optical disc device equipped with a digital phase locked loop according to a sixth embodiment of the present invention.
【図15】従来例の位相同期回路の構成例を示すブロッ
ク図である。FIG. 15 is a block diagram illustrating a configuration example of a conventional phase locked loop circuit.
1 周波数/位相変換器 2 位相制御回路 3 固定周波数発振器 4 遅延量自動検出回路 5 A/D変換器 6 位相比較器 7 デジタルループフィルタ 8 デジタル電圧制御発振回路 10 ビタビ検出器 14 光ヘッド 15 光ディスク媒体 101、103 加算器 102 減算器 104 セレクタ 105 Dフリップフロップ回路 106 乗算器 201 ディレイライン 202 セレクタ 203 ラッチ回路 204 位相調整回路 DESCRIPTION OF SYMBOLS 1 Frequency / phase converter 2 Phase control circuit 3 Fixed frequency oscillator 4 Automatic delay amount detection circuit 5 A / D converter 6 Phase comparator 7 Digital loop filter 8 Digital voltage control oscillation circuit 10 Viterbi detector 14 Optical head 15 Optical disk medium 101, 103 Adder 102 Subtractor 104 Selector 105 D flip-flop circuit 106 Multiplier 201 Delay line 202 Selector 203 Latch circuit 204 Phase adjustment circuit
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5D044 BC01 BC03 CC04 GM12 GM14 GM15 5J106 AA05 BB03 CC01 CC15 CC26 CC41 CC46 CC58 DD09 DD12 DD13 DD34 DD36 DD42 DD47 DD48 EE01 GG01 HH02 JJ01 JJ02 KK00 KK02 KK05 KK22 LL01 LL02 LL04 ──────────────────────────────────────────────────続 き Continuing on the front page F term (reference)
Claims (8)
波数発振手段を備えた電圧制御発振回路において、 前記固定周波数発振手段の出力に対し入力位相だけ位相
がずれたパルスを生成する位相制御手段と、入力周波数
値を前記固定周波数発振手段における特定周波数に対す
る位相ずれ量の変換値に変換する変換手段と、前記変換
値に基づき前記位相制御手段を制御する周波数/位相変
換手段とを備えることを特徴とする電圧制御発振回路。1. A voltage controlled oscillation circuit comprising a fixed frequency oscillation means for generating a clock of a specific frequency, a phase control means for generating a pulse having a phase shifted by an input phase with respect to an output of the fixed frequency oscillation means, A conversion unit that converts an input frequency value into a conversion value of a phase shift amount with respect to a specific frequency in the fixed frequency oscillation unit; and a frequency / phase conversion unit that controls the phase control unit based on the conversion value. Voltage controlled oscillator circuit.
数値を積算すると共に積算結果の絶対値が閾値以上の場
合に閾値で除算した余りを新たな積算値とする積算手段
を備えることを特徴とする請求項1記載の電圧制御発振
回路。2. The apparatus according to claim 1, wherein said frequency / phase conversion means includes an integration means for integrating the input frequency value and, when the absolute value of the integration result is equal to or greater than a threshold value, setting a remainder obtained by dividing by the threshold value as a new integrated value. The voltage controlled oscillation circuit according to claim 1, wherein
期の整数倍に相当すると共に前記閾値に設定される位相
ずれ量を検出する位相ずれ量検出手段を備えることを特
徴とする請求項2記載の電圧制御発振回路。3. The apparatus according to claim 2, further comprising a phase shift amount detecting unit that detects a phase shift amount corresponding to an integral multiple of an oscillation cycle of an output of the fixed frequency oscillating unit and set as the threshold value. Voltage controlled oscillator circuit.
振手段の出力が入力される複数の遅延手段と、該複数の
遅延手段の出力を選択する選択手段と、該選択手段の出
力の位相を調整する位相調整手段と、該位相調整手段の
出力タイミングに基づき入力位相ずれ量をラッチすると
共に前記選択手段を制御するラッチ手段とを備えること
を特徴とする請求項1乃至3の何れかに記載の電圧制御
発振回路。4. The phase control means includes: a plurality of delay means to which an output of the fixed frequency oscillation means is input; a selection means for selecting an output of the plurality of delay means; 4. The apparatus according to claim 1, further comprising: a phase adjusting unit for adjusting, and a latch unit for latching an input phase shift amount based on an output timing of the phase adjusting unit and controlling the selecting unit. Voltage controlled oscillator circuit.
御発振回路を備えることを特徴とする位相同期回路。5. A phase-locked loop, comprising the voltage-controlled oscillation circuit according to claim 1.
A/D変換手段と、該A/D変換手段の出力に基づき位
相情報を生成する位相情報生成手段と、該位相情報生成
手段の出力を積算して周波数情報を生成する周波数情報
生成手段とを備えることを特徴とする請求項5記載の位
相同期回路。6. An A / D converter for converting an input signal from analog to digital, a phase information generator for generating phase information based on an output of the A / D converter, and an output of the phase information generator. 6. The phase-locked loop according to claim 5, further comprising frequency information generating means for generating frequency information.
ディスク再生系に備えることを特徴とする光ディスク装
置。7. An optical disc apparatus comprising the phase synchronization circuit according to claim 5 in an optical disc reproduction system.
グ/デジタル変換するA/D変換手段と、該A/D変換
手段の出力に基づき最も確からしい情報を生成する最尤
検出手段とを備えることを特徴とする請求項7記載の光
ディスク装置。8. An A / D converter for analog-to-digital conversion of a reproduction signal from an optical disk medium, and a maximum likelihood detector for generating the most probable information based on an output of the A / D converter. The optical disk device according to claim 7, wherein:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP37446698A JP3235725B2 (en) | 1998-12-28 | 1998-12-28 | Voltage controlled oscillator circuit, phase locked loop circuit, and optical disk device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP37446698A JP3235725B2 (en) | 1998-12-28 | 1998-12-28 | Voltage controlled oscillator circuit, phase locked loop circuit, and optical disk device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000196445A true JP2000196445A (en) | 2000-07-14 |
JP3235725B2 JP3235725B2 (en) | 2001-12-04 |
Family
ID=18503900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP37446698A Expired - Fee Related JP3235725B2 (en) | 1998-12-28 | 1998-12-28 | Voltage controlled oscillator circuit, phase locked loop circuit, and optical disk device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3235725B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109547017A (en) * | 2018-12-29 | 2019-03-29 | 西安智多晶微电子有限公司 | A kind of dual loop phase-locked loop analog core circuit and phaselocked loop applied to FPGA |
-
1998
- 1998-12-28 JP JP37446698A patent/JP3235725B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109547017A (en) * | 2018-12-29 | 2019-03-29 | 西安智多晶微电子有限公司 | A kind of dual loop phase-locked loop analog core circuit and phaselocked loop applied to FPGA |
Also Published As
Publication number | Publication date |
---|---|
JP3235725B2 (en) | 2001-12-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7616395B2 (en) | Information reproduction apparatus | |
US8693296B2 (en) | PLL circuit and disk drive | |
US6747826B2 (en) | Clock recovery apparatus | |
US5748045A (en) | Digital PLL circuit | |
JP4100878B2 (en) | Clock adjustment device, offset detection device, and data reproduction device used in data reproduction device | |
US8085639B2 (en) | Information reproducing device | |
US6977879B1 (en) | Apparatus for adjusting phase of clock signal based on phase error calculated from sampled values of readout signal | |
US6922384B2 (en) | Information reproducing apparatus | |
US20050073454A1 (en) | A/D converter, digital PLL circuit using the same, and information recording apparatus using the same | |
JP3607048B2 (en) | Disc reproducing apparatus and data slicing circuit | |
JP3235725B2 (en) | Voltage controlled oscillator circuit, phase locked loop circuit, and optical disk device | |
JP4537125B2 (en) | Optical disk device | |
US7525887B2 (en) | Playback signal processing apparatus and optical disc device | |
JP2004326952A (en) | Information storing and reproducing device | |
JP3411711B2 (en) | Digital data playback device | |
JP2000182335A (en) | Pll circuit and optical disk device provided therewith | |
US5920533A (en) | Clock signal extraction system for high density recording apparatus | |
JPH1027433A (en) | Decoding device of digital signals | |
JP2000243042A (en) | Clock recovery device | |
JP2004039178A (en) | Digital information processing device | |
JPH09106626A (en) | Data-processing apparatus | |
JP4587030B2 (en) | Signal processing apparatus, signal processing method, and signal processing program | |
JP2008146696A (en) | Data reproducing device | |
JP2007184029A (en) | Data reproduction control ic | |
JP2002025076A (en) | Data reproducer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |