JP2000196440A - Phase locked loop circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To realize a phase locked loop circuit that shows less increase in jitter even when repetitive data with a long run length continues for a long period without changing the locking characteristics. SOLUTION: A voltage controlled oscillator VCO 4 is driven not only by an output signal from a loop filter 3 but also by a signal from a delayed response amplifier 5. The delayed response amplifier 5 amplifies the output of the loop filter 3 and drives the VCO 4 at a response speed slower than that of a phase locked loop PLL 1. The delayed response amplifier 5 acts like controlling the free run frequency of the VCO 4.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は位相同期回路に関
し、さらに詳しくは、ランレングスの長い繰り返しデー
タを含む受信データからクロック抽出する位相同期回路
に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a phase locked loop circuit, and more particularly, to a phase locked loop circuit for extracting a clock from received data including repetitive data having a long run length.

【０００２】[0002]

【従来の技術】シリアルディジタル伝送の受信側では、
受信データからクロックを抽出し、そのクロックタイミ
ングでデータをリタイミングしてデータ識別を行ってい
る。クロックの抽出には位相同期回路（以下、「ＰＬ
Ｌ」という。）や高いＱのフィルタが使用される。特に
ＰＬＬはＩＣ化により小型化、コストダウンが可能であ
るので一般に使用されている。2. Description of the Related Art On the receiving side of serial digital transmission,
A clock is extracted from the received data, and the data is retimed at the clock timing to perform data identification. To extract a clock, a phase locked loop (hereinafter referred to as "PL
L ". ) And high Q filters are used. In particular, PLLs are generally used because they can be reduced in size and cost by being integrated into an IC.

【０００３】従来のＰＬＬを含むデータ識別回路のブロ
ック図の例を図５に示す。ＰＬＬ１は、位相比較器２、
ループフィルタ３、ＶＣＯ４で構成され、このＰＬＬ１
は、受信データのクロックを抽出する。受信データは位
相比較器２に入力される。位相比較器２は、受信データ
とＶＣＯ（電圧制御発振器）４が発振したクロックとの
位相を比較するものである。この位相比較結果は位相比
較信号としてループフィルタ３に入力される。FIG. 5 shows an example of a block diagram of a conventional data identification circuit including a PLL. PLL1 is a phase comparator 2,
The PLL 1 comprises a loop filter 3 and a VCO 4.
Extracts the clock of the received data. The received data is input to the phase comparator 2. The phase comparator 2 compares the phase of the received data with the phase of a clock oscillated by a VCO (voltage controlled oscillator) 4. This phase comparison result is input to the loop filter 3 as a phase comparison signal.

【０００４】ループフィルタ３は、位相比較信号の高い
周波数成分を炉波してＶＣＯ４を駆動する信号に変換す
るチャージポンプとフィルタで構成される。ＶＣＯ４は
発振器で、ループフィルタ３からの信号によって発振周
波数が変化するものである。受信データはＤ型フリップ
フロップ６でＶＣＯ４出力をクロックとしてラッチされ
ることによって検出される。The loop filter 3 includes a charge pump and a filter for converting a high frequency component of the phase comparison signal into a signal for driving the VCO 4 by furnace waves. The VCO 4 is an oscillator whose oscillation frequency changes according to a signal from the loop filter 3. The received data is detected by being latched by the D-type flip-flop 6 using the output of the VCO 4 as a clock.

【０００５】ここで受信データは、位相比較器２とＤ型
フリップフロップ６の回路が動作するための十分なレベ
ルと立ち上がり、立ち下がり時間を持つものである。も
し受信データのレベルが小さい場合は、等化器を図５で
示すブロック図の前段に追加して適切なレベルにする必
要がある。Here, the received data has a sufficient level and rise and fall times for the circuit of the phase comparator 2 and the D-type flip-flop 6 to operate. If the level of the received data is small, it is necessary to add an equalizer to the front of the block diagram shown in FIG.

【０００６】ここで、問題となる特性の一つに抽出クロ
ックのジッタがある。リタイミングデータＳ１で見たジ
ッタを図６に示す。ジッタは抽出クロックの理想タイミ
ングからの偏差量で、偏差の最大幅（時間）や分布の分
散等で表される。ＰＬＬを使用したクロック抽出回路
は、抽出したクロックのジッタが少ないほど好ましい。
それは識別回路での受信データの識別誤りが少なくでき
るからである。[0006] Here, one of the characteristics in question is the jitter of the extracted clock. FIG. 6 shows the jitter seen from the retiming data S1. Jitter is the amount of deviation of the extracted clock from the ideal timing, and is expressed by the maximum width (time) of the deviation, the distribution of the distribution, and the like. The clock extraction circuit using the PLL is more preferable as the jitter of the extracted clock is smaller.
This is because errors in identification of received data in the identification circuit can be reduced.

【０００７】ＰＬＬは受信データの立ち上がりや立ち下
がりの位相情報を使用するので、受信データのランレン
グスが短く十分にランダム化されていれば抽出クロック
のジッタは少ないが、図４に示すようなランレングスの
長い繰り返しデータが長期間続くとジッタが増加する。[0007] Since the PLL uses the phase information of the rising and falling edges of the received data, if the run length of the received data is short and sufficiently randomized, the jitter of the extracted clock is small. Jitter increases when repeated data having a long length continues for a long period of time.

【０００８】ジッタが増える要因の一つとして、受信デ
ータの伝送レート周波数とＶＣＯ４のフリーラン周波数
のずれがある。ずれが大きくても受信データのエッジの
数が十分入力されれば、ＶＣＯ４の発振位相は受信デー
タの位相にがっちりとロックされているが、ランレング
スの長い繰り返しデータが長時間続く場合、徐々にＶＣ
Ｏ４の発振周波数はフリーラン周波数に向かい、ＶＣＯ
４の発振位相は受信データの位相とずれが大きくなる。
その結果、ジッタの増大となって現れる。One of the causes of an increase in jitter is a shift between the transmission rate frequency of received data and the free-run frequency of the VCO 4. Even if the deviation is large, if the number of edges of the received data is sufficiently input, the oscillation phase of the VCO 4 is firmly locked to the phase of the received data. VC
O4 oscillation frequency goes to free-run frequency, VCO
The oscillation phase of No. 4 has a large deviation from the phase of the received data.
As a result, it appears as an increase in jitter.

【０００９】受信データの違いによるＶＣＯ４のフリー
ラン周波数の離調量によるジッタの変化例を図７に示
す。ＶＣＯ４のフリーラン周波数が受信データの伝送レ
ート周波数から離れるに従ってジッタが増加するのであ
るが、その増加はランダムデータに比べ、ランレングス
の長い繰り返しデータは大きい。FIG. 7 shows an example of a change in jitter due to the amount of detuning of the free-run frequency of the VCO 4 due to a difference in received data. Jitter increases as the free-run frequency of the VCO 4 departs from the transmission rate frequency of the received data, and the increase is larger for repeated data having a longer run length than for random data.

【００１０】また、受信データの違いによる時間領域で
のループフィルタ３の出力電圧とＶＣＯ４の発振周波数
の変化を図８に示す。最初に、ＶＣＯ４は伝送レート周
波数とは異なるフリーラン周波数で発振している。タイ
ミングｔ１に受信データが加わり、位相比較器２の位相
比較結果からループフィルタ３の出力電圧はＶＣＯ４の
発振周波数が伝送レート周波数と等しくなるように変化
していく。ループフィルタ３の特性は、受信データを目
標時間内に引き込めるような定数に設定されている。FIG. 8 shows changes in the output voltage of the loop filter 3 and the oscillation frequency of the VCO 4 in the time domain due to the difference in the received data. First, the VCO 4 oscillates at a free-run frequency different from the transmission rate frequency. The received data is added to the timing t1, and the output voltage of the loop filter 3 is changed from the phase comparison result of the phase comparator 2 so that the oscillation frequency of the VCO 4 becomes equal to the transmission rate frequency. The characteristics of the loop filter 3 are set to constants such that the received data can be drawn within the target time.

【００１１】タイミングｔ２ではＰＬＬ１はロックして
いる。このままランダムデータが続くとループフィルタ
３の出力電圧は、ほぼ一定であるが、タイミングｔ３に
ランレングスの長い繰り返しデータに変化した場合、線
ａに示すようにある値に向かって減少していく。それと
共にＶＣＯ４の発振周波数はフリーラン周波数の方向に
線ｂに示すように変化する。At timing t2, PLL1 is locked. If the random data continues, the output voltage of the loop filter 3 is substantially constant, but if it changes to long-running repetition data at the timing t3, it decreases toward a certain value as shown by the line a. At the same time, the oscillation frequency of the VCO 4 changes as shown by the line b in the direction of the free-run frequency.

【００１２】このランレングスの長い繰り返しデータに
よるジッタの増大という問題の対策として、ループフィ
ルタ３の回路定数を変える方法がある。しかしＰＬＬ１
の特性が変化し、受信データの入力時にＰＬＬ１が引き
込めないことが生じるという問題があった。As a countermeasure against the problem of an increase in jitter due to repeated data having a long run length, there is a method of changing the circuit constant of the loop filter 3. But PLL1
Has changed, and there has been a problem that the PLL 1 cannot be pulled in when receiving data is input.

【００１３】[0013]

【発明が解決しようとする課題】本発明は、引き込み特
性を変えずに、ランレングスの長い繰り返しデータが長
期間続く場合でもジッタの増加が少ない位相同期回路を
実現することを課題とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a phase locked loop circuit which does not increase the jitter even when repeated data having a long run length continues for a long time without changing the pull-in characteristics.

【００１４】[0014]

【課題を解決するための手段】上記課題を達成するため
に、請求項１の位相同期回路は、周波数可変発振器と、
受信データの位相と周波数可変発振器の出力クロックの
位相とを比較する位相比較器と、この位相比較器からの
出力信号に基づいて、受信データの位相に対する、周波
数可変発振器が出力する信号の位相の引き込み特性を決
定する第一のフィルタと、第一のフィルタからの出力信
号に基づいて、周波数可変発振器のフリーラン周波数を
制御するための応答が遅い特性を持つ第二のフィルタと
を有することを特徴とする。According to a first aspect of the present invention, there is provided a phase locked loop circuit comprising: a variable frequency oscillator;
A phase comparator for comparing the phase of the received data with the phase of the output clock of the frequency variable oscillator, and a phase of the signal output by the frequency variable oscillator with respect to the phase of the received data based on an output signal from the phase comparator. A first filter that determines a pull-in characteristic, and a second filter that has a slow response characteristic for controlling a free-run frequency of the variable frequency oscillator based on an output signal from the first filter. Features.

【００１５】請求項２の位相同期回路は、周波数可変発
振器は電圧制御型発振器であることを特徴とする。According to a second aspect of the present invention, in the phase locked loop circuit, the variable frequency oscillator is a voltage controlled oscillator.

【００１６】上述した手段による作用を説明する。受信
データが入力された場合、位相比較器、第一のフィルタ
を通して周波数可変発振器の出力位相が受信データの位
相と一致するように制御される。同時に第二のフィルタ
は、第一のフィルタからの出力信号に基づいて、周波数
可変発振器のフリーラン周波数を受信データの周波数、
すなわち伝送データ周波数に一致するように制御する。
この第二のフィルタは応答が遅い特性を持つので、周波
数可変発振器のフリーラン周波数が徐々に受信データの
伝送レート周波数に近づき、やがて一致する。The operation of the above means will be described. When the reception data is input, the output is controlled so that the output phase of the variable frequency oscillator matches the phase of the reception data through the phase comparator and the first filter. At the same time, the second filter sets the free-run frequency of the variable frequency oscillator to the frequency of the received data based on the output signal from the first filter,
That is, control is performed so as to match the transmission data frequency.
Since the second filter has a characteristic of a slow response, the free-run frequency of the variable frequency oscillator gradually approaches the transmission rate frequency of the received data, and eventually coincides.

【００１７】その後、受信データがランレングスの長い
繰り返しデータに変わったとき、周波数可変発振器のフ
リーラン周波数は、応答が遅い特性を持つ第二のフィル
タで制御されているので、ほとんど変化しない。そのた
め周波数可変発振器の出力信号はジッタが増大しない。After that, when the received data is changed to repetitive data having a long run length, the free-run frequency of the variable frequency oscillator hardly changes because it is controlled by the second filter having a slow response characteristic. Therefore, the jitter of the output signal of the variable frequency oscillator does not increase.

【００１８】なお、受信データの位相に対する、周波数
可変発振器が出力する信号の位相の引き込み特性、すな
わち位相同期回路の引き込み特性は第一のフィルタで決
まるので、第二のフィルタ特性には悪影響しない。Note that the pull-in characteristic of the phase of the signal output from the variable frequency oscillator with respect to the phase of the received data, that is, the pull-in characteristic of the phase locked loop is determined by the first filter, and therefore does not adversely affect the second filter characteristic.

【００１９】[0019]

【発明の実施の形態】本発明の実施の形態例を図１ない
し図４を参照して説明する。なお、図中の構成要素で従
来の技術と同様の構造を成しているものについては、同
一の参照符号を付すものとする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to FIGS. Note that the same reference numerals are given to components having the same structure as the conventional technology in the drawings.

【００２０】図１に本発明の実施の形態例のＰＬＬを含
むデータ識別回路のブロック図を示す。ＰＬＬ１は、位
相比較器２、ループフィルタ３、ＶＣＯ４、遅応答増幅
器５で構成される。ＶＣＯ４は周波数可変発振器の一種
である。なお、図１で、ループフィルタ３とＶＣＯ４
間、ループフィルタ３と遅応答増幅器５間、遅応答増幅
器５とＶＣＯ４間が２本の線で接続されているのは、差
動信号で伝送がされることを示しているが、これに限定
するものではない。FIG. 1 is a block diagram of a data identification circuit including a PLL according to an embodiment of the present invention. The PLL 1 includes a phase comparator 2, a loop filter 3, a VCO 4, and a slow response amplifier 5. The VCO 4 is a type of a variable frequency oscillator. In FIG. 1, the loop filter 3 and the VCO 4
The connection between the loop filter 3 and the slow response amplifier 5 and the connection between the slow response amplifier 5 and the VCO 4 by two lines indicates that the signal is transmitted by a differential signal. It does not do.

【００２１】受信データは位相比較器２に入力され、Ｖ
ＣＯ４が発振したクロックと位相比較される。その結果
はループフィルタ３で高い周波数成分が炉波され、ＶＣ
Ｏ４を駆動する。ＶＣＯ４の出力は、位相比較器２と共
にＤ型フリップフロップ６へ供給され、Ｄ型フリップフ
ロップ６でデータが識別される。The received data is input to the phase comparator 2 and V
The phase is compared with the clock oscillated by CO4. As a result, a high frequency component is furnace-waved by the loop filter 3, and VC
Drive O4. The output of the VCO 4 is supplied to the D-type flip-flop 6 together with the phase comparator 2, and the data is identified by the D-type flip-flop 6.

【００２２】ここで、ＶＣＯ４はループフィルタ３の出
力信号だけではなく、遅応答増幅器５からの信号でも駆
動される。遅応答増幅器５は、ランレングスの長い繰り
返しデータによる長期間のジッタ改善のための付加回路
である。遅応答増幅器５はループフィルタ３の出力を増
幅し、ＰＬＬ１の応答速度に較べ遅い応答速度でＶＣＯ
４を駆動する。Here, the VCO 4 is driven not only by the output signal of the loop filter 3 but also by the signal from the slow response amplifier 5. The slow response amplifier 5 is an additional circuit for improving long-term jitter by repeated data having a long run length. The slow response amplifier 5 amplifies the output of the loop filter 3 and the VCO has a response speed slower than the response speed of the PLL 1.
4 is driven.

【００２３】遅応答増幅器５は、たとえば図２に示すよ
うなローパスフィルタ７と差動増幅器８で構成される
が、これに限定するものではない。ローパスフィルタ７
の時定数は予想されるランレングスの長い周期よりも十
分長い値に設定する。これにより、ループフィルタ３は
ＰＬＬ１全体の引き込み特性を決定するものとして作用
し、遅応答増幅器５はＶＣＯ４のフリーラン周波数を決
定するものとして作用する。The slow response amplifier 5 comprises, for example, a low-pass filter 7 and a differential amplifier 8 as shown in FIG. 2, but is not limited to this. Low-pass filter 7
Is set to a value sufficiently longer than the expected long cycle of the run length. As a result, the loop filter 3 functions to determine the pull-in characteristic of the entire PLL 1, and the slow response amplifier 5 functions to determine the free-run frequency of the VCO 4.

【００２４】なお、図１で示すＰＬＬを含むデータ識別
回路は、ＩＣであれば、回路のバランスが良く、無信号
時にループフィルタ３の出力は零となり、ＶＣＯ４の発
振周波数には影響しない。無信号時のＶＣＯ４のフリー
ラン周波数と受信データの伝送レート周波数とのずれ
は、ＶＣＯ４自体のばらつきや温度特性によるものであ
る。もし受信データの伝送レート周波数と元々のフリー
ラン周波数が合っていた場合は、遅応答増幅器５の効果
はないが、悪影響はしない。If the data identification circuit including the PLL shown in FIG. 1 is an IC, the circuit is well-balanced, the output of the loop filter 3 becomes zero when there is no signal, and does not affect the oscillation frequency of the VCO 4. The difference between the free-run frequency of the VCO 4 when there is no signal and the transmission rate frequency of the received data is due to variations in the VCO 4 itself and temperature characteristics. If the transmission rate frequency of the received data matches the original free-run frequency, the slow response amplifier 5 has no effect, but has no adverse effect.

【００２５】次に、遅応答増幅器５の動作を中心に、本
発明の実施の形態例のＰＬＬの各部の動作を図３で示す
タイミングチャートを参照して説明する。まず、受信デ
ータがなく、ＶＣＯ４のフリーラン周波数がずれている
状態から、タイミングｔ１で受信データが入力される。Next, the operation of each part of the PLL according to the embodiment of the present invention will be described with reference to the timing chart shown in FIG. 3, focusing on the operation of the slow response amplifier 5. First, from the state where there is no received data and the free-run frequency of the VCO 4 is shifted, the received data is input at timing t1.

【００２６】遅応答増幅器５は徐々に受信データに追従
していくが、遅応答増幅器５の応答速度はＰＬＬ１の応
答速度に較べ遅く設定されているので、ＶＣＯ４は遅応
答増幅器５からの出力にほとんど影響されず、ループフ
ィルタ３の出力によって発振周波数を制御される。その
結果、ＰＬＬ１は遅応答増幅器５が無いのと同様に動作
し、タイミングｔ２でロックする。The slow response amplifier 5 gradually follows the received data, but since the response speed of the slow response amplifier 5 is set to be slower than the response speed of the PLL 1, the VCO 4 outputs the output from the slow response amplifier 5. The oscillation frequency is controlled by the output of the loop filter 3 with almost no influence. As a result, the PLL 1 operates in the same manner as without the slow response amplifier 5, and locks at the timing t2.

【００２７】タイミングｔ２後、遅応答増幅器５の出力
が徐々に大きくなり、ＶＣＯ４のフリーラン周波数を伝
送レート周波数に近づけていく。この変化はＰＬＬ１の
応答速度に較べて十分遅いのでＰＬＬ１はロックした状
態を保ち続ける。ループフィルタ３の出力は徐々に小さ
くなっていく。遅応答増幅器５の利得とＶＣＯ４の制御
感度が十分であれば、ＶＣＯ４のフリーラン周波数は、
伝送レート周波数とほとんど一致した周波数に落ち着
く。After the timing t2, the output of the slow response amplifier 5 gradually increases, and the free-run frequency of the VCO 4 approaches the transmission rate frequency. This change is sufficiently slow as compared with the response speed of PLL1, so that PLL1 keeps the locked state. The output of the loop filter 3 gradually decreases. If the gain of the slow response amplifier 5 and the control sensitivity of the VCO 4 are sufficient, the free-run frequency of the VCO 4 becomes
It calms down to a frequency that almost matches the transmission rate frequency.

【００２８】タイミングｔ３で、受信データが図４に示
すランダムデータからランレングスの長い繰り返しデー
タに変わるとする。ランレングスの長い繰り返しデータ
は、ランダムデータに比べて、受信データのエッジが現
れる回数が少ない。このとき、遅応答増幅器５の応答
は、時定数がランレングスの長い繰り返し期間の時間よ
り長いので、受信データのエッジが少ないことによる影
響をほとんど受けることなく出力を出し続ける。遅応答
増幅器５からの出力で主にＶＣＯ４のフリーラン周波数
が制御されているので、ＶＣＯ４のフリーラン周波数の
変化は起こらない。It is assumed that the received data changes from random data shown in FIG. 4 to repeated data having a long run length at timing t3. Repeated data having a long run length has a smaller number of edges of received data as compared with random data. At this time, since the response of the slow response amplifier 5 has a time constant longer than the time of the long repetition period, the output continues to be output without being largely affected by the small number of edges of the received data. Since the free-run frequency of the VCO 4 is mainly controlled by the output from the slow response amplifier 5, the free-run frequency of the VCO 4 does not change.

【００２９】その結果、Ｄ型フリップフロップ６へ出力
されるクロックが安定し、ジッタが少ないクロックにな
る。このようなジッタが少ないクロックで受信データが
Ｄ型フリップフロップ６でラッチされることによって受
信データが安定して識別可能となる。As a result, the clock output to the D-type flip-flop 6 is stable, and the clock has less jitter. Since the received data is latched by the D-type flip-flop 6 with such a clock having a small jitter, the received data can be stably identified.

【００３０】なお、本実施の形態例でループフィルタ
３、ＶＣＯ４、遅応答増幅器５間はアナログ信号で伝送
されるＰＬＬについて説明したが、ループフィルタ３、
ＶＣＯ４、遅応答増幅器５をデジタル的な手段で構成
し、デジタル信号で伝送する方法でも実現可能である。
この場合、ループフィルタ３はデジタルフィルタで構成
され、ＶＣＯ４は電圧入力によって発振周波数が変化す
る発振器ではなく、入力データによって発振周波数が変
化する発振器に置き換わる。In this embodiment, the PLL transmitted between the loop filter 3, the VCO 4, and the slow response amplifier 5 by an analog signal has been described.
The VCO 4 and the slow response amplifier 5 may be implemented by digital means and transmitted by digital signals.
In this case, the loop filter 3 is composed of a digital filter, and the VCO 4 is not an oscillator whose oscillation frequency changes according to a voltage input, but is replaced by an oscillator whose oscillation frequency changes according to input data.

【００３１】[0031]

【発明の効果】本発明の位相同期回路によれば、遅応答
増幅器があるためにデータ受信中のＶＣＯのフリーラン
周波数が安定する。そのため、ループフィルタの特性を
変えずに、ランレングスの長い繰り返しデータが長期間
続く場合でも、クロックのジッタの増加を抑制すること
が可能となる。本発明の位相同期回路はデータ識別回路
などに利用できる。According to the phase locked loop circuit of the present invention, the free-run frequency of the VCO during data reception is stabilized due to the presence of the slow response amplifier. For this reason, it is possible to suppress an increase in clock jitter without changing the characteristics of the loop filter even when repeated data having a long run length continues for a long time. The phase synchronization circuit of the present invention can be used for a data identification circuit and the like.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の実施の形態例のＰＬＬを含むデータ
識別回路のブロック図である。FIG. 1 is a block diagram of a data identification circuit including a PLL according to an embodiment of the present invention.

【図２】 遅応答増幅器の回路例を示した図である。FIG. 2 is a diagram illustrating a circuit example of a slow response amplifier.

【図３】 本発明の実施の形態例のＰＬＬの各部の動作
を示すタイミングチャートである。FIG. 3 is a timing chart illustrating an operation of each unit of the PLL according to the embodiment of the present invention.

【図４】 ランダムデータとランレングスの長い繰り返
しデータの例と、抽出クロックを示した図である。FIG. 4 is a diagram illustrating an example of random data and repeated data having a long run length, and an extraction clock;

【図５】 従来のＰＬＬ含むデータ識別回路のブロック
図である。FIG. 5 is a block diagram of a conventional data identification circuit including a PLL.

【図６】 リタイミングデータで見た抽出クロックのジ
ッタを示した図である。FIG. 6 is a diagram illustrating jitter of an extracted clock as viewed from retiming data.

【図７】 受信データの違いによるＶＣＯのフリーラン
周波数の離調量によるジッタの変化例を示した図であ
る。FIG. 7 is a diagram illustrating an example of a change in jitter due to a detuning amount of a free-run frequency of a VCO due to a difference in received data.

【図８】 受信データの違いによる時間領域でのループ
フィルタの出力電圧とＶＣＯの発振周波数の変化を示す
タイミングチャートである。FIG. 8 is a timing chart showing changes in the output voltage of the loop filter and the oscillation frequency of the VCO in the time domain due to differences in received data.

【符号の説明】[Explanation of symbols]

１…ＰＬＬ、２…位相比較器、３…ループフィルタ、４
…ＶＣＯ、５…遅応答増幅器、６…Ｄ型フリップフロッ
プ、７…ローパスフィルタ、８…差動増幅器、Ｓ１…リ
タイミングデータ、ｔ１，ｔ２，ｔ３…タイミング1 PLL 2 phase comparator 3 loop filter 4
... VCO, 5 ... Slow response amplifier, 6 ... D-type flip-flop, 7 ... Low-pass filter, 8 ... Differential amplifier, S1 ... Retiming data, t1, t2, t3 ... Timing

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 周波数可変発振器と、 受信データの位相と前記周波数可変発振器の出力クロッ
クの位相とを比較する位相比較器と、 前記位相比較器からの出力信号に基づいて、前記受信デ
ータの位相に対する、前記周波数可変発振器が出力する
信号の位相の引き込み特性を決定する第一のフィルタ
と、 前記第一のフィルタからの出力信号に基づいて、前記周
波数可変発振器のフリーラン周波数を制御するための応
答が遅い特性を持つ第二のフィルタとを有することを特
徴とする位相同期回路。A variable frequency oscillator; a phase comparator that compares a phase of received data with a phase of an output clock of the variable frequency oscillator; and a phase of the received data based on an output signal from the phase comparator. A first filter for determining a phase pull-in characteristic of a signal output by the frequency variable oscillator, and for controlling a free-run frequency of the frequency variable oscillator based on an output signal from the first filter. A second filter having a slow response characteristic. 【請求項２】 前記周波数可変発振器は電圧制御型発振
器であることを特徴とする請求項１に記載の位相同期回
路。2. The phase locked loop circuit according to claim 1, wherein said variable frequency oscillator is a voltage controlled oscillator.