JP2000196102A - Semiconductor device and its production method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To allow the supporting substrate of a semiconductor device which uses an SOI substrate be easily grounded or biased regardless of packaging methods. SOLUTION: Semiconductor devices 33 and 35, which are insulated and separated by insulating film 39, are formed on an embedded oxide film 3. Substrate contact holes 5 and 6, which penetrate insulating film 39 and the embedded oxide film 3, are provided. A heavily doped diffusion layer 7, which is provided near the exposed surface of a supporting substrate 2, is electrically connected to the heavily doped diffusion layer 9 through a substrate contact holes 5 and 6. A metal electrode 22 with extension pads 22a is provided on an insulating film 39.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、シリコンの支持
基板上に埋込酸化膜と表面シリコン層とが設けられたＳ
ＯＩ(Silicon On Insulator)を用いて、その埋込酸化膜
上に複数の半導体素子を形成した半導体装置と、その半
導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an S-type substrate having a buried oxide film and a surface silicon layer provided on a silicon support substrate.
The present invention relates to a semiconductor device in which a plurality of semiconductor elements are formed on a buried oxide film using an OI (Silicon On Insulator), and a method for manufacturing the semiconductor device.

【０００２】[0002]

【従来の技術】ＳＯＩ基板は、シリコンの支持基板上に
埋込酸化膜と表面シリコン層が形成された基板である。
このＳＯＩ基板を用いて製造される半導体装置は、バル
クシリコンを用いて製造される半導体装置に比べて多く
の利点を持っている。例えば、温度および放射線に対す
る耐性が高く、動作の高速性を実現し易く、しかも消費
電力が少ない点などである。ここで、従来のＳＯＩ基板
を用いた半導体装置の構造について、図３６によって説
明する。2. Description of the Related Art An SOI substrate is a substrate in which a buried oxide film and a surface silicon layer are formed on a silicon support substrate.
Semiconductor devices manufactured using this SOI substrate have many advantages over semiconductor devices manufactured using bulk silicon. For example, they have high resistance to temperature and radiation, are easy to realize high-speed operation, and have low power consumption. Here, a structure of a semiconductor device using a conventional SOI substrate will be described with reference to FIG.

【０００３】図３６は、従来のＳＯＩ基板を用いた半導
体装置であるＩＣチップの要部を拡大して示す断面図で
ある。ＳＯＩ基板１は、シリコンからなる支持基板２上
に埋込酸化膜３が設けられ、その上に表面シリコン層が
設けられている。しかし、図３６ではその表面シリコン
層がエッチングされて複数の島状の素子領域に形成さ
れ、さらにその各素子領域に不純物が注入及び拡散され
て、低濃度Ｎ型領域１３と低濃度Ｐ型領域１５になって
いる。FIG. 36 is an enlarged sectional view showing a main part of an IC chip which is a semiconductor device using a conventional SOI substrate. The SOI substrate 1 has a buried oxide film 3 provided on a support substrate 2 made of silicon, and a surface silicon layer provided thereon. However, in FIG. 36, the surface silicon layer is etched to form a plurality of island-shaped element regions, and impurities are implanted and diffused into each of the element regions to form a low-concentration N-type region 13 and a low-concentration P-type region. It is 15.

【０００４】その低濃度Ｎ型領域１３上にはＰチャネル
電界効果トランジスタ（以下「ＰチャネルＦＥＴ」とい
う）３３が、低濃度Ｐ型領域１５上にはＮチャネル電界
効果トランジスタ（以下「ＮチャネルＦＥＴ」という）
３５が、絶縁膜３９によって互いに絶縁分離されて設け
られている。On the low-concentration N-type region 13, a P-channel field-effect transistor (hereinafter referred to as “P-channel FET”) 33 is provided, and on the low-concentration P-type region 15, an N-channel field-effect transistor (hereinafter “N-channel FET”) is provided. ")
35 are provided so as to be insulated from each other by an insulating film 39.

【０００５】ＰチャネルＦＥＴ３３は、低濃度Ｎ型領域
１３上の中央部にゲート酸化膜１７を介してゲート電極
１８が、その両側にＰ型ドレイン層２３とＰ型ソース層
２５がそれぞれ形成され、そのゲート電極１８，Ｐ型ド
レイン層２３，及びＰ型ソース層２５に、それぞれコン
タクトホール３１を通して保護膜３９上に延びる金属電
極（配線電極）２１が設けられている。In the P-channel FET 33, a gate electrode 18 is formed at a central portion on the low-concentration N-type region 13 via a gate oxide film 17, and a P-type drain layer 23 and a P-type source layer 25 are formed on both sides thereof. The gate electrode 18, the P-type drain layer 23, and the P-type source layer 25 are each provided with a metal electrode (wiring electrode) 21 extending over the protective film 39 through the contact hole 31.

【０００６】ＮチャネルＦＥＴ３５は、低濃度Ｐ型領域
１５上の中央部にゲート酸化膜１７を介してゲート電極
１８が、その両側にＮ型ドレイン層２７とＮ型ソース層
２９がそれぞれ形成され、そのゲート電極１８，Ｎ型ド
レイン層２７，及びＮ型ソース層２９にも、それぞれコ
ンタクトホール３１を通して保護膜３９上に延びる金属
電極（配線電極）２１が設けられている。In the N-channel FET 35, a gate electrode 18 is formed at a central portion on the low-concentration P-type region 15 via a gate oxide film 17, and an N-type drain layer 27 and an N-type source layer 29 are formed on both sides thereof. The gate electrode 18, the N-type drain layer 27, and the N-type source layer 29 are also provided with metal electrodes (wiring electrodes) 21 extending on the protective film 39 through the contact holes 31, respectively.

【０００７】なお、ＰチャネルＦＥＴ３３もＮチャネル
ＦＥＴ３５も、ゲート電極１８に接続する金属電極（配
線電極）は、図３６とは異なる断面位置に設けられてい
るため、図３６には示されていない。また、図示は省略
しているが、多数の金属電極２１のうち外部と接続する
ものには、入出力端子を設けるパッド部が形成されてい
る。In both the P-channel FET 33 and the N-channel FET 35, the metal electrode (wiring electrode) connected to the gate electrode 18 is not shown in FIG. 36 because it is provided at a cross-sectional position different from that in FIG. . Although not shown, a pad portion provided with an input / output terminal is formed on one of the many metal electrodes 21 connected to the outside.

【０００８】ＰチャネルＦＥＴ３３とＮチャネルトＦＥ
Ｔ３５とは、低濃度領域とドレイン層及びソース層の導
電型が逆になっているが、基本的な構成は共通してい
る。そして、この一対のＰチャネルＦＥＴ３３とＮチャ
ネルＦＥＴ３５によって、ＣＭＯＳトランジスタを構成
している。このＩＣチップ上のパッド部以外の全面に、
保護膜としてパッシベーション膜４１が設けられてい
る。A P-channel FET 33 and an N-channel FE
T35 has the same conductivity type as the low-concentration region and the drain layer and the source layer, but has a common basic configuration. The paired P-channel FET 33 and N-channel FET 35 constitute a CMOS transistor. On the whole surface except the pad part on this IC chip,
A passivation film 41 is provided as a protective film.

【０００９】図３６では、一組のＣＭＯＳトランジスタ
だけを示しているが、実際のＩＣチップには、多数のＣ
ＭＯＳトランジスタや他のＦＥＴ、バイポーラトランジ
スタや抵抗あるいはコンデンサなどが設けられている。
もちろん、これらはいずれもＳＯＩ技術によって作成さ
れる。FIG. 36 shows only one set of CMOS transistors. However, an actual IC chip includes many C transistors.
MOS transistors and other FETs, bipolar transistors, resistors and capacitors, etc. are provided.
Of course, these are all created by SOI technology.

【００１０】[0010]

【発明が解決しようとする課題】上述したようなＳＯＩ
基板を用いた半導体装置であるＩＣチップを動作させる
際には、支持基板を接地またはバイアスしなければなら
ない点に注意する必要がある。例えば、図３６に示した
ＩＣチップの場合は、シリコンの支持基板２を接地また
はバイアスする必要がある。それによって、ＩＣチップ
の動作を安定化させることができる。このことは、ＩＣ
チップをパッケージのリードフレームや回路基板等に実
装する場合の問題として重要である。The SOI as described above
When operating an IC chip which is a semiconductor device using a substrate, it is necessary to note that the supporting substrate must be grounded or biased. For example, in the case of the IC chip shown in FIG. 36, it is necessary to ground or bias the silicon support substrate 2. Thereby, the operation of the IC chip can be stabilized. This means that IC
This is important as a problem when a chip is mounted on a lead frame of a package or a circuit board.

【００１１】ＩＣチップを実装する方法には、大きく分
けて、フェイスアップ実装法とフェイスダウン実装法の
２種類がある。フェイスアップ実装法とは、ＩＣチップ
の素子面（フェイス)を上向きにして、パッケージのリ
ードフレームや回路基板等の実装基板上に接着し、ＩＣ
チップの素子面に設けられている端子（前述のパッド部
と導通する）と実装基板側の接続端子とをワイヤボンデ
ィングで接続する方法をいう。The method of mounting an IC chip is roughly classified into two types, a face-up mounting method and a face-down mounting method. The face-up mounting method refers to a method in which the element surface (face) of an IC chip faces upward and is adhered to a mounting substrate such as a lead frame of a package or a circuit board, and the IC chip is mounted.
It refers to a method of connecting terminals provided on the element surface of the chip (conducting with the above-described pad portion) and connection terminals on the mounting substrate side by wire bonding.

【００１２】フェイスダウン実装法とは、半導体ＩＣチ
ップの素子面に、前述したパッド部と導通する突起部で
あるバンプなどを形成して、その面を下側に向けて実装
基板上のリード電極（導電パターン）に直接接触させ
て、電気的に接続するとともに接着する実装方法をい
う。The face-down mounting method is a method in which a bump or the like, which is a protruding portion that is electrically connected to the pad portion, is formed on an element surface of a semiconductor IC chip, and the surface of the bump is directed downward to lead electrodes on a mounting substrate. (Electrically conductive pattern) This is a mounting method in which it is brought into direct contact with and electrically connected and bonded.

【００１３】フェイスアップ実装方法によれば、ＩＣチ
ップの裏面（素子面と反対側の面）、すなわち支持基板
の裏面を実装基板上の接地部分と電気的に接触させるこ
とができる。したがって、図３６に示したＩＣチップの
場合、ＳＯＩ基板１の支持基板２の裏面側に、実装基板
側の接地部と良好な電気的コンタクトを得るためのプロ
セスを追加することによって、支持基板２を実装基板側
の接地部と電気的に良好に接続して接地することができ
る。According to the face-up mounting method, the back surface of the IC chip (the surface opposite to the element surface), that is, the back surface of the support substrate can be brought into electrical contact with the ground portion on the mounting substrate. Therefore, in the case of the IC chip shown in FIG. 36, a process for obtaining a good electrical contact with the ground portion on the mounting substrate side is added to the back surface side of the support substrate 2 of the SOI substrate 1 so that the support substrate 2 Can be electrically satisfactorily connected to the grounding portion on the mounting board side to be grounded.

【００１４】しかし、この実装法によると、ＩＣチップ
の支持基板の電位が実装基板側の接地電位に制限されて
しまうという問題がある。そのため、ＳＯＩ基板を用い
たＩＣチップでは、複数の電圧を使い分けるマルチ電源
回路を構成することが可能であるにもかかわらず、支持
基板のバイアス電圧を任意に設定することができないた
め、その利点を生かせなくなってしまうという問題があ
る。However, according to this mounting method, there is a problem that the potential of the support substrate of the IC chip is limited to the ground potential of the mounting substrate. Therefore, in an IC chip using an SOI substrate, a bias voltage of a support substrate cannot be arbitrarily set, although a multi-power supply circuit that uses a plurality of voltages can be formed. There is a problem that it cannot be used.

【００１５】また、フェイスダウン実装法では、支持基
板の裏側表面とリードフレーム等の実装基板のリード電
極形成面とが接触しないため、支持基板をバイアスまた
は接地すること自体が困難であり、シリコン基板との電
気的接続を得ることが難しい。そのため、シリコン基板
の電位がフローティング状態になってしまうという問題
がある。In the face-down mounting method, since the back surface of the support substrate does not contact the lead electrode forming surface of the mounting substrate such as a lead frame, it is difficult to bias or ground the support substrate. It is difficult to obtain an electrical connection with Therefore, there is a problem that the potential of the silicon substrate becomes a floating state.

【００１６】この発明は、ＳＯＩ基板を用いた半導体装
置（ＩＣチップ）を使用する際の上記の問題を解決する
ためになされたものであり、どのような実装方法による
場合でも、ＳＯＩ基板を用いた半導体装置の支持基板を
容易に接地又はバイアス可能にすることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem when a semiconductor device (IC chip) using an SOI substrate is used. It is an object of the present invention to enable a supporting substrate of a semiconductor device to be easily grounded or biased.

【００１７】[0017]

【課題を解決するための手段】この発明は上記目的を達
成するため、上述のように、シリコンの支持基板上に埋
込酸化膜が設けられたＳＯＩ基板の該埋込酸化膜上に、
絶縁膜により互いに絶縁分離された複数の半導体素子が
設けられている半導体装置を、次のように構成する。ま
た、その半導体装置を容易に製造するための方法も提供
する。According to the present invention, in order to achieve the above object, as described above, a buried oxide film is provided on an SOI substrate having a buried oxide film provided on a silicon support substrate.
A semiconductor device provided with a plurality of semiconductor elements insulated from each other by an insulating film is configured as follows. A method for easily manufacturing the semiconductor device is also provided.

【００１８】すなわち、この発明による半導体装置は、
上記各半導体素子と絶縁膜により絶縁分離された領域
に、上記絶縁膜および埋込酸化膜を貫通する基板コンタ
クトホールを設け、その基板コンタクトホールによる開
口部内の上記支持基板の表面に該支持基板と同じ導電型
の高濃度拡散層を形成する。そして、上記基板コンタク
トホール内に充填されてこの高濃度拡散層と電気的に接
続し、上記絶縁膜上にパッド部を延設した金属電極を設
けている。That is, the semiconductor device according to the present invention comprises:
A substrate contact hole penetrating the insulating film and the buried oxide film is provided in a region insulated and separated by the respective semiconductor elements and the insulating film, and the supporting substrate is provided on the surface of the supporting substrate in an opening formed by the substrate contact hole. A high concentration diffusion layer of the same conductivity type is formed. A metal electrode filled in the substrate contact hole and electrically connected to the high-concentration diffusion layer is provided on the insulating film.

【００１９】この発明による半導体装置は、このように
上記高濃度領域を通して支持基板と電気的に接続された
金属電極のパッド部が素子面（フェイス）に設けられて
いるので、リードフレーム等の実装基板に実装する際
に、そのパッド部を実装基板側の接続端子あるいはリー
ド電極に接続することにより、支持基板を容易に接地ま
たはバイアスすることが可能である。In the semiconductor device according to the present invention, the pad portion of the metal electrode electrically connected to the supporting substrate through the high-concentration region is provided on the element surface (face). At the time of mounting on a substrate, the support substrate can be easily grounded or biased by connecting the pad portion to a connection terminal or a lead electrode on the mounting substrate side.

【００２０】上記半導体装置において、さらに、上記各
半導体素子を被覆する保護膜と、その保護膜に設けられ
た開口部を通して該保護膜上から上記パッド部に接続す
る接続電極とを設けるとよい。上記支持基板が方形又は
矩形状をなす場合、上記接続電極をその支持基板の周縁
部に沿って配設するとよい。また、上記基板コンタクト
ホールを形成する絶縁膜の開口部を埋込酸化膜の開口部
よりも大きくすることにより、基板コンタクトホールに
段差を設け、アルミニウム等による金属電極の付着性を
高めることができる。In the above-mentioned semiconductor device, it is preferable to further provide a protective film covering each of the semiconductor elements, and a connection electrode connected to the pad portion from above the protective film through an opening provided in the protective film. When the support substrate has a square or rectangular shape, the connection electrodes may be arranged along the peripheral edge of the support substrate. Further, by making the opening of the insulating film forming the substrate contact hole larger than the opening of the buried oxide film, a step is formed in the substrate contact hole, and the adhesion of the metal electrode made of aluminum or the like can be enhanced. .

【００２１】これらの半導体装置において、上記複数の
半導体素子を、ＳＯＩ基板の表面シリコン層によって形
成された複数の素子領域上に、それぞれゲート酸化膜を
介してゲート電極とその両側にドレイン層及びソース層
が形成され、そのゲート電極、ドレイン層、及びソース
層にそれぞれ上記保護膜上に延びる金属電極を設けたシ
ングルドレイン型の電界効果トランジスタとすることが
できる。In these semiconductor devices, the plurality of semiconductor elements are provided on a plurality of element regions formed by the surface silicon layer of the SOI substrate, respectively, with a gate electrode and a drain layer and a source on both sides thereof via a gate oxide film. A single drain type field effect transistor in which a layer is formed, and a metal electrode extending over the protective film is provided in each of a gate electrode, a drain layer, and a source layer.

【００２２】あるいは、上記複数の半導体素子が、ゲー
ト電極の両側にサイドウオールを有し、そのサイドウオ
ールの下に低濃度ドレイン層が形成された電界効果トラ
ンジスタであってもよい。さらにまた、上記複数の半導
体素子が、ゲート電極とドレイン層との間にオフセット
領域が設けられた電界効果トランジスタであってもよ
い。Alternatively, the plurality of semiconductor elements may be field-effect transistors having side walls on both sides of a gate electrode, and a low-concentration drain layer formed below the side walls. Furthermore, the plurality of semiconductor elements may be a field effect transistor in which an offset region is provided between a gate electrode and a drain layer.

【００２３】この発明による半導体装置の製造方法は、
この発明による上記半導体装置を製造するための方法で
あって、次の各工程を有する。 (1) シリコンの支持基板上に埋込酸化膜を介して表面シ
リコン層が形成されたＳＯＩ基板を用意する。 (2) そのＳＯＩ基板の表面シリコン層を選択的にエッチ
ングして、該表面シリコン層によるそれぞれ独立した複
数の素子領域を形成する。The method of manufacturing a semiconductor device according to the present invention comprises:
A method for manufacturing the semiconductor device according to the present invention includes the following steps. (1) An SOI substrate having a surface silicon layer formed on a silicon support substrate via a buried oxide film is prepared. (2) The surface silicon layer of the SOI substrate is selectively etched to form a plurality of independent element regions by the surface silicon layer.

【００２４】(3) 導電型がＰ型又はＮ型の不純物原子を
複数の素子領域に選択的にイオン注入して複数の低濃度
Ｐ型又はＮ型領域を形成する。 (4) 熱処理を行うことによって、各低濃度Ｐ型又はＮ型
領域の不純物原子を拡散させる。 (5) 各低濃度Ｐ型又はＮ型領域上にゲート酸化膜を介し
てゲート電極を形成する。(3) A plurality of low-concentration P-type or N-type regions are formed by selectively ion-implanting P-type or N-type impurity atoms into a plurality of element regions. (4) By performing heat treatment, impurity atoms in each of the low-concentration P-type or N-type regions are diffused. (5) A gate electrode is formed on each low-concentration P-type or N-type region via a gate oxide film.

【００２５】(6) 各低濃度Ｐ型又はＮ型領域のゲート電
極の両側に導電型が該領域と反対の不純物原子を選択的
にイオン注入してドレイン層およびソース層を形成す
る。 (7) 上記埋込酸化膜を選択的にエッチングすることによ
り、上記支持基板上に基板コンタクトホールを形成す
る。 (8) 支持基板の基板コンタクトホール内に露出する部分
に該支持基板と同じ導電型の不純物原子をイオン注入し
て高濃度拡散層を形成する。(6) A drain layer and a source layer are formed by selectively ion-implanting an impurity atom having a conductivity type opposite to that of the low concentration P-type or N-type region on both sides of the gate electrode. (7) By selectively etching the buried oxide film, a substrate contact hole is formed on the support substrate. (8) Impurity atoms of the same conductivity type as the support substrate are ion-implanted into portions of the support substrate exposed in the substrate contact holes to form a high concentration diffusion layer.

【００２６】(9) 支持基板上の全面に絶縁膜を形成した
後、ホトエッチング処理を行うことにより、各素子領域
の各ゲート電極、ドレイン層、およびソース層に個別に
対応する位置にそれぞれ素子用コンタクトホールを形成
すると共に、上記基板コンタクトホールと対応する位置
にもコンタクトホールを形成する。(9) After an insulating film is formed on the entire surface of the supporting substrate, photo-etching is performed so that the device is located at a position individually corresponding to each gate electrode, drain layer, and source layer in each device region. The contact hole is formed at a position corresponding to the substrate contact hole.

【００２７】(10)上記絶縁膜上の全面および全てのコン
タクトホール内に金属電極層を形成した後、ホトエッチ
ング処理を行うことによりそれぞれ各コンタクトホール
毎に独立した金属電極を形成し、その際、上記基板コン
タクトホールに形成される金属電極には上記絶縁膜上に
延びるパッド部も形成する(金属電極形成工程)。(10) After forming a metal electrode layer on the entire surface of the insulating film and in all of the contact holes, an independent metal electrode is formed for each of the contact holes by performing a photo-etching process. A pad portion extending on the insulating film is also formed on the metal electrode formed in the substrate contact hole (metal electrode forming step).

【００２８】また、上記(6) の工程を次の各工程に代え
てもよい。上記各低濃度Ｐ型又はＮ型領域のゲート電極
の両側に導電型が該領域と反対の不純物原子を選択的に
イオン注入して低濃度ドレイン層を形成する。各ゲート
電極の両側面にシリコン酸化膜によるサイドウオールを
形成する。上記各低濃度Ｐ型又はＮ型領域のゲート電極
の両側のサイドウオール外の領域に、導電型が上記低濃
度ドレイン層と同じ不純物原子を選択的にイオン注入し
てドレイン層およびソース層を形成する。The above step (6) may be replaced with the following steps. On both sides of the gate electrode of each of the low-concentration P-type or N-type regions, a low-concentration drain layer is formed by selectively ion-implanting impurity atoms having a conductivity type opposite to that of the region. Side walls of a silicon oxide film are formed on both side surfaces of each gate electrode. A drain layer and a source layer are formed by selectively ion-implanting the same impurity atoms as those of the low-concentration drain layer into the regions outside the sidewalls on both sides of the gate electrode in each of the low-concentration P-type or N-type regions. I do.

【００２９】あるいはまた、上記(6) の工程を次の各工
程に代えてもよい。上記各低濃度Ｐ型又はＮ型領域のゲ
ート電極の片側に導電型が該領域と反対の不純物原子を
選択的にイオン注入してオフセット領域を形成する。熱
処理を行なうことにより、そのオフセット領域の不純物
原子を拡散させる。上記各低濃度Ｐ型又はＮ型領域のゲ
ート電極の両側でオフセット領域を除く領域に、導電型
が該オフセット領域と同じ不純物原子を選択的にイオン
注入してドレイン層およびソース層を形成する。Alternatively, the step (6) may be replaced with the following steps. An offset region is formed by selectively ion-implanting an impurity atom having a conductivity type opposite to that of the low concentration P-type or N-type region on one side of the gate electrode. By performing the heat treatment, the impurity atoms in the offset region are diffused. The drain layer and the source layer are formed by selectively ion-implanting impurity atoms having the same conductivity type as those of the offset region on both sides of the gate electrode of each of the low-concentration P-type or N-type regions except the offset region.

【００３０】これらの半導体装置の製造方法において、
上記金属電極形成工程の後さらに、上記絶縁膜上と各金
属電極上の全面に保護膜を形成し、その保護膜のパッド
部に対応する位置に開口部を形成し、保護膜上からその
開口部を通してパッド部に接続する接続電極を形成する
とよい。また、上記(9) の工程で絶縁膜にコンタクトホ
ールを形成する際に、基板コンタクトホールと対応する
位置には、該基板コンタクトホールよりも大きいコンタ
クトホールを形成するとよい。In these methods of manufacturing a semiconductor device,
After the metal electrode forming step, a protective film is further formed on the insulating film and the entire surface of each metal electrode, an opening is formed at a position corresponding to a pad portion of the protective film, and the opening is formed on the protective film. It is preferable to form a connection electrode connected to the pad portion through the portion. Further, when forming a contact hole in the insulating film in the step (9), a contact hole larger than the substrate contact hole may be formed at a position corresponding to the substrate contact hole.

【００３１】[0031]

【発明の実施の形態】以下、この発明を実施するための
最適な実施の形態について、図面を用いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The preferred embodiments for carrying out the present invention will be described below with reference to the drawings.

【００３２】〔半導体装置の第１の実施形態：図１〕ま
ず、この発明による半導体装置の第１の実施形態につい
て図１によって説明する。図１はその半導体装置の要部
を拡大して示す模式的な断面図である。この図１におい
て、図３６に示した従来例と対応する部分については、
同じ符号を付している。[First Embodiment of Semiconductor Device: FIG. 1] First, a first embodiment of a semiconductor device according to the present invention will be described with reference to FIG. FIG. 1 is a schematic cross-sectional view showing an enlarged main part of the semiconductor device. In FIG. 1, the portions corresponding to the conventional example shown in FIG.
The same reference numerals are given.

【００３３】この図１に示す半導体装置１０は、図３６
によって説明した従来の半導体装置と同様に、シリコン
の支持基板２上に埋込酸化膜３が設けられ、その上に表
面シリコン層が設けられたＳＯＩ基板１を使用してお
り、その埋込酸化膜３上に、絶縁膜３９により互いに絶
縁分離された複数の半導体素子であるＰチャネルＦＥＴ
３３とＮチャネルＦＥＴ３５が設けられたＩＣチップで
ある。The semiconductor device 10 shown in FIG.
In the same manner as in the conventional semiconductor device described above, an SOI substrate 1 in which a buried oxide film 3 is provided on a silicon support substrate 2 and a surface silicon layer is provided thereon is used. P-channel FETs, which are a plurality of semiconductor elements insulated from each other by an insulating film 39 on the film 3
33 is an IC chip provided with an N-channel FET 35.

【００３４】ＳＯＩ基板１の支持基板２上に設けられた
埋込酸化膜３は、膜厚が０．１から１μｍ程度であり、
その埋込酸化膜３上に膜厚が０．１から５μｍ程度の表
面シリコン層が設けられている。しかし、図１では、そ
の表面シリコン層がエッチングされて複数の島状の素子
領域に形成され、さらにその各素子領域に不純物が注入
及び拡散されて、低濃度Ｎ型領域１３と低濃度Ｐ型領域
１５になっている。The buried oxide film 3 provided on the support substrate 2 of the SOI substrate 1 has a thickness of about 0.1 to 1 μm.
On the buried oxide film 3, a surface silicon layer having a thickness of about 0.1 to 5 μm is provided. However, in FIG. 1, the surface silicon layer is etched to form a plurality of island-shaped element regions, and impurities are implanted and diffused into each of the element regions to form a low-concentration N-type region 13 and a low-concentration P-type region. This is the area 15.

【００３５】ＰチャネルＦＥＴ３３は、低濃度Ｎ型領域
１３上の中央部にゲート酸化膜１７を介してゲート電極
１８が、その両側にＰ型ドレイン層２３とＰ型ソース層
２５がそれぞれ形成され、そのゲート電極１８，Ｐ型ド
レイン層２３，及びＰ型ソース層２５に、それぞれコン
タクトホール３１を通して保護膜３９上に延びる金属電
極（配線電極）２１が設けられている。In the P-channel FET 33, a gate electrode 18 is formed at a central portion on the low concentration N-type region 13 via a gate oxide film 17, and a P-type drain layer 23 and a P-type source layer 25 are formed on both sides thereof. The gate electrode 18, the P-type drain layer 23, and the P-type source layer 25 are each provided with a metal electrode (wiring electrode) 21 extending over the protective film 39 through the contact hole 31.

【００３６】ＮチャネルＦＥＴ３５は、低濃度Ｐ型領域
１５上の中央部にゲート酸化膜１７を介してゲート電極
１８が、その両側にＮ型ドレイン層２７とＮ型ソース層
２９がそれぞれ形成され、そのゲート電極１８，Ｎ型ド
レイン層２７，及びＮ型ソース層２９にも、それぞれコ
ンタクトホール３１を通して保護膜３９上に延びる金属
電極（配線電極）２１を設けられている。In the N-channel FET 35, a gate electrode 18 is formed at the center on the low-concentration P-type region 15 via a gate oxide film 17, and an N-type drain layer 27 and an N-type source layer 29 are formed on both sides thereof. The gate electrode 18, the N-type drain layer 27, and the N-type source layer 29 are also provided with metal electrodes (wiring electrodes) 21 extending on the protective film 39 through the contact holes 31, respectively.

【００３７】なお、ＰチャネルＦＥＴ３３もＮチャネル
ＦＥＴ３５も、ゲート電極１８に接続する金属電極（配
線電極）は、図１とは異なる断面位置に設けられている
ため、図１には示されていない。また、図示は省略して
いるが、多数の金属電極２１のうち外部と接続するもの
には、入出力端子を設けるパッド部が形成されている。Note that, in both the P-channel FET 33 and the N-channel FET 35, the metal electrode (wiring electrode) connected to the gate electrode 18 is not shown in FIG. . Although not shown, a pad portion provided with an input / output terminal is formed on one of the many metal electrodes 21 connected to the outside.

【００３８】低濃度Ｎ型領域１３とＮ型ドレイン層２７
及びＮ型ソース層２９の不純物にはリン原子を用い、低
濃度Ｐ型領域１５とＰ型ドレイン層２３及びＰ型ソース
層２５の不純物としてはボロン原子を用いる。ゲート電
極１８には多結晶シリコンを用いる。ＰチャネルＦＥＴ
３３とＮチャネルトＦＥＴ３５とは、低濃度領域とドレ
イン層及びソース層の導電型が逆になっているが、基本
的な構成は共通している。そして、この一対のＰチャネ
ルＦＥＴ３３とＮチャネルＦＥＴ３５によって、ＣＭＯ
Ｓトランジスタを構成している。Lightly doped N-type region 13 and N-type drain layer 27
In addition, phosphorus atoms are used as impurities in the N-type source layer 29, and boron atoms are used as impurities in the low-concentration P-type region 15, the P-type drain layer 23, and the P-type source layer 25. Polycrystalline silicon is used for the gate electrode 18. P-channel FET
Although the low-concentration region 33 and the N-channel FET 35 have the opposite conductivity types of the low-concentration region and the drain layer and the source layer, the basic configuration is common. The pair of P-channel FETs 33 and N-channel FETs 35 form a CMO.
This constitutes an S transistor.

【００３９】この図１では、一組のＣＭＯＳトランジス
タだけを示しているが、実際のＩＣチップには、多数の
ＣＭＯＳトランジスタや他のＦＥＴ、バイポーラトラン
ジスタや抵抗あるいはコンデンサなどが設けられてい
る。これらの構成は図３６によって説明した従来例と同
じである。Although FIG. 1 shows only one set of CMOS transistors, an actual IC chip is provided with a large number of CMOS transistors, other FETs, bipolar transistors, resistors or capacitors, and the like. These structures are the same as the conventional example described with reference to FIG.

【００４０】この半導体装置１０において、図３６に示
した従来の半導体装置と相違するのは次の点である。す
なわち、ＰチャネルＦＥＴ３３及びＮチャネルトＦＥＴ
３５と絶縁膜３９により絶縁分離された領域で、埋込酸
化膜３に基板コンタクトホール５が形成され、絶縁膜３
９のその基板コンタクトホール５と対応する位置に、そ
れよりも大きいコンタクトホール６を貫通して形成して
いる点である。そして、この絶縁膜３９のコンタクトホ
ール６も、基板コンタクトホールを構成している。The semiconductor device 10 differs from the conventional semiconductor device shown in FIG. 36 in the following point. That is, the P-channel FET 33 and the N-channel FET
A substrate contact hole 5 is formed in the buried oxide film 3 in a region insulated by the insulating film 39 from the insulating film 3.
9 is formed at a position corresponding to the substrate contact hole 5 so as to penetrate a larger contact hole 6. The contact hole 6 of the insulating film 39 also forms a substrate contact hole.

【００４１】さらに、この基板コンタクトホール５によ
る開口部内の支持基板２の表面に、支持基板と同じ導電
型の高濃度拡散層７を形成し、基板コンタクトホール５
及びコンタクトホール６内に充填されて高濃度拡散層７
と電気的に接続し、絶縁膜３９上にパッド部２２ａを延
設したアルミニウムによる金属電極２２を設けているこ
とである。高濃度拡散層７は、支持基板７の導電型がＰ
型ならＰ型不純物であるボロン原子を、Ｎ型ならＮ型不
純物であるリン原子を注入及び拡散して形成されてい
る。Further, a high-concentration diffusion layer 7 of the same conductivity type as that of the support substrate is formed on the surface of the support substrate 2 in the opening formed by the substrate contact hole 5.
And a high concentration diffusion layer 7 filled in the contact hole 6.
And a metal electrode 22 made of aluminum having a pad portion 22a extended on the insulating film 39. The high-concentration diffusion layer 7 has a conductivity type of the support substrate 7 of P
It is formed by implanting and diffusing a boron atom, which is a P-type impurity for a type, and a phosphorus atom, an N-type impurity for an N-type.

【００４２】この実施形態ではさらに、各半導体素子で
あるＰチャネルＦＥＴ３３及びＮチャネルＦＥＴ３５と
金属電極２１，２２を被覆する保護膜としてパッシベー
ション膜４０を設け、そのパッシベーション膜４０に設
けた開口部４０ａを通して保護膜４０上からパッド部２
２ａに接続する接続電極４２を設けている。In this embodiment, a passivation film 40 is further provided as a protective film for covering the P-channel FET 33 and the N-channel FET 35 as the semiconductor elements and the metal electrodes 21 and 22, and through the opening 40 a provided in the passivation film 40. Pad portion 2 from above protective film 40
A connection electrode 42 connected to 2a is provided.

【００４３】絶縁膜３９のコンタクトホール６の大きさ
を埋込酸化膜３の基板コンタクトホール５よりも大きく
形成しているのは、基板コンタクトホール全体の内周形
状を段付きにして、アルミニウムをスパッタして金属電
極２２を形成する際の付着性を高めるためである。The reason why the size of the contact hole 6 of the insulating film 39 is formed larger than that of the substrate contact hole 5 of the buried oxide film 3 is that the inner peripheral shape of the entire substrate contact hole is stepped and aluminum is formed. This is to enhance the adhesion when the metal electrode 22 is formed by sputtering.

【００４４】この半導体装置（ＩＣチップ）１０は、そ
の素子面（図１で上側の面）にパッド部２２ａ及び接続
電極４２が設けられており、それが金属電極２２および
高濃度拡散層７を通して支持基板２と電気的に接続され
ている。The semiconductor device (IC chip) 10 is provided with a pad portion 22a and a connection electrode 42 on its element surface (upper surface in FIG. 1), and this is passed through the metal electrode 22 and the high concentration diffusion layer 7. It is electrically connected to the support substrate 2.

【００４５】したがって、この半導体装置１０は、リー
ドフレーム等の実装基板への実装方法がフェイスアップ
実装法あるいはフェイスダウン実装法のいずれであって
も、金属電極２２のパッド部２２ａあるいは接続電極４
２を、実装基板側の端子あるいはリード電極と電気的に
接続させることができる。それによって、この半導体装
置１０の支持基板２を接地または任意のバイアスに設定
することができるから、半導体装置１０の動作を容易に
安定化させることができる。Therefore, the semiconductor device 10 can be mounted on a mounting substrate such as a lead frame by either the face-up mounting method or the face-down mounting method.
2 can be electrically connected to terminals or lead electrodes on the mounting substrate side. Thereby, the support substrate 2 of the semiconductor device 10 can be set to the ground or an arbitrary bias, so that the operation of the semiconductor device 10 can be easily stabilized.

【００４６】従来の半導体装置（ＩＣチップ）をフェイ
スアップ実装法により実装する場合も、その支持基板の
裏面に良好な電気的接点を形成するためのプロセスを追
加すれば、支持基板を実装基板側のリード電極等を介し
て接地することができたが、上述したこの発明による半
導体装置１０の場合には、そのようなプロセスを追加す
る必要がない。しかも、支持基板２の電位は金属電極２
２を通じて接続される外部からの電位に委ねられ、パッ
ケージの接地電位に制限されることはないから、複数の
電圧の使い分けができるマルチ電源駆動が可能となり、
ＳＯＩ基板を使用して製造される半導体装置の利点を生
かすことができる。When a conventional semiconductor device (IC chip) is mounted by the face-up mounting method, if a process for forming good electrical contacts on the back surface of the support substrate is added, the support substrate can be mounted on the mounting substrate side. Can be grounded via the lead electrode or the like described above, but in the case of the semiconductor device 10 according to the present invention described above, it is not necessary to add such a process. Moreover, the potential of the support substrate 2 is
2 is not limited to the ground potential of the package because it is left to the external potential connected through 2, so that multiple power supply driving that can use a plurality of voltages can be performed,
Advantages of a semiconductor device manufactured using an SOI substrate can be utilized.

【００４７】また、この半導体装置１０をフェイスダウ
ン実装法により実装する場合にも、支持基板２を容易に
接地又はバイアスすることができるので、支持基板の電
位を安定させることができ、フローティング状態になる
ようなことがなくなる。Also, when the semiconductor device 10 is mounted by the face-down mounting method, the support substrate 2 can be easily grounded or biased, so that the potential of the support substrate can be stabilized and the floating state can be achieved. There is no such thing.

【００４８】〔半導体装置の製造方法の第１の実施形
態：図２から図２１〕次に、この発明による半導体装置
の製造方法の第１の実施形態として、図１に示した半導
体装置を製造するための方法について、図２から図２１
を用いて説明する。図２から図２１は、その半導体装置
の製造方法を説明するために各工程における状態を順に
示す模式的な断面図で、図１に示した半導体装置に比較
して大きさを幾分縮小して示している。[First Embodiment of Semiconductor Device Manufacturing Method: FIGS. 2 to 21] Next, as a first embodiment of a semiconductor device manufacturing method according to the present invention, the semiconductor device shown in FIG. 1 is manufactured. FIGS. 2 to 21
This will be described with reference to FIG. 2 to 21 are schematic cross-sectional views showing states in respective steps in order to explain a method of manufacturing the semiconductor device. The size is somewhat reduced as compared with the semiconductor device shown in FIG. Is shown.

【００４９】はじめに、図２に示すように、シリコンか
らなる支持基板２上に埋込酸化膜３が０．１から１μｍ
の膜厚で設けられ、その埋込酸化膜３上に膜厚０．１か
ら５μｍ程度の表面シリコン層４が設けられたＳＯＩ基
板１を用意する。そして、このＳＯＩ基板１上に、図１
に示した半導体素子であるＰチャネルＦＥＴ３３とＮチ
ャネルＦＥＴ３５を次のようにして形成する。First, as shown in FIG. 2, a buried oxide film 3 is formed on a support substrate 2 made of silicon to a thickness of 0.1 to 1 μm.
An SOI substrate 1 having a thickness of 0.1 to 5 μm and a surface silicon layer 4 having a thickness of about 0.1 to 5 μm provided on the buried oxide film 3 is prepared. Then, on this SOI substrate 1, FIG.
The P-channel FET 33 and the N-channel FET 35, which are the semiconductor elements shown in FIG. 1, are formed as follows.

【００５０】まず、このＳＯＩ基板１の表面シリコン層
４の上面全体に、回転塗布法によってホトレジストを塗
布し、所定のホトマスクを用いて露光処理と現像処理を
行い、図２に示すように、複数の半導体素子を形成する
素子領域にのみそのホトレジスト４３が残るようにパタ
ーニングする。First, a photoresist is applied to the entire upper surface of the surface silicon layer 4 of the SOI substrate 1 by a spin coating method, and is subjected to exposure processing and development processing using a predetermined photomask. Is patterned so that the photoresist 43 remains only in the element region where the semiconductor element is formed.

【００５１】続いて、表面シリコン層４のホトレジスト
４３で被覆されていない部分が完全に除去されるまで選
択的にエッチングを行う。このエッチングは、反応ガス
に四フッ化炭素（ＣＦ₄）と塩素（Ｃｌ₂）とヘリウム
（Ｈｅ）とを用いた反応性イオンエッチングにより行わ
れる。その後、硫酸（Ｈ₂ＳＯ₄）を用いてホトレジスト
４３を除去すると、図３に示すように、埋込酸化膜３上
の半導体素子を形成する素子領域にのみ、島状の表面シ
リコン層４ａ，４ｂが残る。Subsequently, etching is selectively performed until the portion of the surface silicon layer 4 not covered with the photoresist 43 is completely removed. This etching is performed by reactive ion etching using carbon tetrafluoride (CF ₄ ), chlorine (Cl ₂ ), and helium (He) as a reaction gas. Thereafter, when the photoresist 43 is removed using sulfuric acid (H ₂ SO ₄ ), as shown in FIG. 3, the island-shaped surface silicon layer 4a is formed only in the device region on the buried oxide film 3 where the semiconductor device is to be formed. 4b remains.

【００５２】次いで、この埋込酸化膜３上の全面に再び
回転塗布法によってホトレジストを形成し、所定のホト
マスクを用いて露光処理と現像処理を行い、図４に示す
ように、ＰチャネルＦＥＴを形成する素子領域にある表
面シリコン層４ａ上に開口部４４ａを形成するようにホ
トレジスト４４をパターニングする。Next, a photoresist is again formed on the entire surface of the buried oxide film 3 by a spin coating method, and exposure and development are performed using a predetermined photomask. As shown in FIG. 4, a P-channel FET is formed. The photoresist 44 is patterned so as to form an opening 44a on the surface silicon layer 4a in the element region to be formed.

【００５３】続いて、このホトレジスト４４をイオン注
入阻止膜として用いて、打ち込みエネルギーを５０Ｋｅ
Ｖ、打ち込みドーズ量を１×１０¹²ｃｍ-²程度とする条
件下で、素子領域の表面シリコン層４ａに選択的にＮ型
不純物（図示せず）をイオン注入する。それによって、
表面シリコン層４ａを低濃度Ｎ型領域１３にする。な
お、この場合のＮ型不純物としてはリン原子を用いる。
その後、硫酸を用いてホトレジスト４４を除去する。Subsequently, using this photoresist 44 as an ion implantation blocking film, the implantation energy is set to 50 Ke.
V, implanted dose under conditions that 1 × 10 ¹² cm- ² mm, (not shown) selectively N-type impurity into the surface silicon layer 4a of the element region is ion-implanted. Thereby,
The surface silicon layer 4a is made into the low concentration N-type region 13. Note that a phosphorus atom is used as the N-type impurity in this case.
Thereafter, the photoresist 44 is removed using sulfuric acid.

【００５４】次に、再びこの埋込酸化膜３上の全面に回
転塗布法によってホトレジストを形成し、所定のホトマ
スクを用いて露光処理と現像処理を行い、図５に示すよ
うに、ＮチャネルＦＥＴを形成する素子領域にある表面
シリコン層４ｂ上に開口部４６ａを形成するようにホト
レジスト４６をパターニングする。Next, a photoresist is again formed on the entire surface of the buried oxide film 3 by a spin coating method, and an exposure process and a development process are performed using a predetermined photomask, and as shown in FIG. The photoresist 46 is patterned so as to form an opening 46a on the surface silicon layer 4b in the element region where the pattern is formed.

【００５５】そして、このホトレジスト４６をイオン注
入阻止膜として用して、打ち込みエネルギーを５０Ｋｅ
Ｖ、打ち込みドーズ量を１×１０¹²ｃｍ-²程度とする条
件下で、素子領域の表面シリコン層４ｂに選択的にＰ型
不純物（図示せず）をイオン注入する。それによって、
表面シリコン層４ｂを低濃度Ｐ型領域にする。なお、こ
の場合のＰ型不純物としてはボロン原子を用いる。その
後、硫酸を用いてホトレジスト４６を除去する。Then, using this photoresist 46 as an ion implantation blocking film, the implantation energy is set to 50 Ke.
V, implanted dose under conditions that 1 × 10 ¹² cm- ² mm, (not shown) selectively P-type impurity into the surface silicon layer 4b of the element region is ion-implanted. Thereby,
The surface silicon layer 4b is made a low-concentration P-type region. In this case, a boron atom is used as the P-type impurity. Thereafter, the photoresist 46 is removed using sulfuric acid.

【００５６】引き続き、窒素雰囲気中で、温度を１００
０℃とし、時間を３時間程度とする条件下で熱処理を行
い、上述の工程でイオン注入した低濃度Ｎ型領域１３の
Ｎ型不純物と低濃度Ｐ型領域１５のＰ型不純物をそれぞ
れ拡散させる。Subsequently, the temperature was set to 100 in a nitrogen atmosphere.
A heat treatment is performed at 0 ° C. for about 3 hours to diffuse the N-type impurity in the low-concentration N-type region 13 and the P-type impurity in the low-concentration P-type region 15 ion-implanted in the above-described steps. .

【００５７】次に、酸素に窒素を混合して酸素の圧力を
下げた酸素と窒素の混合雰囲気中において、温度を１０
００℃程度とし、時間を３０分程度とする条件下で酸化
処理を行い、図６に示すように、低濃度Ｎ型領域１３と
低濃度Ｐ型領域１５を含む埋込酸化膜３上の全面にわた
り、酸化膜厚２０ｎｍ程度にゲート酸化膜１７を形成す
る。さらに、反応ガスにモノシラン（ＳｉＨ₄）とアン
モニア（ＮＨ₃）を用いたＣＶＤ法（化学気相成長法）
を使用して、多結晶シリコンからなるゲート電極層４８
を、ゲート酸化膜１７上の全面に膜厚３５０ｎｍ程度に
被膜形成する。Next, in a mixed atmosphere of oxygen and nitrogen in which nitrogen is mixed with oxygen to reduce the pressure of oxygen, the temperature is reduced to 10%.
Oxidation is performed under conditions of about 00 ° C. and a time of about 30 minutes. As shown in FIG. 6, the entire surface of the buried oxide film 3 including the low concentration N-type region 13 and the low concentration P-type region 15 is formed. The gate oxide film 17 is formed to a thickness of about 20 nm. Furthermore, a CVD method (chemical vapor deposition) using monosilane (SiH ₄ ) and ammonia (NH ₃ ) as a reaction gas.
Is used to form a gate electrode layer 48 made of polycrystalline silicon.
Is formed on the entire surface of the gate oxide film 17 to a thickness of about 350 nm.

【００５８】引き続き、このゲート電極層４８上の全面
に回転塗布法によってホトレジストを塗布し、所定のホ
トマスクを用いて露光処理と現像処理を行ない、図７に
示すように、低濃度Ｎ型領域１３上と低濃度Ｐ型領域１
５上のゲート電極を形成する領域にのみ、ホトレジスト
４９を残すようにパターニングする。Subsequently, a photoresist is applied to the entire surface of the gate electrode layer 48 by a spin coating method, and exposure processing and development processing are performed using a predetermined photomask. As shown in FIG. Top and low concentration P-type region 1
Patterning is performed so that the photoresist 49 is left only in a region on the gate electrode 5 where a gate electrode is to be formed.

【００５９】さらに続いて、反応ガスに六フッ化イオウ
（ＳＦ₆）と酸素（Ｏ₂）を用いた反応性イオンエッチン
グによって、ゲート電極層４８とゲート酸化膜１７のホ
トレジスト４９で被覆されていない部分が完全に除去さ
れるまでエッチングを行う。このエッチングにより、図
８に示すように、低濃度Ｎ型領域１３上と低濃度Ｐ型領
域１５上の各中央部にそれぞれゲート酸化膜１７を介し
たゲート電極１８を形成する。その後、硫酸を用いてゲ
ート電極１８上のホトレジスト４９を除去する。Subsequently, the gate electrode layer 48 and the gate oxide film 17 are not covered with the photoresist 49 by reactive ion etching using sulfur hexafluoride (SF ₆ ) and oxygen (O ₂ ) as a reaction gas. Etching is performed until the part is completely removed. By this etching, as shown in FIG. 8, a gate electrode 18 is formed on each of the central portions on the low-concentration N-type region 13 and the low-concentration P-type region 15 via the gate oxide film 17. Thereafter, the photoresist 49 on the gate electrode 18 is removed using sulfuric acid.

【００６０】次に、再び埋込酸化膜３上の全面に、回転
塗布法によってホトレジストを塗布し、図９に示すよう
に、低濃度Ｎ型領域１３に対応する位置に開口部５０ａ
を形成するように、そのホトレジスト５０をパターニン
グする。Next, a photoresist is applied again on the entire surface of the buried oxide film 3 by a spin coating method, and an opening 50a is formed at a position corresponding to the low concentration N-type region 13 as shown in FIG.
The photoresist 50 is patterned so as to form.

【００６１】続いて、そのホトレジスト５０をイオン注
入阻止膜として用いて、打ち込みエネルギーを２５Ｋｅ
Ｖ、打ち込みドーズ量を３×１０¹⁵ｃｍ-²程度とする条
件下で、低濃度Ｎ型領域１３のゲート電極１８の両側
に、該領域と導電型が反対のＰ型不純物（図示せず）を
選択的にイオン注入する。それによって、図１０に示す
Ｐ型ドレイン層２３およびＰ型ソース層２５を形成す
る。そのＰ型不純物としてはボロン原子を用いる。その
後、硫酸を用いてホトレジスト５０を除去する。Subsequently, using the photoresist 50 as an ion implantation blocking film, the implantation energy is 25 Ke.
V, implanted dose under conditions that 3 × 10 ¹⁵ cm- ² mm, on both sides of the gate electrode 18 of the low-concentration N-type region 13, the region and the conductivity type opposite to the P-type impurity (not shown) Is selectively ion-implanted. Thereby, a P-type drain layer 23 and a P-type source layer 25 shown in FIG. 10 are formed. A boron atom is used as the P-type impurity. Thereafter, the photoresist 50 is removed using sulfuric acid.

【００６２】その後、再び埋込酸化膜３上の全面に、回
転塗布法によってホトレジストを塗布し、図１０に示す
ように、低濃度Ｐ型領域１５に対応する位置に開口部５
１ａを形成するように、そのホトレジスト５１をパター
ニングする。Thereafter, a photoresist is applied to the entire surface of the buried oxide film 3 again by the spin coating method, and the opening 5 is formed at a position corresponding to the low-concentration P-type region 15 as shown in FIG.
The photoresist 51 is patterned so as to form 1a.

【００６３】そして、そのホトレジスト５１をイオン注
入阻止膜として用いて、打ち込みエネルギーを５０Ｋｅ
Ｖ、打ち込みドーズ量を３×１０¹⁵ｃｍ-²程度とする条
件下で、低濃度Ｐ型領域１５のゲート電極１８の両側
に、該領域と導電型が反対のＮ型不純物（図示せず）を
選択的にイオン注入する。それによって、図１１に示す
Ｎ型ドレイン層２７およびＮ型ソース層２９を形成す
る。そのＮ型不純物としてはリン原子を用いる。その
後、硫酸を用いてホトレジスト５１を除去する。Then, using the photoresist 51 as an ion implantation preventing film, the implantation energy is set to 50 Ke.
V, implanted dose under conditions that 3 × 10 ¹⁵ cm- ² mm, on both sides of the gate electrode 18 of the low-concentration P-type region 15, the region and the conductivity type opposite N-type impurity (not shown) Is selectively ion-implanted. Thereby, an N-type drain layer 27 and an N-type source layer 29 shown in FIG. 11 are formed. A phosphorus atom is used as the N-type impurity. Thereafter, the photoresist 51 is removed using sulfuric acid.

【００６４】続いて、この発明による半導体装置の製造
方法に特有の工程を説明する。まず、図１１に示した埋
込酸化膜上の素子領域を含む全面に、回転塗布法によっ
てホトレジストを塗布し、図１２に示すように、低濃度
Ｎ型領域１３および低濃度Ｐ型領域１５から離れた位置
に開口部５５ａを形成するようにホトレジスト５５をパ
ターニングする。Next, steps specific to the method of manufacturing a semiconductor device according to the present invention will be described. First, a photoresist is applied to the entire surface including the element region on the buried oxide film shown in FIG. 11 by the spin coating method, and the lightly doped N-type region 13 and the lightly doped P-type region 15 are formed as shown in FIG. The photoresist 55 is patterned so as to form the opening 55a at a remote position.

【００６５】その後、このホトレジスト５５をエッチン
グマスクとして、反応ガスに四フッ化炭素（ＣＦ₄）と
三フッ化メタン（ＣＨＦ₃）とヘリウム（Ｈｅ）とを用
いた反応ガスエッチングによって、ホトレジスト５５の
開口部５５ａ内の埋込酸化膜３を選択的にエッチングし
て完全に除去する。それによって、埋込酸化膜３に図１
３に示すように支持基板２を露出させる基板コンタクト
ホール５を形成する。Thereafter, using the photoresist 55 as an etching mask, the photoresist 55 is etched by reactive gas using carbon tetrafluoride (CF ₄ ), methane trifluoride (CHF ₃ ), and helium (He). The buried oxide film 3 in the opening 55a is selectively etched and completely removed. As a result, the buried oxide film 3 is
As shown in FIG. 3, a substrate contact hole 5 exposing the support substrate 2 is formed.

【００６６】そして、ホトレジスト５５をイオン注入阻
止膜に用いて、支持基板２の基板コンタクトホール５内
に露出する部分に、支持基板２と同じ導電型の不純物を
選択的にイオン注入する。Ｎ型不純物を注入する場合
は、打ち込みエネルギーを５０ＫｅＶとし、打ち込みド
ーズ量を３×１０¹⁵ｃｍ-²程度とする条件下で、リン原
子をイオン注入する。Ｐ型不純物を注入する場合は、打
ち込みエネルギーを２５ＫｅＶとし、打ち込みドーズ量
を３×１０¹⁵ｃｍ-²程度とする条件下で、ボロン原子を
イオン注入する。Then, using the photoresist 55 as an ion implantation blocking film, the same conductive type impurity as that of the support substrate 2 is selectively ion-implanted into the portion of the support substrate 2 exposed in the substrate contact hole 5. Case of implanting N-type impurity, implantation energy and 50 KeV, under conditions that 3 × 10 ¹⁵ cm- ² about the dose implantation of phosphorus atoms to ion implantation. When implanting a P-type impurity is implanted energy and 25 KeV, under conditions that 3 × 10 ¹⁵ cm- ² about the dose implantation, the boron atoms are ion-implanted.

【００６７】その後、硫酸を用いてホトレジスト５５を
除去すると、図１３に示すように、基板コンタクトホー
ル５内の支持基板２の表面付近に高濃度拡散層７が形成
された状態になる。次に、反応ガスとしてモノシラン
（ＳｉＨ₄）、フォスフィン（ＰＨ₃）およびジボラン
（Ｂ₂Ｈ₆）を用いるＣＶＤ法によって、支持基板２上の
全面に図１４に示すように、不純物としてリンとボロン
を含む酸化シリコンからなる絶縁膜３９を膜厚０．５μ
ｍ程度に被膜形成する。Thereafter, when the photoresist 55 is removed using sulfuric acid, as shown in FIG. 13, a state in which the high concentration diffusion layer 7 is formed near the surface of the support substrate 2 in the substrate contact hole 5 is obtained. Next, as shown in FIG. 14, phosphorus and boron as impurities are formed on the entire surface of the support substrate 2 by a CVD method using monosilane (SiH ₄ ), phosphine (PH ₃ ), and diborane (B ₂ H ₆ ) as a reaction gas. The insulating film 39 made of silicon oxide containing
m is formed.

【００６８】その後、窒素雰囲気中で、温度９００℃程
度で３０分間程度の熱処理を行う。それによって、低濃
度Ｎ型領域１３上のＰ型ドレイン層２３とＰ型ソース層
２５、低濃度Ｐ型領域１５上のＮ型ドレイン層２７とＮ
型ソース層２９、および支持基板２の表面付近に形成し
た高濃度拡散層７に、それぞれイオン注入したＰ型ある
いはＮ型の不純物を電気的に活性化させる。なお、この
窒素雰囲気中の熱処理は絶縁膜３９の表面平坦化も兼ね
ている。Thereafter, a heat treatment is performed at a temperature of about 900 ° C. for about 30 minutes in a nitrogen atmosphere. Thereby, the P-type drain layer 23 and the P-type source layer 25 on the low-concentration N-type region 13 and the N-type drain layer 27 and the N-type
P-type or N-type impurities implanted in the mold source layer 29 and the high-concentration diffusion layer 7 formed near the surface of the support substrate 2 are electrically activated. The heat treatment in the nitrogen atmosphere also serves to planarize the surface of the insulating film 39.

【００６９】次に、絶縁膜３９上の全面に回転塗布法に
よってホトレジストを塗布し、所定のホトマスクを用い
て、露光処理と現像処理を行う。それによって、図１５
に示すように、各素子領域の各ゲート電極１８、ドレイ
ン層２３，２７、ソース層２５，２９、および基板コン
タクトホール５に個別に対応する位置にそれぞれ開口部
５６ａを形成する（但し、ゲート電極１８に対応する位
置の開口部は図１５とは異なる断面に形成する）よう
に、ホトレジスト５６をパターニングする。Next, a photoresist is applied to the entire surface of the insulating film 39 by a spin coating method, and exposure and development are performed using a predetermined photomask. As a result, FIG.
As shown in (1), openings 56a are formed at positions respectively corresponding to the gate electrode 18, the drain layers 23 and 27, the source layers 25 and 29, and the substrate contact hole 5 in each element region (however, the gate electrode The opening at the position corresponding to 18 is formed in a cross section different from that in FIG. 15).

【００７０】引き続き、反応ガスに四フッ化炭素（ＣＦ
₄）と三フッ化メタン（ＣＨＦ₃）とヘリウム（Ｈｅ）を
用いた反応性イオンエッチングによって、ホトレジスト
５６の各開口部５６ａ内に露出する部分の絶縁膜３９を
完全に除去するまでエッチングする。その後、硫酸を用
いてホトレジスト５６を除去する。Subsequently, carbon tetrafluoride (CF) was used as the reaction gas.
₄ ) Etching is performed by reactive ion etching using methane trifluoride (CHF ₃ ) and helium (He) until the portion of the insulating film 39 exposed in each opening 56a of the photoresist 56 is completely removed. Thereafter, the photoresist 56 is removed using sulfuric acid.

【００７１】それによって、図１６に示すように、絶縁
膜３９の各素子領域における各ゲート電極１８、ドレイ
ン層２３，２７、ソース層２５，２９に個別に対応する
位置に、それぞれ素子用コンタクトホール３１を形成す
る（但し、ゲート電極１８に対応する素子用コンタクト
ホールは図１６とは異なる断面位置に形成する）ととも
に、基板コンタクトホール５と対応する位置にもコンタ
クトホール６を形成する。As a result, as shown in FIG. 16, device contact holes are respectively formed at positions individually corresponding to each gate electrode 18, drain layers 23 and 27, and source layers 25 and 29 in each device region of the insulating film 39. A contact hole 31 is formed (however, a contact hole for an element corresponding to the gate electrode 18 is formed at a cross-sectional position different from that in FIG. 16), and a contact hole 6 is also formed at a position corresponding to the substrate contact hole 5.

【００７２】続いて、金属電極形成工程を行う。まず図
１７に示すように、絶縁膜３９上の全面及び全てのコン
タクトホール３１，５，６内に、スパッタリング法によ
って金属電極層２０を、絶縁膜３９上での膜厚が１μｍ
程度になるように形成する。この金属電極層２０の材料
としてはアルミニウムを用いる。Subsequently, a metal electrode forming step is performed. First, as shown in FIG. 17, a metal electrode layer 20 is formed on the entire surface of the insulating film 39 and in all of the contact holes 31, 5, 6, by a sputtering method so that the film thickness on the insulating film 39 is 1 μm.
It is formed so that it is about. Aluminum is used as the material of the metal electrode layer 20.

【００７３】その後、この金属電極層２０上の全面に、
回転塗布法によつてホトレジストを形成し、図１７に示
すように、各金属電極を形成する領域上にだけホトレジ
スト５８を残すようにパターニングする。Then, the entire surface of the metal electrode layer 20 is
A photoresist is formed by a spin coating method, and as shown in FIG. 17, patterning is performed so that the photoresist 58 is left only on the region where each metal electrode is to be formed.

【００７４】引き続き、そのホトレジスト５８をエッチ
ングマスクとして使用して、反応ガスに三塩化ホウ素
（ＢＣｌ₃）と塩素（Ｃｌ₂）を用いた反応性イオンエッ
チングによって、ホトレジスト５８で被覆されていない
部分の金属電極層２０を完全に除去するまでエッチング
する。その後、硝酸（ＨＮＯ₃）を用いてホトレジスト
５８を除去する。Subsequently, using the photoresist 58 as an etching mask, a portion not covered with the photoresist 58 is subjected to reactive ion etching using boron trichloride (BCl ₃ ) and chlorine (Cl ₂ ) as a reaction gas. Etching is performed until the metal electrode layer 20 is completely removed. Thereafter, the photoresist 58 is removed using nitric acid (HNO ₃ ).

【００７５】それによって、図１８に示すように、低濃
度Ｎ型領域１３のゲート電極１８，Ｐ型ドレイン層２
３，Ｐ型ソース層２５に、それぞれ素子用コンタクトホ
ール３１を通して個別に接続する金属電極（配線電極）
２１が形成され（但し、ゲート電極１８に接続する金属
電極は図１８とは異なる断面位置に形成される）、Ｐチ
ャネルＦＥＴ３３が完成する。As a result, as shown in FIG. 18, the gate electrode 18 and the P-type drain layer 2 in the low-concentration N-type region 13 are formed.
3. Metal electrodes (wiring electrodes) individually connected to the P-type source layer 25 through the device contact holes 31 respectively.
21 are formed (however, the metal electrode connected to the gate electrode 18 is formed at a cross-sectional position different from that in FIG. 18), and the P-channel FET 33 is completed.

【００７６】また、低濃度Ｐ型領域１５のゲート電極１
８，Ｎ型ドレイン層２７，Ｎ型ソース層２９に、それぞ
れ素子用コンタクトホール３１を通して個別に接続する
金属電極（配線電極）２１が形成され（但し、ゲート電
極１８に接続する金属電極は図１８とは異なる断面位置
に形成される）、ＮチャネルＦＥＴ３５が完成する。The gate electrode 1 of the low-concentration P-type region 15
8, metal electrodes (wiring electrodes) 21 that are individually connected to the N-type drain layer 27 and the N-type source layer 29 through the device contact holes 31 respectively (however, the metal electrode connected to the gate electrode 18 is shown in FIG. 18). N-channel FET 35 is completed.

【００７７】さらに、絶縁膜３９のコンタクトホール６
と埋込酸化膜３の基板コンタクトホール５を通して支持
基板２の高濃度拡散層７に接続される金属電極２２も形
成され、その金属電極２２には絶縁膜３９上に延びるパ
ット部２２ａも形成される。なお、ＰチャネルＦＥＴ３
３とＮチャネルＦＥＴ３５とによってＣＭＯＳトランジ
スタを構成しており、その各金属電極２１には、絶縁膜
３９上で互いに接続されるものと、外部と接続するため
にパッド部を設けたものがある。Further, the contact hole 6 of the insulating film 39 is formed.
And a metal electrode 22 connected to the high-concentration diffusion layer 7 of the support substrate 2 through the substrate contact hole 5 of the buried oxide film 3, and a pad portion 22 a extending on the insulating film 39 is also formed on the metal electrode 22. You. In addition, P-channel FET3
3 and an N-channel FET 35, a CMOS transistor is formed. Some of the metal electrodes 21 are connected to each other on the insulating film 39, and others are provided with a pad portion for connection to the outside.

【００７８】次に、これらの各金属電極２１，２２上を
含む絶縁膜３９上の全面に、反応ガスとしてモノシラン
(ＳｉＨ₄)とアンモニア（ＮＨ₃）を用いたＣＶＤ法によ
って、図１９に示すように、窒化膜からなるパッシベー
ション膜４０を膜厚０．８μｍ程度に被膜形成する。Next, the entire surface of the insulating film 39 including the metal electrodes 21 and 22 is covered with monosilane as a reactive gas.
As shown in FIG. 19, a passivation film 40 made of a nitride film is formed to a thickness of about 0.8 μm by a CVD method using (SiH ₄ ) and ammonia (NH ₃ ).

【００７９】さらに、このパッシベーション膜４０上の
全面に、回転塗布法によってホトレジストを塗布し、所
定のマスクを使用して露光処理と現像処理を行い、図２
０に示すように、金属電極２２のパッド部２２ａ上に対
応する位置に開口部５９ａを形成するように、ホトレジ
スト５９をパターニングする。Further, a photoresist is applied to the entire surface of the passivation film 40 by a spin coating method, and is subjected to exposure processing and development processing using a predetermined mask.
As shown in FIG. 0, the photoresist 59 is patterned so as to form an opening 59a at a position corresponding to the pad portion 22a of the metal electrode 22.

【００８０】そして、このホトレジスト５９をエッチン
グマスクとして用いて、反応ガスに四フッ化炭素と酸素
を用いた反応性イオンエッチングによって、ホトレジス
ト５９の開口部５９ａ内に露出する部分のパッシベーシ
ョン膜４０を完全に除去するまでエッチングする。その
後、硝酸を用いてホトレジスト５９を除去する。それに
よって、図２１に示すように、パッシベーション膜４０
に開口部４０ａが形成され、金属電極２２のパッド部２
２ａが露出される。Then, using the photoresist 59 as an etching mask, the passivation film 40 at the portion exposed in the opening 59a of the photoresist 59 is completely removed by reactive ion etching using carbon tetrafluoride and oxygen as a reaction gas. Etch until removed. Thereafter, the photoresist 59 is removed using nitric acid. Thereby, as shown in FIG.
An opening 40 a is formed in the pad portion 2 of the metal electrode 22.
2a is exposed.

【００８１】このパッド部２２ａに金メッキ処理を施し
て、図１に示した接続電極４２を形成すれば、半導体装
置（ＩＣチップ）１０が完成する。なお、このような接
続電極は、図示はしていないが、半導体素子の金属電極
２１のうちの外部と接続するもののパット部にも形成す
る。When the pad 22a is subjected to gold plating to form the connection electrode 42 shown in FIG. 1, the semiconductor device (IC chip) 10 is completed. Although not shown, such connection electrodes are also formed on the pads of the metal electrodes 21 of the semiconductor element that are connected to the outside.

【００８２】この製造方法によれば、ＳＯＩ基板上に半
導体素子としてＰチャネルＦＥＴ３３とＮチャネルＦＥ
Ｔ３５を形成するとともに、支持基板２の表側の面に高
濃度拡散層７によって電気的コンタクトをとった金属電
極２２を設け、そのパッド部に設けた接続電極を半導体
装置の上面に露出するように形成することができる。し
たがって、この半導体装置１０は、どのような実装方法
をとっても、その支持基板２を接地又は任意のバイアス
に設定することができる。According to this manufacturing method, the P-channel FET 33 and the N-channel FE are formed on the SOI substrate as semiconductor elements.
While forming T35, a metal electrode 22 electrically contacted by the high-concentration diffusion layer 7 is provided on the front surface of the support substrate 2, and the connection electrode provided on the pad portion is exposed on the upper surface of the semiconductor device. Can be formed. Therefore, the support substrate 2 of the semiconductor device 10 can be set to the ground or an arbitrary bias regardless of the mounting method.

【００８３】なお、この半導体装置１０の平面形状は支
持基板２の平面形状と同等であるが、それが図２２に示
すように方形あるいは矩形状をなす場合、その支持基板
２の周縁部に沿う所要箇所の半導体装置１０上に、支持
基板２と電気的に接続された接続電極４２と半導体素子
の金属電極２１の幾つかに設けた接続電極４４とを配置
することができる。The planar shape of the semiconductor device 10 is the same as the planar shape of the support substrate 2. However, when the semiconductor device 10 has a rectangular or rectangular shape as shown in FIG. The connection electrodes 42 electrically connected to the support substrate 2 and the connection electrodes 44 provided on some of the metal electrodes 21 of the semiconductor element can be arranged on the semiconductor device 10 at a required location.

【００８４】この複数の接続電極４２を用いて、所望の
位置で支持基板２の接地や任意のバイアスを設定するこ
とができる。しかし、この接続電極４２の配置は、支持
基板２の周縁部に限るものではなく、任意の位置に配置
することができる。例えば、半導体装置１０上の支持基
板２の中央部に相当する位置に配置してもよい。Using the plurality of connection electrodes 42, the grounding of the support substrate 2 and an arbitrary bias can be set at desired positions. However, the arrangement of the connection electrodes 42 is not limited to the peripheral portion of the support substrate 2 and can be arranged at any position. For example, it may be arranged at a position corresponding to the center of the support substrate 2 on the semiconductor device 10.

【００８５】〔半導体装置の第２の実施形態：図２３〕
上述した第１の実施形態では、ＳＯＩ基板上に半導体素
子としてシングルドレイン構造の電界効果トランジスタ
（ＭＯＳＦＥＴ）を形成した半導体装置について説明し
たが、次に、この発明による半導体装置の第２の実施形
態として、ＳＯＩ基板上にＬＤＤ（Lightly Doped Drai
n）構造のＭＯＳＦＥＴをを形成したものについて説明
する。[Second Embodiment of Semiconductor Device: FIG. 23]
In the first embodiment described above, a semiconductor device in which a field effect transistor (MOSFET) having a single drain structure is formed as a semiconductor element on an SOI substrate has been described. Next, a second embodiment of a semiconductor device according to the present invention will be described. As an LDD (Lightly Doped Drai
n) A description will be given of a case where a MOSFET having a structure is formed.

【００８６】図２３は、その半導体装置の要部を拡大し
て示す図１と同様な模式的な断面図であり、図１と対応
する部分には同一の符号を付している。この半導体装置
７０は、半導体素子としてＬＤＤ構造のＭＯＳＦＥＴを
形成した点だけが図１に示した第１の実施形態の半導体
装置１０と異なり、その他の点は共通している。そこ
で、以下の説明では、このＭＯＳＦＥＴについての説明
を中心とし、その他の部分については説明を省略するか
簡単にする。FIG. 23 is a schematic cross-sectional view similar to FIG. 1 showing an enlarged main part of the semiconductor device, and portions corresponding to FIG. 1 are denoted by the same reference numerals. The semiconductor device 70 is different from the semiconductor device 10 of the first embodiment shown in FIG. 1 only in that a MOSFET having an LDD structure is formed as a semiconductor element, and the other points are common. Therefore, in the following description, the description of this MOSFET will be mainly given, and the description of the other parts will be omitted or simplified.

【００８７】この図２３に示す半導体装置７０は、ＳＯ
Ｉ基板１の埋込酸化膜３上に半導体素子として、いずれ
もＬＤＤ構造のＰチャネルＦＥＴ７３とＮチャネルＦＥ
Ｔ７５とが形成されている。The semiconductor device 70 shown in FIG.
On the buried oxide film 3 of the I-substrate 1, P-channel FETs 73 and N-channel FEs each having an LDD structure
T75 is formed.

【００８８】ＰチャネルＦＥＴ７３は、素子領域中の低
濃度Ｎ型領域１３上に形成されており、第１の実施形態
の半導体装置１０おけるＰチャネルＦＥＴ３３と次の点
が相違する。すなわち、ＰチャネルＦＥＴ７３は、ゲー
ト電極１８の両側面にサイドウォール６８，６８を有し
ており、その各サイドウオール６８，６８の下側の低濃
度Ｎ型領域１３上にＰ型の低濃度ドレイン層６１，６１
が設けられている点である。したがって、ゲート電極１
８とＰ型ドレイン層２３との間、およびＰ型ソース層２
５との間に、それぞれＰ型の低濃度ドレイン層６１が設
けられている。The P-channel FET 73 is formed on the low-concentration N-type region 13 in the element region, and differs from the P-channel FET 33 in the semiconductor device 10 of the first embodiment in the following points. That is, the P-channel FET 73 has sidewalls 68 on both sides of the gate electrode 18, and a P-type low-concentration drain is formed on the low-concentration N-type region 13 below each of the sidewalls 68. Layers 61, 61
Is provided. Therefore, the gate electrode 1
8 and the P-type drain layer 23 and the P-type source layer 2
5, a P-type low concentration drain layer 61 is provided.

【００８９】ＮチャネルＦＥＴ７５は、素子領域中の低
濃度Ｐ型領域１５上に形成されており、第１の実施形態
の半導体装置１０おけるＮチャネルＦＥＴ３５と次の点
が相違する。すなわち、ＮチャネルＦＥＴ７５は、ゲー
ト電極１８の両側面にサイドウォール６８，６８を有し
ており、その各サイドウオール６８，６８の下側の低濃
度Ｐ型領域１５上にＮ型の低濃度ドレイン層６３，６３
が設けられている点である。したがって、ゲート電極１
８とＮ型ドレイン層２７との間、およびＮ型ソース層２
９との間に、それぞれＮ型の低濃度ドレイン層６３が設
けられている。The N-channel FET 75 is formed on the low-concentration P-type region 15 in the element region, and differs from the N-channel FET 35 in the semiconductor device 10 of the first embodiment in the following points. That is, the N-channel FET 75 has sidewalls 68 on both side surfaces of the gate electrode 18, and an N-type low-concentration drain is formed on the low-concentration P-type region 15 below each of the sidewalls 68. Layers 63, 63
Is provided. Therefore, the gate electrode 1
8 and the N-type drain layer 27 and the N-type source layer 2
9, N-type low-concentration drain layers 63 are provided.

【００９０】この第２の実施形態の半導体装置７０に
も、第１の実施形態の半導体装置１０と同様に、高濃度
拡散層７によって支持基板２と接続された金属電極２２
を、埋込酸化膜３に形成された基板コンタクトホール５
と絶縁膜３９に形成されたコンタクトホール６を通して
設け、その金属電極２２から絶縁膜上にパッド部２２ａ
を延設し、そこに金メッキによる接続電極４２を設けて
いる。Similarly to the semiconductor device 10 of the first embodiment, the semiconductor device 70 of the second embodiment has the metal electrode 22 connected to the support substrate 2 by the high concentration diffusion layer 7.
To the substrate contact hole 5 formed in the buried oxide film 3.
Through the contact hole 6 formed in the insulating film 39, and from the metal electrode 22 to the pad portion 22a on the insulating film.
Are extended, and a connection electrode 42 of gold plating is provided thereon.

【００９１】したがって、この半導体装置７０によって
も、第１の実施形態の半導体装置１０と同様な効果が得
られる。さらに、ＰチャネルＦＥＴ７３およびＮチャネ
ルＦＥＴ７５は、それぞれゲート電極１８とドレイン層
２３又は２７との間、およびソース層２５又は２９との
間に、それぞれ低濃度ドレイン層６１又は６３を設けて
いるため、チャネル間のリーク電流を低減して耐圧を高
めることができる。しかも、低濃度ドレイン層６１，６
３が、ゲート電極１８の両側面に設けたサイドウオール
６８とセルフアライメントして形成されるので、微細な
半導体素子にも形成可能であり、集積密度の高いＩＣチ
ップにも適用できる。Therefore, the same effect as the semiconductor device 10 of the first embodiment can be obtained by the semiconductor device 70. Further, the P-channel FET 73 and the N-channel FET 75 have the low-concentration drain layers 61 and 63 between the gate electrode 18 and the drain layer 23 or 27 and between the source layer 25 and 29, respectively. The leakage current between the channels can be reduced to increase the breakdown voltage. Moreover, the low-concentration drain layers 61 and 6
3 is formed by self-alignment with the sidewalls 68 provided on both side surfaces of the gate electrode 18, so that it can be formed even on a fine semiconductor element and can be applied to an IC chip with a high integration density.

【００９２】〔半導体装置の製造方法の第２の実施形
態：図２４から図２７等〕次に、この発明による半導体
装置の製造方法の第２の実施形態として、上述の図２３
に示した半導体装置７０を製造する方法について、図２
４から図２７等を参照して説明する。[Second Embodiment of Semiconductor Device Manufacturing Method: FIGS. 24 to 27, etc.] Next, a second embodiment of the semiconductor device manufacturing method according to the present invention will be described with reference to FIG.
The method for manufacturing the semiconductor device 70 shown in FIG.
This will be described with reference to FIGS.

【００９３】この半導体装置の製造方法の第２の実施形
態は、図２から図２１によって説明した第１の実施形態
と比較して、半導体素子を形成する工程、すなわちＰチ
ャネルＦＥＴ７３とＮチャネルＦＥＴ７５を形成する工
程が一部異なるだけであるから、主にその相違する工程
について説明する。The second embodiment of the method of manufacturing a semiconductor device is different from the first embodiment described with reference to FIGS. 2 to 21 in the steps of forming a semiconductor element, that is, a P-channel FET 73 and an N-channel FET 75. Are only partially different, and thus the different steps will be mainly described.

【００９４】第１の実施形態における図２から図８まで
の各工程は、この第２の実施形態においても同じであ
る。したがって、ＳＯＩ基板１の埋込酸化膜３上に設け
られた表面シリコン層４をエッチングして、素子領域に
島状の表面シリコン層４ａ，４ｂ形成し、それにＮ型あ
るいはＰ型の不純物原子をそれぞれ選択的にイオン注入
した後熱処理を行い、低濃度Ｎ型領域１３と低濃度Ｐ型
領域１５を形成する。そして、その低濃度Ｎ型領域１３
と低濃度Ｐ型領域１５上の中央部にそれぞれゲート酸化
膜１７を介してゲート電極１８を形成し、図８に示す状
態にする。The steps from FIG. 2 to FIG. 8 in the first embodiment are the same as in the second embodiment. Therefore, surface silicon layer 4 provided on buried oxide film 3 of SOI substrate 1 is etched to form island-shaped surface silicon layers 4a and 4b in the element region, and N-type or P-type impurity atoms are added thereto. After selective ion implantation, heat treatment is performed to form a low-concentration N-type region 13 and a low-concentration P-type region 15. Then, the low-concentration N-type region 13
Then, a gate electrode 18 is formed at a central portion on the low-concentration P-type region 15 with a gate oxide film 17 interposed therebetween, and the state shown in FIG.

【００９５】その後、図９に示すように、埋込酸化膜３
上の全面に形成したホトレジスト５０を低濃度Ｎ型領域
１３上にのみ開口部５０ａを形成するようにパターニン
グする。そして、そのホトレジスト５０をイオン注入阻
止膜として用いて、打ち込みエネルギーを２５ＫｅＶ、
打ち込みドーズ量を１×１０¹³ｃｍ-²程度とする条件下
で、低濃度Ｎ型領域１３のゲート電極１８の両側に、導
電型が低濃度Ｎ型領域１３と反対のＰ型不純物を選択的
にイオン注入し、図２４に示すＰ型の低濃度ドレイン層
６１，６１を形成する。そのＰ型不純物としてはボロン
原子を用いる。その後、硫酸を用いてホトレジスト５０
を除去する。Thereafter, as shown in FIG.
The photoresist 50 formed on the entire upper surface is patterned so as to form the opening 50a only on the low-concentration N-type region 13. Then, using the photoresist 50 as an ion implantation blocking film, the implantation energy is 25 KeV,
The implantation dose under conditions that 1 × 10 ¹³ cm- ² mm, a low concentration on both sides of the gate electrode 18 of the N-type region 13, conductivity type selectively a P-type impurity opposite the low concentration N-type region 13 Are implanted to form P-type low concentration drain layers 61, 61 shown in FIG. A boron atom is used as the P-type impurity. Thereafter, a photoresist 50 is formed using sulfuric acid.
Is removed.

【００９６】次いで、再び埋込酸化膜３上の全面に回転
塗布法によって、図２４に示すホトレジスト５１を形成
し、所定のマスクを用いて露光処理および現像処理を行
い、低濃度Ｐ型領域１５上にのみ開口部５１ａを形成す
るようにパターニングする。Next, a photoresist 51 shown in FIG. 24 is again formed on the entire surface of the buried oxide film 3 by a spin coating method, and exposure processing and development processing are performed using a predetermined mask. Patterning is performed so that the opening 51a is formed only on the upper side.

【００９７】続いて、そのホトレジスト５１をイオン注
入阻止膜として用いて、打ち込みエネルギーを２５Ｋｅ
Ｖ、打ち込みドーズ量を１×１０¹³ｃｍ-²程度とする条
件下で、低濃度Ｐ型領域１５のゲート電極１８の両側
に、導電型が低濃度Ｐ型領域１５と反対のＮ型不純物を
選択的にイオン注入し、図２５に示すＮ型の低濃度ドレ
イン層６３，６３を形成する。そのＮ型不純物としては
リン原子を用いる。その後、硫酸を用いてホトレジスト
５１を除去すると図２５に示す状態となる。Then, using the photoresist 51 as an ion implantation blocking film, the implantation energy is set to 25 Ke.
V, implanted dose under conditions that 1 × 10 ¹³ cm- ² mm, on both sides of the gate electrode 18 of the low-concentration P-type region 15, conductivity type opposite N-type impurity with low concentration P-type region 15 Ion implantation is performed selectively to form N-type low concentration drain layers 63, 63 shown in FIG. A phosphorus atom is used as the N-type impurity. Thereafter, when the photoresist 51 is removed using sulfuric acid, a state shown in FIG. 25 is obtained.

【００９８】その後、反応ガスとしてモノシランと酸素
を用いたＣＶＤ法によって、図２６に示すように埋込酸
化膜３上の素子領域を含む全面に、シリコン酸化膜６５
を膜厚０．３μｍ程度に被膜形成する。続いて、このシ
リコン酸化膜６５上の全面に図示は省略するがホトレジ
ストを形成し、それを各素子領域のゲート電極１８の側
壁部分に対応する位置にのみ残るようにパターニングす
る。Then, as shown in FIG. 26, a silicon oxide film 65 is formed on the entire surface of the buried oxide film 3 including the element region by a CVD method using monosilane and oxygen as a reaction gas.
Is formed to a thickness of about 0.3 μm. Subsequently, although not shown, a photoresist is formed on the entire surface of the silicon oxide film 65, and is patterned so as to remain only at positions corresponding to the side wall portions of the gate electrode 18 in each element region.

【００９９】そして、そのホトレジスト（図示せず）を
エッチングマスクとして使用し、反応ガスに三フッ化メ
タンと四フッ化炭素を用いた反応性イオンエッチングに
よって、シリコン酸化膜６５を各ゲート電極１８の側壁
部分にのみ残るようにエッチングする。それによって、
各ゲート電極１８の両側壁にシリコン酸化膜からなるサ
イドウォール６８，６８（図２７図参照）が形成され
る。Then, using the photoresist (not shown) as an etching mask, the silicon oxide film 65 is formed on each gate electrode 18 by reactive ion etching using methane trifluoride and carbon tetrafluoride as a reaction gas. Etching is performed so as to remain only on the side wall portion. Thereby,
Side walls 68, 68 (see FIG. 27) made of a silicon oxide film are formed on both side walls of each gate electrode 18.

【０１００】さらに、酸素に窒素を混合して酸素の圧力
を下げた酸素と窒素の混合雰囲気中において、温度９０
０℃で３０分程度の酸化処理を行い、膜厚２０ｎｍ程度
の酸化シリコン膜（図示せず）を全面に形成する。この
酸化シリコン膜は、後述するイオン注入の際に所望イオ
ンを注入するためのバッファ膜となる。Further, at a temperature of 90 ° C. in a mixed atmosphere of oxygen and nitrogen in which the pressure of oxygen is reduced by mixing nitrogen with oxygen.
An oxidation treatment is performed at 0 ° C. for about 30 minutes to form a silicon oxide film (not shown) having a thickness of about 20 nm on the entire surface. This silicon oxide film serves as a buffer film for implanting desired ions at the time of ion implantation described later.

【０１０１】その後、第１の実施形態について図９から
図１１によって説明したのと同様な工程で、低濃度Ｎ型
領域１３のゲート電極１８の両側に選択的にＰ型不純物
のイオン注入を行い、低濃度Ｐ型領域１５のゲート電極
１８の両側に選択的にＮ型不純物のイオン注入を行う。Thereafter, P-type impurity ions are selectively implanted into both sides of the gate electrode 18 in the low-concentration N-type region 13 in the same steps as those described in the first embodiment with reference to FIGS. Then, ion implantation of N-type impurities is selectively performed on both sides of the gate electrode 18 in the low-concentration P-type region 15.

【０１０２】その結果、図２７に示すように、低濃度Ｎ
型領域１３にＰ型のドレイン層２３とソース層２５が、
低濃度Ｐ型領域１５にＮ型のドレイン層２７とソース層
２９が、それぞれ形成される。しかし、それぞれゲート
電極１８の両側のサイドウォール６８，６８の直下には
不純物がイオン注入されないため、そのサイドウオール
６８，６８にセルフアライメントした領域はＰ型の低濃
度ドレイン層６１およびＮ型の低濃度ドレイン層６３と
して残る。As a result, as shown in FIG.
In the mold region 13, a P-type drain layer 23 and a source layer 25 are provided.
An N-type drain layer 27 and a source layer 29 are formed in the low-concentration P-type region 15, respectively. However, since impurities are not ion-implanted immediately below the sidewalls 68 on both sides of the gate electrode 18, the regions self-aligned to the sidewalls 68, 68 are the P-type low-concentration drain layer 61 and the N-type low-concentration drain layer 61. It remains as the concentration drain layer 63.

【０１０３】その後は、第１の実施形態について図１２
から図２１によって説明した各工程と同様な工程で、基
板コンタクトホール５、高濃度拡散層７、絶縁膜３９、
コンタクトホール３１，６、金属電極２１，２２、パッ
シベーション膜４０、および接続電極４２を順次形成し
て、図２３に示した半導体装置７０が完成する。Thereafter, the first embodiment will be described with reference to FIG.
21 to the substrate contact hole 5, the high-concentration diffusion layer 7, the insulating film 39,
The contact holes 31 and 6, the metal electrodes 21 and 22, the passivation film 40, and the connection electrode 42 are sequentially formed to complete the semiconductor device 70 shown in FIG.

【０１０４】〔半導体装置の第３の実施形態：図２８〕
次にこの発明による半導体装置の第３の実施形態を図２
８によって説明する。図２８は、その半導体装置の要部
を拡大して示す模式的な断面図である。[Third Embodiment of Semiconductor Device: FIG. 28]
Next, a third embodiment of the semiconductor device according to the present invention will be described with reference to FIG.
8 will be described. FIG. 28 is a schematic cross-sectional view showing an enlarged main part of the semiconductor device.

【０１０５】この図２８に示す半導体装置９０は、ＳＯ
Ｉ基板の埋込酸化膜上に複数の半導体素子として、オフ
セットドレイン構造の電界効果トランジスタ（ＭＯＳＦ
ＥＴ）を形成した点が、図１に示した第１の実施形態の
半導体装置１０及び図２３に示した第２の実施形態の半
導体装置７０と相違するだけである。したがって、図２
８において、図１及び図２３と共通する部分には同一の
符号を付してあり、それらについては説明を省略する。The semiconductor device 90 shown in FIG.
A field effect transistor (MOSF) having an offset drain structure as a plurality of semiconductor elements on a buried oxide film of an I substrate.
ET) is different from the semiconductor device 10 of the first embodiment shown in FIG. 1 and the semiconductor device 70 of the second embodiment shown in FIG. Therefore, FIG.
In FIG. 8, portions common to those in FIGS. 1 and 23 are denoted by the same reference numerals, and description thereof will be omitted.

【０１０６】この図２８に示す第３の実施形態の半導体
装置９０は、ＳＯＩ基板１の埋込酸化膜３上に、それぞ
れオフセットドレイン構造のＰチャネルＦＥＴ８３とＮ
チャネルＦＥＴ８５とが形成されている。これによって
も、図２３に示した半導体装置７０におけるＬＤＤ構造
のＰチャネルＦＥＴ７３とＮチャネルＦＥＴ７５と同様
にチャネル間のリーク電流を低減して耐圧を高めること
ができる。しかし、ＬＤＤ構造のもの程微細には作成で
きないので、集積密度があまり高くないＩＣチップに適
している。In the semiconductor device 90 of the third embodiment shown in FIG. 28, a P-channel FET 83 having an offset drain structure and an N-type
A channel FET 85 is formed. This can also reduce the leak current between the channels and increase the breakdown voltage, similarly to the P-channel FET 73 and the N-channel FET 75 having the LDD structure in the semiconductor device 70 shown in FIG. However, since it cannot be made as fine as the LDD structure, it is suitable for an IC chip whose integration density is not so high.

【０１０７】ＰチャネルＦＥＴ８３は、素子領域中の低
濃度Ｎ型領域１３に形成されており、図１に示した半導
体装置１０のＰチャネルＦＥＴ３３と比較して、次の点
が異なる。すなわち、低濃度Ｎ型領域１３上におけるゲ
ート酸化膜１７とゲート電極１８の形成位置がＰ型ソー
ス層２５側にシフトしている点と、ゲート電極１８とＰ
型ドレイン層２３との間にＰ型オフセット領域８１が設
けられている点である。The P-channel FET 83 is formed in the low-concentration N-type region 13 in the element region, and differs from the P-channel FET 33 of the semiconductor device 10 shown in FIG. That is, the formation position of the gate oxide film 17 and the gate electrode 18 on the low-concentration N-type region 13 is shifted to the P-type source layer 25 side.
The point is that a P-type offset region 81 is provided between the P-type drain region 23 and the P-type drain region 23.

【０１０８】ＮチャネルＦＥＴ８５は、素子領域中の低
濃度Ｐ型領域１５に形成されており、図１に示した半導
体装置１０のＮチャネルＦＥＴ３５と比較して、次の点
が異なる。すなわち、低濃度Ｐ型領域１５上におけるゲ
ート酸化膜１７とゲート電極１８の形成位置がＮ型ソー
ス層２９側にシフトしている点と、ゲート電極１８とＮ
型ドレイン層２７との間にＮ型オフセット領域８２を設
けている点である。The N-channel FET 85 is formed in the low-concentration P-type region 15 in the element region, and differs from the N-channel FET 35 of the semiconductor device 10 shown in FIG. 1 in the following point. That is, the formation positions of the gate oxide film 17 and the gate electrode 18 on the low-concentration P-type region 15 are shifted to the N-type source layer 29 side.
An N-type offset region 82 is provided between the N-type drain layer 27 and the N-type drain layer 27.

【０１０９】この半導体装置９０も、ＳＯＩ基板１の支
持基板２に電気的に接続された金属電極２２および接続
電極４２を素子面側に設けている点は、前述の各実施形
態の半導体装置１０及び７０と同じであり、どのような
実装方法をとっても、その支持基板２を接地又は任意の
バイアスに設定することができる。This semiconductor device 90 also has a point that the metal electrode 22 and the connection electrode 42 electrically connected to the support substrate 2 of the SOI substrate 1 are provided on the element surface side. And 70, and the supporting substrate 2 can be set to ground or an arbitrary bias in any mounting method.

【０１１０】なお、以上説明した半導体装置の第１から
第３の実施形態では、ＳＯＩ基板の埋込酸化膜上に半導
体素子として３種類のＣＭＯＳトランジスタを形成した
例を説明したが、この発明による半導体装置はこれらに
限定されるものではなく、その他の電界効果トランジス
タ（ＦＥＴ）やバイポーラトランジスタ等、種々の半導
体素子を形成した半導体装置にも適用できる。その場合
にも、上述した各実施形態の場合と同様な作用効果を得
ることができる。In the first to third embodiments of the semiconductor device described above, an example in which three types of CMOS transistors are formed as semiconductor elements on a buried oxide film of an SOI substrate has been described. The semiconductor device is not limited to these, and can be applied to a semiconductor device formed with various semiconductor elements such as another field effect transistor (FET) and a bipolar transistor. In this case, the same operation and effect as those of the above embodiments can be obtained.

【０１１１】〔半導体装置の製造方法の第３の実施形
態：図２９から図３５等〕次に、この発明による半導体
装置の製造方法の第３の実施形態として、上述の図２８
に示した半導体装置９０を製造する方法につていて、図
２９から図３５等を参照して説明する。[Third Embodiment of Semiconductor Device Manufacturing Method: FIGS. 29 to 35, etc.] Next, a third embodiment of the semiconductor device manufacturing method according to the present invention will be described with reference to FIG.
29 will be described with reference to FIGS. 29 to 35 and the like.

【０１１２】この半導体装置の製造方法の第３の実施形
態は、図２から図２１によって説明した第１の実施形態
とと比較して、半導体素子を形成する工程、すなわち、
ＰチャネルＦＥＴ８３とＮチャネルＦＥＴ８５を製造す
る工程が一部異なるだけであるから、主にその相違する
工程について説明する。The third embodiment of the method of manufacturing a semiconductor device is different from the first embodiment described with reference to FIGS.
Since the steps for manufacturing the P-channel FET 83 and the N-channel FET 85 are only partially different, the different steps will be mainly described.

【０１１３】第１の実施形態における図２から図８まで
の各工程は、この第３の実施形態においても略同じであ
る。したがって、ＳＯＩ基板１の埋込酸化膜３上に設け
られた表面シリコン層４をエッチングして、素子領域に
島状の表面シリコン層４ａ，４ｂ形成し、それにＮ型あ
るいはＰ型の不純物原子をそれぞれ選択的にイオン注入
した後熱処理を行い、低濃度Ｎ型領域１３と低濃度Ｐ型
領域１５を形成する。そして、その低濃度Ｎ型領域１３
と低濃度Ｐ型領域１５上にそれぞれゲート酸化膜を介し
てゲート電極を形成する。The steps from FIG. 2 to FIG. 8 in the first embodiment are substantially the same in the third embodiment. Therefore, surface silicon layer 4 provided on buried oxide film 3 of SOI substrate 1 is etched to form island-shaped surface silicon layers 4a and 4b in the element region, and N-type or P-type impurity atoms are added thereto. After selective ion implantation, heat treatment is performed to form a low-concentration N-type region 13 and a low-concentration P-type region 15. Then, the low-concentration N-type region 13
And a gate electrode is formed on the low-concentration P-type region 15 via a gate oxide film.

【０１１４】しかし、この実施形態においては、このと
き図２９に示すように、低濃度Ｎ型領域１３および低濃
度Ｐ型領域１５上のそれぞれ中央部ではなく、後の工程
でソース層を形成する方（図２９では右方）へ幾分シフ
トさせた位置に、それぞれゲート酸化膜１７を介してゲ
ート電極１８を形成する。However, in this embodiment, as shown in FIG. 29, the source layer is formed in a later step, not at the central portion on the low-concentration N-type region 13 and the low-concentration P-type region 15, as shown in FIG. A gate electrode 18 is formed at a position slightly shifted to the right (in FIG. 29, rightward) via a gate oxide film 17.

【０１１５】次に、埋込酸化膜３上の素子領域を含む全
面にホトレジストを塗布し、図３０に示すように、低濃
度Ｎ型領域１３上のゲート電極１８の片側（後の工程で
ドレイン層を形成する側）の領域に開口部５０ａを形成
するように、ホトレジスト５０をパターニングする。Next, a photoresist is applied to the entire surface including the element region on the buried oxide film 3 and, as shown in FIG. 30, one side of the gate electrode 18 on the low-concentration N-type region 13 (drain in a later step). The photoresist 50 is patterned so as to form the opening 50a in the region (on the side where the layer is formed).

【０１１６】続いて、そのホトレジスト５０をイオン注
入阻止膜として用いて、打ち込みエネルギーを５０Ｋｅ
Ｖ、打ち込みドーズ量を１×１０¹³ｃｍ-²程度とする条
件下で、低濃度Ｎ型領域１３の片側の領域に、導電型が
低濃度Ｎ型領域１３と反対のＰ型不純物を選択的にイオ
ン注入し、図３１に示すＰ型のオフセット領域８１形成
する。そのＰ型不純物としてはボロン原子を用いる。そ
の後、硫酸を用いてホトレジスト５０を除去する。Subsequently, using the photoresist 50 as an ion implantation blocking film, the implantation energy is set to 50 Ke.
V, implanted dose under conditions that 1 × 10 ¹³ cm- ² mm, on one side of the region of the low concentration N-type region 13, conductivity type selectively a P-type impurity opposite the low concentration N-type region 13 Then, a P-type offset region 81 shown in FIG. 31 is formed. A boron atom is used as the P-type impurity. Thereafter, the photoresist 50 is removed using sulfuric acid.

【０１１７】そして再び、埋込酸化膜３上の素子領域を
含む全面にホトレジストを塗布し、図３１に示すよう
に、低濃度Ｐ型領域１５上のゲート電極１８の片側（後
の工程でドレイン層を形成する側）の領域に開口部５１
ａを形成するように、ホトレジスト５１をパターニング
する。Then, a photoresist is applied to the entire surface including the element region on the buried oxide film 3 again, and as shown in FIG. 31, one side of the gate electrode 18 on the low-concentration P-type region 15 (drain in a later step). The opening 51 is formed in the region (the side where the layer is formed).
The photoresist 51 is patterned so as to form a.

【０１１８】続いて、そのホトレジスト５１をイオン注
入阻止膜として用いて、打ち込みをエネルギー５０Ｋｅ
Ｖ、打ち込みドーズ量を１×１０¹³ｃｍ-²程度とする条
件下で、低濃度Ｐ型領域１５の片側の領域に、導電型が
低濃度Ｐ型領域１５と反対のＮ型不純物を選択的にイオ
ン注入し、図３２に示すＮ型のオフセット領域８２を形
成する。そのＮ型不純物としてはリン原子を用いる。そ
の後、硫酸を用いてホトレジスト５１を除去する。Subsequently, using the photoresist 51 as an ion implantation blocking film, the implantation is performed at an energy of 50 Ke.
V, implanted dose under conditions that 1 × 10 ¹³ cm- ² mm, on one side of the region of the low concentration P-type region 15, conductivity type selectively N-type impurity of opposite low concentration P-type region 15 Then, an N-type offset region 82 shown in FIG. 32 is formed. A phosphorus atom is used as the N-type impurity. Thereafter, the photoresist 51 is removed using sulfuric acid.

【０１１９】そして、窒素雰囲気中にて、温度１１００
℃で４時間程度の熱処理を行い、図３２に示すオフセッ
ト領域８１，８２にイオン注入したＰ型不純物とＮ型不
純物を拡散させる。さらに続いて、酸素に窒素を混合し
て酸素の圧力を下げた酸素と窒素の混合雰囲気中におい
て、温度９００℃で３０分程度の酸化処理を行い、膜厚
２０ｎｍ程度の酸化シリコン膜（図示せず）を全面に形
成する。この酸化シリコン膜は、後述のイオン注入の際
に所望イオンを注入するためのバッファ膜となる。Then, at a temperature of 1100 in a nitrogen atmosphere.
A heat treatment is performed at about 4 ° C. for about 4 hours to diffuse the ion-implanted P-type impurities and N-type impurities into the offset regions 81 and 82 shown in FIG. Subsequently, in a mixed atmosphere of oxygen and nitrogen in which nitrogen is mixed with oxygen to reduce the pressure of oxygen, an oxidation treatment is performed at a temperature of 900 ° C. for about 30 minutes to obtain a silicon oxide film (about 20 nm thick). Is formed on the entire surface. This silicon oxide film becomes a buffer film for implanting desired ions at the time of ion implantation described later.

【０１２０】次に、埋込酸化膜３上の素子領域を含む全
面にホトレジストを塗布し、図３３に示すように、素子
領域のうち後の工程でＰチャネルＦＥＴのドレイン層を
形成する領域に開口部８５ａを、ソース層を形成する領
域に開口部８５ｂをそれぞれ形成するように、ホトレジ
スト８５をパターニングする。Next, a photoresist is applied to the entire surface including the device region on the buried oxide film 3 and, as shown in FIG. 33, the region of the device region where the drain layer of the P-channel FET is to be formed in a later step. The photoresist 85 is patterned so as to form the opening 85a and the opening 85b in the region where the source layer is to be formed.

【０１２１】そして、このホトレジスト８５をイオン注
入阻止膜として用い、打ち込みエネルギーを２５Ｋｅ
Ｖ、打ち込みドーズ量を３×１０¹⁵ｃｍ-²程度とする条
件下で、導電型がオフセット領域８１と同じＰ型不純物
を選択的にイオン注入し、図３４に示すＰ型ドレイン層
２３とＰ型ソース層２５を形成する。そのＰ型不純物と
してはボロン原子を用いる。その後、硫酸を用いてホト
レジスト８５を除去する。The photoresist 85 is used as an ion implantation blocking film, and the implantation energy is 25 Ke.
V, under conditions that 3 × 10 ¹⁵ cm- ² about the dose implantation, conductivity type selectively ion-implanted to the same P-type impurity and the offset region 81, a P-type drain layer 23 shown in FIG. 34 P A mold source layer 25 is formed. A boron atom is used as the P-type impurity. Thereafter, the photoresist 85 is removed using sulfuric acid.

【０１２２】その後再び、埋込酸化膜３上の素子領域を
含む全面にホトレジストを塗布し、図３４に示すよう
に、素子領域のうち後の工程でＮチャネルＦＥＴのドレ
イン層を形成する領域に開口部８６ａを、ソース層を形
成する領域に開口部８６ｂをそれぞれ形成するように、
ホトレジスト８６をパターニングする。Thereafter, a photoresist is applied to the entire surface including the device region on the buried oxide film 3 again, and as shown in FIG. 34, a region of the device region where the drain layer of the N-channel FET is to be formed in a later step is formed. The opening 86a is formed so that the opening 86b is formed in the region where the source layer is formed.
The photoresist 86 is patterned.

【０１２３】そして、このホトレジスト８６をイオン注
入阻止膜として用い、打ち込みエネルギーを４０Ｋｅ
Ｖ、打ち込みドーズ量を３×１０¹⁵ｃｍ-²程度とする条
件下で、導電型がオフセット領域８２と同じＮ型不純物
を選択的にイオン注入し、図３５に示すＮ型ドレイン層
２７とＮ型ソース層２９を形成する。そのＮ型不純物と
してはリン原子を用いる。その後、硫酸を用いてホトレ
ジスト８６を除去する。The photoresist 86 is used as an ion implantation preventing film, and the implantation energy is set to 40 Ke.
V, under conditions that 3 × 10 ¹⁵ cm- ² about the dose implantation, conductivity type selectively ion-implanted to the same N-type impurity and the offset region 82, the N-type drain layer 27 shown in FIG. 35 N A mold source layer 29 is formed. A phosphorus atom is used as the N-type impurity. Thereafter, the photoresist 86 is removed using sulfuric acid.

【０１２４】その後は、第１の実施形態について図１２
から図２１によって説明した各工程と同様な工程で、基
板コンタクトホール５、高濃度拡散層７、絶縁膜３９、
コンタクトホール３１，６、金属電極２１，２２、パッ
シベーション膜４０、および接続電極４２を順次形成し
て、図２８に示した半導体装置９０が完成する。Thereafter, the first embodiment will be described with reference to FIG.
21 to the substrate contact hole 5, the high-concentration diffusion layer 7, the insulating film 39,
By sequentially forming contact holes 31 and 6, metal electrodes 21 and 22, passivation film 40, and connection electrode 42, semiconductor device 90 shown in FIG. 28 is completed.

【０１２５】〔製造方法の変更例〕以上説明した半導体
装置の製造方法の第１から第３の実施形態においては、
ＳＯＩ基板１の埋込酸化膜３上の各素子領域に、半導体
素子（第１の実施形態ではＰチャネルＦＥＴ３３とＮチ
ャネルＦＥＴ３５）の各ゲート電極１８と、ドレイン層
２３，２７およびソース層２５，２９を形成した後に、
埋込酸化膜３に基板コンタクトホール５を形成し、それ
によって露出される支持基板２の表面付近に導電型が該
基板と同じ不純物を注入して、高濃度拡散層７を形成し
た。[Modification of Manufacturing Method] In the first to third embodiments of the semiconductor device manufacturing method described above,
In each element region on the buried oxide film 3 of the SOI substrate 1, each gate electrode 18 of the semiconductor element (the P-channel FET 33 and the N-channel FET 35 in the first embodiment), the drain layers 23 and 27, the source layers 25 and After forming 29,
A substrate contact hole 5 was formed in the buried oxide film 3, and the same impurity as that of the substrate was implanted into the vicinity of the surface of the support substrate 2 exposed thereby, thereby forming a high concentration diffusion layer 7.

【０１２６】しかし、これを変更して、埋込酸化膜３上
の各素子領域に、半導体素子の各ゲート電極１８を形成
した後、埋込酸化膜３の素子領域から離れた所定の領域
を選択的にエッチングして基板コンタクトホール５を形
成し、その後に半導体素子のＰ型のドレイン層２３及び
ソース層２５と、Ｎ型のドレイン層２７とソース層２９
をそれぞれ形成するようにし、そのためのＰ型又はＮ型
の不純物注入時に、基板コンタクトホール５内に露出す
る支持基板２の表面付近にも不純物を注入して、高濃度
拡散層７を形成するようにしてもよい。However, by changing this, after forming each gate electrode 18 of the semiconductor device in each device region on the buried oxide film 3, a predetermined region away from the device region of the buried oxide film 3 is removed. The substrate contact hole 5 is formed by selective etching, and thereafter, the P-type drain layer 23 and the source layer 25, the N-type drain layer 27 and the source layer 29 of the semiconductor device are formed.
When the P-type or N-type impurity is implanted for this purpose, the impurity is also implanted near the surface of the support substrate 2 exposed in the substrate contact hole 5 to form the high concentration diffusion layer 7. It may be.

【０１２７】このようにすると、半導体素子のドレイン
層及びソース層を形成するための、Ｐ型不純物の注入時
又はＮ型不純物の注入時のいずれかと同時に、基板コン
タクトホール５内に露出する支持基板２の表面付近に導
電型が支持基板２と同じ不純物を注入して、高濃度拡散
層７を形成することができる。したがって、不純物の注
入工程を１工程少なくすることができる。Thus, the supporting substrate exposed in the substrate contact hole 5 is simultaneously formed with the implantation of the P-type impurity or the implantation of the N-type impurity for forming the drain layer and the source layer of the semiconductor element. By implanting the same impurity as that of the supporting substrate 2 in the vicinity of the surface of the substrate 2, the high concentration diffusion layer 7 can be formed. Therefore, the number of impurity implantation steps can be reduced by one.

【０１２８】また、前述した各実施形態においては、Ｓ
ＯＩ基板１の埋込酸化膜３に基板コンタクトホール５を
形成し、そこに露出する支持基板２の表面付近に高濃度
拡散層７を形成した後、埋込酸化膜３上に絶縁膜３９を
形成し、その絶縁膜３９を選択的にエッチングして、基
板コンタクトホール５より大きいコンタクトホール６を
形成した。In each of the above embodiments, S
After a substrate contact hole 5 is formed in the buried oxide film 3 of the OI substrate 1 and a high concentration diffusion layer 7 is formed near the surface of the support substrate 2 exposed there, an insulating film 39 is formed on the buried oxide film 3. Then, the insulating film 39 was selectively etched to form a contact hole 6 larger than the substrate contact hole 5.

【０１２９】しかし、これを変更して、ＳＯＩ基板１の
埋込酸化膜３上の各素子領域に各半導体素子のゲート電
極，ドレイン層，及びソース層を形成した後、埋込酸化
膜３上の全面に絶縁膜３９を形成し、その上面に基板コ
ンタクトホール形成領域にのみ開口を有するホトレジス
トを形成し、それをマスクにして絶縁膜３９と埋込酸化
膜３を同一工程で選択的にエッチングして、支持基板２
まで貫通する基板コンタクトホールを形成し、そこに露
出する支持基板２の表面付近に高濃度拡散層７を形成す
るようにしてもよい。However, by changing this, the gate electrode, the drain layer, and the source layer of each semiconductor element are formed in each element region on the buried oxide film 3 of the SOI substrate 1, and then the buried oxide film 3 is formed. An insulating film 39 is formed on the entire surface of the substrate, a photoresist having an opening only in the substrate contact hole formation region is formed on the upper surface thereof, and the insulating film 39 and the buried oxide film 3 are selectively etched in the same process using the photoresist as a mask. And support substrate 2
It is also possible to form a substrate contact hole that penetrates through the substrate and to form the high concentration diffusion layer 7 near the surface of the support substrate 2 exposed there.

【０１３０】[0130]

【発明の効果】以上の説明で明らかなように、この発明
による半導体装置は、ＳＯＩ基板の支持基板と電気的に
接続する金属電極を半導体装置の素子面側に設け、この
金属電極のパッド部に接続電極を設けることができるか
ら、この金属電極を通じて外部との電気的な接続をとる
ことが可能になる。したがって、パケージのリードフレ
ーム等の実装基板への実装方法の如何に関わらず、支持
基板を接地するか任意のバイアスに設定することが容易
にでき、その動作を安定化させることができる。As is apparent from the above description, in the semiconductor device according to the present invention, a metal electrode electrically connected to the supporting substrate of the SOI substrate is provided on the element surface side of the semiconductor device, and the pad portion of the metal electrode is provided. Can be provided with a connection electrode, so that it is possible to establish an electrical connection with the outside through this metal electrode. Therefore, regardless of the method of mounting the package on a mounting substrate such as a lead frame, the supporting substrate can be easily grounded or set to an arbitrary bias, and the operation can be stabilized.

【０１３１】また、実装方法がフェイスアップ実装法に
よる場合には、複数の電圧の使い分けが可能なマルチ電
源回路を構成することが可能であり、ＳＯＩ基板を使用
する場合の利点が生かされる。フェイスダウン実装法に
より実装する場合にも、支持基板を接地するか任意のバ
イアスに設定することができるので、支持基板の電位が
フローティング状態になるようなことがなくなる。Further, when the mounting method is a face-up mounting method, it is possible to configure a multi power supply circuit capable of selectively using a plurality of voltages, and the advantage of using an SOI substrate can be utilized. Also when mounting by the face-down mounting method, the support substrate can be grounded or set to an arbitrary bias, so that the potential of the support substrate does not float.

【０１３２】そして、この発明による半導体装置の製造
方法によれば、このような作用効果を有するこの発明に
よる半導体装置を容易に製造することができる。According to the method of manufacturing a semiconductor device according to the present invention, it is possible to easily manufacture the semiconductor device according to the present invention having the above-described functions and effects.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明による半導体装置の第１の実施形態の
要部を拡大して示す模式的な断面図である。FIG. 1 is an enlarged schematic cross-sectional view showing a main part of a first embodiment of a semiconductor device according to the present invention.

【図２】この発明による半導体装置の製造方法の第１の
実施形態を説明するための最初の工程を示す図１と同様
な模式的な断面図である。FIG. 2 is a schematic sectional view similar to FIG. 1, showing an initial step for explaining a first embodiment of a method for manufacturing a semiconductor device according to the present invention;

【図３】同じく次の工程を示す模式的な断面図である。FIG. 3 is a schematic sectional view showing the next step.

【図４】同じく次の工程を示す模式的な断面図である。FIG. 4 is a schematic cross-sectional view showing the next step.

【図５】同じく次の工程を示す模式的な断面図である。FIG. 5 is a schematic cross-sectional view showing the next step.

【図６】同じく次の工程を示す模式的な断面図である。FIG. 6 is a schematic cross-sectional view showing the next step.

【図７】同じく次の工程を示す模式的な断面図である。FIG. 7 is a schematic cross-sectional view showing the next step.

【図８】同じく次の工程を示す模式的な断面図である。FIG. 8 is a schematic cross-sectional view showing the next step.

【図９】同じく次の工程を示す模式的な断面図である。FIG. 9 is a schematic cross-sectional view showing the next step.

【図１０】同じく次の工程を示す模式的な断面図であ
る。FIG. 10 is a schematic cross-sectional view showing the next step.

【図１１】同じく次の工程を示す模式的な断面図であ
る。FIG. 11 is a schematic cross-sectional view showing the next step.

【図１２】同じく次の工程を示す模式的な断面図であ
る。FIG. 12 is a schematic cross-sectional view showing the next step.

【図１３】同じく次の工程を示す模式的な断面図であ
る。FIG. 13 is a schematic cross-sectional view showing the next step.

【図１４】同じく次の工程を示す模式的な断面図であ
る。FIG. 14 is a schematic cross-sectional view showing the next step.

【図１５】同じく次の工程を示す模式的な断面図であ
る。FIG. 15 is a schematic cross-sectional view showing the next step.

【図１６】同じく次の工程を示す模式的な断面図であ
る。FIG. 16 is a schematic cross-sectional view showing the next step.

【図１７】同じく次の工程を示す模式的な断面図であ
る。FIG. 17 is a schematic cross-sectional view showing the next step.

【図１８】同じく次の工程を示す模式的な断面図であ
る。FIG. 18 is a schematic cross-sectional view showing the next step.

【図１９】同じく次の工程を示す模式的な断面図であ
る。FIG. 19 is a schematic cross-sectional view showing the next step.

【図２０】同じく次の工程を示す模式的な断面図であ
る。FIG. 20 is a schematic cross-sectional view showing the next step.

【図２１】同じく次の工程を示す模式的な断面図であ
る。FIG. 21 is a schematic cross-sectional view showing the next step.

【図２２】この発明による半導体装置における接続電極
の配置例を示す平面図である。FIG. 22 is a plan view showing an arrangement example of connection electrodes in a semiconductor device according to the present invention.

【図２３】この発明による半導体装置の第２の実施形態
の要部を拡大して示す模式的な断面図である。FIG. 23 is an enlarged schematic cross-sectional view showing a main part of a second embodiment of the semiconductor device according to the present invention;

【図２４】この発明による半導体装置の製造方法の第２
の実施形態を説明するための途中の工程を示す図１０と
同様な模式的な断面図である。FIG. 24 is a second view of the method for manufacturing a semiconductor device according to the present invention;
FIG. 11 is a schematic cross-sectional view similar to FIG. 10 showing a step in the middle for explaining the embodiment.

【図２５】同じく次の工程を示す模式的な断面図であ
る。FIG. 25 is a schematic cross-sectional view showing the next step.

【図２６】同じく次の工程を示す模式的な断面図であ
る。FIG. 26 is a schematic cross-sectional view showing the next step.

【図２７】同じく次の工程を示す模式的な断面図であ
る。FIG. 27 is a schematic cross-sectional view showing the next step.

【図２８】この発明による半導体装置の第３の実施形態
の要部を拡大して示す模式的な断面図である。FIG. 28 is an enlarged schematic cross-sectional view showing a main part of a third embodiment of the semiconductor device according to the present invention;

【図２９】この発明による半導体装置の製造方法の第３
の実施形態を説明するための途中の工程を示す図８と同
様な模式的な断面図である。FIG. 29 is a third view of the method for manufacturing a semiconductor device according to the present invention;
FIG. 9 is a schematic cross-sectional view similar to FIG. 8, illustrating a step in the middle for describing the embodiment.

【図３０】同じく次の工程を示す模式的な断面図であ
る。FIG. 30 is a schematic cross-sectional view showing the next step.

【図３１】同じく次の工程を示す模式的な断面図であ
る。FIG. 31 is a schematic cross-sectional view showing the next step.

【図３２】同じく次の工程を示す模式的な断面図であ
る。FIG. 32 is a schematic cross-sectional view showing the next step.

【図３３】同じく次の工程を示す模式的な断面図であ
る。FIG. 33 is a schematic cross-sectional view showing the next step.

【図３４】同じく次の工程を示す模式的な断面図であ
る。FIG. 34 is a schematic cross-sectional view showing the next step.

【図３５】同じく次の工程を示す模式的な断面図であ
る。FIG. 35 is a schematic cross-sectional view showing the next step.

【図３６】従来の半導体装置の一例を要部を拡大して示
す模式的な断面図である。FIG. 36 is a schematic cross-sectional view showing an example of a conventional semiconductor device in which main parts are enlarged.

【符号の説明】[Explanation of symbols]

１：ＳＯＩ基板 ２：支持基板 ３：埋込酸化膜 ４：表面シリコン層 ５：基板コンタクトホール ６：コンタクトホール ７：高濃度拡散層 １０，７０，９０：半導体装置（ＩＣチップ） １３：低濃度Ｐ型領域 １５：低濃度Ｎ型領域 １７：ゲート酸化膜 １８：ゲート電極 ２１，２２：金属電極 ２２ａ：パッド部 ２３：Ｐ型ドレイン層 ２５：Ｐ型ソース層 ２７：Ｎ型ドレイン層 ２９：Ｎ型ソース層 ３１：コンタクトホール ３３，７３，８３：ＰチャネルＦＥＴ（半導体素子） ３５，７５，８５：ＮチャネルＦＥＴ（半導体素子） ３９：絶縁膜 ４０：パッシベーション膜 ６１，６３：低濃度ドレイン層 ６８：サイドウォール ８１：Ｐ型オフセット領域 ８２：Ｎ型オフセット領域 1: SOI substrate 2: support substrate 3: buried oxide film 4: surface silicon layer 5: substrate contact hole 6: contact hole 7: high concentration diffusion layer 10, 70, 90: semiconductor device (IC chip) 13: low concentration P-type region 15: Low-concentration N-type region 17: Gate oxide film 18: Gate electrode 21, 22: Metal electrode 22a: Pad portion 23: P-type drain layer 25: P-type source layer 27: N-type drain layer 29: N Type source layer 31: contact holes 33, 73, 83: P-channel FETs (semiconductor elements) 35, 75, 85: N-channel FETs (semiconductor elements) 39: insulating film 40: passivation film 61, 63: low-concentration drain layer 68 : Side wall 81: P-type offset area 82: N-type offset area

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】 シリコンの支持基板上に埋込酸化膜が設
けられたＳＯＩ基板の該埋込酸化膜上に、絶縁膜により
互いに絶縁分離された複数の半導体素子が設けられてい
る半導体装置において、 前記各半導体素子と前記絶縁膜により絶縁分離された領
域に設けられ、前記絶縁膜および埋込酸化膜を貫通する
基板コンタクトホールと、 該基板コンタクトホールによる開口部内の前記支持基板
の表面に設けられた該支持基板と同じ導電型の高濃度拡
散層と、 前記基板コンタクトホール内に充填されて前記高濃度拡
散層と電気的に接続し、前記絶縁膜上にパッド部を延設
した金属電極とを有することを特徴とする半導体装置。1. An SOI substrate having a buried oxide film provided on a silicon support substrate and having a plurality of semiconductor elements insulated and separated from each other by an insulating film on the buried oxide film. A substrate contact hole provided in a region insulated by the respective semiconductor elements and the insulating film and penetrating the insulating film and the buried oxide film; and provided on a surface of the support substrate in an opening formed by the substrate contact hole. A high-concentration diffusion layer of the same conductivity type as the supporting substrate, and a metal electrode filled in the substrate contact hole and electrically connected to the high-concentration diffusion layer, and a pad portion is extended on the insulating film. And a semiconductor device comprising: 【請求項２】 請求項１に記載の半導体装置において、 前記各半導体素子を被覆する保護膜と、その保護膜に設
けられた開口部を通して該保護膜上から前記パッド部に
接続する接続電極とを設けたことを特徴とする半導体装
置。2. The semiconductor device according to claim 1, wherein: a protective film covering each of the semiconductor elements; and a connection electrode connected to the pad portion from above the protective film through an opening provided in the protective film. A semiconductor device comprising: 【請求項３】 請求項２に記載の半導体装置において、 前記支持基板が方形又は矩形状をなし、前記接続電極が
前記支持基板の周縁部に沿って配設されていることを特
徴とする半導体装置。3. The semiconductor device according to claim 2, wherein the support substrate has a square or rectangular shape, and the connection electrodes are provided along a peripheral portion of the support substrate. apparatus. 【請求項４】 請求項１乃至３のいずれか一項に記載の
半導体装置において、前記基板コンタクトホールを形成
する前記絶縁膜の開口部が前記埋込酸化膜の開口部より
も大きいことを特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein an opening of said insulating film forming said substrate contact hole is larger than an opening of said buried oxide film. Semiconductor device. 【請求項５】 請求項１乃至４のいずれか一項に記載の
半導体装置において、 前記複数の半導体素子が、前記ＳＯＩ基板の表面シリコ
ン層によって形成された複数の素子領域上に、それぞれ
ゲート酸化膜を介してゲート電極とその両側にドレイン
層及びソース層が形成され、そのゲート電極、ドレイン
層、及びソース層にそれぞれ前記保護膜上に延びる金属
電極を設けたシングルドレイン型の電界効果トランジス
タであることを特徴とする半導体装置。5. The semiconductor device according to claim 1, wherein said plurality of semiconductor elements are respectively gate-oxidized on a plurality of element regions formed by a surface silicon layer of said SOI substrate. A single-drain type field-effect transistor in which a gate electrode and a drain layer and a source layer are formed on both sides thereof via a film, and a metal electrode extending on the protective film is provided on each of the gate electrode, the drain layer, and the source layer. A semiconductor device, comprising: 【請求項６】 請求項１乃至４のいずれか一項に記載の
半導体装置において、 前記複数の半導体素子が、前記ＳＯＩ基板の表面シリコ
ン層によって形成された複数の素子領域上に、それぞれ
ゲート酸化膜を介してゲート電極とその両側にドレイン
層及びソース層が形成され、前記ゲート電極がサイドウ
オールを有し、該サイドウオールの下に低濃度ドレイン
層が形成され、前記ゲート電極、ドレイン層、及びソー
ス層にそれぞれ前記保護膜上に延びる金属電極を設けた
電界効果トランジスタであることを特徴とする半導体装
置。6. The semiconductor device according to claim 1, wherein the plurality of semiconductor elements are respectively gate-oxidized on a plurality of element regions formed by a surface silicon layer of the SOI substrate. A gate electrode and a drain layer and a source layer are formed on both sides thereof through a film, the gate electrode has a sidewall, a low-concentration drain layer is formed under the sidewall, and the gate electrode, the drain layer, And a field effect transistor having a source layer and a metal electrode extending on the protective film. 【請求項７】 請求項１乃至４のいずれか一項に記載の
半導体装置において、 前記複数の半導体素子が、前記ＳＯＩ基板の表面シリコ
ン層によって形成された複数の素子領域上に、それぞれ
ゲート酸化膜を介してゲート電極とその両側にドレイン
層及びソース層が形成され、前記ゲート電極と前記ドレ
イン層との間にオフセット領域が設けられ、前記ゲート
電極、ドレイン層、及びソース層にそれぞれ前記保護膜
上に延びる金属電極を設けた電界効果トランジスタであ
ることを特徴とする半導体装置。7. The semiconductor device according to claim 1, wherein said plurality of semiconductor elements are respectively gate-oxidized on a plurality of element regions formed by a surface silicon layer of said SOI substrate. A gate electrode and a drain layer and a source layer are formed on both sides thereof via a film, and an offset region is provided between the gate electrode and the drain layer. A semiconductor device, which is a field-effect transistor provided with a metal electrode extending on a film. 【請求項８】 シリコンの支持基板上に埋込酸化膜を介
して表面シリコン層が形成されたＳＯＩ基板を用意し、 その表面シリコン層を選択的にエッチングして、該表面
シリコン層によるそれぞれ独立した複数の素子領域を形
成する工程と、 導電型がＰ型又はＮ型の不純物原子を前記複数の素子領
域に選択的にイオン注入して複数の低濃度Ｐ型又はＮ型
領域を形成する工程と、 熱処理を行うことによって、前記各低濃度Ｐ型又はＮ型
領域の不純物原子を拡散させる工程と、 前記各低濃度Ｐ型又はＮ型領域上にゲート酸化膜を介し
てゲート電極を形成する工程と、 前記各低濃度Ｐ型又はＮ型領域の前記ゲート電極の両側
に導電型が該領域と反対の不純物原子を選択的にイオン
注入してドレイン層およびソース層を形成する工程と、 前記埋込酸化膜を選択的にエッチングすることにより、
前記支持基板上に基板コンタクトホールを形成する工程
と、 前記支持基板の前記基板コンタクトホール内に露出する
部分に該支持基板と同じ導電型の不純物原子をイオン注
入して高濃度拡散層を形成する工程と、 前記支持基板上の全面に絶縁膜を形成した後、ホトエッ
チング処理を行うことにより、前記各素子領域の各ゲー
ト電極、ドレイン層、およびソース層に個別に対応する
位置にそれぞれ素子用コンタクトホールを形成すると共
に、前記基板コンタクトホールと対応する位置にもコン
タクトホールを形成する工程と、 前記絶縁膜上の全面および前記全てのコンタクトホール
内に金属電極層を形成した後、ホトエッチング処理を行
うことによりそれぞれ各コンタクトホール毎に独立した
金属電極を形成し、その際、前記基板コンタクトホール
に形成される金属電極には前記絶縁膜上に延びるパッド
部も形成する金属電極形成工程と、 を有することを特徴とする半導体装置の製造方法。8. An SOI substrate having a surface silicon layer formed on a silicon support substrate via a buried oxide film is prepared, the surface silicon layer is selectively etched, and each of the SOI substrates is independently formed by the surface silicon layer. Forming a plurality of element regions, and forming a plurality of low-concentration P-type or N-type regions by selectively ion-implanting P-type or N-type impurity atoms into the plurality of element regions. Diffusing the impurity atoms in each of the low-concentration P-type or N-type regions by performing a heat treatment; and forming a gate electrode on each of the low-concentration P-type or N-type regions via a gate oxide film. Forming a drain layer and a source layer by selectively ion-implanting impurity atoms having a conductivity type opposite to that of the low concentration P-type or N-type region on both sides of the gate electrode; Embedded oxidation By selectively etching the film,
Forming a substrate contact hole on the support substrate; and ion-implanting impurity atoms of the same conductivity type as the support substrate into a portion of the support substrate exposed in the substrate contact hole to form a high concentration diffusion layer. After forming an insulating film on the entire surface of the supporting substrate, a photoetching process is performed, so that each of the device regions is individually located at a position corresponding to each of the gate electrode, the drain layer, and the source layer. Forming a contact hole and also forming a contact hole at a position corresponding to the substrate contact hole; forming a metal electrode layer on the entire surface of the insulating film and in all of the contact holes; To form an independent metal electrode for each contact hole. The method of manufacturing a semiconductor device which is a metal electrode formed on Lumpur and having a metal electrode forming step of the pad portion also formed extending on the insulating film. 【請求項９】 シリコンの支持基板上に埋込酸化膜を介
して表面シリコン層が形成されたＳＯＩ基板を用意し、 その表面シリコン層を選択的にエッチングして、該表面
シリコン層によるそれぞれ独立した複数の素子領域を形
成する工程と、 導電型がＰ型又はＮ型の不純物原子を前記複数の素子領
域に選択的にイオン注入して複数の低濃度Ｐ型又はＮ型
領域を形成する工程と、 熱処理を行うことによって、前記各低濃度Ｐ型又はＮ型
領域の不純物原子を拡散させる工程と、 前記各低濃度Ｐ型又はＮ型領域上にゲート酸化膜を介し
てゲート電極を形成する工程と、 前記各低濃度Ｐ型又はＮ型領域の前記ゲート電極の両側
に導電型が該領域と反対の不純物原子を選択的にイオン
注入して低濃度ドレイン層を形成する工程と、 前記各ゲート電極の両側面にシリコン酸化膜によるサイ
ドウオールを形成する工程と、 前記各低濃度Ｐ型又はＮ型領域の前記ゲート電極の両側
の前記サイドウオール外の領域に、導電型が前記低濃度
ドレイン層と同じ不純物原子を選択的にイオン注入して
ドレイン層およびソース層を形成する工程と、 前記埋込酸化膜を選択的にエッチングすることにより、
前記支持基板上に基板コンタクトホールを形成する工程
と、 前記支持基板の前記基板コンタクトホール内に露出する
部分に該支持基板と同じ導電型の不純物原子をイオン注
入して高濃度拡散層を形成する工程と、 前記支持基板上の全面に絶縁膜を形成した後、ホトエッ
チング処理を行うことにより、前記各素子領域の各ゲー
ト電極、ドレイン層、およびソース層に個別に対応する
位置にそれぞれ素子用コンタクトホールを形成すると共
に、前記基板コンタクトホールと対応する位置にもコン
タクトホールを形成する工程と、 前記絶縁膜上の全面および前記全てのコンタクトホール
内に金属電極層を形成した後、ホトエッチング処理を行
うことによりそれぞれ各コンタクトホール毎に独立した
金属電極を形成し、その際、前記基板コンタクトホール
に形成される金属電極には前記絶縁膜上に延びるパッド
部も形成する金属電極形成工程と、 を有することを特徴とする半導体装置の製造方法。9. An SOI substrate in which a surface silicon layer is formed on a silicon support substrate via a buried oxide film is prepared, and the surface silicon layer is selectively etched to be independently formed by the surface silicon layer. Forming a plurality of element regions, and forming a plurality of low-concentration P-type or N-type regions by selectively ion-implanting P-type or N-type impurity atoms into the plurality of element regions. Diffusing the impurity atoms in each of the low-concentration P-type or N-type regions by performing a heat treatment; and forming a gate electrode on each of the low-concentration P-type or N-type regions via a gate oxide film. Forming a low-concentration drain layer by selectively ion-implanting an impurity atom having a conductivity type opposite to that of the low-concentration P-type or N-type region on both sides of the gate electrode; Gate electrodes Forming a sidewall with a silicon oxide film on a side surface; and forming an impurity having the same conductivity type as the low-concentration drain layer in a region outside the sidewall on both sides of the gate electrode in each of the low-concentration P-type or N-type regions. Forming a drain layer and a source layer by selectively implanting atoms, and selectively etching the buried oxide film,
Forming a substrate contact hole on the support substrate; and ion-implanting impurity atoms of the same conductivity type as the support substrate into a portion of the support substrate exposed in the substrate contact hole to form a high concentration diffusion layer. After forming an insulating film on the entire surface of the supporting substrate, a photoetching process is performed, so that each of the device regions is individually located at a position corresponding to each of the gate electrode, the drain layer, and the source layer. Forming a contact hole and also forming a contact hole at a position corresponding to the substrate contact hole; forming a metal electrode layer on the entire surface of the insulating film and in all of the contact holes; To form an independent metal electrode for each contact hole. The method of manufacturing a semiconductor device which is a metal electrode formed on Lumpur and having a metal electrode forming step of the pad portion also formed extending on the insulating film. 【請求項１０】 シリコンの支持基板上に埋込酸化膜を
介して表面シリコン層が形成されたＳＯＩ基板を用意
し、 その表面シリコン層を選択的にエッチングして、該表面
シリコン層によるそれぞれ独立した複数の素子領域を形
成する工程と、 導電型がＰ型又はＮ型の不純物原子を前記複数の素子領
域に選択的にイオン注入して複数の低濃度Ｐ型又はＮ型
領域を形成する工程と、 熱処理を行うことによって、前記各低濃度Ｐ型又はＮ型
領域の不純物原子を拡散させる工程と、 前記各低濃度Ｐ型又はＮ型領域上にゲート酸化膜を介し
てゲート電極を形成する工程と、 前記各低濃度Ｐ型又はＮ型領域の前記ゲート電極の片側
に導電型が該領域と反対の不純物原子を選択的にイオン
注入してオフセット領域を形成する工程と、 熱処理を行なうことにより、前記オフセット領域の不純
物原子を拡散させる工程と、 前記各低濃度Ｐ型又はＮ型領域の前記ゲート電極の両側
で前記オフセット領域を除く領域に、導電型が該オフセ
ット領域と同じ不純物原子を選択的にイオン注入してド
レイン層およびソース層を形成する工程と、 前記埋込酸化膜を選択的にエッチングすることにより、
前記支持基板上に基板コンタクトホールを形成する工程
と、 前記支持基板の前記基板コンタクトホール内に露出する
部分に該支持基板と同じ導電型の不純物原子をイオン注
入して高濃度拡散層を形成する工程と、 前記支持基板上の全面に絶縁膜を形成した後、ホトエッ
チング処理を行うことにより、前記各素子領域の各ゲー
ト電極、ドレイン層、およびソース層に個別に対応する
位置にそれぞれ素子用コンタクトホールを形成すると共
に、前記基板コンタクトホールと対応する位置にもコン
タクトホールを形成する工程と、 前記絶縁膜上の全面および前記全てのコンタクトホール
内に金属電極層を形成した後、ホトエッチング処理を行
うことによりそれぞれ各コンタクトホール毎に独立した
金属電極を形成し、その際、前記基板コンタクトホール
に形成される金属電極には前記絶縁膜上に延びるパッド
部も形成する金属電極形成工程と、 を有することを特徴とする半導体装置の製造方法。10. An SOI substrate in which a surface silicon layer is formed on a silicon support substrate via a buried oxide film is prepared, and the surface silicon layer is selectively etched, and each of the SOI substrates is independently formed by the surface silicon layer. Forming a plurality of element regions, and forming a plurality of low-concentration P-type or N-type regions by selectively ion-implanting P-type or N-type impurity atoms into the plurality of element regions. Diffusing the impurity atoms in each of the low-concentration P-type or N-type regions by performing a heat treatment; and forming a gate electrode on each of the low-concentration P-type or N-type regions via a gate oxide film. Forming an offset region by selectively ion-implanting an impurity atom having a conductivity type opposite to that of the low-concentration P-type or N-type region on one side of the gate electrode; and performing a heat treatment. To A step of diffusing impurity atoms of the offset region; and a step of diffusing impurity atoms having the same conductivity type as the offset region in regions except for the offset region on both sides of the gate electrode in each of the low-concentration P-type or N-type regions. Forming a drain layer and a source layer by selective ion implantation, and selectively etching the buried oxide film,
Forming a substrate contact hole on the support substrate; and ion-implanting impurity atoms of the same conductivity type as the support substrate into a portion of the support substrate exposed in the substrate contact hole to form a high concentration diffusion layer. After forming an insulating film on the entire surface of the supporting substrate, a photoetching process is performed, so that each of the device regions is individually located at a position corresponding to each of the gate electrode, the drain layer, and the source layer. Forming a contact hole and also forming a contact hole at a position corresponding to the substrate contact hole; forming a metal electrode layer on the entire surface of the insulating film and in all of the contact holes; To form an independent metal electrode for each contact hole. The method of manufacturing a semiconductor device which is a metal electrode formed on Lumpur and having a metal electrode forming step of the pad portion also formed extending on the insulating film. 【請求項１１】 請求項８乃至１０のいずれか一項に記
載の半導体装置の製造方法において、 前記金属電極形成工程の後に、前記絶縁膜上と前記各金
属電極上の全面に保護膜を形成し、該保護膜の前記パッ
ド部に対応する位置に開口部を形成する工程と、 前記保護膜上から前記開口部を通して前記パッド部に接
続する接続電極を形成する工程とを有することを特徴と
する半導体装置の製造方法。11. The method for manufacturing a semiconductor device according to claim 8, wherein a protective film is formed on the insulating film and on the entire surface of each of the metal electrodes after the metal electrode forming step. Forming an opening at a position corresponding to the pad portion of the protective film; and forming a connection electrode connected to the pad portion through the opening from above the protective film. Semiconductor device manufacturing method. 【請求項１２】 請求項８乃至１０のいずれか一項に記
載の半導体装置の製造方法において、 前記絶縁膜にコンタクトホールを形成する工程で、前記
基板コンタクトホールと対応する位置には、該基板コン
タクトホールよりも大きいコンタクトホールを形成する
ことを特徴とする半導体装置の製造方法。12. The method of manufacturing a semiconductor device according to claim 8, wherein in the step of forming a contact hole in the insulating film, the substrate is located at a position corresponding to the substrate contact hole. A method for manufacturing a semiconductor device, comprising forming a contact hole larger than a contact hole.