JP2000196091A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ゲート電極とチャネル形成領域とが電
気的に接続される電界効果トランジスタを有する半導体
集積回路装置に適用して有効な技術に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly, to a technology effective when applied to a semiconductor integrated circuit device having a field effect transistor in which a gate electrode and a channel formation region are electrically connected. Things.
【０００２】[0002]
【従来の技術】半導体集積回路装置に搭載される電界効
果トランジスタ(ＦＥＴ：Ｆield Ｅffect Ｔransistor)
として、ゲート電極とチャネル形成領域とを電気的に接
続し、閾値電圧の動的制御を可能にしたＤＴ−ＭＯＳＦ
ＥＴ（Ｄynamic Ｔhreshold Ｖoltage−Ｍetal Ｏxide
Ｓemiconductor ＦＥＴ)と呼称される電界効果トランジ
スタが提案されている。このＤＴ−ＭＯＳＦＥＴは、ド
レイン電流が流れる動作時に閾値電圧を下げ、ドレイン
電流が流れない非動作時に閾値電圧を上げることができ
るので、動作時においては高速に動作し、非動作におい
てはリーク電流を抑制できる。従って、半導体集積回路
装置の低消費電力化及び高速化を図ることができる。2. Description of the Related Art Electric field effect mounted on a semiconductor integrated circuit device
Transistor (FET:FieldEffectTransistor)
Electrical connection between the gate electrode and the channel formation region
DT-MOSF that enables dynamic control of threshold voltage
ET (DynamicThreshold Voltage−MetalOxide
SemiconductorFETField effect transistor called)
Star has been proposed. This DT-MOSFET is
Lower threshold voltage during operation when rain current flows,
The threshold voltage can be increased during non-operation when no current flows
Therefore, it operates at high speed during operation, and
Thus, leakage current can be suppressed. Therefore, the semiconductor integrated circuit
Low power consumption and high speed of the device can be achieved.
【０００３】ＤＴ−ＭＯＳＦＥＴは、ＳＯＩ（Ｓilicon
Ｏn Ｉnsulator)構造の半導体基板の主面、即ち絶縁層
上に設けられた単結晶シリコンからなる半導体層に形成
されている。ＤＴ−ＭＯＳＦＥＴは、チャネル形成領
域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイ
ン領域となる一対の半導体領域を主体とする構成になっ
ている。ゲート電極は、半導体層の活性領域（素子形成
領域）上をゲート絶縁膜を介して延在し、一部が半導体
層の非活性領域（コンタクト領域）上に引き出されてい
る。チャネル形成領域は、ゲート電極と対向して半導体
層の活性領域に形成され、半導体層の非活性領域と電気
的に接続されている。一対の半導体領域は、チャネル形
成領域を挾むようにして半導体層の活性領域に形成され
ている。[0003] DT-MOSFET is, SOI (S ilicon
O n I nsulator) semiconductor substrate main surface of the structure, that is, formed on the semiconductor layer made of single crystal silicon formed on the insulating layer. The DT-MOSFET has a structure mainly including a pair of semiconductor regions serving as a channel formation region, a gate insulating film, a gate electrode, a source region, and a drain region. The gate electrode extends over the active region (element formation region) of the semiconductor layer via the gate insulating film, and a part of the gate electrode is extended over the non-active region (contact region) of the semiconductor layer. The channel formation region is formed in the active region of the semiconductor layer facing the gate electrode, and is electrically connected to the non-active region of the semiconductor layer. The pair of semiconductor regions are formed in the active region of the semiconductor layer so as to sandwich the channel formation region.
【０００４】なお、ＤＴ−ＭＯＳＦＥＴについては、例
えば、ＩＥＤＭ９４、第８０９頁乃至第８１２頁〔Ａ
Ｄynamic Ｔhreshold Ｖoltage ＭＯＳＦＥＴ（ＤＴＭ
ＯＳ）for Ｕltra-Ｌow Ｖoltage Ｏperation〕に記載
されている。The DT-MOSFET is described in, for example, IEDM94, pages 809 to 812 [A
Dynamic Threshold Voltage MOSFET (DTM
OS) for Ultra-Low Voltage Operation].
【０００５】[0005]
【発明が解決しようとする課題】本発明者は、ＤＴ−Ｍ
ＯＳＦＥＴについて検討した結果、以下の問題点を見出
した。SUMMARY OF THE INVENTION The present inventor has proposed a DT-M
As a result of studying OSFET, the following problems were found.
【０００６】ＤＴ−ＭＯＳＦＥＴにおいて、ゲート電極
とチャネル形成領域との電気的な接続は、チャネル形成
領域に電気的に接続された半導体層の非活性領域とこの
非活性領域上に引き出されたゲート電極の引き出し部分
とを電気的に接続することによって行なわれている。し
かしながら、半導体層の非活性領域とゲート電極の引き
出し部分との電気的な接続は、上層の層間絶縁膜に接続
孔を形成し、この接続孔内に埋め込まれた他の導電膜
（配線の一部）を介して行なわれているため、半導体層
の非活性領域と他の導電膜とを接続するための領域が必
要であり、これに相当する分、半導体層の非活性領域の
面積が増加するので、半導体集積回路装置の高集積化を
阻害する要因となる。In a DT-MOSFET, an electrical connection between a gate electrode and a channel formation region is made by an inactive region of a semiconductor layer electrically connected to the channel formation region and a gate electrode drawn out on the inactive region. This is done by electrically connecting the pull-out portion of the device. However, the electrical connection between the inactive region of the semiconductor layer and the lead-out portion of the gate electrode is performed by forming a connection hole in the upper interlayer insulating film and using another conductive film (one of the wiring) embedded in the connection hole. ), A region for connecting the inactive region of the semiconductor layer to another conductive film is required, and the area of the inactive region of the semiconductor layer is increased correspondingly. Therefore, it becomes a factor that hinders high integration of the semiconductor integrated circuit device.
【０００７】本発明の目的は、ゲート電極とチャネル形
成領域とが電気的に接続される電界効果トランジスタを
有する半導体集積回路装置の高集積化を図ることが可能
な技術を提供することにある。An object of the present invention is to provide a technique capable of achieving high integration of a semiconductor integrated circuit device having a field effect transistor in which a gate electrode and a channel formation region are electrically connected.
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００９】[0009]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１０】半導体層の活性領域上をゲート絶縁膜を介
して延在し、一部が前記半導体層の非活性領域(コンタ
クト領域)上に引き出されたゲート電極と、前記ゲート
電極と対向して前記半導体層の活性領域に形成され、前
記半導体層の非活性領域と電気的に接続されたチャネル
形成領域とを有し、前記ゲート電極と前記チャネル形成
領域とが電気的に接続される電界効果トランジスタを備
えた半導体集積回路装置であって、前記ゲート電極は前
記半導体層の非活性領域に直に接続されている。A gate electrode extending over the active region of the semiconductor layer via the gate insulating film and partially extending over the non-active region (contact region) of the semiconductor layer; A field effect formed in an active region of the semiconductor layer and electrically connected to a non-active region of the semiconductor layer, wherein the gate electrode is electrically connected to the channel region; A semiconductor integrated circuit device including a transistor, wherein the gate electrode is directly connected to an inactive region of the semiconductor layer.
【００１１】上述した手段によれば、半導体層の非活性
領域と他の導電膜とを接続するための領域が不要になる
ので、これに相当する分、半導体層の非活性領域の面積
を縮小することができる。この結果、ゲート電極とチャ
ネル形成領域とが電気的に接続される電界効果トランジ
スタを有する半導体集積回路装置の高集積化を図ること
ができる。According to the above-described means, since a region for connecting the inactive region of the semiconductor layer to another conductive film is not required, the area of the inactive region of the semiconductor layer is reduced correspondingly. can do. As a result, high integration of a semiconductor integrated circuit device having a field-effect transistor in which a gate electrode and a channel formation region are electrically connected can be achieved.
【００１２】[0012]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１３】（実施形態１）本実施形態では、インバー
タ回路を有する半導体集積回路装置に本発明を適用した
例について説明する。(Embodiment 1) In this embodiment, an example in which the present invention is applied to a semiconductor integrated circuit device having an inverter circuit will be described.
【００１４】図１は本発明の実施形態１である半導体集
積回路装置に搭載されたインバータ回路の構成を示す模
式的平面図であり、図２は図１のＡ−Ａ線に沿う断面図
であり、図３は図１のＢ−Ｂ線に沿う断面図であり、図
４は図１のＣ−Ｃ線に沿う断面図である。FIG. 1 is a schematic plan view showing a configuration of an inverter circuit mounted on a semiconductor integrated circuit device according to a first embodiment of the present invention. FIG. 2 is a cross-sectional view taken along line AA of FIG. FIG. 3 is a sectional view taken along line BB of FIG. 1, and FIG. 4 is a sectional view taken along line CC of FIG.
【００１５】図１、図２及び図３に示すように、半導体
集積回路装置は、ｐチャネル導電型のＭＯＳＦＥＴ−Ｑ
ｐとｎチャネル導電型のＭＯＳＦＥＴ−Ｑｎとで構成さ
れたＣＭＯＳ（Ｃomplementary ＭＯＳ）型のインバー
タ回路を搭載している。また、半導体集積回路装置は、
支持基板２上に絶縁層３を介して単結晶シリコンからな
る半導体層４が設けられたＳＯＩ構造の半導体基板１を
主体とする構成になっている。支持基板２は、例えば単
結晶シリコンからなる半導体基板で形成されている。絶
縁層３は例えば酸化シリコン膜で形成されている。半導
体層４は、絶縁層３上に形成された絶縁膜５で周囲を囲
まれ、同一層に形成された他の半導体層と電気的に分離
されている。絶縁膜５は例えば酸化シリコン膜で形成さ
れている。As shown in FIGS. 1, 2 and 3, the semiconductor integrated circuit device has a p-channel conductivity type MOSFET-Q.
It is equipped with CMOS (C omplementary MOS) type inverter circuit composed of the p and n-channel conductivity type MOSFET-Qn. In addition, the semiconductor integrated circuit device
A semiconductor substrate 1 having an SOI structure in which a semiconductor layer 4 made of single crystal silicon is provided on a support substrate 2 with an insulating layer 3 interposed therebetween is used. The support substrate 2 is formed of a semiconductor substrate made of, for example, single crystal silicon. The insulating layer 3 is formed of, for example, a silicon oxide film. The semiconductor layer 4 is surrounded by an insulating film 5 formed on the insulating layer 3 and is electrically separated from other semiconductor layers formed in the same layer. The insulating film 5 is formed of, for example, a silicon oxide film.
【００１６】ＭＯＳＦＥＴ−Ｑｐは、図１及び図２に示
すように、半導体層４に形成されている。このＭＯＳＦ
ＥＴ−Ｑｐは、チャネル形成領域ＣＨ１、ゲート絶縁膜
８、ゲート電極Ｇ１、ソース領域及びドレイン領域を主
体とする構成になっている。チャネル形成領域Ｇ１は、
半導体層４に形成されたｎ型半導体領域６で形成されて
いる。ゲート絶縁膜８は、半導体層４の表層部を酸化し
て形成された酸化シリコン膜で形成されている。ゲート
電極Ｇ１は、多結晶シリコン膜９とこの多結晶シリコン
膜９の表層部をシリサイド化して形成されたシリサイド
層１５Ａとで形成されている。ソース領域及びドレイン
領域は、一対のｐ型半導体領域１０と、この一対のｐ型
半導体領域１０よりも高い不純物濃度に設定された一対
のｐ型半導体領域１３と、この一対のｐ型半導体領域１
３の夫々の表層部をシリサイド化して形成された一対の
シリサイド層１５Ｂとで形成されている。The MOSFET-Qp is formed in the semiconductor layer 4 as shown in FIGS. This MOSF
The ET-Qp mainly has a channel formation region CH1, a gate insulating film 8, a gate electrode G1, a source region and a drain region. The channel forming region G1 is
It is formed of an n-type semiconductor region 6 formed in the semiconductor layer 4. The gate insulating film 8 is formed of a silicon oxide film formed by oxidizing a surface portion of the semiconductor layer 4. The gate electrode G1 is formed by the polycrystalline silicon film 9 and a silicide layer 15A formed by silicidizing a surface layer portion of the polycrystalline silicon film 9. The source region and the drain region include a pair of p-type semiconductor regions 10, a pair of p-type semiconductor regions 13 set to a higher impurity concentration than the pair of p-type semiconductor regions 10, and a pair of p-type semiconductor regions 1.
3 and a pair of silicide layers 15B formed by silicidation of the respective surface layer portions.
【００１７】ゲート電極Ｇ１は、半導体層４の第一活性
領域（第一素子形成領域）上をゲート絶縁膜８を介して
延在し、一部が半導体層４の第一非活性領域（第一コン
タクト領域）上に引き出されている。チャネル形成領域
ＣＨ１は、ゲート電極Ｇ１と対向して半導体層４の第一
活性領域に形成されている。The gate electrode G1 extends over the first active region (first element forming region) of the semiconductor layer 4 via the gate insulating film 8, and a part thereof is formed in the first inactive region (first region) of the semiconductor layer 4. (One contact area). The channel formation region CH1 is formed in the first active region of the semiconductor layer 4 so as to face the gate electrode G1.
【００１８】一対のｐ型半導体領域１０及び一対のｐ型
半導体領域１３は、チャネル形成領域ＣＨ１を挾むよう
にして半導体層４の第一活性領域に形成されている。一
対のｐ型半導体領域１０はゲート電極Ｇ１に対して自己
整合で形成され、一対のｐ型半導体領域１３はゲート電
極Ｇ１の側面に形成されたサイドウォールスペーサ１２
に対して自己整合で形成されている。即ち、ＭＯＳＦＥ
Ｔ−Ｑｐは、ドレイン領域のチャネル形成領域側の一部
が他の領域の不純物濃度に比べて低い不純物濃度に設定
されたＬＤＤ（Ｌightly Ｄoped Ｄrain）構造で構成さ
れている。サイドウォールスペーサ１２は、多結晶シリ
コン膜をゲート電極パターン形状に加工した後、半導体
基板１上に例えば酸化シリコン膜からなる絶縁膜を形成
し、その後、この絶縁膜にＲＩＥ（Ｒeactive Ｉon Ｅt
ching)等の異方性エッチングを施すことによって形成さ
れる。A pair of p-type semiconductor regions 10 and a pair of p-type semiconductor regions 13 are formed in the first active region of the semiconductor layer 4 so as to sandwich the channel forming region CH1. The pair of p-type semiconductor regions 10 are formed in a self-aligned manner with respect to the gate electrode G1, and the pair of p-type semiconductor regions 13 are formed of side wall spacers 12 formed on side surfaces of the gate electrode G1.
Are formed in a self-aligned manner. That is, MOSFE
T-Qp is a part of the channel forming region side of the drain region is formed at a lower setting the impurity concentration has been LDD (L ightly D oped D rain ) structure as compared with the impurity concentration of the other regions. Sidewall spacers 12, after processing the polycrystalline silicon film on the gate electrode pattern, an insulating film is formed consisting, for example, a silicon oxide film on the semiconductor substrate 1, then, RIE (R eactive I on E in the insulating film t
ching) or the like.
【００１９】ＭＯＳＦＥＴ−Ｑｎは、図１及び図３に示
すように、半導体層４に形成されている。このＭＯＳＦ
ＥＴ−Ｑｎは、チャネル形成領域ＣＨ２、ゲート絶縁膜
８、ゲート電極Ｇ２、ソース領域及びドレイン領域を主
体とする構成になっている。チャネル形成領域Ｇ２は、
半導体層４に形成されたｐ型半導体領域７で形成されて
いる。ゲート絶縁膜８は、半導体層４の表層部を酸化し
て形成された酸化シリコン膜で形成されている。ゲート
電極Ｇ２は、多結晶シリコン膜９とこの多結晶シリコン
膜９の表層部をシリサイド化して形成されたシリサイド
層１５Ａとで形成されている。ソース領域及びドレイン
領域は、一対のｎ型半導体領域１１と、この一対のｎ型
半導体領域１１よりも高い不純物濃度に設定された一対
のｎ型半導体領域１４と、この一対のｎ型半導体領域１
４の夫々の表層部をシリサイド化して形成された一対の
シリサイド層１５Ｂとで形成されている。The MOSFET-Qn is formed in the semiconductor layer 4 as shown in FIGS. This MOSF
The ET-Qn mainly has a channel formation region CH2, a gate insulating film 8, a gate electrode G2, a source region and a drain region. The channel forming region G2 is
It is formed of a p-type semiconductor region 7 formed in the semiconductor layer 4. The gate insulating film 8 is formed of a silicon oxide film formed by oxidizing a surface portion of the semiconductor layer 4. The gate electrode G2 is formed of a polycrystalline silicon film 9 and a silicide layer 15A formed by silicidizing a surface layer portion of the polycrystalline silicon film 9. The source region and the drain region include a pair of n-type semiconductor regions 11, a pair of n-type semiconductor regions 14 set to a higher impurity concentration than the pair of n-type semiconductor regions 11, and a pair of n-type semiconductor regions 1.
4 and a pair of silicide layers 15B formed by silicidation of the respective surface layer portions.
【００２０】ゲート電極Ｇ２は、半導体層４の第一活性
領域と異なる第二活性領域上をゲート絶縁膜８を介して
延在し、一部が半導体層４の第一非活性領域と異なる第
二非活性領域（第二コンタクト領域）上に引き出されて
いる。チャネル形成領域ＣＨ２は、ゲート電極Ｇ２と対
向して半導体層４の第二活性領域に形成されている。The gate electrode G2 extends on a second active region of the semiconductor layer 4 different from the first active region via the gate insulating film 8, and a part of the gate electrode G2 is different from the first non-active region of the semiconductor layer 4. It is extended over two non-active regions (second contact regions). The channel formation region CH2 is formed in the second active region of the semiconductor layer 4 so as to face the gate electrode G2.
【００２１】一対のｎ型半導体領域１１及び一対のｎ型
半導体領域１４は、チャネル形成領域ＣＨ２を挾むよう
にして半導体層４の第二活性領域に形成されている。一
対のｎ型半導体領域１１はゲート電極Ｇ２に対して自己
整合で形成され、一対のｎ型半導体領域１４はゲート電
極Ｇ２の側面に形成されたサイドウォールスペーサ１２
に対して自己整合で形成されている。即ち、ＭＯＳＦＥ
Ｔ−Ｑｎは、ＭＯＳＦＥＴ−Ｑｎと同様にＬＤＤ構造で
構成されている。The pair of n-type semiconductor regions 11 and the pair of n-type semiconductor regions 14 are formed in the second active region of the semiconductor layer 4 so as to sandwich the channel forming region CH2. The pair of n-type semiconductor regions 11 are formed in self-alignment with the gate electrode G2, and the pair of n-type semiconductor regions 14 are formed by side wall spacers 12 formed on the side surfaces of the gate electrode G2.
Are formed in a self-aligned manner. That is, MOSFE
T-Qn has an LDD structure like MOSFET-Qn.
【００２２】ＭＯＳＦＥＴ−Ｑｐは、ソース領域及びド
レイン領域である一対のｐ型半導体領域１３の夫々の底
部を絶縁層３に接触させた構成になっている（図２参
照）。ＭＯＳＦＥＴ−Ｑｎは、ソース領域及びドレイン
領域である一対のｎ型半導体領域１４の夫々の底部を絶
縁層３に接触させた構成になっている（図３参照）。即
ち、ＭＯＳＦＥＴ−Ｑｐのチャネル形成領域ＣＨ１、Ｍ
ＯＳＦＥＴ−Ｑｎのチャネル形成領域ＣＨ２の夫々は、
互いに分離されている。The MOSFET-Qp has a structure in which the bottoms of a pair of p-type semiconductor regions 13 which are a source region and a drain region are in contact with the insulating layer 3 (see FIG. 2). The MOSFET-Qn has a configuration in which the bottoms of a pair of n-type semiconductor regions 14 as a source region and a drain region are in contact with the insulating layer 3 (see FIG. 3). That is, the channel forming regions CH1, M of the MOSFET-Qp
Each of the channel forming regions CH2 of the OSFET-Qn is
Are separated from each other.
【００２３】ＭＯＳＦＥＴ−Ｑｐの一方のｐ型半導体領
域１３、ＭＯＳＦＥＴ−Ｑｎの一方のｎ型半導体領域１
４の夫々は、詳細に図示していないが、夫々の表層部に
形成されたシリサイド層１５Ｂを介して互いに電気的に
接続されている（図２及び図３参照）。One p-type semiconductor region 13 of MOSFET-Qp, one n-type semiconductor region 1 of MOSFET-Qn
Although not shown in detail, each of Nos. 4 is electrically connected to each other via a silicide layer 15B formed on each surface portion (see FIGS. 2 and 3).
【００２４】図４に示すように、半導体層４の第一非活
性領域にはｎ型半導体領域６Ａが形成されている。この
ｎ型半導体領域６Ａは、ｎ型半導体領域６よりも高い不
純物濃度で形成され、ｎ型半導体領域６と電気的に接続
されている。即ち、ＭＯＳＦＥＴ−Ｑｐのチャネル形成
領域ＣＨ１は半導体層４の第一非活性領域と電気的に接
続されている。また、半導体層４の第二非活性領域には
ｐ型半導体領域７Ａが形成されている。このｐ型半導体
領域７Ａは、ｐ型半導体領域７よりも高い不純物濃度で
形成され、ｐ型半導体領域７と電気的に接続されてい
る。即ち、ＭＯＳＦＥＴ−Ｑｎのチャネル形成領域ＣＨ
２は半導体層４の第二非活性領域と電気的に接続されて
いる。As shown in FIG. 4, an n-type semiconductor region 6A is formed in the first non-active region of the semiconductor layer 4. The n-type semiconductor region 6A is formed with a higher impurity concentration than the n-type semiconductor region 6, and is electrically connected to the n-type semiconductor region 6. That is, the channel forming region CH1 of the MOSFET-Qp is electrically connected to the first inactive region of the semiconductor layer 4. In the second inactive region of the semiconductor layer 4, a p-type semiconductor region 7A is formed. The p-type semiconductor region 7A is formed with a higher impurity concentration than the p-type semiconductor region 7, and is electrically connected to the p-type semiconductor region 7. That is, the channel forming region CH of the MOSFET-Qn
2 is electrically connected to the second inactive region of the semiconductor layer 4.
【００２５】ＭＯＳＦＥＴ−Ｑｐのゲート電極Ｇ１はＭ
ＯＳＦＥＴ−Ｑｎのゲート電極Ｇ２と一体化され、互い
に電気的に接続されている。ゲート電極Ｇ１を構成する
多結晶シリコン膜９は、抵抗値を低減する不純物として
例えばボロン（Ｂ）が導入されたｐ型導電部分９Ａと、
抵抗値を低減する不純物として例えば砒素（Ａｓ）が導
入されたｎ型導電部分９Ｂとを有し、ｐ型導電部分９Ａ
は半導体層４の第一活性領域と対向する位置に設けら
れ、ｎ型導電部分９Ｂは半導体層４の第一非活性領域と
対向する位置に設けられている。ゲート電極Ｇ２を構成
する多結晶シリコン膜９は、抵抗値を低減する不純物と
して例えば砒素（Ａｓ）が導入されたｎ型導電部分９Ｃ
と、抵抗値を低減する不純物として例えばボロン（Ｂ）
が導入されたｐ型導電部分９Ｄとを有し、ｎ型導電部分
９Ｃは半導体層４の第二活性領域と対向する位置に設け
られ、ｐ型導電部分９Ｄは半導体層４の第二非活性領域
と対向する位置に設けられている。ｐ型導電部分９Ａと
ｎ型導電部分９Ｂ、ｎ型導電部分９Ｃとｐ型導電部分９
Ｄ、ｐ型導電部分９Ａとｎ型導電部分９Ｃは、シリサイ
ド層１５Ａを介して互いに電気的に接続されている。The gate electrode G1 of the MOSFET-Qp is M
It is integrated with the gate electrode G2 of the OSFET-Qn and is electrically connected to each other. The polycrystalline silicon film 9 constituting the gate electrode G1 includes a p-type conductive portion 9A into which, for example, boron (B) is introduced as an impurity for reducing the resistance value,
An n-type conductive portion 9B into which, for example, arsenic (As) is introduced as an impurity for reducing the resistance value;
Is provided at a position facing the first active region of the semiconductor layer 4, and the n-type conductive portion 9B is provided at a position facing the first non-active region of the semiconductor layer 4. The polycrystalline silicon film 9 forming the gate electrode G2 has an n-type conductive portion 9C into which, for example, arsenic (As) is introduced as an impurity for reducing the resistance value.
And boron (B) as an impurity for reducing the resistance value, for example.
And n-type conductive portion 9C is provided at a position facing the second active region of semiconductor layer 4, and p-type conductive portion 9D is provided with a second inactive portion of semiconductor layer 4. It is provided at a position facing the region. P-type conductive part 9A and n-type conductive part 9B, n-type conductive part 9C and p-type conductive part 9
The D, p-type conductive portion 9A and the n-type conductive portion 9C are electrically connected to each other via a silicide layer 15A.
【００２６】多結晶シリコン膜９のｎ型導電部分９Ｂ
は、ゲート絶縁膜８が除去された部分を通してｎ型半導
体領域６Ａに直に接続され、ｎ型半導体領域６Ａと電気
的に接続されている。即ち、ゲート電極Ｇ１は、半導体
層４の第一非活性領域に直に接続され、チャネル形成領
域ＣＨ１と電気的に接続されている。N-type conductive portion 9B of polycrystalline silicon film 9
Is directly connected to the n-type semiconductor region 6A through the portion where the gate insulating film 8 is removed, and is electrically connected to the n-type semiconductor region 6A. That is, the gate electrode G1 is directly connected to the first inactive region of the semiconductor layer 4, and is electrically connected to the channel forming region CH1.
【００２７】多結晶シリコン膜９のｐ型導電部分９Ｄ
は、ゲート絶縁膜８が除去された部分を通してｐ型半導
体領域７Ａに直に接続され、ｐ型半導体領域７Ａと電気
的に接続されている。即ち、ゲート電極Ｇ２は、半導体
層４の第二非活性領域に直に接続され、チャネル形成領
域ＣＨ２と電気的に接続されている。P-type conductive portion 9D of polycrystalline silicon film 9
Is directly connected to the p-type semiconductor region 7A through the portion where the gate insulating film 8 is removed, and is electrically connected to the p-type semiconductor region 7A. That is, the gate electrode G2 is directly connected to the second inactive region of the semiconductor layer 4, and is electrically connected to the channel forming region CH2.
【００２８】ＭＯＳＦＥＴ−Ｑｐ、ＭＯＳＦＥＴ−Ｑｎ
の夫々は半導体基板１上に形成された層間絶縁膜１６で
覆われている。この層間絶縁膜１６は例えば酸化シリコ
ン膜で形成され、その表面は例えばＣＭＰ（Ｃhemical
Ｍechanical Ｐolishing）法によって平坦化されてい
る。層間絶縁膜１６上には、図１乃至図４に示すよう
に、配線１７Ａ、配線１７Ｂ、配線１７Ｃ及び配線１７
Ｄ等が延在している。これらの配線は、例えば、アルミ
ニウム膜又はアルミニウム合金膜若しくは銅合金膜等の
金属膜で形成されている。MOSFET-Qp, MOSFET-Qn
Are interlayer insulating films 16 formed on the semiconductor substrate 1.
Covered. The interlayer insulating film 16 is made of, for example, silicon oxide.
The surface is formed by, for example, CMP (Chemical
MechanicalPolishing) method
You. As shown in FIGS. 1 to 4, on the interlayer insulating film 16,
The wiring 17A, the wiring 17B, the wiring 17C, and the wiring 17
D and the like extend. These wires are, for example, aluminum
Such as aluminum film or aluminum alloy film or copper alloy film
It is formed of a metal film.
【００２９】ＭＯＳＦＥＴ−Ｑｐのゲート電極Ｇ１には
層間絶縁膜１６に形成された接続孔を通して配線１７Ａ
が電気的に接続されている（図１及び図４参照）。ゲー
ト電極Ｇ１は、ＭＯＳＦＥＴ−Ｑｎのゲート電極Ｇ２と
一体化され、かつ電気的に接続されているので、ゲート
電極Ｇ２も配線１７Ａと電気的に接続されている。配線
１７Ａは、インバータ回路の入力信号配線として用いら
れている。A wiring 17A is connected to the gate electrode G1 of the MOSFET-Qp through a connection hole formed in the interlayer insulating film 16.
Are electrically connected (see FIGS. 1 and 4). Since the gate electrode G1 is integrated with and electrically connected to the gate electrode G2 of the MOSFET-Qn, the gate electrode G2 is also electrically connected to the wiring 17A. The wiring 17A is used as an input signal wiring of the inverter circuit.
【００３０】ＭＯＳＦＥＴ−Ｑｐの一方のｐ型半導体領
域１３の表層部及びＭＯＳＦＥＴ−Ｑｎの一方のｎ型半
導体領域１４の表層部に形成されたシリサイド層１５Ｂ
には、詳細に図示していないが、層間絶縁膜１６に形成
された接続孔を通して配線１７Ｂが電気的に接続されて
いる（図１参照）。配線１７Ｂは、インバータ回路の出
力信号配線として用いられている。A silicide layer 15B formed on the surface of one p-type semiconductor region 13 of MOSFET-Qp and the surface of one n-type semiconductor region 14 of MOSFET-Qn.
Although not shown in detail, a wiring 17B is electrically connected through a connection hole formed in the interlayer insulating film 16 (see FIG. 1). The wiring 17B is used as an output signal wiring of the inverter circuit.
【００３１】ＭＯＳＦＥＴ−Ｑｐの他方のｐ型半導体領
域１３の表層部に形成されたシリサイド層１５Ｂには、
層間絶縁膜１６に形成された接続孔を通して配線１７Ｃ
が電気的に接続されている（図１及び図２参照）。配線
１７Ｃは、電源電位（例えば５［Ｖ］）が印加される電
源電位配線として用いられている。The silicide layer 15B formed in the surface layer of the other p-type semiconductor region 13 of the MOSFET-Qp includes:
Wiring 17C passes through a connection hole formed in interlayer insulating film 16.
Are electrically connected (see FIGS. 1 and 2). The wiring 17C is used as a power supply potential wiring to which a power supply potential (for example, 5 [V]) is applied.
【００３２】ＭＯＳＦＥＴ−Ｑｎの他方のｎ型半導体領
域１４の表層部に形成されたシリサイド層１５Ｂには、
層間絶縁膜１６に形成された接続孔を通して配線１７Ｄ
が電気的に接続されている（図１及び図３参照）。配線
１７Ｄは、基準電位（例えば０［Ｖ］）が印加される基
準電位配線として用いられている。The silicide layer 15B formed in the surface layer of the other n-type semiconductor region 14 of the MOSFET-Qn includes
Wiring 17D passes through a connection hole formed in interlayer insulating film 16.
Are electrically connected (see FIGS. 1 and 3). The wiring 17D is used as a reference potential wiring to which a reference potential (for example, 0 [V]) is applied.
【００３３】シリサイド層１５Ａ、１５Ｂの夫々は、チ
タン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）、コバルト（Ｃｏ）等の高融
点金属のうち、例えば、コバルトとシリコン（Ｓｉ）と
を反応させたコバルトシリサイド（ＣｏｘＳｉｙ）で形
成されている。これらのシリサイド層はサリサイド（Ｓ
alicide：Ｓelf Ａligned Ｓilicide)技術を用いた製造
プロセスで形成される。The silicide layers 15A and 15B are made of titanium (Ti), nickel (Ni), molybdenum (M
o) Among the high melting point metals such as tungsten (W) and cobalt (Co), for example, it is formed of cobalt silicide (CoxSiy) obtained by reacting cobalt with silicon (Si). These silicide layers are made of salicide (S
Alicide: formed in the manufacturing process using the S elf Ali gned Sili cide) technology.
【００３４】ＭＯＳＦＥＴ−Ｑｐは、ゲート電極Ｇ１と
チャネル形成領域ＣＨ１とが電気的に接続された構成に
なっている。また、ＭＯＳＦＥＴ−Ｑｎは、ゲート電極
Ｇ２とチャネル形成領域ＣＨ２とが電気的に接続された
構成になっている。ＭＯＳＦＥＴ−Ｑｐ、Ｑｎの夫々の
ゲート電極に「Ｈigh」の信号電位が印加された時、Ｍ
ＯＳＦＥＴ−Ｑｐの閾値電圧は下がり、ＭＯＳＦＥＴ−
Ｑｎの閾値電圧は上がる。一方、ＭＯＳＦＥＴ−Ｑｐ、
Ｑｎの夫々のゲート電極に「Ｌow」の信号電位が印加さ
れた時、ＭＯＳＦＥＴ−Ｑｐの閾値電圧は上がり、ＭＯ
ＳＦＥＴ−Ｑｎの閾値電圧は下がる。即ち、ＭＯＳＦＥ
Ｔ−Ｑｐ、Ｑｎの夫々は、動作時に閾値電圧が下がり、
非動作時に閾値電圧が上がるので、インバータ回路の低
消費電力化及び高速化を図ることができる。The MOSFET-Qp has a configuration in which the gate electrode G1 and the channel forming region CH1 are electrically connected. Further, the MOSFET-Qn has a configuration in which the gate electrode G2 and the channel formation region CH2 are electrically connected. When a “High” signal potential is applied to the respective gate electrodes of the MOSFETs-Qp and Qn, M
The threshold voltage of OSFET-Qp decreases, and MOSFET-
The threshold voltage of Qn increases. On the other hand, MOSFET-Qp,
When a signal potential of “Low” is applied to each gate electrode of Qn, the threshold voltage of MOSFET-Qp rises, and
The threshold voltage of SFET-Qn drops. That is, MOSFE
Each of T-Qp and Qn has a lower threshold voltage during operation,
Since the threshold voltage increases during non-operation, power consumption and speed of the inverter circuit can be reduced.
【００３５】ＭＯＳＦＥＴ−Ｑｐにおいて、ゲート電極
Ｇ１とチャネル形成領域ＣＨ１との電気的な接続は、半
導体層４の第一非活性領域とこの第一非活性領域上に引
き出されたゲート電極Ｇ１の引き出し部分とを電気的に
接続することによって行なわれている。本実施形態にお
ける半導体層４の第一非活性領域とゲート電極Ｇ１の引
き出し部分との電気的な接続は、半導体層４の第一非活
性領域にゲート電極Ｇ１の引き出し部分を直に接続する
ことによって行なわれている。従って、半導体層４の第
一非活性領域に他の導電膜を接続するための領域が不要
になるので、これに相当する分、半導体層４の第一非活
性領域の面積を縮小することができる。In the MOSFET-Qp, the electrical connection between the gate electrode G1 and the channel forming region CH1 depends on the first inactive region of the semiconductor layer 4 and the extraction of the gate electrode G1 drawn out on the first inactive region. This is done by electrically connecting the parts. In the present embodiment, the electrical connection between the first inactive region of the semiconductor layer 4 and the lead portion of the gate electrode G1 is performed by directly connecting the lead portion of the gate electrode G1 to the first inactive region of the semiconductor layer 4. It is done by. Therefore, since a region for connecting another conductive film to the first inactive region of the semiconductor layer 4 is not required, the area of the first inactive region of the semiconductor layer 4 can be reduced correspondingly. it can.
【００３６】ＭＯＳＦＥＴ−Ｑｎにおいて、ゲート電極
Ｇ２とチャネル形成領域ＣＨ２との電気的な接続は、半
導体層４の第二非活性領域とこの第二非活性領域上に引
き出されたゲート電極Ｇ２の引き出し部分とを電気的に
接続することによって行なわれている。本実施形態にお
ける半導体層４の第二非活性領域とゲート電極Ｇ２の引
き出し部分との電気的な接続は、半導体層４の第二非活
性領域にゲート電極Ｇ２の引き出し部分を直に接続する
ことによって行なわれている。従って、半導体層４の第
二非活性領域に他の導電膜を接続するための領域が不要
になるので、これに相当する分、半導体層４の第二非活
性領域の面積を縮小することができる。In the MOSFET-Qn, the electrical connection between the gate electrode G2 and the channel formation region CH2 is determined by the second non-active region of the semiconductor layer 4 and the extraction of the gate electrode G2 drawn over the second non-active region. This is done by electrically connecting the parts. The electrical connection between the second non-active region of the semiconductor layer 4 and the lead portion of the gate electrode G2 in this embodiment is such that the lead portion of the gate electrode G2 is directly connected to the second non-active region of the semiconductor layer 4. It is done by. Therefore, since a region for connecting another conductive film to the second inactive region of the semiconductor layer 4 becomes unnecessary, the area of the second inactive region of the semiconductor layer 4 can be reduced correspondingly. it can.
【００３７】このように、本実施形態によれば、以下の
効果が得られる。As described above, according to the present embodiment, the following effects can be obtained.
【００３８】（１）半導体層４の第一活性領域上をゲー
ト絶縁膜８を介して延在し、一部が半導体層４の第一非
活性領域（第一コンタクト領域）上に引き出されたゲー
ト電極Ｇ１と、ゲート電極Ｇ１と対向して半導体層４の
第一活性領域に形成され、半導体層４の第一非活性領域
と電気的に接続されたチャネル形成領域ＣＨ１とを有
し、ゲート電極Ｇ１とチャネル形成領域ＣＨ１とが電気
的に接続されるｐチャネル導電型のＭＯＳＦＥＴ−Ｑｐ
において、ゲート電極Ｇ１は半導体層４の第一非活性領
域に直に接続されていることから、半導体層４の第一非
活性領域に他の導電膜を接続するための領域が不要にな
るので、これに相当する分、半導体層４の第一非活性領
域の面積を縮小することができる。この結果、ＭＯＳＦ
ＥＴ−Ｑｐの占有面積を縮小することができるので、ゲ
ート電極Ｇ１とチャネル形成領域ＣＨ１とが電気的に接
続されるＭＯＳＦＥＴ−Ｑｐを有する半導体集積回路装
置の高集積化を図ることができる。(1) The first active region of the semiconductor layer 4 is extended through the gate insulating film 8 via the gate insulating film 8, and a part thereof is drawn out onto the first inactive region (first contact region) of the semiconductor layer 4. A gate formation region formed in the first active region of the semiconductor layer opposite to the gate electrode and electrically connected to the first non-active region of the semiconductor layer; P-channel conductivity type MOSFET-Qp in which electrode G1 and channel formation region CH1 are electrically connected.
In this case, since the gate electrode G1 is directly connected to the first inactive region of the semiconductor layer 4, a region for connecting another conductive film to the first inactive region of the semiconductor layer 4 becomes unnecessary. Accordingly, the area of the first inactive region of the semiconductor layer 4 can be reduced correspondingly. As a result, MOSF
Since the area occupied by ET-Qp can be reduced, high integration of a semiconductor integrated circuit device having MOSFET-Qp in which gate electrode G1 and channel formation region CH1 are electrically connected can be achieved.
【００３９】（２）半導体層４の第二活性領域上をゲー
ト絶縁膜８を介して延在し、一部が半導体層４の第二非
活性領域（第二コンタクト領域）上に引き出されたゲー
ト電極Ｇ２と、ゲート電極Ｇ２と対向して半導体層４の
第二活性領域に形成され、半導体層４の第二非活性領域
と電気的に接続されたチャネル形成領域ＣＨ２とを有
し、ゲート電極Ｇ２とチャネル形成領域ＣＨ２とが電気
的に接続されるｎチャネル導電型のＭＯＳＦＥＴ−Ｑｎ
において、ゲート電極Ｇ２は半導体層４の第二非活性領
域に直に接続されていることから、半導体層４の第二非
活性領域に他の導電膜を接続するための領域が不要にな
るので、これに相当する分、半導体層４の第二非活性領
域の面積を縮小することができる。この結果、ＭＯＳＦ
ＥＴ−Ｑｎの占有面積を縮小することができるので、ゲ
ート電極Ｇ２とチャネル形成領域ＣＨ２とが電気的に接
続されるＭＯＳＦＥＴ−Ｑｎを有する半導体集積回路装
置の高集積化を図ることができる。(2) The second active region of the semiconductor layer 4 extends through the gate insulating film 8 and a part of the second active region is drawn out onto the second non-active region (second contact region) of the semiconductor layer 4. A gate electrode formed in the second active region of the semiconductor layer opposite to the gate electrode and electrically connected to the second non-active region of the semiconductor layer; N-channel conductivity type MOSFET-Qn in which electrode G2 and channel formation region CH2 are electrically connected
In this case, since the gate electrode G2 is directly connected to the second inactive region of the semiconductor layer 4, a region for connecting another conductive film to the second inactive region of the semiconductor layer 4 becomes unnecessary. Accordingly, the area of the second inactive region of the semiconductor layer 4 can be reduced correspondingly. As a result, MOSF
Since the area occupied by ET-Qn can be reduced, high integration of a semiconductor integrated circuit device having MOSFET-Qn in which the gate electrode G2 and the channel formation region CH2 are electrically connected can be achieved.
【００４０】（３）ゲート電極Ｇ１とチャネル形成領域
ＣＨ１とが電気的に接続されるｐチャネル導電型のＭＯ
ＳＦＥＴ−Ｑｐと、ゲート電極Ｇ２とチャネル形成領域
ＣＨ２とが電気的に接続されるｎチャネル導電型のＭＯ
ＳＦＥＴ−Ｑｎとで構成されたＣＭＯＳ型のインバータ
回路において、ゲート電極Ｇ１は半導体層４の第一非活
性領域に直に接続され、ゲート電極Ｇ２は半導体層４の
第二非活性領域に直に接続されていることから、半導体
層４の第一非活性領域及び第二非活性領域の面積を縮小
することができるので、ＣＭＯＳ型インバータ回路の占
有面積を縮小することができる。この結果、ＣＭＯＳ型
インバータ回路を有する半導体集積回路装置の高集積化
を図ることができる。(3) A p-channel conductive type MO in which the gate electrode G1 and the channel forming region CH1 are electrically connected.
SFET-Qp, n-channel conductivity type MO in which gate electrode G2 and channel formation region CH2 are electrically connected.
In the CMOS inverter circuit composed of the SFET-Qn, the gate electrode G1 is directly connected to the first inactive region of the semiconductor layer 4, and the gate electrode G2 is directly connected to the second inactive region of the semiconductor layer 4. Since the connection is made, the area of the first inactive region and the second inactive region of the semiconductor layer 4 can be reduced, so that the area occupied by the CMOS inverter circuit can be reduced. As a result, high integration of a semiconductor integrated circuit device having a CMOS inverter circuit can be achieved.
【００４１】なお、本実施形態では、電界効果トランジ
スタとしてＭＯＳＦＥＴを用いた例について説明した
が、これに限定されず、ＭＩＳＦＥＴ（Ｍetal Ｉnsula
tor Ｓemiconductor ＦＥＴ）であって良いのはむろん
である。ＭＩＳＦＥＴのゲート絶縁膜は、例えば、熱酸
化膜をＮ2Ｏガス雰囲気中で酸化処理したＳｉ−Ｏ−Ｎ
膜で形成される。このＳｉ−Ｏ−Ｎ膜からなるゲート絶
縁膜を用いたＭＩＳＦＥＴは、例えばホットキャリア耐
性が向上する。[0041] In the present embodiment, an example has been described in which a MOSFET is used as field-effect transistors, without being limited thereto, MISFET (M etal I nsula
may be a tor S emiconductor FET) is given a course. The gate insulating film of the MISFET is, for example, Si—O—N obtained by oxidizing a thermal oxide film in an N 2 O gas atmosphere.
It is formed of a film. The MISFET using the gate insulating film made of the Si-ON film has, for example, improved hot carrier resistance.
【００４２】（実施形態２）本実施形態では、半導体集
積回路装置であるマスクＲＯＭ（Ｒead Ｏnly Ｍemor
y）に本発明を適用した例について説明する。[0042] (Embodiment Mode 2) In this embodiment, the mask ROM (R ead O nly M emor a semiconductor integrated circuit device
An example in which the present invention is applied to y) will be described.
【００４３】図５は本発明の実施形態２であるマスクＲ
ＯＭのメモリアレイ部における要部等価回路図であり、
図６は前記マスクＲＯＭのメモリアレイ部の構成を示す
模式的平面図であり、図７は図６のＤ−Ｄ線に沿う断面
図であり、図８は図６のＥ−Ｅ線に沿う断面図である。FIG. 5 shows a mask R according to the second embodiment of the present invention.
FIG. 4 is an equivalent circuit diagram of a main part in a memory array unit of the OM;
FIG. 6 is a schematic plan view showing the configuration of the memory array section of the mask ROM, FIG. 7 is a cross-sectional view along the line DD in FIG. 6, and FIG. 8 is a cross-sectional view along the line EE in FIG. It is sectional drawing.
【００４４】図５に示すように、マスクＲＯＭは、ＭＯ
ＳＦＥＴ−Ｑで構成されたメモリセルを行列状に複数配
置し、一つのメモリブロックＭＢを構成している。メモ
リブロックＭＢは、行列状に複数配置され、メモリアレ
イ部を構成している。As shown in FIG. 5, the mask ROM has an MO
A plurality of memory cells constituted by SFET-Q are arranged in a matrix to constitute one memory block MB. A plurality of memory blocks MB are arranged in a matrix and constitute a memory array unit.
【００４５】複数のＭＯＳＦＥＴ−Ｑのうち、ゲート幅
方向（Ｘ方向）に配置された複数のＭＯＳＦＥＴ−Ｑの
夫々のゲート電極は、ゲート幅方向に延在するワード線
ＷＬと一体化され、電気的に接続されている。複数のＭ
ＯＳＦＥＴ−Ｑのうち、ゲート長方向（Ｙ方向）に配置
された複数のＭＯＳＦＥＴ−Ｑは直列に接続されてい
る。即ち、本実施形態のマスクＲＯＭは縦型（ＮＡＮＤ
型）で構成されている。Of the plurality of MOSFETs-Q, the respective gate electrodes of the plurality of MOSFETs-Q arranged in the gate width direction (X direction) are integrated with a word line WL extending in the gate width direction, and Connected. Multiple M
In the OSFET-Q, a plurality of MOSFET-Qs arranged in the gate length direction (Y direction) are connected in series. That is, the mask ROM of the present embodiment is of a vertical type (NAND
Type).
【００４６】ゲート幅方向に配置された複数のＭＯＳＦ
ＥＴ−Ｑのうち、初段のＭＯＳＦＥＴ−Ｑの一方の半導
体領域は選択用ＭＯＳＦＥＴ−ＴＲ１の一方の半導体領
域と電気的に接続され、これらの一方の半導体領域には
Ｙ方向に延在するデータ線ＤＬが接続されている。選択
用ＭＯＳＦＥＴ−ＴＲ１の他方の半導体領域は、電源電
位Ｖｃｃが印加される配線に電気的に接続されている。
ゲート幅方向に配置された複数のＭＯＳＦＥＴ−Ｑのう
ち、終段のＭＯＳＦＥＴ−Ｑの一方の半導体領域は、基
準電位Ｖｓｓが印加される配線に電気的に接続されてい
る。なお、ＭＯＳＦＥＴ−Ｑはｎチャネル導電型で構成
され、選択用ＭＯＳＦＥＴ−ＴＲ１はｐチャネル導電型
で構成されている。A plurality of MOSFs arranged in the gate width direction
In the ET-Q, one semiconductor region of the first stage MOSFET-Q is electrically connected to one semiconductor region of the selection MOSFET-TR1, and one of these semiconductor regions has a data line extending in the Y direction. DL is connected. The other semiconductor region of the selection MOSFET-TR1 is electrically connected to a wiring to which the power supply potential Vcc is applied.
Of the plurality of MOSFETs Q arranged in the gate width direction, one semiconductor region of the last stage MOSFET Q is electrically connected to a wiring to which the reference potential Vss is applied. The MOSFET-Q is of an n-channel conductivity type, and the selection MOSFET-TR1 is of a p-channel conductivity type.
【００４７】ＭＯＳＦＥＴ−Ｑは、図６に示すように、
格子状に形成された半導体層４の交差部に形成されてい
る。半導体層４は、図７に示すように、支持基板２上に
絶縁層３を介して設けられている。即ち、本実施形態の
マスクＲＯＭは、前述の実施形態１と同様に、ＳＯＩ構
造の半導体基板１を主体とする構成になっている。As shown in FIG. 6, the MOSFET-Q
It is formed at the intersection of the semiconductor layers 4 formed in a lattice. The semiconductor layer 4 is provided on the support substrate 2 with the insulating layer 3 interposed therebetween, as shown in FIG. That is, the mask ROM of the present embodiment has a configuration mainly including the semiconductor substrate 1 having the SOI structure, as in the first embodiment.
【００４８】ＭＯＳＦＥＴ−Ｑｎは、図７に示すよう
に、チャネル形成領域ＣＨ、ゲート絶縁膜８、ゲート電
極Ｇ、ソース領域及びドレイン領域を主体とする構成に
なっている。チャネル形成領域ＣＨは半導体層４に形成
されたｐ型半導体領域７で形成されている。ゲート絶縁
膜８は、半導体層４の表層部を酸化して形成された酸化
シリコン膜で形成されている。ゲート電極Ｇは、多結晶
シリコン膜９とこの多結晶シリコン膜９の表層部をシリ
サイド化して形成されたシリサイド層１５Ａとで形成さ
れている。ソース領域及びドレイン領域は、一対のｎ型
半導体領域１１と、この一対のｎ型半導体領域１１より
も高い不純物濃度に設定された一対のｎ型半導体領域１
４と、この一対のｎ型半導体領域１４の夫々の表層部を
シリサイド化して形成された一対のシリサイド層１５Ｂ
とで形成されている。As shown in FIG. 7, the MOSFET-Qn mainly has a channel forming region CH, a gate insulating film 8, a gate electrode G, a source region and a drain region. The channel formation region CH is formed by the p-type semiconductor region 7 formed in the semiconductor layer 4. The gate insulating film 8 is formed of a silicon oxide film formed by oxidizing a surface portion of the semiconductor layer 4. The gate electrode G is formed of a polycrystalline silicon film 9 and a silicide layer 15A formed by silicidizing a surface portion of the polycrystalline silicon film 9. The source region and the drain region include a pair of n-type semiconductor regions 11 and a pair of n-type semiconductor regions 1 set to a higher impurity concentration than the pair of n-type semiconductor regions 11.
4 and a pair of silicide layers 15B formed by silicidation of respective surface portions of the pair of n-type semiconductor regions 14.
And formed.
【００４９】一対のｎ型半導体領域１１及び一対のｎ型
半導体領域１４は、チャネル形成領域ＣＨ２を挾むよう
にして半導体層４に形成されている。一対のｎ型半導体
領域１１はゲート電極Ｇに対して自己整合で形成され、
一対のｎ型半導体領域１４はゲート電極Ｇの側面に形成
されたサイドウォールスペーサ１２に対して自己整合で
形成されている。即ち、ＭＯＳＦＥＴ−ＱｎはＬＤＤ構
造で構成されている。The pair of n-type semiconductor regions 11 and the pair of n-type semiconductor regions 14 are formed in the semiconductor layer 4 so as to sandwich the channel forming region CH2. The pair of n-type semiconductor regions 11 are formed in self-alignment with the gate electrode G,
The pair of n-type semiconductor regions 14 are formed in self alignment with the sidewall spacers 12 formed on the side surfaces of the gate electrode G. That is, the MOSFET-Qn has an LDD structure.
【００５０】ＭＯＳＦＥＴ−Ｑは、一対のｎ型半導体領
域１４の夫々の底部を絶縁層２に接触させた構成になっ
ている。即ち、ＭＯＳＦＥＴ−Ｑのチャネル形成領域Ｃ
Ｈは、ゲート長方向に配置された他のＭＯＳＦＥＴ−Ｑ
のチャネル形成領域ＣＨと電気的に分離されている。Ｍ
ＯＳＦＥＴ−Ｑのソース領域及びドレイン領域は、ゲー
ト長方向に配置された他のＭＯＳＦＥＴ−Ｑのソース領
域及びドレイン領域と兼用されている。The MOSFET-Q has a configuration in which the bottoms of a pair of n-type semiconductor regions 14 are in contact with the insulating layer 2. That is, the channel forming region C of the MOSFET-Q
H is another MOSFET-Q arranged in the gate length direction.
Is electrically isolated from the channel forming region CH. M
The source region and the drain region of the OSFET-Q are also used as the source region and the drain region of another MOSFET-Q arranged in the gate length direction.
【００５１】ｐ型半導体領域７は、図８に示すように、
ＭＯＳＦＥＴ−Ｑのゲート幅方向に沿って延在してい
る。即ち、ＭＯＳＦＥＴ−Ｑがそのゲート幅方向に複数
配列された素子列（以下、ゲート幅方向素子列という）
において、各ＭＯＳＦＥＴ−Ｑの夫々のチャネル形成領
域ＣＨは互いに電気的に接続されている。As shown in FIG. 8, the p-type semiconductor region 7
It extends along the gate width direction of MOSFET-Q. That is, an element row in which a plurality of MOSFETs Q are arranged in the gate width direction (hereinafter, referred to as a gate width direction element row).
, Each channel forming region CH of each MOSFET-Q is electrically connected to each other.
【００５２】ゲート幅方向素子列の外側において、半導
体層４の非活性領域（コンタクト領域）にはｐ型半導体
領域７Ａが形成されている。このｐ型半導体領域７Ａ
は、ｐ型半導体領域７よりも高い不純物濃度で形成さ
れ、ｐ型半導体領域７と電気的に接続されている。Outside the element row in the gate width direction, a p-type semiconductor region 7A is formed in a non-active region (contact region) of the semiconductor layer 4. This p-type semiconductor region 7A
Are formed with a higher impurity concentration than the p-type semiconductor region 7 and are electrically connected to the p-type semiconductor region 7.
【００５３】ゲート幅方向素子列において、各ＭＯＳＦ
ＥＴ−Ｑの夫々のゲート電極Ｇは一体化され、互いに電
気的に接続されている。ゲート電極Ｇを構成する多結晶
シリコン膜９は、抵抗値を低減する不純物として例えば
砒素（Ａｓ）が導入されたｎ型導電部分９Ｅと、抵抗値
を低減する不純物として例えばボロン（Ｂ）が導入され
たｐ型導電部分９Ｆとを有し、ｎ型導電部分９Ｅはｐ型
半導体領域７と対向する位置に設けられ、ｐ型導電部分
９Ｆはｐ型半導体領域７Ａと対向する位置に設けられて
いる。ｎ型導電部分９Ｅとｐ型導電部分９Ｆはシリサイ
ド層１５Ａを介して互いに電気的に接続されている。In the element row in the gate width direction, each MOSF
The respective gate electrodes G of ET-Q are integrated and electrically connected to each other. In the polycrystalline silicon film 9 forming the gate electrode G, an n-type conductive portion 9E into which, for example, arsenic (As) is introduced as an impurity for reducing the resistance value, and boron (B) is introduced as an impurity for reducing the resistance value. N-type conductive portion 9E is provided at a position facing p-type semiconductor region 7, and p-type conductive portion 9F is provided at a position facing p-type semiconductor region 7A. I have. N-type conductive portion 9E and p-type conductive portion 9F are electrically connected to each other via silicide layer 15A.
【００５４】多結晶シリコン膜９のｐ型導電部分９Ｆ
は、ゲート絶縁膜８が除去された部分を通してｐ型半導
体領域７Ａに直に接続され、ｐ型半導体領域７Ａと電気
的に接続されている。即ち、ゲート幅方向素子列を構成
する各ＭＯＳＦＥＴ−Ｑの夫々のゲート電極Ｇとチャネ
ル形成領域ＣＨとの電気的な接続は、ゲート幅方向素子
列毎に行なわれている。また、ゲート幅方向素子列を構
成する各ＭＯＳＦＥＴ−Ｑの夫々のゲート電極Ｇとチャ
ネル形成領域ＣＨとの電気的な接続は、ゲート電極Ｇと
半導体層４とを直に接続することによって行なわれてい
る。P-type conductive portion 9F of polycrystalline silicon film 9
Is directly connected to the p-type semiconductor region 7A through the portion where the gate insulating film 8 is removed, and is electrically connected to the p-type semiconductor region 7A. That is, the electrical connection between each gate electrode G of each MOSFET-Q constituting the gate width direction element row and the channel forming region CH is made for each gate width direction element row. Electrical connection between each gate electrode G of each MOSFET-Q constituting the gate width direction element row and the channel formation region CH is performed by directly connecting the gate electrode G and the semiconductor layer 4. ing.
【００５５】なお、ＭＯＳＦＥＴ−Ｑは、半導体基板１
上に形成された層間絶縁膜１６で覆われている。また、
図８に示すように、チャネル形成領域ＣＨを除くｐ型半
導体領域７の表層部には、寄生チャネルを防止する目的
として、ｐ型半導体領域７よりも高い不純物濃度に設定
されたｐ型半導体領域２０が形成されている。また、図
７及び図８に示すように、ＭＯＳＦＥＴ−Ｑ（Ｄ）のチ
ャネル形成領域ＣＨの表層部には、閾値電圧を負にする
ｎ型半導体領域２１が形成されている。The MOSFET-Q is connected to the semiconductor substrate 1
It is covered with an interlayer insulating film 16 formed thereon. Also,
As shown in FIG. 8, the surface layer of the p-type semiconductor region 7 excluding the channel formation region CH is provided with a p-type semiconductor region set to a higher impurity concentration than the p-type semiconductor region 7 for the purpose of preventing a parasitic channel. 20 are formed. As shown in FIGS. 7 and 8, an n-type semiconductor region 21 for making the threshold voltage negative is formed in the surface layer portion of the channel forming region CH of the MOSFET-Q (D).
【００５６】このように、ＭＯＳＦＥＴ−Ｑがそのゲー
ト幅方向に沿って複数配列され、複数のＭＯＳＦＥＴ−
Ｑの夫々のゲート電極Ｇが一体化されたゲート幅方向素
子列を有するマスクＲＯＭであって、複数のＭＯＳＦＥ
Ｔ−Ｑの夫々のゲート電極Ｇとチャネル形成領域ＣＨと
の電気的な接続はゲート幅方向素子列毎に行なわれてい
ることから、各ＭＯＳＦＥＴ−Ｑ毎にゲート電極Ｇとチ
ャネル形成領域ＣＨとを電気的に接続する必要がないの
で、マスクＲＯＭの高集積化を図ることができる。As described above, a plurality of MOSFETs Q are arranged along the gate width direction, and a plurality of MOSFETs Q are arranged.
Q is a mask ROM having a gate width direction element array in which respective gate electrodes G are integrated, and a plurality of MOSFEs.
Since the electrical connection between each gate electrode G of TQ and the channel formation region CH is made for each element row in the gate width direction, the gate electrode G and the channel formation region CH are connected for each MOSFET-Q. Need not be electrically connected, the mask ROM can be highly integrated.
【００５７】また、複数のＭＯＳＦＥＴ−Ｑの夫々のゲ
ート電極Ｇとチャネル形成領域ＣＨとの電気的な接続
は、ゲート電極Ｇと半導体層４とを直に接続することに
よって行なわれていることから、半導体層４と他の導電
膜とを接続するための領域が不要になるので、これに相
当する分、半導体層４の非活性領域（コンタクト領域）
の面積を縮小することができる。この結果、ゲート電極
Ｇとチャネル形成領域ＣＨとが電気的に接続されるＭＯ
ＳＦＥＴ−Ｑを有するマスクＲＯＭの高集積化を更に図
ることができる。The electrical connection between each of the gate electrodes G of the plurality of MOSFET-Qs and the channel formation region CH is performed by directly connecting the gate electrode G and the semiconductor layer 4. Since a region for connecting the semiconductor layer 4 to another conductive film is not required, the non-active region (contact region) of the semiconductor layer 4 is equivalent to this.
Area can be reduced. As a result, the MO electrically connecting the gate electrode G and the channel formation region CH is formed.
Higher integration of the mask ROM having the SFET-Q can be further achieved.
【００５８】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。As described above, the invention made by the present inventor is:
Although specifically described based on the embodiment, the present invention
It is needless to say that the present invention is not limited to the above-described embodiment, but can be variously modified without departing from the scope of the invention.
【００５９】[0059]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
【００６０】ゲート電極とチャネル形成領域とが電気的
に接続される電界効果トランジスタを有する半導体集積
回路装置の高集積化を図ることができる。High integration of a semiconductor integrated circuit device having a field effect transistor in which a gate electrode and a channel formation region are electrically connected can be achieved.
【図１】本発明の実施形態１である半導体集積回路装置
に搭載されたインバータ回路の構成を示す模式的平面図
である。FIG. 1 is a schematic plan view illustrating a configuration of an inverter circuit mounted on a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図２】図１のＡ−Ａ線に沿う断面図である。FIG. 2 is a sectional view taken along line AA of FIG.
【図３】図１のＢ−Ｂ線に沿う断面図である。FIG. 3 is a sectional view taken along line BB of FIG. 1;
【図４】図１のＣ−Ｃ線に沿う断面図である。FIG. 4 is a sectional view taken along the line CC of FIG. 1;
【図５】本発明の実施形態２であるマスクＲＯＭのメモ
リアレイ部における等価回路図である。FIG. 5 is an equivalent circuit diagram in a memory array section of a mask ROM according to a second embodiment of the present invention.
【図６】前記マスクＲＯＭのメモリアレイ部の構成を示
す模式的平面図である。FIG. 6 is a schematic plan view showing a configuration of a memory array section of the mask ROM.
【図７】図６のＤ−Ｄ線に沿う断面図である。FIG. 7 is a sectional view taken along line DD of FIG. 6;
【図８】図６のＥ−Ｅ線に沿う断面図である。FIG. 8 is a sectional view taken along line EE in FIG. 6;
１…半導体基板、２…支持基板、３…絶縁層、４…半導
体層、５…絶縁膜、６…ｎ型半導体領域、７…ｐ型半導
体領域、８…ゲート絶縁膜、９…多結晶シリコン膜、１
０…ｐ型半導体領域、１１…ｎ型半導体領域、１２…サ
イドウォールスペーサ、１３…ｐ型半導体領域、１４…
ｎ型半導体領域、１５Ａ，１５Ｂ，１５Ｃ、１５Ｄ…シ
リサイド層、１６…層間絶縁膜、１７Ａ，１７Ｂ，１７
Ｃ，１７Ｄ…配線、Ｑｐ，ＲＴ…ｐチャネル導電型ＭＯ
ＳＦＥＴ、Ｑｎ，Ｑ…ｎチャネル導電型ＭＯＳＦＥＴ、
Ｇ，Ｇ１，Ｇ２…ゲート電極、ＣＨ，ＣＨ１，ＣＨ２…
チャネル形成領域。REFERENCE SIGNS LIST 1 semiconductor substrate 2 support substrate 3 insulating layer 4 semiconductor layer 5 insulating film 6 n-type semiconductor region 7 p-type semiconductor region 8 gate insulating film 9 polycrystalline silicon Membrane, 1
0 ... p-type semiconductor region, 11 ... n-type semiconductor region, 12 ... sidewall spacer, 13 ... p-type semiconductor region, 14 ...
n-type semiconductor region, 15A, 15B, 15C, 15D: silicide layer, 16: interlayer insulating film, 17A, 17B, 17
C, 17D: wiring, Qp, RT: p-channel conductivity type MO
SFET, Qn, Q ... n-channel conductivity type MOSFET,
G, G1, G2 ... gate electrode, CH, CH1, CH2 ...
Channel formation area.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA08 AB01 AB03 AC01 BA16 BB02 BB05 BB08 BB12 BB15 BC06 BE08 BF02 BG01 BG05 BG07 DA25 5F110 AA01 AA06 BB04 BB05 CC02 DD05 DD13 EE05 EE09 EE10 EE14 FF02 FF04 FF22 GG02 HJ01 HK05 HK32 HL03 HL06 HM15 NN02 NN23 NN40 NN62 QQ11 ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) HL06 HM15 NN02 NN23 NN40 NN62 QQ11
Claims (5)
介して延在し、一部が前記半導体層の非活性領域上に引
き出されたゲート電極と、前記ゲート電極と対向して前
記半導体層の活性領域に形成され、前記半導体層の非活
性領域と電気的に接続されたチャネル形成領域とを有
し、前記ゲート電極と前記チャネル形成領域とが電気的
に接続される電界効果トランジスタを有する半導体集積
回路装置であって、 前記ゲート電極は前記半導体層の非活性領域に接続され
ていることを特徴とする半導体集積回路装置。A gate electrode extending over an active region of the semiconductor layer via a gate insulating film, a part of which is extended onto a non-active region of the semiconductor layer; A field-effect transistor formed in an active region of the semiconductor layer and having a channel formation region electrically connected to an inactive region of the semiconductor layer, wherein the gate electrode and the channel formation region are electrically connected; The semiconductor integrated circuit device according to claim 1, wherein the gate electrode is connected to an inactive region of the semiconductor layer.
膜を介して延在し、一部が前記半導体層の第一非活性領
域上に引き出された第一ゲート電極と、前記第一ゲート
電極と対向して前記半導体層の第一活性領域に形成さ
れ、前記半導体層の第一非活性領域と電気的に接続され
た第一チャネル形成領域とを有し、前記第一ゲート電極
と前記第一チャネル形成領域とが電気的に接続される第
一導電型電界効果トランジスタと、 前記半導体層の第一活性領域と異なる第二活性領域上を
ゲート絶縁膜を介して延在し、一部が前記半導体層の第
一非活性領域と異なる第二非活性領域上に引き出され、
前記第一ゲート電極と電気的に接続された第二ゲート電
極と、前記第二ゲート電極と対向して前記半導体層の第
二活性領域に形成され、前記半導体層の第二非活性領域
と電気的に接続された第二チャネル形成領域とを有し、
前記第二ゲート電極と前記第二チャネル形成領域とが電
気的に接続される第二導電型電界効果トランジスタとを
有する半導体集積回路装置であって、 前記第一ゲート電極は前記半導体層の第一非活性領域に
直に接続され、前記第二ゲート電極は前記半導体層の第
二非活性領域に直に接続されていることを特徴とする半
導体集積回路装置。2. A first gate electrode extending on a first active region of a semiconductor layer via a gate insulating film and partially extending to a first non-active region of the semiconductor layer; A first channel formation region formed in the first active region of the semiconductor layer facing the gate electrode and electrically connected to the first inactive region of the semiconductor layer; A first conductivity type field effect transistor electrically connected to the first channel formation region; and a second active region of the semiconductor layer, which is different from the first active region, extending through a gate insulating film; Part is drawn out on a second inactive region different from the first inactive region of the semiconductor layer,
A second gate electrode electrically connected to the first gate electrode; and a second gate electrode formed in the second active region of the semiconductor layer facing the second gate electrode and electrically connected to the second inactive region of the semiconductor layer. And a second channel formation region connected to the
A semiconductor integrated circuit device having a second conductivity type field effect transistor in which the second gate electrode and the second channel formation region are electrically connected, wherein the first gate electrode is a first one of the semiconductor layers. A semiconductor integrated circuit device, which is directly connected to a non-active region, and wherein the second gate electrode is directly connected to a second non-active region of the semiconductor layer.
ることを特徴とする請求項１又は請求項２に記載の半導
体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein said semiconductor layer is provided on an insulating layer.
向に沿って複数配列され、前記複数の電界効果トランジ
スタの夫々のゲート電極が一体化された素子列を有する
半導体集積回路装置であって、 前記複数の電界効果トランジスタの夫々のゲート電極と
チャネル形成領域との電気的な接続は、前記素子配列毎
に行なわれていることを特徴とする半導体集積回路装
置。4. A semiconductor integrated circuit device having a plurality of field-effect transistors arranged along a gate width direction thereof and having an element row in which respective gate electrodes of the plurality of field-effect transistors are integrated. A semiconductor integrated circuit device, wherein the electrical connection between each gate electrode and the channel forming region of the field effect transistor is performed for each element arrangement.
のチャネル形成領域は絶縁層上の半導体層に形成され、
前記ゲート電極は前記半導体層に直に接続されているこ
とを特徴とする請求項４に記載の半導体集積回路装置。5. A channel forming region of each of the plurality of field effect transistors is formed in a semiconductor layer on an insulating layer,
5. The semiconductor integrated circuit device according to claim 4, wherein said gate electrode is directly connected to said semiconductor layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10366742A JP2000196091A (en) | 1998-12-24 | 1998-12-24 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10366742A JP2000196091A (en) | 1998-12-24 | 1998-12-24 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000196091A true JP2000196091A (en) | 2000-07-14 |
Family
ID=18487557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10366742A Pending JP2000196091A (en) | 1998-12-24 | 1998-12-24 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000196091A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040108A (en) * | 2002-07-08 | 2004-02-05 | Toppoly Optoelectronics Corp | Thin film transistor with ldd structure and its manufacturing method |
| JP2015060989A (en) * | 2013-09-19 | 2015-03-30 | 富士通セミコンダクター株式会社 | Semiconductor device and method of manufacturing the same |
| JP2018032877A (en) * | 2017-11-29 | 2018-03-01 | ラピスセミコンダクタ株式会社 | Semiconductor device |
-
1998
- 1998-12-24 JP JP10366742A patent/JP2000196091A/en active Pending
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|---|---|---|---|---|
| JP2004040108A (en) * | 2002-07-08 | 2004-02-05 | Toppoly Optoelectronics Corp | Thin film transistor with ldd structure and its manufacturing method |
| JP2015060989A (en) * | 2013-09-19 | 2015-03-30 | 富士通セミコンダクター株式会社 | Semiconductor device and method of manufacturing the same |
| JP2018032877A (en) * | 2017-11-29 | 2018-03-01 | ラピスセミコンダクタ株式会社 | Semiconductor device |
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