JP2000195768A - Manufacturing epitaxial wafer - Google Patents
Manufacturing epitaxial waferInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】 本発明は、エピタキシャル
ウェーハの製造方法に関する。特に大口径のエピタキシ
ャルウェーハをより低価格で提供する方法に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a method for manufacturing an epitaxial wafer. In particular, the present invention relates to a method of providing a large-diameter epitaxial wafer at a lower cost.
【０００２】[0002]
【従来の技術】 従来からエピタキシャルウェーハの製
造に際しては、その基板として使用されているシリコン
ウェーハの表面は鏡面加工が施されたものが使用されて
いる。しかしながら、鏡面加工するための研磨工程は複
雑で、且つ、長時間を要する作業であり、そのために、
エピタキシャルウェーハの価格がどうしても割高となら
ざるを得ないのが現状である。とくに、鏡面加工に際し
ては、エピタキシャルウェーハの基板として要求される
研磨鏡面の表面粗さを出そうとするとどうしても基板と
してのシリコンウェーハの平坦度が損なわれたり、加工
歪みが生じてしまい、これを如何に制御するかに大きな
精力が割かれてきた。勿論、鏡面加工を簡略化し、鏡面
加工により生ずるコストを削減しようとする提案もなさ
れている。研磨作業の回数を減らすことによるコスト低
減は達成できるが、一回の研磨作業で目標とする表面粗
さを達成するには複雑な工程管理を要し、工程数を削減
した効果が必ずしも発揮されるとは言い難い。勿論、研
磨工程そのものを廃止するものでないことから、クリー
ンルーム内に大型の研磨装置や洗浄装置の設置を必要と
することには変わりなく、固定費の面からみるとコスト
的には大幅な軽減を期待することはできない。2. Description of the Related Art Conventionally, in manufacturing an epitaxial wafer, a silicon wafer used as a substrate thereof has been subjected to mirror finishing. However, the polishing process for mirror finishing is a complicated and time-consuming operation.
At present, the cost of epitaxial wafers must be relatively high. In particular, when performing mirror polishing, if the surface roughness of the polished mirror surface required for the substrate of the epitaxial wafer is to be obtained, the flatness of the silicon wafer as the substrate will be impaired or the processing distortion will occur. A great deal of energy has been devoted to control. Of course, proposals have been made to simplify mirror finishing and to reduce costs caused by mirror finishing. Cost reduction can be achieved by reducing the number of polishing operations, but complicated process management is required to achieve the target surface roughness in one polishing operation, and the effect of reducing the number of processes is not always exhibited. It is hard to say. Of course, since the polishing process itself is not abolished, it still requires the installation of a large-scale polishing device and cleaning device in the clean room, and in terms of fixed costs, the cost is greatly reduced. I can't expect it.
【０００３】[0003]
【発明が解決しようとする課題】 本発明は、このよう
な従来技術の有する問題を解決しようとするものであ
り、その目的とするところは、いわゆるメカノケミカル
研磨による研磨工程を全く必要としないシリコンウェー
ハを基板として使用し、その上にエピタキシャル層を形
成することにより、より低コストでエピタキシャルウェ
ーハを製造する方法を提供しようとするものである。SUMMARY OF THE INVENTION The present invention is to solve such a problem of the prior art, and it is an object of the present invention to provide a silicon wafer which does not require any polishing step by so-called mechanochemical polishing. An object of the present invention is to provide a method of manufacturing an epitaxial wafer at lower cost by using a wafer as a substrate and forming an epitaxial layer thereon.
【０００４】[0004]
【課題を解決するための手段】 すなわち、本発明によ
れば、シリコンウェーハの製造工程に於いて、鏡面加工
の直前の工程であるケミカルエッチング工程の段階で、
ラッピング工程迄の工程で生じた機械的加工歪みのみを
取り除けるような条件でシリコンウェーハをケミカルエ
ッチングし、いわゆるケミカルエッチドウェーハを得た
後、このケミカルエッチドウェーハをＨ2ガスの存在下
で高温加熱処理することにより、所望の表面粗さを有
し、平坦度に於いてもまた加工歪みの面でもエピタキシ
ャル層を形成するに充分な性質を有するシリコンウェー
ハ基板を製造することにより上記の課題を解決すること
を見いだし本発明を完成したものである。That is, according to the present invention, in the step of chemical etching, which is a step immediately before mirror finishing, in a silicon wafer manufacturing process,
The silicon wafer is chemically etched under the condition that only the mechanical processing distortion generated in the process up to the lapping process can be removed, and a so-called chemically etched wafer is obtained, and the chemically etched wafer is heated to a high temperature in the presence of H 2 gas. The above-mentioned problem is solved by producing a silicon wafer substrate having a desired surface roughness by heat treatment and having properties sufficient for forming an epitaxial layer in terms of flatness and also in terms of processing strain. The inventors have found a solution and have completed the present invention.
【０００５】[0005]
【発明の実施の形態】 本発明に係るエピタキシャルウ
ェーハの製造方法は、ケミカルエッチング工程に於い
て、前工程迄の工程で不可避的に生ずる機械的加工歪み
のみを取るのに充分な条件でケミカルエッチングを行い
ケミカルエッチドウェーハを得、エッチング後充分にこ
のケミカルエッチドウェーハの洗浄を行い、次いでＨ2
ガスの存在下で高温加熱処理し、シリコンウェーハの表
面粗さをＲＭＳで、１０ｎｍ以下、好ましくは、５ｎｍ
以下とし、かくして形成されたシリコンウェーハ表面に
常法によりエピタキシャル層を形成することからなる。
ケミカルエッチングに使用するシリコンウェーハは、ス
ライシング、エッジグライディング、ラッピング工程か
らなる従来法により製造されたシリコンウェーハ中間体
をそのまま使用してもよく、またスライシングされたシ
リコンウェーハ原板をそのままダクタイル研削法により
研削したものを使用することもできる。ケミカルエッチ
ングは、前工程迄の加工により生じた機械的加工損傷を
除去するに充分な条件で実施すればよい。ケミカルエッ
チングには、通常、ＨＦ、ＨＮＯ3、ＣＨ3ＣＯＯＨ等の
酸、またはそれらの酸の混合物に適当量の純水を加えて
調製したエッチング液を使用する。この工程では、機械
的加工損傷を取り除くのに充分な条件で行えばよく、研
磨工程用に使用するシリコンウェーハ中間体の様に微細
なクラックをも完全に取り除かなくともよい。従って、
エッチングの時間は、６０秒（エッチング率：０．７μ
ｍ／秒）で充分である。むしろ、従来通りのエッチング
時間をかけてエッチングを行うとウェーハが中凹の状態
となりＨ2ガス存在下での高温加熱処理に供しても所望
とする平坦度が出ないことがあり好ましくない。BEST MODE FOR CARRYING OUT THE INVENTION In the method for manufacturing an epitaxial wafer according to the present invention, in a chemical etching step, chemical etching is performed under conditions sufficient to remove only mechanical processing distortion inevitably generated in the steps up to the previous step. the resulting chemical etched wafer subjected performs extensive washing of the chemical etched wafer after etching, and then H 2
A high-temperature heat treatment is performed in the presence of a gas, and the surface roughness of the silicon wafer is measured by RMS to be 10 nm or less, preferably 5 nm.
In the following, an epitaxial layer is formed on the surface of the silicon wafer thus formed by a conventional method.
The silicon wafer used for chemical etching may be a silicon wafer intermediate produced by a conventional method consisting of slicing, edge gliding, and lapping processes as it is, or a sliced silicon wafer master may be ground by ductile grinding as it is. You can also use what you have done. Chemical etching may be performed under conditions sufficient to remove mechanical processing damage caused by processing up to the previous step. For chemical etching, usually, an etching solution prepared by adding an appropriate amount of pure water to an acid such as HF, HNO 3 , CH 3 COOH, or a mixture of these acids is used. This step may be performed under conditions sufficient to remove mechanical processing damage, and fine cracks such as a silicon wafer intermediate used in the polishing step need not be completely removed. Therefore,
The etching time is 60 seconds (etching rate: 0.7 μm).
m / sec) is sufficient. Rather, if the etching is performed over the conventional etching time, the wafer will be in a concave state, and even if the wafer is subjected to high-temperature heat treatment in the presence of H 2 gas, the desired flatness may not be obtained, which is not preferable.
【０００６】 ダクタイル研削法によるスライシングさ
れたシリコンウェーハ原板の研削には、＃２５００〜＃
３０００のダイヤモンド砥粒を使用した砥石車を装着し
た研削機を用いて行う。砥石車の回転速度は１０００ｒ
ｐｍ〜２０００ｒｐｍで、定盤速度は５０ｍｍ／分〜１
５０ｍｍ／分で行えばよい。かくして研削したシリコン
ウェーハの表面粗さＲＭＳはラッピング工程により得ら
れるものと同等の表面粗さを有しており、通常０．１μ
ｍ程度である。ダグタイル研削法により製造したシリコ
ンウェーハの場合も上記と同様の条件でケミカルエッチ
ングを行い研削による損傷等を取り除く。このようにし
て得られたシリコンウェーハをＨ2ガスの存在下で高温
加熱処理することによりシリコンウェーハの表面の粗さ
ＲＭＳを１０ｎｍ以下、好ましくは、５ｎｍ以下とする
ことができる。シリコンウェーハの表面粗さが上記の範
囲内にあれば、その上にエピタキシャル層を常法により
充分形成することができる。上記の高温加熱処理は、６
００℃以上〜１１５０℃以下、好ましくは、９００℃以
上から１１００℃以下の温度で、また、加熱時間は、１
分以上〜３０分以下である。加熱温度が１１５０℃を超
えると表面の粗さが所望の範囲内とならないだけでな
く、無数の微細なピッチが形成されることがあるので好
ましくない。６００℃未満だと、所望とする表面粗さが
出ないことがあるので好ましくない。加熱時間が１分未
満では上限の温度条件下でも表面粗さの改良が充分でな
いだけでなく、平坦度の改善効果も出ない。３０分を超
えると無数のピッチが表面に形成されるので好ましくな
い。使用するＨ2ガスは、その一部がＮ2ガス、アルゴン
等の不活性ガスで置換されたものでもよい。Ｈ2ガスの
みの方が作業性がよいので好ましい。Ｈ2ガス圧は、減
圧としてもよく、また、常圧のままでもよい。[0006] The grinding of the sliced silicon wafer master by the ductile grinding method is performed in the order of # 2500 to # 2500.
This is performed using a grinding machine equipped with a grinding wheel using 3000 diamond abrasive grains. The rotation speed of the grinding wheel is 1000r
pm to 2000 rpm, platen speed is 50 mm / min to 1
It may be performed at 50 mm / min. The surface roughness RMS of the silicon wafer thus ground has the same surface roughness as that obtained by the lapping process, and is usually 0.1 μm.
m. In the case of a silicon wafer manufactured by the ductile grinding method, chemical etching is performed under the same conditions as described above to remove damage and the like due to grinding. By subjecting the thus obtained silicon wafer to high-temperature heat treatment in the presence of H 2 gas, the surface roughness RMS of the silicon wafer can be reduced to 10 nm or less, preferably 5 nm or less. If the surface roughness of the silicon wafer is within the above range, an epitaxial layer can be sufficiently formed thereon by a conventional method. The above high-temperature heat treatment is performed in 6
The temperature is from 00 ° C to 1150 ° C, preferably from 900 ° C to 1100 ° C, and the heating time is 1 hour.
Min to 30 min. If the heating temperature exceeds 1150 ° C., not only is the surface roughness not within the desired range, but also an infinite number of fine pitches may be formed, which is not preferable. If the temperature is lower than 600 ° C., the desired surface roughness may not be obtained, which is not preferable. If the heating time is less than 1 minute, the surface roughness is not sufficiently improved even under the upper limit temperature condition, and the effect of improving the flatness is not obtained. If the time exceeds 30 minutes, an infinite number of pitches are formed on the surface, which is not preferable. The H 2 gas used may be a gas in which a part thereof is replaced by an inert gas such as N 2 gas or argon. It is preferable to use only H 2 gas because the workability is better. The H 2 gas pressure may be a reduced pressure or may be a normal pressure.
【０００７】 エピタキシャル層を形成する場合の条件
は、常法に従えばよい。すなわち、ソースガスとして
は、ＳｉＨ4、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4
等を使用すればよい。通常は、水素雰囲気下で９５０℃
〜１２００℃に加熱し、反応炉内に設置されたウェーハ
上にシリコンの単結晶層を５μｍ〜１０μｍの厚さに形
成させる。The conditions for forming the epitaxial layer may be in accordance with a conventional method. That is, as the source gas, SiH 4 , SiH 2 Cl 2 , SiHCl 3 , SiCl 4
Etc. may be used. Usually 950 ° C under hydrogen atmosphere
Heat to about 1200 ° C. to form a silicon single crystal layer with a thickness of 5 μm to 10 μm on a wafer placed in a reaction furnace.
【０００８】[0008]
【実施例】 以下、実施例に基づき本発明を詳細に説明
する。勿論、本発明は、以下の実施例により何等制限さ
れるものではない。また、かくして調製されたシリコン
ウェーハの評価は、ゲート酸化膜の電気的耐圧特性を測
定することにより行う。エピタキシャル層が形成された
ウェーハ上に酸化膜（厚さ：２００Å）を形成し、この
上に１ｍｍ×１ｍｍの大きさのポリシリコン層からなる
ゲート電極を設け、この電極とシリコンウェーハとの間
に特定の大きさの電圧を印荷して、予め定めたシリコン
ウェーハ上の１００箇所の地点での電圧印荷後の酸化膜
破壊の発生の有無を検査して、破壊の起こった箇所の割
合を１００分率で示した。また、酸化誘起積層欠陥密度
をセコエッチング法により測定し、この値も評価の基準
の一つとして採用した。 （実施例１）口径２００ｍｍのシリコンインゴットをス
ライシングし、エッジグライディング工程、ラッピング
工程に供して調製した表面粗さＲＭＳが０．１μｍのシ
リコンウェーハをフッ酸、硝酸および酢酸よりなる混酸
でエッチング処理をして、機械的加工損傷を取り除く。
エッチング処理後充分に純水で洗浄し、乾燥後、得られ
たケミカルエッチドウェーハを以下の条件で高温加熱処
理に供する。 Ｈ2ガス：３０リッター／分 加熱温度：１１００℃ 加熱時間：３０分 かくして、高温加熱処理することによりシリコンウェー
ハの表面の粗さＲＭＳが５ｎｍ〜１０ｎｍのものが得ら
れる。かくして得られたシリコンウェーハをエピタキシ
ャル層形成用の反応炉内に収容してソースガスとしてＳ
ｉＨ4を用いてこの上に５μｍの厚さのエピタキシャル
層を形成する。かくして本発明に係る製造方法により製
造されるエピタキシャルウェーハについて酸化膜耐圧性
と酸化誘起積層欠陥を上記の方法により測定したとこ
ろ、破壊された電極の割合は、３％未満であり、また、
電子顕微鏡による欠陥密度の測定結果も５μｍ以上の大
きさの欠陥の数は１０／ｃｍ2以下であり充分に実用に
耐え得るものであった。Hereinafter, the present invention will be described in detail based on examples. Of course, the present invention is not limited at all by the following Examples. The evaluation of the silicon wafer thus prepared is performed by measuring the electric breakdown voltage characteristics of the gate oxide film. An oxide film (thickness: 200 mm) is formed on the wafer on which the epitaxial layer has been formed, and a gate electrode made of a polysilicon layer having a size of 1 mm × 1 mm is provided thereon, and between this electrode and the silicon wafer. A voltage of a specific magnitude is impressed, and the presence or absence of oxide film destruction after voltage imprint at 100 predetermined points on the silicon wafer is inspected. The values are shown in percentages. Further, the oxidation-induced stacking fault density was measured by a Secco etching method, and this value was also adopted as one of the evaluation criteria. (Example 1) A silicon ingot having a diameter of 200 mm was sliced and subjected to an edge grinding process and a lapping process, and a silicon wafer having a surface roughness RMS of 0.1 μm was etched with a mixed acid composed of hydrofluoric acid, nitric acid and acetic acid. To remove mechanical processing damage.
After the etching process, the substrate is sufficiently washed with pure water, dried, and then subjected to a high-temperature heat treatment under the following conditions. H 2 gas: 30 liters / min. Heating temperature: 1100 ° C. Heating time: 30 minutes Thus, a silicon wafer having a surface roughness RMS of 5 nm to 10 nm can be obtained by high-temperature heat treatment. The silicon wafer thus obtained is accommodated in a reaction furnace for forming an epitaxial layer, and S is used as a source gas.
An epitaxial layer having a thickness of 5 μm is formed thereon using iH 4 . Thus, when the oxide film pressure resistance and the oxidation-induced stacking fault of the epitaxial wafer manufactured by the manufacturing method according to the present invention were measured by the above-described method, the ratio of the broken electrode was less than 3%,
As a result of measuring the defect density by an electron microscope, the number of defects having a size of 5 μm or more was 10 / cm 2 or less, which was sufficient for practical use.
【０００９】（実施例２）以下の条件でダグタイル研削
法によりスライシングしたシリコンウェーハを研削す
る。 研削機：岡本社製ＰＳＧ−５２０ＤＸ 使用砥石車：砥粒＃３０００ダイヤモンドを使用した砥
石車 砥石車回転速度：２０００ｒｐｍ 定盤回転速度：５０ｍｍ／分 かくして得られるシリコンウェーハを用いて実施例１と
同一条件で高温加熱処理およびエピタキシャル層形成操
作に供して表面の粗さＲＭＳが７ｎｍのシリコンウェー
ハを得る。実施例１と同様の試験に供すると実施例１と
ほぼ同様の結果が得られる。(Embodiment 2) Sliced silicon wafers are ground by the dug tile grinding method under the following conditions. Grinding machine: PSG-520DX manufactured by Oka Head Office Grinding wheel: Grinding wheel using abrasive # 3000 diamond Grinding wheel rotation speed: 2000 rpm Platen rotation speed: 50 mm / min Same as Example 1 using the silicon wafer thus obtained. The wafer is subjected to a high-temperature heat treatment and an epitaxial layer forming operation under the conditions to obtain a silicon wafer having a surface roughness RMS of 7 nm. When subjected to the same test as in Example 1, almost the same results as in Example 1 are obtained.
【００１０】[0010]
【発明の効果】 本発明に係るエピタキシャルウェーハ
の製造方法によれば、シリコンウェーハを鏡面加工に供
することなく、エピタキシャル層形成用の基板として使
用できるものを提供することができ、このものを基板と
して使用して該表面にエピタキシャル層を形成すること
によりエピタキシャルウェーハを低コストで製造するこ
とができる。According to the method for manufacturing an epitaxial wafer according to the present invention, it is possible to provide a silicon wafer that can be used as a substrate for forming an epitaxial layer without subjecting the silicon wafer to mirror polishing, and using this as a substrate An epitaxial wafer can be manufactured at low cost by forming an epitaxial layer on the surface by using.
Claims (5)
存在下に高温加熱処理に供し、表面の粗さＲＭＳを１０
ｎｍ以下とし、その表面にエピタキシャル層を形成する
ことを特徴とするエピタキシャルウェーハの製造方法。1. A chemically etched wafer is subjected to a high-temperature heat treatment in the presence of H 2 gas to have a surface roughness RMS of 10%.
nm or less and an epitaxial layer is formed on the surface thereof.
より加工されたものである請求項１記載のエピタキシャ
ルウェーハの製造方法。2. The method for manufacturing an epitaxial wafer according to claim 1, wherein said chemically etched wafer is processed by a conventional method.
イル研削法によるものである請求項１記載のエピタキシ
ャルウェーハの製造方法。3. The method of manufacturing an epitaxial wafer according to claim 1, wherein the chemically etched wafer is formed by a ductile grinding method.
６００℃〜１１５０℃の高温で、１分〜３０分間行うも
のである請求項１〜３のいずれか１項に記載のエピタキ
シャルウェーハの製造方法。4. The high-temperature heat treatment is performed in the presence of H 2 gas.
The method according to claim 1, wherein the method is performed at a high temperature of 600 ° C. to 1150 ° C. for 1 minute to 30 minutes.
の高温で行う請求項１〜４のいずれか１項に記載のエピ
タキシャルウェーハの製造方法。5. The high-temperature heat treatment is performed at 900 ° C. to 1100 ° C.
The method for producing an epitaxial wafer according to claim 1, wherein the method is performed at a high temperature.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36687698A JP2000195768A (en) | 1998-12-24 | 1998-12-24 | Manufacturing epitaxial wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36687698A JP2000195768A (en) | 1998-12-24 | 1998-12-24 | Manufacturing epitaxial wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195768A true JP2000195768A (en) | 2000-07-14 |
Family
ID=18487914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36687698A Withdrawn JP2000195768A (en) | 1998-12-24 | 1998-12-24 | Manufacturing epitaxial wafer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000195768A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010515261A (en) * | 2006-12-28 | 2010-05-06 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | Method for producing a smooth wafer |
-
1998
- 1998-12-24 JP JP36687698A patent/JP2000195768A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010515261A (en) * | 2006-12-28 | 2010-05-06 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | Method for producing a smooth wafer |
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Legal Events
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