JP2000194330A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 水平走査駆動手段の回路規模を小さくできる
液晶表示装置を提供する。 【解決手段】 水平走査駆動手段が、ｎビットの表示デ
ータを格納する格納手段と、ｎビットの表示データのそ
れぞれのビット値に応じて、表示制御部から供給される
時間制御信号または第１レベルの電圧を選択するｎ個の
スイッチング手段と、ｎ個のスイッチング手段の各出力
電圧が第１レベルの電圧の場合に、出力状態を変化させ
る演算結果伝達手段と、演算結果伝達手段の出力状態の
変化に応じて、電源部から供給される階調電圧における
演算結果伝達手段の出力状態変化時の電圧レベルを映像
信号電圧として映像信号線に供給する出力回路手段とを
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特に、各画素に映像信号電圧を供給する回路に適
用して有効な技術に関する。

【０００２】

【従来の技術】画素毎に能動素子（例えば、薄膜トラン
ジスタ）を有し、この能動素子をスイッチング駆動する
アクティブマトリクス型液晶表示装置は、ノート型パソ
コン等の表示装置として広く使用されている。このアク
ティブマトリクス型液晶表示装置の１つに、ＴＦＴ（Th
in Film Transister）方式の液晶表示モジュールが知
られている。このＴＦＴ方式の液晶表示モジュールで
は、薄膜トランジスタ（ＴＦＴ）を介して画素電極に映
像信号電圧（階調電圧）を印加するため、各画素間のク
ロストークがなく、単純マトリクス型液晶表示装置のよ
うにクロストーク防止するための特殊な駆動方法を用い
ることなく、多階調表示が可能である。アクティブマト
リクス型液晶表示装置において、前記多階調表示を可能
にするために、各画素に多階調の映像信号電圧を印加す
る駆動方法として、特開平５−３５２００号公報に記載
されている方法が知られている。前記公報（特開平５−
３５２００号）に記載されている方法は、２^m個の電圧
バスラインを設け、この２^m個の電圧バスラインから供
給される階調電圧を、１走査期間（１走査ライン）の間
２^k個の階段状に変化させる。そして、ｎビットの表示
データの上位ｍビットの値により、前記２^m個の電圧バ
スラインのいずれかの一つを選択し、また、ｎビットの
表示データの下位ｋ（ｋ＝ｎ−ｍ）ビットの値により、
当該選択された電圧バスライン上の階調電圧の階段状に
変化する電圧レベルの一つ選択して、各画素の画素電極
に印加するものである。例えば、表示データが３ビット
（ｎ＝３）であり、また、ｍが１、ｋが２である場合、
２本の電圧バスラインを設け、この２本の電圧バスライ
ン上の階調電圧の電圧レベルを、１走査期間の間、それ
ぞれ４個の階段状に変化させるようにし、そして、３ビ
ットの表示データの上位１ビットの値により、２本の電
圧バスラインのいずれか１本の電圧バスライン上の階調
電圧を選択し、当該選択された電圧バスライン上の４個
の階段状に変化する電圧レベルの一つを、３ビットの表
示データの下位２ビットの値により選択し、各画素の画
素電極に印加すようにしたものである。前記公報に記載
された駆動方法によれば、各画素に映像信号電圧を印加
する回路の動作速度を低減でき、また、電圧バスライン
の本数を低減することが可能である。

【０００３】

【発明が解決しようとする課題】近年、液晶表示装置に
おいては、６４階調、あるいは２５６階調へとより多階
調化が進みつつある。そして、前記公報に記載された駆
動方法により、６４階調、あるいは２５６階調を実現す
る場合に、選択された電圧バスライン上における、２^k
個の階段状に変化する電圧レベルを選択する選択回路の
回路規模が大きくなり、当該選択回路を液晶表示パネル
内に組み込む場合には、当該選択回路の占有面積が大き
くなり、液晶表示パネルが大型化するという問題点があ
った。本発明は、前記従来技術の問題点を解決するため
になされたものであり、本発明の目的は、液晶表示装置
において、水平走査駆動手段の回路規模を小さくするこ
とが可能となる技術を提供することにある。本発明の前
記目的と新規な特徴は、本明細書の記述及び添付図面に
よって明らかにする。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【０００５】即ち、本発明は、一方が透明の互いに対向
する２枚の基板と、前記２枚の基板に挟まれた液晶層と
を有する液晶表示装置で、複数の画素と、前記複数の画
素に映像信号電圧を印加する複数の映像信号線と、前記
複数の映像信号線に映像信号電圧を供給する駆動手段
と、前記駆動手段に複数個の階調電圧を供給する電源部
と、前記駆動手段を制御する表示制御手段とを備える液
晶表示装置であって、前記表示制御手段は、前記駆動手
段に対して、少なくともｎビットの表示データと、ｐ種
類の時間制御信号を供給し、前記電源部は、前記駆動手
段に対して、電圧レベルがそれぞれ異なり、１走査期間
内にその電圧レベルが時間とともに変化する２^m個の階
調電圧を供給し、前記駆動手段は、前記表示制御手段か
ら送信されるｎビットの表示データを格納する格納手段
と、前記各映像信号線毎に設けられ、前記格納手段に格
納されたｎビットの表示データのｍビットのビット値に
応じて、前記電源部から供給される２^m個の階調電圧の
中のいずれか１つを選択する選択手段と、前記各映像信
号線毎に設けられ、前記格納手段に格納されたｎビット
の表示データのｐビットのそれぞれのビット値に応じ
て、前記表示制御部から供給される時間制御信号または
第１レベルの電圧を選択するｐ個のスイッチング手段
と、前記各映像信号線毎に設けられ、前記ｐ個のスイッ
チング手段の各出力電圧が第１レベルの電圧の場合に、
出力状態を変化させる論理回路手段と、前記各映像信号
線毎に設けられ、前記論理回路手段の出力状態の変化に
応じて、前記選択手段により選択された階調電圧におけ
る、前記論理回路手段の出力状態変化時の電圧レベルを
映像信号電圧として、前記各映像信号線に供給する出力
回路手段とを備えることを特徴とする。

【０００６】また、本発明は、マトリクス状に設けられ
る複数の画素と、前記複数の画素の列または行方向の画
素に映像信号電圧を印加する複数の映像信号線と、前記
複数の映像信号線に映像信号電圧を供給する駆動手段
と、少なくとも、前記駆動手段に複数個の階調電圧を供
給する電源部と、前記駆動手段を制御する表示制御手段
とを備える液晶表示装置であって、前記表示制御手段
は、前記駆動手段に対して、少なくともｎビットの表示
データと、ｎ個の時間制御信号を供給し、前記電源部
は、前記駆動手段に対して、１走査期間内にその電圧レ
ベルが時間とともに変化する階調電圧を供給し、前記駆
動手段は、前記表示制御手段から送信されるｎビットの
表示データを格納する格納手段と、前記各映像信号線毎
に設けられ、前記格納手段に格納されたｎビットの表示
データのそれぞれのビット値に応じて、前記表示制御部
から供給される時間制御信号または第１レベルの電圧を
選択するｎ個のスイッチング手段と、前記各映像信号線
毎に設けられ、前記ｎ個のスイッチング手段の各出力電
圧が第１レベルの電圧の場合に、出力状態を変化させる
演算結果伝達手段と、前記各映像信号線毎に設けられ、
前記演算結果伝達手段の出力状態の変化に応じて、前記
電源部から供給される階調電圧における、前記演算結果
伝達手段の出力状態変化時の電圧レベルを映像信号電圧
として、前記各映像信号線に供給する出力回路手段とを
備えることを特徴とする。

【０００７】また、本発明は、透明の互いに対向する２
枚の基板と、前記２枚の基板に挟まれた液晶層とを有す
る液晶表示装置で、複数の画素と、前記複数の画素に映
像信号電圧を印加する複数の映像信号線と、前記複数の
映像信号線に映像信号電圧を供給する駆動回路と、前記
駆動回路に表示データを供給する複数の表示データ線
と、前記駆動回路に複数の階調電圧を供給する階調電圧
線とを有する液晶表示装置であって、前記駆動回路は、
前記表示データ線毎に設けられ、前記表示データ線によ
り供給される表示データに基づいて演算を行う複数の表
示データ演算回路と、前記表示データ演算回路の演算結
果に従い、前記階調電圧線により供給される複数の階調
電圧の中のいずれか１つの階調電圧を映像信号電圧とし
て前記映像信号線に出力する階調電圧出力回路と、前記
各表示データ演算回路の演算結果を前記階調電圧出力回
路に伝える演算結果伝達線とを備え、前記複数の表示デ
ータ演算回路と、前記階調電圧出力回路と、前記演算結
果伝達線とは、前記各映像信号線毎に設けられ、かつ、
前記複数の表示データ演算回路と、前記階調電圧出力回
路とは、前記映像信号線毎に演算結果伝達線で直列に接
続されていることを特徴とする。

【０００８】また、本発明は、互いに対向する２枚の基
板と、前記２枚の基板に挟まれた液晶層とを有する液晶
表示装置で、複数の画素と、前記複数の画素に映像信号
電圧を印加する複数の映像信号線と、前記複数の映像信
号線に映像信号電圧を供給する駆動回路と、前記駆動回
路に表示データを供給する複数の表示データ線と、前記
駆動回路に、時間に従って周期的に変化する階調電圧を
供給する階調電圧線と、前記駆動回路に、パルス信号を
供給する複数の制御信号線とを有する液晶表示装置であ
って、前記駆動回路は、前記表示データ線毎に設けら
れ、前記表示データ線により供給される表示データと、
前記複数の制御信号線の中の対応する時間制御線により
供給されるパルス信号との演算を行う複数の演算回路
と、前記複数の演算回路の値に応じて、前記階調電圧線
により供給される階調電圧の中のいずれか１つの階調電
圧を選択する選択手段とを備え、前記複数の演算回路
と、前記選択手段とは、前記各映像信号線毎に設けら
れ、前記表示データは、前記表示データ線毎に設けられ
る格納手段に格納されることを特徴とする。

【０００９】また、本発明は、互いに対向する２枚の基
板と、前記２枚の基板に挟まれた液晶層とを有する液晶
表示装置で、複数の画素と、前記複数の画素に映像信号
電圧を印加する複数の映像信号線と、前記複数の映像信
号線に映像信号電圧を供給する駆動回路と、前記駆動回
路に、ｎビットの表示データを供給するｎ本の表示デー
タ線と、前記駆動回路に、時間に従って周期的に２ⁿ段
階に変化する階調電圧を供給する階調電圧線と、前記駆
動回路に、前記階調電圧の変化に従い値が変化するデー
タを供給するｎ本の制御信号線とを有する液晶表示装置
であって、前記駆動回路は、表示データ線毎に設けら
れ、前記表示データ線により供給される表示データと、
前記ｎ個の制御信号線の中の対応する制御信号線により
供給されるデータとで演算を行うｎ個の演算回路と、前
記ｎ個の演算回路の演算結果に応じて、前記階調電圧線
により供給される階調電圧の中のいずれか１つの階調電
圧を選択し、映像信号電圧として出力する出力回路とを
有し、前記ｎ個の演算回路と、前記出力回路とは、前記
各映像信号線毎に設けられ、かつ、前記ｎ個の演算回路
は、前記各映像信号線の延長線上に設けられていること
を特徴とする。

【００１０】

【発明の実施の形態】以下、本発明実施の形態を図面を
参照して説明する。なお、発明の実施の形態を説明する
ための全図において、同一機能を有するものは同一符号
を付け、その繰り返しの説明は省略する。

【００１１】［実施の形態１］図１は、本発明の実施の
形態１のＴＦＴ方式の液晶表示モジュールの全体の概略
構成を示すブロック図である。本実施の形態の液晶表示
モジュールは、液晶表示パネル（本発明の液晶表示素
子）１０と、表示制御装置１１と、電源回路１２とで構
成される。液晶表示パネル１０は、表示部１１０と、垂
直画素ライン選択回路（以下、水平走査回路と称す
る。）１２０と、水平画素ライン選択回路（以下、垂直
走査回路と称する。）１３０とから構成される。ここ
で、水平走査回路１２０は、メモリアドレス選択回路
（以下、水平シフトレジスタ回路と称する。）１２１
と、デジタル信号メモリアレイ１２２と、第１の選択回
路（上位ビット選択回路）１２３と、第２の選択回路
（下位ビット選択回路）１２４とから構成される。

【００１２】図２は、本実施の形態の液晶表示パネル１
０の一例の等価回路を示す回路図である。なお、図２で
は、表示制御装置１１から、水平走査回路１２０および
垂直走査回路１３０に入力される信号と、電源回路１２
から水平走査回路１２０に入力される階調電圧とを合わ
せて図示している。本実施の形態の表示部１１０は、マ
トリクス状に配置される画素を有し、各画素は隣接する
２本のゲート信号線（走査信号線または水平信号線）
（Ｇ）と、隣接する２本のドレイン信号線（映像信号線
または垂直信号線）（Ｄ）との交差領域（４本の信号線
で囲まれた領域）内に配置される。各画素は、例えば、
ポリシリコントランジスタ（以下、Ｐｏｌｙ−ＳｉＴｒ
と称する。）からなる薄膜トランジスタ（ＴＦＴ）を有
し、マトリクス状に配置された各画素の各列毎の各薄膜
トランジスタ（ＴＦＴ）のドレイン領域は、それぞれド
レイン信号線（Ｄ）に接続され、また、マトリクス状に
配置された各画素の各薄膜トランジスタ（ＴＦＴ）のソ
ース領域は、画素電極（ＩＴＯ１）に接続される。な
お、ドレイン領域およびソース領域は、本来その間のバ
イアス極性によって決まるもので、本実施の形態の液晶
表示装置では、その極性は動作中反転するので、ドレイ
ン領域、ソース領域は動作中入れ替わるものであるが、
本明細書では、便宜上一方をドレイン領域、他方をソー
ス領域と固定して説明する。

【００１３】マトリクス状に配置された各画素の各行毎
の各薄膜トランジスタ（ＴＦＴ）のゲート電極は、それ
ぞれゲート信号線（Ｇ）に接続され、各薄膜トランジス
タ（ＴＦＴ）は、ゲート電極に正のバイアス電圧を印加
すると導通し、ゲート電極に負のバイアス電圧を印加す
ると不導通になる。また、画素電極（ＩＴＯ１）とコモ
ン電極（対向電極）（ＩＴＯ２）との間に液晶層が設け
られるので、画素電極（ＩＴＯ１）とコモン電極（ＩＴ
Ｏ２）との間には、液晶容量（ＣＬＣ）が等価的に接続
される。さらに、薄膜トランジスタ（ＴＦＴ）のソース
領域と共通信号線（ＣＮ）との間には保持容量（ＣＳＴ
Ｇ）が形成され、この共通信号線（ＣＮ）には、コモン
電極に印加される（ＶＣＯＭ）の駆動電圧が印加され
る。なお、図２は回路図であるが、実際の幾何学的配置
に対応して描かれている。マトリクス状に配置された各
画素の各列毎の各薄膜トランジスタ（ＴＦＴ）のドレイ
ン領域は、それぞれ映像信号線（Ｄ）に接続され、この
映像信号線（Ｄ）は、第２の選択回路１２４に接続され
る。マトリクス状に配置された各画素の各行毎の各薄膜
トランジスタ（ＴＦＴ）のゲート電極は、それぞれゲー
ト信号線（Ｇ）に接続され、このゲート信号線（Ｇ）
は、垂直走査回路１３０に接続される。

【００１４】表示制御装置１１は、１個の半導体集積回
路（ＬＳＩ）から構成され、コンピュータ本体側から送
信されてくるクロック信号、ディスプレイタイミング信
号、水平同期信号、垂直同期信号の各表示制御信号およ
び表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、水平走査回路１
２０、および垂直走査回路１３０を制御・駆動する。図
１に示す電源回路１２は、水平走査回路１２０に階調電
圧（ＶＡ１〜ＶＡ８）を供給し、また、薄膜トランジス
タ（ＴＦＴ）のゲート電極に印加する駆動電圧（正のバ
イアス電圧および負のバイアス電圧）を垂直走査回路１
３０に供給し、さらに、（ＶＣＯＭ）の駆動電圧をコモ
ン電極（ＩＴＯ２）に供給する。

【００１５】次に、表示データが６ビットの場合におけ
る、本実施の形態の液晶表示モジュールの動作の概略を
説明する。表示制御装置１１は、垂直同期信号入力後
に、第１番目のディスプレイタイミング信号が入力され
ると、これを第１番目の表示ラインと判断して垂直走査
回路１３０にスタートパルス（ＳＹ）を出力する。ま
た、表示制御装置１１は、水平同期信号に基づいて、１
水平走査時間毎に、表示部１１０の各ゲート信号線
（Ｇ）に順次正のバイアス電圧を印加するように、垂直
走査回路１３０に１水平走査時間周期のシフトクロック
であるクロック（ＣＬＧ）を出力する。これにより、垂
直走査回路１３０は、ゲート信号線（Ｇ）を順次選択し
て、選択したゲート信号線（Ｇ）に正のバイアス電圧を
出力し、選択されたゲート信号線（Ｇ）にゲート電極が
接続される薄膜トランジスタ（ＴＦＴ）を１走査期間オ
ンとする。

【００１６】表示制御装置１１は、ディスプレイタイミ
ング信号が入力されると、これを表示開始位置と判断
し、受け取った単純１列の６ビットの表示データを、水
平走査回路１２０のデジタル信号メモリアレイ１２２に
出力する。同時に、表示制御装置１１は、水平走査回路
１２０の水平シフトレジスタ回路１２１に、スタートパ
ルス（ＤＸ）と、表示データラッチ用クロック（ＣＬ
Ｄ）を出力する。これにより、水平シフトレジスタ回路
１２１は、デジタル信号メモリアレイ１２２に、表示デ
ータ取り込み用シフトパルス（ＳＨ）を順次出力する。
デジタル信号メモリアレイ１２２は、この表示データ取
り込み用シフトパルス（ＳＨ）により、表示データを順
次格納し、表示データの上位ビットを第１の選択回路１
２３に、表示データの下位ビットを第２の選択回路１２
４に出力する。

【００１７】第１の選択回路１２３には、複数の階調電
圧（図２では、８個）が入力されており、第１の選択回
路１２３は、表示データの上位ビットで、この複数の階
調電圧のいずれか１つを選択して、第２の選択回路１２
４に出力する。この場合に、この複数の階調電圧は、１
走査期間内に、所定のタイミングでその電圧レベルが階
段状に変化する。第２の選択回路１２４は、表示データ
の下位ビットにより、第１の選択回路１２３で選択され
た階調電圧の、あるタイミングにおける電圧レベルを選
択して、ドレイン信号線（Ｄ）に出力する。これによ
り、選択されたゲート信号線（Ｇ）にゲート電極が接続
される薄膜トランジスタ（ＴＦＴ）を有する画素に、表
示データに対応した階調電圧が書き込まれ、表示部１１
０に画像が表示される。なお、図１に示す水平走査回路
１２０および垂直走査回路１３０は、液晶表示パネルに
組み込まれており、薄膜トランジスタ（ＴＦＴ）と同じ
くＰｏｌｙ−ＳｉＴｒで構成され、同一の基板上に形成
される。

【００１８】図３は、図１，図２に示すデジタル信号メ
モリアレイ１２２の回路構成を示す回路図である。図３
に示すように、デジタル信号メモリアレイ１２２は、第
１のラッチ回路１２２Ａと第２のラッチ回路１２２Ｂと
を備え、第１のラッチ回路１２２Ａは、水平シフトレジ
スタ回路１２１からの表示データ取り込み用シフトパル
ス（ＳＨ）により、表示制御装置１１からの表示データ
を順次ラッチする。第２のラッチ回路１２２Ｂは、表示
制御装置１１からの出力タイミング制御用クロック（Ｃ
ＬＡ）により、第１のラッチ回路１２２Ａに取り込まれ
た表示データをラッチし、当該表示データの上位３ビッ
トを第１の選択回路（１２３）に、下位３ビットを第２
の選択回路（１２４）に出力する。

【００１９】図４は、図１，２に示す第１の選択回路１
２３の１ドレイン信号線（Ｄ）当たりの選択回路の回路
構成を示す回路図である。同図において、Ｂ６は表示デ
ータの６ビット目、Ｂ５は表示データの５ビット目、Ｂ
４は表示データの４ビット目を表している。図４に示す
ように、第１の選択回路１２３内の１ドレイン信号線
（Ｄ）当たりの選択回路は、ｐ型ＭＯＳトランジスタ
（以下、単に、ＰＭＯＳと称する。）とｎ型ＭＯＳトラ
ンジスタ（以下、単に、ＮＭＯＳと称する。）とで構成
される第１ないし第３のゲート回路（ＧＴ１〜ＧＴ３）
を８組有する。各ゲート回路（ＧＴ１）のＰＭＯＳおよ
びＮＭＯＳのゲート電極には、表示データの６ビット
（Ｂ６）目の正相出力あるいは反転出力が印加され、ま
た、各ゲート回路（ＧＴ２）のＰＭＯＳおよびＮＭＯＳ
のゲート電極には、表示データの５ビット（Ｂ５）目の
正相出力あるいは反転出力が印加され、さらに、各ゲー
ト回路（ＧＴ３）のＰＭＯＳおよびＮＭＯＳのゲート電
極には、表示データの４ビット（Ｂ４）目の正相出力あ
るいは反転出力が印加される。そして、この各ゲート回
路（ＧＴ１〜ＧＴ３）のＰＭＯＳおよびＮＭＯＳのゲー
ト電極に印加する各ビットの正相出力あるいは反転出力
の組み合わせを変更することにより、８本の電圧バスラ
イン（１３１〜１３８）のいずれか一本の階調電圧を選
択して、第２の選択回路１２４に出力する。この場合
に、図５に示すように、各電圧バスライン（１３１〜１
３８）上の階調電圧（ＶＡ１〜ＶＡ８）は、その電圧レ
ベルがそれぞれ異なっており、かつ、その電圧レベル
は、１走査期間内に８段階の階段状に変化する。

【００２０】図６は、図１，２に示す第２の選択回路１
２４の１ドレイン信号線（Ｄ）当たりの選択回路の回路
構成を示す回路図である。同図において、Ｂ３は表示デ
ータの３ビット目、Ｂ２は表示データの２ビット目、Ｂ
１は表示データの１ビット目を表し、また、１４１〜１
４３、例えば、図７に示すような波形の時間制御
パルスが供給される時間制御信号線である。なお、図７
において、は表示データの３ビット（Ｂ３）目用、
は表示データの２ビット（Ｂ２）目用、は表示データ
の１ビット（Ｂ１）目用の時間制御パルスである。この
時間制御パルスは、Ｈｉｇｈレベル（以下、単に、Ｈレ
ベルと称する。）の電圧レベルと、Ｌｏｗレベル（以
下、単に、Ｌレベルと称する。）の電圧レベルとが交互
に繰り返されるパルスであって、表示データの１ビット
（Ｂ１）用の時間制御パルスの周期をｋとするとき、
表示データの２ビット（Ｂ２）目用の時間制御パルス
の周期が２ｋ、表示データの３ビット（Ｂ３）目用の時
間制御パルス周期が４ｋ（２×２×ｋ）となるパルス
である。また、この時間制御パルス（〜）は、図７
中のｔ_n−ｔ_n-1の期間内で、各階調電圧の階段状ステッ
プの中央付近で立ち上がるように構成する。これは、時
間制御パルスの立ち上がりのタイミングで、ドレイン信
号線（Ｄ）に印加される階調電圧が決定されるので、時
間制御パルスの電圧変化に要する時間を考慮して、ドレ
イン信号線（Ｄ）に印加される階調電圧を確実に決定で
きるようにするためである。

【００２１】図６に示すＰＭＯＳ（ＰＴ１）およびＮＭ
ＯＳ（ＮＴ１）から成るＣＭＯＳ構成のスイッチング回
路（ＳＷ１）は、それぞれのゲート電極に表示データの
１ビット目の正相出力が入力され、表示データの１ビッ
ト目がＨレベルの場合は、時間制御パルスを出力し、
表示データの１ビット目がＬレベルの場合は、ＶＤ（Ｈ
レベル）を出力する。同様に、ＰＭＯＳ（ＰＴ２）およ
びＮＭＯＳ（ＮＴ２）から成るＣＭＯＳ構成のスイッチ
ング回路（ＳＷ２）は、表示データの２ビット目がＨレ
ベルの場合は、時間制御パルスを出力し、表示データ
の２ビット目がＬレベルの場合は、ＶＤ（Ｈレベル）を
出力する。また、ＰＭＯＳ（ＰＴ３）およびＮＭＯＳ
（ＮＴ３）から成るＣＭＯＳ構成のスイッチング回路
（ＳＷ３）は、表示データの３ビット目がＨレベルの場
合は、時間制御パルスを出力し、表示データの３ビッ
ト目がＬレベルの場合は、ＶＤ（Ｈレベル）を出力す
る。

【００２２】各ＰＭＯＳ（ＰＴ４〜ＰＴ６）、および各
ＮＭＯＳ（ＮＴ４〜ＮＴ６）は、各スイッチング回路
（ＳＷ１〜ＳＷ３）の出力を入力とする３入力ナンド回
路を構成し、この３入力ナンド回路は、各入力ノード
（Ｎ１，Ｎ２，Ｎ３）に入力される信号がＨレベルとな
らない限り、その出力ノードをＨレベルに保つ。ＰＭＯ
Ｓ（ＰＴ７）、ＮＭＯＳ（ＮＴ７）およびＰＭＯＳ（Ｐ
Ｔ１１）は、それぞれのゲート電極に、図７に示すリセ
ットパルスが入力されるスイッチングトランジスタで
ある。リセットパルスがＨレベルときに、ＰＭＯＳ
（ＰＴ７）はオフとなるので、ノード（Ｎ４）とノード
（Ｎ５）との間の電気的接続が遮断され、同じく、ＰＭ
ＯＳ（ＰＴ１１）もオフとなるので、ノード（Ｎ６）と
ノード（Ｎ８）との間の電気的接続が遮断される。これ
により、ノード（Ｎ６）は、回路内の他のノードとの間
の電気的接続が遮断される。同時に、リセットパルス
がＨレベルときに、ＮＭＯＳ（ＮＴ７）がオンとなるの
で、ノード（Ｎ６）を電源電位（ＶＤ）に接続し、ノー
ド（Ｎ６）を初期状態とする。また、リセットパルス
がＬレベルのときには、ＰＭＯＳ（ＰＴ７）およびＰＭ
ＯＳ（ＰＴ１１）がオン、ＮＭＯＳ（ＮＴ７）がオフと
なるので、ノード（Ｎ４）とノード（Ｎ５）との間、お
よびノード（Ｎ６）とノード（Ｎ８）との間を電気的に
接続し、かつ、ノード（Ｎ６）を電源電位（ＶＤ）から
切り離す。

【００２３】ＰＭＯＳ（ＰＴ８）およびＮＭＯＳ（ＮＴ
８）は、ＰＭＯＳ（ＰＴ７）およびＮＭＯＳ（ＮＴ１
１）がオンの場合に、ナンド回路の出力（ノード（Ｎ
４），（Ｎ５），（Ｎ６）の電位）を入力とするインバ
ータ回路（ＩＶ１）である。また、ＰＭＯＳ（ＰＴ９）
およびＮＭＯＳ（ＮＴ９）は、インバータ回路（ＩＶ
１）の出力を入力とするインバータ回路（ＩＶ２）であ
る。このインバータ回路（ＩＶ２）の出力は、ＰＭＯＳ
（ＰＴ１１）がオンの場合に、インバータ回路（ＩＶ
１）の入力となっているので、ＮＭＯＳ（ＮＴ７）ある
いはＮＭＯＳ（ＮＴ１１）がオフとなり、インバータ回
路（ＩＶ１）の入力が、ナンド回路の出力と電気的に切
り離されると、この２つのインバータ回路（ＩＶ１，Ｉ
Ｖ２）はラッチ回路となり、インバータ回路（ＩＶ１，
ＩＶ２）の状態を維持する。ここで、ＰＭＯＳ（ＰＴ１
１）の役割は、インバータ回路（ＩＶ１）が、ナンド回
路の出力から電気的に切り離された時に、暗電流または
リークなどによるノード（Ｎ６）の電位変化を、インバ
ータ回路（ＩＶ２）の出力で補うだけの役割であり、こ
のＰＭＯＳ（ＰＴ１１）は、実質的に大きなＯＮ抵抗を
もつトランジスタとする必要がある。即ち、ナンド回路
の出力が、ＨレベルからＬレベルに変化した時に、ＰＭ
ＯＳ（ＰＴ１１）を介して入力されるインバータ回路
（ＩＶ２）のＨレベルの電位（ノード（Ｎ８）の電位）
が、ナンド回路のＬレベルの出力に実質的に影響せず、
インバータ（ＩＶ１）の出力が反転し、ノード（Ｎ７）
の電位をＬレベルからＨレベルに変化する程度に高抵抗
にする必要がある。この動作をより確実にするために、
ＰＭＯＳ（ＰＴ１１）とノード（Ｎ６）との間に高抵抗
を挿入してもよい。

【００２４】ＮＭＯＳ（ＮＴ１１）は、インバータ回路
（ＩＶ２）の出力がゲート電極に印加されるスイッチン
グトランジスタであり、ノード（Ｎ６）がＨレベルのと
きオン、ノード（Ｎ６）がＬレベルのときオフとなる。
即ち、ノード（Ｎ８）がひとたびＬレベルとなると、リ
セットパルスにより初期状態に設定されるまで、ノー
ド（Ｎ５）とノード（Ｎ６）との間の電気的接続が遮断
される。このノード（Ｎ８）は、ＰＭＯＳ（ＰＴ１１）
を介してノード（Ｎ６）と電気的接続されている。これ
は、ノード（Ｎ６）の電位がＨレベルからＬレベルに変
化した時に、このＰＭＯＳ（ＰＴ１１）がノード（Ｎ
８）のＨレベルの電位に対して抵抗成分として働き、Ｌ
レベル状態を安定に作る役割を担う。

【００２５】ＰＭＯＳ（ＰＴ１０）およびＮＭＯＳ（Ｎ
Ｔ１０）はゲート回路（ＧＴ４）であり、ＰＭＯＳ（Ｐ
Ｔ１０）のゲート電極にはインバータ回路（ＩＶ１）の
出力が、ＮＭＯＳ（ＮＴ１１）のゲート電極にはインバ
ータ回路（ＩＶ２）の出力が印加される。インバータ回
路（ＩＶ１）の出力がＬレベル、インバータ回路（ＩＶ
２）の出力がＨレベルのとき、ゲート回路（ＧＴ４）は
オンとなり、第１の選択回路１２３で選択された階調電
圧をドレイン信号線（Ｄ）に供給する。また、インバー
タ回路（ＩＶ１）の出力がＨレベル、インバータ回路
（ＩＶ２）の出力がＬレベルのときに、ゲート回路（Ｇ
Ｔ４）はオフとなり、第１の選択回路１２３で選択され
た階調電圧を、ドレイン信号線（Ｄ）から切り離す。こ
のゲート回路（ＧＴ４）は、一旦オフとなると、次にリ
セットパルスがＨレベルになるまで、オフ状態を維持
するので、各画素に書き込まれる階調電圧は、第１の選
択回路１２３で選択された階調電圧の時間とともに変化
する電圧レベルにおける、ゲート回路（ＧＴ４）がオフ
となるタイミング時の電圧レベルの電圧となる。Ｃ０
は、ドレイン信号線（Ｄ）の電位を保持する容量素子で
あり、この容量素子（Ｃ０）は、ＭＯＳトランジスタの
ゲート容量および配線容量を使用するようにしてもよ
い。

【００２６】今、表示データの下位３ビットが「１，
０，１」の場合を例に挙げて、第２の選択回路１２４の
動作を説明する。表示データの下位３ビットが「１，
０，１」の場合に、スイッチング回路（ＳＷ１）は時間
制御パルスを、スイッチ回路（ＳＷ２）はＶＤの電位
を、スイッチ回路（ＳＷ３）は時間制御パルスを出力
する。時刻ｔ０のタイミングの前に、リセットパルス
がＨレベルとなり、ノード（Ｎ６）がＨレベルの初期状
態とされる。この間に、インバータ回路（ＩＶ１）の出
力は、ＨレベルからＬレベルに変化し、インバータ回路
（ＩＶ２）の出力は、ＬレベルからＨレベルに変化す
る。なお、リセットパルスのＨレベルは、前記した動
作が確実に実行されるのに十分な期間に設定する必要が
ある。この初期状態が終わると、ＮＭＯＳ（ＮＴ１１）
がオンとなり、ノード（Ｎ５）とノード（Ｎ６）とが電
気的に接続され、同時にゲート回路（ＧＴ４）もオンと
なり、第１の選択回路１２３で選択された階調電圧がド
レイン信号線（Ｄ）に供給される。従って、ドレイン信
号線（Ｄ）の電位は、図７に示すの階調電圧のｔ０の
タイミングにおける電圧レベルの電位となる。

【００２７】時刻ｔ０において、リセットパルスが、
ＨレベルからＬレベルに変化し、これにより、ＮＭＯＳ
（ＮＴ７）がオフとなり、ノード（Ｎ６）は電源電位
（ＶＤ）から切り離され、同時に、ＰＭＯＳ（ＰＴ７）
がオンとなりノード（Ｎ４）とノード（Ｎ５）とが電気
的に接続され、さらに、ＰＭＯＳ（ＰＴ１１）がオンと
なりノード（Ｎ６）とノード（Ｎ８）とが電気的に接続
される。即ち、ナンド回路の出力が、インバータ回路
（ＩＶ１）の入力となる。時刻ｔ０のタイミングでは、
ナンド回路の３入力は、Ｌレベル、Ｈレベル、Ｌレベル
であるので、ナンド回路の出力はＨレベルであり、初期
設定時同様、ゲート回路（ＧＴ４）はオンとなり、第１
の選択回路１２３で選択された階調電圧がドレイン信号
線（Ｄ）に供給される。従って、ドレイン信号線（Ｄ）
の電位は、図７に示すの階調電圧のｔ０のタイミング
における電圧レベルの電位となる。

【００２８】時刻ｔ１のタイミングにおいて、ナンド回
路の３入力は、Ｈレベル、Ｈレベル、Ｌレベルとなる
が、依然として、ナンド回路の出力はＨレベルであり、
ゲート回路（ＧＴ４）はオン状態を維持し、第１の選択
回路１２３で選択された階調電圧がドレイン信号線
（Ｄ）に供給される。従って、ドレイン信号線（Ｄ）の
電位は、図７に示すの階調電圧のｔ１のタイミングに
おける電圧レベルの電位となる。同様に、時刻ｔ２，ｔ
３，ｔ４のタイミングにおいても、ナンド回路の３入力
のいずれか１つは、Ｌレベルとなるので、ナンド回路の
出力はＨレベルであり、ゲート回路（ＧＴ４）はオン状
態を維持し、第１の選択回路１２３で選択された階調電
圧がドレイン信号線（Ｄ）に供給される。従って、時刻
ｔ２，ｔ３，ｔ４のタイミングにおいて、ドレイン信号
線（Ｄ）の電位は、図７に示すの階調電圧のｔ２，ｔ
３，ｔ４のタイミングにおける電圧レベルの電位とな
る。

【００２９】時刻ｔ５のタイミングで、時間制御パルス
がＬレベルからＨレベルに立ち上がると、初めてナン
ド回路の３入力は、すべてＨレベルとなり、ナンド回路
の出力はＬレベルとなる。これにより、ノード（Ｎ
５）、およびノード（Ｎ６）がＬレベルとなり、インバ
ータ回路（ＩＶ１）の出力はＬレベルからＨレベルに変
化し、インバータ回路（ＩＶ２）の出力はＨレベルから
Ｌレベルに変化する。したがって、ゲート回路（ＧＴ
４）はオフとなり、ドレイン信号線（Ｄ）の電位を時刻
ｔ５の直前の電位、即ち、時刻ｔ５の電位と同じ電位と
した状態で、第１の選択回路１２３で選択された階調電
圧を、ドレイン信号線（Ｄ）から切り離す。同時に、ノ
ード（Ｎ８）の電位がＬレベルに変化することにより、
ＮＭＯＳ（ＮＴ１１）がオフとなり、ナンド回路とイン
バータ回路（ＩＶ１）との間の電気的接続を遮断する。
したがって、これ以降は、リセットパルスがＨレベル
となり、初期状態に設置されるまでは、ナンド回路の出
力、即ち、スイッチ回路（ＳＷ１〜ＳＷ３）からの出力
に関わらず、この状態が維持される。したがって、リセ
ットパルスがＨレベルになる前に、ドレイン信号線
（Ｄ）の電位を画素に書き込むことにより、表示データ
に対応した階調電圧が画素に書き込まれることになる。

【００３０】図８は、本発明の前に本発明者により検討
された第１の選択回路および第２の選択回路の回路構成
を示す回路図である。この図８において、第１の選択回
路２２３は、本実施の形態の第１の選択回路１２３と同
じ回路構成である。また、第２の選択回路２２４は、本
実施の形態の第１の選択回路１２３と同様な回路構成で
あり、各ゲート回路（ＧＴ３１〜ＧＴ３３）のＰＭＯＳ
およびＮＭＯＳのゲート電極に印加する表示データの下
位３ビットの正相出力あるいは反転出力の組み合わせを
変更することにより、図９に示す８本の時間制御信号線
（２４１〜２４８）上の時間制御信号（ＴＰ１〜ＴＰ
８）のいずれか一つの時間制御信号を選択し、この選択
時間制御信号によりゲート回路（ＧＴ４）をオンからオ
フに変化させるようにしたものである。この図８に示す
第２の選択回路２２４は、表示データの下位３ビットに
対し、８本の時間制御信号線（２４１〜２４８）が必要
であるとともに、時間制御信号線１本当たり６個のトラ
ンジスタが必要であるので、全体として４８個のトラン
ジスタが必要となり、液晶表示パネル１０内に、これら
の回路を組み込むような場合には、これらの回路が占め
る面積が大きくなるという問題点があった。その上、表
示データのビット数を上げ、より多階調化、例えば、表
示データを８ビット構成として２５６階調を実現する場
合に、上位４ビットと下位４ビットとに分離し、下位４
ビットで時間制御パルスを選択するものとすると、時間
制御信号線として１６本が必要であり、また、第２の選
択回路は１２８のトランジスタを必要とする。このよう
に、図８に示す回路構成では、多階調化のために、表示
データのビット数を１ビット増加毎に、回路規模が２倍
となり、表示階調数が大きくなるにつれて、その占有面
積が増大する。

【００３１】これに対して、本実施の形態の第２の選択
回路１２４の回路構成によれば、時間制御信号線は、リ
セットパルス信号線を含めて４本であり、また、トラン
ジスタの総数は２０個であり、図８に示す回路構成と比
して、回路規模を著しく低減することができる。また、
本実施の形態において、第１の選択回路１２３および第
２の選択回路１２４において必要となるトランジスタの
総数は、ドレイン信号線（Ｄ）一本当たり７６個である
が、回路構成を変更し、上位ビットを２ビットに、下位
ビットを４ビットとすると、第１の選択回路１２３およ
び第２の選択回路１２４において必要となるトランジス
タの総数は、ドレイン信号線（Ｄ）一本当たり４６個
（上位ビット２０個、下位ビット２６個）、また、信号
線の本数は９本（電圧バスライン４本、時間制御信号線
（リセットパルス信号線を含む）５本）となる。また、
上位ビットを１ビット、下位ビットを５ビットとする
と、第１の選択回路１２３および第２の選択回路１２４
において必要となるトランジスタの総数は、ドレイン信
号線（Ｄ）一本当たり３６個（上位ビット６個、下位ビ
ット３０個）、また、信号線の本数は８本（電圧バスラ
イン２本、時間制御信号線（リセットパルス信号線を含
む）６本）となる。

【００３２】さらに、多階調化のために表示データのビ
ット数が増加すると、本実施の形態の回路構成と図８に
示す回路構成との差はより顕著となる。例えば、表示デ
ータが８ビット構成であり、上位ビット数と下位ビット
数とをそれぞれ４ビットとすると、図８に示す回路構成
では、入力線は３２本（電圧バスライン１６本、時間制
御信号線１６本）必要となり、第１の選択回路２２３お
よび第２の選択回路２２４において必要となるトランジ
スタの総数は、ドレイン信号線（Ｄ）一本当たり２７４
個（上位ビット１３６個、下位ビット１３８個）必要と
なるが、本実施の形態の回路構成では、信号線の本数は
２１本（電圧バスライン１６本、時間制御信号線（リセ
ットパルス信号線を含む）５本）、第１の選択回路２２
３および第２の選択回路２２４において必要となるトラ
ンジスタの総数は、ドレイン信号線（Ｄ）一本当たり１
６２個（上位ビット１３６個、下位ビット２６個）でよ
い。この場合に、上位ビット数を１ビット、下位ビット
数を７ビットとすると、本実施の形態の回路構成では、
信号線の本数は１０本（電圧バスライン２本、時間制御
信号線８本）必要となり、第１の選択回路１２３および
第２の選択回路１２４において必要となるトランジスタ
の総数は、ドレイン信号線（Ｄ）一本当たり４４個（上
位ビット６個、下位ビット３８個）で済む。このよう
に、本実施の形態によれば、信号線の本数、および第１
の選択回路１２３および第２の選択回路１２４において
必要となるトランジスタの総数を低減することが可能と
なる。

【００３３】［実施の形態２］図１０は、本発明の実施
の形態２のＴＦＴ方式の液晶表示モジュールにおける、
第２の選択回路１２４の回路構成を示す回路図である。
本実施の形態の第２の選択回路１２４は、ノード（Ｎ
６）とノード（Ｎ８）との間にＮＭＯＳ（ＮＴ１２）を
接続し、このＮＭＯＳ（ＮＴ１２）のゲート電極に、図
１１に示すパルスを印加し、暗電流またはリークなど
によるノード（Ｎ６）の電位変化を抑えるようにしたも
のである。本実施の形態においても、信号線の本数、お
よび第１の選択回路１２３および第２の選択回路１２４
において必要となるトランジスタの総数を低減すること
が可能となる。

【００３４】［実施の形態３］図１２は、本発明の実施
の形態３のＴＦＴ方式の液晶表示モジュールにおける、
第２の選択回路１２４の回路構成を示す回路図である。
本実施の形態の第２の選択回路１２４は、３入力ナンド
回路の出力がゲート電極に印加されるＰＭＯＳ（ＰＴ１
１）と、リセットパルスがゲート電極に印加されるＰＭ
ＯＳ（ＰＴ７）およびＮＭＯＳ（ＮＴ７）とを、電源電
位（ＶＤ）と基準電位（ＧＮＤ）との間に接続し、ＰＭ
ＯＳ（ＰＴ７）とＮＭＯＳ（ＮＴ７）との接続点（ノー
ド（Ｎ５））の電位をインバータ回路（ＩＶ１）に入力
するようにした点で、前記実施の形態１の第１の選択回
路１２４と相違する。本実施の形態の第２の選択回路１
２４において、リセットパルスがＨレベルになると、
ＮＭＯＳ（ＮＴ７）がオンとなり、ノード（Ｎ５）がＬ
レベルとなる。それにより、インバータ回路（ＩＶ１）
の出力がＨレベル、インバータ回路（ＩＶ２）の出力が
Ｌレベルとなり、ゲート回路（ＧＴ４）がオンとなる。

【００３５】リセットパルスがＬレベルとなると、Ｎ
ＭＯＳ（ＮＴ７）がオフ、ＰＭＯＳ（ＰＴ７）がオンと
なるが、ＰＭＯＳ（ＰＴ１１）がオフの場合には、ノー
ド（Ｎ５）はフローティング状態となる。しかしなが
ら、前記実施の形態１で説明したように、インバータ回
路（ＩＶ１）およびインバータ回路（ＩＶ２）がラッチ
回路を構成するので、ノード（Ｎ５）がフローティング
状態となっても、ゲート回路（ＧＴ４）のオン状態が維
持される。そして、前記実施の形態１と同様、時刻ｔ５
で３入力ナンド回路の出力がＬレベルとなると、ＰＭＯ
Ｓ（ＰＴ１１）がオンとなり、ノード（Ｎ５）はＨレベ
ルとなる。それにより、インバータ回路（ＩＶ１）の出
力がＬレベル、インバータ回路（ＩＶ２）の出力がＨレ
ベルとなり、ゲート回路（ＧＴ４）がオフとなり、この
状態は、再びリセットパルスがＨレベルとなるまで維
持される。本実施の形態においても、信号線の本数、お
よび第１の選択回路１２３および第２の選択回路１２４
おいて必要となるトランジスタ総数を低減することが可
能となる。

【００３６】なお、本発明における第２の選択回路１２
４の回路構成は、前記各実施の形態に示すものに限定さ
れるものではなく、例えば、図１３（ａ）〜図１３
（ｄ）に示す回路構成を採用することも可能である。こ
の図１３において、ＮＡＮＤ１はナンド回路、ＮＯＲ１
はノア回路である。また、Ｎ１，Ｎ２，Ｎ３は、それぞ
れ図６に示すノード（Ｎ１）、ノード（Ｎ２）、ノード
（Ｎ３）を示し、矢印先のＰＴ１０，ＮＴ１０は、この
信号が、ＰＭＯＳ（ＰＴ１０）のゲート電極、ＮＭＯＳ
（ＮＴ１０）のゲート電極に印加されることを表してい
る。

【００３７】［実施の形態４］図１４は、本発明の実施
の形態４のＴＦＴ方式の液晶表示モジュールの全体の概
略構成を示すブロック図である。本実施の形態の液晶表
示モジュールは、前記各実施の形態の第１の選択回路１
２３および第２の選択回路１２４が、単一の選択回路３
２４により構成される。図１４において、表示部１１０
は、少なくとも一方が透明な、対向する一対の基板と、
この基板間に挟持される液晶層と、マトリクス状に配置
される画素を有し、各画素は隣接する２本のゲート信号
線（走査信号線または水平信号線）（Ｇ）と、隣接する
２本のドレイン信号線（映像信号線または垂直信号線）
（Ｄ）との交差領域（４本の信号線で囲まれた領域）内
に配置される。各画素は、例えば、ポリシリコントラン
ジスタからなる薄膜トランジスタ（ＴＦＴ）を有し、各
画素の各薄膜トランジスタ（ＴＦＴ）は、画素電極（Ｉ
ＴＯ１）に接続される。なお、図１４では、図が複雑に
なることを避けるために、薄膜トランジスタ（ＴＦＴ）
は、回路記号で表わしている。また、画素は１個だけ記
載しているが、実際には画素はマトリクス状に複数配置
されている。各画素は隣接する２本のドレイン信号線
（Ｄ）の間に配置されている。各画素には、表示データ
に従った階調電圧が各ドレイン信号線（Ｄ）により供給
される。選択回路３２４は、表示データに従った階調電
圧を選択し、各ドレイン信号線（Ｄ）に供給する。選択
回路３２４には、データライン（ＤＤ１〜ＤＤ３）によ
り表示データが供給されている。本実施の形態は表示デ
ータが３ビットの場合を示しているため、データライン
（ＤＤ１〜ＤＤ３）は３本である。なお、データライン
数は、表示データに従い任意に選ぶことが可能である。
データライン（ＤＤ１〜ＤＤ３）は、選択回路３２４に
設けられた表示データ演算回路３２５に接続されてい
る。表示データ演算回路３２５では表示データにもとづ
き演算がおこなわれる。表示データ演算回路３２５での
演算結果に従い、階調電圧出力回路３２６から階調電圧
が出力される。表示データ演算回路３２５、階調電圧出
力回路３２６は、ドレイン信号線（Ｄ）毎に設けられ
る。また、表示データ演算回路３２５はデータライン
（ＤＤ１〜ＤＤ３）毎に個別に設けられている。本実施
の形態では、データラインが３本であるから、各ドレイ
ン信号線毎に表示データ演算回路３２５は３個づつ設け
られている。

【００３８】表示データ演算回路３２５を個別に分割し
て設けることで、表示データ演算回路３２５をデータラ
イン毎に設けることが可能になり、表示データ演算回路
３２５の配置をデータライン（ＤＤ１〜ＤＤ３）の配置
に合わせて設けている。本実施の形態では、ドレイン信
号線の延長線上と、データライン（ＤＤ１〜ＤＤ３）と
の交点近傍に表示データ演算回路３２５が設けられてい
る。また、隣合うデータラインの間隔は、表示データ演
算回路３２５が設けられるように、十分に広くとられて
いる。画素の大きさで制限される隣合うドレイン信号線
（Ｄ）の間隔に比較して、隣合うデータラインの間隔は
余裕がある。そのため、表示データ演算回路３２５の配
置をデータライン（ＤＤ１〜ＤＤ３）の配置に合わせて
設けることで、表示データ演算回路３２５を設ける領域
が確保できる。また、表示データ演算回路３２５が設け
られる領域は、隣合う２本のドレイン信号線（Ｄ）と隣
合う２本のデータラインとに囲まれた領域であり、表示
データ演算回路３２５はドレイン信号線（Ｄ）の延長線
上に一列に並んで設けられている。

【００３９】同一基板上に水平走査回路１２０と、表示
部１１０が設けられる液晶表示素子１０の場合、水平走
査回路１２０は表示部１１０周辺の限られた領域に設け
られる。水平走査回路１２０を構成する表示データ演算
回路３２５や、階調電圧出力回路３２６の配置もまた限
られたものになる。本実施の形態のように、表示データ
演算回路３２５はドレイン信号線（Ｄ）の延長線上に、
隣接する２本のドレイン信号線（Ｄ）の間隔内の幅で、
１列に並んで設けることで、限られた領域を有効に用い
ることができる。前述したように、表示部１１０には、
画素を挟んで、隣接する２本のドレイン信号線（Ｄ）が
設けられている。表示データ演算回路３２５や、階調電
圧出力回路３２６はこの各ドレイン信号線毎に設けられ
る。そのため、表示データ演算回路３２５や、階調電圧
出力回路３２６を形成する領域の幅が、隣接する２本の
ドレイン信号線（Ｄ）の間隔以内に収まらなければ、隣
り合う表示データ演算回路３２５や、階調電圧出力回路
３２６と形成する領域が重なってしまうという問題があ
る。本実施の形態では、表示データ演算回路３２５を各
データライン毎に個別に、ドレイン信号線（Ｄ）の延長
線上に１列に並べて設けることで、隣接する２本のドレ
イン信号線（Ｄ）の間隔以内に表示データ演算回路３２
５を設けることが可能となっている。さらに、本実施の
形態では、各データライン毎に隣接して表示データ演算
回路３２５を設けている。そのため、データライン（Ｄ
Ｄ１〜ＤＤ３）から表示データ演算回路３２５までの配
線を短くすることができる。データライン（ＤＤ１〜Ｄ
Ｄ３）から表示データ演算回路３２５までの間に、他の
回路や配線が設けられていると、データラインからそれ
らの構成までの配線を設ける幅が必要となる。そのた
め、限られた２本のドレイン信号線（Ｄ）の間隔以内に
必要な構成を設けることが困難になる。

【００４０】図１５は、表示データが３ビットの場合の
水平走査回路１２０の回路構成を示すブロック図であ
る。なお、図１５では、図面が複雑になることを避け
て、１本のドレイン信号線（Ｄ）について、選択回路３
２４の構成を示している。選択回路３２４には表示デー
タ演算回路３２５が設けられている。表示データ演算回
路３２５は、データライン毎に設けられており、各表示
データ演算回路３２５には、時間制御信号線（１６１〜
１６３）が接続されている。同図において、３２８は表
示データ保持回路であり、水平シフトレジスタ１２１か
ら出力するタイミング信号線の信号に従って、データラ
イン（ＤＤ１〜ＤＤ３）の表示データを記憶する。ま
た、３２９は演算回路であり、表示データ保持回路３２
８の出力と、時間制御信号線のデータとの間で演算を行
い、演算結果を演算結果伝達回路（３３０（１）〜３３
０（３））に出力する。階調電圧出力回路３２６は演算
結果に従い、階調電圧を選択して出力する。演算結果伝
達回路（３３０（１）〜３３０（３））は、演算結果信
号線１５２で直列に接続されている。また、演算結果信
号線１５２により、演算結果伝達回路（３３０（１）〜
３３０（３））と階調電圧出力回路３２６とは直列に接
続されている。演算結果伝達回路（３３０（１）〜３３
０（３））と階調電圧出力回路３２６とが、演算結果信
号線１５２で直列に接続されているため、演算回路３２
９と階調電圧出力回路３２６とを個別に接続する配線の
配線領域が省略可能になっている。

【００４１】表示データ演算回路３２５では、演算回路
３２９で表示データ保持回路３２８の値と、時間制御信
号線（１６１〜１６３）の制御信号とを演算し演算結果
を演算結果伝達回路（３３０（１）〜３３０（３））に
伝える。表示データ保持回路３２８と演算回路３２９と
を各データライン（ＤＤ１〜ＤＤ３）毎に設けること
で、表示データ保持回路３２８と演算回路３２９との間
の配線を短くすることが可能である。階調電圧出力回路
３２６には、電圧バスライン１５１が接続されている。
電圧バスライン１５１の電圧値は、時間に従い変化して
おり、また、電圧値の変化は一定の周期で繰り返されて
いる。時間制御信号線（１６１〜１６３）の時間制御信
号は、データライン（ＤＤ１〜ＤＤ３）の表示データに
対応する電圧バスライン１５１の階調電圧値を選択する
ために使われる。選択回路３２４は、図１４に示す表示
制御装置１１が出力する表示データの値に従い、電圧バ
スライン１５１の階調電圧を選択して出力する。電圧バ
スライン１５１の階調電圧は、時間と共に周期的に変化
している。そのため、電圧バスライン１５１から希望の
電圧を選択するには、電圧バスライン１５１の電圧が希
望の電圧値になった期間に、電圧バスライン１５１の電
圧を保持する。電圧バスライン１５１の電圧が希望の電
圧値になる期間に規則性があれば、電圧バスライン１５
１の電圧を保持する期間を指定すれば、希望の電圧を選
択することが可能である。選択回路３２４はデータライ
ン（ＤＤ１〜ＤＤ３）の値と、時間制御信号線１６１〜
１６３の制御信号の示す値とを演算して演算結果によ
り、電圧バスライン１５１の電圧を保持する期間を指定
して、電圧バスライン１５１の階調電圧を選択する。時
間制御信号線（１６１〜１６３）で表される値は時間に
従い変化し、また、前述したように電圧バスライン１５
１の電圧は規則性を持って変化している。時間制御信号
線（１６１〜１６３）が表わす値の変化を電圧バスライ
ン１５１の電圧の変化の持つ規則性に従うようにすれ
ば、時間制御信号線（１６１〜１６３）が表わす値で、
電圧バスライン１５１の電圧を知ることができる。

【００４２】図１５の選択回路３２４では、各データラ
イン毎演算が行われている。即ち、本実施の形態では、
表示データは３ビットの場合を示しているので、データ
ライン（ＤＤ１〜ＤＤ３）の数は３本であり、時間制御
信号線（１６１〜１６３）の数も３本である。データラ
インＤＤ１と時間制御信号線１６３との間で演算が行わ
れて、その演算結果は演算結果伝達回路３３０（１）に
出力される。他の２本も同じように、データラインＤＤ
２と時間制御信号線１６２との間の演算結果は、演算結
果伝達回路３３０（２）に出力され、データラインＤＤ
３と時間制御信号線１６１との間の演算結果は、演算結
果伝達回路３３０（３）に出力される。各演算結果伝達
回路（３３０（１）〜３３０（３））は、各演算回路３
２９の出力を論理演算し階調電圧出力回路３２６に演算
結果を出力する論理回路の機能を有している。各演算結
果伝達回路（３３０（１）〜３３０（３））がスイッチ
ング回路の場合、演算結果伝達回路は、演算結果信号線
１５２で直列に接続されているので、演算結果伝達回路
（３３０（１）〜３３０（３））で表現できる状態は、
演算結果伝達回路（３３０（１）〜３３０（３））が全
てＯＮで、階調電圧出力回路３２６に電圧（ＶＤＤ）が
伝えられる状態と、演算結果伝達回路（３３０（１）〜
３３０（３））の１つでもＯＦＦで、階調電圧出力回路
３２６に電圧（ＶＤＤ）が伝わらない状態の２つの状態
だけである。

【００４３】本実施の形態では、ｎ個の演算結果伝達回
路（３３０（１）〜３３０（３））の中からスイッチン
グ回路として機能させる演算結果伝達回路を選択する構
成としている。本構成とすることで、ｎ個の演算結果伝
達回路（３３０（１）〜３３０（３））が、演算結果信
号線１５２で直列に接続されていても、２ⁿの状態を表
わすことができる。表１に、演算結果伝達回路（３３０
（１）〜３３０（３））の内、どの演算結果伝達回路を
スイッチング回路とするかを選ぶ、選びかたを示す。表
１の中で、（−）は演算結果伝達回路（３３０（１）〜
３３０（３））が常にＯＮである状態を示しており、ま
た、ＳＷは演算結果伝達回路（３３０（１）〜３３０
（３））がスイッチング回路として働く事を示してい
る。演算結果伝達回路（３３０（１）〜３３０（３））
はスイッチング回路であるが、演算結果伝達回路（３３
０（１）〜３３０（３））が常にＯＮであるように設定
するということは、スイッチング回路が無い事と同じと
考えられる。

【００４４】

【表１】

【００４５】スイッチング回路を直列に接続した場合で
は、スイッチング回路が全てＯＮと１つでもＯＦＦの２
つの状態しか選ぶことができないが、ｎ個のスイッチン
グ回路の中からどのスイッチング回路を選ぶかで状態を
分けると、２ⁿ個の状態を選ぶことができる。そのた
め、演算回路３２９から時間制御信号線のデータをもと
に、電圧バスライン１５１の階調電圧の変化する周期に
合わせて、任意の時間にスイッチング回路をＯＮとする
ような演算結果を出力すれば、スイチング回路がＯＮし
た時間の電圧バスライン１５１の階調電圧を選択するこ
とができる。

【００４６】図１６、図１７は、本実施の形態におい
て、表示データが３ビットの場合の選択回路３２４の一
例の回路構成を示す回路図である。なお、図１６のＡで
示す線の端は図１７のＡで示す端部につながり、図１６
のＢで示す線の端は図１７のＢで示す端部につながって
いる。本実施の形態の液晶表示モジュールでは、選択回
路３２４内の電圧バスラインは１本であり、この電圧バ
スライン１５１に、図１８のに示すような、その電圧
レベルが８段階の階段状に変化する階調電圧が供給され
る。また、１６１〜１６９は時間制御信号線であり、こ
の時間制御信号線（１６１〜１６９）には、図１８に示
す〜のような波形の時間制御パルスが供給される。
なお、図１６において、ＤＤ１が最下位ビット、ＤＤ２
が第２ビット、ＤＤ３が第３ビットのデータライン、Ｃ
Ｍ１，ＣＭ２，ＣＭ３はメモリ容量である。

【００４７】以下、図１６、図１７に示す回路におい
て、３ビットの表示データが「１，０，１」の場合にお
ける、選択回路３２４の動作を図２０を用いて説明す
る。なお、図２０は、選択回路３２４の動作を説明する
ためのタイミングチャートである。まず、表示データは
表示データ保持回路３２８を構成するメモリ容量（ＣＭ
１〜ＣＭ３）に取り込まれる。本実施の形態の選択回路
３２４では、１走査期間毎、１本のゲート信号線（Ｇ）
に正のバイアス電圧を印加して、選択されたゲート信号
線（Ｇ）に接続された各画素に階調電圧の書き込みを行
う。表示データは、画素に階調電圧の書き込みが行われ
る前に選択回路３２４に取り込まれる。ｎ番目のゲート
信号線（Ｇ）に接続された各画素に階調電圧の書き込み
が行われている間に、（ｎ＋１）番目の画素に書き込み
が行われる表示データは選択回路３２４に取り込まれ
る。

【００４８】図１６に示す回路では、１走査期間内に水
平走査回路１２０の水平シフトレジスタ回路１２１の出
力端子（ＨＳＲ３）からＨレベルの表示データ取り込み
用シフトパルス（ＳＨ）が出力される。表示データ取り
込み用シフトパルス（ＳＨ）が出力されるとノード（Ｎ
９）がＨレベルとなるので、各データ取込トランジスタ
（ＮＭＴＭ１〜ＮＭＴＭ３）がオンなり、各データライ
ン（ＤＤ１〜ＤＤ３）から、各メモリ容量（ＣＭ１〜Ｃ
Ｍ３）に、３ビットの表示データの各ビット値に相当す
る電圧が格納される。図１９に示すように、本実施の形
態では、表示データの「１」はＬレベル、表示データ
「０」はＨレベルとしている。そのため、表示データが
「１」の時、メモリ容量に蓄えられる電圧レベルはＬレ
ベルである。今、メモリ容量（ＣＭ１，ＣＭ２，ＣＭ
３）に「１，０，１」の３ビットの表示データに対応す
る電圧が格納される場合を考えているので、メモリ容量
ＣＭ１に保持される電圧レベルはＬレベル、メモリ容量
ＣＭ２の電圧レベルはＨレベル、メモリ容量ＣＭ３の電
圧レベルはＬレベルとなる。このように、本実施の形態
の選択回路３２４では、各画素に階調電圧の書き込みを
行う１走査期間の前の１走査期間に、各メモリ容量（Ｃ
Ｍ１〜ＣＭ３）に、３ビットの表示データの各ビット値
に相当する電圧が保持されている。

【００４９】次の１走査期間となると、図２０に示す時
刻ｔ０までの間、図２０に示すパルスがＨレベルであ
るので、演算結果信号線１５２に接続した演算結果信号
線リセットトランジスタ（ＰＭＴＩＮ１）はオフとなっ
ている。この後、図２０に示すリセットパルスがＨレ
ベルとなり、階調電圧出力回路リセットトランジスタ
（ＮＭＴＲ１）がオンとなる。この場合に、各演算結果
伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）はすべて
オンとなっているので、各ノード（Ｎ１〜Ｎ４）はＬレ
ベル（負の電源電位Ｖｓｓ）となる。また、図１７に示
す、階調電圧出力回路３２６の各ＰＭＯＳ（ＰＭＴ５，
ＰＭＴ６，ＰＭＴ７）と各ＮＭＯＳ（ＮＭＴ５，ＮＭＴ
６，ＮＭＴ７）は、ノード（Ｎ４）の電位を入力とする
レベルシフト回路を構成するが、ノード（Ｎ４）の電位
がＬレベルの場合に、レベルシフト回路の第１の出力
（ノード（Ｎ６））はＨレベル、レベルシフト回路の第
２の出力（ノード（Ｎ７））はＬレベルとなる。これに
より、ＰＭＯＳゲートトランジスタ（ＰＭＴＡＧ）およ
びＮＭＯＳゲートトランジスタ（ＮＭＴＡＧ）からなる
ゲート回路（ＧＴ５）はオンとなり、ゲート回路（ＧＴ
５）からは、図１８のに示す階調電圧のＶ０の電圧レ
ベルの電位が出力される。

【００５０】次に、図２０に示すパルスがＬレベルか
らＨレベルに変化し、これにより、各メモリデータ転送
トランジスタ（ＮＭＴＴＧ１〜ＮＭＴＴＧ３）がオンと
なり、各メモリ容量（ＣＭ１〜ＣＭ３）に蓄えられたレ
ベル電位が、表示データ演算回路３２５を構成する演算
トランジスタ（ＰＭＴＧ１〜ＰＭＴＧ３，ＮＭＴＧ１〜
ＮＭＴＧ３）のゲート電極に伝えられる。演算トランジ
スタ（ＰＭＴＧ１〜ＰＭＴＧ３，ＮＭＴＧ１〜ＮＭＴＧ
３）のゲート電極には、１走査期間前のレベル電位が蓄
えられているため、各メモリ容量（ＣＭ１〜ＣＭ３）に
蓄えられたレベル電位と１走査期間前のレベル電位との
容量分割で決まる電位が、ノード（Ｎ１０）、ノード
（Ｎ１１）およびノード（Ｎ１２）の電位となる。この
状態における各ノード（Ｎ１０〜Ｎ１２）の電位が、各
ＰＭＯＳ演算トランジスタ（ＰＭＴＧ１〜ＰＭＴＧ３）
および各ＮＭＯＳ演算トランジスタ（ＮＭＴＧ１〜ＮＭ
ＴＧ３）で構成される、ＣＭＯＳインバータ回路と同じ
回路構成の表示データ演算回路３２５に入力される。な
お、表示データ演算回路３２５は、図６に示したスイッ
チング回路（ＳＷ１〜ＳＷ３）と同じ動作をする。但
し、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの配
置が逆であるため、出力する信号の極性は反対となる。
表示データ演算回路３２５では、各メモリ容量（ＣＭ１
〜ＣＭ３）に蓄えられたＨレベルまたはＬレベルを反映
するように、各ＰＭＯＳ演算トランジスタ（ＰＭＴＧ１
〜ＰＭＴＧ３）および各ＮＭＯＳ演算トランジスタ（Ｎ
ＭＴＧ１〜ＮＭＴＧ３）のゲート容量と、メモリ容量
（ＣＭ１〜ＣＭ３）の容量値が設定されている。なお、
表示データ保持回路３２８をインバータ回路で形成する
ことも可能である、例えば、図１２のインバータ回路
（ＩＶ１，ＩＶ２）で示すようなインバータ回路を２個
用いてラッチ回路を形成し、表示データ保持回路３２８
として使用することが可能である。その場合には、使用
するトランジスタの数は増えるが、容量値の設定は不要
である。

【００５１】図２０に示すパルスがＬレベルからＨレ
ベルに変化すると、各メモリ容量（ＣＭ１〜ＣＭ３）に
蓄えられた電圧レベルに応じて、各表示データ演算回路
３２５の各ＰＭＯＳ演算トランジスタ（ＰＭＴＧ１〜Ｐ
ＭＴＧ３）あるいは各ＮＭＯＳ演算トランジスタ（ＮＭ
ＴＧ１〜ＮＭＴＧ３）のいずれか一方がオンとなり、各
演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）
のゲート電極に、Ｖｓｓの電位あるいは時間制御パルス
（，，）が印加される。本例の場合、各表示デー
タ演算回路３２５の各ＰＭＯＳ演算トランジスタ（ＰＭ
ＴＧ１〜ＰＭＴＧ３）と各ＮＭＯＳ演算トランジスタ
（ＮＭＴＧ１〜ＮＭＴＧ３）のオン・オフ状態、および
各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ
３）のゲート電極の接続先は、表２の通りとなる。

【００５２】

【表２】

【００５３】この後、図２０に示すパルスがＨレベル
からＬレベルに変化するが、前記表２に示す状態は維持
される。次に、時刻ｔ０のタイミングで、図２０に示す
パルスがＨレベルからＬレベルに変化し、演算結果信
号線リセットトランジスタ（ＰＭＴＩＮ１）がオンとな
り、ノード（Ｎ１）の電位が（ＶＤＤ）の電位（Ｈレベ
ル）となる。この時の、各演算結果伝達トランジスタ
（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および
各ノード（Ｎ１〜Ｎ７）の電圧レベルを表３に示す。

【００５４】

【表３】

【００５５】なお、表３において、ノード（Ｎ８）の電
圧レベルは、ドレイン信号線（Ｄ）の電圧レベルを表し
ている。以下、表４〜表１０も同様である。次に、時刻
ｔ１のタイミングにおいて、図２０に示す時間制御パル
スがＨレベルからＬレベルに変化し、演算結果伝達ト
ランジスタ（ＰＭＴＴ３）がオンとなるが、演算結果伝
達トランジスタ（ＰＭＴＴ１）がオフのため、各ノード
（Ｎ１〜Ｎ７）の電圧レベルは変化せず、ゲート回路
（ＧＴ５）もオン状態を維持する。時刻ｔ１直後の各演
算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）の
オン・オフ状態、および各ノード（Ｎ１〜Ｎ７）の電圧
レベルを表４に示す。

【００５６】

【表４】

【００５７】同様に、時刻ｔ２、ｔ３のタイミングにお
いても、演算結果伝達トランジスタ（ＰＭＴＴ１）がオ
フのため、各ノード（Ｎ１〜Ｎ７）の電圧レベルは変化
せず、ゲート回路（ＧＴ５）もオン状態を維持する。時
刻ｔ２、ｔ３直後の各演算結果伝達トランジスタ（（Ｐ
ＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および各ノ
ード（Ｎ１〜Ｎ７）の電圧レベルを表５、表６に示す。

【００５８】

【表５】

【００５９】

【表６】

【００６０】時刻ｔ４のタイミングにおいて、図２０に
示す時間制御パルスがＨレベルからＬレベルに変化
し、演算結果伝達トランジスタ（ＰＭＴＴ１）がオンと
なり、各ノード（Ｎ１，Ｎ２，Ｎ３）がＨレベルに変化
するが、図２０に示す時間制御パルスがＨレベルのた
め、各ノード（Ｎ４〜Ｎ７）の電圧レベルは変化せず、
ゲート回路（ＧＴ５）もオン状態を維持する。時刻ｔ４
直後の各演算結果伝達トランジスタ（ＰＭＴＴ１〜ＰＭ
ＴＴ３）のオン・オフ状態、および各ノード（Ｎ１〜Ｎ
７）の電圧レベルを表７に示す。

【００６１】

【表７】

【００６２】時刻ｔ５のタイミングにおいて、図２０に
示す時間制御パルスがＬレベルに変化するため、ノー
ド（Ｎ４）がＨレベル、ノード（Ｎ５）がＬレベルに変
化し、それに伴い、ノード（Ｎ６）がＬレベル、ノード
（Ｎ７）がＨレベルに変化する。したがって、ゲート回
路（ＧＴ５）はオフとなり、ドレイン信号線（Ｄ）の電
位は、時刻ｔ５の直前の電圧レベルの電位となる。時刻
ｔ５直後の各演算結果伝達トランジスタ（（ＰＭＴＴ１
〜ＰＭＴＴ３）のオン・オフ状態、および各ノード（Ｎ
１〜Ｎ７）の電圧レベルを表８に示す。

【００６３】

【表８】

【００６４】これ以降は、リセットパルスがＨレベル
となり、初期状態に設置されるまでは、各演算結果伝達
トランジスタ（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ
状態、および各ノード（Ｎ１〜Ｎ７）の電圧レベルは、
図２０に示す時間制御パルスの電圧レベルに関わらず、
この状態が維持される。したがって、リセットパルス
がＨレベルになる前に、ドレイン信号線（Ｄ）の電位を
画素に書き込むことにより、表示データに対応した階調
電圧が画素に書き込まれることになる。なお、時刻ｔ
６、ｔ７直後の各演算結果伝達トランジスタ（ＰＭＴＴ
１〜ＰＭＴＴ３）のオン・オフ状態、および各ノード
（Ｎ１〜Ｎ７）の電圧レベルを表９、表１０に示す。

【００６５】

【表９】

【００６６】

【表１０】

【００６７】上記動作の間に、水平シフトレジスタ回路
１２１の走査が行われ、次の走査ラインのデータ（図１
９（ｂ）に示すデータ）が各映像信号線（Ｄ）毎のメモ
リ容量（Ｃ１，Ｃ２，Ｃ３）に保持される。この後、図
１８に示す階調電圧をＶ０の電圧に戻し、再び時刻ｔ０
からｔ７までの走査を繰り返す。また、この時、垂直走
査回路１３０は、次の走査ラインを選択する。

【００６８】本実施の形態では、ゲート回路（ＧＴ５）
に制御電圧を印加するノード（Ｎ２，Ｎ３，Ｎ４）以外
は、表示データの各ビット毎の構成要素（例えば、ＰＭ
ＯＳ演算トランジスタ（ＰＭＴＧ１，ＰＭＴＴ１）、Ｎ
ＭＯＳ演算トランジスタ（ＮＭＴＧ１，ＮＭＴＴ１），
メモリ容量（ＣＭ１）、負の電源（Ｖｓｓ）、および電
圧バスライン１５１）を独立に形成することができるの
で、各ビット間をわたる配線などが不要となる。したが
って、本実施の形態の液晶表示モジュールは、特に高密
度レイアウトが要求される小型の液晶表示装置に適して
いる。例えば、０．７インチ（対角１７．７８ｍｍ）の
ＸＧＡタイプの液晶表示パネルに、選択回路等を内蔵さ
せようとすると、約１４μｍのピッチ（幅）にレイアウ
トする必要がある。しかしながら、例えば、表示データ
が８ビットで、２μｍのラインアンドスペースの配線を
使用すると、前記図８に示す回路構成では、デジタル信
号メモリアレイ１２２から第１の選択回路２２３および
第２の選択回路２２４への配線だけでも３２μｍ必要で
あり、レイアウト不可能になるが、本実施の形態の回路
構成では容易に実現可能となる。また、本実施の形態で
は、表示データが３ビットの場合を例に挙げて説明した
が、表示データの各ビット当たり構成要素（例えば、Ｐ
ＭＯＳトランジスタ（ＰＭＴＧ１，ＰＭＴＴ１）、ＮＭ
ＯＳトランジスタ（ＮＭＴＧ１，ＮＭＴＴ１）、メモリ
容量（ＣＭ１）、負の電源（Ｖｓｓ）、および時間制御
信号線）を追加するだけで、表示データのビット数が増
加した場合でも容易に対応可能である。例えば、表示デ
ータが８ビットであっても、トランジスタの総数は、１
ドレイン信号線（Ｄ）当たり５０個で済む。

【００６９】さらに、本実施の形態において、時間制御
信号線（１６１〜１６９）と負の電源電位（Ｖｓｓ）の
電源ラインとの配線を逆にすることにより、ｐ型電界効
果型トランジスタ（ＰＭＴＴ１，ＰＭＴＴ２，ＰＭＴＴ
３）をｎ型電界効果型トランジスタに置き換えることも
可能である。しかしながら、本実施の形態のように、Ｐ
ＭＯＳトランジスタ（ＰＭＴＴ１，ＰＭＴＴ２，ＰＭＴ
Ｔ３）を使用することにより、ノード（Ｎ２，Ｎ３，Ｎ
４）がフローティング状態の時に、電界効果型トランジ
スタのオン・オフにより、電界効果型トランジスタのゲ
ート電極下でチャージポンピングが発生したとしても、
ノード（Ｎ２，Ｎ３，Ｎ４）の電位を引き下げる方向、
即ち、より強いＬレベルとなるだけであるので、ゲート
回路（ＧＴ５）のオンレベルの不安定要素となることが
なく、ゲート回路（ＧＴ５）の誤動作を防止することが
できる。逆に、ノード（Ｎ２，Ｎ３，Ｎ４）がＨレベル
になった場合には、ノード（Ｎ２，Ｎ３，Ｎ４）の電位
を引き下げる方向に働くが、この場合は、上位ビット側
からの補充が周期的に行われるため、各ノード容量を適
当な値に設定することにより不安定動作を回避すること
ができる。また、ゲート回路（ＧＴ５）をオフにする制
御電圧をＨレベルの電圧とする場合に、ｐ型電界効果型
トランジスタによる回路構成では、しきい値電圧の低下
なく、電圧を次のノードに伝えることができ、さらに、
放電モードでの動作であるため、次のノードの充電速度
も早いという利点を有している。なお、電源電圧（ＶＤ
Ｄ）入力側の電界効果型トランジスタ（ＰＭＯＳ（ＰＭ
ＴＩＮ１）をｐ型電界効果型トランジスタとしているの
も同じ理由である。

【００７０】一般に、液晶層は、長時間同じ電圧（直流
電圧）が印加されていると、液晶層の傾きが固定化さ
れ、結果として残像現象を引き起こし、液晶層の寿命を
縮めることになる。これを防止するために、このＴＦＴ
方式の液晶表示モジュールおいては、液晶層に印加する
電圧をある一定時間毎に交流化、即ち、コモン電極に印
加する電圧を基準にして、画素電極に印加する電圧を、
一定時間毎に正電圧側／負電圧側に変化させるようにし
ている。以下、前記各実施の形態のＴＦＴ方式の液晶表
示モジュールにおける交流化駆動方法について説明す
る。液晶層に交流電圧を印加する駆動方法として、コモ
ン対称法とコモン反転法の２通りの方法が知られてい
る。コモン反転法とは、コモン電極（ＩＴＯ２）に印加
される電圧と画素電極（ＩＴＯ１）に印加する電圧と
を、交互に正、負に反転させる方法である。また、コモ
ン対称法とは、図コモン電極（ＩＴＯ２）に印加される
電圧を一定とし、画素電極（ＩＴＯ１）に印加する電圧
を、コモン電極（ＩＴＯ２）に印加される電圧を基準に
して、交互に正、負に反転させる方法であり、このコモ
ン対称法は、低消費電力と表示品質の点で優れている。

【００７１】本実施の形態の液晶表示モジュールにおい
ては、電源回路１２から供給する階調電圧の極性を変化
させることにより、どちらの方式にも対応可能である。
例えば、図２１に示すように、奇数フレームの奇数ライ
ンに正極性の階調電圧を、奇数フレームの偶数ラインに
負極性の階調電圧を印加し、さらに、偶数フレームの奇
数ラインに負極性の階調電圧を、また、偶数フレームの
偶数ラインに正極性の階調電圧を印加する交流化駆動方
法を採用する場合であっても、電源回路１２から第１の
選択回路１２３あるいは選択回路３２４に、一走査ライ
ン毎に、正極性あるいは負極性の階調電圧（ＶＡ１〜Ｖ
Ａ８）を供給することにより容易に対応可能である。ま
た、このコモン対称法の一つに、図２２に示すドット反
転法がある。このドット反転法とは、図２２に示すよう
に、例えば、奇数フレームの奇数ラインでは、奇数番目
のドレイン信号線（Ｄ）に負極性の階調電圧（図２２で
は●で示す）が、また、偶数番目のドレイン信号線
（Ｄ）に正極性の階調電圧（図２２では○で示す）が印
加される。さらに、奇数フレームの偶数ラインでは、奇
数番目のドレイン信号線（Ｄ）に正極性の階調電圧が、
また、偶数番目のドレイン信号線（Ｄ）に負極生の階調
電圧が印加される。また、各ライン毎の極性はフレーム
毎に反転され、即ち、図２２に示すように、偶数フレー
ムの奇数ラインでは、奇数番目のドレイン信号線（Ｄ）
に正極性の階調電圧が、また、偶数番目のドレイン信号
線（Ｄ）に負極生の階調電圧が印加される。また、偶数
フレームの偶数ラインでは、奇数番目のドレイン信号線
（Ｄ）に負極性の階調電圧が、また、偶数番目のドレイ
ン信号線（Ｄ）に正極性の階調電圧が印加される。この
ドット反転法を使用することにより、隣り合うドレイン
信号線（Ｄ）に印加される電圧が逆極性となるため、コ
モン電極（ＩＴＯ２）や薄膜トランジスタ（ＴＦＴ）の
ゲート電極に流れる電流が隣同志で打ち消し合い、消費
電力を低減することができる。また、コモン電極（ＩＴ
Ｏ２）に流れる電流が少なく電圧降下が大きくならない
ため、コモン電極（ＩＴＯ２）の電圧レベルが安定し、
表示品質の低下を最小限に抑えることができる。

【００７２】前記実施の形態１〜３の液晶表示モジュー
ルにおいて、前記ドット反転法を採用する場合には、図
２３に示すように、２系統の電圧バスライン（１７１，
１７２）を設け、一方の電圧バスライン１７１から、第
１の選択回路１２３内の各ドレイン信号線（Ｄ）当たり
の選択回路の中の、奇数番目の選択回路（図２３に示す
１２３Ａに階調電圧を供給し、また、他方の電圧バスラ
イン１７２から、第１の選択回路１２３内の各ドレイン
信号線（Ｄ）当たりの選択回路の中の、偶数番目の選択
回路（図２３に示す１２３Ｂ）に階調電圧を供給するよ
うにして、各走査ライン毎に、電源回路１２から２系統
の電圧バスラインに正極性あるいは負極性の階調電圧を
供給するようにすればよい。また、前記実施の形態４の
液晶表示モジュールにおいても、前記同様、２系統の電
圧バスラインを設け、一方の電圧バスラインから、選択
回路３２４内の各ドレイン信号線（Ｄ）当たりの選択回
路の中の、奇数番目の選択回路に階調電圧を供給し、ま
た、他方の電圧バスラインから、選択回路３２４内の各
ドレイン信号線（Ｄ）当たりの選択回路の中の、偶数番
目の選択回路に階調電圧を供給するようにして、各走査
ライン毎に、電源回路１２から２系統の電圧バスライン
に正極性あるいは負極性の階調電圧を供給するようにす
ればよい。なお、前記各実施の形態では、水平走査回路
１２０および垂直走査回路１３０を、液晶表示パネル内
に組み込まれた実施の形態について説明したが、本発明
はこれに限定されるものではなく、水平走査回路１２０
および垂直走査回路１３０は、液晶表示パネルの外部に
設けるようにしてもよい。以上、本発明者によってなさ
れた発明を、前記発明の実施の形態に基づき具体的に説
明したが、本発明は、前記発明の実施の形態に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることは勿論である。

【００７３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明によれば、水平走査駆動手段内の信号線の
本数、およびトランジスタの総数を低減することが可能
となり、水平走査駆動手段の回路規模を小型化すること
ができる。 （２）本発明によれば、液晶表示素子内に水平駆動手段
路を組み込む場合に、水平駆動手段が占有する面積を少
なくすることが可能となる。 （３）本発明によれば、液晶表示素子を小型化すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のＴＦＴ方式の液晶表示
モジュールの全体の概略構成を示すブロック図である。

【図２】本発明の実施の形態１の液晶表示パネルの一例
の等価回路を示す回路図である。

【図３】図１、図２に示すデジタル信号メモリアレイの
回路構成を示す回路図である。

【図４】図１、図２に示す第１の選択回路の１ドレイン
信号線（Ｄ）当たりの選択回路の回路構成を示す回路図
である。

【図５】図４に示す各電圧バスラインに供給される階調
電圧（ＶＡ１〜ＶＡ８）における、１走査期間内の電圧
レベルの変化を示す波形図である。

【図６】図１、図２に示す第２の選択回路の１ドレイン
信号線（Ｄ）当たりの選択回路の回路構成を示す回路図
である。

【図７】図６に示す時間制御パルス（，，）の波
形を示す波形図である。

【図８】本発明の前に本発明者により検討された第１の
選択回路および第２の選択回路の回路構成を示す回路図
である。

【図９】図８に示す各時間制御信号線に供給される時間
制御信号（ＴＰ１〜ＴＰ８）の波形を示す波形図であ
る。

【図１０】本発明の実施の形態２のＴＦＴ方式の液晶表
示モジュールにおける、第２の選択回路の１ドレイン信
号線（Ｄ）当たりの選択回路の回路構成を示す回路図で
ある。

【図１１】図１０に示す時間制御パルス（，，，
）の波形を示す波形図である。

【図１２】本発明の実施の形態３のＴＦＴ方式の液晶表
示モジュールにおける、第２の選択回路の１ドレイン信
号線（Ｄ）当たりの選択回路の回路構成を示す回路図で
ある。

【図１３】本発明における第２の選択回路として採用可
能な他の回路構成を示す回路図である。

【図１４】本発明の実施の形態４のＴＦＴ方式の液晶表
示モジュールの全体の概略構成を示すブロック図であ
る。

【図１５】本発明の実施の形態４において、表示データ
が３ビットの場合の水平走査回路の回路構成を示すブロ
ック図である。

【図１６】本発明の実施の形態４において、表示データ
が３ビットの場合の選択回路の回路構成を示す回路図で
ある。

【図１７】本発明の実施の形態４において、表示データ
が３ビットの場合の選択回路の回路構成を示す回路図で
ある。

【図１８】図１６に示す時間制御パルス（，，，
，）の波形を示す波形図である。

【図１９】本発明の実施の形態４における、表示データ
の電圧レベルを示す波形図である。

【図２０】本発明の実施の形態４における、各ＰＭＯＳ
（ＰＭＴＴ１〜ＰＭＴＴ３）のオン・オフ状態、および
各ノード（Ｎ１〜Ｎ４）電位を示す波形図である。

【図２１】本発明の各実施の形態における交流化駆動方
法の一例を説明するための図である。

【図２２】液晶表示モジュールの駆動方法として、ドッ
ト反転法を使用した場合に、ドレイン信号線（Ｄ）に出
力される階調電圧の極性を説明するための図である。

【図２３】本発明の各実施の形態において、ドット反転
法を採用するための回路構成を示すブロック図である。

【符号の説明】

１０…液晶表示パネル（液晶表示素子）、１１…表示制
御装置、１２…電源回路、１１０…表示部、１２０…垂
直画素ライン選択回路（水平走査回路）、１２１…メモ
リアドレス選択回路（水平シフトレジスタ回路）、１２
２…デジタル信号メモリアレイ、１２２Ａ…第１のラッ
チ回路、１２２Ｂ…第２のラッチ回路、１２３，２２３
…第１の選択回路（上位ビット選択回路）、１２３Ａ，
１２３Ｂ…第１の選択回路１２３内の１ドレイン信号線
（Ｄ）当たりの選択回路、１２４，２２４…第２の選択
回路（下位ビット選択回路）、１３０…水平画素ライン
選択回路（垂直走査回路）、１３１〜１３８，１５１，
１７１，１７２…電圧バスライン、１４１〜１４３，１
６１〜１６９，２４１〜２４８…時間制御信号線、１５
２…演算結果信号線、３２４…選択回路、３２５…表示
データ演算回路、３２６…階調電圧出力回路、３２８…
表示データ保持回路、３２９…演算回路、３３０（１）
〜３３０（３）…演算結果伝達回路、Ｇ…ゲート信号線
（走査信号線または水平信号線）、Ｄ…ドレイン信号線
（映像信号線または垂直信号線）、ＴＦＴ…薄膜トラン
ジスタ、ＩＴＯ…画素電極、ＩＴＯ２…コモン電極（対
向電極）、ＣLC…液晶容量、Ｃ０…容量素子、ＣＮ…共
通信号線、ＣＳＴＧ…保持容量、ＧＴ…ゲート回路、Ｐ
Ｔ，ＰＭＴ，ＰＭＴＩＮ１，ＰＭＴＴ，ＰＭＴＧ，ＰＭ
ＴＡＧ…ｐ型ＭＯＳトランジスタ、ＮＴ、ＮＴＭ，ＮＭ
ＴＭ，ＮＭＴＲ１，ＮＭＴＧ，ＮＭＴＡＧ，ＮＭＴＴＧ
…ｎ型ＭＯＳトランジスタ、ＮＡＮＤ１…ナンド回路、
ＮＯＲ１…ノア回路。ＣＭ１，ＣＭ２，ＣＭ３…メモリ
容量、ＤＤ１〜ＤＤ３…データライン。

フロントページの続き (72)発明者 佐藤 秀夫 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 景山 寛 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (21)

【特許請求の範囲】
1. 【請求項１】 一方が透明の互いに対向する２枚の基板
   と、前記２枚の基板に挟まれた液晶層とを有する液晶表
   示装置で、 複数の画素と、 前記複数の画素に映像信号電圧を印加する複数の映像信
   号線と、 前記複数の映像信号線に映像信号電圧を供給する駆動手
   段と、 前記駆動手段に複数個の階調電圧を供給する電源部と、 前記駆動手段を制御する表示制御手段とを備える液晶表
   示装置であって、 前記表示制御手段は、前記駆動手段に対して、少なくと
   もｎビットの表示データと、ｐ種類の時間制御信号を供
   給し、 前記電源部は、前記駆動手段に対して、電圧レベルがそ
   れぞれ異なり、１走査期間内にその電圧レベルが時間と
   ともに変化する２^m個の階調電圧を供給し、 前記駆動手段は、前記表示制御手段から送信されるｎビ
   ットの表示データを格納する格納手段と、 前記各映像信号線毎に設けられ、前記格納手段に格納さ
   れたｎビットの表示データのｍビットのビット値に応じ
   て、前記電源部から供給される２^m個の階調電圧の中の
   いずれか１つを選択する選択手段と、 前記各映像信号線毎に設けられ、前記格納手段に格納さ
   れたｎビットの表示データのｐビットのそれぞれのビッ
   ト値に応じて、前記表示制御部から供給される時間制御
   信号または第１レベルの電圧を選択するｐ個のスイッチ
   ング手段と、 前記各映像信号線毎に設けられ、前記ｐ個のスイッチン
   グ手段の各出力電圧が第１レベルの電圧の場合に、出力
   状態を変化させる論理回路手段と、 前記各映像信号線毎に設けられ、前記論理回路手段の出
   力状態の変化に応じて、前記選択手段により選択された
   階調電圧における、前記論理回路手段の出力状態変化時
   の電圧レベルを映像信号電圧として、前記各映像信号線
   に供給する出力回路手段とを備えることを特徴とする液
   晶表示装置。
2. 【請求項２】 前記電源部から前記駆動手段に対して供
   給される２^m個の階調電圧は、１走査期間内にその電圧
   レベルが２^p段階に変化する階段状の電圧であることを
   特徴とする請求項１に記載の液晶表示装置。
3. 【請求項３】 前記表示制御手段から前記駆動手段に対
   して供給されるｐ個の時間制御信号は、第１レベルの電
   圧と第２レベルの電圧とが交互に繰り返されるパルス信
   号であって、 表示データの最下位ビットの値に応じて前記スイッチン
   グ手段により選択されるパルス信号の周期をｋとする
   時、表示データの第ｉ（ｉ＝２，…，ｐ）番目のビット
   の値に応じて前記スイッチング手段により選択されるパ
   ルス信号の周期は、ｋ×２^(i-1)であることを特徴とす
   る請求項１または請求項２に記載の液晶表示装置。
4. 【請求項４】 マトリクス状に設けられる複数の画素
   と、 前記複数の画素の列または行方向の画素に映像信号電圧
   を印加する複数の映像信号線と、 前記複数の映像信号線に映像信号電圧を供給する駆動手
   段と、 少なくとも、前記駆動手段に複数個の階調電圧を供給す
   る電源部と、 前記駆動手段を制御する表示制御手段とを備える液晶表
   示装置であって、 前記表示制御手段は、前記駆動手段に対して、少なくと
   もｎビットの表示データと、ｎ個の時間制御信号を供給
   し、 前記電源部は、前記駆動手段に対して、１走査期間内に
   その電圧レベルが時間とともに変化する階調電圧を供給
   し、 前記駆動手段は、前記表示制御手段から送信されるｎビ
   ットの表示データを格納する格納手段と、 前記各映像信号線毎に設けられ、前記格納手段に格納さ
   れたｎビットの表示データのそれぞれのビット値に応じ
   て、前記表示制御部から供給される時間制御信号または
   第１レベルの電圧を選択するｎ個のスイッチング手段
   と、 前記各映像信号線毎に設けられ、前記ｎ個のスイッチン
   グ手段の各出力電圧が第１レベルの電圧の場合に、出力
   状態を変化させる演算結果伝達手段と、 前記各映像信号線毎に設けられ、前記演算結果伝達手段
   の出力状態の変化に応じて、前記電源部から供給される
   階調電圧における、前記演算結果伝達手段の出力状態変
   化時の電圧レベルを映像信号電圧として、前記各映像信
   号線に供給する出力回路手段とを備えることを特徴とす
   る液晶表示装置。
5. 【請求項５】 前記格納手段は、前記表示制御手段から
   送信されるｎビットの表示データのそれぞれのビット値
   の電圧を保持するｎ個の容量素子であることを特徴とす
   る請求項４に記載の液晶表示装置。
6. 【請求項６】 前記電源部から前記駆動手段に対して供
   給される階調電圧は、１走査期間内にその電圧レベルが
   ２ⁿ段階に変化する階段状の電圧であることを特徴とす
   る請求項４または請求項６に記載の液晶表示装置。
7. 【請求項７】 前記表示制御手段から前記駆動手段に対
   して供給されるｎ個の時間制御信号は、第１レベルの電
   圧と第２レベルの電圧とが交互に繰り返されるパルス信
   号であって、 表示データの最下位ビットの値に応じて前記スイッチン
   グ手段により選択されるパルス信号の周期をｋとする
   時、表示データの第ｉ（ｉ＝２，…，ｎ）番目のビット
   のビット値に応じて前記スイッチング手段により選択さ
   れるパルス信号の周期は、ｋ×２^(i-1)であることを特
   徴とする請求項４ないし請求項６のいずれか１項に記載
   の液晶表示装置。
8. 【請求項８】 透明の互いに対向する２枚の基板と、前
   記２枚の基板に挟まれた液晶層とを有する液晶表示装置
   で、 複数の画素と、 前記複数の画素に映像信号電圧を印加する複数の映像信
   号線と、 前記複数の映像信号線に映像信号電圧を供給する駆動回
   路と、 前記駆動回路に表示データを供給する複数の表示データ
   線と、 前記駆動回路に複数の階調電圧を供給する階調電圧線と
   を有する液晶表示装置であって、 前記駆動回路は、前記表示データ線毎に設けられ、前記
   表示データ線により供給される表示データに基づいて演
   算を行う複数の表示データ演算回路と、 前記表示データ演算回路の演算結果に従い、前記階調電
   圧線により供給される複数の階調電圧の中のいずれか１
   つの階調電圧を映像信号電圧として前記映像信号線に出
   力する階調電圧出力回路と、 前記各表示データ演算回路の演算結果を前記階調電圧出
   力回路に伝える演算結果伝達線とを備え、 前記複数の表示データ演算回路と、前記階調電圧出力回
   路と、前記演算結果伝達線とは、前記各映像信号線毎に
   設けられ、かつ、前記複数の表示データ演算回路と、前
   記階調電圧出力回路とは、前記映像信号線毎に演算結果
   伝達線で直列に接続されていることを特徴とする液晶表
   示装置。
9. 【請求項９】 前記階調電圧線は、１本の階調電圧線で
   複数の電圧レベルの階調電圧を供給することを特徴とす
   る請求項８に記載の液晶表示装置。
10. 【請求項１０】 前記複数の表示データ演算回路は、前
    記映像信号線の延長線上に一列に形成されていることを
    特徴とする請求項８または請求項９に記載の液晶表示装
    置。
11. 【請求項１１】 前記一列に形成された複数の表示デー
    タ演算回路の中の一端の表示データ演算回路以外の表示
    データ演算回路は、隣接する表示データ線の間に形成さ
    れていることを特徴とする請求項１０に記載の液晶表示
    装置。
12. 【請求項１２】 互いに対向する２枚の基板と、前記２
    枚の基板に挟まれた液晶層とを有する液晶表示装置で、 複数の画素と、 前記複数の画素に映像信号電圧を印加する複数の映像信
    号線と、 前記複数の映像信号線に映像信号電圧を供給する駆動回
    路と、 前記駆動回路に表示データを供給する複数の表示データ
    線と、 前記駆動回路に、時間に従って周期的に変化する階調電
    圧を供給する階調電圧線と、 前記駆動回路に、パルス信号を供給する複数の制御信号
    線とを有する液晶表示装置であって、 前記駆動回路は、前記表示データ線毎に設けられ、前記
    表示データ線により供給される表示データと、前記複数
    の制御信号線の中の対応する時間制御線により供給され
    るパルス信号との演算を行う複数の演算回路と、 前記複数の演算回路の値に応じて、前記階調電圧線によ
    り供給される階調電圧の中のいずれか１つの階調電圧を
    選択する選択手段とを備え、 前記複数の演算回路と、前記選択手段とは、前記各映像
    信号線毎に設けられ、 前記表示データは、前記表示データ線毎に設けられる格
    納手段に格納されることを特徴とする液晶表示装置。
13. 【請求項１３】 前記階調電圧は、時間に従い電圧レベ
    ルが階段状に変化することを特徴とする請求項１２に記
    載の液晶表示装置。
14. 【請求項１４】 前記複数の格納手段は、前記各映像信
    号線の延長線上に一列に形成されていることを特徴とす
    る請求項１２または請求項１３に記載の液晶表示装置。
15. 【請求項１５】 前記一列に形成された複数の格納手段
    の中の一端の格納手段以外の格納手段は、隣接する表示
    データ線の間に形成されていることを特徴とする請求項
    １４に記載の液晶表示装置。
16. 【請求項１６】 前記選択手段は、選択した前記階調電
    圧を前記映像信号線に出力することを特徴とする請求項
    １２ないし請求項１５のいずれか１項に記載の液晶表示
    装置。
17. 【請求項１７】 互いに対向する２枚の基板と、前記２
    枚の基板に挟まれた液晶層とを有する液晶表示装置で、 複数の画素と、 前記複数の画素に映像信号電圧を印加する複数の映像信
    号線と、 前記複数の映像信号線に映像信号電圧を供給する駆動回
    路と、 前記駆動回路に、ｎビットの表示データを供給するｎ本
    の表示データ線と、 前記駆動回路に、時間に従って周期的に２ⁿ段階に変化
    する階調電圧を供給する階調電圧線と、 前記駆動回路に、前記階調電圧の変化に従い値が変化す
    るデータを供給するｎ本の制御信号線とを有する液晶表
    示装置であって、 前記駆動回路は、表示データ線毎に設けられ、前記表示
    データ線により供給される表示データと、前記ｎ個の制
    御信号線の中の対応する制御信号線により供給されるデ
    ータとで演算を行うｎ個の演算回路と、 前記ｎ個の演算回路の演算結果に応じて、前記階調電圧
    線により供給される階調電圧の中のいずれか１つの階調
    電圧を選択し、映像信号電圧として出力する出力回路と
    を有し、 前記ｎ個の演算回路と、前記出力回路とは、前記各映像
    信号線毎に設けられ、かつ、前記ｎ個の演算回路は、前
    記各映像信号線の延長線上に設けられていることを特徴
    とする液晶表示装置。
18. 【請求項１８】 前記ｎ個の演算回路の出力に接続され
    たｎ個のスイッチング素子と、 前記ｎ個のスイッチング素子を直列に接続する演算結果
    伝達線とを有することを特徴とする請求項１７に記載の
    液晶表示装置。
19. 【請求項１９】 前記ｎ個の演算回路は一列に形成さ
    れ、 前記一列に形成されたｎ個の演算回路の中の一端の演算
    回路以外の演算回路は、隣接する表示データ線の間に形
    成されていることを特徴とする請求項１７または請求項
    １８に記載の液晶表示装置。
20. 【請求項２０】 前記出力回路は、前記階調電圧を前記
    映像信号線に出力するゲート回路を有し、 前記ゲート回路は、選択した階調電圧を映像信号線に出
    力した後オフとなることを特徴とする請求項１７ないし
    請求項１９のいずれか１項に記載の液晶表示装置。
21. 【請求項２１】 前記出力回路は、前記階調電圧を前記
    映像信号線に出力するゲート回路を有し、 前記ゲート回路は、前記演算結果伝達線の信号によりオ
    ン・オフが切り替わることを特徴とする請求項１７ない
    し請求項２０のいずれか１項に記載の液晶表示装置。