JP2000188373A - Spiral inductor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、シリコンプロセ
ス上でインダクターを構成するためのスパイラルインダ
クターに関する。The present invention relates to a spiral inductor for forming an inductor on a silicon process.
【０００２】[0002]
【従来の技術】一般に、シリコンプロセス上に形成され
るスパイラル形状によるインダクターは、高周波回路に
用いられており、主に低雑音アンプの負荷用や電圧制御
発振回路のタンク用等として用いられている。2. Description of the Related Art In general, a spiral inductor formed on a silicon process is used for a high frequency circuit, and is mainly used for a load of a low noise amplifier, a tank of a voltage controlled oscillation circuit, and the like. .
【０００３】スパイラルインダクターは、多層構造の少
なくとも１つの配線層を用い、例えば、図２に示すよう
なスパイラル構造に形成することによって、インダクタ
ーを作ることができる。[0003] A spiral inductor uses at least one wiring layer having a multilayer structure and can be formed, for example, by forming a spiral structure as shown in FIG. 2.
【０００４】このインダクターの断面構造は、シリコン
プロセスではトランジスタを形成する場所以外で形成す
ることが多い。ＭＯＳ型トランジスタにインダクターを
形成した状態を模式的に示した図３のように、サブスト
レート基板３１の上に形成されたＳｉＯ2 膜３２の上に
絶縁層３３を介して配線層３４を設置し、その配線層３
４にスパイラル形状によるインダクター３４１を形成す
る。In the silicon process, the cross-sectional structure of the inductor is often formed at a place other than where a transistor is formed. As shown in FIG. 3 schematically showing a state in which an inductor is formed in a MOS transistor, a wiring layer 34 is provided on an SiO 2 film 32 formed on a substrate substrate 31 with an insulating layer 33 interposed therebetween. , Its wiring layer 3
4, an inductor 341 having a spiral shape is formed.
【０００５】このように形成されたインダクター３４１
には、シリコンプロセスの配線層３４を用いて形成され
るために、配線層３４とサブストレート基板３１との間
に、寄生容量と寄生抵抗が分布的に付いてしまう。The inductor 341 thus formed
Is formed using the wiring layer 34 of the silicon process, the parasitic capacitance and the parasitic resistance are distributed between the wiring layer 34 and the substrate substrate 31.
【０００６】このようなインダクター３４１を、例えば
図４に示すように、発振回路４１のＬＣ共振回路４２な
どに用いた場合、ＬＣ共振回路４２には真性のインダク
ターＬの他に、図５に示すような寄生容量Ｃｐや寄生抵
抗Ｒｐが付く。このために共振回路４２のＱ（選択度）
が劣化して、発振回路４１の位相ノイズの劣化などの要
因となる。これは、寄生抵抗Ｒｐが共振回路４２の一部
として接続されるために、位相ノイズの発生源となるこ
とによる。When such an inductor 341 is used in, for example, an LC resonance circuit 42 of an oscillation circuit 41, as shown in FIG. 4, the LC resonance circuit 42 has a structure shown in FIG. Such parasitic capacitance Cp and parasitic resistance Rp are attached. Therefore, Q (selectivity) of the resonance circuit 42
Is deteriorated, which causes a factor such as deterioration of the phase noise of the oscillation circuit 41. This is because the parasitic resistance Rp is connected as a part of the resonance circuit 42 and thus becomes a source of phase noise.
【０００７】特に、ＭＯＳ型トランジスタのプロセスの
場合は、サブストレート基板の抵抗率を高くする必要が
あることから、寄生抵抗がバイポーラプロセスよりも大
きいため、寄生抵抗の抵抗率が大きいものとなる。その
結果、発振回路の位相ノイズの悪化がより大きくなる。In particular, in the case of a MOS transistor process, since the resistivity of the substrate substrate must be increased, the parasitic resistance is larger than that of the bipolar process, so that the resistivity of the parasitic resistance is large. As a result, the deterioration of the phase noise of the oscillation circuit becomes larger.
【０００８】[0008]
【発明が解決しようとする課題】上記した従来のシリコ
ンプロセス上に配線層を用いて形成されたスパイラル形
状によるインダクターには、これに付く寄生抵抗と寄生
容量の値が大きく、このインダクターを発振回路の共振
回路に用いた場合には、位相ノイズのノイズ源となり、
位相ノイズ特性を劣化させるものであった。The spiral-shaped inductor formed by using a wiring layer on the conventional silicon process has a large parasitic resistance and a large parasitic capacitance. When used in the resonance circuit of
This deteriorates the phase noise characteristic.
【０００９】そこで、この発明ではシリコンプロセス上
に配線層を用いてスパイラル形状によるインダクターを
形成した場合に、インダクターとサブストレート基板間
の寄生抵抗を削減することを目的とする。It is an object of the present invention to reduce the parasitic resistance between an inductor and a substrate substrate when an inductor having a spiral shape is formed using a wiring layer on a silicon process.
【００１０】[0010]
【課題を解決するための手段】上記した課題を解決する
ために、この発明の、シリコンプロセスにより形成され
る集積回路の配線層に、スパイラル形状によるインダク
ターを形成してなるスパイラルインダクターにおいて、
前記インダクターの下層部の、サブストレート基板上に
形成したＳｉＯ2 層と前記インダクターとの間にポリシ
リコン層を形成してなることを特徴とする。In order to solve the above-mentioned problems, a spiral inductor according to the present invention, wherein an inductor having a spiral shape is formed on a wiring layer of an integrated circuit formed by a silicon process,
A polysilicon layer is formed below the inductor, between the SiO 2 layer formed on the substrate substrate and the inductor.
【００１１】上記した手段によれば、配線層のインダク
ターの下部層に、ポリシリコン層を配置することによっ
て、インダクターとサブストレート基板間の寄生抵抗を
削減できる。According to the above means, the parasitic resistance between the inductor and the substrate substrate can be reduced by arranging the polysilicon layer below the inductor in the wiring layer.
【００１２】[0012]
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の一実施の形態について説明するための模式図で
あり、ＭＯＳ型トランジスタのプロセス構造を例にして
いる。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a schematic diagram for explaining an embodiment of the present invention, taking a process structure of a MOS transistor as an example.
【００１３】図１において、サブストレート基板１１上
に形成されたＳｉＯ2 膜１２のフィールド上に、トラン
ジスタのゲート等に用いられるポリシリコン層１３を形
成する。このポリシリコン層１３の上部に、絶縁層１４
を介して配線層１５を固着する。この配線層１５にスパ
イラル形状によるインダクター１５１を形成する。そし
て、ポリシリコン層１３は、接地された集積回路のパッ
ド１６と接続することで、基準電位点に接続されたサブ
ストレート基板１１と同電位にする。In FIG. 1, a polysilicon layer 13 used for a gate of a transistor or the like is formed on a field of an SiO 2 film 12 formed on a substrate substrate 11. An insulating layer 14 is formed on the polysilicon layer 13.
Then, the wiring layer 15 is fixed through. An inductor 151 having a spiral shape is formed on the wiring layer 15. The polysilicon layer 13 is connected to the grounded pad 16 of the integrated circuit to have the same potential as the substrate substrate 11 connected to the reference potential point.
【００１４】このようにして形成されたインダクター１
５１は、ＭＯＳ型トランジスタのゲートＧに用いるポリ
シリコンを用いている。ＭＯＳ型トランジスタのサブス
トレート基板１１では、ドレインＤを構成するｎ層とソ
ースＳを構成するｎ層からの信号の漏れ込みを防止する
ために、基板抵抗を高く設定してある。サブストレート
基板１１の基板抵抗と比べて、ポリシリコン層１３の抵
抗率は非常に小さい。また、このポリシリコン層１３は
サブストレート基板１１と同電位の状態にしてある。The inductor 1 thus formed
Reference numeral 51 denotes polysilicon used for the gate G of the MOS transistor. In the substrate 11 of the MOS transistor, the substrate resistance is set high in order to prevent signal leakage from the n-layer forming the drain D and the n-layer forming the source S. The resistivity of the polysilicon layer 13 is much smaller than the substrate resistance of the substrate substrate 11. The polysilicon layer 13 has the same potential as the substrate substrate 11.
【００１５】従って、このような形状のインダクター１
５１は、インダクター１５１とポリシリコン層１３との
間の容量とこのポリシリコン層１３自体の抵抗が寄生容
量と抵抗になり、サブストレート基板１１間の容量とサ
ブストレート基板１１の抵抗は直接見えなくなる。Therefore, the inductor 1 having such a shape is
Reference numeral 51 denotes a capacitance between the inductor 151 and the polysilicon layer 13 and a resistance of the polysilicon layer 13 itself becomes a parasitic capacitance and a resistance, and the capacitance between the substrate substrates 11 and the resistance of the substrate substrate 11 are not directly visible. .
【００１６】この実施の形態では、インダクターに付く
寄生抵抗と寄生容量の値を小さくできることから、この
インダクターを発振回路の共振回路に用いた場合に、位
相ノイズのノイズ源となる寄生抵抗を小さくでき、優れ
た位相ノイズ特性を得ることが可能となる。In this embodiment, since the value of the parasitic resistance and the parasitic capacitance attached to the inductor can be reduced, when this inductor is used in the resonance circuit of the oscillation circuit, the parasitic resistance serving as the noise source of the phase noise can be reduced. , Excellent phase noise characteristics can be obtained.
【００１７】図１では、ＭＯＳ型トランジスタを例にし
て説明したが、バイポーラトランジスタに形成したイン
ダクターの下部層にポリシリコン層を形成した場合でも
寄生抵抗を小さくでき、優れた位相ノイズ特性が実現で
きる。In FIG. 1, a MOS transistor has been described as an example. However, even when a polysilicon layer is formed below an inductor formed in a bipolar transistor, the parasitic resistance can be reduced, and excellent phase noise characteristics can be realized. .
【００１８】この発明は、上記した実施の形態に限定さ
れるものではなく、ポリシリコン層１３とサブストレー
ト基板１１を同電位とせずに、このポリシリコン層１３
の電位を浮かせる方法も考えられる。The present invention is not limited to the above-described embodiment, and the polysilicon layer 13 and the substrate substrate 11 are not set to the same potential,
There is also a method of floating the potential.
【００１９】この場合、上記したインダクター１５１と
比較して寄生容量は減少するものの、その値が一定とは
ならない。しかし、前述したように、この発明のインダ
クターは、寄生容量が増加してしまうが、発振回路の共
振回路のような差動回路では、対接地容量として寄生容
量となるため動作上は大きな問題点とならない。In this case, although the parasitic capacitance is reduced as compared with the above-described inductor 151, the value is not constant. However, as described above, the parasitic capacitance of the inductor according to the present invention increases. However, in a differential circuit such as a resonance circuit of an oscillation circuit, a parasitic capacitance as a grounding capacitance causes a serious problem in operation. Does not.
【００２０】アナログ集積回路では、電源などのノイズ
を除去するために通常差動回路で回路を構成する。この
ため、発振回路の共振回路は例えば図４に示すように、
トランジスタのフィードバックに対して対称になるよう
に接続する。このように構成された回路では、対接地に
付く寄生容量は共振回路のコンデンサーと並列に接続さ
れたものと等価になるため問題とならない。In an analog integrated circuit, a circuit is usually constituted by a differential circuit in order to remove noise such as a power supply. Therefore, for example, as shown in FIG.
The connection is made symmetrical with respect to the feedback of the transistor. In the circuit configured in this way, there is no problem because the parasitic capacitance attached to the ground is equivalent to that connected in parallel with the capacitor of the resonance circuit.
【００２１】このように、ポリシリコン層をサブストレ
ート基板から電位的に浮かせた状態でポリシリコン層上
にインダクターを形成した場合でも、優れた位相ノイズ
特性を得ることができる。As described above, excellent phase noise characteristics can be obtained even when an inductor is formed on a polysilicon layer in a state where the polysilicon layer is floated from the substrate substrate in terms of potential.
【００２２】[0022]
【発明の効果】以上説明したように、この発明のスパイ
ラルインダクターによれば、形成されたインダクターに
直接接続される寄生抵抗と寄生容量を小さくできる。こ
のインダクターを発振回路の共振回路に用いた場合に、
位相ノイズのノイズ源となる寄生抵抗が小さく優れた位
相ノイズ特性を得ることができる。As described above, according to the spiral inductor of the present invention, the parasitic resistance and the parasitic capacitance directly connected to the formed inductor can be reduced. When this inductor is used for the resonance circuit of the oscillation circuit,
An excellent phase noise characteristic can be obtained with a small parasitic resistance serving as a noise source of the phase noise.
【図１】この発明の一実施の形態について説明するため
の模式図。FIG. 1 is a schematic diagram for explaining an embodiment of the present invention.
【図２】スパイラルインダクターの正面図。FIG. 2 is a front view of a spiral inductor.
【図３】従来のシリコンプロセス上に形成されるスパイ
ラルインダクターについて説明するための模式図。FIG. 3 is a schematic diagram for explaining a spiral inductor formed on a conventional silicon process.
【図４】インダクターを必要とする従来の回路例につい
て説明するための回路図。FIG. 4 is a circuit diagram for explaining a conventional circuit example requiring an inductor.
【図５】図４のＬＣ共振回路を半導体集積化した場合
の、寄生容量と寄生抵抗について説明するための等価回
路図。FIG. 5 is an equivalent circuit diagram for explaining a parasitic capacitance and a parasitic resistance when the LC resonance circuit of FIG. 4 is integrated in a semiconductor;
１１…サブストレート基板、１２…ＳｉＯ2 膜、１３…
ポリシリコン層、１４…絶縁層、１５…配線層、１５１
…インダクター、１６…パッド。11: substrate substrate, 12: SiO 2 film, 13:
Polysilicon layer, 14 insulating layer, 15 wiring layer, 151
... inductor, 16 ... pad.
Claims (3)
回路の配線層に、スパイラル形状によるインダクターを
形成してなるスパイラルインダクターにおいて、 前記インダクターの下層部の、サブストレート基板上に
形成したＳｉＯ2 層と前記インダクターとの間にポリシ
リコン層を形成してなることを特徴とするスパイラルイ
ンダクター。1. A spiral inductor in which an inductor having a spiral shape is formed in a wiring layer of an integrated circuit formed by a silicon process, comprising: a SiO 2 layer formed on a substrate substrate, below the inductor; A spiral inductor comprising a polysilicon layer formed between the spiral inductor and the inductor.
ストレート基板の電位と同電位にしてなることを特徴と
する請求項１に記載のスパイラルインダクター。2. The spiral inductor according to claim 1, wherein the potential of the polysilicon layer is set to the same potential as the potential of the substrate substrate.
ト基板から電位的に浮かせた状態で形成したことを特徴
とする請求項１に記載のスパイラルインダクター。3. The spiral inductor according to claim 1, wherein said polysilicon layer is formed in a state of being electrically floating from said substrate substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10363086A JP2000188373A (en) | 1998-12-21 | 1998-12-21 | Spiral inductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10363086A JP2000188373A (en) | 1998-12-21 | 1998-12-21 | Spiral inductor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000188373A true JP2000188373A (en) | 2000-07-04 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10363086A Withdrawn JP2000188373A (en) | 1998-12-21 | 1998-12-21 | Spiral inductor |
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|---|---|
| JP (1) | JP2000188373A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438892B1 (en) * | 2001-12-21 | 2004-07-02 | 한국전자통신연구원 | One-chip type thin film inductor and method of manufacturing the same |
| JP2005268249A (en) * | 2004-03-16 | 2005-09-29 | Philtech Inc | Semiconductor device and its manufacturing method |
| CN103811309A (en) * | 2014-03-06 | 2014-05-21 | 上海华虹宏力半导体制造有限公司 | Semiconductor structure and forming method thereof |
| US8975725B2 (en) | 2008-12-04 | 2015-03-10 | Nec Corporation | Bias circuit and method of manufacturing the same |
-
1998
- 1998-12-21 JP JP10363086A patent/JP2000188373A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438892B1 (en) * | 2001-12-21 | 2004-07-02 | 한국전자통신연구원 | One-chip type thin film inductor and method of manufacturing the same |
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| US8975725B2 (en) | 2008-12-04 | 2015-03-10 | Nec Corporation | Bias circuit and method of manufacturing the same |
| CN103811309A (en) * | 2014-03-06 | 2014-05-21 | 上海华虹宏力半导体制造有限公司 | Semiconductor structure and forming method thereof |
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