JP2000181799A

JP2000181799A - Dynamic address conversion method and processor

Info

Publication number: JP2000181799A
Application number: JP10361028A
Authority: JP
Inventors: Wataru Yamamoto; 渉山元; Toshihiko Kurihara; 俊彦栗原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-12-18
Filing date: 1998-12-18
Publication date: 2000-06-30

Abstract

PROBLEM TO BE SOLVED: To realize address conversion in an optimum page size and to reduce a TLB(translation look aside buffer) error rate for plural programs having contrary requests on the page size. SOLUTION: Mapping units from a virtual address to a real address are set to be a page size and an extension page size. An address conversion mechanism 102 by a page table and TLB and an address conversion mechanism 103 by an extension page table and extension TLB are installed. The two conversion mechanisms 102 and 103 are simultaneously executed and a final real address is obtained from a side where conversion succeeds.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、仮想記憶方式を採
用したコンピュータシステムに係り、特に、複数のペー
ジサイズを同時にサポートする動的アドレス変換方法及
び該アドレス変換方法を適用したプロセッサに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a computer system employing a virtual memory system, and more particularly, to a dynamic address translation method that simultaneously supports a plurality of page sizes and a processor to which the address translation method is applied.

【０００２】[0002]

【従来の技術】多くのコンピュータシステムでは仮想記
憶（Ｖirtual Ｍemory／Ｓtorage）方式が採用されてい
る。仮想記憶方式は、主記憶装置の容量不足を補助記憶
装置／外部記憶装置との置換えにより補い、同時に実行
される複数のプログラムの各々に対してメモリ空間を矛
盾なく割当てるためには必須の技術である。2. Description of the Related Art Many computer systems employ a virtual memory / storage system. The virtual storage method is an indispensable technique for compensating for the lack of capacity of the main storage device by replacing it with an auxiliary storage device / external storage device and allocating a memory space to each of a plurality of programs executed simultaneously without inconsistency. is there.

【０００３】仮想記憶方式では、ユーザのプログラムに
対して仮想アドレス空間を提供し、ＯＳが仮想アドレス
空間から実アドレス空間へのマッピングを管理する。仮
想アドレスから実アドレスへのマッピング情報は、通
常、主記憶上に配置されたページテーブルに保持されて
いる。In the virtual storage system, a virtual address space is provided to a user program, and the OS manages mapping from the virtual address space to the real address space. The mapping information from the virtual address to the real address is normally held in a page table arranged on the main storage.

【０００４】動的アドレス変換では、命令実行中に命令
フェッチ、ロード・ストア命令などによりアクセスする
実アドレスを計算するために、ページテーブルの情報を
参照する。しかし、各命令を実行する度にページテーブ
ルを参照していたのでは、主記憶へのアクセスが各命令
ごとに発生してしまい、実用的な時間内で命令を実行で
きない。In the dynamic address translation, information of a page table is referred to in order to calculate a real address to be accessed by an instruction fetch, a load / store instruction or the like during the execution of an instruction. However, if the page table is referenced every time each instruction is executed, access to the main memory occurs for each instruction, and the instruction cannot be executed within a practical time.

【０００５】そこで、高速小容量のリソースをＣＰＵ側
に用意し、アドレス変換のために主記憶のページテーブ
ルから読み出したマッピング情報を保持し、後続命令で
同じページに再びアクセスした場合は、リソースの情報
を再利用する方式が一般に用いられている。このリソー
スをＴＬＢ（Ｔranslation Ｌookaside Ｂuffer）と呼
ぶ。ＴＬＢが有効な手段となる理由は、プログラムのメ
モリアクセスには局所性（Ｌocality）の性質があり、
一度利用したマッピング情報は再び利用されることが多
いためである。Therefore, a high-speed, small-capacity resource is prepared on the CPU side, the mapping information read from the page table of the main memory is held for address conversion, and when the same page is accessed again by a subsequent instruction, the resource is rewritten. A method of reusing information is generally used. This resource is called a TLB (Translation Lookaside Buffer). The reason that the TLB is an effective means is that the memory access of a program has the property of locality (Locity),
This is because the mapping information used once is often used again.

【０００６】ＴＬＢは動的アドレス変換実現する上での
一機構であり、アドレス変換の論理的な機能という観点
からは必ずしも必要ではないが、ＴＬＢがなければ処理
性能が極めて劣ったものとなり無意味なものとなってし
まう。いいかえると、ＴＬＢの存在を前提としてはじめ
て動的アドレス変換は意味をもったものとなる。The TLB is a mechanism for realizing the dynamic address translation, and is not necessarily required from the viewpoint of the logical function of the address translation. However, without the TLB, the processing performance is extremely poor and is meaningless. It will be something. In other words, the dynamic address translation becomes meaningful only on the premise of the existence of the TLB.

【０００７】[0007]

【発明が解決しようとする課題】一回のメモリアクセス
についてアドレス変換のマッピング情報がＴＬＢから得
られない割合をＴＬＢミス率という。通常、ＴＬＢのエ
ントリ数が２５６以上であれば、ＴＬＢミス率は１％以
下であるといわれている。ところが、大規模科学計算の
ように膨大なデータを処理するプログラムにおいては、
メモリアクセスの局所性が必ずしも保証されず、ＴＬＢ
の有効性の大前提が成り立たない場合もある。The rate at which mapping information for address conversion cannot be obtained from the TLB for one memory access is called a TLB miss rate. Usually, if the number of entries in the TLB is 256 or more, it is said that the TLB miss rate is 1% or less. However, in programs that process huge amounts of data, such as large-scale scientific calculations,
Locality of memory access is not always guaranteed, and TLB
In some cases, the basic premise of the effectiveness of does not hold.

【０００８】ＴＬＢからアドレス変換の情報（マッピン
グ情報）が得られない場合、主記憶からページテーブル
を読み出し、ＴＬＢに情報を登録しなければならない。
主記憶からページテーブルを読み出す際には、命令パイ
プラインは当然のことながら停止しなければならず、ア
ーキテクチャによっては割込みが必要になる場合もあ
る。したがって、性能の観点から無視できないペナルテ
ィが伴うため、ＴＬＢミス率を低減することは重要な問
題である。When the address translation information (mapping information) cannot be obtained from the TLB, the page table must be read from the main memory and the information must be registered in the TLB.
When reading the page table from the main memory, the instruction pipeline must be stopped naturally, and an interrupt may be required depending on the architecture. Therefore, there is a penalty that cannot be ignored from a performance point of view, so reducing the TLB miss rate is an important issue.

【０００９】ＴＬＢミス率は、ページサイズと関連が深
い。たとえば、プログラムが連続する８Ｋバイトの領域
をアクセスする場合、ページサイズが４Ｋバイトならば
２ページ必要だが、ページサイズを８Ｋバイトとするな
ら１ページしか必要としない。ページサイズを大きく
し、必要となるページ数をより少なくすれば、必要なマ
ッピング情報がＴＬＢに格納されている確率も高くな
り、ＴＬＢミス率を低減できる。一方、ページサイズを
大きく設定すると、プログラムが利用しない無駄な領域
の割当てがより多く発生し、さらには、主記憶と外部記
憶装置間のページ転送に余計な時間がかかるといったデ
メリットが発生する。したがって、やみくもにページサ
イズを大きくすることはできないため、最適なページサ
イズを決定し、ＴＬＢミス率を低減するのは難しい問題
である。The TLB miss rate is closely related to the page size. For example, when a program accesses a continuous area of 8 Kbytes, two pages are required if the page size is 4 Kbytes, but only one page is required if the page size is 8 Kbytes. If the page size is increased and the number of required pages is reduced, the probability that required mapping information is stored in the TLB increases, and the TLB miss rate can be reduced. On the other hand, when the page size is set to be large, there is a disadvantage that more useless areas are allocated that are not used by the program, and furthermore, extra time is required for page transfer between the main storage and the external storage device. Therefore, since the page size cannot be blindly increased, it is difficult to determine the optimum page size and reduce the TLB miss rate.

【００１０】本発明の目的は、仮想アドレスを実アドレ
スに変換する機構を備えたプロセッサにおいて、それぞ
れのプログラムに対して最適なページサイズによるアド
レス変換を可能とし、ＴＬＢミス率を低減することにあ
る。An object of the present invention is to enable a processor having a mechanism for converting a virtual address to a real address to perform address conversion with an optimum page size for each program and reduce the TLB miss rate. .

【００１１】[0011]

【課題を解決するための手段】本発明では、複数のペー
ジサイズを同時に扱える動的アドレス変換手段を提供す
る。具体的には、仮想アドレスから実アドレスへのマッ
ピング単位を標準のページサイズと拡張ページサイズの
複数とし、標準のページサイズのマッピングを定義した
ページテーブルと、該ページテーブルのマッピング情報
のコピーを保持するＴＬＢと、命令実行時にＴＬＢ、ペ
ージテーブルに従い仮想アドレスを実アドレスに変換す
る手段からなるアドレス変換機構と、拡張ページサイズ
のマッピングを定義した拡張ページテーブルと、該拡張
ページテーブルのマッピング情報のコピーを保持する拡
張ＴＬＢと、命令実行時に拡張ＴＬＢ、拡張ページテー
ブルに従い仮想アドレスを実アドレスに変換する手段か
らなるアドレス変換機構とを設ける。SUMMARY OF THE INVENTION The present invention provides a dynamic address translation means capable of simultaneously handling a plurality of page sizes. Specifically, the mapping unit from the virtual address to the real address is set to a plurality of the standard page size and the extended page size, and a page table defining the mapping of the standard page size and a copy of the mapping information of the page table are held. TLB to be executed, an address translation mechanism comprising means for translating a virtual address into a real address according to the TLB and the page table when executing an instruction, an extended page table defining an extended page size mapping, and a copy of mapping information of the extended page table And an address translation mechanism comprising means for translating a virtual address into a real address according to the extended TLB and the extended page table when executing an instruction.

【００１２】本発明によれば、ページサイズの異なる複
数のマッピング情報を互いに独立した複数のアドレス変
換機構で個別に扱うことにより、複数のページサイズを
同時に扱うアドレス変換が可能となる。したがって、例
えばメモリアクセスの局所性が高いプログラムの実行に
はより小さいページサイズ（拡張ページサイズ）を利用
し、大規模なメモリ領域を利用するプログラムについて
はより大きいページサイズを利用することで、ページサ
イズを大きくすることによるデメリットを抑えつつ、Ｔ
ＬＢミス率を低減することが可能となる。According to the present invention, a plurality of mapping information items having different page sizes are individually handled by a plurality of address conversion mechanisms independent of each other, thereby enabling address conversion for simultaneously handling a plurality of page sizes. Therefore, for example, a smaller page size (extended page size) is used for executing a program having high locality of memory access, and a larger page size is used for a program using a large-scale memory area. While suppressing the disadvantages of increasing the size,
The LB miss rate can be reduced.

【００１３】さらに、拡張ページサイズを複数のサイズ
から選択することにより、より細かいチューニングが可
能となる。また、一方のアドレス変換機構を無効に設定
することにより、一つのページサイズで十分な場合にシ
ステム設定を簡略にすることも可能である。Further, by selecting the extension page size from a plurality of sizes, finer tuning is possible. Further, by setting one of the address translation mechanisms to invalid, it is possible to simplify the system setting when one page size is sufficient.

【００１４】[0014]

【発明の実施の形態】図１は、本発明に基づき仮想アド
レスを実アドレスに変換するための概念図を示す。図１
に示すように、仮想アドレス１０１は、ページテーブル
およびＴＬＢによるアドレス変換機構１０２の変換結
果、および、拡張ページテーブルおよび拡張ページテー
ブルによるアドレス変換機構１０３の変換結果を、セレ
クタ１０４により選択することで、実アドレス１０５に
変換される。セレクタ１０４は変換に成功した側の結果
を選択するが、両方が成功する場合にはアドレス変換機
構１０２の結果を選択する。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a conceptual diagram for converting a virtual address to a real address according to the present invention. FIG.
As shown in FIG. 5, the selector 104 selects the virtual address 101 by selecting the conversion result of the address conversion mechanism 102 using the page table and the TLB, and the conversion result of the address conversion mechanism 103 using the extended page table and the extended page table. It is converted to a real address 105. The selector 104 selects the result on the side where the translation is successful, but if both succeed, the result of the address translation mechanism 102 is selected.

【００１５】アドレス変換機構１０２、１０３では、ま
ず、ＴＬＢおよび拡張ＴＬＢでアドレス変換を行い、両
方でアドレス変換に失敗した場合、ページテーブルおよ
び拡張テーブルを用いてアドレス変換を行う。テーブル
を検索する順序は、ページテーブル、拡張ページテーブ
ルの順番とする。また、ページテーブルがアドレス変換
に利用された場合は、該ページテーブルの参照／変更履
歴を更新し、拡張ページテーブルがアドレス変換に利用
された場合は、該拡張ページテーブルの参照／変更履歴
を更新する。システムは、アドレス変換機構１０２ある
いは１０３をそれぞれ有効／無効に設定する機能を備え
る。In the address conversion mechanisms 102 and 103, first, the address conversion is performed in the TLB and the extended TLB, and if the address conversion fails in both, the address conversion is performed using the page table and the extended table. The order of searching the tables is the order of the page table and the extended page table. When the page table is used for address translation, the reference / change history of the page table is updated. When the extended page table is used for address translation, the reference / change history of the extended page table is updated. I do. The system has a function of setting the address translation mechanism 102 or 103 to valid / invalid.

【００１６】次に、本発明によるアドレス変換の詳細を
実施例により説明する。なお、実施例では仮想アドレ
ス、実アドレスともに６４ビットであるとする。Next, details of the address conversion according to the present invention will be described with reference to an embodiment. In the embodiment, it is assumed that both the virtual address and the real address are 64 bits.

【００１７】図２は、ページテーブルによるアドレス変
換の過程を示している。本実施例では、標準のページサ
イズは４Ｋバイトである。仮想アドレス２０１は、変換
の対象となる５２ビットの仮想ページ番号（ＶＰＮ）２
０１ａと、変換の対象にならない１２ビットのオフセッ
ト２０１ｂからなる。実アドレス２０２は、５２ビット
の実ページ番号（ＲＰＮ）２０２ａと１２ビットのオフ
セット２０２ｂからなる。オフセットはアドレス変換の
対象とならない部分であるため、２０１ｂと２０２ｂは
等しい。FIG. 2 shows a process of address conversion by a page table. In this embodiment, the standard page size is 4 Kbytes. The virtual address 201 is a 52-bit virtual page number (VPN) 2 to be converted.
01a and a 12-bit offset 201b that is not subject to conversion. The real address 202 includes a 52-bit real page number (RPN) 202a and a 12-bit offset 202b. Since the offset is a part that is not subject to address translation, 201b and 202b are equal.

【００１８】ページテーブル２０３の大きさは２５６Ｋ
バイトである。その先頭アドレスは２の１８乗の整数倍
である。ページテーブル２０３は、１２８バイトの領域
であるページテーブルエントリグループ（ＰＴＥＧ）が
２０４８個（ＰＴＥＧ０〜ＰＴＥＧ２０４７）、縦方向
に連続して並んだ構成になっている。各ページテーブル
エントリグループは、１６バイトの領域であるページエ
ントリ（ＰＴＥ）が８個（ＰＴＥ０〜ＰＴＥ７）、横方
向に連続して並ぶ構成になっている。The size of the page table 203 is 256K
Bytes. The start address is an integral multiple of 2 to the 18th power. The page table 203 has a configuration in which 2048 page table entry groups (PTEGs) each of which is a 128-byte area (PTEG0 to PTEG2047) are arranged continuously in the vertical direction. Each page table entry group has a configuration in which eight page entries (PTE), which are 16-byte areas, are arranged in a row in the horizontal direction (PTE0 to PTE7).

【００１９】一つのページテーブルエントリ２０４は、
１６バイトが８バイトずつ仮想アドレス側と実アドレス
側に２分されて、アドレス変換に必要な情報が格納され
ている。２０４ａは仮想ページ番号ＶＰＮを、２０４ｂ
はリザーブフィールド（Ｒeserved Ｆield）を、２０４
ｃはエントリの内容が有効であることを示すバリッドＶ
を表わし、また、２０４ｄは実ページ番号ＲＰＮを、２
０４ｅはリザーブフィールドを、２０６ｆはページ保護
情報、参照履歴、変更履歴などの付随情報を表す。リザ
ーブフィールド２０４ｂ、２０４ｅは現在は使用されて
いないが、将来なんらかの意味を割当てられるかもしれ
ないフィールドである。フィールド２０６ｆのページ保
護情報はＯＳのシステム管理データなどを格納したペー
ジについて、ユーザプログラムからのアクセスを禁止す
るなどの目的で使用する情報である。参照履歴は当該ペ
ージに対するアクセスがあったことを示す情報であり、
主記憶からページアウトする対象をＯＳが決定するなど
の目的に利用される情報である。変更履歴は当該ページ
がストア命令によりアクセスされたことを示す情報であ
り、主記憶からページアウトする場合に外部記憶装置へ
のデータ転送が必要になることをＯＳが判断するなどの
目的に利用される情報である。One page table entry 204 is
The 16 bytes are divided into a virtual address side and a real address side by 8 bytes at a time, and information necessary for address conversion is stored. 204a is a virtual page number VPN, 204b
Is the Reserved Field, 204
c is a valid V indicating that the contents of the entry are valid
204d represents the real page number RPN as 2
04e indicates a reserve field, and 206f indicates accompanying information such as page protection information, reference history, and change history. Reserved fields 204b and 204e are fields that are not currently used but may be assigned some meaning in the future. The page protection information in the field 206f is information used for the purpose of, for example, prohibiting access from a user program to a page storing OS system management data and the like. The reference history is information indicating that the page has been accessed,
This information is used for the purpose of, for example, determining the target of page-out from the main memory by the OS. The change history is information indicating that the page has been accessed by a store instruction, and is used for the purpose of, for example, the OS determining that data transfer to an external storage device is required when page-out from the main memory. Information.

【００２０】アドレス変換が成功する条件は、仮想アド
レス２０１のＶＰＮ２０１ａとページテーブルエントリ
２０４のＶＰＮ２０４ａが等しく、かつ、バリッドＶ２
０４ｃが１であるようなエントリの検索に成功すること
である。この場合、仮想アドレス２０１のＶＰＮ２０１
ａが当該ページテーブルエントリ２０４のＲＰＮ２０４
ｄに置換えられることにより実アドレス２０２のＲＰＮ
２０２ａが得られ、フィールド２０４ｆによりページ保
護などの付随情報が得られる。実アドレス２０２のオフ
セット２０２ｂには、仮想アドレス２０１のオフセット
２０１ｂがそのまま設定される。The condition that the address conversion is successful is that the VPN 201a of the virtual address 201 is equal to the VPN 204a of the page table entry 204 and the valid V2
That is, a search for an entry whose 04c is 1 is successful. In this case, the VPN 201 of the virtual address 201
a is the RPN 204 of the page table entry 204
d to replace the RPN of the real address 202
202a is obtained, and accompanying information such as page protection is obtained by the field 204f. As the offset 202b of the real address 202, the offset 201b of the virtual address 201 is set as it is.

【００２１】ストレージディスクリプションレジスタ１
（ＳＤＲ１）２０５は、８バイト幅のレジスタであり、
２０５ａで示したページテーブル２０３の先頭アドレス
を示す４６ビットのフィールド（ＨＴＡＢＯＲＧ）と、
２０５ｂで示したリザーブフィールドからなる。このＳ
ＤＲ（１）２０５は、制御レジスタの一つとしてあらか
じめＣＰＵに用意されるものである。Storage description register 1
(SDR1) 205 is an 8-byte width register,
A 46-bit field (HTABORG) indicating the head address of the page table 203 indicated by 205a;
It comprises a reserved field indicated by 205b. This S
DR (1) 205 is prepared in the CPU in advance as one of the control registers.

【００２２】ページテーブル参照アドレス２０６は、ペ
ージテーブル２０３の検索対象となるページテーブルエ
ントリの参照アドレスである。２０６ａで示す先頭の４
６ビットには、ＳＤＲ（１）のＨＴＡＢＯＲＧ２０５ａ
が設定され、次の２０６ｂで示す１１ビットには、仮想
アドレス２０１のＶＰＮ２０１中のＬＳＢ側１１ビット
２０１が設定される。この２０６ａと２０６ｂの５７ビ
ットの値で、ページテーブル２０３のページテーブルエ
ントリグループの先頭アドレスを示す。例えば、２０１
ｃがオール０ならばフィールド２０６ｂもオール０であ
り、２０３ａ０で示したＰＴＥＧ０が指定されたことに
なる。２０６ｃで示す７ビットは、当該ページテーブル
エントリグループ内のページテーブルエントリを示す。The page table reference address 206 is a reference address of a page table entry to be searched in the page table 203. The first 4 indicated by 206a
Six bits include HTABORG 205a of SDR (1).
Is set, and in the next 11 bits indicated by 206 b, the LSB side 11 bits 201 in the VPN 201 of the virtual address 201 are set. The 57-bit values 206a and 206b indicate the head address of the page table entry group of the page table 203. For example, 201
If c is all 0, the field 206b is also all 0, meaning that PTEG0 indicated by 203a0 has been designated. The 7 bits 206c indicate a page table entry in the page table entry group.

【００２３】ページテーブル検索処理においては、ま
ず、ＳＤＲ（１）２０５のフィールド２０５ａ、仮想ア
ドレス２０１のＶＰＮの２０１ｃで示すＬＳＢ側１１ビ
ットを、ページテーブル参照アドレス２０６のフィール
ド２０６ａと２０６ｂに設定し、フィールド２０６ｃに
は初期値としてオール０を設定して、ページテーブル２
０３の該当ページテーブルエントリグループ（ＰＴＥ
Ｇ）の先頭アドレスを求める。次に、該ページテーブル
エントリグループに含まれるページテーブルエントリ
（ＰＴＥ）を逐次参照し、アドレス変換の成功条件を満
たすエントリであるかどうかをチェックする。すなわ
ち、ページテーブル参照アドレス２０６の下位アドレス
２０４ｃを１６バイトずつインクリメントし、各エント
リを読み出しながら前記のチェックを適用し、該当する
エントリが見つかれば、その時点でアドレス変換成功と
なる。In the page table search process, first, the field 205a of the SDR (1) 205 and the LSB side 11 bits indicated by the VPN 201c of the virtual address 201 are set in the fields 206a and 206b of the page table reference address 206. All 0 is set as an initial value in the field 206c, and the page table 2
03 corresponding page table entry group (PTE
G) Find the start address. Next, the page table entry (PTE) included in the page table entry group is sequentially referred to, and it is checked whether the entry satisfies the condition for successful address translation. That is, the lower address 204c of the page table reference address 206 is incremented by 16 bytes, and the above check is applied while reading each entry. If the corresponding entry is found, the address conversion is successful at that point.

【００２４】もし、複数のエントリが該当する場合は最
初に検索されるエントリ、すなわち、メモリの上位に配
置されたエントリがヒットし、もう一方のエントリは無
視される。したがって、ＯＳおよびソフトウェアでは該
当するエントリが唯一になるように設定するべきであ
る。アドレス変換の対象となったページがアクセスをさ
れた場合は、該当ページエントリ２０４のフィールド２
０４ｆに含まれる参照履歴を更新し、さらに、アクセス
がストア命令による場合は該フィールド２０４ｆに含ま
れる変更履歴を更新する。If a plurality of entries are applicable, the first searched entry, that is, the entry located in the upper part of the memory hits, and the other entry is ignored. Therefore, the OS and software should be set so that the corresponding entry is unique. If the page subjected to the address translation is accessed, field 2 of the corresponding page entry 204
The reference history contained in the field 204f is updated, and when the access is made by a store instruction, the change history contained in the field 204f is updated.

【００２５】図３は、拡張ページテーブルによるアドレ
ス変換の過程を示している。本実施例において、拡張ペ
ージテーブルのページサイズは１６Ｍ〜１２８Ｍバイト
可変であるとする。ページサイズの指定方法は後述す
る。FIG. 3 shows a process of address conversion by the extended page table. In the present embodiment, it is assumed that the page size of the extended page table is variable from 16M to 128M bytes. The method for specifying the page size will be described later.

【００２６】仮想アドレス３０１は、変換の対象となる
４０〜３７ビットの拡張仮想ページ番号（ＸＶＰＮ）３
０３ａと、１２〜１５ビットの拡張オフセット３０１ｄ
と、１２ビットのオフセット（標準オフセット）３０１
ｂからなる。フィールド３０３ａ、３０３ｃのビット幅
は、拡張するページサイズに従い可変であり、本実施例
では、（ページサイズ、ＸＶＰＮのビット幅、拡張オフ
セットのビット幅）の関係は、（１６Ｍバイト、４０、
１２）、（３２Ｍバイト、４１、１１）、（６４Ｍバイ
ト、４２、１０）、（１２８Ｍバイト、４３、９）とな
る。実アドレス３０２は、仮想アドレス３０１のフィー
ルド３０１ａと同じビット幅の拡張実ページ番号（ＸＲ
ＰＮ）３０１ａ、仮想アドレス３０１のフィールド３０
１ｂおよび３０１ｄとビット幅および値ともに等しいオ
フセット３０２ｂおよび３０２ｃからなる。すなわち、
仮想アドレス３０１の拡張オフセット３０１ｄとオフセ
ット３０１ｂがそのまま実アドレス３０２の拡張オフセ
ット３０２ｃとオフセット３０２ｂに設定される。The virtual address 301 is an extended virtual page number (XVPN) 3 of 40 to 37 bits to be converted.
03a and an extended offset 301d of 12 to 15 bits
And a 12-bit offset (standard offset) 301
b. The bit widths of the fields 303a and 303c are variable according to the page size to be extended. In this embodiment, the relationship between (page size, XVPN bit width, and extension offset bit width) is (16 Mbytes, 40,
12), (32 Mbytes, 41, 11), (64 Mbytes, 42, 10), and (128 Mbytes, 43, 9). The real address 302 is an extended real page number (XR) having the same bit width as the field 301a of the virtual address 301.
PN) 301a, field 30 of virtual address 301
The offsets 302b and 302c have the same bit width and value as 1b and 301d. That is,
The extended offset 301d and the offset 301b of the virtual address 301 are set as the extended offset 302c and the offset 302b of the real address 302 as they are.

【００２７】拡張ページテーブル３０３の大きさは、図
２のページテーブル２０２と同じく２５６Ｋバイトであ
る。その先頭アドレスは２の１８乗の整数倍である。拡
張ページテーブル３０３は、１２８バイトの領域である
拡張ページテーブルエントリグループ（ＸＴＥＧ）が２
０４８個（ＸＴＥＧ０〜ＸＴＥＧ２０４７）、縦方向に
連続して並んだ構成になっている。各拡張ページテーブ
ルエントリグループは、１６バイトの領域である拡張ペ
ージエントリ（ＸＴＥ）が８個（ＸＴＥ０〜ＸＴＥ
７）、横方向連続して並ぶ構成になっている。The size of the extended page table 303 is 256 Kbytes, similar to the page table 202 of FIG. The start address is an integral multiple of 2 to the 18th power. The extended page table 303 has an extended page table entry group (XTEG) of 128 bytes,
048 pieces (XTEG0 to XTEG2047) are arranged continuously in the vertical direction. Each extended page table entry group has eight extended page entries (XTE), which are 16-byte areas (XTE0 to XTE).
7), they are arranged continuously in the horizontal direction.

【００２８】一つの拡張ページテーブルエントリ３０４
は、１６バイトが仮想アドレス側と実アドレス側に２分
されて、アドレス変換に必要な情報が格納されている。
３０４ａは拡張仮想ページ番号ＸＶＰＮを、３０４ｂは
リザーブフィールドを、３０４ｃはバリッドＶを表わ
し、また、３０４ｄは拡張実ページ番号ＸＲＰＮを、３
０４ｅはリザーブフィールドを、３０６ｆはページ保護
情報、参照履歴、変更履歴などの付随情報を表す。ペー
ジサイズに従い、ＸＶＰＮ３０４ａの下位ｍビットは任
意の値でよく、ＸＲＰＮ３０４ｄの下位ｍビットは０で
なければならない。ここで、（ページサイズ，ｍ）は
（１６Ｍバイト，０)、（３２Ｍバイト，１)、（６４Ｍ
バイト，２）、（１２８Ｍバイト，３）という関係にな
っている。One extended page table entry 304
In the example, 16 bytes are divided into a virtual address side and a real address side, and information necessary for address conversion is stored.
304a represents an extended virtual page number XVPN, 304b represents a reserved field, 304c represents valid V, and 304d represents an extended actual page number XRPN.
04e indicates a reserve field, and 306f indicates accompanying information such as page protection information, reference history, and change history. According to the page size, the lower m bits of the XVPN 304a may be any value, and the lower m bits of the XRPN 304d must be zero. Here, (page size, m) is (16 Mbytes, 0), (32 Mbytes, 1), (64 Mbytes, 1)
Byte, 2), (128 Mbytes, 3).

【００２９】アドレス変換が成功する条件は、仮想アド
レス３０１のＸＶＰＮ３０１ａと拡張ページテーブルエ
ントリ３０４のＸＶＰＮ３０４ａの上位ｎビットが等し
く、かつ、バリッドＶ３０４ｃが１であるようなエント
リの検索に成功することである。ここで、（ページサイ
ズ，ｎ）は（１６Ｍバイト，４０）、（３２Ｍバイト，
３９）、（６４Ｍバイト，３８）、（１２８Ｍバイト，
３７）という関係になっている。アドレス変換が成功す
ると、仮想アドレス３０１のＸＶＰＮ３０１ａが当該拡
張ページテーブルエントリ３０４のＸＲＰＮ３０４ｄに
置換えられることにより実アドレス３０２のＸＲＰＮ３
０２ａが得られ、フィールド３０４ｆによりページ保護
などの付随情報が得られる。実アドレス３０２の拡張オ
フセット３０２ｃとオフセット３０２ｂには、仮想アド
レス３０１の拡張オフセット３０１ｂとオフセット３０
１ｂがそのまま設定される。The condition for successful address translation is that the search for an entry in which the upper n bits of the XVPN 301a of the virtual address 301 and the XVPN 304a of the extended page table entry 304 are equal and the valid V304c is 1 is successful. . Here, (page size, n) is (16 Mbytes, 40), (32 Mbytes,
39), (64 Mbytes, 38), (128 Mbytes,
37). If the address conversion is successful, the XRPN 301a of the virtual address 301 is replaced with the XRPN 304d of the extended page table entry 304, and the XRPN3 of the real address 302 is replaced.
02a is obtained, and accompanying information such as page protection is obtained by the field 304f. The extended offset 302c and the offset 302b of the real address 302 correspond to the extended offset 301b and the offset 30 of the virtual address 301, respectively.
1b is set as it is.

【００３０】ストレージディスクリプションレジスタ２
（ＳＤＲ２）３０５は、８バイト幅のレジスタであり、
３０５ａの４６ビットのフィールド（ＸＴＡＢＯＲ
Ｇ）、３０５ｂのリザーブフィールド、３０５ｃの２ビ
ットのフィールド（ＰＳ）、３０３ｄのバリッド（Ｖ）
からなる。ＸＴＡＢＯＲＧフィールド３０５ａは拡張ペ
ージテーブル３０３の先頭アドレス、ＰＳはフィールド
３０５ｃページサイズの種類、Ｖビット３０３ｄは拡張
ページテーブル３０３によるアドレス変換が有効／無効
であることを表す。本実施例では、ＰＳフィールド３０
５ｃが表すページサイズの種類については、（ＰＳ，ペ
ージサイズ）の関係を（００”，１６Ｍバイト）、（”
０１”，３２Ｍバイト）、（”１０”，６４Ｍバイ
ト）、（”１１”，１２８Ｍバイト）とする。このＳＤ
Ｒ（２）３０５は、図２のＳＤＲ（１）２０５と同様
に、制御レジスタの一つとしてあらかじめＣＰＵに用意
されるものである。Storage description register 2
(SDR2) 305 is an 8-byte width register,
305a 46-bit field (XTABOR
G), reserved field of 305b, 2-bit field (PS) of 305c, valid (V) of 303d
Consists of The XTABORG field 305a indicates the start address of the extension page table 303, the PS indicates the type of page size in the field 305c, and the V bit 303d indicates that address conversion by the extension page table 303 is valid / invalid. In this embodiment, the PS field 30
Regarding the type of page size represented by 5c, the relationship of (PS, page size) is represented by (00 ", 16 Mbytes), ("
01 ", 32 Mbytes), (" 10 ", 64 Mbytes), (" 11 ", 128 Mbytes).
R (2) 305 is prepared in advance in the CPU as one of the control registers, similarly to SDR (1) 205 in FIG.

【００３１】拡張ページテーブル参照アドレス３０６
は、拡張ページテーブル３０３の検索対象となるページ
テーブルエントリの参照アドレスを示す。３０６ａで示
す先頭の４６ビットには、ＳＤＲ（２）３０５のＸＴＡ
ＢＯＲＧ３０５ａが設定され、次の３０６ｂで示す１１
ビットには、仮想アドレス３０１のＸＶＰＮ中のＬＳＢ
側１１ビット３０１ｃが設定される。この３０６ａと３
０６ｂの５７ビットのＬＳＢ側１１ビット３０１ｃが設
定される。この３０６ａと３０６ｂの５７ビットの値
で、拡張ページテーブル３０３のエントリグループ（Ｘ
ＴＥＧ）の先頭アドレスを示す。例えば、仮想アドレス
３０１内のビット３０１ｃがオール０ならば、拡張ペー
ジテーブル参照アドレス３０６のフィールド３０６ｂも
オール０であり、拡張ページテーブル３０３のＸＴＥＧ
０が指定されたことになる。３０６ｃで示す７ビット
は、当該拡張ページテーブルエントリグループ（ＸＴＥ
Ｇ）内の拡張ページテーブルエントリ（ＸＴＥ）を示
す。Extension page table reference address 306
Indicates a reference address of a page table entry to be searched in the extended page table 303. The first 46 bits indicated by 306a include the XTA of SDR (2) 305.
BORG 305a is set, and 11 shown by next 306b is set.
Bits include LSB in XVPN of virtual address 301
The side 11 bits 301c are set. These 306a and 3
The 11 bits 301c on the LSB side of 57 bits of 06b are set. The 57-bit values of 306a and 306b are used to define the entry group (X
TEG) indicates the start address. For example, if the bit 301c in the virtual address 301 is all 0, the field 306b of the extended page table reference address 306 is also all 0, and the XTEG of the extended page table 303 is
0 is specified. 7 bits indicated by 306c are the extended page table entry group (XTE
G) shows the extended page table entry (XTE) in FIG.

【００３２】拡張ページテーブル検索処理においては、
まず、ＳＤＲ（２）３０５のフィールド３０５ａ、仮想
アドレス２０１内の所定ビット３０１ｃを、拡張ページ
テーブル参照アドレス３０６のフィールド３０６ａと３
０６ｂに設定し、フィールド３０６ｃには初期値として
オール０を設定して、拡張ページテーブル３０３の該当
エントリグループ（ＸＴＥＧ）の先頭アドレスを算出す
る。次に、該エントリグループ（ＸＴＥＧ）に含まれる
拡張ページテーブルエントリ（ＸＴＥ）を逐次参照し、
アドレス変換の成功条件を満たすエントリであるかどう
かをチェックする。すなわち、拡張ページテーブル参照
アドレス３０６の下位アドレス３０４ｃを１６バイトず
つインクリメントし、各エントリを読み出しながら前記
のチェックを適用し、該当するエントリが見つかれば、
その時点でアドレス変換成功となる。In the extended page table search processing,
First, the field 305a of the SDR (2) 305 and the predetermined bit 301c in the virtual address 201 are stored in the fields 306a and 3 of the extended page table reference address 306.
06b, the field 306c is set to all 0s as an initial value, and the start address of the corresponding entry group (XTEG) of the extended page table 303 is calculated. Next, the extended page table entry (XTE) included in the entry group (XTEG) is sequentially referred to,
Check if the entry satisfies the condition for successful address translation. That is, the lower address 304c of the extended page table reference address 306 is incremented by 16 bytes, and the above check is applied while reading each entry.
At that point, the address translation is successful.

【００３３】もし、複数のエントリが該当する場合は最
初に検索されるエントリ、すなわち、メモリの上位に配
置されたエントリがヒットし、もう一方のエントリは無
視される。したがって、ＯＳおよびソフトウェアでは該
当するエントリが唯一になるように設定するべきであ
る。If a plurality of entries are applicable, the first searched entry, that is, the entry located in the upper part of the memory hits, and the other entry is ignored. Therefore, the OS and software should be set so that the corresponding entry is unique.

【００３４】アドレス変換成功となった場合、該当拡張
ページテーブルエントリ３０４のＸＲＰＮ３０４ｄを実
アドレス３０２のフィールド３０２ａに設定し、仮想ア
ドレス３０１の拡張オフセット３０１ｄとオフセット３
０１ｂを実アドレス３０２のフィールド３０２ｃと３０
２ｂに設定する。そして、該当拡張ページテーブルエン
トリ３０４のフィールド３０４ｆに含まれる参照履歴を
更新し、さらに、アクセスがストア命令による場合は３
０４ｆに含まれる変更履歴を更新する。If the address conversion is successful, the XRPN 304d of the corresponding extended page table entry 304 is set in the field 302a of the real address 302, and the extended offset 301d and the offset 3 of the virtual address 301 are set.
01b in the fields 302c and 30 of the real address 302.
Set to 2b. Then, the reference history included in the field 304f of the corresponding extended page table entry 304 is updated.
The change history included in 04f is updated.

【００３５】図４は、図２のページテーブル２０３と図
３の拡張ページテーブル３０３を使ったアドレス変換の
フローの全体を示している。ここでは、テーブルはペー
ジテーブル２０３、拡張ページテーブル３０３の順番に
検索する。FIG. 4 shows the entire flow of address conversion using the page table 203 of FIG. 2 and the extended page table 303 of FIG. Here, the table is searched in the order of the page table 203 and the extended page table 303.

【００３６】ステップ４０１〜４０７はページテーブル
２０３によるアドレス変換のフローである。ステップ４
０１で、ＳＤＲ（１）のＨＴＡＢＯＲＧと仮想アドレス
の所定１１ビットによりページテーブル２０３の該当ペ
ージテーブルエントリグループ（ＰＴＥＧ）２０４の先
頭アドレスＰＴＥ＿ＡＤＲを算出し、ステップ４０２，
４０３，４０６，４０７に示すように、１６バイトずつ
ＰＴＥ＿ＡＤＲをインクリメントしながら該当ページテ
ーブルエントリグループ内のページテーブルエントリ
（ＰＴＥ）を順次ロードする。そして、ステップ４０４
において、仮想アドレスのＶＰＮとページテーブルエン
トリのＶＰＮの比較、Ｖビットにより、該当するエント
リであるかどうかを判定し、該当すれば、ステップ４０
５のようにページテーブルによるアドレス変換が成功
し、該当しなければ、引き続き隣接する１６バイト、す
なわち、次のエントリをロードする。Steps 401 to 407 are a flow of address conversion by the page table 203. Step 4
In step 01, the start address PTE_ADR of the corresponding page table entry group (PTEG) 204 of the page table 203 is calculated from the HTABORG of SDR (1) and the predetermined 11 bits of the virtual address.
As shown by 403, 406, and 407, the page table entries (PTE) in the corresponding page table entry group are sequentially loaded while incrementing PTE_ADR by 16 bytes. Then, step 404
In the above, the VPN of the virtual address is compared with the VPN of the page table entry, and whether or not the entry is a relevant entry is determined by the V bit.
If the address conversion by the page table succeeds as shown in FIG. 5, and if it does not correspond, the adjacent 16 bytes, that is, the next entry, are loaded.

【００３７】該当するページエントリグループに含まれ
る８個のエントリを全て検索しても該当するエントリが
見つからない場合は、ステップ４０９の判定に移る。ス
テップ４０９では、レジスタＳＤＲ（２）のバリッドビ
ットＶが１の場合は拡張ページテーブルによるアドレス
変換に移行し、０の場合は、ステップ４３０に示すよう
に、テーブル検索失敗として処理を終了する。If the corresponding entry is not found even if all eight entries included in the corresponding page entry group are searched, the process proceeds to step 409. In step 409, if the valid bit V of the register SDR (2) is 1, the processing shifts to address conversion by the extended page table. If it is 0, the processing ends as a table search failure as shown in step 430.

【００３８】ステップ４２１〜４２７は拡張ページテー
ブル３０３によるアドレス変換のフローである。ステッ
プ４２１、ＳＤＲ（２）のＸＴＡＢＯＲＧと仮想アドレ
スの所定１１ビットにより、拡張ページテーブル３０３
の該当で拡張ページテーブルエントリグループ（ＸＴＥ
Ｇ）の先頭アドレスＸＴＥ＿ＡＤＲを算出し、ステップ
４２２、４２３、４２６、４２７に示すように、１６バ
イトずつＸＴＥ＿ＡＤＲをインクリメントしながら、拡
張ページテーブルエントリを順次ロードする。そして、
ステップ４２４において、仮想アドレスのＸＶＰＮと該
当エントリ（ＸＴＥ）のＸＶＰＮとの比較、Ｖビットの
参照により、該当するエントリであるかどうかを判定
し、該当すればステップ４２５のように、拡張ページテ
ーブル３０３によるアドレス変換が成功し、該当しなけ
れば隣接する１６バイト、すなわち、次のエントリをロ
ードする。Steps 421 to 427 are a flow of address conversion by the extended page table 303. Step 421, the XTABORG of SDR (2) and the predetermined 11 bits of the virtual address are used to set the extended page table 303
Extended page table entry group (XTE
G), the start address XTE_ADR is calculated, and as shown in steps 422, 423, 426, and 427, the extended page table entries are sequentially loaded while incrementing the XTE_ADR by 16 bytes. And
In step 424, the XVPN of the virtual address is compared with the XVPN of the corresponding entry (XTE), and it is determined whether or not the entry is a corresponding entry by referring to the V bit. Is successful, and if not, the next 16 bytes, that is, the next entry is loaded.

【００３９】当該拡張ページエントリグループに含まれ
る８個のエントリＸＴＥ０〜ＸＴＥ７を全て検索しても
該当するエントリが見つからない場合は、ステップ４３
０に示したように、テーブル検索失敗で処理を終了す
る。テーブル検索失敗の場合は、割込みを発生させＯＳ
のハンドラに処理を委ねる。If all eight entries XTE0 to XTE7 included in the extended page entry group have not been found even after searching, step 43
As shown in FIG. 0, the process ends when the table search fails. If the table search fails, an interrupt is generated and the OS
Delegate the process to the handler.

【００４０】図５は、アドレス変換情報を保持するオン
チップのバッファであるＴＬＢおよび拡張ＴＬＢの構成
とそのアドレス変換フローである。FIG. 5 shows the configuration of the TLB and the extended TLB which are on-chip buffers for holding the address conversion information and the address conversion flow.

【００４１】ＴＬＢ５１０および拡張ＴＬＢ５２０は、
ページテーブルおよび拡張ページテーブルによるアドレ
ス変換処理で一度利用した仮想アドレスから実アドレス
へのマッピング情報を保持し、それ以降のアドレス変換
において再利用することで、テーブル検索処理の回数を
削減する。本実施例では、ＴＬＢ５１０、拡張ＴＬＢ５
２０の両方をインプリメントしているが、いずれか一方
をインプリメントした形態、いずれもインプリメントし
ない形態もありえる。TLB 510 and extended TLB 520 are:
The mapping information from the virtual address to the real address once used in the address conversion processing by the page table and the extended page table is held and reused in the subsequent address conversion, thereby reducing the number of table search processing. In this embodiment, the TLB 510 and the extended TLB 5
20 are implemented, but there may be a form in which either one is implemented or a form in which neither is implemented.

【００４２】図２、図３と同様に、仮想アドレス５０１
はＶＰＮ５０１ａとオフセット５０１ｂからなり、変換
結果である実アドレス５０２はＲＰＮ５０２ａとオフセ
ット５０２ｂからなる。５０２ａは５０１ｂは等しい。As in FIGS. 2 and 3, the virtual address 501
Is composed of a VPN 501a and an offset 501b, and a real address 502 as a conversion result is composed of an RPN 502a and an offset 502b. 502a is equal to 501b.

【００４３】ＴＬＢ５１０は、２５６エントリからな
り、ＣＰＵ内のＲＡＭに実装され、図２に示したような
ページテーブル２０３にしたがったアドレス変換結果を
格納する。５１０ａはページテーブル２０３のＶＰＮの
上位４４ビットに相当するフィールドである。該フィー
ルド５１０ａの内容と仮想アドレス５０１の５１１ａで
示す上位４４ビットとが比較器５１２で比較一致し、か
つ、アンド回路５１３により、該一致信号と５０１ｄの
エントリ・バリッドが１であるアンド条件がとられた場
合に、ＴＬＢがヒットした、すなわち、ＴＬＢ５１０の
該当エントリに格納された内容がアドレス変換情報とし
て有効であるとみなす。５１０ｂはＴＬＢ５１０インデ
ックス・アドレスであり、仮想アドレス５０１の５１１
ｂで示す４４〜５１ビット部分を入力とする。ＴＬＢ５
１０がヒットした場合、該当エントリのＲＰＮフィール
ド５１０ｃが実アドレス５０２のＲＰＮ５０２ａに設定
され、仮想アドレス５０１のオフセット５０１ｂがその
まま実アドレス５０２のオフセット５０２ｂとして設定
されて、実アドレス５０２が得られる。フィールド５１
０ｅにはページ保護情報、参照履歴、更新履歴を保持す
る。ページ保護情報はアクセス権限の判定に利用する。
参照履歴と更新履歴は主記憶上のページテーブルに対し
て履歴を更新するかどうかの判定に利用し、さらに、履
歴を更新した場合は５１０ｅのフィールドも同様に更新
する。The TLB 510 has 256 entries, is mounted on the RAM in the CPU, and stores an address conversion result according to the page table 203 as shown in FIG. A field 510a corresponds to the upper 44 bits of the VPN of the page table 203. The contents of the field 510a and the upper 44 bits indicated by 511a of the virtual address 501 are compared and matched by the comparator 512, and the match signal and the AND condition where the entry valid of 501d is 1 are determined by the AND circuit 513. In this case, the TLB is hit, that is, the contents stored in the corresponding entry of the TLB 510 are regarded as valid as the address translation information. Reference numeral 510b denotes a TLB 510 index address, which is 511 of the virtual address 501.
The 44 to 51 bit portion indicated by b is input. TLB5
When 10 is hit, the RPN field 510c of the entry is set to the RPN 502a of the real address 502, the offset 501b of the virtual address 501 is set as it is as the offset 502b of the real address 502, and the real address 502 is obtained. Field 51
0e holds page protection information, reference history, and update history. The page protection information is used for determining access authority.
The reference history and the update history are used to determine whether to update the history for the page table in the main memory, and when the history is updated, the field of 510e is also updated.

【００４４】拡張ＴＬＢ５２０は、ＴＬＢ５１０と同様
に２５６エントリからなり、ＣＰＵ内のＲＡＭに実装さ
れ、図３に示したような拡張ページテーブル３０３にし
たがったアドレス変換結果を格納する。５２０ａは拡張
ページテーブル３０３のＸＶＰＮに相当し、比較器５２
２により仮想アドレス５０１の上位ビット５２１ａと比
較され、比較結果が一致し、かつ、アンド回路５２３に
より比較回路５２２の一致信号と、５２０ｄのエントリ
・バリッドＶが１、かつ、５２４で示すのＳＤＲ２のバ
リッドＶが１のアンド条件がとられた場合に、拡張ＴＬ
Ｂがヒットした、すなわち、拡張ＴＬＢの該当エントリ
に格納された内容がアドレス変換情報として有効である
とみなす。The extended TLB 520 has 256 entries like the TLB 510, is mounted on the RAM in the CPU, and stores an address conversion result according to the extended page table 303 as shown in FIG. 520a corresponds to the XVPN of the extended page table 303,
2 is compared with the upper bit 521a of the virtual address 501, and the comparison result matches, and the match signal of the comparison circuit 522 and the entry valid V of 520d are 1 by the AND circuit 523 and the SDR2 of 524 indicated by 524 When the AND condition of valid V is 1 is taken, the extended TL
B is hit, that is, the content stored in the corresponding entry of the extended TLB is regarded as valid as the address translation information.

【００４５】５２３ａは比較器５２２の比較範囲を指定
するマスクテーブルであり、拡張ページサイズにしたが
い比較範囲を変更する。拡張ページサイズと比較範囲の
関係は、（ページサイズ、比較範囲）＝（１６Ｍバイ
ト、０〜３１ビット）、（３２Ｍバイト、０〜３０ビッ
ト）、（６４Ｍバイト、０〜２９ビット）、（１２８Ｍ
バイト、０〜２８ビット）となる。A mask table 523a specifies the comparison range of the comparator 522, and changes the comparison range according to the extended page size. The relation between the extended page size and the comparison range is (page size, comparison range) = (16 Mbytes, 0 to 31 bits), (32 Mbytes, 0 to 30 bits), (64 Mbytes, 0 to 29 bits), (128 Mbytes)
Byte, 0 to 28 bits).

【００４６】５２０ｂは拡張ＴＬＢ５２０のインデック
ス・アドレスであり、テーブル５２３ｂにより、ページ
サイズにしたがって、５２１ｂの仮想アドレス２９〜３
９ビットのうちから８ビットを選択して入力とする。。
ページサイズと５２０ｂへの入力範囲の関係は、（ペー
ジサイズ、アドレス入力範囲）＝（１６Ｍバイト、３２
〜３９ビット）、（３２Ｍバイト、３１〜３８ビッ
ト）、（６４Ｍバイト、３０〜３７ビット）、（１２８
Ｍバイト、２９〜３６ビット）となる。Reference numeral 520b denotes an index address of the extended TLB 520. According to the table 523b, the virtual addresses 29 to 3 of the 521b are determined according to the page size.
8 bits are selected from 9 bits and input. .
The relationship between the page size and the input range to 520b is (page size, address input range) = (16 Mbytes, 32
(Up to 39 bits), (32 Mbytes, 31 to 38 bits), (64 Mbytes, 30 to 37 bits), (128
M bytes, 29 to 36 bits).

【００４７】拡張ＴＬＢ５２０がヒットした場合、該当
エントリのＸＲＰＮフィールド５２０ｃ、および、仮想
アドレスの拡張オフセット下位である５２１ｃと５２１
ｄをあわせて実ページ番号５０２ａが得られ、仮想アド
レスのオフセット５０１ｂとあわせることで、実アドレ
ス５０２となる。ここで、拡張ＴＬＢのＸＲＰＮフィー
ルド５２０ｃの上位３７ビットは実アドレスの上位３７
ビットとしてそのまま用いられる。該フィールド５２０
ｃの下位３ビットは、仮想アドレスの拡張オフセットの
上位３ビット５２１ｃ、および、テーブル５２３ｃに関
連して、アンド回路５２５ａ、オア回路５２５ｂの論理
演算を通して、実アドレスの３７〜３９ビットの値とな
る。When the extension TLB 520 hits, the XRPN field 520c of the corresponding entry and 521c and 521 which are the lower extension offsets of the virtual address.
The real page number 502a is obtained by adding d, and the real page number 502a is obtained by adding it to the offset 501b of the virtual address. Here, the upper 37 bits of the XRPN field 520c of the extended TLB are the upper 37 bits of the real address.
Used as it is as a bit. The field 520
The lower 3 bits of c become the values of bits 37 to 39 of the real address through the logical operation of the AND circuit 525a and the OR circuit 525b in relation to the upper 3 bits 521c of the extended offset of the virtual address and the table 523c. .

【００４８】テーブル５２３ｃのマスクはページサイズ
により変化し、（ページサイズ、マスク）＝（１６Ｍバ
イト，”０００”）、（３２Ｍバイト，”００１”）、
（６４Ｍバイト，”０１１”）、（１２８Ｍバイト，”
１１１”）となる。拡張オフセットの５２１ｄで示す下
位１２ビットは実アドレス５０２の４０〜５１ビット目
として用いられる。The mask of the table 523c changes according to the page size. (Page size, mask) = (16 Mbytes, “000”), (32 Mbytes, “001”),
(64 Mbytes, “011”), (128 Mbytes, “
111 "). The lower 12 bits indicated by the extended offset 521d are used as the 40th to 51st bits of the real address 502.

【００４９】拡張ＴＢＬ５２０のフィールド５２０ｅに
はページ保護情報、参照履歴、更新履歴を保持する。ペ
ージ保護情報はアクセス権限の判定に利用する。参照履
歴と更新履歴は主記憶上のページテーブルに対して履歴
を更新するかどうかの判定に利用し、さらに、履歴を更
新した場合は５２０ｅのフィールドも同様に更新する。
セレクタ５３０は、ＴＬＢ５１０により得られるＲＰ
Ｎと拡張ＴＬＢ５２０により得られるＲＰＮのセレクタ
であり、ヒットした側を選択する。ＴＬＢ５１０と拡張
ＴＬＢ５２０の両方がヒットした場合は、ＴＬＢ５１０
による変換結果を採用する。これは、ページテーブル２
０３と拡張ページテーブル３０３の両方でアドレス変換
が成功した場合に、ページテーブル２０３による変換結
果を採るのに対応している。The field 520e of the extended TBL 520 holds page protection information, reference history, and update history. The page protection information is used for determining access authority. The reference history and the update history are used to determine whether or not to update the history for the page table in the main memory. When the history is updated, the field 520e is also updated.
The selector 530 selects the RP obtained by the TLB 510
N and an RPN selector obtained by the extended TLB 520, and selects a hit side. If both the TLB 510 and the extended TLB 520 are hit, the TLB 510
The result of the conversion is adopted. This is page table 2
When the address conversion is successful in both the address table 03 and the extended page table 303, the result of conversion by the page table 203 is obtained.

【００５０】図５のＴＬＢ５１０と拡張ＴＬＢ５２０の
いずれもヒットしなかった場合、図４で説明した検索フ
ローにしたがい、主記憶上のページテーブル２０３、拡
張ページテーブル３０３を検索し、ページテーブル２０
３が検索成功した場合は当該ページテーブルエントリの
内容をＴＬＢ５１０へ格納し、拡張ページテーブル３０
３が検索成功した場合は当該拡張ページテーブルエント
リの内容を拡張ＴＬＢ５２０へ格納する。If neither the TLB 510 nor the extended TLB 520 in FIG. 5 is hit, the page table 203 and the extended page table 303 in the main memory are searched according to the search flow described in FIG.
3 succeeds in the search, the content of the page table entry is stored in the TLB 510, and the extended page table 30
If the search for No. 3 is successful, the contents of the extended page table entry are stored in the extended TLB 520.

【００５１】上記処理の具体的な実現方法としては、ペ
ージテーブルあるいは拡張ページテーブルの内容をＴＬ
Ｂ５１０あるいは拡張ＴＬＢ５２０へ格納する処理をハ
ードウェアのシーケンサにより実現し、いずれのテーブ
ルも検索できなかった場合の検索失敗処理では割込みを
発生させＯＳのハンドラに処理を委ねる方式が考えられ
る。また、これとは別の実現方法としては、ロード命令
でテーブルを読出し、テーブル書込み専用命令でＴＬＢ
５１０あるいは拡張ＴＬＢ５２０に情報を格納するとい
うソフトウェアによる実現も考えられる。いずれのテー
ブルも検索できなかった場合は、割込みを発生させるこ
とはなくＯＳのハンドラへ処理を分岐させればよい。な
お、アドレス変換に一度利用したページテーブルや拡張
ページテーブルのマッピング情報をＴＬＢや拡張ＴＬＢ
に格納する処理過程は、基本的に従来と同様であるの
で、ここでは説明を省略する。As a specific method for realizing the above processing, the contents of the page table or the extended page table are stored in the TL
A method of realizing the processing of storing data in the B510 or the extended TLB 520 by a hardware sequencer, and in the search failure processing when none of the tables can be searched, generating an interrupt and entrusting the processing to an OS handler may be considered. As another implementation method, a table is read by a load instruction, and TLB is read by a table write-only instruction.
Software realization of storing information in 510 or extended TLB 520 is also conceivable. If none of the tables can be retrieved, the processing may be branched to the OS handler without generating an interrupt. It should be noted that the mapping information of the page table or the extended page table used once for the address conversion is stored in the TLB or the extended TLB.
Is basically the same as that of the related art, and a description thereof will be omitted.

【００５２】ＴＬＢを実装するプロセッサにおいては、
ＴＬＢ無効化命令が一般に用意されている。ＴＬＢの情
報はページテーブルの内容と矛盾してはならない。ペー
ジテーブルを管理するソフトウェアがテーブル内容を更
新する場合、ストア命令によって主記憶上のページテー
ブルを書き換える。ところが、このままではＴＬＢは書
き換えられないため、ページテーブルとＴＬＢが不一致
になってしまう。この不一致を避けるためＴＬＢ無効化
命令が用意されており、ページテーブルを書き換えたと
きには対応するＴＬＢエントリを無効化することで不一
致を防止する。同様に、拡張ＴＬＢに関しても拡張ＴＬ
Ｂ無効化命令を用意し、拡張ページテーブルを更新する
場合には拡張ＴＬＢの対応するエントリを無効化するこ
とで不一致を防止する。In a processor implementing the TLB,
A TLB invalidation instruction is generally provided. The TLB information must not conflict with the contents of the page table. When software that manages the page table updates the table contents, the page table on the main memory is rewritten by a store instruction. However, since the TLB is not rewritten as it is, the page table does not match the TLB. To avoid this mismatch, a TLB invalidation instruction is prepared. When the page table is rewritten, the corresponding TLB entry is invalidated to prevent the mismatch. Similarly, regarding the extended TLB, the extended TL
When a B invalidation instruction is prepared and the extended page table is updated, the mismatch is prevented by invalidating the corresponding entry in the extended TLB.

【００５３】図６は、本発明の他の実施例であり、命令
フェッチにはページテーブルおよびＴＬＢによるアドレ
ス変換機構６０２のみを、ロード・ストア命令アクセス
にはページテーブルおよびＴＬＢによるアドレス変換機
構６１２と拡張ページテーブルおよび拡張ＴＬＢによる
アドレス変換機構６１３を備えた実施例である。６１４
はアドレス変換結果のセレクタを示す。すなわち、命令
領域へのアクセスではある１つのページサイズによるア
ドレス変換手段で十分であり、データ領域へのアクセス
ではより大きいページサイズによるアドレス変換手段が
有効となる場合の実施例である。FIG. 6 shows another embodiment of the present invention, in which only an address translation mechanism 602 based on a page table and TLB is used for instruction fetch, and an address translation mechanism 612 based on a page table and TLB is used for load / store instruction access. This is an embodiment including an address conversion mechanism 613 using an extended page table and an extended TLB. 614
Indicates a selector of the address conversion result. That is, this embodiment is an example in which an address conversion unit using one page size is sufficient for accessing the instruction area, and an address conversion unit using a larger page size is effective for accessing the data area.

【００５４】図７は、本発明によるアドレス変換方法を
適用したプロセッサの一実施例の概略ブロック図であ
る。プロセッサはＣＰＵ７１０と主記憶７２０で構成さ
れ、ＣＰＵ７１０は標準ページサイズアドレス変換論理
部７１１とＴＬＢ７１２、及び、拡張ページサイズアド
レス変換論理部７１３と拡張ＴＬＢ７１４を具備し、主
記憶７２０はページテーブル７２１及び拡張ページテー
ブル７２２を具備する。標準ページサイズアドレス変換
論理部７１１および拡張ページサイズアドレス変換論理
部７１３は、命令実行時、まず、ＴＬＢ７１２および拡
張ＴＬＢ７１４を参照してアドレス変換を試み、ＴＬＢ
７１２と拡張ＴＬＢ７１４のいずれにもピットしなかっ
た場合、主記憶７２０のページテーブル７２１、拡張ペ
ージテーブル７２２を検索してアドレス変換を行う。標
準ページサイズアドレス変換論理部７１１と拡張ページ
サイズアドレス変換論理部７１３との間では、相互に処
理結果を伝達しあい、これにより処理の順序性を保証す
る。FIG. 7 is a schematic block diagram of an embodiment of a processor to which the address translation method according to the present invention is applied. The processor includes a CPU 710 and a main memory 720. The CPU 710 includes a standard page size address conversion logic unit 711 and a TLB 712, and an extended page size address conversion logic unit 713 and an extended TLB 714. The main memory 720 includes a page table 721 and an extended TLB 714. A page table 722 is provided. When executing an instruction, the standard page size address conversion logic unit 711 and the extended page size address conversion logic unit 713 first attempt address conversion by referring to the TLB 712 and the extended TLB 714, and
If no pit is found in either the 712 or the extended TLB 714, the page table 721 and the extended page table 722 in the main memory 720 are searched to perform address conversion. The standard page size address conversion logic unit 711 and the extended page size address conversion logic unit 713 mutually transmit processing results, thereby guaranteeing the order of processing.

【００５５】上述した実施例は単なる例示であって、本
発明の技術的範囲を制限するものではない。本発明は、
様々な変形、変更が可能である。例えば、図２のページ
テーブルや図３の拡張ページテーブルは、必ずしもエン
トリグループとエントリの組み合せで構成する必要はな
く、エントリグループの概念を省略してページテーブル
エントリ（ＰＴＥ）や拡張ページテーブルエントリ（Ｘ
ＴＥ）単位で並べてもよい。The embodiments described above are merely examples, and do not limit the technical scope of the present invention. The present invention
Various modifications and changes are possible. For example, the page table of FIG. 2 and the extended page table of FIG. 3 do not necessarily need to be configured by a combination of an entry group and an entry. The concept of an entry group is omitted and a page table entry (PTE) or an extended page table entry ( X
They may be arranged in units of TE).

【００５６】[0056]

【発明の効果】本発明によれば、ページサイズに関して
相反する要求を持つ複数のプログラムに対し、それぞれ
に適したページサイズにもとづくアドレス変換を同時に
実現できる。また、マッピング情報のコピーを保持する
バッファ（ＴＬＢ）を具備するプロセッサでは、ＴＬＢ
ミス率が低減し、プログラムの実行時間の短縮が可能に
なる。According to the present invention, address conversion based on a page size suitable for each of a plurality of programs having conflicting requirements regarding the page size can be simultaneously realized. In a processor including a buffer (TLB) for holding a copy of mapping information, the TLB
The error rate is reduced, and the execution time of the program can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明によるアドレス変換の基本概念を示す図
である。FIG. 1 is a diagram showing a basic concept of address conversion according to the present invention.

【図２】本発明の一実施例におけるページテーブルによ
るアドレス変換を説明する図である。FIG. 2 is a diagram illustrating address conversion by a page table according to an embodiment of the present invention.

【図３】本発明の一実施例における拡張ページテーブル
によるアドレス変換を説明する図である。FIG. 3 is a diagram illustrating address conversion by an extended page table according to an embodiment of the present invention.

【図４】本発明の一実施例におけるアドレス変換の処理
フローを示す図である。FIG. 4 is a diagram showing a processing flow of address conversion in one embodiment of the present invention.

【図５】本発明の一実施例におけるＴＬＢおよび拡張Ｔ
ＬＢによるアドレス変換を説明する図である。FIG. 5 shows TLB and extended T in one embodiment of the present invention.
FIG. 4 is a diagram illustrating address conversion by LB.

【図６】本発明の他の実施例によるアドレス変換を説明
する。FIG. 6 illustrates an address translation according to another embodiment of the present invention.

【図７】本発明によるアドレス変換方法を適用するプロ
セッサの一実施例のブロック図である。FIG. 7 is a block diagram of an embodiment of a processor to which an address translation method according to the present invention is applied.

【符号の説明】[Explanation of symbols]

１０１仮想アドレス１０２ページテーブルおよびＴＬＢによるアドレス変
換機構１０３拡張ページテーブルおよび拡張ＴＬＢによるア
ドレス変換機構１０４セレクタ２０３ページテーブル２０４ページテーブルエントリ３０３拡張ページテーブル３０４拡張ページテーブルエントリ５１０ＴＬＢ５２０拡張ＴＬＢ７１０ＣＰＵ７２０主記憶101 Virtual address 102 Address translation mechanism using page table and TLB 103 Address translation mechanism using extended page table and extended TLB 104 Selector 203 Page table 204 Page table entry 303 Extended page table 304 Extended page table entry 510 TLB 520 Extended TLB 710 CPU 720 Main Memory

─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成１１年１月８日（１９９９．１．８）[Submission date] January 8, 1999 (1999.1.8)

【手続補正１】[Procedure amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】全文[Correction target item name] Full text

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【書類名】明細書[Document Name] Statement

【発明の名称】動的アドレス変換方法及びプロセッ
サPatent application title: Dynamic address translation method and processor

【特許請求の範囲】[Claims]

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【０００２】[0002]

【０００７】[0007]

【００１１】[0011]

【００１２】本発明によれば、ページサイズの異なる複
数のマッピング情報を互いに独立した複数のアドレス変
換機構で個別に扱うことにより、複数のページサイズを
同時に扱うアドレス変換が可能となる。したがって、例
えばメモリアクセスの局所性が高いプログラムの実行に
は通常の、標準のページサイズを利用し、大規模なメモ
リ領域を利用するプログラムについてはより大きいペー
ジサイズ（拡張ページサイズ）を利用することで、ペー
ジサイズを大きくすることによるデメリットを抑えつ
つ、ＴＬＢミス率を低減することが可能となる。According to the present invention, a plurality of mapping information items having different page sizes are individually handled by a plurality of address conversion mechanisms independent of each other, thereby enabling address conversion for simultaneously handling a plurality of page sizes. Therefore, for example, a normal standard page size is used for executing a program having high locality of memory access, and a larger page size (extended page size) is used for a program using a large memory area. Thus, it is possible to reduce the TLB miss rate while suppressing disadvantages caused by increasing the page size.

【００１４】[0014]

【００１９】一つのページテーブルエントリ２０４は、
１６バイトが８バイトずつ仮想アドレス側と実アドレス
側に２分されて、アドレス変換に必要な情報が格納され
ている。２０４ａは仮想ページ番号ＶＰＮを、２０４ｂ
はリザーブフィールド（Ｒeserved Ｆield）を、２０４
ｃはエントリの内容が有効であることを示すバリッドＶ
を表わし、また、２０４ｄは実ページ番号ＲＰＮを、２
０４ｅはリザーブフィールドを、２０６ｆはページ保護
情報、参照履歴、変更履歴などの付随情報を表す。リザ
ーブフィールド２０４ｂ、２０４ｅは現在は使用されて
いないが、将来なんらかの意味を割当てられるかもしれ
ないフィールドである。フィールド２０４ｆのページ保
護情報はＯＳのシステム管理データなどを格納したペー
ジについて、ユーザプログラムからのアクセスを禁止す
るなどの目的で使用する情報である。参照履歴は当該ペ
ージに対するアクセスがあったことを示す情報であり、
主記憶からページアウトする対象をＯＳが決定するなど
の目的に利用される情報である。変更履歴は当該ページ
がストア命令によりアクセスされたことを示す情報であ
り、主記憶からページアウトする場合に外部記憶装置へ
のデータ転送が必要になることをＯＳが判断するなどの
目的に利用される情報である。One page table entry 204 is
The 16 bytes are divided into a virtual address side and a real address side by 8 bytes at a time, and information necessary for address conversion is stored. 204a is a virtual page number VPN, 204b
Is the Reserved Field, 204
c is a valid V indicating that the contents of the entry are valid
204d represents the real page number RPN as 2
04e indicates a reserve field, and 206f indicates accompanying information such as page protection information, reference history, and change history. Reserved fields 204b and 204e are fields that are not currently used but may be assigned some meaning in the future. The page protection information in the field 204f is information used for the purpose of, for example, prohibiting access from a user program to a page storing OS system management data and the like. The reference history is information indicating that the page has been accessed,
This information is used for the purpose of, for example, determining the target of page-out from the main memory by the OS. The change history is information indicating that the page has been accessed by a store instruction, and is used for the purpose of, for example, the OS determining that data transfer to an external storage device is required when page-out from the main memory. Information.

【００２２】ページテーブル参照アドレス２０６は、ペ
ージテーブル２０３の検索対象となるページテーブルエ
ントリの参照アドレスである。２０６ａで示す先頭の４
６ビットには、ＳＤＲ（１）のＨＴＡＢＯＲＧ２０５ａ
が設定され、次の２０６ｂで示す１１ビットには、仮想
アドレス２０１のＶＰＮ２０１ａ中のＬＳＢ側１１ビッ
ト２０１ｃが設定される。この２０６ａと２０６ｂの５
７ビットの値で、ページテーブル２０３のページテーブ
ルエントリグループの先頭アドレスを示す。例えば、２
０１ｃがオール０ならばフィールド２０６ｂもオール０
であり、２０３ａ０で示したＰＴＥＧ０が指定されたこ
とになる。２０６ｃで示す７ビットは、当該ページテー
ブルエントリグループ内のページテーブルエントリを示
す。The page table reference address 206 is a reference address of a page table entry to be searched in the page table 203. The first 4 indicated by 206a
Six bits include HTABORG 205a of SDR (1).
Is set, and the 11 bits indicated by the next 206b are set to the LSB side 11 bits 201c in the VPN 201a of the virtual address 201. 5 of 206a and 206b
A 7-bit value indicating the head address of the page table entry group of the page table 203. For example, 2
If 01c is all 0, field 206b is also all 0
This means that PTEG0 indicated by 203a0 has been designated. The 7 bits 206c indicate a page table entry in the page table entry group.

【００２３】ページテーブル検索処理においては、ま
ず、ＳＤＲ（１）２０５のフィールド２０５ａ、仮想ア
ドレス２０１のＶＰＮの２０１ｃで示すＬＳＢ側１１ビ
ットを、ページテーブル参照アドレス２０６のフィール
ド２０６ａと２０６ｂに設定し、フィールド２０６ｃに
は初期値としてオール０を設定して、ページテーブル２
０３の該当ページテーブルエントリグループ（ＰＴＥ
Ｇ）の先頭アドレスを求める。次に、該ページテーブル
エントリグループに含まれるページテーブルエントリ
（ＰＴＥ）を逐次参照し、アドレス変換の成功条件を満
たすエントリであるかどうかをチェックする。すなわ
ち、ページテーブル参照アドレス２０６の下位アドレス
２０６ｃを１６バイトずつインクリメントし、各エント
リを読み出しながら前記のチェックを適用し、該当する
エントリが見つかれば、その時点でアドレス変換成功と
なる。In the page table search process, first, the field 205a of the SDR (1) 205 and the LSB side 11 bits indicated by the VPN 201c of the virtual address 201 are set in the fields 206a and 206b of the page table reference address 206. All 0 is set as an initial value in the field 206c, and the page table 2
03 corresponding page table entry group (PTE
G) Find the start address. Next, the page table entry (PTE) included in the page table entry group is sequentially referred to, and it is checked whether the entry satisfies the condition for successful address translation. That is, the lower address of the page table reference address 206
206c is incremented by 16 bytes, and the above-described check is applied while reading each entry. If a corresponding entry is found, the address conversion is successful at that point.

【００２６】仮想アドレス３０１は、変換の対象となる
４０〜３７ビットの拡張仮想ページ番号（ＸＶＰＮ）３
０１ａと、１２〜１５ビットの拡張オフセット３０１ｄ
と、１２ビットのオフセット（標準オフセット）３０１
ｂからなる。フィールド３０１ａ、３０１ｃのビット幅
は、拡張するページサイズに従い可変であり、本実施例
では、（ページサイズ、ＸＶＰＮのビット幅、拡張オフ
セットのビット幅）の関係は、（１６Ｍバイト、４０、
１２）、（３２Ｍバイト、４１、１１）、（６４Ｍバイ
ト、４２、１０）、（１２８Ｍバイト、４３、９）とな
る。実アドレス３０２は、仮想アドレス３０１のフィー
ルド３０１ａと同じビット幅の拡張実ページ番号（ＸＲ
ＰＮ）３０２ａ、仮想アドレス３０１のフィールド３０
１ｂおよび３０１ｄとビット幅および値ともに等しいオ
フセット３０２ｂおよび３０２ｃからなる。すなわち、
仮想アドレス３０１の拡張オフセット３０１ｄとオフセ
ット３０１ｂがそのまま実アドレス３０２の拡張オフセ
ット３０２ｃとオフセット３０２ｂに設定される。The virtual address 301 is a 40-37 bit extended virtual page number (XVPN) 3 to be converted.
01a and 12-15 bit extended offset 301d
And a 12-bit offset (standard offset) 301
b. The bit widths of the fields 301a and 301c are variable according to the page size to be extended. In the present embodiment, the relationship between (page size, XVPN bit width, and extension offset bit width) is (16 Mbytes, 40,
12), (32 Mbytes, 41, 11), (64 Mbytes, 42, 10), and (128 Mbytes, 43, 9). The real address 302 is an extended real page number (XR) having the same bit width as the field 301a of the virtual address 301.
PN) 302a , field 30 of virtual address 301
The offsets 302b and 302c have the same bit width and value as 1b and 301d. That is,
The extended offset 301d and the offset 301b of the virtual address 301 are set as the extended offset 302c and the offset 302b of the real address 302 as they are.

【００２８】一つの拡張ページテーブルエントリ３０４
は、１６バイトが仮想アドレス側と実アドレス側に２分
されて、アドレス変換に必要な情報が格納されている。
３０４ａは拡張仮想ページ番号ＸＶＰＮを、３０４ｂは
リザーブフィールドを、３０４ｃはバリッドＶを表わ
し、また、３０４ｄは拡張実ページ番号ＸＲＰＮを、３
０４ｅはリザーブフィールドを、３０４ｆはページ保護
情報、参照履歴、変更履歴などの付随情報を表す。ペー
ジサイズに従い、ＸＶＰＮ３０４ａの下位ｍビットは任
意の値でよく、ＸＲＰＮ３０４ｄの下位ｍビットは０で
なければならない。ここで、（ページサイズ，ｍ）は
（１６Ｍバイト，０)、（３２Ｍバイト，１)、（６４Ｍ
バイト，２）、（１２８Ｍバイト，３）という関係にな
っている。One extended page table entry 304
In the example, 16 bytes are divided into a virtual address side and a real address side, and information necessary for address conversion is stored.
304a represents an extended virtual page number XVPN, 304b represents a reserved field, 304c represents valid V, and 304d represents an extended actual page number XRPN.
04e indicates a reserve field, and 304f indicates accompanying information such as page protection information, reference history, and change history. According to the page size, the lower m bits of the XVPN 304a may be any value, and the lower m bits of the XRPN 304d must be zero. Here, (page size, m) is (16 Mbytes, 0), (32 Mbytes, 1), (64 Mbytes, 1)
Byte, 2), (128 Mbytes, 3).

【００３０】ストレージディスクリプションレジスタ２
（ＳＤＲ２）３０５は、８バイト幅のレジスタであり、
３０５ａの４６ビットのフィールド（ＸＴＡＢＯＲ
Ｇ）、３０５ｂのリザーブフィールド、３０５ｃの２ビ
ットのフィールド（ＰＳ）、３０３ｄのバリッド（Ｖ）
からなる。ＸＴＡＢＯＲＧフィールド３０５ａは拡張ペ
ージテーブル３０３の先頭アドレス、ＰＳはフィールド
３０５ｃページサイズの種類、Ｖビット３０３ｄは拡張
ページテーブル３０３によるアドレス変換が有効／無効
であることを表す。本実施例では、ＰＳフィールド３０
５ｃが表すページサイズの種類については、（ＰＳ，ペ
ージサイズ）の関係を（”００”，１６Ｍバイ
ト）、（”０１”,３２Ｍバイト）、（”１０”,６４Ｍ
バイト）、（”１１”，１２８Ｍバイト）とする。この
ＳＤＲ（２）３０５は、図２のＳＤＲ（１）２０５と同
様に、制御レジスタの一つとしてあらかじめＣＰＵに用
意されるものである。Storage description register 2
(SDR2) 305 is an 8-byte width register,
305a 46-bit field (XTABOR
G), reserved field of 305b, 2-bit field (PS) of 305c, valid (V) of 303d
Consists of The XTABORG field 305a indicates the start address of the extension page table 303, the PS indicates the type of page size in the field 305c, and the V bit 303d indicates that address conversion by the extension page table 303 is valid / invalid. In this embodiment, the PS field 30
Regarding the type of page size represented by 5c, the relationship of (PS, page size) is represented by ( "00" , 16 Mbytes), ("01", 32 Mbytes), ("10", 64M).
Bytes), (“11”, 128 Mbytes). The SDR (2) 305 is prepared in advance in the CPU as one of the control registers, similarly to the SDR (1) 205 in FIG.

【００３２】拡張ページテーブル検索処理においては、
まず、ＳＤＲ（２）３０５のフィールド３０５ａ、仮想
アドレス２０１内の所定ビット３０１ｃを、拡張ページ
テーブル参照アドレス３０６のフィールド３０６ａと３
０６ｂに設定し、フィールド３０６ｃには初期値として
オール０を設定して、拡張ページテーブル３０３の該当
エントリグループ（ＸＴＥＧ）の先頭アドレスを算出す
る。次に、該エントリグループ（ＸＴＥＧ）に含まれる
拡張ページテーブルエントリ（ＸＴＥ）を逐次参照し、
アドレス変換の成功条件を満たすエントリであるかどう
かをチェックする。すなわち、拡張ページテーブル参照
アドレス３０６の下位アドレス３０６ｃを１６バイトず
つインクリメントし、各エントリを読み出しながら前記
のチェックを適用し、該当するエントリが見つかれば、
その時点でアドレス変換成功となる。In the extended page table search processing,
First, the field 305a of the SDR (2) 305 and the predetermined bit 301c in the virtual address 201 are stored in the fields 306a and 3 of the extended page table reference address 306.
06b, the field 306c is set to all 0s as an initial value, and the start address of the corresponding entry group (XTEG) of the extended page table 303 is calculated. Next, the extended page table entry (XTE) included in the entry group (XTEG) is sequentially referred to,
Check if the entry satisfies the condition for successful address translation. That is, the lower address 306c of the extended page table reference address 306 is incremented by 16 bytes, and the above check is applied while reading each entry.
At that point, the address translation is successful.

【００３６】ステップ４０１〜４０８はページテーブル
２０３によるアドレス変換のフローである。ステップ４
０１で、ＳＤＲ（１）のＨＴＡＢＯＲＧと仮想アドレス
の所定１１ビットによりページテーブル２０３の該当ペ
ージテーブルエントリグループ（ＰＴＥＧ）２０４の先
頭アドレスＰＴＥ＿ＡＤＲを算出し、ステップ４０２，
４０３，４０６，４０８に示すように、１６バイトずつ
ＰＴＥ＿ＡＤＲをインクリメントしながら該当ページテ
ーブルエントリグループ内のページテーブルエントリ
（ＰＴＥ）を順次ロードする。そして、ステップ４０４
において、仮想アドレスのＶＰＮとページテーブルエン
トリのＶＰＮの比較、Ｖビットにより、該当するエント
リであるかどうかを判定し、該当すれば、ステップ４０
５のようにページテーブルによるアドレス変換が成功
し、該当しなければ、引き続き隣接する１６バイト、す
なわち、次のエントリをロードする。Steps 401 to 408 are a flow of address conversion by the page table 203. Step 4
In step 01, the start address PTE_ADR of the corresponding page table entry group (PTEG) 204 of the page table 203 is calculated from the HTABORG of SDR (1) and the predetermined 11 bits of the virtual address.
As indicated by 403, 406 , and 408 , the page table entries (PTE) in the corresponding page table entry group are sequentially loaded while incrementing PTE_ADR by 16 bytes. Then, step 404
In the above, the VPN of the virtual address is compared with the VPN of the page table entry, and whether or not the entry is a relevant entry is determined by the V bit.
If the address conversion by the page table is successful as shown in FIG.

【００３８】ステップ４２１〜４２７は拡張ページテー
ブル３０３によるアドレス変換のフローである。ステッ
プ４２１、ＳＤＲ（２）のＸＴＡＢＯＲＧと仮想アドレ
スの所定１１ビットにより、拡張ページテーブル３０３
の該当で拡張ページテーブルエントリグループ（ＸＴＥ
Ｇ）の先頭アドレスＸＴＥ＿ＡＤＲを算出し、ステップ
４２２，４２３，４２６，４２７に示すように、１６バ
イトずつＸＴＥ＿ＡＤＲをインクリメントしながら、拡
張ページテーブルエントリを順次ロードする。そして、
ステップ４２４において、仮想アドレスのＸＶＰＮと該
当エントリ（ＸＴＥ）のＸＶＰＮとの比較、Ｖビットの
参照により、該当するエントリであるかどうかを判定
し、該当すればステップ４２５のように、拡張ページテ
ーブル３０３によるアドレス変換が成功し、該当しなけ
れば隣接する１６バイト、すなわち、次のエントリをロ
ードする。Steps 421 to 427 are a flow of address conversion by the extended page table 303. Step 421, the XTABORG of SDR (2) and the predetermined 11 bits of the virtual address are used to set the extended page table 303
Extended page table entry group (XTE
G), the start address XTE_ADR is calculated, and as shown in steps 422, 423, 426, and 427, the extension page table entries are sequentially loaded while incrementing the XTE_ADR by 16 bytes. And
In step 424, the XVPN of the virtual address is compared with the XVPN of the corresponding entry (XTE), and it is determined whether or not the entry is a corresponding entry by referring to the V bit. Is successful, and if not, the next 16 bytes, that is, the next entry is loaded.

【００４２】図２、図３と同様に、仮想アドレス５０１
はＶＰＮ５０１ａとオフセット５０１ｂからなり、変換
結果である実アドレス５０２はＲＰＮ５０２ａとオフセ
ット５０２ｂからなる。５０２ｂは５０１ｂと等しい。As in FIGS. 2 and 3, the virtual address 501
Is composed of a VPN 501a and an offset 501b, and a real address 502 as a conversion result is composed of an RPN 502a and an offset 502b. 502b is equal to 501b.

【００４６】５２０ｂは拡張ＴＬＢ５２０のインデック
ス・アドレスであり、テーブル５２３ｂにより、ページ
サイズにしたがって、５２１ｂの仮想アドレス２９〜３
９ビットのうちから８ビットを選択して入力とする。ペ
ージサイズと５２０ｂへの入力範囲の関係は、（ページ
サイズ、アドレス入力範囲）＝（１６Ｍバイト、３２〜
３９ビット）、（３２Ｍバイト、３１〜３８ビット）、
（６４Ｍバイト、３０〜３７ビット）、（１２８Ｍバイ
ト、２９〜３６ビット）となる。Reference numeral 520b denotes an index address of the extended TLB 520. According to the table 523b, the virtual addresses 29 to 3 of the 521b are determined according to the page size.
8 bits are selected from 9 bits and input . The relationship between the page size and the input range to 520b is (page size, address input range) = (16 Mbytes, 32 to
39 bits), (32 Mbytes, 31-38 bits),
(64 Mbytes, 30 to 37 bits) and (128 Mbytes, 29 to 36 bits).

【００５５】上述した実施例は単なる例示であって、本
発明の技術的範囲を制限するものではない。本発明は、
様々な変形、変更が可能である。例えば、図２のページ
テーブルや図３の拡張ページテーブルは、必ずしもエン
トリグループとエントリの組み合せで構成する必要はな
く、エントリグループの概念を省略してページテーブル
エントリ（ＰＴＥ）単位や拡張ページテーブルエントリ
（ＸＴＥ）単位で並べてもよい。The embodiments described above are merely examples, and do not limit the technical scope of the present invention. The present invention
Various modifications and changes are possible. For example, the page table shown in FIG. 2 and the extended page table shown in FIG. 3 do not necessarily need to be constituted by a combination of an entry group and an entry. The concept of the entry group is omitted, and the page table entry (PTE) unit and the extended page table entry are omitted. They may be arranged in (XTE) units.

【００５６】[0056]

【図面の簡単な説明】[Brief description of the drawings]

【符号の説明】１０１仮想アドレス１０２ページテーブルおよびＴＬＢによるアドレス変
換機構１０３拡張ページテーブルおよび拡張ＴＬＢによるア
ドレス変換機構１０４セレクタ２０３ページテーブル２０４ページテーブルエントリ３０３拡張ページテーブル３０４拡張ページテーブルエントリ５１０ＴＬＢ５２０拡張ＴＬＢ７１０ＣＰＵ７２０主記憶[Description of Signs] 101 Virtual address 102 Address conversion mechanism using page table and TLB 103 Address conversion mechanism using extended page table and extended TLB 104 Selector 203 Page table 204 Page table entry 303 Extended page table 304 Extended page table entry 510 TLB 520 Extension TLB 710 CPU 720 Main memory

【手続補正２】[Procedure amendment 2]

【補正対象書類名】図面[Document name to be amended] Drawing

【補正対象項目名】図５[Correction target item name] Fig. 5

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図５】 FIG. 5

Claims

【特許請求の範囲】[Claims]

【請求項１】仮想アドレスを実アドレスに変換する機
構を備えたプロセッサにおける動的アドレス変換方法で
あって、仮想アドレスから実アドレスへのマッピング単位をペー
ジサイズと拡張ページサイズの複数とし、ページサイズのマッピングを定義したページテーブル
と、拡張ページサイズを定義した拡張ページテーブルと
を用意し、命令実行時に、ページテーブル、拡張ページテーブルに
より、仮想アドレスを実アドレスに変換することを特徴
とする動的アドレス変換方法。1. A dynamic address translation method in a processor having a mechanism for translating a virtual address into a real address, wherein a mapping unit from a virtual address to a real address is set to a plurality of page sizes and extended page sizes. Dynamic mapping characterized by preparing a page table defining the mapping of the above and an extended page table defining the extended page size, and converting a virtual address to a real address by the page table and the extended page table when executing an instruction. Address translation method.

【請求項２】請求項１記載のアドレス変換方法におい
て、アドレス変換に利用したページテーブルのマッピング情
報のコピーを保持する手段（以下、ＴＬＢと称す）、ア
ドレス変換に利用した拡張ページテーブルのマッピング
情報のコピーを保持する手段（以下、拡張ＴＬＢと称
す）を備え、命令実行時、はじめにＴＬＢ、拡張ＴＬＢにより仮想ア
ドレスから、実アドレスへの変換を試み、該アドレス変
換に失敗した場合にページテーブル、拡張ページテーブ
ルにより仮想アドレスを実アドレスに変換することを特
徴とする動的アドレス変換方法。2. The address translation method according to claim 1, wherein means for holding a copy of mapping information of a page table used for address translation (hereinafter referred to as TLB), and mapping information of an extended page table used for address translation. (Hereinafter, referred to as an extended TLB). At the time of executing an instruction, first, a translation from a virtual address to a real address is attempted by the TLB and the extended TLB, and if the address translation fails, a page table. A dynamic address translation method comprising: translating a virtual address into a real address using an extended page table.

【請求項３】請求項１、２記載のアドレス変換方法に
おいて、複数の拡張ページサイズを用意し、その中から
任意に選択することを特徴とする動的アドレス変換方
法。3. The dynamic address translation method according to claim 1, wherein a plurality of extended page sizes are prepared and arbitrarily selected from among them.

【請求項４】請求項１乃至３記載のアドレス変換方法
において、命令フェッチアドレス変換にはページサイズ
を用い、ロード・ストア命令アクセスのアドレス変換に
はページサイズと拡張ページサイズの両方を用いること
を特徴とする動的アドレス変換方法。4. The address conversion method according to claim 1, wherein a page size is used for instruction fetch address conversion, and both a page size and an extended page size are used for load / store instruction access address conversion. Characteristic dynamic address translation method.

【請求項５】仮想アドレスを実アドレスに変換する機
構を備えたプロセッサにおいて、仮想アドレスから実アドレスへのマッピング単位をペー
ジサイズとし、該ページサイズのマッピングを定義した
ページテーブルと、アドレス変換に利用したページテー
ブルのマッピング情報のコピーを保持するＴＬＢと、命
令実行時にＴＬＢ、ページテーブルに従い仮想アドレス
を実アドレスに変換する手段からなる第１アドレス変換
系と、仮想アドレスから実アドレスへのマッピング単位を拡張
ページサイズとし、該拡張ページサイズのマッピングを
定義した拡張ページテーブルと、アドレス変換に利用し
た拡張ページテーブルのマッピング情報のコピーを保持
する拡張ＴＬＢと、命令実行時に拡張ＴＬＢ、拡張ペー
ジテーブルに従い仮想アドレスを実アドレスに変換する
手段からなる第２アドレス変換系と、を具備しているこ
とを特徴とするプロセッサ。5. A processor having a mechanism for converting a virtual address to a real address, wherein a unit of mapping from the virtual address to the real address is a page size, and a page table defining the mapping of the page size is used for address conversion. A first address translation system comprising means for translating a virtual address into a real address according to the TLB and the page table when executing an instruction, and a mapping unit from the virtual address to the real address. The extended page size is defined as the extended page size, the extended page table defining the mapping of the extended page size, the extended TLB holding a copy of the extended page table mapping information used for address translation, the extended TLB at the time of executing the instruction, address Processor, characterized in that it comprises a second address translation system comprising a means for converting the address, the.