JP2000181405A - Driving method of display panel and display device - Google Patents
Driving method of display panel and display deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＰＤＰ（プラズマ
ディスプレイパネル），ＰＡＬＣ（プラズマアドレス液
晶），ＬＣＤ（液晶ディスプレイ），ＦＥＤ（フィール
ドエミッションディスプレイ）などの表示パネルの駆動
方法及び駆動装置に関する。The present invention relates to a method and apparatus for driving a display panel such as a PDP (plasma display panel), PALC (plasma addressed liquid crystal), LCD (liquid crystal display), FED (field emission display), and the like.
【０００２】表示パネルはＣＲＴに代わるデバイスとし
て各種分野で用いられている。例えばＰＤＰは４０イン
チを越える大型画面の壁掛けテレビジョン受像機として
商品化されている。画面の高精細化及び大型化における
課題の１つは電極間の静電容量の対策である。A display panel is used in various fields as a device replacing a CRT. For example, PDPs have been commercialized as wall-mounted television receivers having a large screen exceeding 40 inches. One of the issues in increasing the definition and size of the screen is how to reduce the capacitance between the electrodes.
【０００３】[0003]
【従来の技術】表示パネルは行選択のためのスキャン電
極群と列選択のためのデータ電極群とからなる電極マト
リクスを有する。スキャン電極とデータ電極との交点に
単位表示領域が画定され、これら単位表示領域のそれぞ
れに１個ずつ表示素子が配置される。なお、商品化され
ている面放電型ＰＤＰでは行毎に２本ずつ電極が配列さ
れているが、それらの一方のみが行選択に用いられるの
で、表示素子の択一選択の観点では面放電型ＰＤＰの電
極構成も他と同様の単純マトリクスとみなすことができ
る。2. Description of the Related Art A display panel has an electrode matrix composed of scan electrode groups for selecting rows and data electrode groups for selecting columns. A unit display area is defined at the intersection of the scan electrode and the data electrode, and one display element is arranged in each of these unit display areas. In a commercialized surface discharge type PDP, two electrodes are arranged for each row, but only one of them is used for row selection. Therefore, from the viewpoint of selection of a display element, a surface discharge type PDP is used. The electrode configuration of the PDP can be regarded as a simple matrix similar to the others.
【０００４】表示する内容は行単位のアドレッシングに
よって設定される。１フレームのアドレス期間は画面
（スクリーン）の行数と同数個の行選択期間に分割さ
れ、各スキャン電極はいずれか１つの行選択期間に所定
電位にバイアスされてアクティブとなる。この行選択に
同期して、全てのデータ電極から並列に１行分の表示デ
ータが出力される。すなわち、表示データに応じて全て
のデータ電極の電位が一斉に制御される。データ電極の
電位制御の最も一般的な方法は、電位の異なる複数の電
源出力端子のそれぞれとデータ電極との間にスイッチン
グ素子を設け、行選択に同期したパルス信号でスイッチ
ング素子を制御して電源出力端子とデータ電極とを電気
的に接続し又は切り離す方法である。The contents to be displayed are set by addressing in units of lines. The address period of one frame is divided into the same number of row selection periods as the number of rows of the screen, and each scan electrode is activated by being biased to a predetermined potential in any one row selection period. In synchronization with the row selection, one row of display data is output in parallel from all the data electrodes. That is, the potentials of all the data electrodes are simultaneously controlled according to the display data. The most common method of controlling the potential of the data electrode is to provide a switching element between each of a plurality of power supply output terminals having different potentials and the data electrode, and control the switching element with a pulse signal synchronized with row selection to supply power. This is a method of electrically connecting or disconnecting the output terminal and the data electrode.
【０００５】表示パネルにおいては、隣接するデータ電
極間及び各データ電極とスキャン電極との間に静電容量
が存在する。この静電容量は駆動電源に対する負荷の一
部となるので、ここではこれを負荷容量と呼称する。ア
ドレッシングでは、電極電位の変化にともなって負荷容
量の充放電が繰り返される。ただし、電極どうしの電位
関係は表示電極に応じて変わるので、画面全体の負荷容
量も表示データに応じて変わる。負荷容量の充放電に係
わる電力損失を低減するには、十分な容量のコンデンサ
を設け、このコンデンサへ放電させて電荷を回収し、コ
ンデンサから電荷を戻して負荷容量を充電する動作を繰
り返せばよい。通電路にインダクタを設け、ＬＣ共振を
利用することにより、コンデンサと負荷容量との電荷移
動を高速化することができる。In a display panel, capacitance exists between adjacent data electrodes and between each data electrode and a scan electrode. Since this capacitance becomes a part of the load on the driving power supply, it is referred to as a load capacitance here. In the addressing, the charging and discharging of the load capacitance are repeated with the change of the electrode potential. However, since the potential relationship between the electrodes changes according to the display electrode, the load capacitance of the entire screen also changes according to the display data. In order to reduce the power loss associated with the charging and discharging of the load capacity, a capacitor having a sufficient capacity may be provided, the charge may be recovered by discharging to the capacitor, and the operation of charging the load capacity by returning the charge from the capacitor may be repeated. . By providing an inductor in the current path and using LC resonance, the speed of charge transfer between the capacitor and the load capacitance can be increased.
【０００６】従来において、複数のインダクタを並列す
る構成の可変インダクタンス回路を設け、電源出力端子
と接続するデータ電極の数（つまり、電源に対する負荷
の大小）に係わらず電力回収の共振周波数が一定になる
ようにインダクタンスを変更する駆動方法が知られてい
る（特許第２６５４１１９号）。これによれば、表示デ
ータに係わらず電極電位の遷移の所要時間を一定に保っ
て駆動制御のタイミングの乱れを防ぐことができる。ま
た、データ電極毎にインダクタンス回路を設ける方法と
比べて、部品点数を大幅に低減することができる。Conventionally, a variable inductance circuit having a configuration in which a plurality of inductors are arranged in parallel is provided so that the resonance frequency of power recovery is constant regardless of the number of data electrodes connected to the power supply output terminal (ie, the magnitude of the load on the power supply). A driving method for changing the inductance so as to be known is known (Japanese Patent No. 2654119). According to this, it is possible to keep the required time of the transition of the electrode potential constant irrespective of the display data and prevent the timing of the drive control from being disordered. Also, the number of components can be significantly reduced as compared with the method of providing an inductance circuit for each data electrode.
【０００７】[0007]
【発明が解決しようとする課題】しかし、上述した可変
インダクタンス回路を設ける従来方法では、負荷容量が
大きくなるにつれて回収効率が低下してしまうという問
題があった。詳しくは次のとおりである。However, the conventional method of providing the above-described variable inductance circuit has a problem that the recovery efficiency decreases as the load capacity increases. The details are as follows.
【０００８】負荷容量をＣ、インダクタンスをＬ、通電
路の抵抗をＲとすると、電極電位の遷移の所要時間Ｔｒ
は（１）式で表され、共振の鋭さＱは（２）式で表され
る。Assuming that the load capacity is C, the inductance is L, and the resistance of the conduction path is R, the time required for transition of the electrode potential Tr
Is expressed by equation (1), and the resonance sharpness Q is expressed by equation (2).
【０００９】 Ｔｒ≒π（ＬＣ）1/2 …（１） Ｑ＝１／Ｒ・（Ｌ／Ｃ）1/2 …（２） 共振周波数を一定に保つことは所要時間Ｔｒを一定に保
つことである。所要時間Ｔｒを一定に保つ場合、（１）
式から明らかなとおりＣが大きくなればＬを小さくす
る。そうすると、（２）式から明らかなとおり共振の鋭
さＱが下がる。Tr ≒ π (LC) 1/2 (1) Q = 1 / R · (L / C) 1/2 (2) Keeping the resonance frequency constant keeps the required time Tr constant. It is. When keeping the required time Tr constant, (1)
As is clear from the equation, L becomes smaller as C becomes larger. Then, the sharpness Q of the resonance decreases as is apparent from the equation (2).
【００１０】一方、回収効率ηは共振の鋭さＱの単調増
加関数であり、次式で表される。On the other hand, the recovery efficiency η is a monotonically increasing function of the resonance sharpness Q, and is represented by the following equation.
【００１１】 η＝ｆ（Ｑ） …（３） この（３）の式から負荷容量Ｃが大きくなるにつれて回
収効率ηが低下することが分かる。負荷容量Ｃが大きい
ほど充電に要する電力も大きいので、負荷容量Ｃが大き
いときに回収効率ηが低いと、負荷容量Ｃが小さいとき
に回収効率ηが低い場合よりも無駄に消費する電力がが
大きい。Η = f (Q) (3) From the equation (3), it can be seen that the recovery efficiency η decreases as the load capacity C increases. The larger the load capacity C is, the larger the electric power required for charging is. Therefore, when the recovery efficiency η is low when the load capacity C is large, the power wasted more wastefully than when the recovery efficiency η is low when the load capacity C is small. large.
【００１２】本発明は、画面内の静電容量に係わる不要
の電力消費を低減することを目的としている。An object of the present invention is to reduce unnecessary power consumption related to capacitance in a screen.
【００１３】[0013]
【課題を解決するための手段】請求項１の発明の方法
は、インダクタンスを有した回収回路を用い、駆動電源
に対する負荷に付随する静電容量と前記インダクタンス
との共振によって当該静電容量の充電に係わる電力の回
収及び再利用をする表示パネルの駆動方法であって、前
記回収回路は、直列に接続されたｎ個（ｎ≧２）のイン
ダクタンス素子と、これらインダクタンス素子のうちの
ｍ個（１≦ｍ≦ｎ）に１対１の割振りで並列に接続され
た計ｍ個のスイッチング素子とを有し、前記負荷の増減
に応じて、前記電力の回収効率を一定化するように、前
記回収回路のインダクタンスを前記スイッチング素子の
オンオフ制御によって変更するものである。According to a first aspect of the present invention, there is provided a method of charging a capacitance using a recovery circuit having an inductance by resonance of the capacitance associated with a load to a driving power supply and the inductance. Wherein the recovery circuit comprises n (n ≧ 2) inductance elements connected in series, and m of these inductance elements (n ≧ 2). 1 ≦ m ≦ n) and a total of m switching elements connected in parallel with a one-to-one allocation, and the power recovery efficiency is made constant according to the increase or decrease of the load. The inductance of the recovery circuit is changed by on / off control of the switching element.
【００１４】請求項２の発明の駆動方法は、前記静電容
量が増大したときには前記インダクタンスを増大させ、
前記静電容量が減少したときには前記インダクタンスを
減少させるものである。According to a second aspect of the present invention, when the capacitance increases, the inductance is increased.
When the capacitance decreases, the inductance is reduced.
【００１５】請求項３の発明の装置は、インダクタンス
を有する回収回路を備え、駆動電源に対する負荷に付随
する静電容量と前記インダクタンスとの共振によって当
該静電容量の充電に係わる電力を回収する、表示パネル
の駆動装置であって、前記回収回路は、直列に接続され
たｎ個（ｎ≧２）のインダクタンス素子と、これらイン
ダクタンス素子のうちのｍ個（１≦ｍ≦ｎ）に１対１の
割振りで並列に接続された計ｍ個のスイッチング素子と
を有し、前記静電容量が増大したときには前記インダク
タンスを増大させ前記静電容量が減少したときには前記
インダクタンスを減少させるように、前記スイッチング
素子のオンオフ制御を行うものである。According to a third aspect of the present invention, there is provided an apparatus having a recovery circuit having an inductance, and recovering electric power related to charging of the electrostatic capacitance by resonance of the inductance and a capacitance associated with a load to a driving power supply. A drive device for a display panel, wherein the recovery circuit includes n (n ≧ 2) inductance elements connected in series and m (1 ≦ m ≦ n) of these inductance elements in a one-to-one correspondence. And a total of m switching elements connected in parallel by the allocation of: the switching is performed such that the inductance is increased when the capacitance increases and the inductance is reduced when the capacitance decreases. The on / off control of the device is performed.
【００１６】請求項４の発明の装置は、表示パネルにお
ける電力回収のための可変インダクタンス回路であっ
て、直列に接続されたｎ個（ｎ≧２）のインダクタンス
素子と、これらインダクタンス素子のうちのｍ個（１≦
ｍ≦ｎ）に１対１の割振りで並列に接続された計ｍ個の
スイッチング素子とを有している。According to a fourth aspect of the present invention, there is provided a variable inductance circuit for recovering power in a display panel, comprising n (n ≧ 2) inductance elements connected in series and one of these inductance elements. m (1 ≦
m ≦ n) and a total of m switching elements connected in parallel in a one-to-one allocation.
【００１７】請求項５の発明の可変インダクタンス回路
において、前記ｎ個のインダクタンス素子のうちの複数
個のそれぞれに１個ずつスイッチング素子が並列に接続
され、前記スイッチング素子が接続された複数のインダ
クタンス素子のそれぞれのインダクタンスは互いに異な
り、且つこれらインダクタンスの最小値と他との相対比
は２の倍数である。In the variable inductance circuit according to the fifth aspect of the present invention, one switching element is connected in parallel to each of a plurality of the n inductance elements, and a plurality of inductance elements connected to the switching element are provided. Are different from each other, and the relative ratio of these inductances to the others is a multiple of two.
【００１８】[0018]
【発明の実施の形態】図１は本発明に係るプラズマ表示
装置１００の構成図である。FIG. 1 is a configuration diagram of a plasma display device 100 according to the present invention.
【００１９】プラズマ表示装置１００は、薄型カラー表
示デバイスであるＡＣ型のＰＤＰ１と、Ｍ列Ｎ行の画面
ＥＳを構成する縦横に並んだ多数のセルＣを選択的に点
灯させるための駆動ユニット８０とから構成されてお
り、壁掛け式テレビジョン受像機、コンピュータシステ
ムのモニターなどとして利用される。The plasma display device 100 includes an AC type PDP 1 which is a thin color display device, and a drive unit 80 for selectively lighting a large number of cells C arranged vertically and horizontally constituting a screen ES of M columns and N rows. And is used as a wall-mounted television receiver, a monitor of a computer system, and the like.
【００２０】ＰＤＰ１は、点灯維持放電（表示放電とも
いう）を生じさせるための電極対をなす第１及び第２の
主電極Ｘ，Ｙが平行配置され、各セルＣにおいて主電極
Ｘ，Ｙと第３の電極としてのアドレス電極Ａとが交差す
る３電極面放電構造をとる。主電極Ｘ，Ｙは画面の行方
向（水平方向）に延び、これらのうちの主電極Ｙはアド
レッシングに際して行単位にセルＣを選択するためのス
キャン電極として用いられる。アドレス電極Ａは列方向
（垂直方向）に延びており、列単位にセルＣを選択する
ためのデータ電極として用いられる。基板面のうちの主
電極群とアドレス電極群との交差範囲が表示領域（すな
わち画面）となる。In the PDP 1, first and second main electrodes X and Y forming an electrode pair for generating a lighting sustain discharge (also referred to as a display discharge) are arranged in parallel. A three-electrode surface discharge structure in which the address electrode A as the third electrode intersects is adopted. The main electrodes X and Y extend in the row direction (horizontal direction) of the screen, and the main electrode Y is used as a scan electrode for selecting a cell C in a row unit at the time of addressing. The address electrode A extends in the column direction (vertical direction), and is used as a data electrode for selecting a cell C in a column unit. The intersection area between the main electrode group and the address electrode group on the substrate surface is a display area (that is, a screen).
【００２１】駆動ユニット８０は、コントローラ８１、
データ処理回路８３、電源回路８４、Ｘドライバ８５、
スキャンドライバ８６、Ｙ共通ドライバ８７、及び本発
明を適用したアドレスドライバ８９を有している。な
お、駆動ユニット８０はＰＤＰ１の背面側に配置され、
各ドライバとＰＤＰ１の電極とが図示しないフレキシブ
ルケーブルで電気的に接続される。駆動ユニット８０に
はＴＶチューナ、コンピュータなどの外部装置からＲ，
Ｇ，Ｂの各色の輝度レベル（階調レベル）を示す画素単
位のフィールドデータＤｆが、各種の同期信号とともに
入力される。The drive unit 80 includes a controller 81,
A data processing circuit 83, a power supply circuit 84, an X driver 85,
It has a scan driver 86, a Y common driver 87, and an address driver 89 to which the present invention is applied. The drive unit 80 is arranged on the back side of the PDP 1,
Each driver and the electrode of the PDP 1 are electrically connected by a flexible cable (not shown). The drive unit 80 receives signals from external devices such as a TV tuner and a computer.
Pixel-based field data Df indicating the luminance level (gradation level) of each color of G and B is input together with various synchronization signals.
【００２２】フィールドデータＤｆは、データ処理回路
８３におけるフレームメモリ８３０に一旦格納された
後、フィールドを所定数のサブフィールドに分割して階
調表示を行うためのサブフィールドデータＤｓｆに変換
される。サブフィールドデータＤｓｆはフレームメモリ
８３０に格納され、適時にアドレスドライバ８９にシリ
アル転送される。サブフィールドデータＤｓｆの各ビッ
トの値は、サブフィールドにおけるセルの点灯の要否を
示す情報、厳密にはアドレス放電の要否を示す情報であ
る。The field data Df is temporarily stored in the frame memory 830 in the data processing circuit 83, and is then converted into subfield data Dsf for dividing the field into a predetermined number of subfields and performing gradation display. The subfield data Dsf is stored in the frame memory 830, and is serially transferred to the address driver 89 as appropriate. The value of each bit of the subfield data Dsf is information indicating the necessity of lighting of the cell in the subfield, more specifically, information indicating the necessity of the address discharge.
【００２３】Ｘドライバ８５は全ての主電極Ｘに一括に
駆動電圧を印加する。主電極Ｘの電気的な共通化は図示
のようなパネル上の連結に限られず、Ｘドライバ８５の
内部配線、又は接続用ケーブル上での配線により行うこ
とができる。スキャンドライバ８６はアドレッシングに
おいて各主電極Ｙに個別に駆動電圧を印加する。Ｙ共通
ドライバ８７は点灯維持に際して全ての主電極Ｙに一括
に駆動電圧を印加する。また、アドレスドライバ８９は
サブフィールドデータＤｓｆに応じて計Ｍ本のアドレス
電極Ａに選択的に駆動電圧を印加する。これらドライバ
には電源回路８４から図示しない配線導体を介して所定
の電力が供給される。The X driver 85 applies a drive voltage to all the main electrodes X at once. The electrical sharing of the main electrode X is not limited to the connection on the panel as shown, but can be performed by the internal wiring of the X driver 85 or the wiring on the connection cable. The scan driver 86 individually applies a drive voltage to each main electrode Y in addressing. The Y common driver 87 applies a drive voltage to all the main electrodes Y at the same time when the lighting is maintained. The address driver 89 selectively applies a drive voltage to a total of M address electrodes A according to the subfield data Dsf. These drivers are supplied with predetermined power from a power supply circuit 84 via a wiring conductor (not shown).
【００２４】図２は駆動シーケンスの一例を示す電圧波
形図である。図中の添字は電極の配列順位を示す。FIG. 2 is a voltage waveform diagram showing an example of the driving sequence. The subscripts in the figure indicate the order of arrangement of the electrodes.
【００２５】例えばテレビジョン映像の表示において
は、２値の点灯制御によって階調再現を行うために、入
力画像である時系列の各フィールドを複数のサブフレー
ムに分割して階調再現を行う。コンピュータ出力などの
ノンインタレース形式の画像を再生する場合には各フレ
ームを分割する。そして、輝度の重み付けをして各サブ
フィールドの点灯維持放電の回数を設定する。これによ
り、サブフィールド単位の点灯／非点灯の組合せでＲＧ
Ｂの各色毎に所定段数の輝度設定を行うことができる。For example, in the display of a television image, in order to reproduce a gradation by binary lighting control, each field of a time series which is an input image is divided into a plurality of sub-frames to reproduce a gradation. When reproducing a non-interlaced image such as a computer output, each frame is divided. Then, the number of lighting sustain discharges in each subfield is set by weighting the luminance. Thereby, the RG can be controlled in a combination of lighting / non-lighting in subfield units.
A predetermined number of levels of luminance can be set for each color B.
【００２６】各サブフィールドには、帯電分布を初期化
する準備期間、表示内容に応じた帯電分布を形成するア
ドレス期間、及び階調レベルに応じた輝度を確保するサ
ステイン期間を割り当てる。準備期間及びアドレス期間
の長さは輝度の重みに係わらず一定であるが、サステイ
ン期間の長さは輝度の重みが大きいほど長い。つまり、
１つのフィールドに対応する複数のサブフィールド期間
の長さは互いに異なる。図２ではアドレス期間ＴＡ及び
サステイン期間ＴＳの波形が図示されている。Each subfield is assigned a preparation period for initializing the charge distribution, an address period for forming the charge distribution according to the display content, and a sustain period for securing the luminance according to the gradation level. The lengths of the preparation period and the address period are constant regardless of the luminance weight, but the length of the sustain period is longer as the luminance weight is larger. That is,
The lengths of a plurality of subfield periods corresponding to one field are different from each other. FIG. 2 shows the waveforms of the address period TA and the sustain period TS.
【００２７】図２の例において、アドレス期間ＴＡで
は、まず不要の放電を防止するために全ての主電極Ｘ1
〜ＸN を電位Ｖａにバイアスし、全ての主電極Ｙ1 〜Ｙ
N を電位−Ｖｃにバイアスする。その後、行選択期間
（１行分のスキャン時間）Ｔｙ毎に主電極Ｙ1 〜ＹN に
対して順にスキャンパルスＰｙを印加する。このスキャ
ン（行選択）と同期させてアドレス放電を生じさせるべ
きセルに対応したアドレス電極Ａのみに波高値Ｖａのア
ドレスパルスＰａを印加する。つまり、選択行のＭ列分
のサブフィールドデータＤｓｆに応じてアドレス電極Ａ
1 〜ＡM の電位を０又はＶａに制御する。書込みアドレ
ス形式の場合には点灯させるべきセルでアドレス放電を
生じさせて壁電荷を形成し、消去アドレス形式の場合に
は非点灯とすべきセルでアドレス放電を生じさせて不要
の壁電荷を消去する。In the example of FIG. 2, in the address period TA, first, all the main electrodes X 1 are used to prevent unnecessary discharge.
Biasing to X N to the potential Va, all of the main electrodes Y 1 to Y
N is biased to potential -Vc. Thereafter, a scan pulse Py is sequentially applied to the main electrodes Y 1 to Y N for each row selection period (scan time for one row) Ty. In synchronization with this scan (row selection), an address pulse Pa having a peak value Va is applied only to an address electrode A corresponding to a cell in which an address discharge is to be generated. That is, the address electrodes A are set in accordance with the subfield data Dsf for M columns of the selected row.
The potential of 1 to A M is controlled to 0 or Va. In the case of the write address format, an address discharge is generated in a cell to be turned on to form wall charges, and in the case of an erase address format, an address discharge is generated in a cell to be turned off to eliminate unnecessary wall charges. I do.
【００２８】サステイン期間ＴＳでは、主電極Ｘと主電
極Ｙとに対して交互に波高値ＶｓのサステインパルスＰ
ｓを印加する。波高値Ｖｓは放電開始電圧（Ｖｆ）より
低いので、壁電圧が重畳しなければ放電は生じない。ア
ドレス期間ＴＡに壁電荷が形成され又は残された点灯す
べきセルのみで、サステインパルスＰｓの印加毎に主電
極間の面放電が生じる。なお、Ｘドライバ８５及びＹ共
通ドライバ８７は回収回路を備えており、サステイン期
間ＴＳに主電極間の静電容量の充電に費やした電力の回
収及び再利用を行う。In the sustain period TS, a sustain pulse P having a peak value Vs is alternately applied to the main electrode X and the main electrode Y.
Apply s. Since the peak value Vs is lower than the discharge starting voltage (Vf), no discharge occurs unless the wall voltage is superimposed. Surface discharge occurs between the main electrodes every time the sustain pulse Ps is applied, only in the cells to be lit in which the wall charges are formed or left in the address period TA. Note that the X driver 85 and the Y common driver 87 include a recovery circuit, and recover and reuse power consumed for charging the capacitance between the main electrodes during the sustain period TS.
【００２９】以下、本発明に係わる電力回収について説
明する。Hereinafter, the power recovery according to the present invention will be described.
【００３０】図３はアドレスドライバ８９の構成図であ
り、図３（ｂ）は図３（ａ）の可変インダクタンス回路
９４の詳細図である。FIG. 3 is a configuration diagram of the address driver 89, and FIG. 3B is a detailed diagram of the variable inductance circuit 94 of FIG. 3A.
【００３１】アドレスドライバ８９は、サブフィールド
データＤｓｆに応じて各アドレス電極Ａの電位を制御す
る出力回路９０と、本発明に特有の回収回路９１とから
構成されている。The address driver 89 comprises an output circuit 90 for controlling the potential of each address electrode A according to the subfield data Dsf, and a recovery circuit 91 unique to the present invention.
【００３２】出力回路９０は、各アドレス電極Ａと共通
ライン９０１との接続し又は切り離すための計Ｍ個の個
別スイッチｓｗを有している。出力回路９０において、
図示しないシフトレジスタによりサブフィールドデータ
Ｄｓｆのシリアル／パラレル変換が行われ、Ｍ個の個別
スイッチｓｗの状態は行選択に同期して行選択期間毎に
一斉に設定される。The output circuit 90 has a total of M individual switches sw for connecting or disconnecting each address electrode A from the common line 901. In the output circuit 90,
Serial / parallel conversion of the subfield data Dsf is performed by a shift register (not shown), and the states of the M individual switches sw are set at once for each row selection period in synchronization with row selection.
【００３３】回収回路９１は、３個のスイッチ９２，９
３，９５、共振を生じさせるための可変インダクタンス
回路９４、及び回収した電荷を蓄積するコンデンサ９６
からなる。スイッチ９２がオンになれば共通ライン９０
１は電位Ｖａの電源ライン９１１に接続され、スイッチ
９３がオンになれば共通ライン９０１は電位０の接地ラ
イン９１２に接続される。スイッチ９５は、コンデンサ
９６と可変インダクタンス回路９４とを接続し又は切り
離す。The recovery circuit 91 includes three switches 92, 9
3, 95, a variable inductance circuit 94 for generating resonance, and a capacitor 96 for storing the collected charges.
Consists of When the switch 92 is turned on, the common line 90
1 is connected to the power supply line 911 of the potential Va, and when the switch 93 is turned on, the common line 901 is connected to the ground line 912 of the potential 0. The switch 95 connects or disconnects the capacitor 96 and the variable inductance circuit 94.
【００３４】図３（ｂ）のように、可変インダクタンス
回路９４は、直列接続されたｎ個のインダクタンス素子
９７1 〜９７n 、各インダクタンス素子９７1 〜９７n
に対して１個ずつ並列に接続された計ｎ個のスイッチ９
８1 〜９８n 、及びスイッチ９８1 〜９８n の開閉状態
を設定する制御回路９９からなる。インダクタンス素子
９７1 〜９７n のそれぞれのインダクタンスは互いに異
なり、Ｌ0 ／２j （ｊ＝１〜ｎ）で表される。したがっ
て、スイッチ９８1 〜９８n の状態の組合せを選ぶこと
により、可変インダクタンス回路９４の全体のインダク
タンスを２n 通りに変更することができる。つまり、ア
ドレス電極数Ｍより少ないｎ個のインダクタンス素子９
７1 〜９７n で、Ｍ段階の負荷の変化に応じたインダク
タンスを得ることができる。As shown in FIG. 3B, the variable inductance circuit 94 is composed of n inductance elements 97 1 to 97 n connected in series, and each of the inductance elements 97 1 to 97 n.
Switches 9 connected in parallel to each other
8 1 to 98 n, and a control circuit 99 for setting the open and closed states of the switches 98 1 to 98 n. Each of the inductance of the inductance element 97 1 to 97 n are different from each other, represented by L 0/2 j (j = 1~n). Therefore, by selecting a combination of the states of the switches 98 1 to 98 n , the entire inductance of the variable inductance circuit 94 can be changed to 2 n types. That is, n inductance elements 9 smaller than the number M of address electrodes
In 7 1 to 97 n, it is possible to obtain an inductance in response to changes in load of the M phase.
【００３５】本実施形態においては、共通ライン９０１
に接続されるアドレス電極Ａの数が増加したとき、すな
わち電源ライン９１１に対する負荷が増加したときには
インダクタンスを増大させ、逆に負荷が減少したときに
はインダクタンスを減少させて回収効率を一定化する。
ここで、各アドレス電極Ａに付随する静電容量を便宜的
にアドレス電極間の容量ＣA のみとすると、共振に係わ
る最大負荷容量は（ｎ−１）×ＣA となる。実際には、
アドレス電極Ａと主電極Ｘ，Ｙとの間にも容量が存在す
るので、これを考慮して各インダクタンス素子９７1 〜
９７n のインダクタンスを選定すればよい。制御回路９
９は、１行分のサブフィールドデータＤｓｆのうちの例
えば値「１」のデータの数をカウントし、カウント数に
応じて予め定められた組合せに該当するスイッチ９８を
オンする。In this embodiment, the common line 901
When the number of address electrodes A connected to the power supply line 911 increases, that is, when the load on the power supply line 911 increases, the inductance increases, and when the load decreases, the inductance decreases to keep the recovery efficiency constant.
Here, assuming that the capacitance associated with each address electrode A is only the capacitance C A between the address electrodes for convenience, the maximum load capacitance related to resonance is (n−1) × C A. actually,
Since capacitance exists between the address electrode A and the main electrodes X and Y, the inductance elements 97 1 to 97 1 to
What is necessary is just to select an inductance of 97 n . Control circuit 9
9 counts, for example, the number of data of the value “1” in the subfield data Dsf for one row, and turns on a switch 98 corresponding to a predetermined combination according to the count number.
【００３６】なお、アドレスドライバ８９の各スイッチ
としてはＦＥＴに代表されるスイッチング素子が適して
いる。また、出力回路９１を１個又は複数個の集積回路
によって構成するのが好ましい。A switching element represented by an FET is suitable as each switch of the address driver 89. Further, it is preferable that the output circuit 91 be constituted by one or a plurality of integrated circuits.
【００３７】図４は電力回収動作を示す波形図である。FIG. 4 is a waveform diagram showing the power recovery operation.
【００３８】上述したとおり各行選択期間Ｔｒではサブ
フィールドデータＤｓｆに応じて個別スイッチｓｗのオ
ンオフ状態が設定される。各列において、１つ前の行と
サブフィールドデータＤｓｆの値が変わったときには個
別スイッチｓｗの状態が変更され、サブフィールドデー
タＤｓｆの値が変わらなかったときには以前の状態が保
持される。そして、個別スイッチｓｗの制御と並行して
スイッチ９８1 〜９８ n の制御が行われ、可変インダク
タンス回路９４のインダクタンスが負荷に応じた値とさ
れる。As described above, in each row selection period Tr, the sub
Turn on the individual switch sw according to the field data Dsf.
Off state is set. In each column, the previous row and
When the value of the subfield data Dsf changes,
The state of another switch sw is changed and the sub-field data
When the value of Dsf has not changed, the previous state is maintained.
Be held. And in parallel with the control of the individual switch sw
Switch 981~ 98 nIs controlled, and the variable inductor
The inductance of the sense circuit 94 has a value corresponding to the load.
It is.
【００３９】該当行のサブフィールドデータＤｓｆに応
じて個別スイッチｓｗの状態を設定する段階では、スイ
ッチ９２及びスイッチ９２がオフであり、スイッチ９３
がオンである。スイッチ９３のオンにより共通ライン９
０１の電位は０になっている。また、この段階でコンデ
ンサ９６の端子間電圧がＶａ／２になっているものとす
る。At the stage of setting the state of the individual switch sw according to the subfield data Dsf of the corresponding row, the switch 92 and the switch 92 are off and the switch 93
Is on. When the switch 93 is turned on, the common line 9
The potential of 01 is 0. At this stage, the voltage between the terminals of the capacitor 96 is assumed to be Va / 2.
【００４０】個別スイッチｓｗ及びスイッチ９８1 〜９
８n を切換えた後の時点ｔ１において、スイッチ９３を
オフし、続いてスイッチ９５をオンすると、共通ライン
９０１に接続されているアドレス電極Ａの数に応じた負
荷容量Ｃと可変インダクタンス回路９４のインダクタン
スＬとの共振による電流がコンデンサ９６から共通ライ
ン９０１へ流れ、負荷容量Ｃが高速に充電される。この
ときの立上がり時間ＴｒはＴｒ＝π（ＬＣ）1/2 で近似
され、インダクタンスＬが大きいほど長い。スイッチ９
５をこのままの状態にしておくと、共通ライン９０１の
電位に相当する出力電圧が振動するので、出力電圧の最
初のピーク時点に近い時点ｔ２でスイッチ９５をオフ
し、続いてスイッチ９２をオンする。これにより、共通
ライン９０１は電源ライン９１１の電位Ｖａに固定さ
れ、共通ライン９０１に接続されているアドレス電極Ａ
は電位Ｖａにバイアスされる。Individual switch sw and switches 98 1 to 9
8 n , the switch 93 is turned off and then the switch 95 is turned on. When the switch 95 is turned on, the load capacitance C and the variable inductance circuit 94 corresponding to the number of the address electrodes A connected to the common line 901 are changed. A current due to resonance with the inductance L flows from the capacitor 96 to the common line 901, and the load capacitance C is charged at high speed. The rise time Tr at this time is approximated by Tr = π (LC) 1/2 , and is longer as the inductance L is larger. Switch 9
If 5 is left as it is, the output voltage corresponding to the potential of the common line 901 oscillates. Therefore, the switch 95 is turned off at a time t2 close to the first peak of the output voltage, and then the switch 92 is turned on. . As a result, the common line 901 is fixed at the potential Va of the power supply line 911, and the address electrode A connected to the common line 901 is fixed.
Are biased to the potential Va.
【００４１】次に、出力電圧を０に戻すために、時点ｔ
３においてスイッチ９２をオフし、続いてスイッチ９５
を再びオンする。負荷容量Ｃにより蓄積していた電荷
は、可変インダクタンス回路９４を通ってコンデンサ９
６に戻る。このときの立下がり時間Ｔｒ’もＴｒ’＝π
（ＬＣ）1/2 で近似され、インダクタンスＬが大きいほ
ど長い。出力電圧が０Ｖに近くになった時点Ｔ４でスイ
ッチ９５をオフし、続けてスイッチ９３をオンする。コ
ンデンサ９６の容量が最大負荷容量（Ｌｍａｘ）に比べ
て十分に大きければ、コンデンサ９６の電圧はＶａ／２
に保たれる。このように負荷容量Ｃの充電に費やされた
電荷は電源ライン９１１及び接地ライン９１２に放電す
ることなく、コンデンサ９６に蓄えられて再利用され
る。Next, in order to return the output voltage to 0, the time t
3, the switch 92 is turned off, and then the switch 95 is turned off.
Turn on again. The electric charge accumulated by the load capacitance C passes through the variable inductance circuit 94 and passes through the capacitor 9.
Return to 6. The fall time Tr ′ at this time is also Tr ′ = π
(LC) It is approximated by 1/2 , and it is longer as the inductance L is larger. At time T4 when the output voltage becomes close to 0 V, the switch 95 is turned off, and the switch 93 is subsequently turned on. If the capacity of the capacitor 96 is sufficiently larger than the maximum load capacity (Lmax), the voltage of the capacitor 96 becomes Va / 2
Is kept. In this way, the electric charge consumed for charging the load capacitance C is stored in the capacitor 96 and reused without discharging to the power supply line 911 and the ground line 912.
【００４２】以上の実施形態では、直列に接続されたイ
ンダクタンス素子９７1 〜９７n の全てに１個ずつスイ
ッチ９８1 〜９８n を並列接続した可変インダクタンス
回路９４を例示したが、例えばインダクタンスにオフセ
ットを設ける場合には１個以上のインダクタンス素子９
７1 〜９７n に対してスイッチを並列接続しなくてもよ
い。ｎ個のインダクタンス素子９７1 〜９７n のうちの
１個以上に対してスイッチを並列接続すれば、２通り以
上のインダクタンスの切換えが可能である。また、イン
ダクタンス素子９７1 〜９７n の個数ｎは任意である。
例えば、アドレス電極Ａと同数とし（ｎ＝Ｍ）、共通ラ
イン９０１に接続するアドレス電極Ａの数と同数のイン
ダクタンス素子が実効的に直列になるようにスイッチを
制御してもよい。各インダクタンス素子９７1 〜９７n
のインダクタンスの値も例示に限定されない。インダク
タンス素子９７1 〜９７n としては、インダクタ（固定
コイル）に限らず、可変コイルを含む種々のデバイスを
用いることができる。In the above embodiment, the variable inductance circuit 94 in which the switches 98 1 to 98 n are connected in parallel to the inductance elements 97 1 to 97 n connected in series one by one has been exemplified. Is provided, one or more inductance elements 9
It may not be connected in parallel the switch to the 7 1 to 97 n. If a switch is connected in parallel to one or more of the n inductance elements 97 1 to 97 n , two or more types of inductance can be switched. The number n of the inductance element 97 1 to 97 n is arbitrary.
For example, the number of address electrodes A may be the same (n = M), and the switches may be controlled such that the same number of inductance elements as the number of address electrodes A connected to the common line 901 are effectively in series. Each inductance element 97 1 to 97 n
Is not limited to the example. As the inductance elements 97 1 to 97 n , not only inductors (fixed coils) but also various devices including variable coils can be used.
【００４３】[0043]
【発明の効果】請求項１乃至請求項５の発明によれば、
画面内の静電容量に係わる不要の電力消費を低減するこ
とができる。According to the first to fifth aspects of the present invention,
Unnecessary power consumption related to the capacitance in the screen can be reduced.
【図１】本発明に係るプラズマ表示装置の構成図であ
る。FIG. 1 is a configuration diagram of a plasma display device according to the present invention.
【図２】駆動シーケンスの一例を示す電圧波形図であ
る。FIG. 2 is a voltage waveform diagram showing an example of a driving sequence.
【図３】アドレスドライバの構成図である。FIG. 3 is a configuration diagram of an address driver.
【図４】電力回収動作を示す波形図である。FIG. 4 is a waveform diagram showing a power recovery operation.
９１ 回収回路 ９１１ 電源ライン（駆動電源） Ａ アドレス電極（負荷） ＣA アドレス電極間容量（静電容量） １ ＰＤＰ（表示パネル） ９７1 〜９７n インダクタンス素子 ９８1 〜９８n スイッチ（スイッチング素子） ８０ 駆動ユニット（駆動装置） ９４ 可変インダクタンス回路91 Recovery circuit 911 Power supply line (drive power supply) A Address electrode (load) C A Capacitance between address electrodes (capacitance) 1 PDP (display panel) 97 1 to 97 n Inductance element 98 1 to 98 n Switch (switching element) 80 drive unit (drive device) 94 variable inductance circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｆターム(参考） 5C006 AA01 AC02 AC24 AF01 AF45 AF69 BB11 BB18 BC03 BC11 BF02 BF49 FA47 5C080 AA05 AA08 AA10 AA18 BB05 DD26 EE29 FF03 FF09 GG12 HH02 HH04 JJ02 JJ03 JJ04 JJ05 KK43 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (reference) G09G 3/36 G09G 3/36 F term (reference) 5C006 AA01 AC02 AC24 AF01 AF45 AF69 BB11 BB18 BC03 BC11 BF02 BF49 FA47 5C080 AA05 AA08 AA10 AA18 BB05 DD26 EE29 FF03 FF09 GG12 HH02 HH04 JJ02 JJ03 JJ04 JJ05 KK43
Claims (5)
駆動電源に対する負荷に付随する静電容量と前記インダ
クタンスとの共振によって当該静電容量の充電に係わる
電力の回収及び再利用をする表示パネルの駆動方法であ
って、 前記回収回路は、直列に接続されたｎ個（ｎ≧２）のイ
ンダクタンス素子と、これらインダクタンス素子のうち
のｍ個（１≦ｍ≦ｎ）に１対１の割振りで並列に接続さ
れた計ｍ個のスイッチング素子とを有し、 前記負荷の増減に応じて、前記電力の回収効率を一定化
するように、前記回収回路のインダクタンスを前記スイ
ッチング素子のオンオフ制御によって変更することを特
徴とする表示パネルの駆動方法。1. A recovery circuit having an inductance,
A method of driving a display panel that recovers and reuses power related to charging of a capacitance by resonance between a capacitance associated with a load on a driving power supply and the inductance, wherein the recovery circuit is connected in series. (N ≧ 2) of the selected inductance elements and a total of m switching elements connected in parallel to the m (1 ≦ m ≦ n) of these inductance elements in a one-to-one allocation. A method of driving a display panel, comprising: changing the inductance of the recovery circuit by on / off control of the switching element so as to stabilize the power recovery efficiency in accordance with the increase or decrease of the load.
ダクタンスを増大させ、前記静電容量が減少したときに
は前記インダクタンスを減少させる請求項１記載の表示
パネルの駆動方法。2. The display panel driving method according to claim 1, wherein the inductance is increased when the capacitance increases, and the inductance is decreased when the capacitance decreases.
駆動電源に対する負荷に付随する静電容量と前記インダ
クタンスとの共振によって当該静電容量の充電に係わる
電力を回収する、表示パネルの駆動装置であって、 前記回収回路は、直列に接続されたｎ個（ｎ≧２）のイ
ンダクタンス素子と、これらインダクタンス素子のうち
のｍ個（１≦ｍ≦ｎ）に１対１の割振りで並列に接続さ
れた計ｍ個のスイッチング素子とを有し、 前記静電容量が増大したときには前記インダクタンスを
増大させ、前記静電容量が減少したときには前記インダ
クタンスを減少させるように、前記スイッチング素子の
オンオフ制御を行うことを特徴とする表示パネルの駆動
装置。3. A recovering circuit having an inductance,
A driving device for a display panel, which recovers electric power related to charging of the capacitance by resonance between the capacitance and a capacitance associated with a load on a driving power supply, wherein the recovery circuit includes n series-connected devices. (N ≧ 2) inductance elements, and a total of m switching elements connected in parallel to m of these inductance elements (1 ≦ m ≦ n) on a one-to-one basis, A drive device for a display panel, wherein on / off control of the switching element is performed so as to increase the inductance when the capacitance increases and to decrease the inductance when the capacitance decreases.
クタンス素子と、これらインダクタンス素子のうちのｍ
個（１≦ｍ≦ｎ）に１対１の割振りで並列に接続された
計ｍ個のスイッチング素子とを有したことを特徴とする
表示パネルにおける電力回収のための可変インダクタン
ス回路。4. An n number (n ≧ 2) of inductance elements connected in series, and m of these inductance elements
A variable inductance circuit for recovering power in a display panel, comprising: a total of m switching elements connected in parallel to each other (1 ≦ m ≦ n) in a one-to-one allocation.
数個のそれぞれに１個ずつスイッチング素子が並列に接
続され、 前記スイッチング素子が接続された複数のインダクタン
ス素子のそれぞれのインダクタンスは互いに異なり、且
つこれらインダクタンスの最小値と他との相対比は２の
倍数である請求項４記載の表示パネルにおける電力回収
のための可変インダクタンス回路。5. A switching element is connected in parallel to each of a plurality of the n inductance elements, wherein the inductances of the plurality of inductance elements to which the switching elements are connected are different from each other, and The variable inductance circuit for recovering power in a display panel according to claim 4, wherein the relative ratio between the minimum value of these inductances and the others is a multiple of two.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35851698A JP2000181405A (en) | 1998-12-17 | 1998-12-17 | Driving method of display panel and display device |
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|---|---|
| JP2000181405A true JP2000181405A (en) | 2000-06-30 |
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1998
- 1998-12-17 JP JP35851698A patent/JP2000181405A/en active Pending
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