JP2000174572A - 電圧増幅器 - Google Patents
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- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
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- H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
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- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal
- H03M1/442—Sequential comparisons in series-connected stages with change in value of analogue signal using switched capacitors
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Abstract
(57)【要約】
【課題】 ＳＦＤＲやＴＨＤを大幅に改善するアナログ
−デジタル変換器に対する直線化技術を提供する。 【解決手段】 電圧増幅器は信号入力、基準入力、出
力、複数クロック入力、高電圧利得演算増幅器及び複数
の切替えコンデンサを有する。切替えコンデンサは偶数
クロック相で演算増幅器の反転入力又は基準入力と信号
入力との間に接続される。奇数クロック相で切替えコン
デンサの少くとも１つは演算増幅器の反転入力と演算増
幅器の出力との間に接続され、残りのコンデンサは演算
増幅器の反転入力と基準入力との間に接続される。さら
に電圧増幅器は各切替えコンデンサの信号入力、基準入
力又は出力への接続を決定する制御手段と、電圧増幅器
にクロックを与えて、電圧増幅器の電圧利得がいくつか
のクロックサイクルで平均化され正確に有理数となるよ
うに制御手段を制御する擬似二進乱数発生器とを有す
る。
−デジタル変換器に対する直線化技術を提供する。 【解決手段】 電圧増幅器は信号入力、基準入力、出
力、複数クロック入力、高電圧利得演算増幅器及び複数
の切替えコンデンサを有する。切替えコンデンサは偶数
クロック相で演算増幅器の反転入力又は基準入力と信号
入力との間に接続される。奇数クロック相で切替えコン
デンサの少くとも１つは演算増幅器の反転入力と演算増
幅器の出力との間に接続され、残りのコンデンサは演算
増幅器の反転入力と基準入力との間に接続される。さら
に電圧増幅器は各切替えコンデンサの信号入力、基準入
力又は出力への接続を決定する制御手段と、電圧増幅器
にクロックを与えて、電圧増幅器の電圧利得がいくつか
のクロックサイクルで平均化され正確に有理数となるよ
うに制御手段を制御する擬似二進乱数発生器とを有す
る。
Description
【０００１】
【発明の属する技術分野】本発明はアナログ−デジタル
変換器（ＡＤＣ）に対する直線化技術に関する。
変換器（ＡＤＣ）に対する直線化技術に関する。
【０００２】
【従来の技術】正確に２M（Mは整数）に等しい利得を有
する増幅器を実現する可能性は限られているため、算術
的（algorithmic）かつパイプライン型（pipelined）の
アナログ−デジタル変換器の実現可能な直線性は制限さ
れる。そのような正確な利得を有する増幅器は典型的に
は、切り替えコンデンサ型増幅器（switched capacitor
amplifier）として実現される。２に等しい利得を有す
る切り替えコンデンサ型増幅器（Ｘ２増幅器）を図５に
示す。その回路は２つの相（図１と図２）で動作する。
第１の相（サンプリング相）では、図１に示すようにス
イッチΦ1が閉じ、入力信号はコンデンサ（フィードバ
ックコンデンサ）ＣFと、コンデンサ（サンプリングコ
ンデンサ）ＣSに接続される。その相の終わりでは、そ
れらのコンデンサは接続が遮断され、各コンデンサに入
力電圧が蓄積される。第２の相（増幅相）においては、
図２に示すようにスイッチΦ2が閉じられる。もし、無
限大の演算増幅オープン利得を仮定すると、コンデンサ
ＣSに蓄積された全ての電荷はコンデンサＣFに転送さ
れ、式（１）に示す伝達関数が得られる。 利得＝（ＣS＋ＣF）／ＣF （１）
する増幅器を実現する可能性は限られているため、算術
的（algorithmic）かつパイプライン型（pipelined）の
アナログ−デジタル変換器の実現可能な直線性は制限さ
れる。そのような正確な利得を有する増幅器は典型的に
は、切り替えコンデンサ型増幅器（switched capacitor
amplifier）として実現される。２に等しい利得を有す
る切り替えコンデンサ型増幅器（Ｘ２増幅器）を図５に
示す。その回路は２つの相（図１と図２）で動作する。
第１の相（サンプリング相）では、図１に示すようにス
イッチΦ1が閉じ、入力信号はコンデンサ（フィードバ
ックコンデンサ）ＣFと、コンデンサ（サンプリングコ
ンデンサ）ＣSに接続される。その相の終わりでは、そ
れらのコンデンサは接続が遮断され、各コンデンサに入
力電圧が蓄積される。第２の相（増幅相）においては、
図２に示すようにスイッチΦ2が閉じられる。もし、無
限大の演算増幅オープン利得を仮定すると、コンデンサ
ＣSに蓄積された全ての電荷はコンデンサＣFに転送さ
れ、式（１）に示す伝達関数が得られる。 利得＝（ＣS＋ＣF）／ＣF （１）
【０００３】ＣSとＣFが正確に等しければ、利得は正確
に２に等しくなる。利得の精度は、現在の技術で得るこ
とができる容量整合性によって制限される。１つのクロ
ックサイクルでは、サンプリング相は増幅相の前に実行
される。それゆえ、高速のＡＤ変換器における通常動作
に対して、Ｘ２増幅器はサンプリング相と保持相との間
で切り替わる。
に２に等しくなる。利得の精度は、現在の技術で得るこ
とができる容量整合性によって制限される。１つのクロ
ックサイクルでは、サンプリング相は増幅相の前に実行
される。それゆえ、高速のＡＤ変換器における通常動作
に対して、Ｘ２増幅器はサンプリング相と保持相との間
で切り替わる。
【０００４】Ｘ２増幅器の性能を拡張するための種々の
原理が提案されてきた。サンプリングとフィードバック
の双方について同じコンデンサを使用することによって
解決する不整合の問題が知られている。これは、入力を
２度サンプリングし、追加コンデンサから後方及び前方
へ電荷を転送することにより実現される。この解決のた
めに、時間を安定させる４つの演算増幅（オペアンプ）
が必要となり、それゆえ得られる変換率は少なくとも２
倍ずつ低減される。
原理が提案されてきた。サンプリングとフィードバック
の双方について同じコンデンサを使用することによって
解決する不整合の問題が知られている。これは、入力を
２度サンプリングし、追加コンデンサから後方及び前方
へ電荷を転送することにより実現される。この解決のた
めに、時間を安定させる４つの演算増幅（オペアンプ）
が必要となり、それゆえ得られる変換率は少なくとも２
倍ずつ低減される。
【０００５】図６では、コンデンサＣSとＣFの双方がフ
ィードバックコンデンサとして使用できるように接続さ
れた回路を除き、図５と同じ構成が示されている。も
し、コンデンサＣSの容量とコンデンサＣFの容量がある
パーセンテージだけ異なれば、フィードバックコンデン
サとしていずれのコンデンサが選択されたかに依存して
利得が２より高くなるか又は低くなる。（式（１）参
照）。
ィードバックコンデンサとして使用できるように接続さ
れた回路を除き、図５と同じ構成が示されている。も
し、コンデンサＣSの容量とコンデンサＣFの容量がある
パーセンテージだけ異なれば、フィードバックコンデン
サとしていずれのコンデンサが選択されたかに依存して
利得が２より高くなるか又は低くなる。（式（１）参
照）。
【０００６】
【発明が解決しようとする課題】従来より、フィードバ
ックコンデンサとしてコンデンサＣSとＣFのいずれを使
用するかを決定するために入力信号Ｖinの値を用いるこ
とが知られている。その構成が、いくつかの増幅器を有
するいわゆるパイプライン型のＡＤ変換器（ＡＤＣ）に
おいて使用された場合、それらの利得は入力電圧に依存
し、これによりシステムにおいて高調波ひずみが発生す
る。それゆえ、この解決法では、全スケールの入力信号
に対してＳＦＤＲ（Spurious Free Dynamic Range : ス
プリアス無しダイナミックレンジ）、ＴＨＤ（全高調波
ひずみ）パラメータにより測定されるＡＤ変換器のひず
みを改善できない。ＡＤ変換器のＤＮＬ（Differential
Nonlinearity : 差分非直線性）は改善される。
ックコンデンサとしてコンデンサＣSとＣFのいずれを使
用するかを決定するために入力信号Ｖinの値を用いるこ
とが知られている。その構成が、いくつかの増幅器を有
するいわゆるパイプライン型のＡＤ変換器（ＡＤＣ）に
おいて使用された場合、それらの利得は入力電圧に依存
し、これによりシステムにおいて高調波ひずみが発生す
る。それゆえ、この解決法では、全スケールの入力信号
に対してＳＦＤＲ（Spurious Free Dynamic Range : ス
プリアス無しダイナミックレンジ）、ＴＨＤ（全高調波
ひずみ）パラメータにより測定されるＡＤ変換器のひず
みを改善できない。ＡＤ変換器のＤＮＬ（Differential
Nonlinearity : 差分非直線性）は改善される。
【０００７】
【課題を解決するための手段】上記課題に対する実質的
な改善は、特許請求の範囲の特徴により定義される本発
明に係る直線化技術により実現される。
な改善は、特許請求の範囲の特徴により定義される本発
明に係る直線化技術により実現される。
【０００８】本発明の目的は、ＳＦＤＲやＴＨＤを大幅
に改善するアナログ−デジタル変換器（ＡＤＣ）に対す
る直線化技術を提供することにある。
に改善するアナログ−デジタル変換器（ＡＤＣ）に対す
る直線化技術を提供することにある。
【０００９】本発明に係る電圧増幅器は、少なくとも１
つの信号入力、少なくとも１つの基準入力、出力及び複
数のクロック入力を有する切り替えコンデンサ型電圧増
幅器である。その電圧増幅器は、反転入力と非反転入力
と出力を有する高電圧利得（例えば１００ｄｂ）演算増
幅器、及び、複数の切り替えられるコンデンサを有す
る。上記の複数の切り替えられるコンデンサは、偶数ク
ロック相においては、演算増幅器の反転入力又は切り替
えコンデンサの基準入力と、切り替えコンデンサ型増幅
器の信号入力との間に接続される。一方、奇数クロック
相においては、切り替えコンデンサの少なくとも１つが
演算増幅器の反転入力と演算増幅器の出力との間に接続
され、残りの切り替えコンデンサは演算増幅器の反転入
力と基準入力との間に接続される。
つの信号入力、少なくとも１つの基準入力、出力及び複
数のクロック入力を有する切り替えコンデンサ型電圧増
幅器である。その電圧増幅器は、反転入力と非反転入力
と出力を有する高電圧利得（例えば１００ｄｂ）演算増
幅器、及び、複数の切り替えられるコンデンサを有す
る。上記の複数の切り替えられるコンデンサは、偶数ク
ロック相においては、演算増幅器の反転入力又は切り替
えコンデンサの基準入力と、切り替えコンデンサ型増幅
器の信号入力との間に接続される。一方、奇数クロック
相においては、切り替えコンデンサの少なくとも１つが
演算増幅器の反転入力と演算増幅器の出力との間に接続
され、残りの切り替えコンデンサは演算増幅器の反転入
力と基準入力との間に接続される。
【００１０】切り替えコンデンサ型電圧増幅器はさらに
制御手段と擬似二進乱数発生器とを有する。制御手段
は、各切り替えコンデンサを、切り替えコンデンサ型増
幅器の信号入力、基準入力または出力に接続するか否か
を決定する。擬似二進乱数発生器は同じクロックでクロ
ックが与えられ、また、切り替えコンデンサ型増幅器に
クロックを与える。それにより、切り替えコンデンサ型
増幅器の電圧利得がいくつかのクロックサイクルで平均
化され、正確に有理数となるように、制御手段が制御さ
れる。
制御手段と擬似二進乱数発生器とを有する。制御手段
は、各切り替えコンデンサを、切り替えコンデンサ型増
幅器の信号入力、基準入力または出力に接続するか否か
を決定する。擬似二進乱数発生器は同じクロックでクロ
ックが与えられ、また、切り替えコンデンサ型増幅器に
クロックを与える。それにより、切り替えコンデンサ型
増幅器の電圧利得がいくつかのクロックサイクルで平均
化され、正確に有理数となるように、制御手段が制御さ
れる。
【００１１】上記の増幅器においては、上記基準入力は
グランドであってもよい。また、上記増幅器は、差動的
または平衡的な方法で実現されてもよい。上記の増幅器
において、上記擬似二進乱数発生器はスペクトル波形の
出力信号を有してもよい。
グランドであってもよい。また、上記増幅器は、差動的
または平衡的な方法で実現されてもよい。上記の増幅器
において、上記擬似二進乱数発生器はスペクトル波形の
出力信号を有してもよい。
【００１２】本発明に係るパイプライン型のアナログ−
デジタル変換器（pipelined analogto digital convert
er）は、上記の増幅器を段間の利得増幅器として使用
し、いくつかのＡＤ変換に対して平均化された正確な電
圧利得を実現する。
デジタル変換器（pipelined analogto digital convert
er）は、上記の増幅器を段間の利得増幅器として使用
し、いくつかのＡＤ変換に対して平均化された正確な電
圧利得を実現する。
【００１３】本発明に係る算術的（algorithmic）また
は再循環的（recycling）なアナログ−デジタル変換器
は上記の増幅器を剰余増幅器（residue amplifier）と
して使用する。
は再循環的（recycling）なアナログ−デジタル変換器
は上記の増幅器を剰余増幅器（residue amplifier）と
して使用する。
【００１４】
【発明の実施の形態】本発明に係るＡＤ変換器の直線化
技術は、図１、図３及び図６において概略を示したＸ２
増幅器において使用できる。図３における「Ａ」は、デ
ジタル信号Ｄ Sが０のときはＣFに対応し、もし、デジタ
ル信号ＤSが１であればＣsに対応する。これに対し、図
３における「Ｂ」は、デジタル信号ＤSが０のときはＣs
に対応し、もし、デジタル信号ＤSが１であればＣFに対
応する。適当な制御手段は、擬似二進乱数発生器（PRN
G: pseudo random binary number generator）により生
成されるデジタル信号Ｄsの状態を使用して、Ｃsまたは
ＣFのいずれをフィードバックコンデンサとして使用す
るか否かを決定し、それにより、ＣS及びＣFの選択が各
クロックサイクル毎に決定される。通常動作において、
回路はサンプリング相と増幅相との間で切り替わる。各
増幅相の前に、ＰＲＮＧは、ＣsまたはＣFのいずれをフ
ィードバックコンデンサとして使用するかを決定する値
であるＰSに対するランダム値（０または１）を選択す
る。図６は、ＤS入力信号により決定されるフィードバ
ックコンデンサを選択する制御手段を備えた実現可能な
回路を示す。ＰＲＮＧの出力信号は入力信号Ｖinと相関
を示さないものでなければならず、対称的でなければな
らない。ここで、対称的というのは、ある数のクロック
サイクルの間、ＣSとＣFがフィードバックコンデンサと
して使用される回数が等しくなければならないというこ
とを意味する。ＰＲＮＧの出力は、「ホワイト（"whit
e"：完全にランダム）」であってもよいし、または、そ
の用途に依存する所定のスペクトル特性を有しても良
い。もし、ＣFとＣSがあるパーセンテージだけ異なって
いれば、利得は同じ数のクロックサイクル（式（１）参
照）に対して２よりも高くなったり、低くなったりす
る。それゆえ、直線化技術は大幅に平均利得誤差を削減
する。ＰＲＮＧの出力が入力信号と相関がないため、容
量の不整合による起こる整然とした利得誤差は除去さ
れ、また、入力信号に依存しない周波数特性を持つノイ
ズにより置換される。
技術は、図１、図３及び図６において概略を示したＸ２
増幅器において使用できる。図３における「Ａ」は、デ
ジタル信号Ｄ Sが０のときはＣFに対応し、もし、デジタ
ル信号ＤSが１であればＣsに対応する。これに対し、図
３における「Ｂ」は、デジタル信号ＤSが０のときはＣs
に対応し、もし、デジタル信号ＤSが１であればＣFに対
応する。適当な制御手段は、擬似二進乱数発生器（PRN
G: pseudo random binary number generator）により生
成されるデジタル信号Ｄsの状態を使用して、Ｃsまたは
ＣFのいずれをフィードバックコンデンサとして使用す
るか否かを決定し、それにより、ＣS及びＣFの選択が各
クロックサイクル毎に決定される。通常動作において、
回路はサンプリング相と増幅相との間で切り替わる。各
増幅相の前に、ＰＲＮＧは、ＣsまたはＣFのいずれをフ
ィードバックコンデンサとして使用するかを決定する値
であるＰSに対するランダム値（０または１）を選択す
る。図６は、ＤS入力信号により決定されるフィードバ
ックコンデンサを選択する制御手段を備えた実現可能な
回路を示す。ＰＲＮＧの出力信号は入力信号Ｖinと相関
を示さないものでなければならず、対称的でなければな
らない。ここで、対称的というのは、ある数のクロック
サイクルの間、ＣSとＣFがフィードバックコンデンサと
して使用される回数が等しくなければならないというこ
とを意味する。ＰＲＮＧの出力は、「ホワイト（"whit
e"：完全にランダム）」であってもよいし、または、そ
の用途に依存する所定のスペクトル特性を有しても良
い。もし、ＣFとＣSがあるパーセンテージだけ異なって
いれば、利得は同じ数のクロックサイクル（式（１）参
照）に対して２よりも高くなったり、低くなったりす
る。それゆえ、直線化技術は大幅に平均利得誤差を削減
する。ＰＲＮＧの出力が入力信号と相関がないため、容
量の不整合による起こる整然とした利得誤差は除去さ
れ、また、入力信号に依存しない周波数特性を持つノイ
ズにより置換される。
【００１５】本発明は、構成要素の整合性の限界（comp
onent matching limitation）によってひずみ性能が制
限されるシステムにおいて使用される。そのようなシス
テムの例として、アナログからデジタルへの変換器及び
デジタルからアナログへの変換器がある。そのような回
路の動作は以下の原理に基いている。集合（set）それ
ぞれにおける構成要素（component）の値の合計が他の
集合における値の合計の積（または、等しい値）になる
構成要素の集合のいくつかが、所定の伝達関数を実現す
るために使用される。伝達関数の精度は成分の値の整合
により制限される。そのようなシステムの例は従来技術
に見られる。
onent matching limitation）によってひずみ性能が制
限されるシステムにおいて使用される。そのようなシス
テムの例として、アナログからデジタルへの変換器及び
デジタルからアナログへの変換器がある。そのような回
路の動作は以下の原理に基いている。集合（set）それ
ぞれにおける構成要素（component）の値の合計が他の
集合における値の合計の積（または、等しい値）になる
構成要素の集合のいくつかが、所定の伝達関数を実現す
るために使用される。伝達関数の精度は成分の値の整合
により制限される。そのようなシステムの例は従来技術
に見られる。
【００１６】本発明はこの直線化技術に基いており、以
下に示すような方法でそのようなシステムの性能を改善
することにより、直線性の問題についての実践的な解決
方法を提供する。整合性がとられた集合における構成要
素は、時間の関数として、入力信号とシステムクロック
の状態に関連しないような方法で集合間で交換される
（例えば、ランダムな構成要素の交換）。構成要素の交
換は、各集合における構成要素の値の合計の平均が互い
に正確に等しくなるようになされなければならない。そ
のとき、直線化技術は、信号に依存する誤差を消滅さ
せ、それらの誤差を入力信号と相間関係のないノイズに
置き換える。
下に示すような方法でそのようなシステムの性能を改善
することにより、直線性の問題についての実践的な解決
方法を提供する。整合性がとられた集合における構成要
素は、時間の関数として、入力信号とシステムクロック
の状態に関連しないような方法で集合間で交換される
（例えば、ランダムな構成要素の交換）。構成要素の交
換は、各集合における構成要素の値の合計の平均が互い
に正確に等しくなるようになされなければならない。そ
のとき、直線化技術は、信号に依存する誤差を消滅さ
せ、それらの誤差を入力信号と相間関係のないノイズに
置き換える。
【００１７】本方法を拡張して、ＣSをＮ個の等しいサ
イズのコンデンサに分割し、また、ＣFをＮ個の等しい
サイズのコンデンサに分割し、２Ｎ個のコンデンサのコ
ンデンサ配列を形成するようにすることもできる（図４
及び図３）。サンプリング相において、入力信号は全て
の２Ｎ個の並列なコンデンサ上でサンプリングされる。
増幅相において、デジタル信号ＤSにより選択されたＮ
個のコンデンサは、演算増幅器のフィードバック経路に
おいて接続される。 図３におけるＣFとＣSの組み合わせ ＤS信号 Ａ Ｂ ----------------------------------------- ０ ＣF1＋ＣF2 ＣS1＋ＣS2 １ Ｃs1＋Ｃs2 ＣF1＋ＣF2 ２ ＣF1＋ＣS1 ＣF2＋ＣS2 ３ ＣF2＋ＣS2 ＣF1＋ＣS1 ４ ＣF1＋ＣS2 ＣF2＋ＣS1 ５ ＣF2＋ＣS1 ＣF1＋ＣS2
イズのコンデンサに分割し、また、ＣFをＮ個の等しい
サイズのコンデンサに分割し、２Ｎ個のコンデンサのコ
ンデンサ配列を形成するようにすることもできる（図４
及び図３）。サンプリング相において、入力信号は全て
の２Ｎ個の並列なコンデンサ上でサンプリングされる。
増幅相において、デジタル信号ＤSにより選択されたＮ
個のコンデンサは、演算増幅器のフィードバック経路に
おいて接続される。 図３におけるＣFとＣSの組み合わせ ＤS信号 Ａ Ｂ ----------------------------------------- ０ ＣF1＋ＣF2 ＣS1＋ＣS2 １ Ｃs1＋Ｃs2 ＣF1＋ＣF2 ２ ＣF1＋ＣS1 ＣF2＋ＣS2 ３ ＣF2＋ＣS2 ＣF1＋ＣS1 ４ ＣF1＋ＣS2 ＣF2＋ＣS1 ５ ＣF2＋ＣS1 ＣF1＋ＣS2
【００１８】図１における周知の回路に基いたパイプラ
イン型のＡＤ変換器の多くのＡ／Ｄ変換について平均化
した直線性は、直線化技術により改善することができ
る。パイプライン型ＡＤ変換器における容量の不整合
は、その利得誤差により変換器の直線性誤差を増加させ
る。これにより高調波歪を生ずる。それゆえ、直線化技
術はその誤差を無秩序化し、デジタル信号ＤSが無秩序
で入力信号と相間関係がなければ、高調波成分のエネル
ギーをサンプリングされた周波数スペクトル全体に分散
させる。このように、高調波誤差は除去され、ホワイト
ノイズに依存しない信号に変換される。これは、ＳＮＲ
の僅かな低減という犠牲はあるが、ＳＦＤＲやＴＨＤを
大幅に改善する。
イン型のＡＤ変換器の多くのＡ／Ｄ変換について平均化
した直線性は、直線化技術により改善することができ
る。パイプライン型ＡＤ変換器における容量の不整合
は、その利得誤差により変換器の直線性誤差を増加させ
る。これにより高調波歪を生ずる。それゆえ、直線化技
術はその誤差を無秩序化し、デジタル信号ＤSが無秩序
で入力信号と相間関係がなければ、高調波成分のエネル
ギーをサンプリングされた周波数スペクトル全体に分散
させる。このように、高調波誤差は除去され、ホワイト
ノイズに依存しない信号に変換される。これは、ＳＮＲ
の僅かな低減という犠牲はあるが、ＳＦＤＲやＴＨＤを
大幅に改善する。
【００１９】なお、本直線化技術は、その機能が任意の
電気的素子の整合性に基いた他の回路技術トポロジーに
対してもまた適用することができる。
電気的素子の整合性に基いた他の回路技術トポロジーに
対してもまた適用することができる。
【図１】 容量ＣF＝ＣSであり、利得が２の増幅器（ga
in-of-2 amplifier）のサンプリング相（sampling phas
e）における概略を示した図。また、この図はＣF＝ＣS
であり利得が２の増幅器とサンプリング相における直線
化技術をも示す。
in-of-2 amplifier）のサンプリング相（sampling phas
e）における概略を示した図。また、この図はＣF＝ＣS
であり利得が２の増幅器とサンプリング相における直線
化技術をも示す。
【図２】 図１に対応する図であり、増幅相（amplific
ation phase）における図。
ation phase）における図。
【図３】 図１に対応する図であり、増幅相における
図。
図。
【図４】 ＣF＝ＣSであり利得が２の増幅器において、
ＣFとＣSがサンプリング相においてＮ＝２のまとまった
コンデンサに分割されている場合を示した図。
ＣFとＣSがサンプリング相においてＮ＝２のまとまった
コンデンサに分割されている場合を示した図。
【図５】 利得が２の増幅器のコンデンサ切り替え型で
の実現を示した図。
の実現を示した図。
【図６】 信号ＤSにより選択されるフィードバックコ
ンデンサを有する利得が２の増幅器を示した図。
ンデンサを有する利得が２の増幅器を示した図。
Claims (6)
- 【請求項１】 少なくとも１つの信号入力、少なくとも
１つの基準入力、出力、複数のクロック入力、反転入力
と非反転入力と出力を有する高電圧利得（例えば１００
ｄｂ）演算増幅器及び複数の切り替えコンデンサを有す
る、切り替えコンデンサ型電圧増幅器であって、 上記の複数の切り替えコンデンサは、偶数クロック相に
おいては、上記演算増幅器の反転入力又は上記切り替え
コンデンサの基準入力と、上記切り替えコンデンサ型増
幅器の信号入力との間に接続され、一方、奇数クロック
相においては、上記の切り替えコンデンサの少なくとも
１つが上記の演算増幅器の反転入力と上記の演算増幅器
の出力との間に接続され、残りの切り替えコンデンサは
上記の演算増幅器の反転入力と上記の基準入力との間に
接続され、上記の切り替えコンデンサ型電圧増幅器は、 切り替えコンデンサのそれぞれを、上記の切り替えコン
デンサ型増幅器の信号入力、基準入力または出力に接続
するか否かを決定する制御手段と、 同じクロックでクロックが与えられ、切り替えコンデン
サ型増幅器にクロックを与え、それによって、切り替え
コンデンサ型増幅器の電圧利得がいくつかのクロックサ
イクルで平均化され、正確に有理数となるように上記制
御手段が制御される擬似二進乱数発生器とを有すること
を特徴とする電圧増幅器。 - 【請求項２】 請求項１記載の増幅器において、上記基
準入力はグランドであることを特徴とする電圧増幅器。 - 【請求項３】 請求項１記載の増幅器において、上記増
幅器は、差動的または平衡的な方法で実現されることを
特徴とする電圧増幅器。 - 【請求項４】 請求項１記載の増幅器において、上記擬
似二進乱数発生器はスペクトル波形の出力信号を有する
ことを特徴とする電圧増幅器。 - 【請求項５】 請求項１ないし請求項４のいずれか１つ
に記載の増幅器を段間の利得増幅器として使用し、いく
つかのＡＤ変換に対して平均化された正確な電圧利得を
実現することを特徴とするパイプライン型のアナログ−
デジタル変換器。 - 【請求項６】 請求項１ないし請求項４のいずれか１つ
に記載の増幅器を、剰余増幅器として使用することを特
徴とする算術的または再循環的なアナログ−デジタル変
換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NO19984867A NO310848B1 (no) | 1998-10-16 | 1998-10-16 | Lineariseringsteknikk for ADC/DAC ved pseudo tilfeldig svitsjede kondensatorer |
| NO19984867 | 1998-10-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174572A true JP2000174572A (ja) | 2000-06-23 |
Family
ID=19902527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11294120A Pending JP2000174572A (ja) | 1998-10-16 | 1999-10-15 | 電圧増幅器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6166595A (ja) |
| JP (1) | JP2000174572A (ja) |
| NO (1) | NO310848B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100399970B1 (ko) * | 2001-12-18 | 2003-09-29 | 주식회사 하이닉스반도체 | 램프신호 생성장치 |
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| JP2010226356A (ja) * | 2009-03-23 | 2010-10-07 | Asahi Kasei Electronics Co Ltd | Ａ／ｄ変換器およびその制御方法 |
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-
1998
- 1998-10-16 NO NO19984867A patent/NO310848B1/no not_active IP Right Cessation
-
1999
- 1999-10-08 US US09/415,874 patent/US6166595A/en not_active Expired - Lifetime
- 1999-10-15 JP JP11294120A patent/JP2000174572A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| NO984867L (no) | 2000-04-17 |
| US6166595A (en) | 2000-12-26 |
| NO310848B1 (no) | 2001-09-03 |
| NO984867D0 (no) | 1998-10-16 |
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