JP2000165237A - Programmable divider - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＰＬＬ回路に用い
て好適なプログラマブルディバイダに関する。The present invention relates to a programmable divider suitable for use in a PLL circuit.
【０００２】[0002]
【従来の技術】一般に、ＰＬＬ回路は、図５のように構
成されており、その動作は、位相比較回路１において、
基準信号発生回路２からの基準信号の位相とプログラマ
ブルディバイダ３の出力位相とが基準信号の周波数毎に
比較され、その位相差分に応じてチャージポンプ回路４
から誤差信号が発生する。誤差信号はループフィルタ５
で直流電圧に平滑されることによりＶＣＯ（電圧制御発
振回路）６の制御電圧となり、この制御電圧に応じてＶ
ＣＯ６の発振周波数が変化する。ＰＬＬ回路において
は、プログラマブルディバイダ３の出力位相が基準信号
の位相に一致するように、ＶＣＯ６が制御されるので、
安定したＶＣＯ６の出力周波数を得ることが可能とな
る。2. Description of the Related Art Generally, a PLL circuit is configured as shown in FIG.
The phase of the reference signal from the reference signal generation circuit 2 and the output phase of the programmable divider 3 are compared for each frequency of the reference signal, and the charge pump circuit 4
Generates an error signal. The error signal is a loop filter 5
Is smoothed to a DC voltage, and becomes a control voltage of a VCO (voltage controlled oscillation circuit) 6.
The oscillation frequency of CO6 changes. In the PLL circuit, the VCO 6 is controlled so that the output phase of the programmable divider 3 matches the phase of the reference signal.
A stable output frequency of the VCO 6 can be obtained.
【０００３】また、プログラマブルディバイダ３の分周
数を変更すると、プログラマブルディバイダ３の出力位
相が基準信号の位相に徐々に近づくように、ＶＣＯ６の
変更が繰り返し動作する。最終的には上記の２つの位相
は一致し、ＰＬＬ回路がロックし、ＶＣＯ６の発振周波
数は分周データに応じたものとなる。つまり、ＰＬＬ回
路の出力周波数の変更はプログラマブルディバイダ３の
変更によって実現される。When the frequency division number of the programmable divider 3 is changed, the VCO 6 is repeatedly changed so that the output phase of the programmable divider 3 gradually approaches the phase of the reference signal. Eventually, the two phases match, the PLL circuit is locked, and the oscillation frequency of the VCO 6 is in accordance with the frequency-divided data. That is, the change of the output frequency of the PLL circuit is realized by the change of the programmable divider 3.
【０００４】図４は図５のＰＬＬ回路に用いられる従来
のプログラマブルディバイダを示している。図４におい
て、ディバイダ４０は複数ビットの分周回路が多段接続
して成り、ＶＣＯ６の出力信号を分周する。検出回路４
１は、ディバイダ４０の状態が所定の状態になったこと
を検出する。信号発生回路４２は、ＶＣＯ６の出力信号
に同期して、検出回路４１の出力状態を取り込み、その
状態を分周出力として次段の回路に出力する。出力回路
４３は、信号発生回路４２の出力信号または強制プリセ
ット信号ＰＲＥＳの一方に応じて、プログラマブルディ
バイダとしての出力とディバイダ１０のプリセット信号
とを出力する。FIG. 4 shows a conventional programmable divider used in the PLL circuit of FIG. In FIG. 4, the divider 40 is formed by connecting a plurality of frequency dividing circuits in multiple stages, and divides the output signal of the VCO 6. Detection circuit 4
1 detects that the state of the divider 40 has reached a predetermined state. The signal generation circuit 42 captures the output state of the detection circuit 41 in synchronization with the output signal of the VCO 6, and outputs the state as a frequency divided output to the next circuit. The output circuit 43 outputs an output as a programmable divider and a preset signal of the divider 10 according to one of the output signal of the signal generation circuit 42 and the forced preset signal PRES.
【０００５】図４の従来回路では、通常動作中、ディバ
イダ４０がカウント動作し、ディバイダ４０の状態が所
定の状態になると出力回路４３から出力信号が発生し、
それが分周出力として出力されると共に、出力回路４３
の出力によってディバイダ４０がプリセットされ、ディ
バイダ４０は分周プリセット信号Ｊ１〜Ｊ１６で定まる
状態からカウント動作を始める。上記のような動作を繰
り返すことにより、出力回路４３から分周出力を得る。
尚、プログラマブルディバイダの分周は分周プリセット
信号によって定まる。In the conventional circuit shown in FIG. 4, during normal operation, the divider 40 performs a count operation, and when the state of the divider 40 reaches a predetermined state, an output signal is generated from the output circuit 43.
It is output as a divided output, and the output circuit 43
, The divider 40 is preset, and the divider 40 starts the counting operation from the state determined by the frequency-divided preset signals J1 to J16. By repeating the above operation, a frequency-divided output is obtained from the output circuit 43.
The frequency division of the programmable divider is determined by a frequency division preset signal.
【０００６】[0006]
【発明が解決しようとする課題】ここで、任意の幅で
「Ｈ」レベルとなる強制プリセット信号ＰＲＥＳが入力
されると、ディバイダ４０はプリセットされ、強制プリ
セット信号ＰＲＥＳの終了後にディバイダ４０はカウン
ト動作を再開する。Here, when a forced preset signal PRES having an "H" level at an arbitrary width is input, the divider 40 is preset, and after the forced preset signal PRES ends, the divider 40 performs a count operation. Resume.
【０００７】この強制プリセット信号ＰＲＥＳが入力さ
れると、これがあたかも分周出力として次段の回路に転
送される。一方、ディバイダ４０の状態が所定の状態に
なると、出力回路４３はディバイダ４０をプリセットす
るための信号を出力する。この信号の幅は入力信号つま
りＶＣＯ６の出力信号の周期と同一であり、入力信号の
周波数によって信号幅は変化する。このように、強制プ
リセット信号ＰＲＥＳはＶＣＯ６の出力である入力信号
と信号幅が異なるため、強制プリセットをかけた最初の
１周期は正確な分周出力にならないという問題があっ
た。When the forced preset signal PRES is input, it is transferred as a frequency-divided output to the next circuit. On the other hand, when the state of the divider 40 becomes a predetermined state, the output circuit 43 outputs a signal for presetting the divider 40. The width of this signal is the same as the period of the input signal, that is, the cycle of the output signal of the VCO 6, and the signal width changes depending on the frequency of the input signal. As described above, since the forced preset signal PRES has a signal width different from that of the input signal output from the VCO 6, there is a problem that the first cycle after the forced preset is not accurately divided and output.
【０００８】[0008]
【課題を解決するための手段】本発明は、分周出力によ
ってプリセットされるディバイダを含むプログラマブル
ディバイダにおいて、前記ディバイダの所定の状態また
は強制プリセット信号に基づいて、前記ディバイダをプ
リセットするためのプリセット信号を発生するプリセッ
ト信号発生回路と、該プリセット信号発生回路の出力信
号に応じて分周出力を発生し、前記強制プリセット信号
に応じて出力レベルを保持する分周出力発生回路とを備
えることを特徴とする。According to the present invention, there is provided a programmable divider including a divider preset by a divided output, wherein a preset signal for presetting the divider based on a predetermined state of the divider or a forced preset signal is provided. And a frequency-divided output generating circuit that generates a frequency-divided output in accordance with an output signal of the preset signal generating circuit and holds an output level in accordance with the forced preset signal. And
【０００９】また、前記ディバイダは、プリセット可能
な複数ビットから成るとともに、入力信号を分周し、さ
らに、前記ディバイダの状態が所定の状態になったこと
を検出する検出回路とを備えることを特徴とする。プリ
セット信号発生回路は、前記強制プリセット信号によっ
て、ディバイダの状態を所定の分周数にプリセットした
状態で、ディバイダの分周動作を停止させる信号と、前
記プリセット信号によって、前記検出回路の出力に基づ
きディバイダの状態を所定の分周数にプリセットする信
号とを出力することを特徴とする。[0009] The divider may include a plurality of presettable bits, may divide an input signal, and may further include a detection circuit for detecting that the state of the divider has reached a predetermined state. And The preset signal generating circuit is configured to stop the frequency dividing operation of the divider in a state where the state of the divider is preset to a predetermined frequency division number by the forcible preset signal, and the preset signal is based on an output of the detection circuit. A signal for presetting the state of the divider to a predetermined frequency division number is output.
【００１０】特に、前記プリセット信号発生回路１２
は、前記入力信号をクロックとして検出回路の出力を取
り込むとともに、前記強制プリセット信号によってプリ
セットされる第１ラッチ回路と、第１ラッチ回路出力及
び強制プリセット信号を入力とし、プリセット信号を出
力する論理ゲートとから成ることを特徴とする。In particular, the preset signal generating circuit 12
A first latch circuit which receives an output of a detection circuit using the input signal as a clock, and which is preset by the forced preset signal; and a logic gate which receives the first latch circuit output and the forced preset signal as inputs and outputs a preset signal. And characterized in that:
【００１１】分周出力回路は、前記強制プリセット信号
によって、出力が停止しすると共に、強制プリセット信
号からプリセット信号に変化した場合プリセット信号発
生回路の出力信号に応じて出力を発生することを特徴と
する。The frequency dividing output circuit is characterized in that the output is stopped by the compulsory preset signal and, when the compulsory preset signal changes to a preset signal, an output is generated in accordance with the output signal of the preset signal generating circuit. I do.
【００１２】さらに、分周出力発生回路は、強制プリセ
ット信号に応じて第１ラッチ回路の出力を導通または非
導通させる第１論理ゲートと、入力信号をクロックとし
て第１論理ゲートの出力を取り込むとともに、強制プリ
セット信号によってプリセットされる第２ラッチ回路
と、第１論理ゲートの出力及び第２ラッチ回路の出力を
入力とする第２論理ゲートとから成ることを特徴とす
る。Further, the frequency-divided output generation circuit captures the output of the first logic gate while using the input signal as a clock, and a first logic gate for turning on or off the output of the first latch circuit in response to the forced preset signal. , A second latch circuit preset by a forced preset signal, and a second logic gate to which the output of the first logic gate and the output of the second latch circuit are input.
【００１３】本発明に依れば、強制プリセット信号を受
けると、分周出力発生回路の状態を保持し、分周出力を
保持すると共に、ディバイダのプリセットを実行する。According to the present invention, when the forced preset signal is received, the state of the divided output generation circuit is held, the divided output is held, and the divider is preset.
【００１４】[0014]
【発明の実施の形態】図１は本発明の実施の形態を示す
図であり、ディバイダ１０は複数ビットの分周回路が多
段接続して成り、図５のＶＣＯ６の出力信号を分周する
とともにプリセット可能である。検出回路１１は、ディ
バイダ１０の状態が所定の状態になったことを検出す
る。プリセット信号発生回路１２は、検出回路１１の出
力信号または強制プリセット信号ＰＲＥＳに応じて、デ
ィバイダ１０をプリセットするプリセット信号を出力す
る。分周出力発生回路１３は、プリセット信号発生回路
１２の出力信号に応じて分周出力を次段の回路（例え
ば、図５の位相比較回路１）に出力する。FIG. 1 is a diagram showing an embodiment of the present invention. A divider 10 is formed by connecting multiple stages of frequency dividing circuits of a plurality of bits to divide an output signal of a VCO 6 of FIG. Preset is possible. The detection circuit 11 detects that the state of the divider 10 has reached a predetermined state. The preset signal generation circuit 12 outputs a preset signal for presetting the divider 10 according to the output signal of the detection circuit 11 or the forced preset signal PRES. The divided output generation circuit 13 outputs a divided output to a next-stage circuit (for example, the phase comparison circuit 1 in FIG. 5) according to the output signal of the preset signal generation circuit 12.
【００１５】本発明の特徴は、プリセット信号発生回路
１２及び分周出力発生回路１３を設けた点にある。プリ
セット信号発生回路１２は、ＶＣＯ６の出力信号ＩＮの
反転信号＊ＩＮをクロックとして、検出回路１１の出力
状態を取り込むラッチ回路１２ａと、ラッチ回路１２ａ
の出力Ｑ１及び強制プリセット信号ＰＲＥＳを入力と
し、プリセット信号を出力するオアゲート１２ｂとから
成る。分周出力発生回路１３は、強制プリセット信号Ｐ
ＲＥＳの反転信号＊ＰＲＥＳに応じてラッチ回路１２ａ
の出力＊Ｑ１を導通または非導通させるアンドゲート１
３ａと、信号＊ＩＮをクロックとしてアンドゲート１３
ａの出力を取り込むラッチ回路１３ｂと、アンドゲート
１３ａの出力及びラッチ回路１３ｂの出力＊Ｑ２を入力
とするアンドゲート１３ｃとから成る。また、ラッチ回
路１２ａ及び１３ｂは、信号＊ＰＲＥＳによってリセッ
トされるものとする。A feature of the present invention resides in that a preset signal generation circuit 12 and a frequency division output generation circuit 13 are provided. The preset signal generation circuit 12 includes a latch circuit 12a that captures the output state of the detection circuit 11 using the inverted signal * IN of the output signal IN of the VCO 6 as a clock, and a latch circuit 12a.
And an OR gate 12b which receives the output Q1 and the forced preset signal PRES as inputs and outputs a preset signal. The frequency division output generation circuit 13 outputs the forced preset signal P
Latch circuit 12a in response to RES inverted signal * PRES
AND gate 1 for conducting or non-conducting the output * Q1
3a and AND gate 13 using signal * IN as a clock
The latch circuit 13b takes in the output of the latch circuit 13a, and the AND gate 13c receives the output of the AND gate 13a and the output * Q2 of the latch circuit 13b as inputs. It is assumed that the latch circuits 12a and 13b are reset by the signal * PRES.
【００１６】まず、図１の通常動作について図２のタイ
ミングチャートを参照して説明する。ディバイダ１０は
ＶＣＯ６からの図２アの如き入力ＩＮによってカウント
動作し、ディバイダ１０の出力状態は順次変化してい
く。検出回路１１においてディバイダ１０の出力状態が
所定状態になると、検出回路１１の検出出力ＤＯが図２
ウのように「Ｈ」レベルに立ち上がる。検出出力ＤＯ
は、入力ＩＮの反転信号＊ＩＮの立ち上がりに応じて、
ラッチ回路１２ａに取り込まれる。すると、ラッチ回路
１２ａの出力Ｑ１及び＊Ｑ１は図２エ及びオのようにそ
れぞれ「Ｈ」及び「Ｌ」レベルとなる。First, the normal operation of FIG. 1 will be described with reference to the timing chart of FIG. The divider 10 performs a counting operation in response to an input IN from the VCO 6 as shown in FIG. 2A, and the output state of the divider 10 changes sequentially. When the output state of the divider 10 reaches a predetermined state in the detection circuit 11, the detection output DO of the detection circuit 11
It rises to the "H" level like C. Detection output DO
Corresponds to the rising edge of the inverted signal * IN of the input IN,
The data is taken into the latch circuit 12a. Then, the outputs Q1 and * Q1 of the latch circuit 12a become "H" and "L" levels, respectively, as shown in FIGS.
【００１７】出力Ｑ１の立ち上がりによって、オアゲー
ト１２ｂの出力は「Ｈ」レベルになり、ディバイダ１０
はプリセットされる。ディバイダ１０のプリセットによ
り、その出力状態が所定の状態から変化し、検出回路１
２の出力ＤＯは図２ウのように「Ｌ」レベルになる。す
ると、次の入力反転信号＊ＩＮによって出力ＤＯがラッ
チ回路１２ａに取り込まれ、図２エ及びオのように出力
Ｑ１及び＊Ｑ１はそれぞれ「Ｌ」及び「Ｈ」になる。When the output Q1 rises, the output of the OR gate 12b becomes "H" level, and the
Is preset. The output state of the divider 10 changes from a predetermined state by presetting, and the detection circuit 1
2 becomes "L" level as shown in FIG. Then, the output DO is taken into the latch circuit 12a by the next input inversion signal * IN, and the outputs Q1 and * Q1 become "L" and "H" as shown in FIGS.
【００１８】一方、反転出力＊Ｑ１の「Ｌ」レベルへの
立ち下がりによって、アンドゲート１３ａの出力も
「Ｌ」レベルに立ち下がる。但し、強制プリセット信号
ＰＲＥＳは印加されていないとして、強制プリセット反
転信号＊ＰＲＥＳは「Ｈ」レベルである。アンドゲート
１３ａの出力は反転入力＊ＩＮの立ち上がりに応じてラ
ッチ回路１３ｂに取り込まれ、その結果ラッチ回路１３
ｂの反転出力＊Ｑ２は図２クのように「Ｈ」レベルに立
ち上がる。その後、ラッチ回路１２ａの反転出力＊Ｑ１
の立ち下がりがラッチ回路１３ｂに取り込まれ、ラッチ
回路１３ｂの反転出力＊Ｑ２も図２クのように立ち下が
る。On the other hand, when the inverted output * Q1 falls to the "L" level, the output of the AND gate 13a also falls to the "L" level. However, assuming that the forced preset signal PRES is not applied, the forced preset inversion signal * PRES is at the “H” level. The output of the AND gate 13a is taken into the latch circuit 13b in response to the rise of the inverted input * IN.
The inverted output * Q2 of b rises to "H" level as shown in FIG. Thereafter, the inverted output * Q1 of the latch circuit 12a
Is taken into the latch circuit 13b, and the inverted output * Q2 of the latch circuit 13b also falls as shown in FIG.
【００１９】そして、アンドゲート１３ａの出力及び反
転出力＊Ｑ２はアンドゲート１３ｃに入力され、図２ケ
のようにアンドゲート１３ｃから分周出力が発生する。The output of the AND gate 13a and the inverted output * Q2 are input to the AND gate 13c, and a frequency-divided output is generated from the AND gate 13c as shown in FIG.
【００２０】次に、強制プリセット信号ＰＲＥＳが入力
された場合の図１の動作について図３のタイミングチャ
ートを用いて説明する。強制プリセット信号ＰＲＥＳが
図３ウのように所定幅の信号で印加されるとすると、イ
ンバータ１４によって強制プリセット信号ＰＲＥＳは図
３エのように反転される。強制プリセット信号ＰＲＥＳ
はオアゲート１２ｂを介してディバイダ１０に印加さ
れ、ディバイダ１０はプリセットされる。また、強制プ
リセット反転信号＊ＰＲＥＳは、アンドゲート１３ａに
入力される。Next, the operation of FIG. 1 when the forced preset signal PRES is input will be described with reference to the timing chart of FIG. Assuming that the forced preset signal PRES is applied as a signal having a predetermined width as shown in FIG. 3C, the inverter 14 inverts the forced preset signal PRES as shown in FIG. Forced preset signal PRES
Is applied to the divider 10 via the OR gate 12b, and the divider 10 is preset. Further, the forced preset inversion signal * PRES is input to the AND gate 13a.
【００２１】ここで、強制プリセット反転信号＊ＰＲＥ
Ｓによって、ラッチ回路１２ａ及び１３ｂはリセット状
態になる。リセット状態の間は、ラッチ回路１２ａ及び
１３ｂの反転出力はともに「Ｈ」レベルとなる。ディバ
イダ１０はプリセットされ、その出力状態が所定の状態
にならないので、強制プリセット信号ＰＲＥＳの前後で
はラッチ回路１２ａの反転出力＊Ｑ１は図２オのように
継続して「Ｈ」レベルを保つことになる。Here, the forced preset inversion signal * PRE
By S, the latch circuits 12a and 13b are reset. During the reset state, the inverted outputs of the latch circuits 12a and 13b are both at "H" level. Since the divider 10 is preset and its output state does not become a predetermined state, the inverted output * Q1 of the latch circuit 12a continuously maintains the "H" level before and after the forced preset signal PRES as shown in FIG. Become.
【００２２】この反転出力＊Ｑ１はアンドゲート１３ａ
に入力され、強制プリセット反転信号＊ＰＲＥＳによっ
てアンドゲート１３ａの出力は図３カのように強制プリ
セット信号ＰＲＥＳが「Ｈ」レベルの期間だけ「Ｌ」レ
ベルになる。アンドゲート１３ａの出力はラッチ回路１
２ａの入力端子及びアンドゲート１３ｃに印加される。
アンドゲート１３ａの「Ｌ」レベルの出力中、反転入力
＊ＩＮが立ち上がるが、その時点でラッチ回路１３ｂは
強制プリセット反転信号＊ＰＲＥＳによってリセット状
態になっているので、上記のアンドゲート１３ａの出力
はラッチ回路１３ｂに取り込まれない。よって、強制プ
リセット信号ＰＲＥＳが「Ｈ」レベルの期間中はラッチ
回路１３ｂの反転出力＊Ｑ２は図３キのように「Ｈ」レ
ベルを保つことになる。そして、アンドゲート１３ａの
出力が「Ｌ」レベルであるため、アンドゲート１３ｃか
らは強制プリセット信号ＰＲＥＳが入力されても「Ｌ」
レベルの出力が持続して出力される。The inverted output * Q1 is supplied to the AND gate 13a.
, And the output of the AND gate 13a becomes "L" level only while the forced preset signal PRES is at "H" level as shown in FIG. 3 by the forced preset inversion signal * PRES. The output of the AND gate 13a is the latch circuit 1
It is applied to the input terminal 2a and the AND gate 13c.
While the inverting input * IN rises during the "L" level output of the AND gate 13a, the latch circuit 13b is in a reset state by the forced preset inverting signal * PRES at that time. It is not taken into the latch circuit 13b. Therefore, while the forced preset signal PRES is at the "H" level, the inverted output * Q2 of the latch circuit 13b maintains the "H" level as shown in FIG. Since the output of the AND gate 13a is at "L" level, even if the forced preset signal PRES is input from the AND gate 13c, the output is "L".
Level output is continuously output.
【００２３】[0023]
【発明の効果】本発明によれば、通常動作中の分周出力
は出力させることができ、強制プリセット時には、分周
出力の発生を禁止して、プリセットだけを実行すること
ができるので、入力に同期しない分周出力の発生を防止
することができる。According to the present invention, the divided output during the normal operation can be output, and at the time of the forced preset, the generation of the divided output can be inhibited and only the preset can be executed. The occurrence of a frequency-divided output that is not synchronized with the above can be prevented.
【図１】本発明の実施の形態を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】通常動作時の図１の動作を説明するタイミング
チャートである。FIG. 2 is a timing chart illustrating the operation of FIG. 1 during a normal operation.
【図３】強制プリセット時の図１の動作を説明するタイ
ミングチャートである。FIG. 3 is a timing chart illustrating the operation of FIG. 1 at the time of a forced preset.
【図４】従来のプログラムディバイダを示すブロック図
である。FIG. 4 is a block diagram showing a conventional program divider.
【図５】ＰＬＬ回路を示すブロック図である。FIG. 5 is a block diagram showing a PLL circuit.
１０ ディバイダ １１ 検出回路 １２ プリセット信号発生回路 １３ 分周出力発生回路 DESCRIPTION OF SYMBOLS 10 Divider 11 Detection circuit 12 Preset signal generation circuit 13 Divided output generation circuit
Claims (6)
バイダを含むプログラマブルディバイダにおいて、 前記ディバイダの所定の状態または強制プリセット信号
に基づいて、前記ディバイダをプリセットするためのプ
リセット信号を発生するプリセット信号発生回路と、 該プリセット信号発生回路の出力信号に応じて分周出力
を発生し、前記強制プリセット信号に応じて出力レベル
を保持する分周出力発生回路とを備えることを特徴とす
るプログラマブルディバイダ。1. A programmable divider including a divider preset by a frequency-divided output, comprising: a preset signal generating circuit for generating a preset signal for presetting the divider based on a predetermined state of the divider or a forced preset signal. A divided output generation circuit for generating a divided output according to an output signal of the preset signal generation circuit and maintaining an output level according to the forced preset signal.
数ビットから成るとともに、入力信号を分周し、さら
に、 前記ディバイダの状態が所定の状態になったことを検出
する検出回路とを備えることを特徴とする請求項１記載
のプログラマブルディバイダ。2. The method according to claim 1, wherein the divider includes a plurality of presettable bits, divides an input signal, and further includes a detection circuit that detects that the state of the divider has reached a predetermined state. The programmable divider according to claim 1, wherein
所定の分周数にプリセットした状態で、ディバイダの分
周動作を停止させる信号と、 前記プリセット信号によって、前記検出回路の出力に基
づきディバイダの状態を所定の分周数にプリセットする
信号とを出力することを特徴とする請求項２記載のプロ
グラマブルディバイダ。3. A preset signal generating circuit comprising: a signal for stopping a divider dividing operation in a state where a state of a divider is preset to a predetermined dividing number by the forced preset signal; 3. The programmable divider according to claim 2, wherein a signal for presetting a state of the divider to a predetermined frequency division number based on an output of the circuit is output.
記入力信号をクロックとして検出回路の出力を取り込む
とともに、前記強制プリセット信号によってプリセット
される第１ラッチ回路と、第１ラッチ回路の出力及び強
制プリセット信号を入力とし、プリセット信号を出力す
る論理ゲートとから成ることを特徴とする請求項２記載
のプログラマブルディバイダ。4. The preset signal generating circuit 12 receives an output of a detection circuit using the input signal as a clock, and outputs a first latch circuit preset by the forced preset signal, an output of the first latch circuit and a forced preset. 3. The programmable divider according to claim 2, further comprising a logic gate which receives a signal and outputs a preset signal.
号によって、出力が停止しすると共に、強制プリセット
信号からプリセット信号に変化した場合プリセット信号
発生回路の出力信号に応じて出力を発生することを特徴
とする請求項３記載のプログラマブルディバイダ。5. The frequency division output circuit stops output by the forced preset signal, and generates an output according to the output signal of the preset signal generation circuit when the preset signal changes from the forced preset signal to the preset signal. The programmable divider according to claim 3, wherein:
号に応じて第１ラッチ回路の出力を導通または非導通さ
せる第１論理ゲートと、入力信号をクロックとして第１
論理ゲートの出力を取り込むとともに、強制プリセット
信号によってプリセットされる第２ラッチ回路と、第１
論理ゲートの出力及び第２ラッチ回路の出力を入力とす
る第２論理ゲートとから成ることを特徴とする請求項３
記載のプログラマブルディバイダ。6. A frequency-divided output generation circuit, comprising: a first logic gate for conducting or non-conducting an output of a first latch circuit in response to a forced preset signal;
A second latch circuit which receives the output of the logic gate and is preset by a forced preset signal;
4. The logic circuit according to claim 3, further comprising a second logic gate to which an output of the logic gate and an output of the second latch circuit are input.
The programmable divider as described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337847A JP2000165237A (en) | 1998-11-27 | 1998-11-27 | Programmable divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337847A JP2000165237A (en) | 1998-11-27 | 1998-11-27 | Programmable divider |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|---|
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-
1998
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020036203A (en) * | 2018-08-30 | 2020-03-05 | ラピスセミコンダクタ株式会社 | Phase synchronization circuit |
| JP7103894B2 (en) | 2018-08-30 | 2022-07-20 | ラピスセミコンダクタ株式会社 | Phase-locked loop |
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