JP2000165046A - Multilayer built-up wiring board - Google Patents
Multilayer built-up wiring boardInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、多層ビルドアッ
プ配線板に関し、とくに、層間樹脂絶縁層と導体層とが
交互に積層され、各導体層間がバイアホールにて接続さ
れたビルドアップ配線層が、コア基板の両面に形成され
てなる多層ビルドアップ配線板に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer build-up wiring board, and more particularly, to a build-up wiring layer in which interlayer resin insulation layers and conductor layers are alternately laminated, and each conductor layer is connected by a via hole. The present invention relates to a multilayer build-up wiring board formed on both sides of a core substrate.
【０００２】[0002]
【従来の技術】図１３（Ａ）に示すようにＩＣチップ２
９０を載置するためのパッケージ基板を構成する多層ビ
ルドアップ配線板２１０は、スルーホール２３６を形成
したコア基板２３０に、層間樹脂絶縁層２５０、３５０
と導体層２５８、３５８とを交互にビルドアップし、上
面にＩＣチップ２９０への接続用バンプ２７６Ｕを配設
し、下面側にマザーボードに接続するためのバンプ２７
６Ｄを配設することにより形成されている。そして、上
下の導体層間の接続は、バイアホール２６０、３６０を
形成することにより行い、コア基板２３０のＩＣチップ
２９０側のバイアホール２６０とマザーボード側のバイ
アホール２６０とは、スルーホール２３６を介して接続
が取られている。2. Description of the Related Art As shown in FIG.
The multilayer build-up wiring board 210 constituting a package substrate for mounting the substrate 90 is provided with the interlayer resin insulating layers 250 and 350 on the core substrate 230 in which the through holes 236 are formed.
And the conductor layers 258 and 358 are alternately built up, a bump 276U for connecting to the IC chip 290 is provided on the upper surface, and a bump 27 for connecting to the motherboard is provided on the lower surface.
It is formed by disposing 6D. The connection between the upper and lower conductor layers is performed by forming via holes 260 and 360, and the via hole 260 on the IC chip 290 side of the core substrate 230 and the via hole 260 on the motherboard side are connected via through holes 236. Connection has been established.
【０００３】ここで、スルーホール２３６とバイアホー
ル２６０との接続は、スルーホールの平面図を示す図１
３（Ｂ）のように、スルーホール２３６のランド２３６
ａの上層へのバイアホール接続用の内層パッド２３６ｂ
を付加し、該内層パッド２３６ｂにバイアホール２６０
を接続させていた。また、バイアホール２６０とバイア
ホール３６０との接続は、バイアホール２６０の平面図
を示す図１３（Ｃ）のように、バイアホール２６０に導
体回路２５８を介してパッド２７５を接続し、該パッド
２７５にバイアホール３６０を接続していた。Here, the connection between the through hole 236 and the via hole 260 is shown in FIG.
The land 236 of the through hole 236 as shown in FIG.
Inner layer pad 236b for via hole connection to upper layer of a
Is added to the inner layer pad 236b.
Was connected. The via hole 260 is connected to the via hole 360 by connecting a pad 275 to the via hole 260 via a conductor circuit 258 as shown in FIG. 13C showing a plan view of the via hole 260. Was connected to via hole 360.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来技
術の構成では、スルーホール２３６とバイアホール２６
０との接続を、上述したように内層パッド２３６ｂを介
して接続し、更に、バイアホール２６０とバイアホール
３６０とを導体回路２５８を介して接続しているため、
図１３（Ａ）中に示すように多層ビルドアップ配線板内
の配線長が階段状に引き回されて長くなり、信号の伝送
速度が遅くなって、ＩＣチップの高速化の要求に応える
ことが困難であった。However, in the conventional structure, the through hole 236 and the via hole 26 are not provided.
0 is connected via the inner layer pad 236b as described above, and the via hole 260 and the via hole 360 are connected via the conductor circuit 258.
As shown in FIG. 13 (A), the wiring length in the multilayer build-up wiring board is extended in a stepwise manner, and the signal transmission speed is reduced, so that it is possible to respond to the demand for high-speed IC chips. It was difficult.
【０００５】本発明は、上述した課題を解決するために
なされたものであり、その目的とするところは、内部の
配線長を短縮できる多層ビルドアップ配線板を提供する
ことにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a multilayer build-up wiring board capable of shortening an internal wiring length.
【０００６】[0006]
【課題を解決するための手段】上述した課題を解決すべ
く、請求項１は、層間樹脂絶縁層と導体層とが交互に積
層され、各導体層間がバイアホールにて接続されたビル
ドアップ配線層が、コア基板の両面に形成されてなる多
層ビルドアップ配線板において、前記コア基板に形成さ
れたスルーホールの直上に下層のバイアホールが配設さ
れ、その下層のバイアホールの直上に上層のバイアホー
ルが配設されていることを技術的特徴とする。According to a first aspect of the present invention, there is provided a build-up wiring in which interlayer resin insulating layers and conductive layers are alternately laminated, and each conductive layer is connected by a via hole. In a multilayer build-up wiring board in which layers are formed on both surfaces of a core substrate, a lower via hole is disposed immediately above a through hole formed in the core substrate, and an upper layer is formed immediately above the lower via hole. A technical feature is that a via hole is provided.
【０００７】また、請求項２は、層間樹脂絶縁層と導体
層とが交互に積層され、各導体層間がバイアホールにて
接続されたビルドアップ配線層が、コア基板の両面に形
成されてなる多層ビルドアップ配線板において、前記コ
ア基板に形成されたスルーホールには、充填剤が充填さ
れるとともに該充填剤のスルーホールからの露出面を覆
う導体層が形成されてなり、その導体層には下層のバイ
アホールが配設され、その下層のバイアホールの直上に
上層のバイアホールが配設されていることを技術的特徴
とする。According to a second aspect of the present invention, an interlayer resin insulating layer and a conductor layer are alternately laminated, and a build-up wiring layer in which each conductor layer is connected by a via hole is formed on both surfaces of the core substrate. In the multilayer build-up wiring board, a through hole formed in the core substrate is filled with a filler, and a conductive layer covering an exposed surface of the filler from the through hole is formed. Is characterized in that a lower via hole is provided, and an upper via hole is provided immediately above the lower via hole.
【０００８】また、請求項３は、層間樹脂絶縁層と導体
層とが交互に積層され、各導体層間がバイアホールにて
接続されたビルドアップ配線層が、コア基板の両面に形
成されてなる多層ビルドアップ配線板において、前記コ
ア基板に形成されたスルーホールの通孔を塞ぐように下
層のバイアホールが配設され、その下層のバイアホール
の直上に上層のバイアホールが配設されていることを技
術的特徴とする。According to a third aspect of the present invention, an interlayer resin insulating layer and a conductor layer are alternately laminated, and a build-up wiring layer in which each conductor layer is connected by a via hole is formed on both surfaces of the core substrate. In the multilayer build-up wiring board, a lower via hole is provided so as to cover a through hole formed in the core substrate, and an upper via hole is provided immediately above the lower via hole. This is a technical feature.
【０００９】更に、請求項４では、請求項１〜３におい
て、スルーホールの直上にバンプが形成されていること
を技術的特徴とする。[0009] Further, a fourth aspect of the present invention is characterized in that, in the first to third aspects, a bump is formed immediately above the through hole.
【００１０】請求項１の多層ビルドアップ配線板は、ス
ルーホールの直上に下層のバイアホールを配設し、該下
層のバイアホールの直上に上層のバイアホールを配設す
るため、スルーホールと下層バイアホールと上層バイア
ホールとが直線状になって配線長が短縮し、信号の伝送
速度を高めることが可能となる。In the multilayer build-up wiring board according to the present invention, a lower via hole is disposed immediately above a through hole, and an upper via hole is disposed immediately above the lower via hole. The via hole and the upper via hole are linear, and the wiring length is shortened, so that the signal transmission speed can be increased.
【００１１】請求項２の多層ビルドアップ配線板では、
コア基板に設けたスルーホールに充填剤が充填され、さ
らに、この充填剤のスルーホールからの露出面を覆う導
体層が形成され、この導体層にバイアホールを接続させ
ることで、ビルドアップ配線層とスルーホールの接続を
行う構造とした点に特徴がある。即ち、スルーホール直
上の領域を内層パッドとして機能せしめることで、スル
ーホールの直上に下層のバイアホールを配設できるよう
している。そして、該下層のバイアホールの直上に上層
のバイアホールを配設するため、スルーホールと下層バ
イアホールと上層バイアホールとが直線状になり、配線
長が短縮し、信号の伝送速度を高めることが可能とな
る。[0011] In the multilayer build-up wiring board of claim 2,
A filler is filled in the through-hole provided in the core substrate, and a conductor layer is further formed to cover an exposed surface of the filler from the through-hole. By connecting a via hole to the conductor layer, a build-up wiring layer is formed. It is characterized in that it has a structure that connects the through hole and the through hole. That is, by making the region immediately above the through hole function as an inner layer pad, a lower via hole can be provided directly above the through hole. Further, since the upper via hole is disposed directly above the lower via hole, the through hole, the lower via hole, and the upper via hole become linear, the wiring length is shortened, and the signal transmission speed is increased. Becomes possible.
【００１２】請求項３の多層ビルドアップ配線板では、
コア基板に形成されたスルーホールの通孔を塞ぐように
下層のバイアホールを配設することで、スルーホールの
ランドとバイアホールとの接続を取る。そして、該下層
のバイアホールの直上に上層のバイアホールを配設する
ため、スルーホールと下層バイアホールと上層バイアホ
ールとが直線状になり、配線長が短縮し、信号の伝送速
度を高めることが可能となる。In the multilayer build-up wiring board of claim 3,
By disposing a lower via hole so as to close the through hole formed in the core substrate, the land of the through hole is connected to the via hole. Further, since the upper via hole is disposed directly above the lower via hole, the through hole, the lower via hole, and the upper via hole become linear, the wiring length is shortened, and the signal transmission speed is increased. Becomes possible.
【００１３】請求項４では、スルーホールの直上に下層
のバイアホールを配設し、該下層のバイアホールの直上
に上層のバイアホールを配設し、スルーホールの直上に
バンプを配置するため、スルーホール−下層バイアホー
ル−上層バイアホール−バンプが直線状になって配線長
が短縮し、信号の伝送速度を高めることが可能となる。According to a fourth aspect of the present invention, a lower via hole is disposed immediately above the through hole, an upper via hole is disposed immediately above the lower via hole, and a bump is disposed immediately above the through hole. Through-holes, lower via holes, upper via holes, and bumps are linear, the wiring length is reduced, and the signal transmission speed can be increased.
【００１４】本発明では、上記層間樹脂絶縁層として無
電解めっき用接着剤を用いることが望ましい。この無電
解めっき用接着剤は、硬化処理された酸あるいは酸化剤
に可溶性の耐熱性樹脂粒子が、酸あるいは酸化剤に難溶
性の未硬化の耐熱性樹脂中に分散されてなるものが最適
である。酸、酸化剤で処理することにより、耐熱性樹脂
粒子が溶解除去されて、表面に蛸つぼ状のアンカーから
なる粗化面を形成できる。In the present invention, it is desirable to use an adhesive for electroless plating as the interlayer resin insulating layer. The most suitable adhesive for electroless plating is one in which heat-resistant resin particles soluble in a cured acid or oxidizing agent are dispersed in an uncured heat-resistant resin hardly soluble in an acid or oxidizing agent. is there. By treating with an acid or an oxidizing agent, the heat-resistant resin particles are dissolved and removed, and a roughened surface composed of an octopus-shaped anchor can be formed on the surface.
【００１５】上記無電解めっき用接着剤において、特に
硬化処理された前記耐熱性樹脂粒子としては、平均粒
径が10μｍ以下の耐熱性樹脂粉末、平均粒径が２μｍ
以下の耐熱性樹脂粉末を凝集させた凝集粒子、平均粒
径が２〜10μｍの耐熱性粉末樹脂粉末と平均粒径が２μ
ｍ以下の耐熱性樹脂粉末との混合物、平均粒径が２〜
10μｍの耐熱性樹脂粉末の表面に平均粒径が２μｍ以下
の耐熱性樹脂粉末または無機粉末のいずれか少なくとも
１種を付着させてなる疑似粒子、平均粒径が０．１〜
０．８μｍの耐熱性粉末樹脂粉末と平均粒径が０．８μ
ｍを越え、２μｍ未満の耐熱性樹脂粉末との混合物、
平均粒径が０．１〜１．０μｍの耐熱性粉末樹脂粉末を
用いることが望ましい。これらは、より複雑なアンカー
を形成できるからである。In the above-mentioned adhesive for electroless plating, the heat-resistant resin particles which have been particularly hardened include a heat-resistant resin powder having an average particle diameter of 10 μm or less, and an average particle diameter of 2 μm.
Aggregated particles obtained by aggregating the following heat-resistant resin powder, a heat-resistant powder resin powder having an average particle size of 2 to 10 μm and an average particle size of 2 μm
m and a mixture with a heat-resistant resin powder having a mean particle size of 2 or less.
Pseudo particles obtained by adhering at least one of a heat-resistant resin powder or an inorganic powder having an average particle diameter of 2 μm or less to the surface of a 10 μm heat-resistant resin powder, and an average particle diameter of 0.1 to
0.8μm heat resistant resin powder and average particle size 0.8μ
m, and a mixture with a heat-resistant resin powder of less than 2 μm,
It is desirable to use a heat-resistant resin powder having an average particle size of 0.1 to 1.0 μm. This is because they can form more complex anchors.
【００１６】粗化面の深さは、Ｒｍａｘ＝０．０１〜２
０μｍがよい。密着性を確保するためである。特にセミ
アディティブ法では、０．１〜５μｍがよい。密着性を
確保しつつ、無電解めっき膜を除去できるからである。The depth of the roughened surface is Rmax = 0.01 to 2
0 μm is preferred. This is to ensure adhesion. Particularly, in the semi-additive method, the thickness is preferably 0.1 to 5 μm. This is because the electroless plating film can be removed while ensuring adhesion.
【００１７】前記酸あるいは酸化剤に難溶牲の耐熱性樹
脂としては、「熱硬化性樹脂および熱可塑性樹脂からな
る樹脂複合体」又は「感光性樹脂および熱可塑性樹脂か
らなる樹脂複合体」からなることが望ましい。前者につ
いては耐熱性が高く、後者についてはバイアホール用の
開口をフォトリソグラフィーにより形成できるからであ
る。The heat-resistant resin hardly soluble in an acid or an oxidizing agent is selected from a “resin composite composed of a thermosetting resin and a thermoplastic resin” or a “resin composite composed of a photosensitive resin and a thermoplastic resin”. It is desirable to become. This is because the former has high heat resistance, and the latter can form an opening for a via hole by photolithography.
【００１８】前記熱硬化性樹脂としては、エポキシ樹
脂、フェノール樹脂、ポリイミド樹脂などを使用でき
る。また、感光化する場合は、メタクリル酸やアクリル
酸などと熱硬化基をアクリル化反応させる。特にエポキ
シ樹脂のアクリレートが最適である。エポキシ樹脂とし
ては、フェノールノボラック型、クレゾールノボラック
型、などのノボラック型エポキシ樹脂、ジシクロペンタ
ジエン変成した脂環式エポキシ樹脂などを使用すること
ができる。As the thermosetting resin, epoxy resin, phenol resin, polyimide resin and the like can be used. In the case of photosensitization, methacrylic acid, acrylic acid, or the like is subjected to an acrylate reaction with a thermosetting group. Particularly, acrylate of epoxy resin is most suitable. As the epoxy resin, a novolak type epoxy resin such as a phenol novolak type and a cresol novolak type, and an alicyclic epoxy resin modified with dicyclopentadiene can be used.
【００１９】熱可塑性樹脂としては、ポリエーテルスル
フォン（ＰＥＳ）、ポリスルフォン（ＰＳＦ）、ポリフ
ェニレンスルフォン（ＰＰＳ）、ポリフェニレンサルフ
ァイド（ＰＰＥＳ）、ポリフェニルエーテル（ＰＰ
Ｅ）、ポリエーテルイミド（ＰＩ）などを使用できる。
熱硬化性樹脂（感光性樹脂）と熱可塑性樹脂の混合割合
は、熱硬化性樹脂（感光性樹脂）／熱可塑性樹脂＝９５
／５〜５０／５０がよい。耐熱性を損なうことなく、高
い靭性値を確保できるからである。As the thermoplastic resin, polyether sulfone (PES), polysulfone (PSF), polyphenylene sulfone (PPS), polyphenylene sulfide (PPES), polyphenyl ether (PP
E), polyetherimide (PI) and the like can be used.
The mixing ratio of the thermosetting resin (photosensitive resin) and the thermoplastic resin is: thermosetting resin (photosensitive resin) / thermoplastic resin = 95
/ 5 to 50/50 is preferred. This is because a high toughness value can be secured without impairing the heat resistance.
【００２０】前記耐熱性樹脂粒子の混合重量比は、耐熱
性樹脂マトリックスの固形分に対して５〜５０重量％、
望ましくは１０〜４０重量％がよい。耐熱性樹脂粒子
は、アミノ樹脂（メラミン樹脂、尿素樹脂、グアナミン
樹脂）、エポキシ樹脂などがよい。なお、接着剤は、組
成の異なる２層により構成してもよい。The mixing weight ratio of the heat-resistant resin particles is 5 to 50% by weight based on the solid content of the heat-resistant resin matrix.
Desirably, the content is 10 to 40% by weight. As the heat-resistant resin particles, amino resin (melamine resin, urea resin, guanamine resin), epoxy resin and the like are preferable. The adhesive may be composed of two layers having different compositions.
【００２１】なお、多層ビルドアップ配線板の表面に付
加するソルダーレジスト層としては、種々の樹脂を使用
でき、例えば、ビスフェノールＡ型エポキシ樹脂、ビス
フェノールＡ型エポキシ樹脂のアクリレート、ノボラッ
ク型エポキシ樹脂、ノボラック型エポキシ樹脂のアクリ
レートをアミン系硬化剤やイミダゾール硬化剤などで硬
化させた樹脂を使用できる。As the solder resist layer to be added to the surface of the multilayer build-up wiring board, various resins can be used. For example, bisphenol A epoxy resin, acrylate of bisphenol A epoxy resin, novolak epoxy resin, novolak A resin obtained by curing an acrylate of a type epoxy resin with an amine curing agent or an imidazole curing agent can be used.
【００２２】一方、このようなソルダーレジスト層は、
剛直骨格を持つ樹脂で構成されるので剥離が生じること
がある。このため、補強層を設けることでソルダーレジ
スト層の剥離を防止することもできる。On the other hand, such a solder resist layer is
Since it is composed of a resin having a rigid skeleton, peeling may occur. Therefore, the provision of the reinforcing layer can also prevent the solder resist layer from peeling off.
【００２３】ここで、上記ノボラック型エポキシ樹脂の
アクリレートとしては、フェノールノボラックやクレゾ
ールノボラックのグリシジルエーテルを、アクリル酸や
メタクリル酸などと反応させたエポキシ樹脂などを用い
ることができる。Here, as the acrylate of the novolak type epoxy resin, an epoxy resin obtained by reacting glycidyl ether of phenol novolak or cresol novolak with acrylic acid, methacrylic acid or the like can be used.
【００２４】上記イミダゾール硬化剤は、25℃で液状で
あることが望ましい。液状であれば均一混合できるから
である。このような液状イミダゾール硬化剤としては、
1-ベンジル−2-メチルイミダゾール（品名：1B2MZ ）、
1-シアノエチル−2-エチル−4-メチルイミダゾール（品
名：2E4MZ-CN）、4-メチル−2-エチルイミダゾール（品
名：2E4MZ ）を用いることができる。The above-mentioned imidazole curing agent is desirably liquid at 25 ° C. This is because a liquid can be uniformly mixed. As such a liquid imidazole curing agent,
1-benzyl-2-methylimidazole (product name: 1B2MZ),
1-cyanoethyl-2-ethyl-4-methylimidazole (product name: 2E4MZ-CN) and 4-methyl-2-ethylimidazole (product name: 2E4MZ) can be used.
【００２５】このイミダゾール硬化剤の添加量は、上記
ソルダーレジスト組成物の総固形分に対して１〜10重量
％とすることが望ましい。この理由は、添加量がこの範
囲内にあれば均一混合がしやすいからである。The amount of the imidazole curing agent is desirably 1 to 10% by weight based on the total solid content of the solder resist composition. The reason for this is that if the added amount is within this range, uniform mixing is easy.
【００２６】上記ソルダーレジストの硬化前組成物は、
溶媒としてグリコールエーテル系の溶剤を使用すること
が望ましい。このような組成物を用いたソルダーレジス
ト層は、遊離酸が発生せず、銅パッド表面を酸化させな
い。また、人体に対する有害性も少ない。The composition before curing of the solder resist is as follows:
It is desirable to use a glycol ether-based solvent as the solvent. The solder resist layer using such a composition does not generate free acid and does not oxidize the copper pad surface. It is also less harmful to the human body.
【００２７】このようなグリコールエーテル系溶媒とし
ては、下記構造式のもの、特に望ましくは、ジエチレン
グリコールジメチルエーテル（ＤＭＤＧ）およびトリエ
チレングリコールジメチルエーテル（ＤＭＴＧ）から選
ばれるいずれか少なくとも１種を用いる。これらの溶剤
は、30〜50℃程度の加温により反応開始剤であるベンゾ
フェノンやミヒラーケトンを完全に溶解させることがで
きるからである。 CH 3 Ｏ-(CH2 CH2 Ｏ) n −CH3 （ｎ＝１〜５） このグリコールエーテル系の溶媒は、ソルダーレジスト
組成物の全重量に対して１０〜７０wt％がよい。As such a glycol ether-based solvent, one having the following structural formula, particularly preferably at least one selected from diethylene glycol dimethyl ether (DMDG) and triethylene glycol dimethyl ether (DMTG) is used. This is because these solvents can completely dissolve benzophenone and Michler's ketone as reaction initiators by heating at about 30 to 50 ° C. CH 3 O— (CH 2 CH 2 O) n —CH 3 (n = 1 to 5) The amount of the glycol ether solvent is preferably 10 to 70% by weight based on the total weight of the solder resist composition.
【００２８】以上説明したようなソルダーレジスト組成
物には、その他に、各種消泡剤やレベリング剤、耐熱性
や耐塩基性の改善と可撓性付与のために熱硬化性樹脂、
解像度改善のために感光性モノマーなどを添加すること
ができる。例えば、レベリング剤としてはアクリル酸エ
ステルの重合体からなるものがよい。また、開始剤とし
ては、チバガイギー製のイルガキュアＩ９０７、光増感
剤としては日本化薬製のＤＥＴＸ−Ｓがよい。さらに、
ソルダーレジスト組成物には、色素や顔料を添加しても
よい。配線パターンを隠蔽できるからである。この色素
としてはフタロシアニングリーンを用いることが望まし
い。In addition to the solder resist composition described above, various antifoaming agents and leveling agents, thermosetting resins for improving heat resistance and base resistance and imparting flexibility,
A photosensitive monomer or the like can be added to improve the resolution. For example, as the leveling agent, one made of a polymer of an acrylate ester is preferable. The initiator is preferably Irgacure I907 manufactured by Ciba-Geigy, and the photosensitizer is DETX-S manufactured by Nippon Kayaku. further,
A dye or pigment may be added to the solder resist composition. This is because the wiring pattern can be hidden. It is desirable to use phthalocyanine green as this dye.
【００２９】添加成分としての上記熱硬化性樹脂として
は、ビスフェノール型エポキシ樹脂を用いることができ
る。このビスフェノール型エポキシ樹脂には、ビスフェ
ノールＡ型エポキシ樹脂とビスフェノールＦ型エポキシ
樹脂があり、耐塩基性を重視する場合には前者が、低粘
度化が要求される場合（塗布性を重視する場合）には後
者がよい。As the thermosetting resin as an additional component, a bisphenol type epoxy resin can be used. This bisphenol type epoxy resin includes a bisphenol A type epoxy resin and a bisphenol F type epoxy resin, and when importance is attached to base resistance, the former is required to reduce viscosity (when importance is attached to coating properties). The latter is better.
【００３０】添加成分としての上記感光性モノマーとし
ては、多価アクリル系モノマーを用いることができる。
多価アクリル系モノマーは、解像度を向上させることが
できるからである。例えば、多価アクリル系モノマーと
して、日本化薬製のＤＰＥ−６Ａ、共栄社化学製のＲ−
６０４を用いることができる。また、これらのソルダー
レジスト組成物は、２５℃で０．５〜１０Ｐａ・ｓ、よ
り望ましくは１〜１０Ｐａ・ｓがよい。ロールコータで
塗布しやすい粘度だからである。As the photosensitive monomer as an additional component, a polyvalent acrylic monomer can be used.
This is because the polyvalent acrylic monomer can improve the resolution. For example, Nippon Kayaku's DPE-6A and Kyoeisha Chemical's R-
604 can be used. Further, these solder resist compositions are preferably 0.5 to 10 Pa · s at 25 ° C., more preferably 1 to 10 Pa · s. This is because the viscosity is easy to apply with a roll coater.
【００３１】[0031]
【発明の実施の形態】以下、本発明の実施例に係る多層
ビルドアップ配線板及びその製造方法について図を参照
して説明する。先ず、本発明の第１実施例に係る多層ビ
ルドアップ配線板１０の構成について、図６及び図７を
参照して説明する。図６は、多層ビルドアップ配線板に
ＩＣチップを取り付ける前の状態を示し、図７は、該多
層ビルドアップ配線板１０にＩＣチップ９０を載置し、
ドータボード９４に取り付けた状態を示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a multilayer build-up wiring board according to an embodiment of the present invention and a method of manufacturing the same will be described with reference to the drawings. First, the configuration of the multilayer build-up wiring board 10 according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 6 shows a state before the IC chip is attached to the multilayer build-up wiring board. FIG. 7 shows that the IC chip 90 is mounted on the multilayer build-up wiring board 10.
The state in which it is attached to the daughter board 94 is shown.
【００３２】図６に示すように多層ビルドアップ配線板
１０では、コア基板３０の表面及び裏面にビルドアップ
配線層８０Ａ、８０Ｂが形成されている。該ビルトアッ
プ層８０Ａは、バイアホール６０及び導体回路５８の形
成された層間樹脂絶縁層５０と、バイアホール１６０及
び導体回路１５８の形成された層間樹脂絶縁層１５０と
からなる。また、ビルドアップ配線層８０Ｂは、バイア
ホール６０及び導体回路５８の形成された層間樹脂絶縁
層５０と、バイアホール１６０及び導体回路１５８の形
成された層間樹脂絶縁層１５０とからなる。As shown in FIG. 6, in the multilayer build-up wiring board 10, the build-up wiring layers 80A and 80B are formed on the front and back surfaces of the core substrate 30. The built-up layer 80A includes an interlayer resin insulation layer 50 having via holes 60 and conductor circuits 58 formed therein, and an interlayer resin insulation layer 150 having via holes 160 and conductor circuits 158 formed therein. The build-up wiring layer 80B includes an interlayer resin insulation layer 50 having the via hole 60 and the conductor circuit 58 formed therein, and an interlayer resin insulation layer 150 having the via hole 160 and the conductor circuit 158 formed therein.
【００３３】図７に示すように多層ビルドアップ配線板
１０の上面側には、ＩＣチップ９０のランド９２へ接続
するための半田バンプ７６Ｕが配設されている。半田バ
ンプ７６Ｕはバイアホール１６０及びバイアホール６０
を介してスルーホール３６へ接続されている。一方、下
面側には、ドーターボード９４のランド９６に接続する
ための半田バンプ７６Ｄが配設されている。該半田バン
プ７６Ｄは、バイアホール１６０及びバイアホール６０
を介してスルーホール３６へ接続されている。As shown in FIG. 7, on the upper surface side of the multilayer build-up wiring board 10, solder bumps 76U for connection to the lands 92 of the IC chip 90 are provided. The solder bump 76U is connected to the via hole 160 and the via hole 60.
Is connected to the through-hole 36 via the. On the other hand, a solder bump 76D for connection to the land 96 of the daughter board 94 is provided on the lower surface side. The solder bump 76D is connected to the via hole 160 and the via hole 60.
Is connected to the through-hole 36 via the.
【００３４】図６に示すように本実施形態では、スルー
ホール３６には充填剤２２が充填され、該充填剤２２の
スルーホール３６からの露出面を覆うように導体層２６
ａが形成されている。そして、該導体層２６ａに、上層
側のバイアホール６０が接続され、該バイアホールの長
上に上層のバイアホール１６０が形成され、該バイアホ
ール１６０、或いは、バイアホール１６０へ接続された
導体回路１５８に半田バンプ７６Ｕ、７６Ｄが形成され
ている。As shown in FIG. 6, in this embodiment, the filler 22 is filled in the through hole 36, and the conductor layer 26 is formed so as to cover the exposed surface of the filler 22 from the through hole 36.
a is formed. An upper via hole 60 is connected to the conductor layer 26a, an upper via hole 160 is formed over the length of the via hole, and the via hole 160 or a conductor circuit connected to the via hole 160 is formed. 158 are formed with solder bumps 76U and 76D.
【００３５】即ち、スルーホール３６の直上に下層のバ
イアホール６０を配設し、該下層のバイアホール６０の
直上に上層のバイアホール１６０を配設するため、スル
ーホール３６と下層バイアホール６０と上層バイアホー
ル１６０とが直線状になり、配線長が短縮し、ＩＣチッ
プ９０の信号の伝送速度を高めることが可能となる。That is, the lower via hole 60 is disposed immediately above the through hole 36, and the upper via hole 160 is disposed immediately above the lower via hole 60. The upper via hole 160 and the upper via hole 160 become linear, the wiring length is shortened, and the signal transmission speed of the IC chip 90 can be increased.
【００３６】更に、スルーホール３６内の充填剤の上側
に形成される導体層２６ａは、円形に形成され、上述し
たように該導体層２６ａへ直接バイアホール６０が接続
されている。このように接続することで、スルーホール
３６直上の領域を図１３（Ｂ）を参照して上述した内層
パッド２３６ｂとして機能せしめることによってデッド
スペースを無くし、しかも、スルーホール３６からバイ
アホール６０へ接続するための内層パッド２３６ｂを付
加しないので、スルーホール３６のランド３６ａの形状
を円形とすることができる。その結果、多層コア基板３
０中に設けられるスルーホール３６の配置密度を向上さ
せることによりスルーホールの数を増やすことができ
る。Further, the conductor layer 26a formed above the filler in the through hole 36 is formed in a circular shape, and the via hole 60 is directly connected to the conductor layer 26a as described above. By connecting in this way, the area immediately above the through hole 36 is made to function as the inner layer pad 236b described above with reference to FIG. 13B, thereby eliminating a dead space, and connecting the through hole 36 to the via hole 60. Since the inner layer pad 236b is not added, the shape of the land 36a of the through hole 36 can be made circular. As a result, the multilayer core substrate 3
The number of through-holes can be increased by increasing the arrangement density of the through-holes 36 provided in the holes 0.
【００３７】それゆえ、導体回路の基板の外周への引き
回しを表面、裏面の両方のビルドアップ層９０Ａ、９０
Ｂで行うことができる。また、上述したように多層プリ
ント配線板では、裏面の複数のバンプからの配線が統合
されながら表面側のバンプへ接続されるが、スルーホー
ルを必要な密度で形成することで、表側及び裏側に形成
されるビルドアップ配線層９０Ａ、９０Ｂで、同じペー
スで配線の統合を行える。これにより、表側及び裏側に
形成されるビルドアップ配線層９０Ａ、９０Ｂの層数を
減らすことができる。Therefore, the routing of the conductor circuit to the outer periphery of the substrate is performed by using the build-up layers 90A, 90B on both the front and rear surfaces.
B. In addition, as described above, in the multilayer printed wiring board, wiring from a plurality of bumps on the back surface is connected to the bumps on the front surface while being integrated, but by forming through holes at a required density, the front and back sides are formed. In the formed build-up wiring layers 90A and 90B, wiring can be integrated at the same pace. Thereby, the number of build-up wiring layers 90A and 90B formed on the front side and the back side can be reduced.
【００３８】以下、本発明の実施形態に係る多層多層ビ
ルドアップ配線板の製造方法について図を参照して説明
する。ここでは、第１実施形態の多層多層ビルドアップ
配線板の製造方法に用いるＡ．無電解めっき用接着剤、
Ｂ．層間樹脂絶縁剤、Ｃ．樹脂充填剤、Ｄ．ソルダーレ
ジスト組成物の組成について説明する。Hereinafter, a method for manufacturing a multilayer build-up wiring board according to an embodiment of the present invention will be described with reference to the drawings. Here, A.E. used in the method for manufacturing a multilayer build-up wiring board of the first embodiment is described. Adhesive for electroless plating,
B. Interlayer resin insulation, C.I. Resin filler, D.I. The composition of the solder resist composition will be described.
【００３９】Ａ．無電解めっき用接着剤調製用の原料組
成物（上層用接着剤） 〔樹脂組成物〕クレゾールノボラック型エポキシ樹脂
（日本化薬製、分子量2500）の25％アクリル化物を80wt
％の濃度でＤＭＤＧに溶解させた樹脂液を35重量部、感
光性モノマー（東亜合成製、アロニックスＭ315 ）3.15
重量部、消泡剤（サンノプコ製、Ｓ−65）0.5 重量部、
ＮＭＰ 3.6重量部を攪拌混合して得る。A. Raw material composition for preparation of adhesive for electroless plating (adhesive for upper layer) [Resin composition] 80 wt% of 25% acrylate of cresol novolak type epoxy resin (Nippon Kayaku, molecular weight 2500)
35% by weight of a resin solution dissolved in DMDG at a concentration of 3.15% and a photosensitive monomer (Toa Gosei Co., Aronix M315) 3.15
Parts by weight, 0.5 parts by weight of an antifoaming agent (manufactured by San Nopco, S-65)
3.6 parts by weight of NMP are obtained by stirring and mixing.
【００４０】〔樹脂組成物〕ポリエーテルスルフォン
（ＰＥＳ）12重量部、エポキシ樹脂粒子（三洋化成製、
ポリマーポール）の平均粒径 1.0μｍのものを 7.2重量
部、平均粒径 0.5μｍのものを3.09重量部、を混合した
後、さらにＮＭＰ30重量部を添加し、ビーズミルで攪拌
混合して得る。[Resin composition] 12 parts by weight of polyether sulfone (PES), epoxy resin particles (manufactured by Sanyo Chemical Co., Ltd.)
After mixing 7.2 parts by weight of a polymer pole having an average particle size of 1.0 μm and 3.09 parts by weight of an polymer pole having an average particle size of 0.5 μm, 30 parts by weight of NMP is further added, and the mixture is stirred and mixed by a bead mill.
【００４１】〔硬化剤組成物〕イミダゾール硬化剤
（四国化成製、2E4MZ-CN）２重量部、光開始剤（チバガ
イギー製、イルガキュア Ｉ−907 ）２重量部、光増感
剤（日本化薬製、DETX-S）0.2 重量部、ＮＭＰ 1.5重量
部を攪拌混合して得る。[Curing agent composition] 2 parts by weight of imidazole curing agent (2E4MZ-CN, manufactured by Shikoku Chemicals), 2 parts by weight of photoinitiator (Irgacure I-907, manufactured by Ciba Geigy), photosensitizer (manufactured by Nippon Kayaku) , DETX-S) 0.2 parts by weight and 1.5 parts by weight of NMP are obtained by stirring and mixing.
【００４２】Ｂ．層間樹脂絶縁剤調製用の原料組成物
（下層用接着剤） 〔樹脂組成物〕クレゾールノボラック型エポキシ樹脂
（日本化薬製、分子量2500）の25％アクリル化物を80wt
％の濃度でＤＭＤＧに溶解させた樹脂液を35重量部、感
光性モノマー（東亜合成製、アロニックスＭ315 ）４重
量部、消泡剤（サンノプコ製、Ｓ−65）0.5 重量部、Ｎ
ＭＰ 3.6重量部を攪拌混合して得る。B. Raw material composition for preparing interlayer resin insulation agent (adhesive for lower layer) [Resin composition] 80 wt% of 25% acrylate of cresol novolak type epoxy resin (Nippon Kayaku, molecular weight 2500)
% Of a resin solution dissolved in DMDG at a concentration of 35%, 4 parts by weight of a photosensitive monomer (Alonix M315, manufactured by Toagosei Co., Ltd.), 0.5 parts by weight of an antifoaming agent (S-65, manufactured by San Nopco), N
3.6 parts by weight of MP are obtained by stirring and mixing.
【００４３】〔樹脂組成物〕ポリエーテルスルフォン
（ＰＥＳ）12重量部、エポキシ樹脂粒子（三洋化成製、
ポリマーポール）の平均粒径 0.5μｍのものを 14.49重
量部、を混合した後、さらにＮＭＰ30重量部を添加し、
ビーズミルで攪拌混合して得る。[Resin Composition] 12 parts by weight of polyether sulfone (PES), epoxy resin particles (manufactured by Sanyo Chemical Industries, Ltd.)
After mixing 14.49 parts by weight of a polymer pole having an average particle size of 0.5 μm, 30 parts by weight of NMP were further added,
It is obtained by stirring and mixing with a bead mill.
【００４４】〔硬化剤組成物〕イミダゾール硬化剤
（四国化成製、2E4MZ-CN）２重量部、光開始剤（チバガ
イギー製、イルガキュア Ｉ−907 ）２重量部、光増感
剤（日本化薬製、DETX-S）0.2 重量部、ＮＭＰ1.5 重量
部を攪拌混合して得る。[Curing Agent Composition] 2 parts by weight of an imidazole curing agent (2E4MZ-CN, manufactured by Shikoku Chemicals), 2 parts by weight of a photoinitiator (Irgacure I-907, manufactured by Ciba Geigy), and a photosensitizer (manufactured by Nippon Kayaku) , DETX-S) by stirring and mixing 0.2 parts by weight and 1.5 parts by weight of NMP.
【００４５】Ｃ．樹脂充填剤調製用の原料組成物 〔樹脂組成物〕ビスフェノールＦ型エポキシモノマー
（油化シェル製、分子量310 、YL983U）100重量部、表
面にシランカップリング剤がコーティングされた平均粒
径 1.6μｍのSiＯ2 球状粒子（アドマテック製、CRS 11
01−CE、ここで、最大粒子の大きさは後述する内層銅パ
ターンの厚み（15μｍ）以下とする） 170重量部、レベ
リング剤（サンノプコ製、ペレノールＳ４）1.5 重量部
を攪拌混合することにより、その混合物の粘度を23±１
℃で45,000〜49,000cps に調整して得る。 〔硬化剤組成物〕イミダゾール硬化剤（四国化成製、
2E4MZ-CN）6.5 重量部。C. Raw material composition for resin filler preparation [Resin composition] 100 parts by weight of bisphenol F type epoxy monomer (manufactured by Yuka Shell, molecular weight 310, YL983U), having an average particle diameter of 1.6 μm coated with a silane coupling agent on the surface SiO 2 spherical particles (Admatech, CRS 11
01-CE, where the maximum particle size is 170 parts by weight of the inner layer copper pattern described below (15 μm or less) and 1.5 parts by weight of a leveling agent (manufactured by San Nopco, Perenol S4) by stirring and mixing. The viscosity of the mixture is 23 ± 1
Adjusted to 45,000-49,000 cps at ℃ to obtain. [Curing agent composition] Imidazole curing agent (Shikoku Chemicals,
2E4MZ-CN) 6.5 parts by weight.
【００４６】Ｄ．ソルダーレジスト組成物 ＤＭＤＧに溶解させた60重量％のクレゾールノボラック
型エポキシ樹脂（日本化薬製）のエポキシ基50％をアク
リル化した感光性付与のオリゴマー（分子量4000）を 4
6.67ｇ、メチルエチルケトンに溶解させた80重量％のビ
スフェノールＡ型エポキシ樹脂（油化シェル製、エピコ
ート1001）15.0ｇ、イミダゾール硬化剤（四国化成製、
2E4MZ-CN）1.6 ｇ、感光性モノマーである多価アクリル
モノマー（日本化薬製、Ｒ604 ）３ｇ、同じく多価アク
リルモノマー（共栄社化学製、DPE6A ） 1.5ｇ、分散系
消泡剤（サンノプコ社製、Ｓ−65）0.71ｇを混合し、さ
らにこの混合物に対して光開始剤としてのベンゾフェノ
ン（関東化学製）を２ｇ、光増感剤としてのミヒラーケ
トン（関東化学製）を 0.2ｇ加えて、粘度を25℃で2.0P
a・ｓに調整したソルダーレジスト組成物を得る。な
お、粘度測定は、Ｂ型粘度計（東京計器、 DVL-B型）で
60rpmの場合はローターNo.4、６rpm の場合はローター
No.3によった。D. Solder resist composition 60% by weight of cresol novolak type epoxy resin (manufactured by Nippon Kayaku Co., Ltd.) dissolved in DMDG was sensitized with 50% of epoxy groups of acrylated oligomer (molecular weight 4000).
6.67 g, 15.0 g of 80 wt% bisphenol A type epoxy resin (manufactured by Yuka Shell, Epicoat 1001) dissolved in methyl ethyl ketone, imidazole curing agent (manufactured by Shikoku Chemicals,
2E4MZ-CN) 1.6 g, photosensitive acrylic monomer (Nippon Kayaku, R604) 3 g, polyvalent acrylic monomer (Kyoeisha Chemical, DPE6A) 1.5 g, dispersion defoamer (Sannopco) , S-65), and 2 g of benzophenone (Kanto Chemical) as a photoinitiator and 0.2 g of Michler's ketone (Kanto Chemical) as a photosensitizer were added to the mixture. 2.0P at 25 ° C
A solder resist composition adjusted to a · s is obtained. The viscosity was measured using a B-type viscometer (Tokyo Keiki, DVL-B type).
Rotor No.4 for 60rpm, rotor for 6rpm
No.3.
【００４７】引き続き、本発明の第１実施形態に係る多
層ビルドアップ配線板の製造工程について図１乃至図７
を参照して説明する。この第１実施形態では、多層ビル
ドアップ配線板をセミアディティブ方により形成する。 （１）厚さ０．５ｍｍのガラスエポキシ樹脂またはＢＴ
（ビスマレイミドトリアジン）樹脂からなるコア基板３
０の両面に１８μｍの銅箔１２がラミネートされている
銅張積層板３０Ａを出発材料とする（図１（Ａ）参
照）。この両面にエッチングレジストを設け、硫酸−過
酸化水素水溶液でエッチング処理し、導体回路１４を有
するコア基板３０を得る（図１（Ｂ））。Next, a manufacturing process of the multilayer build-up wiring board according to the first embodiment of the present invention will be described with reference to FIGS.
This will be described with reference to FIG. In the first embodiment, a multilayer build-up wiring board is formed by a semi-additive method. (1) 0.5mm thick glass epoxy resin or BT
Core substrate 3 made of (bismaleimide triazine) resin
A copper-clad laminate 30A in which 18 μm copper foils 12 are laminated on both sides of the substrate is used as a starting material (see FIG. 1A). An etching resist is provided on both surfaces thereof, and etching treatment is performed with a sulfuric acid-hydrogen peroxide aqueous solution to obtain a core substrate 30 having the conductor circuit 14 (FIG. 1B).
【００４８】コア基板３０は、プリプレグを積層して形
成される。例えば、ガラス繊維やアラミド繊維の布ある
いは不織布に、エポキシ樹脂、ポリイミド樹脂、ビスマ
レイミドトリアジン樹脂、フッ素材脂（ポリテトラフル
オロエチレン等）等を含浸させてＢステージとしたプリ
プレグを積層して、次いで、加熱プレスして一体化する
ことにより形成される。なお、コア基板上の回路基板と
しては、例えば両面銅張積層板の両面にエッチングレジ
ストを設けてエッチングすることにより銅パターンを設
けたものを用いることができる。The core substrate 30 is formed by laminating prepregs. For example, a prepreg which is impregnated with a glass fiber or aramid fiber cloth or nonwoven fabric with an epoxy resin, a polyimide resin, a bismaleimide triazine resin, a fluororesin (polytetrafluoroethylene or the like) and the like, and B-staged, is then laminated. , Formed by heat pressing and integrating. As the circuit board on the core board, for example, a circuit board provided with a copper pattern by providing an etching resist on both sides of a double-sided copper-clad laminate and performing etching can be used.
【００４９】（２）次に、コア基板３０にピッチ間隔６
００μｍで直径３００μｍの貫通孔１６をドリルで削孔
し（図１（Ｃ）参照）、次いで、パラジウム−スズコロ
イドを付着させ、下記組成で無電解めっきを施して、基
板３０の全面に２μｍの無電解めっき膜１８を析出させ
ることで、貫通孔１６にスルーホール３６を形成する
（図１（Ｄ）参照）。 〔無電解めっき水溶液〕 ＥＤＴＡ １５０ ｇ／ｌ 硫酸銅 ２０ ｇ／ｌ ＨＣＨＯ ３０ ｍｌ／ｌ ＮａＯＨ ４０ ｇ／ｌ α、α’−ビピリジル ８０ ｍｇ／ｌ ＰＥＧ ０．１ｇ／ｌ 〔無電解めっき条件〕７０℃の液温度で３０分(2) Next, a pitch interval of 6
A through hole 16 having a diameter of 300 μm and a diameter of 300 μm is drilled with a drill (see FIG. 1C). Then, a palladium-tin colloid is adhered, and electroless plating is performed with the following composition. The through hole 36 is formed in the through hole 16 by depositing the electrolytic plating film 18 (see FIG. 1D). [Electroless plating aqueous solution] EDTA 150 g / l Copper sulfate 20 g / l HCHO 30 ml / l NaOH 40 g / l α, α'-bipyridyl 80 mg / l PEG 0.1 g / l [Electroless plating conditions] 70 30 minutes at liquid temperature of ℃
【００５０】無電解めっきとしては銅めっきがよい。な
お、基板表面が、フッ素樹脂のようにめっきのつきまわ
りが悪い樹脂である場合は、有機金属ナトリウムからな
る前処理剤（商品名：潤工社製：テトラエッチ）、プラ
ズマ処理などの表面改質を行う。As the electroless plating, copper plating is preferable. If the surface of the substrate is a resin such as a fluororesin which has poor plating coverage, a surface treatment such as a pretreatment agent made of organometallic sodium (trade name: Junko Co., Ltd .: Tetra etch) or a plasma treatment is required. Do.
【００５１】（３）前記（２）で無電解銅めっき膜１８
からなる導体（スルーホール３６を含む）を形成した基
板３０を、水洗いし、乾燥した後、ＮａＯＨ（１０ｇ／
ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６
ｇ／ｌ）を酸化浴（黒化浴）、ＮａＯＨ（１０ｇ／
ｌ）、ＮａＢＨ4 （６ｇ／ｌ）を還元浴とする酸化還元
処理に供し、そのスルーホール３６を含む導体１８の全
表面に粗化層２０を設ける（図１（Ｅ）参照）。この粗
化層には、黒化（酸化）−還元処理によるもの、有機酸
と第二銅錯体の混合水溶液をスプレー処理して形成した
もの、あるいは銅−ニッケル−リン針伏合金めっきによ
るものがある。(3) In the above (2), the electroless copper plating film 18
The substrate 30 on which the conductor (including the through hole 36) formed of is formed is washed with water and dried, and then NaOH (10 g /
l), NaClO 2 (40 g / l), Na 3 PO 4 (6
g / l) in an oxidation bath (blackening bath), NaOH (10 g / l).
1) The substrate is subjected to an oxidation-reduction treatment using NaBH 4 (6 g / l) as a reducing bath, and a roughened layer 20 is provided on the entire surface of the conductor 18 including the through hole 36 (see FIG. 1E). The roughened layer may be formed by a blackening (oxidation) -reduction treatment, a coating formed by spraying a mixed aqueous solution of an organic acid and a cupric complex, or a copper-nickel-phosphorus alloy plating. is there.
【００５２】（４）次に、平均粒径１０μｍの銅粒子を
含む充填剤２２（タツタ電線製の非導電性穴埋め銅ペー
スト、商品名：ＤＤペースト）を、スルーホール３６へ
スクリーン印刷によって充填し、乾燥、硬化させる（図
２（Ｆ））。これは、スルーホール部分に開口を設けた
マスクを載置した基板上に、印刷法にて塗布することに
よりスルーホールに充填させ、充填後、乾燥、硬化させ
る。(4) Next, the through-hole 36 is filled with a filler 22 (non-conductive filled copper paste made by Tatsuta Electric Wire, trade name: DD paste) containing copper particles having an average particle diameter of 10 μm by screen printing. , Dried and cured (FIG. 2 (F)). In this method, the through-hole is filled by applying a printing method onto a substrate on which a mask having an opening provided in the through-hole portion is placed, and then dried and cured.
【００５３】スルーホールに充填される充填剤は、金属
粒子、熱硬化性の樹脂および硬化剤からなるか、あるい
は金属粒子および熱可塑性の樹脂からなることが好まし
く、必要に応じて溶剤を添加してもよい。このような充
填剤は、金属粒子が含まれていると、その表面を研磨す
ることにより金属粒子が露出し、この露出した金属粒子
を介してその上に形成される導体層のめっき膜と一体化
するため、ＰＣＴ（pressure cooker test）のような過
酷な高温多湿条件下でも導体層との界面で剥離が発生し
にくくなる。また、この充填剤は、壁面に金属膜が形成
されたスルーホールに充填されるので、金属イオンのマ
イグレーションが発生しない。The filler to be filled in the through holes is preferably made of metal particles, a thermosetting resin and a hardening agent, or made of metal particles and a thermoplastic resin. You may. When such a filler contains metal particles, the metal particles are exposed by polishing the surface thereof, and are integrated with the plating film of the conductor layer formed thereon through the exposed metal particles. Therefore, even under severe high-temperature and high-humidity conditions such as PCT (pressure cooker test), peeling is less likely to occur at the interface with the conductor layer. Further, since the filler is filled in the through-hole in which the metal film is formed on the wall surface, migration of metal ions does not occur.
【００５４】金属粒子としては、銅、金、銀、アルミニ
ウム、ニッケル、チタン、クロム、すず／鉛、パラジウ
ム、プラチナなどが使用できる。なお、この金属粒子の
粒子径は、０．１〜５０μｍがよい。この理由は、０．
１μｍ未満であると、銅表面が酸化して樹脂に対する濡
れ性が悪くなり、一方、５０μｍを超えると、印刷性が
悪くなるからである。また、この金属粒子の配合量は、
全体量に対して３０〜９０ｗｔ％がよい。この理由は、
３０ｗｔ％より少ないと、フタめっきの密着性が悪くな
り、一方、９０ｗｔ％を超えると、印刷性が悪化するか
らである。As the metal particles, copper, gold, silver, aluminum, nickel, titanium, chromium, tin / lead, palladium, platinum and the like can be used. The metal particles preferably have a particle size of 0.1 to 50 μm. The reason is as follows.
If the thickness is less than 1 μm, the copper surface is oxidized and the wettability to the resin is deteriorated. On the other hand, if it exceeds 50 μm, the printability is deteriorated. The amount of the metal particles is
30 to 90% by weight based on the total amount is good. The reason for this is
If the amount is less than 30 wt%, the adhesion of the lid plating is deteriorated, while if it exceeds 90 wt%, the printability is deteriorated.
【００５５】使用される樹脂としては、ビスフェノール
Ａ型、ビスフェノールＦ型などのエポキシ樹脂、フェノ
ール樹脂、ポリイミド樹脂、ポリテトラフルオロエチレ
ン（ＰＴＦＥ）等のフッ素樹脂、ビスマレイミドトリア
ジン（ＢＴ）樹脂、ＦＥＰ、ＰＦＡ、ＰＰＳ、ＰＥＮ、
ＰＥＳ、ナイロン、アラミド、ＰＥＥＫ、ＰＥＫＫ、Ｐ
ＥＴなどを使用できる。硬化剤としては、イミダゾール
系、フェノール系、アミン系などの硬化剤を使用でき
る。The resins used include epoxy resins such as bisphenol A type and bisphenol F type, phenol resins, polyimide resins, fluorine resins such as polytetrafluoroethylene (PTFE), bismaleimide triazine (BT) resins, FEP, PFA, PPS, PEN,
PES, nylon, aramid, PEEK, PEKK, P
ET etc. can be used. As the curing agent, an imidazole-based, phenol-based, amine-based curing agent or the like can be used.
【００５６】溶剤としては、ＮＭＰ（ノルマルメチルピ
ロリドン）、ＤＭＤＧ（ジエチレングリコールジメチル
エーテル）、グリセリン、水、１一又は２−又は３−の
シクロヘキサノール、シクロへキサノン、メチルセロソ
ルブ、メチルセロソルブアセテート、メタノール、エタ
ノール、ブタノール、プロパノールなどが使用できる。Examples of the solvent include NMP (normal methylpyrrolidone), DMDG (diethylene glycol dimethyl ether), glycerin, water, cyclohexanol of one or two or three, cyclohexanone, methyl cellosolve, methyl cellosolve acetate, methanol, ethanol , Butanol, propanol and the like can be used.
【００５７】この充填剤は、非導電性であることが望ま
しい。非導電性の方が硬化収縮が小さく、導体層やバイ
アホールとの剥離が起こりにくいからである。This filler is desirably non-conductive. This is because the non-conductive material has a smaller curing shrinkage and is less likely to peel off from the conductor layer or the via hole.
【００５８】この充填剤には、金属粒子と樹脂の密着力
を上げるために、シランカップリング剤などの金属表面
改質剤を添加してもよい。また、その他の添加剤とし
て、アクリル系消泡剤やシリコン系消泡剤などの消泡
剤、シリカやアルミナ、タルクなどの無機充填剤を添加
してもよい。また、金属粒子の表面には、シランカップ
リング剤を付着させてもよい。To this filler, a metal surface modifier such as a silane coupling agent may be added in order to increase the adhesion between the metal particles and the resin. Further, as other additives, an antifoaming agent such as an acrylic antifoaming agent or a silicon-based antifoaming agent, or an inorganic filler such as silica, alumina, or talc may be added. Further, a silane coupling agent may be attached to the surface of the metal particles.
【００５９】このような充填剤は、例えば、以下の条件
にて印刷される。即ち、テトロン製メッシュ板の印刷マ
スク板と４５℃の角スキージを用い、Ｃｕペースト粘
度：１２０Ｐａ・ｓ、スキージ速度：１３ｍｍ／ｓｅ
ｃ、スキージ押込み量：１ｍｍの条件で印刷する。Such a filler is printed, for example, under the following conditions. That is, using a printing mask plate of a Tetron mesh plate and a square squeegee at 45 ° C., a viscosity of Cu paste: 120 Pa · s, a squeegee speed: 13 mm / sec.
c, Squeegee pushing amount: Printing is performed under the condition of 1 mm.
【００６０】引き続き、そして、導体１８上面の粗化層
２０およびスルーホール３６からはみ出した充填剤２２
を、＃６００のベルト研磨紙（三共理化学製）を用いた
ベルトサンダー研磨により除去し、さらにこのベルトサ
ンダー研磨による傷を取り除くためのバフ研磨を行い、
基板３０の表面を平坦化する（図２（Ｇ）参照）。この
ようにして、スルーホール３６の内壁面と樹脂充填剤２
２とが粗化層２０を介して強固に密着した基板３０を得
る。Subsequently, the filler 22 protruding from the roughened layer 20 on the upper surface of the conductor 18 and the through hole 36.
Is removed by belt sanding using # 600 belt sanding paper (manufactured by Sankyo Rikagaku Co., Ltd.), and buffing is performed to remove scratches caused by the belt sanding sand.
The surface of the substrate 30 is planarized (see FIG. 2G). Thus, the inner wall surface of the through hole 36 and the resin filler 2
2 is obtained with the substrate 30 firmly adhered to the substrate 30 via the roughened layer 20.
【００６１】（５）前記（４）で平坦化した基板３０表
面に、パラジウム触媒（アトテック製）を付与し、前記
（２）の条件に従って無電解銅めっきを施すことによ
り、厚さ０．６μｍの無電解銅めっき膜２３を形成する
（図２（Ｈ）参照）。(5) A palladium catalyst (manufactured by Atotech) is applied to the surface of the substrate 30 flattened in the above (4), and electroless copper plating is performed according to the conditions in the above (2) to obtain a thickness of 0.6 μm. Is formed (see FIG. 2H).
【００６２】（６）ついで、以下の条件で電解銅めっき
を施し、厚さ１５μｍの電解銅めっき膜２４を形成し、
導体回路１４となる部分の厚付け、およびスルーホール
３６に充填された充填剤２２を覆う導体層（円形のスル
ーホールランドとなる）２６ａとなる部分を形成する
（図２（Ｉ））。 〔電解めっき水溶液〕 硫酸 １８０ ｇ／ｌ 硫酸銅 ８０ ｇ／ｌ 添加剤（アトテックジャパン製、商品名：カパラシドＧＬ） １ ｍｌ／ｌ 〔電解めっき条件〕 電流密度 １Ａ／ｄｍ2 時間 ３０分 温度 室温(6) Next, electrolytic copper plating is performed under the following conditions to form an electrolytic copper plating film 24 having a thickness of 15 μm.
A portion serving as a conductor layer 14 and a portion serving as a conductor layer (a circular through-hole land) 26a covering the filler 22 filled in the through-hole 36 are formed (FIG. 2I). [Electroplating aqueous solution] Sulfuric acid 180 g / l Copper sulfate 80 g / l Additive (manufactured by Atotech Japan, trade name: Capparaside GL) 1 ml / l [Electroplating conditions] Current density 1 A / dm 2 hours 30 minutes Temperature Room temperature
【００６３】（７）導体回路１４および導体層２６ａと
なる部分を形成した基板３０の両面に、市販の感光性ド
ライフィルムを張り付け、マスクを載置して、１００ｍ
Ｊ／ｃｍ2 で露光、０．８％炭酸ナトリウムで現像処理
し、厚さ１５μｍのエッチングレジスト２５を形成する
（図２（Ｊ）参照）。(7) A commercially available photosensitive dry film is adhered to both surfaces of the substrate 30 on which the portions to be the conductor circuits 14 and the conductor layers 26a are formed, and a mask is placed on the substrate.
Exposure is performed at J / cm 2 and development processing is performed using 0.8% sodium carbonate to form an etching resist 25 having a thickness of 15 μm (see FIG. 2 (J)).
【００６４】（８）そして、エッチングレジスト２５を
形成してない部分のめっき膜２３，２４を、硫酸と過酸
化水素の混合液を用いるエッチングにて溶解除去し、さ
らに、エッチングレジスト８を５％ＫＯＨで剥離除去し
て、独立した導体回路１４ａおよび充填剤２２を覆う導
体層２６ａを形成する（図３（Ｋ）参照）。(8) Then, the plating films 23 and 24 in portions where the etching resist 25 is not formed are dissolved and removed by etching using a mixed solution of sulfuric acid and hydrogen peroxide. By stripping off with KOH, an independent conductor circuit 14a and a conductor layer 26a covering the filler 22 are formed (see FIG. 3 (K)).
【００６５】（９）次に、導体回路１４ａおよび充填剤
２２を覆う導体層２６ａの表面にＣｕ−Ｎｉ−Ｐ合金か
らなる厚さ２．５μｍの粗化層（凹凸層）２７を形成
し、さらにこの粗化層２７の表面に厚さ０．３μｍのＳ
ｎ層を形成した（図３（Ｌ）参照、但し、Ｓｎ層につい
ては図示しない）。その形成方法は以下のようである。
即ち、基板３０を酸性脱脂してソフトエッチングし、次
いで、塩化パラジウムと有機酸からなる触媒溶液で処理
して、Ｐｄ触媒を付与し、この触媒を活性化した後、硫
酸銅８ｇ／ｌ、硫酸ニッケル０．６ｇ／ｌ、クエン酸１
５ｇ／ｌ、次亜リン酸ナトリウム２９ｇ／ｌ、ホウ酸３
１ｇ／ｌ、界面活性剤０．１ｇ／ｌ、ｐＨ＝９からなる
無電解めっき浴にてめっきを施し、導体回路１４ａおよ
び充填剤２２を覆う導体層２６ａの表面にＣｕ−Ｎｉ−
Ｐ合金の粗化層２７を設ける。ついで、ホウフッ化スズ
０．１ｍｏｌ／ｌ、チオ尿素１．０ｍｏｌ／ｌ、温度５
０℃、ｐＨ＝１．２の条件でＣｕ−Ｓｎ置換反応させ、
粗化層１０の表面に厚さ０．３μｍのＳｎ層を設ける
（Ｓｎ層については図示しない）。(9) Next, on the surface of the conductor layer 26a covering the conductor circuit 14a and the filler 22, a 2.5 μm thick roughened layer (irregular layer) 27 made of a Cu—Ni—P alloy is formed. Furthermore, a 0.3 μm thick S
An n layer was formed (see FIG. 3 (L), but the Sn layer was not shown). The formation method is as follows.
That is, the substrate 30 is acid-degreased and soft-etched, and then treated with a catalyst solution comprising palladium chloride and an organic acid to provide a Pd catalyst. After activating this catalyst, copper sulfate 8 g / l, sulfuric acid Nickel 0.6g / l, citric acid 1
5 g / l, sodium hypophosphite 29 g / l, boric acid 3
Plating is performed in an electroless plating bath consisting of 1 g / l, surfactant 0.1 g / l, and pH = 9, and the surface of the conductor layer 26a covering the conductor circuit 14a and the filler 22 is Cu-Ni-
A roughened layer 27 of a P alloy is provided. Then, tin borofluoride 0.1 mol / l, thiourea 1.0 mol / l, temperature 5
Cu-Sn substitution reaction under the condition of 0 ° C. and pH = 1.2,
A Sn layer having a thickness of 0.3 μm is provided on the surface of the roughened layer 10 (the Sn layer is not shown).
【００６６】なお、工程（９）に代えて、導体回路１４
ａおよび充填剤２２を覆う導体層２６ａの表面にいわゆ
る黒化−還元層を形成し、導体回路間にビスフェノール
Ｆ型エポキシ樹脂などの樹脂を充填し、表面研磨、さら
に（９）のめっきによりＣｕ−Ｎｉ−Ｐ合金の粗化層を
形成してもよい。It should be noted that, instead of the step (9), the conductor circuit 14
A so-called blackening-reducing layer is formed on the surface of the conductor layer 26a covering the a and the filler 22, and a resin such as bisphenol F type epoxy resin is filled between the conductor circuits, the surface is polished, and the Cu is plated by (9). A roughened layer of a -Ni-P alloy may be formed.
【００６７】（１０）基板表面を平滑化するための上記
Ｃ．樹脂充填剤を調整する。(10) The above C.I. for smoothing the substrate surface. Adjust the resin filler.
【００６８】（１１）上記（１０）で得る樹脂充填剤２
８を、基板３０の両面にロールコータを用いて塗布する
ことにより、上面の導体層２６ａ間に充填し、７０℃，
２０分間で乾燥させ、下面についても同様にして樹脂充
填剤３０を導体層２６ａ間あるいは導体回路１４ａ間に
充填し、７０℃，２０分間で乾燥させる（図３（Ｍ）参
照）。(11) The resin filler 2 obtained in the above (10)
8 is applied to both surfaces of the substrate 30 using a roll coater to fill the space between the conductor layers 26a on the upper surface.
After drying for 20 minutes, the lower surface is filled with the resin filler 30 between the conductor layers 26a or between the conductor circuits 14a in the same manner, and dried at 70 ° C. for 20 minutes (see FIG. 3 (M)).
【００６９】（１２）上記（１１）の処理を終えた基板
３０の片面を、♯６００のベルト研磨紙（三共理化学
製）を用いたベルトサンダー研磨により、導体層２６ａ
の表面や導体回路１４ａの表面に樹脂充填剤２８が残ら
ないように研磨し、次いで、上記ベルトサンダー研磨に
よる傷を取り除くためのバフ研磨を行う（図３（Ｎ）参
照）。次いで、１００℃で１時間、１２０℃で３時間、
１５０℃で１時間、１８０℃で７時間の加熱処理を行っ
て樹脂充填剤２８を硬化させる。(12) One surface of the substrate 30 having been subjected to the treatment of the above (11) is subjected to belt sander polishing using # 600 belt polishing paper (manufactured by Sankyo Rikagaku) to form a conductor layer 26a.
Is polished so that the resin filler 28 does not remain on the surface of the conductor circuit 14a, and then buffing is performed to remove the scratches caused by the belt sander polishing (see FIG. 3 (N)). Next, at 100 ° C. for 1 hour, at 120 ° C. for 3 hours,
The heat treatment is performed at 150 ° C. for 1 hour and at 180 ° C. for 7 hours to cure the resin filler 28.
【００７０】このようにして、導体層２６ａ、導体回路
１４ａの表面の粗化層２７を除去して基板両面を平滑化
することで、樹脂充填剤２８と導体層２６ａ、導体回路
１４ａの側面とが粗化層２７を介して強固に密着させ
る。By removing the roughened layer 27 on the surface of the conductor layer 26a and the conductor circuit 14a and smoothing both sides of the substrate in this manner, the resin filler 28 and the side surfaces of the conductor layer 26a and the conductor circuit 14a are removed. Firmly adhere through the roughened layer 27.
【００７１】（１３）上記（１２）の処理で露出させた
導体層２６ａ、導体回路１４ａを形成した基板３０にア
ルカリ脱脂してソフトエッチングして、次いで、塩化パ
ラジウウムと有機酸からなる触媒溶液で処理して、Ｐｄ
触媒を付与し、この触媒を活性化した後、硫酸銅３．２
×１０-2ｍｏｌ／ｌ、硫酸ニッケル３．９×１０-3ｍｏ
ｌ／ｌ、錯化剤５．４×１０-2ｍｏｌ／ｌ、次亜りん酸
ナトリウム３．３×１０ -1ｍｏｌ／ｌ、ホウ酸５．０×
１０-1ｍｏｌ／ｌ、界面活性剤（日信化学工業製、サー
フィール４６５）０．１ｇ／ｌ、ＰＨ＝９からなる無電
解めっき液に浸積し、浸漬１分後に、４秒当たり１回に
割合で縦、および、横振動させて、導体層２６ａ、導体
回路１４ａの表面にＣｕ−Ｎｉ−Ｐからなる針状合金の
被覆層と粗化層２９を設ける（図３（Ｏ）参照）。(13) Exposed by the above process (12)
The substrate 30 on which the conductor layer 26a and the conductor circuit 14a are formed is
Lubricate degrease and soft-etch, then chloride chloride
Treatment with a catalyst solution consisting of radium and an organic acid, Pd
After applying a catalyst and activating the catalyst, copper sulfate 3.2
× 10-2mol / l, nickel sulfate 3.9 × 10-3mo
1 / l, complexing agent 5.4 × 10-2mol / l, hypophosphorous acid
Sodium 3.3 × 10 -1mol / l, boric acid 5.0 ×
10-1mol / l, surfactant (Nissin Chemical Industries,
Feel 465) wireless without 0.1g / l, PH = 9
Immerse in plating solution, 1 minute after immersion, once every 4 seconds
The conductor layer 26a and the conductor
A needle-shaped alloy made of Cu-Ni-P is formed on the surface of the circuit 14a.
A covering layer and a roughened layer 29 are provided (see FIG. 3 (O)).
【００７２】さらに、ホウフっ化スズ０．１ｍｏｌ／
ｌ、チオ尿素１．０ｍｏｌ／ｌ、温度３５℃、ＰＨ＝
１．２の条件でＣｕ−Ｓｎ置換反応させ、粗化層の表面
に厚さ０．３μｍＳｎ層（図示せず）を設ける。Further, tin borofluoride 0.1 mol /
1, thiourea 1.0 mol / l, temperature 35 ° C., PH =
A Cu—Sn substitution reaction is performed under the conditions of 1.2 to provide a 0.3 μm thick Sn layer (not shown) on the surface of the roughened layer.
【００７３】（１４）Ｂの層間樹脂絶縁剤調製用の原料
組成物を攪拌混合し、粘度1.5 Pa・ｓに調整して層間樹
脂絶縁剤（下層用）を得る。 （１５）次いで、Ａの無電解めっき用接着剤調製用の原
料組成物を攪拌混合し、粘度７Pa・ｓに調整して無電解
めっき用接着剤溶液（上層用）を得る。(14) The raw material composition for preparing the interlayer resin insulating agent (B) is stirred and mixed to adjust the viscosity to 1.5 Pa · s to obtain an interlayer resin insulating agent (for lower layer). (15) Next, the raw material composition for preparing the adhesive for electroless plating of A is stirred and mixed, and the viscosity is adjusted to 7 Pa · s to obtain an adhesive solution for electroless plating (for the upper layer).
【００７４】（１６）前記（１３）の基板の両面に、前
記（１４）で得られた粘度 1.5Pa・ｓの層間樹脂絶縁剤
（下層用）４４を調製後24時間以内にロールコータで塗
布し、水平状態で20分間放置してから、60℃で30分の乾
燥（プリベーク）を行い、次いで、前記（１５）で得ら
れた粘度７Pa・ｓの感光性の接着剤溶液（上層用）４６
を調製後24時間以内に塗布し、水平状態で20分間放置し
てから、60℃で30分の乾燥（プリベーク）を行い、厚さ
35μｍの接着剤層５０αを形成する（図４（Ｐ）参
照）。(16) The interlayer resin insulating material (for lower layer) 44 having a viscosity of 1.5 Pa · s obtained in the above (14) is applied to both surfaces of the substrate of the above (13) by a roll coater within 24 hours after preparation. Then, after standing for 20 minutes in a horizontal state, drying (prebaking) is performed at 60 ° C. for 30 minutes, and then the photosensitive adhesive solution having a viscosity of 7 Pa · s obtained in the above (15) (for the upper layer) 46
Is applied within 24 hours after preparation, left in a horizontal state for 20 minutes, and then dried (prebaked) at 60 ° C for 30 minutes to obtain a thickness.
An adhesive layer 50α of 35 μm is formed (see FIG. 4 (P)).
【００７５】（１７）前記（１６）で接着剤層５０αを
形成した基板３０の両面に、図示しない85μｍφの黒円
が印刷されたフォトマスクフィルム（図示せず）を密着
させ、超高圧水銀灯により 500mJ／cm2 で露光した。こ
れをＤＭＴＧ溶液でスプレー現像し、さらに、当該基板
３０を超高圧水銀灯により3000mJ／cm2 で露光し、100
℃で１時間、120 ℃で１時間、その後 150℃で３時間の
加熱処理（ポストベーク）をすることにより、フォトマ
スクフィルムに相当する寸法精度に優れた85μｍφの開
口（バイアホール形成用開口）４８を有する厚さ35μｍ
の層間樹脂絶縁層（２層構造）５０を形成した（図４
（Ｑ）参照）。なお、バイアホールとなる開口４８に
は、スズめっき層（図示せず）を部分的に露出させた。(17) A photomask film (not shown) on which a black circle of 85 μmφ (not shown) is printed is brought into close contact with both surfaces of the substrate 30 on which the adhesive layer 50α is formed in the above (16), and is brought into contact with an ultra-high pressure mercury lamp. Exposure was performed at 500 mJ / cm 2 . This is spray-developed with a DMTG solution, and the substrate 30 is further exposed to 3000 mJ / cm 2 using an ultra-high pressure mercury lamp,
Heat treatment (post-baking) at 1 hour at 120 ° C for 1 hour at 120 ° C, and then at 150 ° C for 3 hours, resulting in an 85 μmφ opening (opening for forming a via hole) with excellent dimensional accuracy equivalent to a photomask film. 35 μm thick with 48
4 is formed (FIG. 4).
(Q)). Note that a tin plating layer (not shown) was partially exposed in the opening 48 serving as a via hole.
【００７６】（１８）開口４８が形成された基板３０
を、クロム酸に19分間浸漬し、層間樹脂絶縁層５０の表
面に存在するエポキシ樹脂粒子を溶解除去することによ
り、当該層間樹脂絶縁層５０の表面を粗化し（図４
（Ｒ）参照）、その後、中和溶液（シプレイ社製）に浸
漬してから水洗いした。(18) Substrate 30 with Opening 48
Is immersed in chromic acid for 19 minutes to dissolve and remove the epoxy resin particles present on the surface of the interlayer resin insulation layer 50, thereby roughening the surface of the interlayer resin insulation layer 50 (FIG. 4).
(R)), and then immersed in a neutralizing solution (manufactured by Shipley) and washed with water.
【００７７】（１９）前記（１８）の工程で表面を粗化
した基板３０の表面に、パラジウム触媒（アトテック
製）を付与することにより、層間樹脂絶縁層５０の表面
に触媒核を付ける。その後、上記組成の無電解銅めっき
水溶液中に基板３０を浸漬し、全体に厚さ0.6 μｍの無
電解銅めっき膜５２を形成する（図４（Ｓ））。 〔無電解めっき水溶液〕 ＥＤＴＡ 150 ｇ／ｌ 硫酸銅 20 ｇ／ｌ ＨＣＨＯ 30 ml／ｌ ＮａＯＨ 40 ｇ／ｌ α、α’−ビピリジル 80 mg／ｌ ＰＥＧ 0.1 ｇ／ｌ 〔無電解めっき条件〕70℃の液温度で30分(19) By applying a palladium catalyst (manufactured by Atotech) to the surface of the substrate 30 whose surface has been roughened in the step (18), a catalyst nucleus is provided on the surface of the interlayer resin insulating layer 50. Thereafter, the substrate 30 is immersed in an aqueous electroless copper plating solution having the above composition to form an electroless copper plating film 52 having a thickness of 0.6 μm as a whole (FIG. 4 (S)). [Electroless plating aqueous solution] EDTA 150 g / l Copper sulfate 20 g / l HCHO 30 ml / l NaOH 40 g / l α, α'-bipyridyl 80 mg / l PEG 0.1 g / l [Electroless plating conditions] 70 ° C. 30 minutes at liquid temperature
【００７８】（２０）前記（１９）で形成した無電解銅
めっき膜５２上に市販の感光性ドライフィルムを張り付
け、マスクを載置して、100 mJ／cm2 で露光、0.8 ％炭
酸ナトリウムで現像処理し、厚さ15μｍのめっきレジス
ト５４を設ける（図４（Ｔ）参照）。(20) A commercially available photosensitive dry film is stuck on the electroless copper plating film 52 formed in the above (19), a mask is placed thereon, and exposure is performed at 100 mJ / cm 2 , followed by exposure to 0.8% sodium carbonate. After developing, a plating resist 54 having a thickness of 15 μm is provided (see FIG. 4 (T)).
【００７９】（２１）ついで、レジスト非形成部分に以
下の条件で電解銅めっきを施し、開口４８内を充填する
ように電解銅めっき導体５６を形成する（図５（Ｕ）参
照）。 〔電解めっき水溶液〕 硫酸 180 ｇ／ｌ 硫酸銅 80 ｇ／ｌ 添加剤（アトテックジャパン製、カパラシドＧＬ） １ ml／ｌ 〔電解めっき条件〕 電流密度 １Ａ／dm2 時間 ６時間 温度 室温(21) Next, electrolytic copper plating is applied to the portion where no resist is formed under the following conditions, and an electrolytic copper plated conductor 56 is formed so as to fill the opening 48 (see FIG. 5 (U)). [Electroplating aqueous solution] Sulfuric acid 180 g / l Copper sulfate 80 g / l Additive (captoside GL, manufactured by Atotech Japan) 1 ml / l [Electroplating conditions] Current density 1 A / dm 2 hours 6 hours Temperature Room temperature
【００８０】（２２）めっきレジスト５４を５％ＫＯＨ
で剥離除去した後、そのめっきレジスト下の無電解めっ
き膜５２を硫酸と過酸化水素の混合液でエッチング処理
して溶解除去し、無電解銅めっき膜５２と電解銅めっき
導体５６からなる導体回路５８及びバイアホール６０を
形成する（図５（Ｖ））。(22) The plating resist 54 is made of 5% KOH
Then, the electroless plating film 52 under the plating resist is dissolved and removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide to form a conductor circuit comprising the electroless copper plating film 52 and the electrolytic copper plating conductor 56. 58 and via holes 60 are formed (FIG. 5 (V)).
【００８１】（２３）（１３）と同様の処理を行い、導
体回路５８及びバイアホール６０の表面にCu-Ni-P から
なる粗化面６２を形成し、さらにその表面にSn置換を行
った（図５（Ｗ）参照）。(23) By performing the same treatment as in (13), a roughened surface 62 made of Cu-Ni-P was formed on the surfaces of the conductor circuit 58 and the via hole 60, and the surfaces were further substituted with Sn. (See FIG. 5 (W)).
【００８２】（２４）（１４）〜（２２）の工程を繰り
返すことにより、さらに上層の層間樹脂絶縁層１６０と
バイアホール１６０及び導体回路１５８を形成する。さ
らに、バイアホール１６０及び該導体回路１５８の表面
に粗化層１６２を形成し、多層ビルドアップ配線板を完
成する（図５（Ｘ））。なお、この上層の導体回路を形
成する工程においては、Ｓｎ置換は行わなかった。本実
施形態では、バイアホール６０、１６０をフィルドビア
構造にて形成するため、多層ビルドアップ配線板の表面
を平滑にすることができる。(24) By repeating the steps of (14) to (22), an upper interlayer resin insulating layer 160, a via hole 160 and a conductor circuit 158 are further formed. Further, a roughened layer 162 is formed on the surface of the via hole 160 and the conductor circuit 158 to complete a multilayer build-up wiring board (FIG. 5 (X)). Note that, in the step of forming the upper conductive circuit, Sn substitution was not performed. In the present embodiment, since the via holes 60 and 160 are formed in a filled via structure, the surface of the multilayer build-up wiring board can be smoothed.
【００８３】（２５）そして、上述した多層ビルドアッ
プ配線板にはんだバンプを形成する。前記（２４）で得
られた基板３０両面に、上記Ｄ．にて説明したソルダー
レジスト組成物を４５μｍの厚さで塗布する。次いで、
70℃で20分間、70℃で30分間の乾燥処理を行った後、円
パターン（マスクパターン）が描画された厚さ５mmのフ
ォトマスクフィルム（図示せず）を密着させて載置し、
1000mJ／cm2 の紫外線で露光し、DMTG現像処理する。そ
してさらに、80℃で１時間、 100℃で１時間、 120℃で
１時間、 150℃で３時間の条件で加熱処理し、はんだパ
ッド部分（バイアホールとそのランド部分を含む）に開
口（開口径 200μｍ）７１を有するソルダーレジスト層
（厚み20μｍ）７０を形成する（図６参照）。(25) Then, solder bumps are formed on the above-mentioned multilayer build-up wiring board. On both surfaces of the substrate 30 obtained in the above (24), Is applied in a thickness of 45 μm. Then
After performing a drying process at 70 ° C. for 20 minutes and a temperature of 70 ° C. for 30 minutes, a 5 mm-thick photomask film (not shown) on which a circular pattern (mask pattern) is drawn is placed in close contact,
The substrate is exposed to ultraviolet light of 1000 mJ / cm 2 and developed with DMTG. Further, heat treatment is performed at 80 ° C. for 1 hour, at 100 ° C. for 1 hour, at 120 ° C. for 1 hour, and at 150 ° C. for 3 hours. A solder resist layer (thickness: 20 μm) 70 having a diameter (200 μm) 71 is formed (see FIG. 6).
【００８４】（２６）次に、塩化ニッケル2.31×10-1ｍ
ｏｌ／ｌ、次亜リン酸ナトリウム2.8×10-1ｍｏｌ／
ｌ、クエン酸ナトリウム1.85×10-1ｍｏｌ／ｌ、からな
るｐＨ＝４．５の無電解ニッケルめっき液に該基板３０
を２０分間浸漬して、開口部７１に厚さ５μｍのニッケ
ルめっき層７２を形成する。さらに、その基板を、シア
ン化金カリウム4.1 ×10-2ｍｏｌ／ｌ、塩化アンモニウ
ム1.87×10-1ｍｏｌ／ｌ、クエン酸ナトリウム1.16×10
-1ｍｏｌ／ｌ、次亜リン酸ナトリウム1.7 ×10-1ｍｏｌ
／ｌからなる無電解金めっき液に80℃の条件で７分２０
秒間浸漬して、ニッケルめっき層上に厚さ0.03μｍの金
めっき層７４を形成することで、バイアホール１６０及
び導体回路１５８に半田パッド７５を形成する（図６参
照）。(26) Next, nickel chloride 2.31 × 10 −1 m
ol / l, sodium hypophosphite 2.8 × 10 -1 mol /
1 and 1.85 × 10 −1 mol / l of sodium citrate, and the substrate 30 was placed in an electroless nickel plating solution having a pH of 4.5.
Is immersed for 20 minutes to form a nickel plating layer 72 having a thickness of 5 μm in the opening 71. Further, the substrate was subjected to potassium potassium cyanide 4.1 × 10 −2 mol / l, ammonium chloride 1.87 × 10 −1 mol / l, sodium citrate 1.16 × 10 2 mol / l.
-1 mol / l, sodium hypophosphite 1.7 × 10 -1 mol
/ L for 7 minutes at 80 ° C
By dipping for 2 seconds to form a gold plating layer 74 having a thickness of 0.03 μm on the nickel plating layer, a solder pad 75 is formed in the via hole 160 and the conductor circuit 158 (see FIG. 6).
【００８５】（２７）そして、ソルダーレジスト層７０
の開口部７１に、半田ペーストを印刷して 200℃でリフ
ローすることにより、半田バンプ（半田体）７６Ｕ、７
６Ｄを形成し、多層ビルドアップ配線板１０を形成する
（図６参照）。(27) The solder resist layer 70
The solder bumps (solder bodies) 76U, 7
6D is formed to form the multilayer build-up wiring board 10 (see FIG. 6).
【００８６】最後に、図７に示すように多層ビルドアッ
プ配線板１０のバンプ７６ＵにＩＣチップ９０のパッド
９２が合うように載置し、リフローを行うことで、該多
層ビルドアップ配線板１０にＩＣチップ９２を取り付け
る。更に、ドターボード９４のパッド９６に対応するよ
う、多層ビルドアップ配線板１０を載置し、リフローを
行うことで、ドータボード９４へ取り付ける。Finally, as shown in FIG. 7, the bumps 76U of the multilayer build-up wiring board 10 are mounted so that the pads 92 of the IC chip 90 are aligned with each other, and reflow is performed. The IC chip 92 is attached. Further, the multilayer build-up wiring board 10 is placed so as to correspond to the pads 96 of the daughter board 94, and is mounted on the daughter board 94 by performing reflow.
【００８７】なお、上述した第１実施形態では、開口４
８に配設した無電解めっき膜５２の上に電解めっき導体
５６を充填することで、金属で充填された構造のバイア
ホール（フィルドビア）６０を形成したが、電解めっき
導体５６を無電解めっきにより形成することも可能であ
る。この場合には、無電解めっき膜５２を配設すること
なく無電解めっき用のレジストを形成し、このレジスト
非形成部に無電解めっきによりフィルドビア構造のバイ
アホールを形成する。In the first embodiment described above, the opening 4
The via holes (filled vias) 60 having a metal-filled structure were formed by filling the electroplating conductors 56 on the electroless plating films 52 provided in 8, but the electroplating conductors 56 were formed by electroless plating. It is also possible to form. In this case, a resist for electroless plating is formed without disposing the electroless plating film 52, and a via hole having a filled via structure is formed by electroless plating in a portion where the resist is not formed.
【００８８】更に、無電解めっき膜５２を設けることな
く、開口４８内を無電解めっきにより充填することも可
能である。即ち、下層の導体層２６ａへ連通する開口４
８を有する層間樹脂絶縁層５０に対して、無電解めっき
用触媒を付与することなく、無電解めっきによって開口
４８内を無電解めっき導体により充填する。ここで、無
電解めっき用触媒による前処理を行わないため、開口４
８の底部の導体層２６ａのみに無電解めっきが析出す
る。従って、該無電解めっき導体の表面を平滑にするこ
とができる。該表面の平滑な無電解めっき導体の上に電
解めっき導体を形成することでバイアホール６０を形成
することも可能である。Further, the inside of the opening 48 can be filled by electroless plating without providing the electroless plating film 52. That is, the opening 4 communicating with the lower conductor layer 26a
The opening 48 is filled with an electroless plating conductor by electroless plating without applying a catalyst for electroless plating to the interlayer resin insulating layer 50 having 8. Here, since the pretreatment with the electroless plating catalyst is not performed, the opening 4
The electroless plating is deposited only on the bottom conductor layer 26a of No. 8. Therefore, the surface of the electroless plated conductor can be smoothed. The via hole 60 can be formed by forming an electrolytic plating conductor on the electroless plating conductor having a smooth surface.
【００８９】引き続き、本発明の第２実施形態に係る多
層ビルドアップ配線板について、図８を参照して説明す
る。上述した第１実施形態では、スルーホール３６の直
上に蓋めっき部（導体層）２６ａを形成し、該導体層２
６ａを介してスルーホール３６とバイアホール６０とを
接続した。これに対して、第２実施形態の多層ビルドア
ップ配線板では、スルーホール３６を形成する通孔１６
をレ−ザを用いて小径（１００〜２００μｍ）に形成す
ることで、バイアホール６０を、スルーホール３６の通
孔１６を覆うように配設し、スルーホール３６のランド
３６ａとバイアホール６０との電気接続を取っている。Next, a multilayer build-up wiring board according to a second embodiment of the present invention will be described with reference to FIG. In the above-described first embodiment, the cover plating portion (conductor layer) 26 a is formed immediately above the through hole 36, and the conductor layer 2 a is formed.
The through hole 36 and the via hole 60 were connected via 6a. On the other hand, in the multilayer build-up wiring board of the second embodiment, the through holes 16 for forming the through holes 36 are formed.
Is formed to a small diameter (100 to 200 μm) using a laser, so that the via hole 60 is disposed so as to cover the through hole 16 of the through hole 36, and the land 36 a of the through hole 36 and the via hole 60 are formed. Has an electrical connection.
【００９０】コア基板３０に通孔１６を形成するレーザ
加工機としては、炭酸ガスレーザ加工機、ＵＶレーザ加
工機、エキシマレーザ加工機などを使用できる。孔径は
１００〜２００μｍがよい。炭酸ガスレーザ加工機は、
加工速度が速く、安価に加工できるため工業的に用いる
には最も適しており、本発明に最も望ましいレーザ加工
機である。As the laser beam machine for forming the through holes 16 in the core substrate 30, a carbon dioxide laser beam machine, a UV laser beam machine, an excimer laser beam machine, or the like can be used. The pore size is preferably 100 to 200 μm. CO2 laser processing machine
Since the processing speed is high and the processing can be performed at low cost, it is most suitable for industrial use and is the most desirable laser processing machine for the present invention.
【００９１】なお、第２実施形態では、バイアホール６
０の底面の内の２０％〜５０％が、スルーホール３６の
ランド３６ａと接触しておれば、十分な電気的接続を達
成できる。In the second embodiment, the via holes 6
If 20% to 50% of the bottom surface of the 0 is in contact with the land 36a of the through hole 36, a sufficient electrical connection can be achieved.
【００９２】この第２実施形態の構成でも、スルーホー
ル３６の直上に下層のバイアホール６０を配設し、該下
層のバイアホール６０の直上に上層のバイアホール１６
０を配設するため、スルーホール３６と下層バイアホー
ル６０と上層バイアホール１６０とが直線状になり、配
線長が短縮し、ＩＣチップ９０の信号の伝送速度を高め
ることが可能となる。Also in the structure of the second embodiment, the lower via hole 60 is provided immediately above the through hole 36, and the upper via hole 16 is provided immediately above the lower via hole 60.
Since 0 is provided, the through hole 36, the lower via hole 60, and the upper via hole 160 become linear, the wiring length is reduced, and the signal transmission speed of the IC chip 90 can be increased.
【００９３】引き続き、図９（Ａ）を参照して本発明の
第３実施形態に係る多層ビルドアップ配線板の構成につ
いて説明する。上述した第１、第２実施形態において
は、下層のバイアホール６０としてフィルドビア構造が
用いられたが、この第３実施形態では、下層のバイアホ
ール６０に凹部５６ａを残し、該凹部５６ａに導電性ペ
ースト２１を充填することで、バイアホール６０の上面
を平坦化して上部バイアホール１６０を形成している。
この第３実施形態は、第１、第２実施形態と比較して製
造が容易である利点がある。Next, the configuration of the multilayer build-up wiring board according to the third embodiment of the present invention will be described with reference to FIG. In the first and second embodiments described above, the filled via structure is used as the lower via hole 60. However, in the third embodiment, the concave portion 56a is left in the lower via hole 60, and the conductive material is formed in the concave portion 56a. By filling the paste 21, the upper surface of the via hole 60 is flattened to form the upper via hole 160.
The third embodiment has an advantage that it is easier to manufacture than the first and second embodiments.
【００９４】なお、この導電性ペーストは、銀、銅、
金、ニッケル、半田から選ばれる少なくとも１種以上の
金属粒子からなる導電性ペーストを使用できる。また、
前記金属粒子としては、金属粒子の表面に異種金属をコ
ーティングしたものも使用できる。具体的には銅粒子の
表面に金、銀から選ばれる貴金属を被覆した金属粒子を
使用することができる。なお、導電性ペーストとして
は、金属粒子に、エポキシ樹脂などの熱硬化性樹脂、ポ
リフェニレンスルフィド（ＰＰＳ）樹脂を加えた有機系
導電性ペーストが望ましい。The conductive paste was made of silver, copper,
A conductive paste composed of at least one or more metal particles selected from gold, nickel and solder can be used. Also,
As the metal particles, those obtained by coating the surface of a metal particle with a dissimilar metal can also be used. Specifically, metal particles in which the surface of copper particles is coated with a noble metal selected from gold and silver can be used. Note that, as the conductive paste, an organic conductive paste obtained by adding a thermosetting resin such as an epoxy resin or a polyphenylene sulfide (PPS) resin to metal particles is preferable.
【００９５】引き続き、本発明の第４実施形態に係る多
層ビルドアップ配線板について、図９（Ｂ）を参照して
説明する。図９（Ａ）を参照して上述した第３実施形態
では、下層のバイアホール６０の凹部５６ａに導電性ペ
ースト２１を充填したが、この第４実施形態では、樹脂
１２１を充填することで、バイアホール６０の上面を平
坦化して上部バイアホール１６０を形成している。この
第４実施形態は、第１、第２実施形態と比較して製造が
容易である利点がある。Next, a multilayer build-up wiring board according to a fourth embodiment of the present invention will be described with reference to FIG. In the third embodiment described above with reference to FIG. 9A, the recess 56a of the lower via hole 60 is filled with the conductive paste 21, but in the fourth embodiment, the resin 121 is filled with the conductive paste 21. The upper via hole 160 is formed by flattening the upper surface of the via hole 60. The fourth embodiment has an advantage that it is easier to manufacture than the first and second embodiments.
【００９６】引き続き、本発明の第５実施形態に係る多
層ビルドアップ配線板について、図１０を参照して説明
する。図９（Ａ）、図９（Ｂ）を参照して上述した第
３、第４実施形態では、下層のバイアホール６０の凹部
５６ａに金属ベースト２１、樹脂１２１を充填したが、
この第５実施形態では、凹部５６ａを塞ぐことなく上部
バイアホール１６０を直接形成している。この第５実施
形態は、製造が容易である利点がある。Next, a multilayer build-up wiring board according to a fifth embodiment of the present invention will be described with reference to FIG. In the third and fourth embodiments described above with reference to FIGS. 9A and 9B, the concave portion 56 a of the lower via hole 60 is filled with the metal base 21 and the resin 121.
In the fifth embodiment, the upper via hole 160 is directly formed without closing the recess 56a. The fifth embodiment has an advantage that manufacturing is easy.
【００９７】次に、本発明の第６実施形態に係る多層ビ
ルドアップ配線板について、図１１を参照して説明す
る。図６を参照して上述した第１実施形態では、スルー
ホール３６からずらした位置にバンプ７６Ｕ、７６Ｄを
配置した。これに対して、第６実施形態の多層ビルドア
ップ配線板では、上層のバイアホール１６０の直上にバ
ンプ７６Ｕ、７６Ｄを配置する。これにより、スルーホ
ール３６の直上に下層のバイアホール６０を配設し、該
下層のバイアホール６０の直上に上層のバイアホール１
６０を配設し、スルーホール３６の直上にバンプ７６
Ｕ、７６Ｄを配置するため、スルーホール３６−下層バ
イアホール６０−上層バイアホール１６０−バンプ７６
Ｕ、７６Ｄが直線状になって配線長が短縮し、信号の伝
送速度を高めることが可能となる。Next, a multilayer build-up wiring board according to a sixth embodiment of the present invention will be described with reference to FIG. In the first embodiment described above with reference to FIG. 6, the bumps 76U and 76D are arranged at positions shifted from the through holes 36. On the other hand, in the multilayer build-up wiring board according to the sixth embodiment, the bumps 76U and 76D are arranged immediately above the upper via hole 160. Thus, the lower via hole 60 is disposed immediately above the through hole 36, and the upper via hole 1 is disposed immediately above the lower via hole 60.
60, and a bump 76 immediately above the through hole 36.
In order to dispose the U and 76D, the through hole 36-the lower via hole 60-the upper via hole 160-the bump 76
The U and 76D are linear, the wiring length is shortened, and the signal transmission speed can be increased.
【００９８】次に、本発明の第７実施形態に係る多層ビ
ルドアップ配線板について、図１２を参照して説明す
る。図８を参照して上述した第２実施形態では、スルー
ホール３６からずらした位置にバンプ７６Ｕ、７６Ｄを
配置した。これに対して、第７実施形態の多層ビルドア
ップ配線板では、上層のバイアホール１６０の直上にバ
ンプ７６Ｕ、７６Ｄを配置する。これにより、スルーホ
ール３６−下層バイアホール６０−上層バイアホール１
６０−バンプ７６Ｕ、７６Ｄが直線状になって配線長が
短縮し、信号の伝送速度を高めることが可能となる。ま
た、電源層から瞬時に大電力を得ることができ、有利で
ある。Next, a multilayer build-up wiring board according to a seventh embodiment of the present invention will be described with reference to FIG. In the second embodiment described above with reference to FIG. 8, the bumps 76U and 76D are arranged at positions shifted from the through holes 36. On the other hand, in the multilayer build-up wiring board of the seventh embodiment, the bumps 76U and 76D are arranged immediately above the upper via hole 160. Thereby, the through hole 36-the lower via hole 60-the upper via hole 1
The 60-bumps 76U and 76D are linear, shortening the wiring length, and increasing the signal transmission speed. In addition, large power can be instantaneously obtained from the power supply layer, which is advantageous.
【００９９】なお、上述した実施形態では、片面２層の
多層ビルドアップ配線板を例示したが、本発明の構成を
片面３層以上の多層ビルドアップ配線板にも適用し得る
ことは言うまでもない。In the above-described embodiment, a multi-layer build-up wiring board having two layers on one side is exemplified. However, it is needless to say that the configuration of the present invention can be applied to a multi-layer build-up wiring board having three or more layers on one side.
【０１００】[0100]
【発明の効果】以上記述したように、本発明では、スル
ーホールの直上に下層のバイアホールを配設し、該下層
のバイアホールの直上に上層のバイアホールを配設する
ため、スルーホールと下層バイアホールと上層バイアホ
ールとが直線状になり、配線長が短縮し、ＩＣチップの
信号の伝送速度を高めることが可能となる。As described above, according to the present invention, a lower via hole is provided immediately above a through hole, and an upper via hole is provided immediately above the lower via hole. The lower via hole and the upper via hole become linear, the wiring length is shortened, and the signal transmission speed of the IC chip can be increased.
【図１】図１（Ａ）、図１（Ｂ）、図１（Ｃ）、図１
（Ｄ）、図１（Ｅ）は、本発明の第１実施形態に係る多
層ビルドアップ配線板の製造工程図である。1 (A), 1 (B), 1 (C), 1
(D) and FIG. 1 (E) are manufacturing process diagrams of the multilayer build-up wiring board according to the first embodiment of the present invention.
【図２】図２（Ｆ）、図２（Ｇ）、図２（Ｈ）、図２
（Ｉ）、図２（Ｊ）は、本発明の第１実施形態に係る多
層ビルドアップ配線板の製造工程図である。2 (F), 2 (G), 2 (H), 2
(I) and FIG. 2 (J) are manufacturing process diagrams of the multilayer build-up wiring board according to the first embodiment of the present invention.
【図３】図３（Ｋ）、図３（Ｌ）、図３（Ｍ）、図３
（Ｎ）、図３（Ｏ）は、本発明の第１実施形態に係る多
層ビルドアップ配線板の製造工程図である。FIG. 3 (K), FIG. 3 (L), FIG. 3 (M), FIG.
(N) and FIG. 3 (O) are manufacturing process diagrams of the multilayer build-up wiring board according to the first embodiment of the present invention.
【図４】図４（Ｐ）、図４（Ｑ）、図４（Ｒ）、図４
（Ｓ）、図４（Ｔ）は、本発明の第１実施形態に係る多
層ビルドアップ配線板の製造工程図である。FIG. 4 (P), FIG. 4 (Q), FIG. 4 (R), FIG.
(S) and FIG. 4 (T) are manufacturing process diagrams of the multilayer build-up wiring board according to the first embodiment of the present invention.
【図５】図５（Ｕ）、図５（Ｖ）、図５（Ｗ）、図５
（Ｘ）は、本発明の第１実施形態に係る多層ビルドアッ
プ配線板の製造工程図である。FIG. 5 (U), FIG. 5 (V), FIG. 5 (W), FIG.
(X) is a manufacturing process diagram of the multilayer build-up wiring board according to the first embodiment of the present invention;
【図６】本発明の第１実施形態に係る多層ビルドアップ
配線板の断面図である。FIG. 6 is a sectional view of the multilayer build-up wiring board according to the first embodiment of the present invention.
【図７】本発明の第１実施形態に係る多層ビルドアップ
配線板の断面図である。FIG. 7 is a cross-sectional view of the multilayer build-up wiring board according to the first embodiment of the present invention.
【図８】本発明の第２実施形態に係る多層ビルドアップ
配線板の断面図である。FIG. 8 is a sectional view of a multilayer build-up wiring board according to a second embodiment of the present invention.
【図９】図９（Ａ）は、本発明の第３実施形態に係る多
層ビルドアップ配線板の構造を示す説明図であり、図９
（Ｂ）は、第４実施形態に係る多層ビルドアップ配線板
の構造を示す説明図である。FIG. 9A is an explanatory view showing a structure of a multilayer build-up wiring board according to a third embodiment of the present invention.
(B) is an explanatory view showing the structure of the multilayer build-up wiring board according to the fourth embodiment.
【図１０】本発明の第５実施形態に係る多層ビルドアッ
プ配線板の構造を示す説明図である。FIG. 10 is an explanatory diagram showing a structure of a multilayer build-up wiring board according to a fifth embodiment of the present invention.
【図１１】本発明の第６実施形態に係る多層ビルドアッ
プ配線板の断面図である。FIG. 11 is a sectional view of a multilayer build-up wiring board according to a sixth embodiment of the present invention.
【図１２】本発明の第７実施形態に係る多層ビルドアッ
プ配線板の断面図である。FIG. 12 is a sectional view of a multilayer build-up wiring board according to a seventh embodiment of the present invention.
【図１３】図１３（Ａ）は、従来技術に係る多層ビルド
アップ配線板の構造を示す断面図であり、図１３（Ｂ）
は、スルーホールの平面図であり、図１３（Ｃ）は、バ
イアホールの平面図である。FIG. 13A is a cross-sectional view showing a structure of a multilayer build-up wiring board according to the related art, and FIG.
Is a plan view of a through hole, and FIG. 13C is a plan view of a via hole.
１６ 通孔 ２６ａ 導体層 ２１ 導電性ペースト ３０ コア基板 ３４ 導体回路（導体層） ３６ スルーホール ３６ａ ランド ４８ 開口 ５０ 層間樹脂絶縁層 ５２ 無電解めっき層 ５６ 電解めっき層 ５８ 導体回路（導体層） ６０ バイアホール（下層バイアホール） ８０Ａ、８０Ｂ ビルドアップ配線層 １２１ 樹脂 １５０ 層間樹脂絶縁層 １５８ 導体回路（導体層） １６０ バイアホール（上層バイアホール） Reference Signs List 16 through hole 26a conductor layer 21 conductive paste 30 core substrate 34 conductor circuit (conductor layer) 36 through hole 36a land 48 opening 50 interlayer resin insulation layer 52 electroless plating layer 56 electrolytic plating layer 58 conductor circuit (conductor layer) 60 via Hole (lower via hole) 80A, 80B Build-up wiring layer 121 Resin 150 Interlayer resin insulation layer 158 Conductor circuit (conductor layer) 160 Via hole (upper via hole)
Claims (7)
され、各導体層間がバイアホールにて接続されたビルド
アップ配線層が、コア基板の両面に形成されてなる多層
ビルドアップ配線板において、 前記コア基板に形成されたスルーホールの直上に下層の
バイアホールが配設され、 その下層のバイアホールの直上に上層のバイアホールが
配設されていることを特徴とする多層ビルドアップ配線
板。1. A multilayer build-up wiring board in which interlayer resin insulation layers and conductor layers are alternately laminated, and build-up wiring layers in which respective conductor layers are connected by via holes are formed on both surfaces of a core substrate. The multilayer build-up wiring according to claim 1, wherein a lower via hole is provided immediately above the through hole formed in the core substrate, and an upper via hole is provided immediately above the lower via hole. Board.
され、各導体層間がバイアホールにて接続されたビルド
アップ配線層が、コア基板の両面に形成されてなる多層
ビルドアップ配線板において、 前記コア基板に形成されたスルーホールには、充填剤が
充填されるとともに該充填剤のスルーホールからの露出
面を覆う導体層が形成されてなり、 その導体層には下層のバイアホールが配設され、 その下層のバイアホールの直上に上層のバイアホールが
配設されていることを特徴とする多層ビルドアップ配線
板。2. A multilayer build-up wiring board in which interlayer resin insulation layers and conductive layers are alternately laminated, and build-up wiring layers in which each conductive layer is connected by via holes are formed on both surfaces of a core substrate. In the through hole formed in the core substrate, a filler is filled and a conductor layer is formed to cover an exposed surface of the filler from the through hole, and a lower via hole is formed in the conductor layer. A multilayer build-up wiring board, wherein an upper via hole is provided immediately above a lower via hole.
され、各導体層間がバイアホールにて接続されたビルド
アップ配線層が、コア基板の両面に形成されてなる多層
ビルドアップ配線板において、 前記コア基板に形成されたスルーホールの通孔を塞ぐよ
うに下層のバイアホールが形成され、 その下層のバイアホールの直上に上層のバイアホールが
配設されていることを特徴とする多層ビルドアップ配線
板。3. A multilayer build-up wiring board in which interlayer resin insulation layers and conductive layers are alternately laminated, and build-up wiring layers in which each conductive layer is connected by via holes are formed on both surfaces of a core substrate. In the multilayer, a lower via hole is formed so as to close a through hole of the through hole formed in the core substrate, and an upper via hole is disposed immediately above the lower via hole. Build-up wiring board.
されていることを特徴とする請求項１〜３のいずれか１
に記載の多層ビルドアップ配線板。4. The method according to claim 1, wherein a bump is formed immediately above said through hole.
2. The multilayer build-up wiring board according to item 1.
れた構造であることを特徴とする請求項１〜４のいずれ
か１に記載の多層ビルドアップ配線板。5. The multilayer build-up wiring board according to claim 1, wherein the lower via hole has a structure filled with a metal.
ペーストが充填されていることを特徴とする請求項１〜
３のいずれか１に記載の多層ビルドアップ配線板。6. A conductive paste is filled in the recess of the lower via hole.
3. The multilayer build-up wiring board according to any one of 3.
充填されていることを特徴とする請求項１〜３のいずれ
か１に記載の多層ビルドアップ配線板。7. The multilayer build-up wiring board according to claim 1, wherein a resin is filled in a concave portion of said lower via hole.
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|---|---|---|---|
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| MYPI20051113A MY144573A (en) | 1998-09-14 | 1999-09-10 | Printed circuit board and method for its production |
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