JP2000164888A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、透明導電膜である
ＩＴＯおよびそれを用いたイメージセンサー、太陽電
池、液晶ディスプレイ等のデバイスとその作製方法に関
する。本発明はＩＴＯの低抵抗化を目的とするものであ
り、さらに本発明はＩＴＯを透明導電膜として利用する
半導体装置、例えば、ＴＦＴ（薄膜トランジスタ）とＩ
ＴＯを組み合わせた装置を作製する際の工程の簡略化を
実現するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transparent conductive film, such as ITO, an image sensor, a solar cell, a liquid crystal display and the like using the same and a method of manufacturing the same. An object of the present invention is to reduce the resistance of ITO. Further, the present invention relates to a semiconductor device using ITO as a transparent conductive film, for example, a TFT (thin film transistor) and an I / O device.
This realizes simplification of a process when manufacturing an apparatus combining TO.
【０００２】[0002]
【従来の技術】ＩＴＯ（Indium Tin Oxide）は、その透
明性，電気伝導性から太陽電池，液晶ディスプレイ，イ
メージセンサー等、広い分野で用いられている。特にこ
れらの分野では高透過率，低抵抗が要求されることが多
く、ＩＴＯの作製方法としてはスパッタ法、蒸着法（電
子ビーム蒸着法を含む）、ＣＶＤ法（特にプラズマＣＶ
Ｄ法）、スプレー法等の多くの作製方法が用いられてい
る。この中でも特にスパッタ法は薄膜の密着性、低抵抗
性、透過率に優れ、最も一般的に用いられている。スパ
ッタ法には、印加電力に直流を用いるＤＣスパッタ法と
高周波を用いるＲＦスパッタ法があるが、ＤＣスパッタ
法の方が量産性に優れている。ＩＴＯ膜は多くの用途で
低抵抗が望ましいが、従来は、低抵抗膜を得るために基
板を加熱した状態での成膜や、室温で成膜した後に酸素
雰囲気中或いは大気中にてアニールすることがよく行な
われていた。2. Description of the Related Art ITO (Indium Tin Oxide) is used in a wide range of fields such as solar cells, liquid crystal displays and image sensors because of its transparency and electric conductivity. Particularly, in these fields, high transmittance and low resistance are often required, and as a method for producing ITO, a sputtering method, a vapor deposition method (including an electron beam vapor deposition method), and a CVD method (particularly, a plasma CV method).
Many methods such as D method) and spray method are used. Among these, the sputtering method is particularly excellent in adhesion, low resistance and transmittance of a thin film, and is most commonly used. The sputtering method includes a DC sputtering method using a direct current as an applied power and an RF sputtering method using a high frequency, and the DC sputtering method is superior in mass productivity. An ITO film is desired to have a low resistance in many applications. However, conventionally, in order to obtain a low-resistance film, a film is formed while heating a substrate, or a film is formed at room temperature and then annealed in an oxygen atmosphere or air. Things were going well.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、基板を
加熱した状態で成膜を行なう場合においては以下のよう
な問題点がある。まず第１に、加熱時間と冷却時間の問
題がある。現在では量産性を上げるため、タクトタイム
を短くする方向に進んでいるのに対し、この方法では成
膜する時の加熱と成膜した後の冷却に時間がかかりす
ぎ、実用的でない。第２に大量生産が進む現在では、ス
パッタ装置も大型化しているが、大型になればなるほど
加熱された基板の温度分布を均一に行なうことが困難に
なる。基板が均一に加熱されない場合、抵抗値のムラや
膜厚のムラが生じ、デバイスに用いることがむずかし
い。However, when the film is formed while the substrate is heated, there are the following problems. First, there is a problem of heating time and cooling time. At present, the tact time is being shortened in order to improve mass productivity, but in this method, it takes too much time for heating when forming a film and cooling after forming the film, which is not practical. Secondly, at present, mass production is progressing, and the size of a sputtering apparatus is also increasing. However, as the size of the sputtering apparatus increases, it becomes more difficult to make the temperature distribution of the heated substrate uniform. If the substrate is not heated uniformly, unevenness in resistance value and unevenness in film thickness occur, making it difficult to use the device.
【０００４】よって、通常は成膜時に基板を加熱する方
法はおこなわれず、もっぱら室温にて成膜後、大気中あ
るいは酸素雰囲気中でアニールを行なうことによって低
抵抗のＩＴＯ膜をえることがおこなわれてきた。[0004] Therefore, a method of heating a substrate during film formation is not usually carried out, and a low-resistance ITO film is obtained by performing annealing at room temperature and then in air or oxygen atmosphere. Have been.
【０００５】ところで、近年特に盛んになっているＴＦ
Ｔアクティブマトリクス型液晶ディスプレイや密着型イ
メージセンサーにＴＦＴ（薄膜トランジスタ）を用いた
ものがあるが、その作製方法としては、絶縁基板上にＴ
ＦＴ素子を作製した後、画素電極としてＩＴＯを作製す
る。この時ＴＦＴのドレイン（ソース）とＩＴＯが接続
される。一般に、使用されるＴＦＴの半導体には欠陥が
多く、電気特性は良好なものではないので、ＴＦＴを作
製した後、水素雰囲気中でアニール処理を行い、それに
よって半導体のチャネル部のダングリングボンドを減少
せしめることがよく行なわれるが、ＩＴＯの画素電極を
その後で形成すると、ＴＦＴ作製→水素アニール→室温
ＩＴＯ作製→大気（酸素）中アニールという工程を必要
としていた。[0005] By the way, TF, which has been particularly popular in recent years,
There are T active matrix type liquid crystal displays and contact type image sensors that use TFTs (thin film transistors).
After fabricating the FT element, ITO is fabricated as a pixel electrode. At this time, the drain (source) of the TFT and the ITO are connected. Generally, the TFT semiconductor used has many defects and the electrical characteristics are not good. Therefore, after manufacturing the TFT, annealing is performed in a hydrogen atmosphere, thereby forming a dangling bond in a channel portion of the semiconductor. Although the reduction is often performed, the subsequent formation of the ITO pixel electrode requires the steps of TFT fabrication → hydrogen annealing → room temperature ITO fabrication → annealing in air (oxygen).
【０００６】しかし、ＴＦＴ液晶ディスプレイ等におい
て、前述のようにＴＦＴ素子を作製した後に水素アニー
ルを行い、さらに室温にてＩＴＯを作製し、そのあとに
大気（酸素雰囲気）中でアニールを行なうとするとアニ
ールを２回行わなければならず、加えて大気（酸素雰囲
気）中アニールによって、ＴＦＴ素子の性能がダウン
し、モビリティーの低下や応答の急峻性の低下等の問題
が生じることもあった。However, in a TFT liquid crystal display or the like, it is assumed that hydrogen annealing is performed after the TFT element is manufactured as described above, ITO is manufactured at room temperature, and then annealing is performed in the air (oxygen atmosphere). Annealing must be performed twice, and in addition, annealing in the air (oxygen atmosphere) may reduce the performance of the TFT element and cause problems such as a decrease in mobility and a decrease in response steepness.
【０００７】[0007]
【課題を解決するための手段】上記問題点を解決するた
め本発明は、絶縁基板上に、基板を意図的に加熱するこ
となく、具体的には０〜１００℃の温度にてスパッタ法
を用いてＩＴＯ薄膜を作製した後に、水素雰囲気（濃度
９５％以上）中で２００〜４００℃、好ましくは２３０
〜３８０℃でアニールすることを特徴とする透明導電膜
の作製方法であり、さらに室温下にてＩＴＯ薄膜を作製
した後、水素雰囲気中でアニールする前にＩＴＯ薄膜の
パターニングを行うことを特徴とする透明導電膜の作製
方法である。また、上記のアニール工程においてはアニ
ールの時間を０．５〜３０時間、このましくは１〜５時
間とする。もちろん、アニール時間は得られるＩＴＯ膜
の特性と量産性、コスト等の兼ね合いで選択される。SUMMARY OF THE INVENTION In order to solve the above problems, the present invention provides a sputtering method on an insulating substrate at a temperature of 0 to 100 ° C. without intentionally heating the substrate. After forming an ITO thin film by using the same, the temperature is set to 200 to 400 ° C., preferably 230
This is a method for producing a transparent conductive film, characterized by annealing at ~ 380 ° C, further comprising, after producing an ITO thin film at room temperature, patterning the ITO thin film before annealing in a hydrogen atmosphere. This is a method for producing a transparent conductive film. In the above annealing step, the annealing time is 0.5 to 30 hours, preferably 1 to 5 hours. Of course, the annealing time is selected in consideration of the characteristics of the obtained ITO film, mass productivity, cost and the like.
【０００８】また、液晶電気光学装置、密着型イメージ
センサー等でＴＦＴ（薄膜トランジスタ）を基板上に作
製した場合には、絶縁基板上にＴＦＴを形成した後にＩ
ＴＯ薄膜を作製し、その後、前記ＴＦＴと前記ＩＴＯ薄
膜を水素雰囲気中に浸すことを特徴とする透明導電膜の
作製方法であって、特にＴＦＴを基板上に設ける場合に
は、ＩＴＯ薄膜を作製する工程と、ＴＦＴとＩＴＯ薄膜
を水素雰囲気中に浸す工程との間に前記ＩＴＯ薄膜をパ
ターニングする工程を有することを特徴とする透明導電
膜の作製方法を提案する。この場合においても、ＴＦＴ
とＩＴＯ薄膜を水素雰囲気中に浸す際の温度が２００〜
４００℃、好ましくは２３０〜３８０℃の場合、特に優
れた効果を得られることを主張するものである。In the case where a TFT (thin film transistor) is formed on a substrate using a liquid crystal electro-optical device, a contact image sensor, or the like, the TFT is formed on an insulating substrate.
A method for producing a transparent conductive film, characterized by producing a TO thin film and thereafter immersing the TFT and the ITO thin film in a hydrogen atmosphere. In particular, when the TFT is provided on a substrate, the ITO thin film is produced. And a step of patterning the ITO thin film between the step of immersing the TFT and the ITO thin film in a hydrogen atmosphere. Even in this case, the TFT
Temperature when immersing ITO thin film in hydrogen atmosphere
In the case of 400 ° C., preferably 230 to 380 ° C., it is claimed that particularly excellent effects can be obtained.
【０００９】特に本発明では、ＴＦＴとしては、半導体
領域上にゲイト電極が形成されたトップゲート型ＴＦＴ
を用いた場合に著しい特色を引き出すことができる。ト
ップゲート型ＴＦＴにおいては、ＴＦＴを形成した後に
層間絶縁物を形成し、その後、透明導電膜を選択的に形
成することがおこなわれる。従来は、層間絶縁物を形成
した後、ＴＦＴと透明導電膜を接続する金属電極・配線
を形成し、その後、透明導電膜を形成していた。これに
対し、本発明がより特色を発揮する構成は、層間絶縁物
を形成した後、透明導電膜を選択的に形成し、その後、
金属電極・配線を形成する工程であり、また、そのよう
な工程を経て作製された半導体装置である。特に、この
場合には該電極・配線の上面をアルミニウムを主体とす
る材料によって構成し、ＩＴＯ膜に接する下面にはクロ
ムや窒化チタン等のＩＴＯと良好なコンタクトの得られ
る材料によって形成することが望まれる。In particular, in the present invention, the TFT is a top gate type TFT having a gate electrode formed on a semiconductor region.
In the case where is used, a remarkable feature can be brought out. In a top gate type TFT, an interlayer insulator is formed after forming the TFT, and then a transparent conductive film is selectively formed. Conventionally, after forming an interlayer insulator, a metal electrode and a wiring for connecting a TFT and a transparent conductive film are formed, and then a transparent conductive film is formed. On the other hand, a configuration in which the present invention exhibits more special features is that after forming an interlayer insulator, a transparent conductive film is selectively formed, and then,
This is a step of forming metal electrodes and wirings, and a semiconductor device manufactured through such steps. In particular, in this case, the upper surface of the electrode / wiring should be made of a material mainly composed of aluminum, and the lower surface in contact with the ITO film should be made of a material such as chromium or titanium nitride which can make good contact with ITO. desired.
【００１０】このような構成において、上記のごとき、
水素アニールをおこなうと、外気に接したアルミニウム
の水素ガスに対する触媒作用によって、２５０〜３５０
℃の低温でも水素を活性化せしめることができ、よっ
て、以下の『作用』において詳述する本発明の水素アニ
ールの効果を著しく促進させる。結果として、低抵抗で
透明なＩＴＯ膜が得られる。４００℃以下で同じような
効果をアルミニウムを用いずに得るには水素プラズマを
使用すればよいのであるが、そのためにはプラズマ処理
装置を使用せねばならず、装置のコストのみならず、処
理能力で著しい制約を受ける。また、ＩＴＯ被膜のみな
らず、ＴＦＴ等の素子に対してもプラズマダメージが大
きいので望ましくない。In such a configuration, as described above,
When hydrogen annealing is performed, the catalytic action of the aluminum in contact with the outside air on the hydrogen gas results in 250 to 350 to 350 to 350.
Hydrogen can be activated even at a low temperature of ° C., and thus significantly promotes the effect of the hydrogen annealing of the present invention, which will be described in detail in the following “action”. As a result, a transparent ITO film having a low resistance is obtained. In order to obtain the same effect at 400 ° C. or less without using aluminum, hydrogen plasma may be used. For this purpose, a plasma processing apparatus must be used. Subject to significant restrictions. In addition, not only the ITO film but also a device such as a TFT is not desirable because plasma damage is large.
【００１１】また、従来のような、層間絶縁物を形成し
た後、金属電極・配線を形成した後、ＩＴＯ膜を形成す
る場合においては、金属電極・配線の材料としては少な
くともＩＴＯ膜に接する部分（該電極・配線の上面）に
は、アルミニウムを使用できず、また、アルミニウムが
外気に接していないので効果は小さくなる。しかしなが
ら、全くアルミニウムを使用しない方法に比べれば十分
な効果が得られる。同様に、該金属電極・配線に全くア
ルミニウムを用いずとも、ゲイト電極にアルミニウムを
用いればそれだけで大きな効果が得られる。In the case where an ITO film is formed after forming an interlayer insulator, forming a metal electrode / wiring, and forming a metal electrode / wiring as in the prior art, the material of the metal electrode / wiring should be at least a portion in contact with the ITO film. Aluminum cannot be used for (the upper surface of the electrode / wiring), and the effect is reduced because aluminum is not in contact with the outside air. However, a sufficient effect can be obtained as compared with the method using no aluminum at all. Similarly, even if aluminum is not used for the metal electrode / wiring at all, a great effect can be obtained by using aluminum for the gate electrode.
【００１２】〔作用〕本発明による作用について説明す
る。基板温度を０〜１００℃としてＤＣもしくはＲＦス
パッタ法にてＩＴＯを成膜した後のアニール処理の結果
を図１のグラフに示す。図の横軸はアニール温度，縦軸
は膜の比抵抗である。そして、アニール時間は６０分と
した。図からわかるように、アニール温度が約２００℃
を越えると水素（Ｈ2 ）雰囲気でのアニールの方が窒素
（Ｎ2 ）雰囲気でのアニールよりも比抵抗の値が小さく
なっていることがわかる。さらにＮ2 雰囲気では成膜時
の比抵抗よりアニール後のそれのほうが大きくなってい
るのに対し、Ｈ2 雰囲気ではアニール後のほうが低い値
となっている。[Operation] The operation of the present invention will be described. The graph of FIG. 1 shows the result of the annealing treatment after forming the ITO film by DC or RF sputtering at a substrate temperature of 0 to 100 ° C. The horizontal axis in the figure is the annealing temperature, and the vertical axis is the specific resistance of the film. The annealing time was 60 minutes. As can be seen from the figure, the annealing temperature is about 200 ° C.
It can be seen that the value of the specific resistance is smaller in annealing in a hydrogen (H 2 ) atmosphere than in annealing in a nitrogen (N 2 ) atmosphere. Furthermore, in the N 2 atmosphere, the resistivity after annealing is larger than the resistivity during film formation, whereas in the H 2 atmosphere, the value after annealing is lower.
【００１３】さらに図２においてアニール温度と光透過
率の関係について説明する。この場合においてもアニー
ル時間は６０分である。Further, the relationship between the annealing temperature and the light transmittance will be described with reference to FIG. Also in this case, the annealing time is 60 minutes.
【００１４】図２（１）に示すように１５０℃アニール
ではＮ2 雰囲気中，Ｈ2 雰囲気中ともに透過率の改善が
得られていないのに対し、図２（２），（３）に示すよ
うに３００℃，４００℃では特に短波長側ではアニール
により光透過率が改善され、大きい値が得られており、
特にＨ2 アニールでは効果が著しいことがわかる。[0014] N 2 atmosphere at 0.99 ° C. annealing as shown in FIG. 2 (1), while the improvement in both transmittance H 2 atmosphere is not obtained, FIG. 2 (2), shown in (3) As described above, at 300 ° C. and 400 ° C., the light transmittance is improved by annealing particularly on the short wavelength side, and a large value is obtained.
In particular, it can be seen that the effect is remarkable in H 2 annealing.
【００１５】また、図３には、アニール温度とエッチン
グレートについて示す。図からわかるようにアニール温
度が約２００℃を越えるとＨ2 ，Ｎ2 どちらの雰囲気中
でのアニール処理もエッチングレートが大幅に低下す
る。このため、ＩＴＯのパターニング処理はアニール処
理（２００℃以上）の前に行なうことが望ましいことが
わかる。FIG. 3 shows the annealing temperature and the etching rate. As can be seen from the figure, when the annealing temperature exceeds about 200 ° C., the etching rate is significantly reduced even in the annealing treatment in either the H 2 or N 2 atmosphere. Therefore, it is understood that it is desirable to perform the ITO patterning process before the annealing process (200 ° C. or higher).
【００１６】図４では、Ｈ2 雰囲気中でのアニール時間
を変えた場合の透過率について示す。図からわかるよう
に１時間程度のアニールで十分効果が得られており、そ
れ以上のアニールを行なってもそれ以上の効果は得られ
ない。つまりアニール時間は１時間程度で十分であると
いうことがわかる。FIG. 4 shows the transmittance when the annealing time in the H 2 atmosphere is changed. As can be seen from the figure, a sufficient effect is obtained by annealing for about one hour, and no further effect can be obtained by further annealing. That is, it is understood that the annealing time of about one hour is sufficient.
【００１７】透過率とＨ2 雰囲気中でのアニール時間の
関係を図５に示す。図５（１）の、１５０℃アニールで
は長波長側，短波長側ともにアニールによる改善がな
く、図５（２）の３００℃アニールでは長波長側，短波
長側ともにアニールによる改善が見られる。アニール時
間も約３０分で効果が得られており、この場合にも１時
間程度のアニールで十分であると思われる。FIG. 5 shows the relationship between the transmittance and the annealing time in an H 2 atmosphere. In FIG. 5A, there is no improvement by annealing at 150 ° C. annealing on both the long wavelength side and the short wavelength side, and at 300 ° C. annealing of FIG. 5B, improvement by annealing is observed on both the long wavelength side and the short wavelength side. The effect is obtained with an annealing time of about 30 minutes. In this case, annealing for about 1 hour seems to be sufficient.
【００１８】ところで、本発明は以上述べてきたことの
他にもさらなる応用を有しているのでその点について説
明する。本発明ではＴＦＴ素子を作製した後にＩＴＯを
作製する場合、ＴＦＴ素子作製→ＩＴＯ作製→水素アニ
ールとすることができ、従来の酸素（大気）中でのアニ
ール工程を削除することができる。以下に実施例を用い
て本発明をさらに詳しく説明する。The present invention has further applications in addition to those described above, so that point will be described. In the present invention, when manufacturing ITO after manufacturing a TFT element, TFT element manufacturing → ITO manufacturing → hydrogen annealing can be performed, and the conventional annealing step in oxygen (atmosphere) can be omitted. Hereinafter, the present invention will be described in more detail with reference to Examples.
【００１９】[0019]
【実施例】〔実施例１〕本実施例では、単純マトリック
ス液晶ディスプレイ（ＳＴＮ）を作製する場合のＩＴＯ
作製についての例を示す。[Embodiment 1] In this embodiment, an ITO for manufacturing a simple matrix liquid crystal display (STN) is described.
An example of fabrication will be described.
【００２０】研磨された３００×２００サイズのソーダ
ライムガラス上にナトリウムブロッキング層としてＣＶ
Ｄ法にてSiO2膜を２０ｎｍの厚さに成膜した。そして、
ＤＣマグネトロンスパッタ法にてＩＴＯ膜を作製した。
この時の条件は、背圧７×１０-6Ｔｏｒｒ，酸素分圧５
×１０-5，スパッタ圧５×１０-3，スパッタ電流１．５
Ａである。作製された膜の膜厚は１５０ｎｍ、シート抵
抗は４５オーム，比抵抗は６．８×１０-4オーム・セン
チメートルであった。これを市販のエッチャントを用い
てパターニングを行ない、６４０本の電極パターンを得
た（ＳＥＧ側）。また４８０本の電極パターンを得た
（ＣＯＭ側）。この後、水素雰囲気中でアニールを行っ
た。この時の条件は、アニール温度３００℃，アニール
時間６０分である。この結果比抵抗が３．０×１０-4，
シート抵抗が２０オームとなった。こうして得た基板を
洗浄後、配向膜としてポリイミドを印刷法により塗布
し、５０ｎｍのポリイミド薄膜を得た。CV as a sodium blocking layer on polished 300 × 200 soda lime glass
An SiO 2 film was formed to a thickness of 20 nm by Method D. And
An ITO film was formed by DC magnetron sputtering.
The conditions at this time were as follows: back pressure 7 × 10 −6 Torr, oxygen partial pressure 5
× 10 -5 , sputtering pressure 5 × 10 -3 , sputtering current 1.5
A. The prepared film had a thickness of 150 nm, a sheet resistance of 45 ohm, and a specific resistance of 6.8 × 10 -4 ohm-cm. This was patterned using a commercially available etchant to obtain 640 electrode patterns (SEG side). In addition, 480 electrode patterns were obtained (COM side). Thereafter, annealing was performed in a hydrogen atmosphere. The conditions at this time are an annealing temperature of 300 ° C. and an annealing time of 60 minutes. As a result, the specific resistance is 3.0 × 10 −4 ,
The sheet resistance became 20 ohms. After washing the substrate thus obtained, polyimide was applied as an alignment film by a printing method to obtain a polyimide thin film of 50 nm.
【００２１】そして、ポリイミド薄膜の表面を綿布を用
いてラビングを行ない、ＣＯＭ側基板上に６ミクロンの
樹脂スペーサーを散布し、ＳＥＧ側基板上にエポキシ系
熱硬化接着材をスクリーン印刷によって印刷し、両者を
貼り合わせた。そして液晶を注入した。さらに偏光板を
貼り、回路を接続し、液晶ディスプレイを得た。本実施
例のようにＩＴＯ膜を室温にて成膜することによってタ
クトタイムを短くすることができ、量産性を高めること
ができる。さらに室温成膜のため、エッチング時間も短
くなり、そのうえ後の水素アニールによってシート抵抗
を小さくすることができた。このことは、印加する信号
のなまりをふせぐために非常に重要なことである。Then, the surface of the polyimide thin film is rubbed using a cotton cloth, a 6-micron resin spacer is sprayed on the COM-side substrate, and an epoxy thermosetting adhesive is printed on the SEG-side substrate by screen printing. Both were pasted together. Then, liquid crystal was injected. Further, a polarizing plate was attached and a circuit was connected to obtain a liquid crystal display. By forming the ITO film at room temperature as in this embodiment, the tact time can be shortened and the mass productivity can be improved. Further, since the film was formed at room temperature, the etching time was shortened, and the sheet resistance could be reduced by the subsequent hydrogen annealing. This is very important for suppressing the rounding of the applied signal.
【００２２】〔実施例２〕本実施例では、本発明のＩＴ
Ｏ膜の作製方法のうちで、さらに成膜時の酸素分圧，ス
パッタ圧，スパッタ電流について言及しておく。図６に
酸素分圧（スパッタ圧に対する比で表す）によるアニー
ル温度と比抵抗との関係を示す。なお、アニール時間は
６０分，水素雰囲気，スパッタ圧は３×１０-3Ｔｏｒ
ｒ，スパッタ電流は１．５Ａである。[Embodiment 2] In this embodiment, the IT
Among the methods for forming the O film, the oxygen partial pressure, sputter pressure, and sputter current during film formation are further mentioned. FIG. 6 shows the relationship between the annealing temperature based on the oxygen partial pressure (expressed as a ratio to the sputtering pressure) and the specific resistance. Note that the annealing time is 60 minutes, the hydrogen atmosphere, and the sputtering pressure is 3 × 10 −3 Torr.
r, sputter current is 1.5A.
【００２３】図からわかるように，酸素分圧がかわるこ
とによって膜のアニール前の抵抗は大きくばらついてい
るが、２００℃を超え、４００℃までの温度でアニール
することによって膜の抵抗値のばらつきが小さくなって
いくことがわかる。これより、本発明を用いることによ
って、ＩＴＯ膜作製プロセスにおいて、非常にマージン
が広くなると言える。As can be seen from the figure, the resistance of the film before annealing varies greatly due to the change in the oxygen partial pressure, but the annealing of the film at a temperature exceeding 200.degree. It turns out that becomes smaller. From this, it can be said that the use of the present invention greatly widens the margin in the ITO film forming process.
【００２４】さらに図７にスパッタ圧によるアニール温
度と比抵抗との関係を示す。なお、アニール時間は６０
分，水素雰囲気，酸素分圧は３％，スパッタ電流は１．
５Ａである。図からわかるように、スパッタ圧がかわる
ことによって膜のアニール前の抵抗は大きくばらついて
いるが、２００℃を超え、４００℃までの温度でアニー
ルすることによってスパッタ圧が３〜６×１０-3Ｔｏｒ
ｒで成膜した膜の抵抗値が低く、かつばらつきも小さく
なっていることがわかる。FIG. 7 shows the relationship between the annealing temperature depending on the sputtering pressure and the specific resistance. The annealing time is 60
Min, hydrogen atmosphere, oxygen partial pressure 3%, sputtering current 1.
5A. As can be seen from the figure, the resistance of the film before annealing varies greatly due to the change of the sputtering pressure, but the annealing pressure of more than 200 ° C. and up to 400 ° C. makes the sputtering pressure 3-6 × 10 −3. Tor
It can be seen that the resistance value of the film formed by r is low and the variation is small.
【００２５】また図８にはスパッタ電流によるアニール
温度と比抵抗との関係を示す。なお、アニール時間は６
０分，水素雰囲気，酸素分圧は３％，スパッタ圧は３×
１０ -3Ｔｏｒｒである。FIG. 8 shows annealing by sputtering current.
3 shows the relationship between temperature and specific resistance. The annealing time is 6
0 min, hydrogen atmosphere, oxygen partial pressure 3%, sputtering pressure 3 ×
10 -3Torr.
【００２６】図からわかるように、２００℃を超える温
度でアニールを行うことによって、抵抗値が小さくなっ
ており、さらにスパッタ電流への依存性も小さくなって
いることがわかる。従って、スパッタ電流の点において
も本発明の水素アニールはプロセスマージンを広くする
ものとして期待できる。As can be seen from the figure, by performing the annealing at a temperature exceeding 200 ° C., the resistance value is reduced, and the dependence on the sputtering current is reduced. Therefore, the hydrogen annealing of the present invention can be expected to increase the process margin in sputter current.
【００２７】〔実施例３〕本実施例の詳細な条件は、特
願平４−３０２２０号とほとんど同じであるので、特別
には詳述しない。まず、基板として合成石英ガラスを使
用し、プラズマＣＶＤ法もしくは減圧ＣＶＤ法で下地の
酸化珪素皮膜を厚さ１００〜８００ｎｍだけ、スパッタ
法によって形成した。その上にアモルファスシリコン被
膜をプラズマＣＶＤ法によって２０〜１００ｎｍだけ形
成し、６００℃で１２〜７２時間、窒素雰囲気中でアニ
ールし、結晶化させた。さらに、これをパターニングし
て、島状の半導体領域（ＮチャネルＴＦＴ用とＰチャネ
ルＴＦＴ用）とを形成した。さらに、スパッタ法によっ
て、ゲイト酸化膜を厚さ５０〜２００ｎｍだけ堆積し
た。[Embodiment 3] The detailed conditions of this embodiment are almost the same as those of Japanese Patent Application No. Hei 4-30220, and will not be described in detail. First, using a synthetic quartz glass as a substrate, an underlying silicon oxide film having a thickness of 100 to 800 nm was formed by a sputtering method by a plasma CVD method or a low pressure CVD method. An amorphous silicon film was formed thereon by plasma CVD to a thickness of 20 to 100 nm, and annealed at 600 ° C. for 12 to 72 hours in a nitrogen atmosphere to crystallize. This was further patterned to form island-shaped semiconductor regions (for N-channel TFT and P-channel TFT). Further, a gate oxide film having a thickness of 50 to 200 nm was deposited by a sputtering method.
【００２８】次に、スパッタリング法もしくは電子ビー
ム蒸着法によってアルミニウム被膜を形成して、これを
パターニングし、ゲイト電極・配線を形成した。このよ
うにしてＴＦＴの外形を整えた。さらに、電解溶液中で
ゲイト電極・配線に電流を通じ、陽極酸化法によって、
酸化アルミニウム膜を形成した。陽極酸化の条件として
は、本発明人等の発明である特願平４−３０２２０号に
記述された方法を採用した。Next, an aluminum film was formed by a sputtering method or an electron beam evaporation method, and this was patterned to form a gate electrode and wiring. Thus, the outer shape of the TFT was adjusted. Furthermore, a current is passed through the gate electrode and wiring in the electrolytic solution,
An aluminum oxide film was formed. As the conditions for the anodic oxidation, the method described in Japanese Patent Application No. 4-30220, which was an invention of the present inventors, was employed.
【００２９】次に、ゲイト酸化膜に電極形成用の穴を形
成し、クロムによって配線を形成した。そして、電流を
通じた。このときには電位差は３０〜１００Ｖ、好まし
くは３５〜５０Ｖとした。このような状況では電流の自
己発熱とエレクトロマイグレーション効果によって、半
導体領域がアニールされる。さらに、ゲイト電極には負
の電圧を印加した。ゲイト電極には−３０〜−１００
Ｖ、好ましくは−３５〜−５０Ｖの電圧を印加した。こ
の状態を１時間継続した。さらに、ゲイト電極に負の電
圧を印加しているあいだに、基板の裏面から波長３００
〜３５０ｎｍの紫外光（パワー密度は、例えば、１００
〜３００ｍＷ／ｃｍ2 ）を照射した。Next, holes for forming electrodes were formed in the gate oxide film, and wiring was formed with chromium. And through the current. At this time, the potential difference was 30 to 100 V, preferably 35 to 50 V. In such a situation, the semiconductor region is annealed by the self-heating of the current and the electromigration effect. Further, a negative voltage was applied to the gate electrode. -30 to -100 for the gate electrode
V, preferably -35 to -50 V. This state was continued for one hour. Further, while a negative voltage is applied to the gate electrode, a wavelength of 300
-350 nm ultraviolet light (power density is, for example, 100
３００300 mW / cm 2 ).
【００３０】例えば、半導体領域中にナトリウム等の可
動イオンがあったとしても、このような電圧の印加によ
って掃き出されてしまう。また、このような電界の存在
によって、自由な水素イオンが半導体領域の中を流さ
れ、半導体（シリコン）中のダングリングボンドにトラ
ップされて、そのダングリングボンドをターミネイトす
る。このような効果は、本発明人等の発明である特公平
３−１９６９４号に記述されている。しかしながら、そ
れには半導体内のバルクの欠陥を改善の可能性は示され
ているが、絶縁ゲイト型半導体素子（キャパシタを含
む）では重要とされるゲイト絶縁膜と半導体領域の界面
の改善については特に記述されていなかった。また、電
界の印加だけでは除去することが困難な欠陥について
は、上記の紫外線照射が有効である。For example, even if mobile ions such as sodium are present in the semiconductor region, they are swept out by the application of such a voltage. Further, due to the presence of such an electric field, free hydrogen ions are caused to flow in the semiconductor region, trapped by dangling bonds in the semiconductor (silicon), and terminate the dangling bonds. Such an effect is described in Japanese Patent Publication No. Hei 3-19694, which is an invention of the present inventors. However, although it shows the possibility of improving bulk defects in the semiconductor, it is particularly important to improve the interface between the gate insulating film and the semiconductor region, which is important in an insulated gate semiconductor device (including a capacitor). Was not described. The above-mentioned irradiation with ultraviolet rays is effective for defects which are difficult to be removed only by application of an electric field.
【００３１】その後、イオン注入法によって、Ｎ型不純
物領域（ソース、ドレイン）とＰ型不純物領域をそれぞ
れ形成した。この工程は公知のＣＭＯＳ技術を使用し
た。その後、レーザーアニールをおこない、レーザーア
ニール後は、通常のように、酸化珪素のスパッタ成膜に
よって層間絶縁物を形成し、公知のフォトリソグラフィ
ー技術によって電極用孔を形成して、半導体領域あるい
はゲイト電極・配線の表面を露出させ、最後に、第２の
金属被膜（窒化チタンあるいはクロム）を選択的に形成
して、これを電極・配線とした。この後ＩＴＯ膜を作製
し、パターニングを行った後、２５０〜４００℃の水素
雰囲気で３０分〜３時間、本実施例では１時間アニール
をおこない、半導体領域に水素を添加し、格子欠陥（ダ
ングリングボンド等）を減らしとともに、ＩＴＯの抵抗
を低下させ、光透過率を向上させた。Thereafter, an N-type impurity region (source, drain) and a P-type impurity region were formed by ion implantation. This process used a known CMOS technology. Thereafter, laser annealing is performed. After the laser annealing, an interlayer insulator is formed by sputtering silicon oxide as usual, an electrode hole is formed by a known photolithography technique, and a semiconductor region or a gate electrode is formed. -The surface of the wiring was exposed, and finally, a second metal film (titanium nitride or chromium) was selectively formed and used as an electrode and a wiring. Thereafter, an ITO film is formed and patterned, and then annealed in a hydrogen atmosphere at 250 to 400 ° C. for 30 minutes to 3 hours, in this embodiment, 1 hour, hydrogen is added to the semiconductor region, and lattice defects (dangling) are caused. Ring bond), the resistance of ITO was reduced, and the light transmittance was improved.
【００３２】〔実施例４〕本発明によってアクティブマ
トリクスを形成した例を図９に示す。基板１としてはコ
ーニング７０５９ガラス基板（厚さ１．１ｍｍ、３００
×４００ｍｍ）を使用した。この基板上にプラズマＣＶ
Ｄ法で全面に厚さ５〜５０ｎｍ、好ましくは５〜２０ｎ
ｍの窒化珪素膜２を形成した。このように、基板を窒化
珪素または酸化アルミニウムの皮膜でコーティングして
これをブロッキング層とする技術は、特願平３−２３８
７１０、同３−２３８７１４に記述されている。Embodiment 4 FIG. 9 shows an example in which an active matrix is formed according to the present invention. As the substrate 1, a Corning 7059 glass substrate (thickness: 1.1 mm, 300 mm
× 400 mm). Plasma CV on this substrate
The thickness is 5 to 50 nm, preferably 5 to 20 n on the entire surface by the method D.
m of silicon nitride film 2 was formed. As described above, a technique in which a substrate is coated with a film of silicon nitride or aluminum oxide and used as a blocking layer is disclosed in Japanese Patent Application No. 3-238.
710 and 3-238714.
【００３３】ついで下地酸化膜３として厚さ１００〜３
００ｎｍの酸化珪素膜を形成した。この酸化膜の形成方
法としては、酸素雰囲気中でのスパッタ法やＴＥＯＳを
プラズマＣＶＤ法で分解・堆積した膜を４５０〜６５０
℃でアニールしてもよい。Next, the base oxide film 3 having a thickness of 100 to 3
A 00 nm silicon oxide film was formed. The oxide film may be formed by sputtering in an oxygen atmosphere or a film obtained by decomposing and depositing TEOS by a plasma CVD method.
C. may be annealed.
【００３４】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファス状のシリコン膜４を３０〜１５０
ｎｍ、好ましくは５０〜１００ｎｍ堆積し、さらに、プ
ラズマＣＶＤ法によって、保護層５として、厚さ２０〜
１００ｎｍ、好ましくは５０〜７０ｎｍの酸化珪素また
は窒化珪素膜を形成した。そして、波長４００ｎｍ以下
のパルスレーザー光、例えばＫｒＦレーザー光（２４８
ｎｍ）を照射して、このシリコン膜４の結晶性を改善せ
しめた。このときにはレーザー光のエネルギー密度は２
００〜３５０ｍＪ／ｃｍ2 が好ましい。また、ショット
数も１〜２０回が好ましい。ここまでの工程を図９
（Ａ）に示す。このようなレーザー光による結晶性の改
善の代わりに、基板を６００℃で２４〜７２時間アニー
ルして結晶化せしめてもよい。After that, the amorphous silicon film 4 is formed by plasma CVD or LPCVD to a thickness of 30 to 150 nm.
nm, preferably 50 to 100 nm, and as a protective layer 5 by plasma CVD, a thickness of 20 to 100 nm.
A silicon oxide or silicon nitride film having a thickness of 100 nm, preferably 50 to 70 nm was formed. Then, a pulse laser beam having a wavelength of 400 nm or less, for example, a KrF laser beam (248
nm) to improve the crystallinity of the silicon film 4. At this time, the energy density of the laser light is 2
It is preferably from 00 to 350 mJ / cm 2 . Also, the number of shots is preferably 1 to 20 times. The steps so far are shown in FIG.
It is shown in (A). Instead of improving the crystallinity by such a laser beam, the substrate may be annealed at 600 ° C. for 24 to 72 hours for crystallization.
【００３５】次に、保護層を除去して、シリコン膜を島
状の領域６にパターニングし、さらに、ＴＥＯＳをプラ
ズマＣＶＤ法で分解・堆積した膜を４５０〜６５０℃で
アニールする方法や酸素雰囲気中でのスパッタ法によっ
て、ゲイト酸化膜７を形成した。特に前者の方法を採用
する場合には、本工程の温度によって、基板に歪みや縮
みが生じ、後のマスク合わせが困難となる恐れがあるの
で大面積基板を扱う場合には十分に注意しなければなら
ない。また、スパッタ法では基板温度は１５０℃以下に
できるが、膜中のダングリングボンド等を減らして、固
定電荷の影響を減らすために水素中で３００〜４５０
℃、好ましくは３５０〜４００℃のアニールをすること
が望ましい。Next, the protective layer is removed, the silicon film is patterned into island-like regions 6, and a film obtained by decomposing and depositing TEOS by plasma CVD is annealed at 450 to 650 ° C. or an oxygen atmosphere. Gate oxide film 7 was formed by a sputtering method in the inside. In particular, when using the former method, the temperature in this step may cause distortion or shrinkage of the substrate, which may make subsequent mask alignment difficult.Therefore, care must be taken when handling large-area substrates. Must. In addition, the substrate temperature can be set to 150 ° C. or lower by sputtering, but in order to reduce dangling bonds and the like in the film and reduce the influence of fixed charges, 300 to 450 ° C.
C., preferably at 350 to 400.degree.
【００３６】その後、厚さ２００ｎｍ〜５μｍのアルミ
ニウム膜を電子ビーム蒸着法によって形成して、これを
パターニングし、図９（Ｂ）に示すようにゲイト電極８
を形成した。さらに、基板を電解溶液に浸してゲイト電
極に電流を通じ、その周囲に陽極酸化物の層９を形成し
た。なお、この陽極酸化の詳細な条件は、本発明人等の
発明である特願平４−３０２２０、同４−３８６３７お
よび同４−５４３２２に示される。本実施例では陽極酸
化膜の厚さは２００〜２３０ｎｍとした。Thereafter, an aluminum film having a thickness of 200 nm to 5 μm is formed by an electron beam evaporation method, and is patterned to form a gate electrode 8 as shown in FIG.
Was formed. Further, the substrate was immersed in an electrolytic solution, and a current was passed through the gate electrode to form an anodic oxide layer 9 therearound. The detailed conditions of the anodic oxidation are described in Japanese Patent Application Nos. 4-30220, 4-38637 and 4-54322 of the present inventors. In this embodiment, the thickness of the anodic oxide film is 200 to 230 nm.
【００３７】その後、イオンドーピング法によって、Ｔ
ＦＴの島状シリコン膜中に、ゲイト電極部（すなわちゲ
イト電極とその周囲の陽極酸化膜）をマスクとして自己
整合的に不純物を注入した。この際には、フォスフィン
（ＰＨ3 ）をドーピングガスとして燐を注入した。燐の
ドーズ量は２〜８×１０15ｃｍ-2とした。不純物領域を
Ｐ型とするためにはドーピングガスとしてジボラン（Ｂ
2 Ｈ6 ）を用いればよい。After that, by ion doping, T
Impurities were implanted into the island-like silicon film of the FT in a self-aligned manner using the gate electrode portion (that is, the gate electrode and the surrounding anodic oxide film) as a mask. At this time, phosphorus was injected using phosphine (PH 3 ) as a doping gas. The dose of phosphorus was 2 to 8 × 10 15 cm −2 . To make the impurity region P-type, diborane (B
2 H 6 ) may be used.
【００３８】その後、図９（Ｃ）に示すようにＫｒＦエ
キシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓ
ｅｃ）を照射して、上記不純物領域の導入によって、結
晶性の劣化した部分の結晶性を改善させた。レーザーの
エネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好まし
くは２５０〜３００ｍＪ／ｃｍ2 とした。この結果、Ｎ
型の領域１０、１１が形成された。この領域のシート抵
抗は２００〜８００Ω／□であった。Thereafter, as shown in FIG. 9C, a KrF excimer laser (wavelength: 248 nm, pulse width: 20 ns)
ec) was applied to improve the crystallinity of the portion where the crystallinity was deteriorated by introducing the impurity region. The energy density of the laser was 200 to 400 mJ / cm 2 , preferably 250 to 300 mJ / cm 2 . As a result, N
Mold regions 10, 11 were formed. The sheet resistance in this region was 200 to 800 Ω / □.
【００３９】その後、図９（Ｄ）に示すように、酸化珪
素によって層間絶縁物１２を形成し、さらに、画素電極
１３をＩＴＯによって形成した。ＩＴＯの成膜はＤＣス
パッタ法を用い、基板を加熱しない状態でおこなった。
プラズマによる加熱のために基板温度は５０〜１００℃
に達していたが、基板を強制的に冷却することによっ
て、５０℃以下としてもよい。ＩＴＯ成膜後、これを画
素電極の形状にパターニングした。その後、コンタクト
ホールを形成して、スパッタ法によって厚さ５〜５０ｎ
ｍのクロム膜と厚さ２００〜１０００ｎｍのアルミニウ
ム膜を連続的に形成した。そして、この多層膜をパター
ニングして、図９（Ｅ）に示すように電極・配線１４、
１５を形成し、このうち一方の電極１５はＩＴＯにも接
続するようにした。図から分かるように、この電極１５
のＩＴＯ膜１３に接する部分はクロム膜１６からできて
いるために、コンタクトが良好であった。クロムの代わ
りに窒化チタンを用いても同様に良好なコンタクトが得
られる。また、クロムた窒化チタンは抵抗が大きいのに
対し、上層のアルミニウムは抵抗が小さいので全体とし
ての配線抵抗は低く抑えられる。Thereafter, as shown in FIG. 9D, an interlayer insulator 12 was formed of silicon oxide, and a pixel electrode 13 was formed of ITO. The ITO film was formed by using a DC sputtering method without heating the substrate.
Substrate temperature is 50-100 ° C for heating by plasma
However, the temperature may be lowered to 50 ° C. or lower by forcibly cooling the substrate. After ITO film formation, this was patterned into the shape of a pixel electrode. Thereafter, a contact hole is formed, and a thickness of 5 to 50 n is formed by a sputtering method.
m chromium film and an aluminum film having a thickness of 200 to 1000 nm were continuously formed. Then, the multilayer film is patterned to form the electrodes / wirings 14 as shown in FIG.
15 were formed, and one of the electrodes 15 was also connected to ITO. As can be seen from FIG.
Since the portion in contact with the ITO film 13 was made of the chromium film 16, the contact was good. Similarly good contact can be obtained by using titanium nitride instead of chromium. Further, while chromium and titanium nitride have high resistance, aluminum in the upper layer has low resistance, so that the overall wiring resistance can be kept low.
【００４０】この状態で、基板を９９．９％の大気圧水
素中におき、２５０〜４００℃、代表的には３５０℃で
３０〜６０分間アニールして、シリコンの水素化および
ＩＴＯ膜１３の水素アニールを完了した。In this state, the substrate is placed in 99.9% hydrogen at atmospheric pressure, and annealed at 250 to 400 ° C., typically 350 ° C. for 30 to 60 minutes to hydrogenate silicon and form the ITO film 13. Hydrogen annealing was completed.
【００４１】[0041]
【発明の効果】以上述べたように本発明は従来のＩＴＯ
作製方法にはまったくなかった新しい室温成膜後の水素
アニールという方法を用いることによって、量産性を高
め、低抵抗，高透過率の透明導電膜を得ることができる
とともに、パターニング特性も良好な膜が得られる。さ
らにＴＦＴ素子と同時に作製する場合には工程数の削減
ができ、さらに量産性が増大する。As described above, the present invention relates to the conventional ITO.
By using a new method of hydrogen annealing after film formation at room temperature, which was not a method of manufacture, a transparent conductive film with low resistance and high transmittance can be obtained with high productivity, and patterning characteristics are good. Is obtained. Further, in the case of manufacturing simultaneously with the TFT element, the number of steps can be reduced, and mass productivity is further increased.
【図１】アニール温度と比抵抗のグラフを示す。FIG. 1 shows a graph of annealing temperature and specific resistance.
【図２】透過率の波長依存性を示す。FIG. 2 shows the wavelength dependence of transmittance.
【図３】エッチングレートのアニール温度依存性を示
す。FIG. 3 shows an annealing temperature dependency of an etching rate.
【図４】アニール時間をかえたときの透過率の波長依存
性を示す。FIG. 4 shows the wavelength dependence of the transmittance when the annealing time is changed.
【図５】透過率のアニール時間依存性を示す。FIG. 5 shows the dependence of transmittance on annealing time.
【図６】酸素分圧をかえたときの比抵抗のアニール温度
依存性を示す。FIG. 6 shows the annealing temperature dependence of the specific resistance when the oxygen partial pressure is changed.
【図７】スパッタ圧をかえたときの比抵抗のアニール温
度依存性を示す。FIG. 7 shows the annealing temperature dependence of the specific resistance when the sputtering pressure is changed.
【図８】スパッタ電流をかえたときの比抵抗のアニール
温度依存性を示す。FIG. 8 shows the annealing temperature dependence of the specific resistance when the sputtering current is changed.
【図９】本発明による液晶表示素子部の作製工程例を示
す。FIG. 9 shows an example of a manufacturing process of a liquid crystal display element portion according to the present invention.
１ 基板 ２ 窒化珪素（もしくは酸化アルミニウ
ム）膜 ３ 下地酸化珪素膜 ４ シリコン層 ５ 保護膜（酸化珪素もしくは窒化珪
素） ６ 島状半導体領域 ７ ゲイト酸化膜（酸化珪素） ８ ゲイト電極（アルミニウム） ９ 陽極酸化物（酸化アルミニウム） １０、１１ 不純物領域（ソース、ドレイン） １２ 層間絶縁物（酸化珪素） １３ 画素電極（ＩＴＯ） １４ データ側電極・配線 １５ 画素側電極 １６ 下層金属層（クロムもしくは窒化チ
タン）Reference Signs List 1 substrate 2 silicon nitride (or aluminum oxide) film 3 base silicon oxide film 4 silicon layer 5 protective film (silicon oxide or silicon nitride) 6 island-shaped semiconductor region 7 gate oxide film (silicon oxide) 8 gate electrode (aluminum) 9 anode Oxide (aluminum oxide) 10, 11 Impurity region (source, drain) 12 Interlayer insulator (silicon oxide) 13 Pixel electrode (ITO) 14 Data side electrode / wiring 15 Pixel side electrode 16 Lower metal layer (chromium or titanium nitride)
Claims (7)
素膜上に酸化珪素膜と、前記酸化珪素膜上に結晶化され
た珪素膜とを有することを特徴とする半導体装置。1. A semiconductor device comprising: a silicon nitride film on an insulating substrate; a silicon oxide film on the silicon nitride film; and a silicon film crystallized on the silicon oxide film.
厚は５〜２０ｎｍであることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the silicon nitride film has a thickness of 5 to 20 nm.
化珪素膜の膜厚は１００〜３００ｎｍであることを特徴
とする半導体装置。3. The semiconductor device according to claim 1, wherein the silicon oxide film has a thickness of 100 to 300 nm.
前記酸化珪素膜はＴＥＯＳをプラズマＣＶＤ法で分解し
て形成された膜であることを特徴とする半導体装置。4. The method according to claim 1, wherein
The semiconductor device, wherein the silicon oxide film is a film formed by decomposing TEOS by a plasma CVD method.
前記珪素膜の膜厚は３０〜１５０ｎｍであることを特徴
とする半導体装置。5. The method according to claim 1, wherein:
A semiconductor device, wherein the silicon film has a thickness of 30 to 150 nm.
素膜に接する珪素膜と、前記珪素膜に接する第２の酸化
珪素膜とを有し、前記第１の酸化珪素膜及び前記第２の
酸化珪素膜は、ＴＥＯＳをプラズマＣＶＤ法で分解して
形成された膜であることを特徴とする半導体装置。6. A semiconductor device, comprising: a first silicon oxide film; a silicon film in contact with the first silicon oxide film; and a second silicon oxide film in contact with the silicon film. The semiconductor device, wherein the second silicon oxide film is a film formed by decomposing TEOS by a plasma CVD method.
膜及び前記第２の酸化珪素膜は、前記ＴＥＯＳをプラズ
マＣＶＤ法で分解して形成された膜を４５０〜６５０℃
でアニールした膜であることを特徴とする半導体装置。7. The method according to claim 6, wherein the first silicon oxide film and the second silicon oxide film are formed by decomposing the TEOS by a plasma CVD method at 450 to 650 ° C.
A semiconductor device characterized by being a film annealed in step (a).
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