JP2000164598A - Manufacture of semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain a technique for eliminating or reducing catalysis element from a crystallizable semiconductor film which contains silicon by a low- temperature process. SOLUTION: A catalysis element is introduced into an amorphous semiconductor film 103, is crystallized through heat treatment and irradiation of a laser beam to obtain a crystallizable semiconductor film 106. Then, the catalysis element in the crystallizable semiconductor film 106 is allowed to separate into a liquid phase due to reaction with the heated liquid phase, thus obtaining a crystallizable semiconductor film 110 where the concentration of the catalysis element is reduced. The film 110 is subjected to patterning, thus obtaining a semiconductor layer 111 of a semiconductor device.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、非晶質半導体薄膜
を結晶化して形成された結晶質半導体膜を利用した半導
体装置の作製方法に関するものであり、特に薄膜トラン
ジスタ（Thin Film Transistor：ＴＦＴ）等の半導体装
置の作製方法に関する。本発明の半導体装置は、薄膜ト
ランジスタ（ＴＦＴ）やＭＯＳトランジスタ等の素子だ
けでなく、これら絶縁ゲート型トランジスタで構成され
た半導体回路を有する表示装置やイメージセンサ等の電
気光学装置をも含むものである。加えて、本発明の半導
体装置は、これらの表示装置および電気光学装置を搭載
した電子機器をも含むものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device using a crystalline semiconductor film formed by crystallizing an amorphous semiconductor thin film, and more particularly to a thin film transistor (TFT) and the like. The present invention relates to a method for manufacturing a semiconductor device. The semiconductor device of the present invention includes not only elements such as thin film transistors (TFTs) and MOS transistors but also electro-optical devices such as display devices and image sensors having a semiconductor circuit composed of these insulated gate transistors. In addition, the semiconductor device of the present invention includes an electronic device equipped with the display device and the electro-optical device.

【０００２】[0002]

【従来の技術】近年、ガラス基板等に上にＴＦＴを形成
して半導体回路を構成する技術が急速に進んでいる。そ
のような半導体回路としてはアクティブマトリクス型液
晶表示装置のような電気光学装置が代表的である。2. Description of the Related Art In recent years, a technique for forming a TFT on a glass substrate or the like to form a semiconductor circuit has been rapidly advanced. As such a semiconductor circuit, an electro-optical device such as an active matrix type liquid crystal display device is typical.

【０００３】アクティブマトリクス型液晶表示装置と
は、同一基板上に画素マトリクス回路とドライバー回路
とを設けたモノシリック型表示装置である。さらにメモ
リ回路やクロック発生回路等のロジック回路を内蔵した
システムオンパネルの開発も進められている。An active matrix type liquid crystal display device is a monolithic type display device in which a pixel matrix circuit and a driver circuit are provided on the same substrate. Further, development of a system-on-panel having a built-in logic circuit such as a memory circuit and a clock generation circuit is also in progress.

【０００４】このようなドライバー回路やロジック回路
は高速動作を行う必要があるので、活性層として非晶質
珪素膜（アモルファスシリコン膜）を用いることは不適
当である。そのため、現状では結晶質珪素膜（ポリシリ
コン膜）を活性層としたＴＦＴが主流になりつつある。Since such driver circuits and logic circuits need to operate at high speed, it is not appropriate to use an amorphous silicon film (amorphous silicon film) as an active layer. Therefore, at present, TFTs using a crystalline silicon film (polysilicon film) as an active layer are becoming mainstream.

【０００５】そして、ガラス基板のように石英基板に比
較し耐熱性の低い基板上に、大面積に結晶質珪素膜を形
成するためのプロセス、いわゆる低温プロセスに関し
て、研究・開発が盛んに行われている。Research and development have been actively conducted on a process for forming a crystalline silicon film over a large area on a substrate having a lower heat resistance than a quartz substrate such as a glass substrate, that is, a so-called low-temperature process. ing.

【０００６】本発明者らは、特開平７−１３０６５２号
公報において、ガラス基板上に結晶質珪素膜を得るため
技術を開示している。同公報記載の技術は、非晶質珪素
膜に対して結晶化を助長する触媒元素を添加し、加熱処
理を行い、非晶質珪素膜を結晶化するというものであ
る。The present inventors have disclosed a technique for obtaining a crystalline silicon film on a glass substrate in JP-A-7-130652. The technique described in this publication is to add a catalytic element that promotes crystallization to an amorphous silicon film, perform heat treatment, and crystallize the amorphous silicon film.

【０００７】この結晶化技術によって、非晶質珪素膜の
結晶化温度を５０〜１００℃も引き下げることが可能に
なり、また結晶化に要する時間も１／５〜１／１０にま
で短縮することが可能になった。その結果、耐熱性の低
いガラス基板上にも、結晶化珪素膜を大面積に形成する
ことが可能になった。このような、低温プロセスよって
得られた結晶質珪素膜は、優れた結晶性を有することが
実験的に確かめられている。This crystallization technique makes it possible to lower the crystallization temperature of the amorphous silicon film by 50 to 100 ° C. and to reduce the time required for crystallization to 1/5 to 1/10. Is now possible. As a result, it has become possible to form a crystallized silicon film over a large area even on a glass substrate having low heat resistance. It has been experimentally confirmed that a crystalline silicon film obtained by such a low-temperature process has excellent crystallinity.

【０００８】[0008]

【発明が解決しようとする課題】上述した結晶化技術に
おいて、触媒元素にはニッケル、コバルト等の金属元素
が用いられる。このような金属元素は珪素膜中に深い準
位を形成してキャリアを捕獲してしまうため、得られた
結晶質珪素膜を用いてＴＦＴを製造した場合、ＴＦＴの
電気特性や信頼性に悪影響を及ぼすことが懸念される。In the above-described crystallization technique, a metal element such as nickel or cobalt is used as a catalyst element. Such a metal element forms a deep level in the silicon film and captures carriers. Therefore, when a TFT is manufactured using the obtained crystalline silicon film, the electrical characteristics and reliability of the TFT are adversely affected. Is concerned about

【０００９】また、結晶質半導体薄膜中に残存した触媒
元素は不規則に偏析することが確認されており、特に結
晶粒界に偏析していた。本発明者らは偏析した領域が微
弱な電流の逃げ道（リークパス）になると考え、オフ電
流（ＴＦＴがオフ状態にある時の電流）の突発的な増加
を招く原因になっていると考えた。Further, it has been confirmed that the catalyst element remaining in the crystalline semiconductor thin film segregates irregularly, and in particular, segregates at the crystal grain boundaries. The present inventors have considered that the segregated region serves as an escape path (leak path) for a weak current, and that it causes a sudden increase in off current (current when the TFT is in an off state).

【００１０】従って、結晶化後は触媒元素を速やかに除
去するか、または電気特性に影響しない程度にまで低減
することが望ましい。本発明者らは結晶質珪素膜の内部
に残存する触媒元素がＴＦＴの信頼性に悪影響を及ぼす
可能性を考慮して、触媒元素の除去方法に関する技術を
特開平7-94757 号公報に開示している。同公報記載の技
術はハロゲン元素（代表的には塩素またはフッ素）を含
む雰囲気中において加熱処理を行い、ハロゲン元素によ
る金属元素のゲッタリング効果を利用して結晶質珪素膜
中に残存する触媒元素を除去又は低減するものである。Therefore, after crystallization, it is desirable to remove the catalytic element promptly or to reduce it to such an extent that it does not affect the electrical characteristics. The present inventors have disclosed in Japanese Patent Application Laid-Open No. 7-94757 a technique relating to a method for removing a catalytic element in consideration of the possibility that a catalytic element remaining inside a crystalline silicon film may adversely affect the reliability of a TFT. ing. According to the technique described in this publication, heat treatment is performed in an atmosphere containing a halogen element (typically chlorine or fluorine), and the catalytic element remaining in the crystalline silicon film by utilizing the gettering effect of the metal element by the halogen element. Is eliminated or reduced.

【００１１】具体的な一例としては、触媒元素としてニ
ッケル（Ｎｉ）を用いて非晶質珪素膜の結晶化を行い、
ハロゲン元素として塩素（Ｃｌ）を含む雰囲気中で得ら
れた結晶質珪素膜の加熱処理を行う。すると、ニッケル
は塩素と反応して揮発性の塩化ニッケル（ＮｉＣｌ₂ ）
となり、気相中へと離脱して結晶質珪素膜中から除去ま
たは低減される。As a specific example, an amorphous silicon film is crystallized using nickel (Ni) as a catalyst element,
Heat treatment is performed on the crystalline silicon film obtained in an atmosphere containing chlorine (Cl) as a halogen element. Then, the nickel reacts with the chlorine to form volatile nickel chloride (NiCl ₂ ).
And is removed into the gas phase and removed or reduced from the crystalline silicon film.

【００１２】しかしながら、塩化ニッケルは700 ℃を超
える温度範囲では容易に気化（ベーパライズ）するが、
それ以下の温度範囲での気化は困難である。そのため、
加熱処理の温度は 800〜1000℃程度で行われる。当然、
この温度範囲では耐熱性の低いガラス基板を用いること
はできず、高価な石英基板等の耐熱性の高い基板を用い
る必要がある。即ち、触媒元素を用いた低温プロセスの
特徴を効果的に活かすことができない。[0012] However, nickel chloride is easily vaporized in a temperature range exceeding 700 ° C.
It is difficult to vaporize in a temperature range below that. for that reason,
The temperature of the heat treatment is performed at about 800 to 1000 ° C. Of course,
In this temperature range, a glass substrate with low heat resistance cannot be used, and a high heat-resistant substrate such as an expensive quartz substrate must be used. That is, the characteristics of the low-temperature process using the catalyst element cannot be effectively utilized.

【００１３】本発明は上記問題点を鑑みて成されたもの
であり、低温プロセスの特徴を活かしたまま珪素を含む
結晶質半導体膜中から触媒元素を除去または低減するた
めの技術を提供することを課題とする。The present invention has been made in view of the above problems, and provides a technique for removing or reducing a catalytic element from a crystalline semiconductor film containing silicon while utilizing the characteristics of a low-temperature process. As an issue.

【００１４】[0014]

【課題を解決するための手段】上述の課題を解決するた
めに、本発明は、１）珪素を含む非晶質半導体膜を触媒
元素を利用して結晶化する工程、２）液相による触媒元
素の低減処理によって結晶化された半導体膜中の触媒元
素を液相に移動させる工程とを主要な構成とする。以上
の工程を経ることによって、半導体膜中の触媒元素を液
相へ拡散させ、そこで捕獲（ゲッタリング）する。In order to solve the above-mentioned problems, the present invention provides 1) a step of crystallizing an amorphous semiconductor film containing silicon using a catalytic element, and 2) a catalyst in a liquid phase. And a step of transferring a catalyst element in the semiconductor film crystallized by the element reduction treatment to a liquid phase. Through the above steps, the catalyst element in the semiconductor film is diffused into the liquid phase, where it is captured (gettered).

【００１５】本発明の基本的な目的は、珪素を含む非晶
質半導体膜の結晶化に使用した触媒元素を結晶質半導体
膜中から除去することであり、そのための手段として液
相である薬品に結晶質半導体膜を接触させる。A basic object of the present invention is to remove a catalyst element used for crystallization of an amorphous semiconductor film containing silicon from a crystalline semiconductor film. Is brought into contact with the crystalline semiconductor film.

【００１６】本明細書で開示する本発明の第１の構成
は、基板上に珪素を含む非晶質半導体膜を形成する第１
の工程と、 前記非晶質半導体膜に該非晶質半導体膜の
結晶化を助長する触媒元素を導入する第２の工程と、前
記非晶質半導体膜を結晶化させる第３の工程と、前記結
晶化された半導体膜と液体とを接触させて前記触媒元素
を低減させる第４の工程と、を有することを特徴とする
半導体装置の作製方法である。A first structure of the present invention disclosed in this specification is a first structure for forming an amorphous semiconductor film containing silicon on a substrate.
A second step of introducing a catalytic element that promotes crystallization of the amorphous semiconductor film into the amorphous semiconductor film; a third step of crystallizing the amorphous semiconductor film; And a fourth step of bringing the crystallized semiconductor film into contact with a liquid to reduce the catalytic element.

【００１７】また、本発明の第２の構成は、基板上に珪
素を含む非晶質半導体膜を形成する第１の工程と、 前
記非晶質半導体膜に該非晶質半導体膜の結晶化を助長す
る触媒元素を選択的に導入する第２の工程と、前記非晶
質半導体膜を結晶化させる第３の工程と、前記結晶化さ
れた半導体膜と液体とを接触させて前記触媒元素を低減
させる第４の工程と、を有することを特徴とする半導体
装置の作製方法である。According to a second structure of the present invention, there is provided a first step of forming an amorphous semiconductor film containing silicon on a substrate, and crystallization of the amorphous semiconductor film on the amorphous semiconductor film. A second step of selectively introducing a promoting catalytic element, a third step of crystallizing the amorphous semiconductor film, and contacting the crystallized semiconductor film with a liquid to convert the catalytic element into a liquid. And a fourth step of reducing the number of semiconductor devices.

【００１８】上記各構成において、前記触媒元素とし
て、Ｎｉ、Ｃｏ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｕから選
ばれた少なくとも一つの元素が用いられることを特徴と
している。Each of the above structures is characterized in that at least one element selected from Ni, Co, Fe, Pd, Pt, Cu, and Au is used as the catalyst element.

【００１９】上記各構成において、前記液体として、硫
酸、王水、塩酸、硝酸、シュウ酸から選ばれた少なくと
も一つの薬液が用いられることを特徴としている。In each of the above structures, at least one chemical selected from sulfuric acid, aqua regia, hydrochloric acid, nitric acid, and oxalic acid is used as the liquid.

【００２０】上記各構成において、前記第３の工程によ
って結晶化された半導体膜は、結晶粒界を有する多結晶
半導体膜であることを特徴としている。In each of the above structures, the semiconductor film crystallized in the third step is a polycrystalline semiconductor film having a crystal grain boundary.

【００２１】上記各構成において、前記第３の工程にお
いて、前記加熱処理によって前記非晶質半導体膜を結晶
化した後、前記結晶化された半導体膜にレーザー光を照
射することを特徴としている。Each of the above structures is characterized in that in the third step, after the amorphous semiconductor film is crystallized by the heat treatment, the crystallized semiconductor film is irradiated with laser light.

【００２２】上記各構成において、前記第４の工程にお
いて、前記触媒元素を低減させる処理を施す前に、前記
結晶化された半導体膜の表面の酸化膜を除去することを
特徴としている。Each of the above structures is characterized in that in the fourth step, an oxide film on the surface of the crystallized semiconductor film is removed before performing the treatment for reducing the catalytic element.

【００２３】上記各構成において、前記第４の工程にお
いて、前記触媒元素を低減させる処理後に、前記触媒元
素を低減させた半導体膜の表面を洗浄することを特徴と
している。In each of the above structures, in the fourth step, after the treatment for reducing the catalytic element, the surface of the semiconductor film in which the catalytic element is reduced is washed.

【００２４】上記各構成において、前記第３の工程と前
記第４の工程の間に、前記結晶化された半導体膜のパタ
ーニングを施すことを特徴としている。Each of the above structures is characterized in that the crystallized semiconductor film is patterned between the third step and the fourth step.

【００２５】なお、本明細書中では、液相（以下、薬液
とも呼ぶ）とは薬品が液体状態である液体を指してい
る。In the present specification, the liquid phase (hereinafter also referred to as a chemical solution) refers to a liquid in which a chemical is in a liquid state.

【００２６】[0026]

【本発明の実施の形態】本実施の形態を図１を用いて説
明する。先ず、図１（Ａ）に示すように、基板１０１上
に珪素を含む非晶質半導体膜１０３を形成し、非晶質半
導体膜１０３上に結晶化を助長する触媒元素を含む層１
０４を形成し、非晶質半導体膜１０３内に触媒元素を導
入する。Embodiments of the present invention will be described with reference to FIG. First, as shown in FIG. 1A, an amorphous semiconductor film 103 containing silicon is formed over a substrate 101, and a layer 1 containing a catalytic element for promoting crystallization is formed on the amorphous semiconductor film 103.
04 is formed, and a catalytic element is introduced into the amorphous semiconductor film 103.

【００２７】次に、図１（Ｂ）に示すように、加熱処理
により前記非晶質半導体膜１０３を結晶化させて、結晶
質珪素膜１０５を形成し、しかる後、図１（Ｃ）に示す
ように、レーザ光を照射して結晶性を助長させて、結晶
質半導体膜１０６を得る。Next, as shown in FIG. 1B, the amorphous semiconductor film 103 is crystallized by a heat treatment to form a crystalline silicon film 105. Thereafter, as shown in FIG. As shown, the crystalline semiconductor film 106 is obtained by irradiating a laser beam to promote crystallinity.

【００２８】上記結晶化工程において、非晶質半導体膜
に触媒元素を導入する方法として、プラズマドーピング
法、蒸着法やスパッタリング法等の気相法、あるいは触
媒元素を含有する溶液を塗布する方法が採用できる。溶
液を用いる方法は触媒元素の導入量の制御が容易であ
り、極微量に添加することが容易に行える。In the above-mentioned crystallization step, as a method for introducing a catalytic element into the amorphous semiconductor film, a plasma doping method, a vapor phase method such as an evaporation method or a sputtering method, or a method of applying a solution containing the catalytic element is used. Can be adopted. In the method using a solution, the amount of the catalyst element introduced can be easily controlled, and a very small amount can be easily added.

【００２９】また、触媒元素としてはＮｉ（ニッケ
ル）、Ｃｏ（コバルト）、Ｆｅ（鉄）、Ｐｄ（パラジウ
ム）、Ｐｔ（白金）、Ｃｕ（銅）、Ａｕ（金）等の金属
元素が代表的である。また、Ｇｅ（ゲルマニウム）、Ｐ
ｂ等の元素を用いることもできる。本発明者らの実験で
は、ニッケルが最も適した元素であることが判明してい
る。The catalyst element is typically a metal element such as Ni (nickel), Co (cobalt), Fe (iron), Pd (palladium), Pt (platinum), Cu (copper), or Au (gold). It is. Ge (germanium), P
Elements such as b can also be used. In our experiments, nickel has been found to be the most suitable element.

【００３０】次いで、液相による触媒元素の低減処理を
行い、図１（Ｄ）に示す触媒元素の濃度が低減された結
晶質半導体膜１０７を得る。この工程によって、結晶質
半導体膜中のニッケルは液相（ここでは硫酸）へと吸い
出される。なお、ニッケルに限らず、結晶質半導体膜中
の不純物元素、例えば、Ｆｅ、Ｃｒ、Ｃｏ等の濃度も低
減され、表面の洗浄も同時に行われる。Next, the catalytic element is reduced by a liquid phase to obtain a crystalline semiconductor film 107 in which the concentration of the catalytic element is reduced as shown in FIG. By this step, nickel in the crystalline semiconductor film is sucked out into a liquid phase (here, sulfuric acid). Note that the concentration of not only nickel but also impurity elements in the crystalline semiconductor film, for example, Fe, Cr, Co, and the like is reduced, and the surface is simultaneously cleaned.

【００３１】次いで、基板を純水で洗浄し、乾燥させた
後、この膜１０７をパターニングして、図１（Ｄ）に示
す半導体装置の半導体層１０８を得る。なお、上記工程
順序を変えて、図１（Ｃ）の状態を得た後、パターニン
グを行い、その後に液相による触媒元素の低減処理を行
う工程としてもよい。また、液相と結晶質半導体膜との
接触性を高めてゲッタリングを行うために、液相による
触媒元素の低減処理の前にフッ酸処理等により酸化膜を
一旦除去して結晶質半導体膜の表面を清浄化することが
好ましい。Next, after the substrate is washed with pure water and dried, the film 107 is patterned to obtain a semiconductor layer 108 of the semiconductor device shown in FIG. Note that the order of the above steps may be changed to obtain the state shown in FIG. 1C, perform patterning, and then perform a process of reducing a catalytic element by a liquid phase. Also, in order to perform gettering by increasing the contact between the liquid phase and the crystalline semiconductor film, the oxide film is once removed by hydrofluoric acid treatment or the like before the treatment for reducing the catalytic element by the liquid phase, so that the crystalline semiconductor film is removed. It is preferable to clean the surface.

【００３２】上記液相による触媒元素の低減処理は、薬
液の沸点以下の温度に保たれた薬液に少なくとも結晶質
半導体膜の表面の一部を接触させて結晶質半導体膜の表
面及び膜中の触媒元素を低減する処理である。ただし、
結晶質半導体膜の表面と液相とを接触させる際、基板の
温度は薬液の沸点以下に設定することが好ましい。In the treatment for reducing the catalytic element by the liquid phase, at least a part of the surface of the crystalline semiconductor film is brought into contact with a chemical solution kept at a temperature not higher than the boiling point of the chemical solution. This is a process for reducing the catalytic element. However,
When the surface of the crystalline semiconductor film is brought into contact with the liquid phase, the temperature of the substrate is preferably set to be lower than the boiling point of the chemical solution.

【００３３】本発明において、特に、結晶質半導体膜の
表面と液相との接触方法は限定されない。例えば、高
温、例えば２００℃以上に保たれた硫酸が収容された処
理槽に、触媒元素を含有する結晶質半導体膜が設けられ
た基板を数秒〜数十分浸す方法であってもよく、触媒元
素を含有する結晶質半導体膜が設けられた基板に高温に
保たれた硫酸を均一に滴下する方法であってもよい。In the present invention, the method of contacting the surface of the crystalline semiconductor film with the liquid phase is not particularly limited. For example, a method in which a substrate provided with a crystalline semiconductor film containing a catalytic element is immersed for several seconds to several tens minutes in a treatment tank containing sulfuric acid kept at a high temperature, for example, 200 ° C. or higher, may be used. A method of uniformly dropping sulfuric acid kept at a high temperature on a substrate provided with a crystalline semiconductor film containing an element may be used.

【００３４】上記液相による触媒元素の低減処理におい
て用いる薬液としては、沸点が１００℃以上、好ましく
は２００℃以上のもの、例えば、硫酸（常圧での沸点３
１７℃）、塩酸（常圧での沸点１０８．５８４℃）、リ
ン酸（常圧での沸点２１３℃）、希硝酸、シュウ酸、王
水等から選ばれた少なくとも一つの液体または水溶液が
用いられ、硫酸が最適であった。The chemical used in the treatment for reducing the catalytic element in the liquid phase has a boiling point of 100 ° C. or higher, preferably 200 ° C. or higher, for example, sulfuric acid (boiling point of 3 at normal pressure).
17 ° C.), at least one liquid or aqueous solution selected from hydrochloric acid (boiling point at normal pressure: 108.584 ° C.), phosphoric acid (boiling point at normal pressure: 213 ° C.), dilute nitric acid, oxalic acid, aqua regia, etc. And sulfuric acid was optimal.

【００３５】なお、ニッケル等の触媒元素の低減量は液
相の成分、温度および接触時間等に依存し、高温である
ほど、長時間であるほど低減量を稼げる。また、添加さ
れた触媒元素が微量であれば、短時間の処理で済む。The amount of reduction of the catalytic element such as nickel depends on the components of the liquid phase, the temperature, the contact time, and the like. The higher the temperature is, the longer the time is. In addition, if the amount of the added catalyst element is very small, the treatment can be performed in a short time.

【００３６】液相の温度の条件は理論的に、その下限は
ニッケル等の触媒元素が拡散できる温度で決定でき、そ
の上限は液相が気相になる温度以下で決定できる。な
お、処理条件を高圧にすることによって液相が気相にな
る温度を高くしてもよい。基板の歪点より液相が気相に
なる温度が高い場合は、上限が使用する基板の歪点以下
で決定され、例えばガラス基板を使用した場合の典型的
な上限温度は５５０℃〜６５０℃であり、石英基板を使
用した場合の典型的な上限温度は６００℃〜７５０℃で
ある。よって、液相の温度は１００℃〜８００℃の範囲
であり、好ましくは２００〜６００℃である。また、触
媒元素が拡散できる温度より液相が気相になる温度が低
い場合は、ファーネスアニール、レーザーアニールまた
はランプアニール等の加熱手段により触媒元素を拡散さ
せることが好ましい。The condition of the temperature of the liquid phase is theoretically lower limit can be determined by the temperature at which the catalyst element such as nickel can diffuse, and the upper limit can be determined below the temperature at which the liquid phase becomes gaseous. Note that the temperature at which the liquid phase becomes gaseous may be increased by setting the processing conditions to high pressure. When the temperature at which the liquid phase turns into the gas phase is higher than the strain point of the substrate, the upper limit is determined to be equal to or lower than the strain point of the substrate to be used. The typical upper limit temperature when using a quartz substrate is 600 ° C. to 750 ° C. Therefore, the temperature of the liquid phase is in the range of 100 ° C to 800 ° C, preferably 200 to 600 ° C. When the temperature at which the liquid phase becomes gaseous is lower than the temperature at which the catalyst element can diffuse, it is preferable to diffuse the catalyst element by heating means such as furnace annealing, laser annealing, or lamp annealing.

【００３７】他方、接触時間は、加熱温度や接触させる
領域等の要素で決定されるが、製造工程のスループット
を考慮すると、処理時間があまりにも長いことは好まし
くない。そのため、本発明者らはスループットを考慮し
て、上限は２４時間とし、加熱時間は１分〜２４時間、
より好ましくは３０分〜３時間とする。On the other hand, the contact time is determined by factors such as the heating temperature and the area to be contacted. However, considering the throughput of the manufacturing process, it is not preferable that the treatment time is too long. Therefore, the present inventors consider the throughput, the upper limit is set to 24 hours, the heating time is 1 minute to 24 hours,
More preferably, it is 30 minutes to 3 hours.

【００３８】また、リン元素による金属元素のゲッタリ
ング効果を利用して結晶質珪素膜中に残存する触媒元素
を除去又は低減する技術（特開平10-270363 号公報）と
組み合わせるとさらに触媒元素を除去又は低減できる。Further, when combined with a technique for removing or reducing the catalyst element remaining in the crystalline silicon film by utilizing the gettering effect of the metal element by the phosphorus element (JP-A-10-270363), the catalyst element is further reduced. Can be eliminated or reduced.

【００３９】また、ハロゲン元素（代表的には塩素また
はフッ素）を含む雰囲気中において加熱処理を行い、ハ
ロゲン元素による金属元素のゲッタリング効果を利用し
て結晶質珪素膜中に残存する触媒元素を除去又は低減す
る技術（特開平7-94757 号公報）と組み合わせるとさら
に触媒元素を除去又は低減できる。Further, heat treatment is performed in an atmosphere containing a halogen element (typically chlorine or fluorine), and the catalytic element remaining in the crystalline silicon film is removed by utilizing the gettering effect of the metal element by the halogen element. The catalyst element can be further removed or reduced by combining it with the removal or reduction technique (JP-A-7-94757).

【００４０】[0040]

【実施例】 以下、図１〜３を用いて、本発明の実施例
を詳細に説明する。Hereinafter, an embodiment of the present invention will be described in detail with reference to FIGS.

【００４１】［実施例１］ 本実施例を図１〜３を用い
て説明する。本実施例では触媒元素にニッケルを用いて
結晶化した結晶質珪素膜（ポリシリコン膜）を形成し、
液相と接触させて、結晶質珪素膜内のニッケルをゲッタ
リングする方法を説明する。[Embodiment 1] This embodiment will be described with reference to FIGS. In this embodiment, a crystalline silicon film (polysilicon film) crystallized by using nickel as a catalyst element is formed,
A method for gettering nickel in the crystalline silicon film by contacting with a liquid phase will be described.

【００４２】まず、図１（Ａ）に示すように、ガラス基
板１０１上に下地絶縁膜（以下、下地膜と呼ぶ）１０２
を成膜する。本実施例では基板１０１としてガラス基板
（コーニング１７３７；歪点６６７℃）を用いたが、用
いることができる他の基板として、石英基板、結晶性ガ
ラスなどの絶縁性基板、セラミックス基板、ステンレス
基板、金属（タンタル、タングステン、モリブデン
等）、半導体基板、プラスチック基板（ポリエチレンレ
フラレート基板）等が挙げられる。First, as shown in FIG. 1A, a base insulating film (hereinafter referred to as a base film) 102 is formed on a glass substrate 101.
Is formed. Although a glass substrate (Corning 1737; strain point 667 ° C.) was used as the substrate 101 in this embodiment, other substrates that can be used include a quartz substrate, an insulating substrate such as crystalline glass, a ceramic substrate, a stainless steel substrate, and the like. Examples thereof include metals (such as tantalum, tungsten, and molybdenum), semiconductor substrates, and plastic substrates (polyethylene phthalate substrates).

【００４３】また、下地膜１０２としては、酸化珪素
膜、窒化珪素膜、窒化酸化珪素膜（ＳｉＯ_x Ｎ_y ）、ま
たはこれらの積層膜等を１００〜５００ｎｍの膜厚範囲
で用いることができる。下地膜の形成手段としては熱Ｃ
ＶＤ法、プラズマＣＶＤ法、蒸着法、減圧熱ＣＶＤ法等
の形成方法を用いることができる。本実施例では、下地
膜１０２として、酸化珪素膜をプラズマＣＶＤ法により
２００ｎｍの厚さに成膜した。なお、この下地膜は、基
板からの不純物の拡散を防止してＴＦＴの電気特性を向
上させるためのものであり、特に設けなくともよい。Further, as the base film 102, a silicon oxide film, a silicon nitride film, a silicon nitride oxide film (SiO _x N _y ), a laminated film thereof, or the like can be used in a thickness range of 100 to 500 nm. As a means for forming the underlayer, heat C
A formation method such as a VD method, a plasma CVD method, an evaporation method, and a reduced pressure thermal CVD method can be used. In this embodiment, as the base film 102, a silicon oxide film is formed to a thickness of 200 nm by a plasma CVD method. Note that this underlayer is for preventing the diffusion of impurities from the substrate to improve the electrical characteristics of the TFT, and need not be particularly provided.

【００４４】次に、減圧熱ＣＶＤ法、スパッタ法、また
はプラズマＣＶＤ法により、厚さ１０〜７０ｎｍ、より
好ましくは１５〜４５ｎｍで非晶質珪素膜１０３を成膜
する。本実施例では、減圧ＣＶＤ法により５５ｎｍの厚
さ非晶質珪素膜１０３を成膜した。なお、非晶質珪素膜
１０３以外にも、珪素を含む非晶質半導体膜、例えばＳ
ｉx Ｇｅ₁-x （０＜Ｘ＜１）を用いることもできる。Next, an amorphous silicon film 103 is formed to a thickness of 10 to 70 nm, more preferably 15 to 45 nm, by a low pressure thermal CVD method, a sputtering method, or a plasma CVD method. In this embodiment, an amorphous silicon film 103 having a thickness of 55 nm is formed by a low pressure CVD method. In addition to the amorphous silicon film 103, an amorphous semiconductor film containing silicon, for example, S
ix Ge ₁ -x (0 <X <1) can also be used.

【００４５】次に、非晶質珪素膜１０３の結晶化を行
う。まず、酸素雰囲気中においてＵＶ光を照射すること
により非晶質珪素膜１０３の表面に図示しない極薄い酸
化膜を形成する。この酸化膜は後に塗布されるニッケル
を含んだ溶液の濡れ性を向上させる機能を有する。Next, the amorphous silicon film 103 is crystallized. First, an ultra-thin oxide film (not shown) is formed on the surface of the amorphous silicon film 103 by irradiating UV light in an oxygen atmosphere. This oxide film has a function of improving the wettability of a solution containing nickel to be applied later.

【００４６】次にニッケルを含有する溶液を非晶質珪素
膜１０３表面に塗布する。ニッケル含有量（重量換算）
は０．１〜５０ｐｐｍ、より好ましくは１ｐｐｍ〜３０
ｐｐｍとすればよい。これは、非晶質珪素膜１０３中の
ニッケル濃度を１０¹⁵〜１０ ¹⁹atoms/cm³ のオーダとす
るためである。１０¹⁵atoms/cm³ 以下であるとニッケル
の触媒作用を得られることができない。１０¹⁹atoms/cm
³ 程度の濃度であれば、ゲッタリングを実施しない場合
でも動作可能なＴＦＴを作製可能であり、ゲッタリング
工程を効率良く行うためでもある。なお、上記のニッケ
ルの濃度はＳＩＭＳによる測定値の最大値で定義され
る。Next, the solution containing nickel was replaced with amorphous silicon.
It is applied on the surface of the film 103. Nickel content (weight conversion)
Is 0.1 to 50 ppm, more preferably 1 to 30 ppm.
It may be set to ppm. This is because the amorphous silicon film 103
Nickel concentration of 10¹⁵-10 ¹⁹atoms / cm^ThreeOrder
That's because. 10¹⁵atoms / cm^ThreeIf less than nickel
Cannot be obtained. 10¹⁹atoms / cm
^ThreeIf gettering is not performed if the concentration is about
However, an operable TFT can be manufactured and gettering
This is also for performing the process efficiently. In addition, the above nickel
Is defined by the maximum value measured by SIMS.
You.

【００４７】本実施例では、ニッケルを１０ｐｐｍ含有
するニッケル酢酸塩溶液を塗布した。そして、スピンコ
ーターにより基板１０１を回転して、余分なニッケル酢
酸塩溶液を吹き飛ばして除去し、非晶質珪素膜１０３の
表面に極薄いニッケル含有層１０４を形成する。（図１
（Ａ））In this embodiment, a nickel acetate solution containing 10 ppm of nickel was applied. Then, the substrate 101 is rotated by a spin coater, and the excess nickel acetate solution is blown off and removed, so that an extremely thin nickel-containing layer 104 is formed on the surface of the amorphous silicon film 103. (Figure 1
(A))

【００４８】図１（Ａ）に示す状態を得たら、窒素雰囲
気中で温度５５０℃、４時間加熱して、非晶質珪素膜１
０３を結晶化した。この結晶化工程により結晶質珪素膜
１０５が得られる。この結晶成長はニッケルを添加した
非晶質珪素膜１０３表面から下地膜１０２の方（縦方
向）へ進行するため、本明細書では縦成長と呼ぶことに
する（図１（Ｂ））。After the state shown in FIG. 1A is obtained, the amorphous silicon film 1 is heated at 550 ° C. for 4 hours in a nitrogen atmosphere.
03 crystallized. The crystalline silicon film 105 is obtained by this crystallization step. Since this crystal growth proceeds from the surface of the amorphous silicon film 103 to which nickel is added toward the base film 102 (vertical direction), it is referred to as vertical growth in this specification (FIG. 1B).

【００４９】なお、この結晶化工程に従えば粒界を含む
多結晶シリコン膜が形成されるが、異なる条件で微結晶
状態のシリコン膜を形成することができる。Although a polycrystalline silicon film including a grain boundary is formed according to this crystallization step, a microcrystalline silicon film can be formed under different conditions.

【００５０】また、上記加熱処理は電熱炉において５０
０〜７００℃、より好ましくは５５０〜６５０℃の温度
で行うことができる。この時、加熱温度の上限は耐熱性
を考慮して、使用するガラス基板１０１のガラス歪点よ
り低くすることが必要である。ガラス歪点を超えるとガ
ラス基板の反り、縮み等が顕在化してしまう。また、加
熱時間は１〜１２時間程度とすればよい。この加熱処理
はファーネスアニール（電熱炉内での加熱処理）によっ
て行われる。なお、レーザーアニールまたはランプアニ
ール等の加熱手段を用いることも可能である。The heat treatment is performed in an electric furnace at 50
It can be performed at a temperature of 0 to 700 ° C, more preferably 550 to 650 ° C. At this time, the upper limit of the heating temperature needs to be lower than the glass strain point of the glass substrate 101 used in consideration of heat resistance. If the glass strain point is exceeded, warpage and shrinkage of the glass substrate become apparent. The heating time may be about 1 to 12 hours. This heat treatment is performed by furnace annealing (heat treatment in an electric furnace). Note that it is also possible to use heating means such as laser annealing or lamp annealing.

【００５１】次に、得られた結晶質珪素膜１０５に対し
てレーザー光の照射を行い、結晶性の改善された結晶質
珪素膜１０６を得る。本実施例では、パルス発振型のＫ
ｒＦエキシマレーザー（波長２４８ｎｍ）を用いる（図
１（Ｃ））。なお、レ─ザー光の照射前に、溶液の濡れ
性を向上させるために形成された極薄い酸化膜を除去し
てもよい。Next, the obtained crystalline silicon film 105 is irradiated with a laser beam to obtain a crystalline silicon film 106 having improved crystallinity. In this embodiment, the pulse oscillation type K
An rF excimer laser (wavelength: 248 nm) is used (FIG. 1C). Note that an ultrathin oxide film formed to improve the wettability of the solution may be removed before laser light irradiation.

【００５２】パルス発振型のレーザとして、短波長（紫
外線領域）のＸｅＣｌエキシマレーザーや、長波長のＹ
ＡＧレーザー等を用いる。本実施例で用いたエキシマレ
ーザーは紫外光を発振するので、被照射領域において瞬
間的に溶融固化が繰り返される。そのため、エキシマレ
ーザー光を照射することにより、一種の非平衡状態が形
成され、ニッケルが非常に動きやすい状態となる。As a pulse oscillation type laser, a short wavelength (ultraviolet region) XeCl excimer laser or a long wavelength Y
An AG laser or the like is used. Since the excimer laser used in this embodiment oscillates ultraviolet light, melting and solidification are repeated instantaneously in the irradiated area. Therefore, by irradiating the excimer laser beam, a kind of non-equilibrium state is formed, and nickel becomes very mobile.

【００５３】また、図１（Ｂ）に示す結晶化工程で得ら
れる結晶質珪素膜１０５は非晶質成分が不規則に残存す
る。しかし、レーザー光の照射によってそのような非晶
質成分を完全に結晶化することができるので、結晶質珪
素膜１０６の結晶性は大幅に改善されている。In the crystalline silicon film 105 obtained in the crystallization step shown in FIG. 1B, amorphous components remain irregularly. However, since such an amorphous component can be completely crystallized by laser light irradiation, the crystallinity of the crystalline silicon film 106 is greatly improved.

【００５４】なお、このレーザー照射工程を省略するこ
とは可能であるが、レーザー照射することによって、結
晶性の改善の他に、後のゲッタリング工程の効率を向上
させるという効果が得られる。レーザー照射後では、結
晶性珪素膜１０６中の残留ニッケル濃度のＳＩＭＳの最
高値は、１×１０¹⁹〜２×１０¹⁹atoms/cm³ 程度であ
る。Although the laser irradiation step can be omitted, the laser irradiation has the effect of improving the efficiency of the gettering step, in addition to the improvement of the crystallinity. After laser irradiation, the highest value of SIMS of the residual nickel concentration in the crystalline silicon film 106 is about 1 × 10 ¹⁹ to 2 × 10 ¹⁹ atoms / cm ³ .

【００５５】レーザー光の照射が終了後、液相と結晶性
珪素膜との接触性を高めてゲッタリングを行うために、
結晶質珪素膜１０６の表面の酸化膜（図示しない）を一
旦除去し、液相と接触させて、触媒元素（本実施例では
ニッケル）を液相へと吸い出す。特に、結晶質珪素膜と
硫酸との接触方法は限定されないが、本実施例では基板
をフッ酸で処理して酸化膜を除去した後、硫酸（３００
℃）中に１０分浸漬した後、純水洗浄、乾燥させた。硫
酸の温度は２００℃以上、硫酸の沸点未満であり、好ま
しくは３００℃以上とし、このような温度で数秒〜数十
分、好ましくは３〜２０分接触を行えばよい。なお、ニ
ッケルが液相に移動しやすい状態とするためにファーネ
スアニール、レーザーアニールまたはランプアニール等
の加熱手段を同時に施してもよい。なお、結晶質珪素膜
と硫酸とを接触させることにより結晶質珪素膜の表面の
洗浄も同時に行われ、触媒元素として用いた元素以外の
不純物元素、例えば、Ｆｅ、Ｃｒ、Ｃｏ、Ｃｕ等の濃度
も低減された。また、結晶質珪素膜と硫酸とを接触させ
た後、フッ酸処理を行ない残留物を除去することが好ま
しい。After the laser beam irradiation is completed, in order to increase the contact between the liquid phase and the crystalline silicon film and perform gettering,
An oxide film (not shown) on the surface of the crystalline silicon film 106 is once removed, and brought into contact with a liquid phase to suck out a catalytic element (nickel in this embodiment) into the liquid phase. In particular, the method of contacting the crystalline silicon film with sulfuric acid is not limited, but in this embodiment, the substrate is treated with hydrofluoric acid to remove the oxide film, and then the sulfuric acid (300
C.) for 10 minutes, then washed with pure water and dried. The temperature of sulfuric acid is 200 ° C. or higher and lower than the boiling point of sulfuric acid, preferably 300 ° C. or higher, and the contact may be performed at such a temperature for several seconds to several tens of minutes, preferably for 3 to 20 minutes. Note that heating means such as furnace annealing, laser annealing, or lamp annealing may be performed at the same time to make nickel easily move to the liquid phase. The surface of the crystalline silicon film is simultaneously cleaned by bringing the crystalline silicon film into contact with sulfuric acid, and the concentration of impurity elements other than the element used as the catalyst element, for example, Fe, Cr, Co, Cu, etc. Was also reduced. After the crystalline silicon film is brought into contact with sulfuric acid, a hydrofluoric acid treatment is preferably performed to remove residues.

【００５６】そして、パターニングを施して、ＴＦＴの
半導体層となる島状領域１１１が得られる。（図１
（Ｅ））この島状領域１０８は十分にニッケル濃度が低
減されているため、リーク電流を抑制することができ
る。Then, patterning is performed to obtain an island-like region 111 to be a semiconductor layer of the TFT. (Figure 1
(E) Since the island region 108 has a sufficiently reduced nickel concentration, the leak current can be suppressed.

【００５７】以下、図１に示した工程で得られた島状領
域１０８を用いて、Ｎチャネル型ＴＦＴとＰチャネル型
ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を作製す
る工程を図２を用いて説明する。Hereinafter, a process of fabricating a CMOS circuit in which an N-channel TFT and a P-channel TFT are complementarily combined using the island region 108 obtained in the process shown in FIG. 1 will be described with reference to FIG. Will be explained.

【００５８】図２（Ａ）において、１１１ＮはＮチャネ
ル型ＴＦＴの半導体層であり、１１１ＰはＰチャネル型
ＴＦＴの半導体層である。半導体層１１１Ｎ、１１１Ｐ
は図１（Ｅ）の島状領域１０８に相当する。これら半導
体層１１１Ｎ、１１１Ｐ上にプラズマＣＶＤ法、スパッ
タ法、または減圧熱ＣＶＤ法により酸化珪素膜１１２を
１５０ｎｍの厚さに成膜する（図２（Ａ））。In FIG. 2A, 111N is a semiconductor layer of an N-channel TFT, and 111P is a semiconductor layer of a P-channel TFT. Semiconductor layers 111N, 111P
Corresponds to the island-shaped region 108 in FIG. A 150-nm-thick silicon oxide film 112 is formed over the semiconductor layers 111N and 111P by a plasma CVD method, a sputtering method, or a low-pressure thermal CVD method (FIG. 2A).

【００５９】次に、アルミニウムを主成分とする金属膜
を成膜し、パターニングによって後のゲート電極（ゲー
ト配線）の原型パターンを形成する。次いで、本発明者
らによる特開平7-135318号公報記載の陽極酸化技術を利
用する。同公報記載の技術を利用することで、先ず前記
のゲート電極の原型パターンの側面に多孔質状の陽極酸
化膜１１３、１１４が形成され、つぎに、それらゲート
電極の原型パターンの周囲に緻密な陽極酸化膜１１５、
１１６が形成される。そして、陽極酸化されずに残存し
たゲート電極の原型パターンがゲート電極１１７、１１
８として画定する。本実施例ではアルミニウムを用いた
が、他のゲート電極の材料として、例えばＴａ（タンタ
ル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｗ（タン
グステン）、クロム（Ｃｒ）等の高融点金属、これら金
属材料とシリコンとの化合物であるシリサイド、Ｎ型又
はＰ型の導電性を有するポリシリコン等の材料、低抵抗
金属Ｃｕ（銅）を用いることができる。Next, a metal film mainly composed of aluminum is formed, and a prototype pattern of a gate electrode (gate wiring) is formed by patterning. Next, an anodic oxidation technique described in Japanese Patent Application Laid-Open No. Hei 7-135318 by the present inventors is used. By utilizing the technology described in the publication, first, porous anodic oxide films 113 and 114 are formed on the side surfaces of the gate electrode prototype pattern, and then a dense anodic oxide film 113 is formed around the gate electrode prototype pattern. Anodized film 115,
116 is formed. The original pattern of the gate electrode remaining without being anodized is the gate electrode 117, 11
Defined as 8. Although aluminum was used in this embodiment, other materials for the gate electrode include, for example, high melting point metals such as Ta (tantalum), Mo (molybdenum), Ti (titanium), W (tungsten), and chromium (Cr). A material such as silicide, which is a compound of a metal material and silicon, polysilicon having N-type or P-type conductivity, or a low-resistance metal Cu (copper) can be used.

【００６０】次に、ゲート電極１１７、１１８、多孔質
状の陽極酸化膜１１３、１１４をマスクとして酸化珪素
膜１１２をエッチングし、ゲート絶縁膜１１９、１２０
を形成する。そしてその後、多孔質状の陽極酸化膜１１
３、１１４を除去する。こうしてゲート絶縁膜１１９、
１２０がゲート電極１１７、１１８の端部から露出した
状態となる（図２（Ｂ））。Next, the silicon oxide film 112 is etched using the gate electrodes 117 and 118 and the porous anodic oxide films 113 and 114 as a mask, and the gate insulating films 119 and 120 are formed.
To form And then, the porous anodic oxide film 11
3, 114 are removed. Thus, the gate insulating film 119,
120 is exposed from the ends of the gate electrodes 117 and 118 (FIG. 2B).

【００６１】次に、Ｎ型を付与する不純物イオンをイオ
ンプランテーション法またはイオンドーピング法を用い
て２回に分けて添加する。本実施例では、Ｐイオンをイ
オンドーピング法によって添加した。まず１回目の不純
物添加を高加速電圧で行い、ｎ^- 領域を形成する。Next, an impurity ion for imparting N-type is added in two portions by using an ion plantation method or an ion doping method. In this embodiment, P ions are added by an ion doping method. First, the first impurity addition is performed at a high accelerating voltage to form an n ⁻ region.

【００６２】この時、加速電圧が高いので不純物イオン
は露出した活性層１１１Ｎ、１１１Ｐだけでなく、露出
したゲート絶縁膜１１９、１２０の端部の下にも添加さ
れる。このｎ^- 領域がＬＤＤ領域（不純物濃度は１×１
０¹⁸〜１×１０¹⁹atoms/cm³程度）として機能するよう
に、ドーズ量を設定する。At this time, since the accelerating voltage is high, impurity ions are added not only to the exposed active layers 111N and 111P but also below the exposed end portions of the gate insulating films 119 and 120. This n ⁻ region is an LDD region (impurity concentration is 1 × 1
The dose is set so as to function as about 0 ¹⁸ to 1 × 10 ¹⁹ atoms / cm ³ ).

【００６３】さらに、２回目の不純物添加を低加速電圧
で行い、ｎ⁺ 領域を形成する。この時は加速電圧が低い
のでゲート絶縁膜１１９、１２０がマスクとして機能す
る。また、このｎ⁺ 領域は後のソース／ドレイン領域と
なるのでシート抵抗が 500Ω以下（好ましくは 300Ω以
下）となるように、ドーズ量を設定する。Further, the second impurity addition is performed at a low acceleration voltage to form an n ⁺ region. At this time, since the acceleration voltage is low, the gate insulating films 119 and 120 function as a mask. The dose is set so that the sheet resistance becomes 500Ω or less (preferably 300Ω or less) since the n ⁺ region becomes a source / drain region later.

【００６４】以上の工程を経て、Ｎチャネル型ＴＦＴの
ソース領域１２１、ドレイン領域１２２、低濃度不純物
領域１２３、チャネル形成領域１２４が形成される。な
お、この状態ではＰチャネル型ＴＦＴの活性層１１１Ｐ
もＮチャネル型ＴＦＴの活性層と同じ状態となっている
（図２（Ｃ））。Through the above steps, a source region 121, a drain region 122, a low-concentration impurity region 123, and a channel forming region 124 of the N-channel TFT are formed. In this state, the active layer 111P of the P-channel TFT is
Are in the same state as the active layer of the N-channel TFT (FIG. 2C).

【００６５】次に、Ｎチャネル型ＴＦＴを覆ってレジス
トマスク１２５を設け、イオン注入法、あるいはイオン
ドーピング法によって、Ｐ型を付与する不純物を添加す
る。本実施例では、Ｂをイオンドーピング法によって添
加した。この工程も前述のＮ型を付与する不純物添加工
程と同様に２回に分けて行う。このようにして、Ｐチャ
ネル型ＴＦＴのソース領域１２７、ドレイン領域１２
８、低濃度不純物領域１２９、チャネル形成領域１３０
が形成される（図２（Ｄ））。Next, a resist mask 125 is provided so as to cover the N-channel type TFT, and an impurity imparting P-type is added by an ion implantation method or an ion doping method. In this example, B was added by an ion doping method. This step is also performed twice in the same manner as the above-described impurity adding step for imparting N-type. In this way, the source region 127 and the drain region 12 of the P-channel TFT
8, low concentration impurity region 129, channel formation region 130
Is formed (FIG. 2D).

【００６６】ただし、この場合には不純物領域の導電型
をＮ型からＰ型へ反転される必要があるので、前述のＮ
チャネル型ＴＦＴの工程よりも２〜３倍程度の不純物イ
オンを添加しなくてはならない。なお、ｎ⁺ 領域及びｎ
^- 領域の形成工程の前にＰチャネル型ＴＦＴを覆ってレ
ジストマスクを設ける場合は、Ｎ型からＰ型へ反転され
る必要がないので、不純物イオンは通常のドーズ量の添
加でよい。In this case, however, the conductivity type of the impurity region needs to be inverted from N-type to P-type.
About two to three times as many impurity ions as in the channel type TFT process must be added. The n ⁺ region and n
^{In the} case where a resist mask is provided so as to cover the P-channel type TFT before the region forming step, it is not necessary to invert from N-type to P-type, so that impurity ions may be added at a normal dose.

【００６７】以上のドーピング工程終了後、ファーネス
アニール、レーザーアニールまたはランプアニールによ
り不純物イオンの活性化およびイオン添加時の損傷の回
復を図る。After completion of the above doping step, activation of impurity ions and recovery from damage due to ion addition are aimed at by furnace annealing, laser annealing or lamp annealing.

【００６８】次に、層間絶縁膜１３１を５００ｎｍの厚
さに形成する。層間絶縁膜１３１としては酸化珪素膜、
窒化珪素膜、酸化窒化珪素膜、有機性樹脂膜（ポリイミ
ド、ＢＣＢ膜等）のいずれか或いはそれらの積層膜を用
いることができる。Next, an interlayer insulating film 131 is formed to a thickness of 500 nm. A silicon oxide film as the interlayer insulating film 131,
Any of a silicon nitride film, a silicon oxynitride film, an organic resin film (a polyimide, a BCB film, or the like) or a stacked film thereof can be used.

【００６９】そして、コンタクトホールを形成してソー
ス配線１３２、１３４ドレイン配線１３３を形成して、
図２（Ｅ）に示す状態を得る。最後に水素雰囲気中で熱
処理を行い、全体を水素化してＣＭＯＳ回路が完成す
る。Then, a contact hole is formed, and a source wiring 132 and a drain wiring 133 are formed.
The state shown in FIG. 2E is obtained. Finally, heat treatment is performed in a hydrogen atmosphere, and the whole is hydrogenated to complete a CMOS circuit.

【００７０】本実施例で示すＣＭＯＳ回路はインバータ
回路とも呼ばれ、半導体回路を構成する基本回路であ
る。このようなインバータ回路を組み合わせたりするこ
とでＮＡＮＤ回路、ＮＯＲ回路のような基本論理回路を
構成したり、さらに複雑なロジック回路をも構成するこ
とができる。The CMOS circuit shown in this embodiment is also called an inverter circuit and is a basic circuit constituting a semiconductor circuit. By combining such inverter circuits, a basic logic circuit such as a NAND circuit or a NOR circuit can be formed, or a more complicated logic circuit can be formed.

【００７１】上記作製工程を用いた半導体素子からなる
半導体回路を備えた半導体装置について、図３（Ａ）〜
（Ｃ）を用いてその構造の一例を説明する。なお、本発
明にかかる半導体装置は、同一基板上に周辺駆動回路部
と画素マトリクス回路部とを備えている。本実施例では
図示を容易にするため、同一基板上に周辺駆動回路部の
一部を構成するＣＭＯＳ回路と、画素マトリクス回路部
の一部を構成する画素ＴＦＴ（Ｎチャネル型ＴＦＴ）と
が示されている。A semiconductor device provided with a semiconductor circuit composed of a semiconductor element using the above manufacturing process will be described with reference to FIGS.
An example of the structure will be described with reference to FIG. Note that a semiconductor device according to the present invention includes a peripheral driver circuit portion and a pixel matrix circuit portion on the same substrate. In this embodiment, for the sake of simplicity of illustration, a CMOS circuit forming part of a peripheral driving circuit portion and a pixel TFT (N-channel TFT) forming part of a pixel matrix circuit portion are shown on the same substrate. Have been.

【００７２】また、図３（Ａ）及び図３（Ｂ）は図３
（Ｃ）の上面図に相当する図であり、図３（Ａ）及び図
３（Ｂ）において、点線Ｘ−Ｘ’で切断した部分が、図
３（Ｃ）の画素マトリクス回路の断面構造に相当し、点
線Ｙ−Ｙ’で切断した部分が、図３（Ｃ）のＣＭＯＳ回
路の断面構造に相当する。FIGS. 3A and 3B are diagrams of FIG.
FIG. 3C is a diagram corresponding to a top view. In FIGS. 3A and 3B, a portion cut along a dotted line XX ′ corresponds to a cross-sectional structure of the pixel matrix circuit in FIG. 3C. The portion cut along the dotted line YY ′ corresponds to the cross-sectional structure of the CMOS circuit in FIG.

【００７３】図３（Ｃ）において、いずれのＴＦＴ（薄
膜トランジスタ）も基板３０１上に設けられた下地膜３
０２上に形成されている。ＣＭＯＳ回路のＰチャネル型
ＴＦＴの場合には、活性層としてＰ型の高濃度不純物領
域（ソース領域又はドレイン領域）、チャネル形成領域
と、前記高濃度不純物領域と前記チャネル形成領域の間
に低濃度不純物領域（ＬＤＤ領域）が形成されている。
そして前記チャネル形成領域上には、ゲート絶縁膜を介
してゲート配線が形成されている。ゲート配線はバリア
型の陽極酸化物で保護されている。その上を覆う第１の
層間絶縁膜にコンタクトホールを形成して高濃度不純物
領域に配線が接続され、さらにその上に第２の層間絶縁
膜が形成され、配線３０５に引き出し配線３１０が接続
されて、その上を覆って第３の層間絶縁膜３１３が形成
されている。In FIG. 3C, each of the TFTs (thin film transistors) is a base film 3 provided on a substrate 301.
02 is formed. In the case of a P-channel TFT of a CMOS circuit, a P-type high concentration impurity region (source region or drain region) as an active layer, a channel formation region, and a low concentration impurity between the high concentration impurity region and the channel formation region. An impurity region (LDD region) is formed.
A gate wiring is formed on the channel formation region via a gate insulating film. The gate wiring is protected by a barrier type anodic oxide. A contact hole is formed in a first interlayer insulating film covering the wiring, a wiring is connected to the high-concentration impurity region, a second interlayer insulating film is further formed thereon, and a lead wiring 310 is connected to the wiring 305. Then, a third interlayer insulating film 313 is formed so as to cover it.

【００７４】一方、Ｎチャネル型のＴＦＴは、活性層と
してＮ型の高濃度不純物領域（ソース領域又はドレイン
領域）、チャネル形成領域と、前記高濃度不純物領域と
前記チャネル形成領域の間に低濃度不純物領域が形成さ
れている。高濃度不純物領域には配線３０４、３０３が
接続され、さらに配線３０３には引き出し配線３０９が
接続されている。活性層以外の部分は、上記Ｐチャネル
型ＴＦＴと同一構造である。On the other hand, the N-channel type TFT has an N-type high-concentration impurity region (source region or drain region) as an active layer, a channel formation region, and a low-concentration impurity between the high-concentration impurity region and the channel formation region. An impurity region is formed. Wirings 304 and 303 are connected to the high-concentration impurity region, and a lead-out wiring 309 is connected to the wiring 303. Portions other than the active layer have the same structure as the P-channel TFT.

【００７５】画素マトリクス回路に形成されたＮチャネ
ル型ＴＦＴについては、第１の層間絶縁膜を形成する部
分まで、ＣＭＯＳ回路のＮチャネル型ＴＦＴと同一構造
である。そして、ｎ⁺ 型領域には配線３０６、３０８が
接続され、その上に第２の層間絶縁膜と、ブラックマス
ク３１１とが形成される。さらに、その上に第３の層間
絶縁膜３１３が形成され、ＩＴＯ、ＳｎＯ₂ 等の透明導
電膜からなる画素電極３１２が接続される。このブラッ
クマスクは画素ＴＦＴを覆い、且つ画素電極３１２と補
助容量を形成している。本実施例では一例として透過型
のＬＣＤを作製したが特に限定されない。例えば、画素
電極の材料として反射性を有する金属材料を用い、画素
電極のパターニングの変更、または幾つかの工程の追加
／削除を適宜行えば反射型のＬＣＤを作製することが可
能である。The N-channel TFT formed in the pixel matrix circuit has the same structure as the N-channel TFT of the CMOS circuit up to the portion where the first interlayer insulating film is formed. Then, wirings 306 and 308 are connected to the n ⁺ type region, on which a second interlayer insulating film and a black mask 311 are formed. Further, a third interlayer insulating film 313 is formed thereon, and a pixel electrode 312 made of a transparent conductive film such as ITO or SnO ₂ is connected. This black mask covers the pixel TFT and forms an auxiliary capacitance with the pixel electrode 312. In this embodiment, a transmissive LCD is manufactured as an example, but there is no particular limitation. For example, a reflective LCD can be manufactured by using a reflective metal material as the material of the pixel electrode and changing the patterning of the pixel electrode or adding / deleting some steps as appropriate.

【００７６】なお、本実施例では、画素マトリクス回路
の画素ＴＦＴのゲート配線をダブルゲート構造としてい
るが、オフ電流のバラツキを低減するために、トリプル
ゲート構造等のマルチゲート構造としても構わない。ま
た、開口率を向上させるためにシングルゲート構造とし
てもよい。In this embodiment, the gate wiring of the pixel TFT of the pixel matrix circuit has a double-gate structure. However, a multi-gate structure such as a triple-gate structure may be used in order to reduce the variation in off-state current. Further, a single gate structure may be used to improve the aperture ratio.

【００７７】［実施例２］ 実施例１では、縦成長によ
って非晶質珪素膜を結晶化させたが、本実施例では、実
施例１と異なる方法で非晶質半導体膜の結晶化を行う例
を示す。本実施例でも触媒元素はニッケルを用いる。以
下、図４を用いて本実施例を説明する。Second Embodiment In the first embodiment, the amorphous silicon film is crystallized by vertical growth. In the second embodiment, the amorphous semiconductor film is crystallized by a method different from that of the first embodiment. Here is an example. Also in this embodiment, nickel is used as the catalyst element. Hereinafter, this embodiment will be described with reference to FIG.

【００７８】まず、図４（Ａ）において、ガラス基板２
０１上に膜厚２００ｎｍの下地膜２０２、膜厚５０ｎｍ
の非晶質珪素膜２０３を形成する。また、その上に厚さ
７０ｎｍの酸化珪素膜でなるマスク絶縁膜２０４を形成
し、触媒元素（本実施例もニッケルとする）を選択的に
添加するための開口部２０４ａを設ける。First, in FIG. 4A, the glass substrate 2
01, a 200 nm-thick base film 202 and a 50 nm-thickness
Is formed. Further, a mask insulating film 204 made of a silicon oxide film having a thickness of 70 nm is formed thereon, and an opening 204a for selectively adding a catalytic element (also nickel in this embodiment) is provided.

【００７９】この状態で酸素雰囲気中においてＵＶ光を
照射し、非晶質珪素膜２０３の露出表面に濡れ性改善の
ための極薄い酸化膜（図示せず）を形成する。次にニッ
ケルを１０ｐｐｍ（重量換算）で含有したニッケル酢酸
塩溶液をスピンコート法により塗布し、非晶質珪素膜２
０３の表面に極薄いニッケル含有層２０５を形成する
（図４（Ａ））。In this state, UV light is irradiated in an oxygen atmosphere to form an extremely thin oxide film (not shown) on the exposed surface of the amorphous silicon film 203 for improving wettability. Next, a nickel acetate solution containing 10 ppm (in terms of weight) of nickel is applied by spin coating to form an amorphous silicon film 2.
03, an extremely thin nickel-containing layer 205 is formed (FIG. 4A).

【００８０】図４（Ａ）に示す状態を得たら、窒素雰囲
気中で６００℃、８時間の加熱処理を行い、非晶質珪素
膜２０３を結晶化する。非晶質珪素膜２０３の結晶化
は、矢印で示すようにニッケルを添加した領域２０６か
ら膜面と平行な方向（横方向）に進行する。本明細書で
は、このような結晶成長を横成長と呼ぶことにする（図
４（Ｂ））。After obtaining the state shown in FIG. 4A, heat treatment is performed at 600 ° C. for 8 hours in a nitrogen atmosphere to crystallize the amorphous silicon film 203. Crystallization of the amorphous silicon film 203 proceeds from the nickel-added region 206 in a direction (lateral direction) parallel to the film surface, as indicated by an arrow. In this specification, such crystal growth is referred to as lateral growth (FIG. 4B).

【００８１】この結晶化工程に従うと、針状または柱状
の結晶の集合体でなる多結晶シリコン膜（ポリシリコン
膜）が形成される。本発明者らはこのように結晶化した
領域を横成長領域と呼ぶ。According to the crystallization step, a polycrystalline silicon film (polysilicon film) formed of an aggregate of needle-like or columnar crystals is formed. The present inventors call such a crystallized region a lateral growth region.

【００８２】また、この時、結晶化後の膜は、1)ニッケ
ルの添加領域２０６（結晶質珪素膜）、2)横成長領域２
０７（結晶質珪素膜）、3)横成長が及ばなかった領域２
０８（非晶質珪素膜）の３つの領域に分類される。最終
的に必要とするのは横成長領域２０７のみであるので、
以下の説明において他の領域の説明は略す。At this time, the film after crystallization includes 1) nickel-added region 206 (crystalline silicon film), and 2) lateral growth region 2
07 (crystalline silicon film), 3) Region 2 not covered by lateral growth
08 (amorphous silicon film). Since only the lateral growth region 207 is finally required,
In the following description, description of other areas will be omitted.

【００８３】次に、得られた結晶化後の珪素膜に対して
レーザー光の照射を行う。これにより横成長領域２０７
は大幅に結晶性が改善された結晶質珪素膜２０９とな
る。本実施例ではＫｒＦエキシマレーザーを用いる。こ
のレーザ照射工程は、結晶性の改善のみでなく、ニッケ
ルをゲッタリングし易い状態にするという作用がある
（図４（Ｃ））。Next, the obtained crystallized silicon film is irradiated with a laser beam. Thereby, the lateral growth region 207
Becomes a crystalline silicon film 209 having significantly improved crystallinity. In this embodiment, a KrF excimer laser is used. This laser irradiation step has an effect of not only improving the crystallinity but also making nickel easily getterable (FIG. 4C).

【００８４】レーザー光の照射が終了したら、パターニ
ングを行ない、島状領域２１１を得る。（図４（Ｄ））
このパターニング工程において、島状領域２１１にはニ
ッケル添加領域２０６と隣接する周辺部が含まれないよ
う、パターニングすることが好ましい。After the irradiation of the laser beam is completed, patterning is performed to obtain an island region 211. (FIG. 4 (D))
In this patterning step, it is preferable to perform patterning so that the island-shaped region 211 does not include a peripheral portion adjacent to the nickel-added region 206.

【００８５】次いで、液相と島状領域２１１の接触によ
るゲッタリングを行う。液相と接触させて、触媒元素
（本実施例ではニッケル）を液相（本実施例では硫酸）
へと吸い出す。本実施例では基板をフッ酸で処理して自
然酸化膜を除去した後、硫酸（２００℃）中に１０分浸
漬した後、純水洗浄、乾燥させた。なお、液相によるゲ
ッタリング工程の前、島状領域２１１の表面のパターニ
ング時の残渣物（図示しない）や自然酸化膜（図示しな
い）を除去することが望ましい。また、液相によるゲッ
タリング工程の後、ゲッタリング時の残渣物（図示しな
い）をフッ酸処理により除去することが好ましい。Next, gettering by contact between the liquid phase and the island region 211 is performed. The catalyst element (nickel in this embodiment) is brought into contact with the liquid phase to convert the catalyst element (nickel in this embodiment) into a liquid phase (sulfuric acid in this embodiment).
Suck out. In this example, the substrate was treated with hydrofluoric acid to remove a natural oxide film, then immersed in sulfuric acid (200 ° C.) for 10 minutes, washed with pure water, and dried. Before the gettering step by the liquid phase, it is desirable to remove a residue (not shown) and a natural oxide film (not shown) at the time of patterning the surface of the island region 211. After the gettering step using the liquid phase, it is preferable to remove residues (not shown) during gettering by hydrofluoric acid treatment.

【００８６】このようにして、液相による触媒元素の低
減処理を行うことで十分にニッケル濃度が低減された島
状領域２１２を得る。この島状領域２１２をＴＦＴの半
導体層に用いて、ゲート絶縁膜の作製工程等を含む公知
の方法でＴＦＴを完成すればよい。As described above, the island-like region 212 in which the nickel concentration is sufficiently reduced is obtained by performing the treatment for reducing the catalytic element in the liquid phase. The TFT may be completed by a known method including a step of forming a gate insulating film using the island-shaped region 212 as a semiconductor layer of the TFT.

【００８７】図４（Ｂ）に示す結晶化工程の後に得られ
る横成長領域２０７は、実施例１の縦成長された領域
（図１の１０５で示す領域）よりもニッケルの濃度が低
いという特徴がある。よって横成長プロセスを用いるこ
とで、ゲッタリング処理の処理温度を低くしたり、処理
時間の時短化等、プロセス的なマージンが増すという効
果を得ることができる。The lateral growth region 207 obtained after the crystallization step shown in FIG. 4B has a feature that the nickel concentration is lower than the vertically grown region (the region indicated by 105 in FIG. 1) of the first embodiment. There is. Therefore, by using the lateral growth process, it is possible to obtain the effect of increasing the process margin such as lowering the processing temperature of the gettering process and shortening the processing time.

【００８８】以降の工程は、実施例１に従えば、図３に
示したＣＭＯＳ回路や画素マトリクス回路を構成した
り、ＮＡＮＤ回路、ＮＯＲ回路のような基本論理回路を
構成したり、さらに複雑なロジック回路を構成すること
ができる。In the following steps, according to the first embodiment, the CMOS circuit and the pixel matrix circuit shown in FIG. 3 can be formed, basic logic circuits such as a NAND circuit and a NOR circuit can be formed, and the process can be more complicated. A logic circuit can be formed.

【００８９】［実施例３］ 本実施例では、異なるゲッ
タリング方法と組み合わせて本発明の液相によるゲッタ
リングを行う例を示す。本実施例でも触媒元素はニッケ
ルを用いる。以下、図５を用いて本実施例を説明する。[Embodiment 3] In this embodiment, an example in which gettering by a liquid phase of the present invention is performed in combination with a different gettering method will be described. Also in this embodiment, nickel is used as the catalyst element. Hereinafter, this embodiment will be described with reference to FIG.

【００９０】本実施例では、リン元素による金属元素の
ゲッタリング効果を利用して結晶質珪素膜中に残存する
触媒元素を除去又は低減する技術（特開平10-270363 号
公報）と組み合わせた例である。本実施例では、リン元
素をレジストを用いて選択的に添加する例を以下に示し
たが、全面にリン元素を添加した場合においても適用可
能である。In the present embodiment, an example in which a technique for removing or reducing a catalyst element remaining in a crystalline silicon film by utilizing the gettering effect of a metal element by a phosphorus element (Japanese Patent Laid-Open No. 10-270363) is used. It is. In this embodiment, an example in which the phosphorus element is selectively added using a resist is described below, but the present invention is also applicable to a case where the phosphorus element is added to the entire surface.

【００９１】ガラス基板４０１上に、厚さ２００ｎｍの
酸化珪素膜でなる下地膜４０２を形成する。そして、非
晶質珪素膜を５５ｎｍの厚さに成膜する。実施例１で説
明した縦成長方法、あるいは実施例２で説明した横成長
方法によって、非晶質珪素膜を結晶化し、さらに、エキ
シマレーザ光を照射して結晶性を助長させる。以上によ
り、下地膜４０２上に結晶性珪素膜４０３が形成される
（図５（Ａ））。A base film 402 made of a silicon oxide film having a thickness of 200 nm is formed on a glass substrate 401. Then, an amorphous silicon film is formed to a thickness of 55 nm. The amorphous silicon film is crystallized by the vertical growth method described in the first embodiment or the horizontal growth method described in the second embodiment, and is further irradiated with excimer laser light to promote crystallinity. Thus, a crystalline silicon film 403 is formed over the base film 402 (FIG. 5A).

【００９２】次に、図５（Ｂ）に示すように、結晶性珪
素膜４０３上にレジストマスク４０４を形成する。レジ
ストマスク４０４は半導体層のチャネル形成領域をなる
部分４０６を少なくとも覆うように形成される。このと
きチャネル形成領域の端面（特に、ソース／ドレイン領
域と接合しない面）に被ゲッタリング領域とゲッタリン
グ領域との界面が含まれると、ＴＦＴとして動作しなく
なるおそれがある。Next, as shown in FIG. 5B, a resist mask 404 is formed on the crystalline silicon film 403. The resist mask 404 is formed so as to cover at least a portion 406 of the semiconductor layer which is to be a channel formation region. At this time, if the end surface of the channel formation region (particularly, the surface that does not join the source / drain region) includes the interface between the gettering region and the gettering region, the TFT may not operate.

【００９３】次に、Ｐのドーピング工程を行う。先ず、
加速電圧を１０keV に、ドーズ量は、Ｐの濃度が１．７
×１０¹⁵atoms/cm² となるように設定し、Ｐをドーピン
グする。このドーピング工程によりゲッタリング領域４
０５、被ゲッタリング領域４０６が画定される（図５
（Ｂ））。また、この時、加速電圧１０keV に、ドーズ
量は、Ｂの濃度が２．５×１０¹⁵atoms/cm² となるよう
に設定し、Ｂをドーピングすればさらなるゲッタリング
効果が望める。Next, a P doping step is performed. First,
The accelerating voltage was set to 10 keV, and the dose was set to a P concentration of 1.7.
It is set so as to be × 10 ¹⁵ atoms / cm ² and is doped with P. The gettering region 4 is formed by this doping process.
05, the gettered area 406 is defined (FIG. 5)
(B)). At this time, the dose is set to an acceleration voltage of 10 keV so that the concentration of B becomes 2.5 × 10 ¹⁵ atoms / cm ^2, and if B is doped, a further gettering effect can be expected.

【００９４】ドーピング工程が終了後、レジストマスク
４０４を専用の剥離液によって除去する。そして、６０
０℃、８時間の加熱処理（第１のゲッタリング）を行
い、被ゲッタリング領域４０６の内部に残存するニッケ
ルを、ゲッタリング領域４０５の方に（矢印の方向に）
移動させる。こうしてニッケル濃度の低減された被ゲッ
タリング領域４０７が得られる（図５（Ｃ））。After the doping step is completed, the resist mask 404 is removed with a dedicated stripper. And 60
A heat treatment (first gettering) at 0 ° C. for 8 hours is performed to remove nickel remaining inside the gettered region 406 toward the gettering region 405 (in the direction of the arrow).
Move. Thus, a gettered region 407 having a reduced nickel concentration is obtained (FIG. 5C).

【００９５】次いでパターニングして、島状領域４０８
を得る。島状領域４０８は、ゲッタリング領域４０５と
ニッケル濃度の低減された被ゲッタリング領域４０７と
でなる。（図５（Ｄ））Next, patterning is performed to form an island region 408.
Get. The island region 408 includes a gettering region 405 and a gettered region 407 having a reduced nickel concentration. (FIG. 5 (D))

【００９６】次いで、液相と島状領域の接触によるゲッ
タリング（第２のゲッタリング）を行う。液相と接触さ
せて、触媒元素（本実施例ではニッケル）を液相（本実
施例では硫酸）へと吸い出す。本実施例では基板をフッ
酸で処理して自然酸化膜を除去した後、硫酸（３２０
℃）中に１０分浸漬した後、純水洗浄、乾燥させた。な
お、液相によるゲッタリング工程の前、島状領域の表面
のパターニング時の残渣物（図示しない）や自然酸化膜
（図示しない）を除去することが望ましい。また、液相
によるゲッタリング工程の後、ゲッタリング時の残渣物
（図示しない）をフッ酸処理により除去することが好ま
しい。Next, gettering (second gettering) by contact between the liquid phase and the island region is performed. The catalyst element (nickel in this embodiment) is sucked into the liquid phase (sulfuric acid in this embodiment) by being brought into contact with the liquid phase. In this embodiment, after the substrate is treated with hydrofluoric acid to remove the natural oxide film, sulfuric acid (320
C.) for 10 minutes, then washed with pure water and dried. Before the gettering step using a liquid phase, it is desirable to remove a residue (not shown) and a natural oxide film (not shown) during patterning of the surface of the island region. After the gettering step using the liquid phase, it is preferable to remove residues (not shown) during gettering by hydrofluoric acid treatment.

【００９７】このようにして、液相による触媒元素の低
減処理を行うことで十分にニッケル濃度が低減された島
状領域４１１を得る。（図５（Ｅ））As described above, the island-like region 411 with a sufficiently reduced nickel concentration is obtained by performing the treatment for reducing the catalytic element by the liquid phase. (FIG. 5E)

【００９８】以上の工程を経て得られた島状領域４１１
を用いて、例えば図３を用いて実施例１で説明したプロ
セスを用いて、ＴＦＴを作製すればよい。（図５
（Ｄ））。The island region 411 obtained through the above steps
For example, a TFT may be manufactured using the process described in Embodiment 1 with reference to FIG. (FIG. 5
(D)).

【００９９】また、本実施例においては、液相と島状領
域の接触によるゲッタリング（第２のゲッタリング）を
パターニング工程後に行う例を示したが、特に限定され
ず、パターニング工程前、またはドーピング前に行って
もよい。Further, in this embodiment, an example has been described in which gettering (second gettering) by contact between the liquid phase and the island-like region is performed after the patterning step. It may be performed before doping.

【０１００】なお、島状領域４１１のチャネル形成領域
４１０は、実質的に真性でかつニッケル濃度が低減され
た被ゲッタリング領域４０７で構成されているため、し
きい値の突発的な変動をなくすことができる。他方ソー
ス領域及びドレイン領域となる部分４０９にニッケルや
導電性を付与する不純物を含有していても、ＴＦＴの電
気特性に大きな弊害をもたらすことがない。Since the channel forming region 410 of the island region 411 is formed of the gettering region 407 which is substantially intrinsic and has a reduced nickel concentration, a sudden change in the threshold value is eliminated. be able to. On the other hand, even if nickel or an impurity imparting conductivity is contained in the portion 409 to be the source region and the drain region, the electrical characteristics of the TFT are not significantly affected.

【０１０１】［実施例４］ 上述した実施例ではトップ
ゲート型のＴＦＴを作製する場合について説明したが、
本実施例ではボトムゲート型ＴＦＴの典型例である逆ス
タガ型ＴＦＴを作製する例を示す。図６を用いて本実施
例を説明する。[Embodiment 4] In the above embodiment, the case of manufacturing a top gate type TFT has been described.
In this embodiment, an example of manufacturing an inverted staggered TFT which is a typical example of a bottom gate TFT will be described. This embodiment will be described with reference to FIG.

【０１０２】図６（Ａ）において、６０１はガラス基
板、６０２は下地膜、６０３は導電性材料でなるゲート
電極、６０４はゲート絶縁膜、６０５は厚さ５５ｎｍの
非晶質珪素膜、６０６は実施例１と同様の手段で形成し
たニッケル含有層である（図６（Ａ））。ここでは図示
しなかったがゲート電極は陽極酸化膜または窒化珪素膜
で保護されている。このゲート電極を保護する膜を形成
することで、均一な結晶性が得られる。本実施例では窒
化タンタルとタンタルの積層構造としたが、ゲート電極
の材料として、例えばＴａ（タンタル）、Ｍｏ（モリブ
デン）、Ｔｉ（チタン）、Ｗ（タングステン）、クロム
（Ｃｒ）等の高融点金属、これら金属材料とシリコンと
の化合物であるシリサイド、Ｎ型又はＰ型の導電性を有
するポリシリコン等の材料、低抵抗金属Ｃｕ（銅）、Ａ
ｌ（アルミニウム）を用いることができる。In FIG. 6A, 601 is a glass substrate, 602 is a base film, 603 is a gate electrode made of a conductive material, 604 is a gate insulating film, 605 is an amorphous silicon film having a thickness of 55 nm, and 606 is This is a nickel-containing layer formed by the same means as in Example 1 (FIG. 6A). Although not shown here, the gate electrode is protected by an anodic oxide film or a silicon nitride film. By forming a film for protecting the gate electrode, uniform crystallinity can be obtained. In the present embodiment, a laminated structure of tantalum nitride and tantalum is used. Metals, materials such as silicide which is a compound of these metal materials and silicon, polysilicon having N-type or P-type conductivity, low-resistance metal Cu (copper), A
1 (aluminum) can be used.

【０１０３】次に、５５０℃、４時間の加熱処理した
後、エキシマレーザを照射して、結晶質珪素膜６０７を
形成する。本実施例では、結晶化方法に縦成長法を用い
たが、実施例２に示した横成長方法を用いてもよい（図
６（Ｂ））。Next, after a heat treatment at 550 ° C. for 4 hours, an excimer laser is irradiated to form a crystalline silicon film 607. In this embodiment, the vertical growth method is used for the crystallization method, but the horizontal growth method shown in the second embodiment may be used (FIG. 6B).

【０１０４】次いで、液相と結晶質珪素膜６０７の接触
によるゲッタリングを行う。液相と接触させて、触媒元
素（本実施例ではニッケル）を液相（本実施例では硫
酸）へと吸い出す。本実施例では基板をフッ酸で処理し
て自然酸化膜を除去した後、硫酸（３２０℃）中に１０
分浸漬した後、純水洗浄、乾燥させた。なお、液相によ
るゲッタリング工程の前、結晶質珪素膜の表面のパター
ニング時の残渣物（図示しない）や自然酸化膜（図示し
ない）を除去することが望ましい。また、液相によるゲ
ッタリング工程の後、ゲッタリング時の残渣物（図示し
ない）をフッ酸処理により除去することが好ましい。Next, gettering by contact between the liquid phase and the crystalline silicon film 607 is performed. The catalyst element (nickel in this embodiment) is sucked into the liquid phase (sulfuric acid in this embodiment) by being brought into contact with the liquid phase. In this embodiment, after the substrate is treated with hydrofluoric acid to remove the natural oxide film, the substrate is placed in sulfuric acid (320 ° C.) for 10 minutes.
After immersion for a minute, it was washed with pure water and dried. Before the gettering step by the liquid phase, it is desirable to remove a residue (not shown) and a natural oxide film (not shown) at the time of patterning the surface of the crystalline silicon film. After the gettering step using the liquid phase, it is preferable to remove residues (not shown) during gettering by hydrofluoric acid treatment.

【０１０５】このようにして、液相による触媒元素の低
減処理を行うことで十分にニッケル濃度が低減された結
晶質珪素膜６１１を得る。（図６（Ｃ））Thus, the crystalline silicon film 611 having a sufficiently reduced nickel concentration is obtained by performing the treatment for reducing the catalytic element in the liquid phase. (FIG. 6 (C))

【０１０６】次に、ゲッタリング工程によって得られた
ニッケル濃度の低減された結晶質珪素膜６１１をパター
ニングして半導体層６１２を形成する。そして、半導体
層６１２上に窒化珪素膜をパターニングして形成される
チャネルストッパ（またはエッチングトッパと呼ばれ
る）６１３を設ける（図６（Ｄ））。Next, a semiconductor layer 612 is formed by patterning the crystalline silicon film 611 having a reduced nickel concentration obtained by the gettering step. Then, a channel stopper (or called an etching topper) 613 formed by patterning the silicon nitride film over the semiconductor layer 612 is provided (FIG. 6D).

【０１０７】このチャネルストッパ６１３をマスクにし
て、Ｎ型又はＰ型の導電性を付与する不純物を低濃度に
添加し、レジストマスク６１０を設け、さらにＮ型又は
Ｐ型の導電性を付与する不純物を高濃度に添加した後、
レーザーまたは熱により活性化させて、低濃度不純物領
域（ＬＤＤ領域）６１０、ソース領域６１４、ドレイン
領域６１５を形成する。図６（Ｅ）さらに、酸化珪素膜
または平坦なＢＣＢ膜等からなる層間絶縁膜６０９を設
けた後、ソース配線６１６、ドレイン配線６１７を形成
する。そして、最後に全体の水素化を行って図６（Ｆ）
に示す逆スタガ型ＴＦＴが完成する。なお、本実施例に
おいても、工程順序を変更しパターニング後に液相によ
る触媒元素の低減処理を行ってもよい。Using this channel stopper 613 as a mask, an impurity for imparting N-type or P-type conductivity is added at a low concentration, a resist mask 610 is provided, and an impurity for imparting N-type or P-type conductivity is further provided. After adding to a high concentration,
Activation by laser or heat forms a low-concentration impurity region (LDD region) 610, a source region 614, and a drain region 615. 6E. Further, after providing an interlayer insulating film 609 made of a silicon oxide film or a flat BCB film, a source wiring 616 and a drain wiring 617 are formed. Finally, the whole is hydrogenated, and FIG. 6 (F)
Is completed. Also in this embodiment, the process order may be changed, and the catalyst element may be reduced by a liquid phase after patterning.

【０１０８】〔実施例５〕 本実施例では、本願発明に
よって作製された液晶表示装置の例を図７に示す。画素
ＴＦＴ（画素スイッチング素子）の作製方法やセル組工
程は公知の手段を用いれば良いので詳細な説明は省略す
る。Embodiment 5 In this embodiment, an example of a liquid crystal display device manufactured according to the present invention is shown in FIG. A well-known means may be used for a method of manufacturing a pixel TFT (pixel switching element) and a cell assembling step, and a detailed description thereof will be omitted.

【０１０９】図７は、本実施例のアクティブマトリクス
型液晶パネルの概略図である。図７に示すようにアクテ
ィブマトリクス基板と対向基板とが対向し、これらの基
板間に液晶が挟まれている。アクティブマトリクス基板
はガラス基板８００上に形成された画素マトリクス回路
８０１、走査線駆動回路８０２、信号線駆動回路８０３
を有する。FIG. 7 is a schematic diagram of an active matrix type liquid crystal panel of this embodiment. As shown in FIG. 7, an active matrix substrate and a counter substrate face each other, and a liquid crystal is sandwiched between these substrates. The active matrix substrate includes a pixel matrix circuit 801, a scan line driver circuit 802, and a signal line driver circuit 803 formed over a glass substrate 800.
Having.

【０１１０】走査線駆動回路８０２、信号線駆動回路８
０３はそれぞれ走査線８３０、信号線８４０によって画
素マトリクス回路８０１に接続されている。これら駆動
回路８０２、８０３はＣＭＯＳ回路で主に構成されてい
る。Scanning line driving circuit 802, signal line driving circuit 8
03 is connected to the pixel matrix circuit 801 by a scanning line 830 and a signal line 840, respectively. These drive circuits 802 and 803 are mainly constituted by CMOS circuits.

【０１１１】画素マトリクス回路８０１の行ごとに走査
線８３０が形成され、列ごとに信号線８４０が形成され
ている。走査線８３０、信号線８４０の交差部近傍に
は、画素ＴＦＴ８１０が形成されている。画素ＴＦＴ８
１０のゲート電極は走査線８３０に接続され、ソースは
信号線８４０に接続されている。更に、ドレインには画
素電極８６０、保持容量８７０が接続されている。A scanning line 830 is formed for each row of the pixel matrix circuit 801, and a signal line 840 is formed for each column. A pixel TFT 810 is formed near the intersection of the scanning line 830 and the signal line 840. Pixel TFT8
The ten gate electrodes are connected to the scanning lines 830, and the sources are connected to the signal lines 840. Further, a pixel electrode 860 and a storage capacitor 870 are connected to the drain.

【０１１２】対向基板８８０はガラス基板全面にＩＴＯ
膜等の透明導電膜が形成されている。透明導電膜は画素
マトリクス回路８０１の画素電極８６０に対する対向電
極であり、画素電極、対向電極間に形成された電界によ
って液晶材料が駆動される。対向基板８８０には必要で
あれば配向膜や、カラーフィルタが形成されている。The counter substrate 880 is made of ITO over the entire surface of the glass substrate.
A transparent conductive film such as a film is formed. The transparent conductive film is a counter electrode to the pixel electrode 860 of the pixel matrix circuit 801, and the liquid crystal material is driven by an electric field formed between the pixel electrode and the counter electrode. If necessary, an alignment film and a color filter are formed on the counter substrate 880.

【０１１３】アクティブマトリクス基板側のガラス基板
にはＦＰＣ８３１を取り付ける面を利用してＩＣチップ
８３２、８３３が取り付けられている。これらのＩＣチ
ップ８３２、８３３はビデオ信号の処理回路、タイミン
グパルス発生回路、γ補正回路、メモリ回路、演算回路
などの回路をシリコン基板上に形成して構成される。IC chips 832 and 833 are mounted on the glass substrate on the active matrix substrate side by using the surface on which the FPC 831 is mounted. These IC chips 832 and 833 are configured by forming circuits such as a video signal processing circuit, a timing pulse generating circuit, a gamma correction circuit, a memory circuit, and an arithmetic circuit on a silicon substrate.

【０１１４】さらに、本実施例では液晶表示装置を例に
挙げて説明しているが、アクティブマトリクス型の表示
装置であればＥＬ（エレクトロルミネッセンス）表示装
置やＥＣ（エレクトロクロミックス）表示装置に本願発
明を適用することも可能であることは言うまでもない。Further, in this embodiment, a liquid crystal display device is described as an example. However, if the display device is an active matrix type display device, the present invention is applied to an EL (electroluminescence) display device and an EC (electrochromics) display device. It goes without saying that the invention can be applied.

【０１１５】また、本願発明を用いて作製できる液晶表
示装置は透過型か反射型かは問わない。どちらを選択す
るのも実施者の自由である。この様に本願発明はあらゆ
るアクティブマトリクス型の電気光学装置（半導体装
置）に対して適用することが可能である。The liquid crystal display device which can be manufactured by using the present invention is not limited to a transmission type or a reflection type. It is up to the implementer to choose either. As described above, the present invention can be applied to any active matrix type electro-optical device (semiconductor device).

【０１１６】なお、本実施例に示した半導体装置を作製
するにあたって、実施例１〜実施例４のどの構成を採用
しても良いし、各実施例を自由に組み合わせて用いるこ
とが可能である。In manufacturing the semiconductor device shown in this embodiment, any of the structures of Embodiments 1 to 4 may be employed, or the embodiments may be freely combined and used. .

【０１１７】〔実施例６〕 本願発明は従来のＩＣ技術
全般に適用することが可能である。即ち、現在市場に流
通している全ての半導体回路に適用できる。例えば、ワ
ンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩ
Ｃプロセッサ等のマイクロプロセッサに適用しても良い
し、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正
回路、信号分割回路等）に代表される信号処理回路や携
帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用
の高周波回路に適用しても良い。[Embodiment 6] The present invention can be applied to all conventional IC technologies. That is, the present invention can be applied to all semiconductor circuits currently on the market. For example, RISC processor, ASI integrated on one chip
It may be applied to a microprocessor such as a C processor, a signal processing circuit typified by a liquid crystal driver circuit (D / A converter, gamma correction circuit, signal division circuit, etc.) or a portable device (cellular phone, PHS, mobile phone). It may be applied to a high frequency circuit for a computer.

【０１１８】また、マイクロプロセッサ等の半導体回路
は様々な電子機器に搭載されて中枢回路として機能す
る。代表的な電子機器としてはパーソナルコンピュー
タ、携帯型情報端末機器、その他あらゆる家電製品が挙
げられる。また、車両（自動車や電車等）の制御用コン
ピュータなども挙げられる。本願発明はその様な半導体
装置に対しても適用可能である。A semiconductor circuit such as a microprocessor is mounted on various electronic devices and functions as a central circuit. Representative electronic devices include personal computers, portable information terminal devices, and all other home appliances. Further, a computer for controlling a vehicle (an automobile, a train, or the like) is also included. The present invention is also applicable to such a semiconductor device.

【０１１９】なお、本実施例に示した半導体装置を作製
するにあたって、実施例１〜実施例４のどの構成を採用
しても良いし、各実施例を自由に組み合わせて用いるこ
とが可能である。In manufacturing the semiconductor device shown in this embodiment, any of the structures of Embodiments 1 to 4 may be employed, or the embodiments may be freely combined and used. .

【０１２０】〔実施例７〕 本願発明の電気光学装置
は、様々な電子機器のディスプレイとして利用される。
その様な電子機器としては、ビデオカメラ、デジタルカ
メラ、プロジェクター、プロジェクションＴＶ、ゴーグ
ルディスプレイ、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話、電子書籍等）などが挙げられる。それらの一例を
図８に示す。[Embodiment 7] The electro-optical device of the present invention is used as displays of various electronic apparatuses.
Examples of such electronic devices include a video camera, a digital camera, a projector, a projection TV, a goggle display, a car navigation, a personal computer, a portable information terminal (a mobile computer, a mobile phone, an electronic book, and the like). FIG. 8 shows an example of them.

【０１２１】図８（Ａ）は携帯電話であり、本体２００
１、音声出力部２００２、音声入力部２００３、表示装
置２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本願発明を音声出力部２００２、音声入
力部２００３、表示装置２００４やその他の信号制御回
路に適用することができる。FIG. 8A shows a mobile phone, and a main body 200.
1, audio output unit 2002, audio input unit 2003, display device 2004, operation switch 2005, antenna 2006
It consists of. The present invention can be applied to the audio output unit 2002, the audio input unit 2003, the display device 2004, and other signal control circuits.

【０１２２】図８（Ｂ）はビデオカメラであり、本体２
１０１、表示装置２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明を表示装置２１０２、音声入
力部２１０３やその他の信号制御回路に適用することが
できる。FIG. 8B shows a video camera,
101, display device 2102, audio input unit 2103, operation switch 2104, battery 2105, image receiving unit 210
6. The present invention can be applied to the display device 2102, the audio input unit 2103, and other signal control circuits.

【０１２３】図８（Ｃ）はモバイルコンピュータ（モー
ビルコンピュータ）であり、本体２２０１、カメラ部２
２０２、受像部２２０３、操作スイッチ２２０４、表示
装置２２０５で構成される。本願発明は表示装置２２０
５やその他の信号制御回路に適用できる。FIG. 8C shows a mobile computer (mobile computer), which includes a main body 2201 and a camera section 2.
202, an image receiving unit 2203, operation switches 2204, and a display device 2205. The present invention relates to a display device 220.
5 and other signal control circuits.

【０１２４】図８（Ｄ）はゴーグルディスプレイであ
り、本体２３０１、表示装置２３０２、アーム部２３０
３で構成される。本発明は表示装置２３０２やその他の
信号制御回路に適用することができる。FIG. 8D shows a goggle display, which includes a main body 2301, a display device 2302, and an arm 230.
3 The present invention can be applied to the display device 2302 and other signal control circuits.

【０１２５】図８（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３やその他の信号制御回路に適用す
ることができる。FIG. 8E shows a rear type projector, in which a main body 2401, a light source 2402, a display device 2403,
Polarizing beam splitter 2404, reflector 240
5, 2406 and a screen 2407. The present invention can be applied to the display device 2403 and other signal control circuits.

【０１２６】図８（Ｆ）はフロントプロジェクションで
あり、本体２５０１、光源２５０２、反射型表示装置２
５０３、光学系（ビームスプリッターや偏光子等が含ま
れる）２５０４、スクリーン２５０５で構成される。ス
クリーン２５０５は会議や学会発表などのプレゼンテー
ションに利用される大画面スクリーンであるので、表示
装置２５０３は高い解像度が要求される。FIG. 8F shows a front projection, which includes a main body 2501, a light source 2502, and a reflection type display device 2.
503, an optical system (including a beam splitter and a polarizer, etc.) 2504, and a screen 2505. Since the screen 2505 is a large screen used for presentations such as conferences and conference presentations, the display device 2503 requires a high resolution.

【０１２７】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。As described above, the applicable range of the present invention is extremely wide, and can be applied to electronic devices in all fields.

【０１２８】なお、本実施例に示した半導体装置を作製
するにあたって、実施例１〜実施例４のどの構成を採用
しても良いし、各実施例を自由に組み合わせて用いるこ
とが可能である。また、実施例５、６に示した電気光学
装置や半導体回路をその様に組み合わせて用いても良
い。In manufacturing the semiconductor device shown in this embodiment, any of the structures of Embodiments 1 to 4 may be employed, or each embodiment may be freely combined and used. . Further, the electro-optical devices and the semiconductor circuits described in the fifth and sixth embodiments may be used in such a combination.

【０１２９】[0129]

【発明の効果】本発明を用いることで、結晶化を助長す
る触媒元素を利用して得た結晶質半導体膜中から触媒元
素を効率的に除去または低減することができる。また、
本発明のゲッタリング処理はガラスの耐熱温度（歪点）
以下の温度で行うことが可能であり、従来の低温プロセ
スを使用することができる。According to the present invention, the catalytic element can be efficiently removed or reduced from the crystalline semiconductor film obtained by utilizing the catalytic element that promotes crystallization. Also,
The gettering treatment of the present invention is the heat resistant temperature (strain point) of glass.
It can be performed at the following temperatures and conventional low temperature processes can be used.

【０１３０】また、本発明を用いて得られた結晶質半導
体膜は触媒元素の効果により結晶性が非常に優れ、か
つ、ゲッタリング処理によりその触媒元素が十分低い濃
度にまで低減されている。そのため、半導体装置の活性
層として利用した場合、優れた電気特性と高い信頼性と
を備えた半導体装置を得ることができる。特に、ＴＦＴ
のオフ電流の突発的な増加をなくすことが可能になっ
た。The crystalline semiconductor film obtained by using the present invention has excellent crystallinity due to the effect of the catalytic element, and the catalytic element has been reduced to a sufficiently low concentration by the gettering treatment. Therefore, when used as an active layer of a semiconductor device, a semiconductor device having excellent electrical characteristics and high reliability can be obtained. In particular, TFT
This makes it possible to eliminate a sudden increase in the off-state current.

【０１３１】また、本発明では、液相を用いたためゲッ
タリング処理を比較的短時間で効果的に行うことがで
き、スループットが向上した。In the present invention, since the liquid phase is used, the gettering process can be effectively performed in a relatively short time, and the throughput is improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 実施例１のゲッタリング工程の説明図であ
り、基板断面図である。FIG. 1 is an explanatory diagram of a gettering step in Example 1, and is a cross-sectional view of a substrate.

【図２】 実施例１のＴＦＴの作製工程の説明図であ
る。FIG. 2 is an explanatory diagram of a manufacturing process of the TFT of Example 1.

【図３】 実施例１の上面図及び断面図の説明図であ
る。FIG. 3 is an explanatory diagram of a top view and a cross-sectional view of the first embodiment.

【図４】 実施例２のゲッタリング工程の説明図であ
り、基板断面図である。FIG. 4 is an explanatory view of a gettering step of Example 2 and is a cross-sectional view of a substrate.

【図５】 実施例３のゲッタリング工程の説明図であ
り、基板断面図である。FIG. 5 is an explanatory diagram of a gettering step in Example 3, which is a cross-sectional view of a substrate.

【図６】 実施例４のＴＦＴの作製工程の説明図であ
る。FIG. 6 is an explanatory diagram of a manufacturing process of a TFT of Example 4.

【図７】 アクティブマトリクス基板の構成を示す図で
ある。FIG. 7 is a diagram showing a configuration of an active matrix substrate.

【図８】 電子機器のＴＦＴの作製工程の説明図であ
る。FIG. 8 is an explanatory diagram of a manufacturing process of a TFT of an electronic device.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１６Ｍ ６１６Ａ ６１８Ｆ ６１８Ｇ ６１９Ａ ６２７Ｇ ６２７Ｚ Ｆターム(参考） 4G069 AA02 BB02A BB02B BC31A BC33A BC66A BC67A BC68A BC72A BC75A CD10 5F052 AA02 AA17 AA24 BB02 BB07 DA02 DB02 DB03 DB07 FA01 FA08 FA19 GB02 HA01 JA01 JA10 5F110 AA17 BB02 BB04 CC02 CC08 DD01 DD03 DD04 DD13 DD14 DD15 DD17 DD24 EE02 EE03 EE04 EE05 EE09 EE14 EE23 EE27 EE28 EE34 FF02 FF03 FF24 FF28 FF30 FF32 GG01 GG02 GG13 GG14 GG25 GG33 GG43 GG45 GG47 GG51 GG53 GG54 GG55 GG57 GG58 HJ01 HJ04 HJ12 HJ13 HJ23 HM15 NN02 NN12 NN23 NN24 NN27 NN72 PP02 PP03 PP04 PP10 PP22 PP23 PP27 PP29 PP31 PP34 PP38 QQ05 QQ11 QQ24 QQ28 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁷ Identification symbol FI theme coat ゛ (Reference) H01L 29/78 616M 616A 618F 618G 618A 627G 627Z F term (Reference) 4G069 AA02 BB02A BB02B BC31A BC33A BC66A BC67A BC68A BC68A BC68A BC68A CD10 5F052 AA02 AA17 AA24 BB02 BB07 DA02 DB02 DB03 DB07 FA01 FA08 FA19 GB02 HA01 JA01 JA10 5F110 AA17 BB02 BB04 CC02 CC08 DD01 DD03 DD04 DD13 DD14 DD15 DD17 DD24 EE02 EE03 EE04 EE05 EE28 FF27 FF23 FF23 EE28 GG13 GG14 GG25 GG33 GG43 GG45 GG47 GG51 GG53 GG54 GG55 GG57 GG58 HJ01 HJ04 HJ12 HJ13 HJ23 HM15 NN02 NN12 NN23 NN24 NN27 NN72 PP02 PP03 PP04 PP10 PP22 PP23 PP27 Q29 PP31 Q34 Q38 Q38 Q

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 基板上に珪素を含む非晶質半導体膜を形
成する第１の工程と、前記非晶質半導体膜に該非晶質半
導体膜の結晶化を助長する触媒元素を導入する第２の工
程と、 前記非晶質半導体膜を結晶化させる第３の工程と、 前記結晶化された半導体膜と液体とを接触させて前記触
媒元素を低減させる第４の工程と、 を有することを特徴とする半導体装置の作製方法。A first step of forming an amorphous semiconductor film containing silicon on a substrate; and a second step of introducing a catalytic element for promoting crystallization of the amorphous semiconductor film into the amorphous semiconductor film. And a third step of crystallizing the amorphous semiconductor film; and a fourth step of bringing the crystallized semiconductor film into contact with a liquid to reduce the catalytic element. A method for manufacturing a semiconductor device. 【請求項２】 基板上に珪素を含む非晶質半導体膜を形
成する第１の工程と、 前記非晶質半導体膜に該非晶質半導体膜の結晶化を助長
する触媒元素を選択的に導入する第２の工程と、 前記非晶質半導体膜を結晶化させる第３の工程と、 前記結晶化された半導体膜と液体とを接触させて前記触
媒元素を低減させる第４の工程と、 を有することを特徴とする半導体装置の作製方法。2. A first step of forming an amorphous semiconductor film containing silicon on a substrate, and selectively introducing a catalytic element for promoting crystallization of the amorphous semiconductor film into the amorphous semiconductor film. A second step of crystallizing the amorphous semiconductor film, and a fourth step of contacting the crystallized semiconductor film with a liquid to reduce the catalytic element. A method for manufacturing a semiconductor device, comprising: 【請求項３】 請求項１または２において、前記触媒元
素として、Ｎｉ、Ｃｏ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｕ
から選ばれた少なくとも一つの元素が用いられることを
特徴とする半導体装置の作製方法。3. The method according to claim 1, wherein the catalyst element is Ni, Co, Fe, Pd, Pt, Cu, or Au.
A method for manufacturing a semiconductor device, comprising using at least one element selected from the group consisting of: 【請求項４】 請求項１または２において、前記液体と
して、硫酸、王水、塩酸、硝酸、シュウ酸から選ばれた
少なくとも一つの薬液が用いられることを特徴とする半
導体装置の作製方法。4. The method for manufacturing a semiconductor device according to claim 1, wherein at least one chemical selected from sulfuric acid, aqua regia, hydrochloric acid, nitric acid, and oxalic acid is used as the liquid. 【請求項５】 請求項１または２において、前記第３の
工程によって結晶化された半導体膜は、結晶粒界を有す
る多結晶半導体膜であることを特徴とする半導体装置の
作製方法。5. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor film crystallized in the third step is a polycrystalline semiconductor film having a crystal grain boundary. 【請求項６】 請求項１または２において、前記第３の
工程において、前記加熱処理によって前記非晶質半導体
膜を結晶化した後、前記結晶化された半導体膜にレーザ
ー光を照射することを特徴とする半導体装置の作製方
法。6. The method according to claim 1, wherein, in the third step, after the amorphous semiconductor film is crystallized by the heat treatment, the crystallized semiconductor film is irradiated with laser light. A method for manufacturing a semiconductor device. 【請求項７】 請求項１または２において、前記第４の
工程において、前記触媒元素を低減させる処理を施す前
に、前記結晶化された半導体膜の表面の酸化膜を除去す
ることを特徴とする半導体装置の作製方法。7. The method according to claim 1, wherein in the fourth step, an oxide film on a surface of the crystallized semiconductor film is removed before performing the treatment for reducing the catalytic element. Of manufacturing a semiconductor device. 【請求項８】 請求項１または２において、前記第４の
工程において、前記触媒元素を低減させる処理後に、前
記触媒元素を低減させた半導体膜の表面を洗浄すること
を特徴とする半導体装置の作製方法。8. The semiconductor device according to claim 1, wherein in the fourth step, after the treatment for reducing the catalytic element, a surface of the semiconductor film in which the catalytic element is reduced is cleaned. Production method. 【請求項９】 請求項１または２において、前記第３の
工程と前記第４の工程の間に、前記結晶化された半導体
膜のパターニングを施すことを特徴とする半導体装置の
作製方法。9. The method for manufacturing a semiconductor device according to claim 1, wherein the crystallized semiconductor film is patterned between the third step and the fourth step.