JP2000163315A - Memory control system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent accesses from being concentrated to a specified memory board while preventing the expansion of circuit scale and degradation in the performance of the entire system. SOLUTION: When an address signal AD is outputted from an address generating circuit 51, this signal AD is simultaneously inputted to the respective decode circuits of memory boards 1-3 and the respective decode circuits respectively secure memory areas corresponding to the address AD in memory blocks 12, 22 and 33. In the case of data write, high-order 16 bits of data D to be written are stored in the memory block 12, low-order 16 bits are stored in the memory block 22, and ECC code is stored in the memory block 32. Since data are divided into three and respectively stored in the different memory boards 1-3, accesses can be prevented from being concentrated to the specified memory board.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はメモリ制御システム
に関し、特に半導体メモリを制御するメモリ制御システ
ムに関する。The present invention relates to a memory control system, and more particularly, to a memory control system for controlling a semiconductor memory.

【０００２】[0002]

【従来の技術】メモリはプログラム及びデータを格納す
るのに用いられ、例えばＣＰＵ（ｃｅｎｔｒａｌ ｐｒ
ｏｃｅｓｓｉｎｇ ｕｎｉｔ；中央処理装置）はそのメ
モリからプログラムを読出し、そのプログラムに従って
メモリや入出力装置とデータの授受を実行する。2. Description of the Related Art Memory is used for storing programs and data, and is, for example, a CPU (central pr
The processing unit (central processing unit) reads out a program from the memory and exchanges data with the memory and the input / output device according to the program.

【０００３】ところで、ＣＰＵが実行するプログラの命
令コード及びデータは、一般的にアドレスに対して局所
性を有している。従って、ＣＰＵがプログラムを実行す
るとき、特定のアドレス範囲のメモリが集中的にアクセ
スされることになる。[0003] Instruction codes and data of a program executed by a CPU generally have locality with respect to an address. Therefore, when the CPU executes the program, the memory in the specific address range is intensively accessed.

【０００４】一方、このメモリは通常半導体メモリで構
成されている。そのメモリが複数枚のメモリボードで構
成されている場合、例えばアドレス信号の上位ビット列
によりボード単位でメモリボードが識別される。On the other hand, this memory is usually constituted by a semiconductor memory. When the memory is composed of a plurality of memory boards, the memory boards are identified in units of boards by, for example, an upper bit string of an address signal.

【０００５】従って、ループ処理等の特定のアドレス範
囲をアクセスするソフトウエアプログラムが実行される
と、特定のメモリボードのみが動作することになる。こ
のメモリボードが上述した半導体メモリボードである
と、このメモリボードに発熱が集中することになる。Accordingly, when a software program for accessing a specific address range such as a loop process is executed, only a specific memory board operates. If this memory board is the above-mentioned semiconductor memory board, heat will be concentrated on this memory board.

【０００６】次に、従来例について具体的に説明する。
図２は従来のメモリ制御システムの一例の構成図であ
る。図２を参照して、従来のメモリ制御システムはメモ
リアクセスアドレスを発生するアドレス発生回路５１
と、このアドレス発生回路５１にて発生されたアドレス
を解読するアドレスデコード回路５２と、半導体メモリ
で構成された３枚のメモリボード５３〜５５とからな
る。Next, a conventional example will be specifically described.
FIG. 2 is a configuration diagram of an example of a conventional memory control system. Referring to FIG. 2, a conventional memory control system includes an address generation circuit 51 for generating a memory access address.
And an address decoding circuit 52 for decoding an address generated by the address generating circuit 51, and three memory boards 53 to 55 each composed of a semiconductor memory.

【０００７】このメモリボード５３〜５５は１枚当た
り、例えば４Ｍバイトの記憶容量を有しており、これら
３枚のボード５３〜５５で合計１２Ｍバイトのメモリが
構成されている。Each of the memory boards 53 to 55 has a storage capacity of, for example, 4 Mbytes, and the three boards 53 to 55 constitute a total of 12 Mbytes of memory.

【０００８】ここで、アドレス発生回路５１にて発生さ
れるアドレス信号ＡＤは例えば２４ビット（ＡＤ（２
３）〜ＡＤ（０））で構成される。そして、そのアドレ
ス信号ＡＤは上位２ビット（ＡＤ（２３）及びＡＤ（２
２））と、下位２２ビット（ＡＤ（２１）〜ＡＤ
（０））に区分される。Here, the address signal AD generated by the address generation circuit 51 is, for example, 24 bits (AD (2
3) to AD (0)). The address signal AD is composed of upper two bits (AD (23) and AD (2
2)) and the lower 22 bits (AD (21) to AD (21))
(0)).

【０００９】又、メモリボード５３〜５５に読書きされ
るデータは、例えば３２ビットの汎用データＤＴ（３１
〜０）と１６ビットのＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅ
ｃｔｉｎｇ ｃｏｄｅ；エラー訂正符号）コードで構成
される。The data read / written to / from the memory boards 53 to 55 is, for example, 32-bit general-purpose data DT (31).
~ 0) and 16-bit ECC (error core)
cting code (error correction code) code.

【００１０】なお、２４ビットからなるアドレス信号Ａ
ＤにおいてＡＤ（０）をＬＳＢ（ｌｅａｓｔ ｓｉｇｎ
ｉｆｉｃａｎｔ ｂｉｔ）とし、３２ビットからなる汎
用データＤＴにおいてＤＴ（０）をＬＳＢとする。Note that an address signal A consisting of 24 bits
In AD, AD (0) is changed to LSB (least sign).
DT (0) is LSB in the general-purpose data DT having 32 bits.

【００１１】次に、動作について説明する。アドレス信
号ＡＤの下位を構成するＡＤ（２１）〜ＡＤ（０）の２
２ビットはアドレス発生回路５１から各メモリボード５
３〜５５へ出力され、各メモリボード５３〜５５内のア
クセス指定に用いられる。Next, the operation will be described. AD (21) to AD (0), two of the lower order of the address signal AD
Two bits are transmitted from the address generation circuit 51 to each memory board 5
3 to 55, and are used for specifying access in each of the memory boards 53 to 55.

【００１２】一方、アドレス信号ＡＤの上位を構成する
ＡＤ（２３）及びＡＤ（２２）の２ビットはアドレス発
生回路５１からアドレスデコード回路５２へ出力され
る。アドレスデコード回路５２は入力されたＡＤ（２
３）及びＡＤ（２２）を解読し、メモリ選択信号ＣＳ
（０），ＣＳ（１），ＣＳ（２）を出力する。On the other hand, the two bits AD (23) and AD (22) constituting the higher order of the address signal AD are output from the address generation circuit 51 to the address decode circuit 52. The address decode circuit 52 receives the input AD (2
3) and AD (22) are decoded, and the memory selection signal CS
(0), CS (1) and CS (2) are output.

【００１３】このメモリ選択信号ＣＳ（０）によりメモ
リボード５３が、メモリ選択信号ＣＳ（１）によりメモ
リボード５４が、メモリ選択信号ＣＳ（２）によりメモ
リボード５５が夫々選択される。The memory board 53 is selected by the memory selection signal CS (0), the memory board 54 is selected by the memory selection signal CS (1), and the memory board 55 is selected by the memory selection signal CS (2).

【００１４】即ち、（ＡＤ（２３），ＡＤ（２２））＝
（０，０），（０，１），（１，０）の組み合わせに応
じてメモリ選択信号ＣＳ（０）〜（２）のいずれか１本
が活性化される。That is, (AD (23), AD (22)) =
One of the memory selection signals CS (0) to (2) is activated according to the combination of (0,0), (0,1), (1,0).

【００１５】ここで、例えば（ＡＤ（２３），ＡＤ（２
２））＝（０，０）となるアドレス範囲でループ処理が
実行されると、メモリ選択信号ＣＳ（０）のみが活性化
されメモリボード５３のみアクセスされることになる。
これにより、メモリボード５３に発熱が集中する。Here, for example, (AD (23), AD (2
2)) When the loop processing is executed in the address range where (0, 0), only the memory selection signal CS (0) is activated and only the memory board 53 is accessed.
As a result, heat is concentrated on the memory board 53.

【００１６】そこで、この特定のメモリボードに発熱が
集中するのを防止する技術が特開昭６３−２９８８８８
号公報に開示されている。A technique for preventing heat generation from concentrating on this specific memory board is disclosed in Japanese Patent Application Laid-Open No. 63-298888.
No. 6,086,045.

【００１７】これは、独立に読出し又は書込み可能な各
々のメモリに、メモリ識別レジスタ、インタリーブレジ
スタ、サイクリックシフタを設け、プロセッサからのメ
モリアクセス時、全てのメモリはプロセッサからのメモ
リアドレス（ｉ＋ｎビット）をサイクリックシフタに入
力するとともに、インタリーブレジスタで指示されるシ
フト量に従って、サイクリックシフトし、サイクリック
シフタの出力の上位ｉビットがメモリ識別レジスタの値
と一致したメモリのみがサイクリックシフタの出力の下
位ｎビットを記憶部に与え、該記憶部に対してアクセス
するというものである。In this method, a memory identification register, an interleave register, and a cyclic shifter are provided in each of the memories that can be independently read or written, and when a memory is accessed from the processor, all the memories have a memory address (i + n bits) from the processor. ) Is input to the cyclic shifter, and cyclically shifted according to the shift amount specified by the interleave register. Only memories whose upper i bits of the output of the cyclic shifter match the value of the memory identification register are used for the cyclic shifter. The lower n bits of the output are given to a storage unit, and the storage unit is accessed.

【００１８】即ち、メモリアドレスが偶数番地の場合は
一方のメモリがアクセスされ、メモリアドレスが奇数番
地の場合は他方のメモリがアクセスされるのである。That is, when the memory address is an even address, one memory is accessed, and when the memory address is an odd address, the other memory is accessed.

【００１９】これにより、プロセッサからのメモリアク
セスを実装されているメモリに一様に分散させている。As a result, memory accesses from the processor are uniformly distributed to the mounted memories.

【００２０】又、複数のメモリにデータを分散させる技
術の他の例が特開昭６１−８０３３９号公報及び特開昭
６２−３４２５４号公報にも開示されている。Further, another example of a technique for distributing data to a plurality of memories is disclosed in Japanese Patent Application Laid-Open Nos. 61-80339 and 62-34254.

【００２１】[0021]

【発明が解決しようとする課題】しかし、特開昭６３−
２９８８８８号公報に開示された技術は、各種レジス
タ、シフタ、比較回路が必要となり、回路規模が大きく
なるという欠点があった。However, Japanese Patent Application Laid-Open No.
The technique disclosed in Japanese Patent No. 298888 requires various registers, shifters, and comparison circuits, and has a disadvantage that the circuit scale is increased.

【００２２】さらに、メモリ識別処理に時間を要するた
め、メモリリード／ライトの速度が遅くなり、このため
システム全体の性能が劣化するという欠点もあった。Further, since it takes time for the memory identification process, the speed of memory read / write is slowed down, so that the performance of the whole system is deteriorated.

【００２３】これらの欠点を解消する手段は特開昭６１
−８０３３９号公報及び特開昭６２−３４２５４号公報
にも開示されていない。Means for resolving these drawbacks is disclosed in
-80339 and JP-A-62-34254.

【００２４】そこで、本発明の目的は、回路規模の増大
及びシステム全体の性能の劣化を防止しつつ、特定のメ
モリボードにアクセスが集中するのを防止することが可
能なメモリ制御システムを提供することにある。Accordingly, an object of the present invention is to provide a memory control system capable of preventing access from being concentrated on a specific memory board while preventing an increase in circuit scale and deterioration of the performance of the entire system. It is in.

【００２５】[0025]

【課題を解決するための手段】前記課題を解決するため
に本発明は、複数のメモリに分散させてデータの書込み
及び読出しを行うメモリ制御システムであって、上位装
置からのメモリアクセスにより同時に複数のメモリの所
定領域を確保し、かつその各々の領域に前記メモリアク
セスにより書込み又は読出されるべきデータを分割して
格納させるデータ分割手段を含むことを特徴とする。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention relates to a memory control system for writing and reading data in a distributed manner to a plurality of memories. A data dividing means for securing a predetermined area of the memory and dividing and storing data to be written or read by the memory access in each area.

【００２６】本発明によれば、１つのメモリアクセスに
対する１つのデータが複数個に分割され、その各々が異
なるメモリに格納される。これにより、特定のメモリボ
ードにアクセスが集中するのを防止することが可能とな
る。According to the present invention, one data for one memory access is divided into a plurality of data, each of which is stored in a different memory. This makes it possible to prevent access from being concentrated on a specific memory board.

【００２７】又、各種レジスタ、シフタ、比較回路が不
要であり、かつメモリ識別処理に時間を要するというこ
ともないため、回路規模の増大及びシステム全体の性能
の劣化を防止することも可能となる。Further, since various registers, shifters, and comparison circuits are not required, and no time is required for memory identification processing, it is possible to prevent an increase in circuit scale and deterioration of the performance of the entire system. .

【００２８】[0028]

【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は本発明に係
るメモリ制御システムの最良の実施の形態の構成図であ
る。なお、従来例（図２）と同様の構成部分については
同一番号を付し、その説明を省略する。Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a configuration diagram of a preferred embodiment of a memory control system according to the present invention. The same components as those in the conventional example (FIG. 2) are denoted by the same reference numerals, and description thereof will be omitted.

【００２９】図１を参照して、本発明に係るメモリ制御
システムはメモリアクセスアドレスを発生するアドレス
発生回路５１と、このアドレス発生回路５１にて発生さ
れたアドレスが入力される３個の半導体メモリボード１
〜３とからなる。Referring to FIG. 1, a memory control system according to the present invention includes an address generating circuit 51 for generating a memory access address, and three semiconductor memories to which addresses generated by the address generating circuit 51 are inputted. Board 1
~ 3.

【００３０】半導体メモリボード１はデコード回路１１
と、３個のメモリブロック１２〜１４とから構成され、
同様に半導体メモリボード２はデコード回路２１と、３
個のメモリブロック２２〜２４とから、半導体メモリボ
ード３はデコード回路３１と、３個のメモリブロック３
２〜３４とから夫々構成されている。The semiconductor memory board 1 includes a decoding circuit 11
And three memory blocks 12 to 14,
Similarly, the semiconductor memory board 2 includes the decode circuits 21 and 3
From the memory blocks 22 to 24, the semiconductor memory board 3 includes the decode circuit 31 and the three memory blocks 3.
2 to 34 respectively.

【００３１】この実施の形態の場合、２４ビットのアド
レス信号（ＡＤ（２３）〜ＡＤ（０））に対して、３２
ビットの汎用データＤＴ（３１〜０）と１６ビットのＥ
ＣＣコードがメモリにて読書きされる。In the case of this embodiment, 32 bits of address signals (AD (23) to AD (0))
Bits of general data DT (31 to 0) and 16 bits of E
The CC code is read and written in the memory.

【００３２】アドレス発生回路５１からアドレス信号Ａ
Ｄ（２３〜０）が出力されると、そのアドレス信号ＡＤ
（２３〜０）は半導体メモリボード１〜３の全てに入力
される。The address signal A from the address generation circuit 51
When D (23-0) is output, the address signal AD
(23-0) are input to all of the semiconductor memory boards 1 to 3.

【００３３】より具体的にはアドレス信号ＡＤ（２３〜
０）は各半導体メモリボード１〜３内のデコード回路１
１，２１，３１の各々に入力される。More specifically, the address signals AD (23 to 23)
0) is the decode circuit 1 in each of the semiconductor memory boards 1 to 3
1, 21 and 31, respectively.

【００３４】デコード回路１１はそのアドレス信号ＡＤ
（２３〜０）に対して例えばメモリブロック１２内の１
アドレス領域を確保する。同様に、デコード回路２１は
そのアドレス信号ＡＤ（２３〜０）に対して例えばメモ
リブロック２２内の１アドレス領域を、デコード回路３
１はそのアドレス信号ＡＤ（２３〜０）に対して例えば
メモリブロック３２内の１アドレス領域を夫々確保す
る。The decode circuit 11 supplies the address signal AD
(23-0), for example, 1 in the memory block 12
Reserve an address area. Similarly, the decode circuit 21 assigns, for example, one address area in the memory block 22 to the address signal AD (23 to 0),
1 secures, for example, one address area in the memory block 32 for the address signal AD (23 to 0).

【００３５】一方、そのメモリブロック１２，２２，３
２には、アドレス信号ＡＤ（２３〜０）に対して読書き
されるデータＤが分割して格納されるよう構成されてい
る。On the other hand, the memory blocks 12, 22, 3
2 is configured so that data D read / written with respect to an address signal AD (23-0) is divided and stored.

【００３６】このデータＤは３２ビットの汎用データＤ
Ｔ（３１〜０）と１６ビットのＥＣＣとからなり、メモ
リブロック１２内の１アドレス領域には汎用データＤＴ
（３１〜０）のうちの上位１６ビットＤＴ（３１〜１
６）が、メモリブロック２２内の１アドレス領域には汎
用データＤＴ（３１〜０）のうちの下位１６ビットＤＴ
（１５〜０）が、メモリブロック３２内の１アドレス領
域にはＥＣＣコードが夫々格納されるよう構成されてい
る。This data D is 32-bit general-purpose data D
T (31-0) and 16-bit ECC, and one address area in the memory block 12 stores general-purpose data DT
Upper 16 bits DT (31 to 1) of (31 to 0)
6) The lower 16 bits DT of the general-purpose data DT (31-0) are stored in one address area in the memory block 22.
(15-0) are configured such that ECC codes are stored in one address area in the memory block 32, respectively.

【００３７】次に、動作の詳細について説明する。ま
ず、メモリ書込み動作について説明する。アドレス発生
回路５１よりアドレス信号ＡＤ（２３〜０）が出力され
ると、このアドレス信号ＡＤ（２３〜０）は半導体メモ
リボード１〜３の各々のデコード回路１１，２１，３１
に入力される。Next, details of the operation will be described. First, the memory write operation will be described. When the address signal AD (23-0) is output from the address generation circuit 51, the address signal AD (23-0) is output to each of the decode circuits 11, 21, 31 of the semiconductor memory boards 1-3.
Is input to

【００３８】すると、デコード回路１１はアドレス信号
ＡＤ（２３〜０）に対応するメモリブロック１２内の１
アドレス領域を確保するとともに、不図示の外部装置か
らデータＤのうちの上位１６ビットＤＴ（３１〜１６）
をそのメモリブロック１２内の１アドレス領域に書込
む。Then, the decode circuit 11 stores the 1 in the memory block 12 corresponding to the address signal AD (23-0).
While securing an address area, the upper 16 bits DT (31 to 16) of the data D from an external device (not shown)
Is written to one address area in the memory block 12.

【００３９】同様に、デコード回路２１はアドレス信号
ＡＤ（２３〜０）に対応するメモリブロック２２内の１
アドレス領域を確保するとともに、不図示の外部装置か
らデータＤのうちの下位１６ビットＤＴ（１５〜０）を
そのメモリブロック２２内の１アドレス領域に書込み、
デコード回路３１はアドレス信号ＡＤ（２３〜０）に対
応するメモリブロック３２内の１アドレス領域を確保す
るとともに、不図示の外部装置からデータＤのうちのＥ
ＣＣコードをそのメモリブロック３２内の１アドレス領
域に書込む。Similarly, the decode circuit 21 operates in the memory block 22 corresponding to the address signal AD (23-0).
While securing the address area, the lower 16 bits DT (15 to 0) of the data D are written into one address area in the memory block 22 from an external device (not shown),
The decode circuit 31 secures one address area in the memory block 32 corresponding to the address signal AD (23 to 0), and outputs E of data D from an external device (not shown).
The CC code is written into one address area in the memory block 32.

【００４０】次に、メモリ読出し動作について説明す
る。アドレス発生回路５１よりアドレス信号ＡＤ（２３
〜０）が出力されると、このアドレス信号ＡＤ（２３〜
０）は半導体メモリボード１〜３の各々のデコード回路
１１，２１，３１に入力される。Next, the memory read operation will be described. The address signal AD (23
To 0) are output, the address signal AD (23 to
0) is input to each of the decode circuits 11, 21, 31 of the semiconductor memory boards 1 to 3.

【００４１】すると、デコード回路１１はアドレス信号
ＡＤ（２３〜０）に対応するメモリブロック１２内の１
アドレス領域よりデータＤのうちの上位１６ビットＤＴ
（３１〜１６）を読出す。Then, the decoding circuit 11 stores the 1 in the memory block 12 corresponding to the address signal AD (23-0).
Upper 16 bits DT of data D from address area
(31-16) is read.

【００４２】同様に、デコード回路２１はアドレス信号
ＡＤ（２３〜０）に対応するメモリブロック２２内の１
アドレス領域よりデータＤのうちの下位１６ビットＤＴ
（１５〜０）を読出し、デコード回路３１はアドレス信
号ＡＤ（２３〜０）に対応するメモリブロック３２内の
１アドレス領域よりデータＤのうちのＥＣＣコードを読
出す。Similarly, the decoding circuit 21 stores the 1 in the memory block 22 corresponding to the address signal AD (23-0).
Lower 16 bits DT of data D from address area
(15-0), and the decode circuit 31 reads the ECC code of the data D from one address area in the memory block 32 corresponding to the address signal AD (23-0).

【００４３】以上説明したように、アドレス信号ＡＤ
（２３〜０）に対するデータＤを３つに分割し、その各
々を異なるメモリボート１〜３に格納するよう構成した
ので、特定のメモリボートが集中的にアクセスされるの
を防ぐことができる。これにより特定のメモリボートに
発熱が集中するのを防止することができる。As described above, the address signal AD
Since the data D for (23-0) is divided into three, and each of them is stored in different memory boats 1-3, it is possible to prevent a specific memory boat from being accessed intensively. As a result, it is possible to prevent heat from being concentrated on a specific memory boat.

【００４４】例えば、従来メモリボード１のメモリブロ
ック１２にデータＤのうちの上位１６ビットＤＴ（３１
〜１６）が、メモリブロック１３にデータＤのうちの下
位１６ビットＤＴ（１５〜０）が、メモリブロック１４
にデータＤのうちのＥＣＣコードが夫々格納されていた
が、本発明では下位１６ビットＤＴ（１５〜０）はメモ
リボード２のメモリブロック２２に、ＥＣＣコードはメ
モリボード３のメモリブロック３２に夫々分散させて格
納されるのである。For example, the upper 16 bits DT (31) of the data D are stored in the memory block 12 of the conventional memory board 1.
16), the lower 16 bits DT (15-0) of the data D are stored in the memory block 13
In the present invention, the lower 16 bits DT (15 to 0) are stored in the memory block 22 of the memory board 2 and the ECC code is stored in the memory block 32 of the memory board 3 in the present invention. They are stored separately.

【００４５】さらに、特開昭６３−２９８８８８号公報
に開示された従来技術で必要とされる各種レジスタ、シ
フタ、比較回路が不要であり、かつメモリ識別処理に時
間を要するということもないため、回路規模の増大及び
システム全体の性能の劣化を防止することも可能とな
る。Further, various registers, shifters, and comparison circuits required in the prior art disclosed in Japanese Patent Application Laid-Open No. 63-298888 are not required, and the memory identification processing does not require much time. It is also possible to prevent an increase in circuit scale and deterioration of the performance of the entire system.

【００４６】なお、本実施の形態では汎用データＤＴを
３２ビットで構成したが、１６ビットで構成した場合は
メモリボードは２と３の２枚で足りることになる。In the present embodiment, the general-purpose data DT is composed of 32 bits. However, if the general-purpose data DT is composed of 16 bits, two and three memory boards are sufficient.

【００４７】又、メモリボードは２枚又は３枚に限定さ
れるものではなく４枚以上で構成することも可能であ
る。The number of memory boards is not limited to two or three, but can be four or more.

【００４８】又、アドレス信号ＡＤ，データＤのビット
数もメモリボードの数に応じて任意に設定が可能であ
る。The number of bits of the address signal AD and the data D can be arbitrarily set according to the number of memory boards.

【００４９】さらに、本メモリ制御システムは半導体メ
モリ以外のメモリにも適用が可能である。Furthermore, the present memory control system can be applied to memories other than semiconductor memories.

【００５０】[0050]

【発明の効果】本発明によれば、複数のメモリに分散さ
せてデータの書込み及び読出しを行うメモリ制御システ
ムであって、そのシステムを上位装置からのメモリアク
セスにより同時に複数のメモリの所定領域を確保し、か
つその各々の領域に前記メモリアクセスにより書込み又
は読出されるべきデータを分割して格納させるデータ分
割手段を含んで構成したため、回路規模の増大及びシス
テム全体の性能の劣化を防止しつつ、特定のメモリボー
ドにアクセスが集中するのを防止することが可能とな
る。According to the present invention, there is provided a memory control system for writing and reading data by distributing the data to a plurality of memories. Data division means for securing and dividing and storing data to be written or read by the memory access in each area thereof, thereby preventing an increase in circuit scale and a deterioration in performance of the entire system. In addition, it is possible to prevent access from being concentrated on a specific memory board.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係るメモリ制御システムの最良の実施
の形態の構成図である。FIG. 1 is a configuration diagram of a preferred embodiment of a memory control system according to the present invention.

【図２】従来のメモリ制御システムの一例の構成図であ
る。FIG. 2 is a configuration diagram of an example of a conventional memory control system.

【符号の説明】[Explanation of symbols]

１〜３ 半導体メモリボード １１，２１，３１ デコード回路 １２〜１４ メモリブロック ２２〜２４ メモリブロック ３２〜３４ メモリブロック 1-3 semiconductor memory board 11, 21, 31 decoding circuit 12-14 memory block 22-24 memory block 32-34 memory block

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 複数のメモリに分散させてデータの書込
み及び読出しを行うメモリ制御システムであって、 上位装置からのメモリアクセスにより同時に複数のメモ
リの所定領域を確保し、かつその各々の領域に前記メモ
リアクセスにより書込み又は読出されるべきデータを分
割して格納させるデータ分割手段を含むことを特徴とす
るメモリ制御システム。1. A memory control system for writing and reading data in a distributed manner in a plurality of memories, wherein a predetermined area of a plurality of memories is simultaneously secured by a memory access from a host device, and each area has A memory control system, comprising: data dividing means for dividing and storing data to be written or read by the memory access. 【請求項２】 前記データ分割手段は前記複数のメモリ
各々に対して１個ずつ設けられるデコード手段と、前記
メモリアクセスにより書込み又は読出されるべきデータ
を所定数に分割したデータとからなり、前記デコード手
段は前記上位装置からのアドレス信号を解読して自己の
メモリの所定領域を確保し、かつその領域に前記分割し
たデータのうちの１つを格納させることを特徴とする請
求項１記載のメモリ制御システム。2. The data dividing means comprises: decoding means provided for each of the plurality of memories; and data obtained by dividing data to be written or read by the memory access into a predetermined number. 2. The decoding device according to claim 1, wherein said decoding means secures a predetermined area of its own memory by decoding an address signal from said higher-level device, and stores one of said divided data in said area. Memory control system. 【請求項３】 前記分割後のデータは少なくとも１つの
汎用データとこの汎用データの制御コードとにより構成
されることを特徴とする請求項１又は２記載のメモリ制
御システム。3. The memory control system according to claim 1, wherein the data after division includes at least one general-purpose data and a control code of the general-purpose data. 【請求項４】 前記分割後のデータが２つの汎用データ
を含んで構成される場合、第１の汎用データは結合時の
汎用データの上位ビット列で構成され、第２の汎用デー
タは結合時の汎用データの下位ビット列で構成されるこ
とを特徴とする請求項３記載のメモリ制御システム。4. When the divided data includes two pieces of general-purpose data, the first general-purpose data is composed of a high-order bit string of the general-purpose data at the time of coupling, and the second general-purpose data is at the time of coupling. 4. The memory control system according to claim 3, wherein the memory control system comprises a lower bit string of general-purpose data. 【請求項５】 前記制御コードはエラー訂正符号である
ことを特徴とする請求項３又は４記載のメモリ制御シス
テム。5. The memory control system according to claim 3, wherein said control code is an error correction code. 【請求項６】 前記メモリは半導体メモリで構成される
ことを特徴とする請求項１〜５いずれかに記載のメモリ
制御システム。6. The memory control system according to claim 1, wherein said memory comprises a semiconductor memory.