JP2000163315A - Memory control system - Google Patents
Memory control systemInfo
- Publication number
- JP2000163315A JP2000163315A JP10338698A JP33869898A JP2000163315A JP 2000163315 A JP2000163315 A JP 2000163315A JP 10338698 A JP10338698 A JP 10338698A JP 33869898 A JP33869898 A JP 33869898A JP 2000163315 A JP2000163315 A JP 2000163315A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- control system
- address
- general
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はメモリ制御システム
に関し、特に半導体メモリを制御するメモリ制御システ
ムに関する。The present invention relates to a memory control system, and more particularly, to a memory control system for controlling a semiconductor memory.
【0002】[0002]
【従来の技術】メモリはプログラム及びデータを格納す
るのに用いられ、例えばCPU(central pr
ocessing unit;中央処理装置)はそのメ
モリからプログラムを読出し、そのプログラムに従って
メモリや入出力装置とデータの授受を実行する。2. Description of the Related Art Memory is used for storing programs and data, and is, for example, a CPU (central pr
The processing unit (central processing unit) reads out a program from the memory and exchanges data with the memory and the input / output device according to the program.
【0003】ところで、CPUが実行するプログラの命
令コード及びデータは、一般的にアドレスに対して局所
性を有している。従って、CPUがプログラムを実行す
るとき、特定のアドレス範囲のメモリが集中的にアクセ
スされることになる。[0003] Instruction codes and data of a program executed by a CPU generally have locality with respect to an address. Therefore, when the CPU executes the program, the memory in the specific address range is intensively accessed.
【0004】一方、このメモリは通常半導体メモリで構
成されている。そのメモリが複数枚のメモリボードで構
成されている場合、例えばアドレス信号の上位ビット列
によりボード単位でメモリボードが識別される。On the other hand, this memory is usually constituted by a semiconductor memory. When the memory is composed of a plurality of memory boards, the memory boards are identified in units of boards by, for example, an upper bit string of an address signal.
【0005】従って、ループ処理等の特定のアドレス範
囲をアクセスするソフトウエアプログラムが実行される
と、特定のメモリボードのみが動作することになる。こ
のメモリボードが上述した半導体メモリボードである
と、このメモリボードに発熱が集中することになる。Accordingly, when a software program for accessing a specific address range such as a loop process is executed, only a specific memory board operates. If this memory board is the above-mentioned semiconductor memory board, heat will be concentrated on this memory board.
【0006】次に、従来例について具体的に説明する。
図2は従来のメモリ制御システムの一例の構成図であ
る。図2を参照して、従来のメモリ制御システムはメモ
リアクセスアドレスを発生するアドレス発生回路51
と、このアドレス発生回路51にて発生されたアドレス
を解読するアドレスデコード回路52と、半導体メモリ
で構成された3枚のメモリボード53〜55とからな
る。Next, a conventional example will be specifically described.
FIG. 2 is a configuration diagram of an example of a conventional memory control system. Referring to FIG. 2, a conventional memory control system includes an address generation circuit 51 for generating a memory access address.
And an address decoding circuit 52 for decoding an address generated by the address generating circuit 51, and three memory boards 53 to 55 each composed of a semiconductor memory.
【0007】このメモリボード53〜55は1枚当た
り、例えば4Mバイトの記憶容量を有しており、これら
3枚のボード53〜55で合計12Mバイトのメモリが
構成されている。Each of the memory boards 53 to 55 has a storage capacity of, for example, 4 Mbytes, and the three boards 53 to 55 constitute a total of 12 Mbytes of memory.
【0008】ここで、アドレス発生回路51にて発生さ
れるアドレス信号ADは例えば24ビット(AD(2
3)〜AD(0))で構成される。そして、そのアドレ
ス信号ADは上位2ビット(AD(23)及びAD(2
2))と、下位22ビット(AD(21)〜AD
(0))に区分される。Here, the address signal AD generated by the address generation circuit 51 is, for example, 24 bits (AD (2
3) to AD (0)). The address signal AD is composed of upper two bits (AD (23) and AD (2
2)) and the lower 22 bits (AD (21) to AD (21))
(0)).
【0009】又、メモリボード53〜55に読書きされ
るデータは、例えば32ビットの汎用データDT(31
〜0)と16ビットのECC(error corre
cting code;エラー訂正符号)コードで構成
される。The data read / written to / from the memory boards 53 to 55 is, for example, 32-bit general-purpose data DT (31).
~ 0) and 16-bit ECC (error core)
cting code (error correction code) code.
【0010】なお、24ビットからなるアドレス信号A
DにおいてAD(0)をLSB(least sign
ificant bit)とし、32ビットからなる汎
用データDTにおいてDT(0)をLSBとする。Note that an address signal A consisting of 24 bits
In AD, AD (0) is changed to LSB (least sign).
DT (0) is LSB in the general-purpose data DT having 32 bits.
【0011】次に、動作について説明する。アドレス信
号ADの下位を構成するAD(21)〜AD(0)の2
2ビットはアドレス発生回路51から各メモリボード5
3〜55へ出力され、各メモリボード53〜55内のア
クセス指定に用いられる。Next, the operation will be described. AD (21) to AD (0), two of the lower order of the address signal AD
Two bits are transmitted from the address generation circuit 51 to each memory board 5
3 to 55, and are used for specifying access in each of the memory boards 53 to 55.
【0012】一方、アドレス信号ADの上位を構成する
AD(23)及びAD(22)の2ビットはアドレス発
生回路51からアドレスデコード回路52へ出力され
る。アドレスデコード回路52は入力されたAD(2
3)及びAD(22)を解読し、メモリ選択信号CS
(0),CS(1),CS(2)を出力する。On the other hand, the two bits AD (23) and AD (22) constituting the higher order of the address signal AD are output from the address generation circuit 51 to the address decode circuit 52. The address decode circuit 52 receives the input AD (2
3) and AD (22) are decoded, and the memory selection signal CS
(0), CS (1) and CS (2) are output.
【0013】このメモリ選択信号CS(0)によりメモ
リボード53が、メモリ選択信号CS(1)によりメモ
リボード54が、メモリ選択信号CS(2)によりメモ
リボード55が夫々選択される。The memory board 53 is selected by the memory selection signal CS (0), the memory board 54 is selected by the memory selection signal CS (1), and the memory board 55 is selected by the memory selection signal CS (2).
【0014】即ち、(AD(23),AD(22))=
(0,0),(0,1),(1,0)の組み合わせに応
じてメモリ選択信号CS(0)〜(2)のいずれか1本
が活性化される。That is, (AD (23), AD (22)) =
One of the memory selection signals CS (0) to (2) is activated according to the combination of (0,0), (0,1), (1,0).
【0015】ここで、例えば(AD(23),AD(2
2))=(0,0)となるアドレス範囲でループ処理が
実行されると、メモリ選択信号CS(0)のみが活性化
されメモリボード53のみアクセスされることになる。
これにより、メモリボード53に発熱が集中する。Here, for example, (AD (23), AD (2
2)) When the loop processing is executed in the address range where (0, 0), only the memory selection signal CS (0) is activated and only the memory board 53 is accessed.
As a result, heat is concentrated on the memory board 53.
【0016】そこで、この特定のメモリボードに発熱が
集中するのを防止する技術が特開昭63−298888
号公報に開示されている。A technique for preventing heat generation from concentrating on this specific memory board is disclosed in Japanese Patent Application Laid-Open No. 63-298888.
No. 6,086,045.
【0017】これは、独立に読出し又は書込み可能な各
々のメモリに、メモリ識別レジスタ、インタリーブレジ
スタ、サイクリックシフタを設け、プロセッサからのメ
モリアクセス時、全てのメモリはプロセッサからのメモ
リアドレス(i+nビット)をサイクリックシフタに入
力するとともに、インタリーブレジスタで指示されるシ
フト量に従って、サイクリックシフトし、サイクリック
シフタの出力の上位iビットがメモリ識別レジスタの値
と一致したメモリのみがサイクリックシフタの出力の下
位nビットを記憶部に与え、該記憶部に対してアクセス
するというものである。In this method, a memory identification register, an interleave register, and a cyclic shifter are provided in each of the memories that can be independently read or written, and when a memory is accessed from the processor, all the memories have a memory address (i + n bits) from the processor. ) Is input to the cyclic shifter, and cyclically shifted according to the shift amount specified by the interleave register. Only memories whose upper i bits of the output of the cyclic shifter match the value of the memory identification register are used for the cyclic shifter. The lower n bits of the output are given to a storage unit, and the storage unit is accessed.
【0018】即ち、メモリアドレスが偶数番地の場合は
一方のメモリがアクセスされ、メモリアドレスが奇数番
地の場合は他方のメモリがアクセスされるのである。That is, when the memory address is an even address, one memory is accessed, and when the memory address is an odd address, the other memory is accessed.
【0019】これにより、プロセッサからのメモリアク
セスを実装されているメモリに一様に分散させている。As a result, memory accesses from the processor are uniformly distributed to the mounted memories.
【0020】又、複数のメモリにデータを分散させる技
術の他の例が特開昭61−80339号公報及び特開昭
62−34254号公報にも開示されている。Further, another example of a technique for distributing data to a plurality of memories is disclosed in Japanese Patent Application Laid-Open Nos. 61-80339 and 62-34254.
【0021】[0021]
【発明が解決しようとする課題】しかし、特開昭63−
298888号公報に開示された技術は、各種レジス
タ、シフタ、比較回路が必要となり、回路規模が大きく
なるという欠点があった。However, Japanese Patent Application Laid-Open No.
The technique disclosed in Japanese Patent No. 298888 requires various registers, shifters, and comparison circuits, and has a disadvantage that the circuit scale is increased.
【0022】さらに、メモリ識別処理に時間を要するた
め、メモリリード/ライトの速度が遅くなり、このため
システム全体の性能が劣化するという欠点もあった。Further, since it takes time for the memory identification process, the speed of memory read / write is slowed down, so that the performance of the whole system is deteriorated.
【0023】これらの欠点を解消する手段は特開昭61
−80339号公報及び特開昭62−34254号公報
にも開示されていない。Means for resolving these drawbacks is disclosed in
-80339 and JP-A-62-34254.
【0024】そこで、本発明の目的は、回路規模の増大
及びシステム全体の性能の劣化を防止しつつ、特定のメ
モリボードにアクセスが集中するのを防止することが可
能なメモリ制御システムを提供することにある。Accordingly, an object of the present invention is to provide a memory control system capable of preventing access from being concentrated on a specific memory board while preventing an increase in circuit scale and deterioration of the performance of the entire system. It is in.
【0025】[0025]
【課題を解決するための手段】前記課題を解決するため
に本発明は、複数のメモリに分散させてデータの書込み
及び読出しを行うメモリ制御システムであって、上位装
置からのメモリアクセスにより同時に複数のメモリの所
定領域を確保し、かつその各々の領域に前記メモリアク
セスにより書込み又は読出されるべきデータを分割して
格納させるデータ分割手段を含むことを特徴とする。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention relates to a memory control system for writing and reading data in a distributed manner to a plurality of memories. A data dividing means for securing a predetermined area of the memory and dividing and storing data to be written or read by the memory access in each area.
【0026】本発明によれば、1つのメモリアクセスに
対する1つのデータが複数個に分割され、その各々が異
なるメモリに格納される。これにより、特定のメモリボ
ードにアクセスが集中するのを防止することが可能とな
る。According to the present invention, one data for one memory access is divided into a plurality of data, each of which is stored in a different memory. This makes it possible to prevent access from being concentrated on a specific memory board.
【0027】又、各種レジスタ、シフタ、比較回路が不
要であり、かつメモリ識別処理に時間を要するというこ
ともないため、回路規模の増大及びシステム全体の性能
の劣化を防止することも可能となる。Further, since various registers, shifters, and comparison circuits are not required, and no time is required for memory identification processing, it is possible to prevent an increase in circuit scale and deterioration of the performance of the entire system. .
【0028】[0028]
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図1は本発明に係
るメモリ制御システムの最良の実施の形態の構成図であ
る。なお、従来例(図2)と同様の構成部分については
同一番号を付し、その説明を省略する。Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a configuration diagram of a preferred embodiment of a memory control system according to the present invention. The same components as those in the conventional example (FIG. 2) are denoted by the same reference numerals, and description thereof will be omitted.
【0029】図1を参照して、本発明に係るメモリ制御
システムはメモリアクセスアドレスを発生するアドレス
発生回路51と、このアドレス発生回路51にて発生さ
れたアドレスが入力される3個の半導体メモリボード1
〜3とからなる。Referring to FIG. 1, a memory control system according to the present invention includes an address generating circuit 51 for generating a memory access address, and three semiconductor memories to which addresses generated by the address generating circuit 51 are inputted. Board 1
~ 3.
【0030】半導体メモリボード1はデコード回路11
と、3個のメモリブロック12〜14とから構成され、
同様に半導体メモリボード2はデコード回路21と、3
個のメモリブロック22〜24とから、半導体メモリボ
ード3はデコード回路31と、3個のメモリブロック3
2〜34とから夫々構成されている。The semiconductor memory board 1 includes a decoding circuit 11
And three memory blocks 12 to 14,
Similarly, the semiconductor memory board 2 includes the decode circuits 21 and 3
From the memory blocks 22 to 24, the semiconductor memory board 3 includes the decode circuit 31 and the three memory blocks 3.
2 to 34 respectively.
【0031】この実施の形態の場合、24ビットのアド
レス信号(AD(23)〜AD(0))に対して、32
ビットの汎用データDT(31〜0)と16ビットのE
CCコードがメモリにて読書きされる。In the case of this embodiment, 32 bits of address signals (AD (23) to AD (0))
Bits of general data DT (31 to 0) and 16 bits of E
The CC code is read and written in the memory.
【0032】アドレス発生回路51からアドレス信号A
D(23〜0)が出力されると、そのアドレス信号AD
(23〜0)は半導体メモリボード1〜3の全てに入力
される。The address signal A from the address generation circuit 51
When D (23-0) is output, the address signal AD
(23-0) are input to all of the semiconductor memory boards 1 to 3.
【0033】より具体的にはアドレス信号AD(23〜
0)は各半導体メモリボード1〜3内のデコード回路1
1,21,31の各々に入力される。More specifically, the address signals AD (23 to 23)
0) is the decode circuit 1 in each of the semiconductor memory boards 1 to 3
1, 21 and 31, respectively.
【0034】デコード回路11はそのアドレス信号AD
(23〜0)に対して例えばメモリブロック12内の1
アドレス領域を確保する。同様に、デコード回路21は
そのアドレス信号AD(23〜0)に対して例えばメモ
リブロック22内の1アドレス領域を、デコード回路3
1はそのアドレス信号AD(23〜0)に対して例えば
メモリブロック32内の1アドレス領域を夫々確保す
る。The decode circuit 11 supplies the address signal AD
(23-0), for example, 1 in the memory block 12
Reserve an address area. Similarly, the decode circuit 21 assigns, for example, one address area in the memory block 22 to the address signal AD (23 to 0),
1 secures, for example, one address area in the memory block 32 for the address signal AD (23 to 0).
【0035】一方、そのメモリブロック12,22,3
2には、アドレス信号AD(23〜0)に対して読書き
されるデータDが分割して格納されるよう構成されてい
る。On the other hand, the memory blocks 12, 22, 3
2 is configured so that data D read / written with respect to an address signal AD (23-0) is divided and stored.
【0036】このデータDは32ビットの汎用データD
T(31〜0)と16ビットのECCとからなり、メモ
リブロック12内の1アドレス領域には汎用データDT
(31〜0)のうちの上位16ビットDT(31〜1
6)が、メモリブロック22内の1アドレス領域には汎
用データDT(31〜0)のうちの下位16ビットDT
(15〜0)が、メモリブロック32内の1アドレス領
域にはECCコードが夫々格納されるよう構成されてい
る。This data D is 32-bit general-purpose data D
T (31-0) and 16-bit ECC, and one address area in the memory block 12 stores general-purpose data DT
Upper 16 bits DT (31 to 1) of (31 to 0)
6) The lower 16 bits DT of the general-purpose data DT (31-0) are stored in one address area in the memory block 22.
(15-0) are configured such that ECC codes are stored in one address area in the memory block 32, respectively.
【0037】次に、動作の詳細について説明する。ま
ず、メモリ書込み動作について説明する。アドレス発生
回路51よりアドレス信号AD(23〜0)が出力され
ると、このアドレス信号AD(23〜0)は半導体メモ
リボード1〜3の各々のデコード回路11,21,31
に入力される。Next, details of the operation will be described. First, the memory write operation will be described. When the address signal AD (23-0) is output from the address generation circuit 51, the address signal AD (23-0) is output to each of the decode circuits 11, 21, 31 of the semiconductor memory boards 1-3.
Is input to
【0038】すると、デコード回路11はアドレス信号
AD(23〜0)に対応するメモリブロック12内の1
アドレス領域を確保するとともに、不図示の外部装置か
らデータDのうちの上位16ビットDT(31〜16)
をそのメモリブロック12内の1アドレス領域に書込
む。Then, the decode circuit 11 stores the 1 in the memory block 12 corresponding to the address signal AD (23-0).
While securing an address area, the upper 16 bits DT (31 to 16) of the data D from an external device (not shown)
Is written to one address area in the memory block 12.
【0039】同様に、デコード回路21はアドレス信号
AD(23〜0)に対応するメモリブロック22内の1
アドレス領域を確保するとともに、不図示の外部装置か
らデータDのうちの下位16ビットDT(15〜0)を
そのメモリブロック22内の1アドレス領域に書込み、
デコード回路31はアドレス信号AD(23〜0)に対
応するメモリブロック32内の1アドレス領域を確保す
るとともに、不図示の外部装置からデータDのうちのE
CCコードをそのメモリブロック32内の1アドレス領
域に書込む。Similarly, the decode circuit 21 operates in the memory block 22 corresponding to the address signal AD (23-0).
While securing the address area, the lower 16 bits DT (15 to 0) of the data D are written into one address area in the memory block 22 from an external device (not shown),
The decode circuit 31 secures one address area in the memory block 32 corresponding to the address signal AD (23 to 0), and outputs E of data D from an external device (not shown).
The CC code is written into one address area in the memory block 32.
【0040】次に、メモリ読出し動作について説明す
る。アドレス発生回路51よりアドレス信号AD(23
〜0)が出力されると、このアドレス信号AD(23〜
0)は半導体メモリボード1〜3の各々のデコード回路
11,21,31に入力される。Next, the memory read operation will be described. The address signal AD (23
To 0) are output, the address signal AD (23 to
0) is input to each of the decode circuits 11, 21, 31 of the semiconductor memory boards 1 to 3.
【0041】すると、デコード回路11はアドレス信号
AD(23〜0)に対応するメモリブロック12内の1
アドレス領域よりデータDのうちの上位16ビットDT
(31〜16)を読出す。Then, the decoding circuit 11 stores the 1 in the memory block 12 corresponding to the address signal AD (23-0).
Upper 16 bits DT of data D from address area
(31-16) is read.
【0042】同様に、デコード回路21はアドレス信号
AD(23〜0)に対応するメモリブロック22内の1
アドレス領域よりデータDのうちの下位16ビットDT
(15〜0)を読出し、デコード回路31はアドレス信
号AD(23〜0)に対応するメモリブロック32内の
1アドレス領域よりデータDのうちのECCコードを読
出す。Similarly, the decoding circuit 21 stores the 1 in the memory block 22 corresponding to the address signal AD (23-0).
Lower 16 bits DT of data D from address area
(15-0), and the decode circuit 31 reads the ECC code of the data D from one address area in the memory block 32 corresponding to the address signal AD (23-0).
【0043】以上説明したように、アドレス信号AD
(23〜0)に対するデータDを3つに分割し、その各
々を異なるメモリボート1〜3に格納するよう構成した
ので、特定のメモリボートが集中的にアクセスされるの
を防ぐことができる。これにより特定のメモリボートに
発熱が集中するのを防止することができる。As described above, the address signal AD
Since the data D for (23-0) is divided into three, and each of them is stored in different memory boats 1-3, it is possible to prevent a specific memory boat from being accessed intensively. As a result, it is possible to prevent heat from being concentrated on a specific memory boat.
【0044】例えば、従来メモリボード1のメモリブロ
ック12にデータDのうちの上位16ビットDT(31
〜16)が、メモリブロック13にデータDのうちの下
位16ビットDT(15〜0)が、メモリブロック14
にデータDのうちのECCコードが夫々格納されていた
が、本発明では下位16ビットDT(15〜0)はメモ
リボード2のメモリブロック22に、ECCコードはメ
モリボード3のメモリブロック32に夫々分散させて格
納されるのである。For example, the upper 16 bits DT (31) of the data D are stored in the memory block 12 of the conventional memory board 1.
16), the lower 16 bits DT (15-0) of the data D are stored in the memory block 13
In the present invention, the lower 16 bits DT (15 to 0) are stored in the memory block 22 of the memory board 2 and the ECC code is stored in the memory block 32 of the memory board 3 in the present invention. They are stored separately.
【0045】さらに、特開昭63−298888号公報
に開示された従来技術で必要とされる各種レジスタ、シ
フタ、比較回路が不要であり、かつメモリ識別処理に時
間を要するということもないため、回路規模の増大及び
システム全体の性能の劣化を防止することも可能とな
る。Further, various registers, shifters, and comparison circuits required in the prior art disclosed in Japanese Patent Application Laid-Open No. 63-298888 are not required, and the memory identification processing does not require much time. It is also possible to prevent an increase in circuit scale and deterioration of the performance of the entire system.
【0046】なお、本実施の形態では汎用データDTを
32ビットで構成したが、16ビットで構成した場合は
メモリボードは2と3の2枚で足りることになる。In the present embodiment, the general-purpose data DT is composed of 32 bits. However, if the general-purpose data DT is composed of 16 bits, two and three memory boards are sufficient.
【0047】又、メモリボードは2枚又は3枚に限定さ
れるものではなく4枚以上で構成することも可能であ
る。The number of memory boards is not limited to two or three, but can be four or more.
【0048】又、アドレス信号AD,データDのビット
数もメモリボードの数に応じて任意に設定が可能であ
る。The number of bits of the address signal AD and the data D can be arbitrarily set according to the number of memory boards.
【0049】さらに、本メモリ制御システムは半導体メ
モリ以外のメモリにも適用が可能である。Furthermore, the present memory control system can be applied to memories other than semiconductor memories.
【0050】[0050]
【発明の効果】本発明によれば、複数のメモリに分散さ
せてデータの書込み及び読出しを行うメモリ制御システ
ムであって、そのシステムを上位装置からのメモリアク
セスにより同時に複数のメモリの所定領域を確保し、か
つその各々の領域に前記メモリアクセスにより書込み又
は読出されるべきデータを分割して格納させるデータ分
割手段を含んで構成したため、回路規模の増大及びシス
テム全体の性能の劣化を防止しつつ、特定のメモリボー
ドにアクセスが集中するのを防止することが可能とな
る。According to the present invention, there is provided a memory control system for writing and reading data by distributing the data to a plurality of memories. Data division means for securing and dividing and storing data to be written or read by the memory access in each area thereof, thereby preventing an increase in circuit scale and a deterioration in performance of the entire system. In addition, it is possible to prevent access from being concentrated on a specific memory board.
【図1】本発明に係るメモリ制御システムの最良の実施
の形態の構成図である。FIG. 1 is a configuration diagram of a preferred embodiment of a memory control system according to the present invention.
【図2】従来のメモリ制御システムの一例の構成図であ
る。FIG. 2 is a configuration diagram of an example of a conventional memory control system.
1〜3 半導体メモリボード 11,21,31 デコード回路 12〜14 メモリブロック 22〜24 メモリブロック 32〜34 メモリブロック 1-3 semiconductor memory board 11, 21, 31 decoding circuit 12-14 memory block 22-24 memory block 32-34 memory block
Claims (6)
み及び読出しを行うメモリ制御システムであって、 上位装置からのメモリアクセスにより同時に複数のメモ
リの所定領域を確保し、かつその各々の領域に前記メモ
リアクセスにより書込み又は読出されるべきデータを分
割して格納させるデータ分割手段を含むことを特徴とす
るメモリ制御システム。1. A memory control system for writing and reading data in a distributed manner in a plurality of memories, wherein a predetermined area of a plurality of memories is simultaneously secured by a memory access from a host device, and each area has A memory control system, comprising: data dividing means for dividing and storing data to be written or read by the memory access.
各々に対して1個ずつ設けられるデコード手段と、前記
メモリアクセスにより書込み又は読出されるべきデータ
を所定数に分割したデータとからなり、前記デコード手
段は前記上位装置からのアドレス信号を解読して自己の
メモリの所定領域を確保し、かつその領域に前記分割し
たデータのうちの1つを格納させることを特徴とする請
求項1記載のメモリ制御システム。2. The data dividing means comprises: decoding means provided for each of the plurality of memories; and data obtained by dividing data to be written or read by the memory access into a predetermined number. 2. The decoding device according to claim 1, wherein said decoding means secures a predetermined area of its own memory by decoding an address signal from said higher-level device, and stores one of said divided data in said area. Memory control system.
汎用データとこの汎用データの制御コードとにより構成
されることを特徴とする請求項1又は2記載のメモリ制
御システム。3. The memory control system according to claim 1, wherein the data after division includes at least one general-purpose data and a control code of the general-purpose data.
を含んで構成される場合、第1の汎用データは結合時の
汎用データの上位ビット列で構成され、第2の汎用デー
タは結合時の汎用データの下位ビット列で構成されるこ
とを特徴とする請求項3記載のメモリ制御システム。4. When the divided data includes two pieces of general-purpose data, the first general-purpose data is composed of a high-order bit string of the general-purpose data at the time of coupling, and the second general-purpose data is at the time of coupling. 4. The memory control system according to claim 3, wherein the memory control system comprises a lower bit string of general-purpose data.
ことを特徴とする請求項3又は4記載のメモリ制御シス
テム。5. The memory control system according to claim 3, wherein said control code is an error correction code.
ことを特徴とする請求項1〜5いずれかに記載のメモリ
制御システム。6. The memory control system according to claim 1, wherein said memory comprises a semiconductor memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10338698A JP2000163315A (en) | 1998-11-30 | 1998-11-30 | Memory control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10338698A JP2000163315A (en) | 1998-11-30 | 1998-11-30 | Memory control system |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000163315A true JP2000163315A (en) | 2000-06-16 |
Family
ID=18320629
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10338698A Withdrawn JP2000163315A (en) | 1998-11-30 | 1998-11-30 | Memory control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000163315A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10795767B2 (en) | 2018-12-26 | 2020-10-06 | M31 Technology Corporation | Error correcting system shared by multiple memory devices |
-
1998
- 1998-11-30 JP JP10338698A patent/JP2000163315A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10795767B2 (en) | 2018-12-26 | 2020-10-06 | M31 Technology Corporation | Error correcting system shared by multiple memory devices |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4001788A (en) | Pathfinder microprogram control system | |
JP4247262B2 (en) | Integrated circuit device | |
US4446517A (en) | Microprogram memory with page addressing and address decode in memory | |
JP2845433B2 (en) | Integrated circuit device | |
US4251862A (en) | Control store organization in a microprogrammed data processing system | |
EP0395377B1 (en) | Status register for microprocessor | |
US4796177A (en) | Address extension system | |
JP2000163315A (en) | Memory control system | |
KR100517765B1 (en) | Cache memory and control method thereof | |
US6363469B1 (en) | Address generation apparatus | |
JPH03501659A (en) | Pipeline address check bit stack controller | |
IE56443B1 (en) | Microprogram control | |
JPH05250269A (en) | Memory access system and information processor | |
JP2954988B2 (en) | Information processing device | |
JPS5999551A (en) | Address generating circuit | |
JPS60263246A (en) | Memory system | |
JP2000132491A (en) | Method and system for device control | |
JPH03242745A (en) | Information processor | |
JPH113275A (en) | Information processor | |
JPH0376504B2 (en) | ||
JPH0784937A (en) | Microprocessor connecting circuit of peripheral circuit | |
JPS6134618A (en) | Memory clear controlling system | |
JP2008003867A (en) | Microcomputer | |
JPH0778722B2 (en) | Register file method | |
JPS59129995A (en) | Storage device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |