JP2000156468A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にゲートアレイ方式の半導体集積回路装置に関す
る。The present invention relates to a semiconductor integrated circuit device, and more particularly to a gate array type semiconductor integrated circuit device.
【０００２】[0002]
【従来の技術】近年、半導体集積回路装置の高速化に対
する要求は、ＬＳＩの高集積化に伴うシステム・オン・
シリコン時代の到来が間近になるにつれ、益々強くなっ
ている。半導体集積回路の高速化手段としては、基本的
にＭＯＳトランジスタの高駆動能力化と各種寄生容量・
抵抗の低減にあることは周知の通りである。2. Description of the Related Art In recent years, a demand for higher speed of a semiconductor integrated circuit device has been increased due to a system-on-chip associated with a higher integration of an LSI.
As the silicon age approaches, it is getting stronger. As means for increasing the speed of a semiconductor integrated circuit, basically, a high drive capability of a MOS transistor and various parasitic capacitances /
It is well known that the purpose is to reduce the resistance.
【０００３】ところで、従来ゲートアレイ等のセミカス
タムＬＳＩでは、回路設計を顧客側で行い、かつ、設計
した半導体チップの製造工期を短縮するため、トランジ
スタを配列して形成した基本セルを用意し、これをチッ
プ内に敷き詰めたマスター・チップをあらかじめ形成し
ておき、これを顧客の設計にしたがって、配線接続を行
う方法が採られている。In a conventional semi-custom LSI such as a gate array, a basic cell formed by arranging transistors is prepared in order to perform circuit design on the customer side and to shorten the manufacturing period of the designed semiconductor chip. A method is used in which a master chip is formed in advance in a chip, and wiring is connected to the master chip according to the design of the customer.
【０００４】図４（ａ）は従来の半導体集積回路装置の
第１の例を示す半導チップの部分平面図、図４（ｂ）は
図４（ａ）のＣ−Ｃ′線断面図である。FIG. 4A is a partial plan view of a semiconductor chip showing a first example of a conventional semiconductor integrated circuit device, and FIG. 4B is a sectional view taken along line CC 'of FIG. is there.
【０００５】図４（ａ），（ｂ）に示すように、ｐ型シ
リコン基板１の表面に形成して素子形成領域を区画する
フィールド酸化膜２と、素子形成領域の表面に形成した
ゲート酸化膜３の上に選択的に形成し、且つ互いに平行
に配列した複数のゲート電極４と、ゲート電極４および
フィールド酸化膜２に自己整合してシリコン基板１の表
面に形成したｎ- 型拡散層１５並びにゲート電極４の側
面に形成したサイドウォールスペーサ７に自己整合して
形成したｎ+ 型拡散層１６からなるソース・ドレイン拡
散層６と、ゲート電極４を含む表面に形成した層間絶縁
膜８と、層間絶縁膜８に形成したコンタクトホール１２
を介してソース・ドレイン拡散層６に接続し層間絶縁膜
８の上に延在したバリアメタル膜１３および金属膜１３
ａの積層からなる配線１４とを含んで構成される。As shown in FIGS. 4A and 4B, a field oxide film 2 formed on the surface of a p-type silicon substrate 1 to define an element formation region, and a gate oxide film formed on the surface of the element formation region A plurality of gate electrodes 4 selectively formed on the film 3 and arranged in parallel with each other; and an n − -type diffusion layer formed on the surface of the silicon substrate 1 in self-alignment with the gate electrode 4 and the field oxide film 2. A source / drain diffusion layer 6 composed of an n @ + type diffusion layer 16 formed in self-alignment with a sidewall spacer 7 formed on the side surface of the gate electrode 4, and an interlayer insulating film 8 formed on the surface including the gate electrode 4. And contact holes 12 formed in interlayer insulating film 8
Barrier metal film 13 and metal film 13 connected to source / drain diffusion layer 6 via
and a wiring 14 made of a laminate of a.
【０００６】図５は従来の半導体集積回路装置の第２の
例を示す半導体チップの部分平面図である。FIG. 5 is a partial plan view of a semiconductor chip showing a second example of a conventional semiconductor integrated circuit device.
【０００７】図５に示すように、専用設計のＬＳＩで
は、ゲート電極４を折り曲げて配置し、ソース・ドレイ
ン拡散層６のコンタクトホール１２を介して配線１４と
接続するコンタクト領域以外の領域で隣のゲート電極４
との間隔を部分的に狭くすることで基本セルの配置密度
の増大とソース・ドレイン拡散層の寄生容量を低減して
いる。As shown in FIG. 5, in a specially designed LSI, the gate electrode 4 is bent and disposed, and the source / drain diffusion layer 6 is adjacent to a region other than the contact region connected to the wiring 14 via the contact hole 12. Gate electrode 4
By partially narrowing the interval between the two, the arrangement density of the basic cells is increased and the parasitic capacitance of the source / drain diffusion layers is reduced.
【０００８】[0008]
【発明が解決しようとする課題】この従来の半導体集積
回路装置の第１の例では各基本セルを接続する配線のレ
イアウトが顧客によって異なるため、コンタクトホール
を形成する位置が、あらかじめ定まっていない。このた
め、例えば基本セルのゲート幅方向に配置できる配線の
数（配線チャネル数）をあらかじめ確保しておく必要が
あり、配線チャネル数に相当する幅のソース・ドレイン
領域を形成して実際には使用しない不要部分の面積を含
む拡散層を備えておかなくてはならなかった。このこと
は、ＭＯＳトランジスタのソース・ドレインに余分な拡
散層容量が付加されることになり、ＬＳＩの動作速度の
高速化を制限する要因となっている。In the first example of the conventional semiconductor integrated circuit device, since the layout of the wiring connecting each basic cell differs depending on the customer, the position where the contact hole is formed is not predetermined. For this reason, for example, it is necessary to secure in advance the number of wirings (the number of wiring channels) that can be arranged in the gate width direction of the basic cell. It was necessary to provide a diffusion layer including the area of the unnecessary portion not used. This means that extra diffusion layer capacitance is added to the source / drain of the MOS transistor, which limits the increase in the operating speed of the LSI.
【０００９】また、従来の半導体集積回路装置の第２の
例では、ゲート電極４およびソース・ドレイン拡散層６
の形状を工夫して、ソース・ドレイン拡散層６の面積を
減らし、寄生容量を低減することが可能であるが、素子
の微細化に伴って拡散層の接合深さも浅くなることか
ら、拡散層の層抵抗は数十〜数百Ω／□と高抵抗化して
いる。このため、ソース・ドレイン拡散層の幅を狭くす
るとコンタクトホールからゲート幅方向に沿った拡散層
の寄生抵抗が無視できなくなり、ＭＯＳトランジスタの
駆動能力が低下するという問題がある。In the second example of the conventional semiconductor integrated circuit device, the gate electrode 4 and the source / drain diffusion layer 6
Can reduce the area of the source / drain diffusion layer 6 and reduce the parasitic capacitance. However, since the junction depth of the diffusion layer becomes smaller with miniaturization of the element, the diffusion layer Has a high resistance of several tens to several hundreds Ω / □. For this reason, if the width of the source / drain diffusion layer is reduced, the parasitic resistance of the diffusion layer along the gate width direction from the contact hole cannot be ignored, and there is a problem that the driving capability of the MOS transistor is reduced.
【００１０】本発明の目的は、配線チャネル数を減らす
ことなくソース・ドレイン拡散層の寄生容量を低減して
高速動作を向上させた半導体集積回路装置を提供するこ
とにある。It is an object of the present invention to provide a semiconductor integrated circuit device in which the parasitic capacitance of the source / drain diffusion layers is reduced without reducing the number of wiring channels to improve high-speed operation.
【００１１】[0011]
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板上に形成されたゲート電極と、ソー
ス・ドレイン拡散層と、第１の層間絶縁膜と、前記第１
の層間絶縁膜に形成した第１のコンタクトホールを介し
て前記ソース・ドレイン拡散層に接続した短冊状の金属
パッドと、前記金属パッドを含む表面に形成した第２の
層間絶縁膜に形成した第２のコンタクトホールを介して
前記金属パッドに接続し且つ前記第２の層間絶縁膜上に
延在して形成した配線とを有することを特徴とする。According to the present invention, there is provided a semiconductor integrated circuit device comprising: a gate electrode formed on a semiconductor substrate; a source / drain diffusion layer; a first interlayer insulating film;
A strip-shaped metal pad connected to the source / drain diffusion layer through a first contact hole formed in the interlayer insulating film; and a second metal pad formed in a second interlayer insulating film formed on a surface including the metal pad. And a wiring connected to the metal pad through the second contact hole and extending on the second interlayer insulating film.
【００１２】[0012]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【００１３】図１（ａ）は本発明の第１の実施例を示す
半導体チップの部分平面図、図１（ｂ）は図１（ａ）の
Ａ−Ａ′線断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ′
線断面図である。FIG. 1A is a partial plan view of a semiconductor chip showing a first embodiment of the present invention, FIG. 1B is a sectional view taken along line AA 'of FIG. 1A, and FIG. ) Is BB ′ in FIG.
It is a line sectional view.
【００１４】図１（ａ）〜（ｃ）に示すように、ｐ型シ
リコン基板１の表面に選択的に素子分離用の厚いフィー
ルド酸化膜２を形成して素子形成領域を区画した後、素
子形成領域の表面に形成したゲート酸化膜３の上に互い
に平行に配列した複数のゲート電極４を選択的に形成す
る。ここで、ゲート電極４は、高融点金属シリサイド膜
と多結晶シリコン膜の積層膜（ポリサイド膜）や多結晶
シリコン膜あるいは高融点金属膜等を用いて形成する。
その後、図示しないが、ゲート電極４およびフィールド
酸化膜２をマスクとしてＬＤＤ構造を形成するためにリ
ンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入
してｎ- 型拡散層を形成してもよい。次に、ゲート電極
４を含む表面に酸化シリコン膜等の絶縁膜を堆積して、
この絶縁膜を異方性エッチングによりエッチバックして
ゲート電極４の側面にサイドウォールスペーサ７を形成
する。次に、サイドウォールスペーサ７を含むゲート電
極４をマスクとしてヒ素イオンを約１×１０15ｃｍ-2の
ドーズ量でイオン注入してコンタクトするために必要な
最小限の面積を有するコンタクト領域以外の領域ではゲ
―ト長方向の幅をこのコンタクト領域よりも狭くしたｎ
+ 型ソース・ドレイン拡散層６を形成する。次に、ソー
ス・ドレイン拡散層６のシリコン表面が露出した状態で
基板上にチタン（Ｔｉ）、コバルト（Ｃｏ）、タンタル
（Ｔａ）等の高融点金属膜を堆積し、続いて、これに熱
処理を加えて、この露出したシリコン表面と高融点金属
膜との反応により、ソース・ドレイン拡散層６の表面に
高融点金属シリサイド層５を形成して拡散層のシート抵
抗を２〜５Ω／□とした後、未反応の高融点金属膜を除
去する。As shown in FIGS. 1A to 1C, a thick field oxide film 2 for element isolation is selectively formed on the surface of a p-type silicon substrate 1 to partition an element formation region. A plurality of gate electrodes 4 arranged in parallel to each other are selectively formed on the gate oxide film 3 formed on the surface of the formation region. Here, the gate electrode 4 is formed using a laminated film (polycide film) of a refractory metal silicide film and a polycrystalline silicon film, a polycrystalline silicon film, a refractory metal film, or the like.
Thereafter, although not shown, phosphorus ions are implanted at a dose of about 1.times.10@13 cm @ -2 to form an n @-type diffusion layer in order to form an LDD structure using the gate electrode 4 and the field oxide film 2 as a mask. Good. Next, an insulating film such as a silicon oxide film is deposited on the surface including the gate electrode 4,
This insulating film is etched back by anisotropic etching to form sidewall spacers 7 on the side surfaces of the gate electrode 4. Next, arsenic ions are implanted at a dose of about 1.times.10@15 cm @ -2 using the gate electrode 4 including the sidewall spacers 7 as a mask. N whose width in the gate length direction is smaller than this contact region
A + type source / drain diffusion layer 6 is formed. Next, a refractory metal film such as titanium (Ti), cobalt (Co), or tantalum (Ta) is deposited on the substrate in a state where the silicon surface of the source / drain diffusion layer 6 is exposed. Then, by the reaction between the exposed silicon surface and the refractory metal film, a refractory metal silicide layer 5 is formed on the surface of the source / drain diffusion layer 6 to reduce the sheet resistance of the diffusion layer to 2 to 5 Ω / □. After that, the unreacted refractory metal film is removed.
【００１５】次に、これらのゲート電極４および高融点
金属シリサイド層５を含む表面に第１の層間絶縁膜８を
形成し、フォトリソグラフィ技術を用いてソース・ドレ
イン拡散層のコンタクト領域上の層間絶縁膜８にコンタ
クトホール９を形成し、続いてコンタクトホール９を含
む表面にチタン（Ｔｉ）／窒化チタン（ＴｉＮ）積層膜
あるいはチタン・タングステン（ＴｉＷ）膜等からなる
バリアメタル膜１０と、気相成長法によるタングステン
（Ｗ）膜、アルミニウム（Ａｌ）膜あるいは銅（Ｃｕ）
膜、ないしはスパッタ・リフロー法によるアルミニウム
膜から成る金属膜１０ａとを順次堆積して積層する。次
に、この積層された膜をフォトリソグラフィ技術および
エッチングを用いてパターニングし、層間絶縁膜８上に
金属パッド１１を形成する。ここで、金属パッド１１
は、コンタクトホール９を配置するのに必要な最小の間
隔を隔てて平行に並べられたゲート電極４の間に、ゲー
ト幅方向に沿ってソース・ドレイン拡散層よりも広くレ
イアウトする。Next, a first interlayer insulating film 8 is formed on the surface including the gate electrode 4 and the refractory metal silicide layer 5, and the interlayer on the contact region of the source / drain diffusion layer is formed by photolithography. A contact hole 9 is formed in the insulating film 8, and a barrier metal film 10 made of a titanium (Ti) / titanium nitride (TiN) laminated film or a titanium / tungsten (TiW) film is formed on the surface including the contact hole 9. Tungsten (W) film, aluminum (Al) film or copper (Cu) by phase growth method
A film or a metal film 10a made of an aluminum film by a sputter reflow method is sequentially deposited and laminated. Next, the laminated film is patterned by using a photolithography technique and etching, and a metal pad 11 is formed on the interlayer insulating film 8. Here, the metal pad 11
Is laid out wider than the source / drain diffusion layers along the gate width direction between the gate electrodes 4 arranged in parallel with a minimum space required for arranging the contact holes 9.
【００１６】なお、ゲート電極４に沿って形成するソー
ス・ドレイン拡散層６のゲート電極４のゲート長方向の
幅は、拡散層抵抗との兼ね合いで最適化が必要である。
すなわち、この拡散層幅は、寄生容量低減の見地からは
狭い方がよいが、拡散層幅が狭くなるに従って、金属シ
リサイド層を適用しても拡散層抵抗の増大が無視できな
くなる。例えば、ゲート長が０．２５μｍ、ゲート幅が
１０μｍのトランジスタの場合、ゲート電極４のゲート
長方向の拡散層幅を０．５０μｍとすると、ソース・ド
レイン拡散層６の抵抗は２０〜１００Ωとなる。このク
ラスのＭＯＳトランジスタのオン抵抗はゲート幅１０μ
ｍ当たり４００〜６００Ωとなることから、寄生抵抗を
１０％程度におさえるためには、拡散層幅はゲート長の
２倍未満の値にするのが妥当である。また、拡散層幅を
さらに狭くする場合は、ゲート電極４のゲート幅方向の
拡散層長さを短くする必要があり、これには、金属パッ
ド１１と接続するコンタクトホール９の数を増やしてコ
ンタクトホール９相互間のソース・ドレイン拡散層６の
層抵抗を許容される値以下になるように設定することで
対応すればよい。The width of the source / drain diffusion layer 6 formed along the gate electrode 4 in the gate length direction of the gate electrode 4 needs to be optimized in consideration of the diffusion layer resistance.
In other words, the width of the diffusion layer is preferably narrow from the viewpoint of reducing the parasitic capacitance. However, as the width of the diffusion layer becomes narrower, the increase in the resistance of the diffusion layer cannot be ignored even if a metal silicide layer is applied. For example, in the case of a transistor having a gate length of 0.25 μm and a gate width of 10 μm, if the diffusion layer width in the gate length direction of the gate electrode 4 is 0.50 μm, the resistance of the source / drain diffusion layer 6 becomes 20 to 100Ω. . The ON resistance of this class of MOS transistor has a gate width of 10μ.
Since the resistance is 400 to 600Ω per m, it is appropriate to set the diffusion layer width to a value less than twice the gate length in order to suppress the parasitic resistance to about 10%. In order to further reduce the width of the diffusion layer, it is necessary to shorten the length of the diffusion layer in the gate width direction of the gate electrode 4, by increasing the number of contact holes 9 connected to the metal pad 11. What is necessary is just to respond by setting the layer resistance of the source / drain diffusion layer 6 between the holes 9 to be equal to or less than an allowable value.
【００１７】次に、金属パッド１１を含む表面に第２の
層間絶縁膜１５を形成し、フォトリソグラフィ技術およ
びエッチングによりゲート電極４、ソース・ドレイン拡
散層６等への電気的接続を行うためのコンタクトホール
１２を形成する。次に、このコンタクトホール１２を含
む表面にアルミニウム等の金属膜を堆積してパターニン
グし、ソース・ドレイン拡散層６と電気的に接続された
金属パッド１１とコンタクトホール１２を介して接続さ
れた配線１４を形成する。Next, a second interlayer insulating film 15 is formed on the surface including the metal pad 11, and is used for electrical connection to the gate electrode 4, the source / drain diffusion layer 6, etc. by photolithography and etching. A contact hole 12 is formed. Next, a metal film such as aluminum is deposited on the surface including the contact hole 12 and patterned, and a metal pad 11 electrically connected to the source / drain diffusion layer 6 and a wiring connected via the contact hole 12 are formed. 14 is formed.
【００１８】これにより、従来、コンタクトホールを配
置するために広い面積を確保する必要のあった拡散層の
ゲート長方向の幅を、できるだけ小さくしてソース・ド
レイン拡散層の寄生容量を低減すると同時に、金属パッ
ド１１で配線１４と接続する領域をを広く形成できるた
め、所望の配線チャネル数を確保できる。As a result, the width in the gate length direction of the diffusion layer, which conventionally required a large area for arranging the contact hole, is reduced as much as possible to reduce the parasitic capacitance of the source / drain diffusion layer. Since the area connected to the wiring 14 by the metal pad 11 can be widened, a desired number of wiring channels can be secured.
【００１９】図２は本発明の第２の実施例を示す半導体
チップの部分平面図である。FIG. 2 is a partial plan view of a semiconductor chip showing a second embodiment of the present invention.
【００２０】図２に示すように、金属パッド１１に接続
するためのソース・ドレイン拡散層６のコンタクトホー
ル９をゲート幅方向の両端に配置している以外は第１の
実施例と同様の構成を有している。この実施例では、ソ
―ス・ドレイン拡散層６に寄生する拡散層容量は、第１
の実施例より増加するが、コンタクトホール９からゲー
ト幅方向への拡散層抵抗は低減できる利点があり、この
ため、ゲート幅の広いトランジスタで有効となる。ま
た、コンタクトホール９とソース・ドレイン拡散層６と
の間隔ｄ1を、図４（ａ）に示す従来例の間隔ｄ2に比べ
て狭くしている。このためには、コンタクトホール９を
形成後、コンタクトホール９内にソース・ドレイン拡散
層６と同一導電型の不純物をイオン注入等により導入す
る方法が、一般的に用いられている。ところが、ゲート
アレイ等では、配線工程の工期短縮化が重視されるた
め、この方法を取りにくいという問題があったが、本構
成を用いることにより、ソース・ドレイン拡散層６自体
との接続をあらかじめ形成した金属パッド１１を介して
行なえるので、工期を延ばすことなく、セル・サイズを
縮小することができる。As shown in FIG. 2, the structure is the same as that of the first embodiment except that contact holes 9 of source / drain diffusion layers 6 for connecting to metal pads 11 are arranged at both ends in the gate width direction. have. In this embodiment, the diffusion layer capacitance parasitic on the source / drain diffusion layer 6 is equal to the first capacitance.
Although there is an increase in the embodiment, there is an advantage that the resistance of the diffusion layer from the contact hole 9 in the gate width direction can be reduced. Therefore, this is effective for a transistor having a wide gate width. The distance d1 between the contact hole 9 and the source / drain diffusion layer 6 is smaller than the distance d2 in the conventional example shown in FIG. To this end, a method is generally used in which after forming the contact hole 9, an impurity of the same conductivity type as the source / drain diffusion layer 6 is introduced into the contact hole 9 by ion implantation or the like. However, in a gate array or the like, there is a problem that it is difficult to take this method because shortening of the wiring period is important. However, by using this configuration, the connection with the source / drain diffusion layer 6 itself is made in advance. Since it can be performed via the formed metal pad 11, the cell size can be reduced without extending the construction period.
【００２１】図３は本発明の第３の実施例を示す半導体
チップの部分平面図である。FIG. 3 is a partial plan view of a semiconductor chip showing a third embodiment of the present invention.
【００２２】図３に示すように、この実施例では、ソー
ス・ドレイン拡散層６のコンタクト領域以外の領域のゲ
―ト長方向の幅を狭くするようにゲート電極４を折り曲
げて配置し、ソース・ドレイン拡散層６にコンタクトホ
―ル９を介して接続した短冊状の金属パッド１１を層間
絶縁膜（図示せず）を介してゲート電極４の一部の上に
重ねて形成した構成を有しており、基本セルの配置密度
を向上させ、かつ金属パッドを介して接続できる配線チ
ャネル数も確保できるという利点がある。As shown in FIG. 3, in this embodiment, the gate electrode 4 is bent and arranged so that the width of the region other than the contact region of the source / drain diffusion layer 6 in the gate length direction is reduced. A configuration in which a strip-shaped metal pad 11 connected to the drain diffusion layer 6 via a contact hole 9 is formed on a part of the gate electrode 4 via an interlayer insulating film (not shown). Thus, there is an advantage that the arrangement density of the basic cells can be improved and the number of wiring channels that can be connected via metal pads can be secured.
【００２３】また、これらの実施例に共通して、金属パ
ッド１１を延在させることで近距離の配線としても使用
できるため、配線密度の向上に役立てることも可能であ
る。In addition, since the metal pad 11 can be used as a short-distance wiring by extending the metal pad 11 in common with these embodiments, it is possible to use the wiring to improve the wiring density.
【００２４】[0024]
【発明の効果】以上説明したように本発明は、ソース・
ドレイン拡散層の面積を大幅に減らすことにより、ＭＯ
Ｓトランジスタの駆動能力を低下させることなく拡散層
の寄生容量を低減して、高速な半導体集積回路装置を実
現できるという効果を有する。As described above, according to the present invention, the source
By greatly reducing the area of the drain diffusion layer, the MO
This has the effect of reducing the parasitic capacitance of the diffusion layer without lowering the driving capability of the S transistor, and realizing a high-speed semiconductor integrated circuit device.
【００２５】また、拡散層とコンタクトトする金属パッ
ドを、配線形成に先立って、あらかじめ形成しておくと
ことにより、高集積化されたゲートアレイ等のセミカス
タムＬＳＩの納期を短縮できるという効果を有する。Further, by forming a metal pad in contact with the diffusion layer before forming a wiring, the delivery time of a semi-custom LSI such as a highly integrated gate array can be shortened. Have.
【図１】本発明の第１の実施例を示す半導体チップの部
分平面図およびＡ−Ａ′線断面図並びにＢ−Ｂ′線断面
図。FIG. 1 is a partial plan view, a sectional view taken along line AA ′ and a sectional view taken along line BB ′ of a semiconductor chip showing a first embodiment of the present invention;
【図２】本発明の第２の実施例を示す半導体チップの部
分平面図。FIG. 2 is a partial plan view of a semiconductor chip showing a second embodiment of the present invention.
【図３】本発明の第３の実施例を示す半導体チップの部
分平面図。FIG. 3 is a partial plan view of a semiconductor chip showing a third embodiment of the present invention.
【図４】従来の半導体集積回路装置の第１の例を示す半
導体チップの部分平面図およびＣ−Ｃ′線断面図。FIG. 4 is a partial plan view of a semiconductor chip and a cross-sectional view taken along line CC 'showing a first example of a conventional semiconductor integrated circuit device.
【図５】従来の半導体集積回路装置の第２の例を示す半
導体チップの部分平面図。FIG. 5 is a partial plan view of a semiconductor chip showing a second example of a conventional semiconductor integrated circuit device.
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 高融点金属シリサイド層 ６ ソース・ドレイン拡散層 ７ サイドウォールスペーサ ８，１５ 層間絶縁膜 ９，１２ コンタクトホール １０，１３ バリアメタル膜 １０ａ，１３ａ 金属膜 １１ 金属パッド １４ 配線 １５ ｎ- 型拡散層 １６ ｎ+ 型拡散層 Reference Signs List 1 p-type silicon substrate 2 field oxide film 3 gate oxide film 4 gate electrode 5 refractory metal silicide layer 6 source / drain diffusion layer 7 sidewall spacer 8, 15 interlayer insulating film 9, 12 contact hole 10, 13 barrier metal film 10a , 13a metal film 11 metal pad 14 wiring 15 n− type diffusion layer 16 n + type diffusion layer
Claims (4)
と、ソース・ドレイン拡散層と、第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成した第１のコンタクトホー
ルを介して前記ソース・ドレイン拡散層に接続した短冊
状の金属パッドと、前記金属パッドを含む表面に形成し
た第２の層間絶縁膜に形成した第２のコンタクトホール
を介して前記金属パッドに接続し且つ前記第２の層間絶
縁膜上に延在して形成した配線とを有することを特徴と
する半導体集積回路装置。1. A gate electrode formed on a semiconductor substrate, a source / drain diffusion layer, a first interlayer insulating film,
A strip-shaped metal pad connected to the source / drain diffusion layer via a first contact hole formed in the first interlayer insulating film; and a second interlayer insulating film formed on a surface including the metal pad. A wiring connected to the metal pad via the formed second contact hole and extending over the second interlayer insulating film.
―ス・ドレイン拡散層のゲート長方向の幅を狭くするよ
うにゲート電極が折曲げて配置され、且つ前記ソース・
ドレイン拡散層に電気的に接続された金属パッドが第１
の層間絶縁膜を介して前記ゲート電極上を含む領域上に
延在して形成された請求項１記載の半導体集積回路装
置。2. A source / drain diffusion layer formed in a region other than a contact region, wherein a gate electrode is bent so as to reduce a width in a gate length direction of the source / drain diffusion layer.
A metal pad electrically connected to the drain diffusion layer is a first pad.
2. The semiconductor integrated circuit device according to claim 1, wherein said semiconductor integrated circuit device is formed to extend over a region including over said gate electrode via said interlayer insulating film.
域以外の領域のゲート長方向の幅が前記ゲート長の２倍
未満である請求項１又は請求項２記載の半導体集積回
路。3. The semiconductor integrated circuit according to claim 1, wherein the width of the region other than the contact region of the source / drain diffusion layer in the gate length direction is less than twice the gate length.
を接続するコンタクト領域の数が前記コンタクト領域以
外の前記ソース・ドレイン拡散層の抵抗をＭＯＳトラン
ジスタのオン（チャネル）抵抗の１０％以下になるよう
に設定した請求項１又は請求項２記載の半導体集積回
路。4. The resistance of the source / drain diffusion layers other than the contact regions, which connects the source / drain diffusion layers and the metal pads, is 10% or less of the ON (channel) resistance of the MOS transistor. 3. The semiconductor integrated circuit according to claim 1, wherein the setting is made as described above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36810099A JP3356147B2 (en) | 1994-02-28 | 1999-12-24 | Semiconductor integrated circuit device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| JP6030676A JP3048823B2 (en) | 1994-02-28 | 1994-02-28 | Semiconductor integrated circuit device |
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| Application Number | Title | Priority Date | Filing Date |
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| JP6030676A Division JP3048823B2 (en) | 1994-02-28 | 1994-02-28 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000156468A true JP2000156468A (en) | 2000-06-06 |
| JP3356147B2 JP3356147B2 (en) | 2002-12-09 |
Family
ID=26369074
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| Application Number | Title | Priority Date | Filing Date |
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| JP36810099A Expired - Fee Related JP3356147B2 (en) | 1994-02-28 | 1999-12-24 | Semiconductor integrated circuit device |
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| Country | Link |
|---|---|
| JP (1) | JP3356147B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9306558B2 (en) | 2012-11-09 | 2016-04-05 | Sharp Kabushiki Kaisha | Field-effect transistor |
-
1999
- 1999-12-24 JP JP36810099A patent/JP3356147B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9306558B2 (en) | 2012-11-09 | 2016-04-05 | Sharp Kabushiki Kaisha | Field-effect transistor |
| JPWO2014073295A1 (en) * | 2012-11-09 | 2016-09-08 | シャープ株式会社 | Field effect transistor |
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| Publication number | Publication date |
|---|---|
| JP3356147B2 (en) | 2002-12-09 |
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