JP2000151409A

JP2000151409A - アナログ―ディジタル変換器装置および勾配増幅器の調節装置

Info

Publication number: JP2000151409A
Application number: JP11229311A
Authority: JP
Inventors: Peter Schweighofer; シュワイグホーファーペーター
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1998-08-18
Filing date: 1999-08-13
Publication date: 2000-05-30
Also published as: DE19837440C2; US6285304B1; DE19837440A1

Abstract

(57)【要約】（修正有）【課題】勾配増幅器の調節装置に対するＡ／Ｄ変換器
であって、アナログ入力ＡＩＮをアナログ変換器信号Ａ
ＣＮＶと比較し、差信号ＡＤＩＦを発生する差増幅器１
０と、ディジタルの変換器値ＤＣＮＶからアナログの変
換器信号ＡＣＮＶを発生するＤ／Ａ変換器１２と、Ａ／
Ｄ変換器装置の出力値ＤＯＵＴとしてディジタルの変換
器値ＤＣＮＶを発生する制御装置２０とを有するＡ／Ｄ
変換器を低い費用、且つ高い精度、分解能および安定性
を持たせて構成する。【解決手段】アナログの差信号ＡＤＩＦを積分するた
めそしてアナログの積分器信号ＡＩＮＴを発生するため
の積分器１４が設けられており、さらにアナログの積分
器信号ＡＩＮＴからディジタルの積分器値ＤＩＮＴを発
生するための第１のアナログ‐ディジタル変換器１６が
設けられておりそして制御装置２０が、ディジタルの変
換器値ＤＣＮＶを少なくともディジタルの積分器値ＤＩ
ＮＴに関係して決定する構成である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は請求項１の前文の特
徴を有するアナログ‐ディジタル変換器装置ならびに核
スピントモグラフに対する調節装置に関する。アナログ
‐ディジタル変換器装置は、高い精度、分解能および時
間的一定性が必要であるすべての応用目的に使用可能で
ある。特にアナログ‐ディジタル変換器装置は勾配増幅
器の調節ループのなかで電流実際値信号をディジタル化
するために使用されている。

【０００２】

【従来の技術】核スピントモグラフでは磁界勾配が、各
勾配増幅器に接続されている勾配コイルにより生ぜしめ
される。測定過程の間は各々の勾配コイルが、予め定め
られた電流波形でたとえば３００Ａまでの値をとり得る
電流を流される。電流波形は数ｍＡまで正確に守られな
ければならない。この精度を達成するためには、費用の
かさむ調節回路が必要である。

【０００３】公知の勾配増幅器では、調節回路は回路の
出力段（変調器）に対する駆動エレクトロニクスを含め
て、アナログ回路として構成されている。しかしこのこ
とは可能な機能を制限する。より複雑な課題、すなわち
多くの出力段の間のエネルギー等化または個々の出力段
パラメータの詳細な帰還報知はアナログ技術では経済的
に実現され得ない。

【０００４】従って、調節回路および変調器を、たとえ
ば適当にプログラムされたディジタル信号プロセッサ
（ＤＳＰ）を用いて、可能なかぎり広範囲にディジタル
に構成するべく努力される。しかしその際に、電流変成
器により求められたアナログの電流実際値を必要な精
度、サンプリング速度および安定性をもってディジタル
化するのに問題が生ずる。相応の問題は、電流実際値信
号ではなく他のアナログ信号がディジタルの処理装置へ
の入力のために高い精度でディジタル化されなければな
らないときに生ずる。

【０００５】U.TietzeおよびC.Schenk著、Halbleiter‐
Schalttechnik （半導体回路技術）、第１０版、スプリ
ンガー出版、１９９３年、第７８４〜７８５頁、第２
３．４３図および付属の説明から、請求項１の前文の特
徴を有する“トラッキング‐ＡＤＣ”と呼ばれるディジ
タル‐アナログ変換器は知られている。しかしこの回路
の変換速度ならびに零点安定性およびノイズ抑制性能は
劣っている。勾配増幅器に対する使用は開示されていな
い。

【０００６】

【発明が解決しようとする課題】本発明の課題は、従来
技術の上記の問題を解決し、また可能なかぎり低い費用
で可能なかぎり高い精度、分解能および安定性を有する
アナログ‐ディジタル変換器装置または調節装置を提供
することである。

【０００７】

【課題を解決するための手段】この課題は、本発明によ
れば、請求項１の特徴を有するアナログ‐ディジタル変
換器装置ならびに請求項８の特徴を有する調節装置によ
り解決される。従属請求項は本発明の好ましい実施例に
関するものである。

【０００８】本発明は、アナログの変換器信号（目標値
信号）からのアナログの入力信号（実際値信号）の偏差
を求めるという基本アイディアから出発する。アナログ
の変換器信号（目標値信号）は、高精度のディジタル‐
アナログ変換器から発生される。目的設定は、求められ
た偏差をディジタル‐アナログ変換器もしくは調節ルー
プ全体の適当な追従により可能なかぎり最小化すること
である。本発明により、差増幅器により求められた偏
差）をその後の評価の前に積分しそしてディジタル化す
るため、積分器および第１のアナログ‐ディジタル変換
器が設けられる。

【０００９】積分器は差増幅器から出力される差信号を
間断なく検出する。システムのなかへの平均値のない擾
乱、たとえばノイズの侵入は、積分器により補償され
る。それにより積分器によって高められた零点安定性お
よび高いノイズ抑制が達成される。

【００１０】第１のディジタル‐アナログ変換器は積分
器から出力された積分器信号をディジタル化する。単な
る比較器と対照的に、ディジタル‐アナログ変換器は少
なくともいくつかのビット数の出力ワード幅を有する。
こうして多くの偏差分類が区別される。このことはシス
テムの迅速な追従を可能にする。なぜならば、ディジタ
ル化され積分された偏差（ディジタルの積分器値）が大
きいほど、追従のステップ幅が大きく選ばれるからであ
る。

【００１１】本発明による装置は、たとえば１００ｋＨ
ｚのサンプリングレートおよび最小値のビットよりも良
い安定性において、１８ビットの分解能および精度に対
して設計されていてよい。このような値は、これまで達
成できたとしても、非常に高い費用をかけてしか達成さ
れていなかった。

【００１２】積分器の使用は、サンプル‐アンド‐ホー
ルド回路（Ｓ／Ｈ回路）が省略可能であるという驚異的
な利点を与える。別の構成のアナログ‐ディジタル変換
器では、ディジタル化の過程の間に入力電圧が変化する
際の誤りを避けるために、このようなサンプル‐アンド
‐ホールド回路が本来の変換器の前に接続されていなけ
ればならない。欠点としてその際には、ホールド段階の
間の入力電圧の変化が検出されず、またはサンプリング
段階の間の短時間の擾乱がホールド段階全体を通じて長
く凍結されることになる。測定結果を誤らせるこれらの
両効果は、本発明により可能となったサンプル‐アンド
‐ホールド回路の省略により避けられる。

【００１３】好ましい実施例では、第１のアナログ‐デ
ィジタル変換器の分解能は４ビットと１６ビットとの
間、特に好ましくは８ビットと１４ビットとの間であ
る。これらの分解能値により、わずかな費用で偏差クラ
スの十分に細かい段階付けをすることができる。入力信
号が不変の際に、１単位（１ＬＳＢ）だけのディジタル
‐アナログ変換器のレベル変化が、少なくとも１または
２または４単位のディジタルの積分器信号の変化を生じ
させることは好ましい。このことは変換器の適当な構成
によりおよび／またはアナログの差値のスケーリングに
より達成され得る。

【００１４】ディジタル‐アナログ変換器が非常に高い
精密さを有することは好ましい。なぜならば、その精度
は測定結果に直接的に影響するからである。ディジタル
‐アナログ変換器の分解能および精度が１６ビットと２
４ビットとの間でありそして第１のアナログ‐ディジタ
ル変換器の分解能よりも少なくとも２ビットだけ、また
は少なくとも４ビットだけ、または少なくとも６ビット
だけ高いことが望ましい。

【００１５】特に高いシステム速度を得るため、ディジ
タル化された差信号を直接に制御装置または調節器に出
力する第２のアナログ‐ディジタル変換器が設けられて
いることは好ましい。この第２のアナログ‐ディジタル
変換器は、好ましい実施例では、第１のアナログ‐ディ
ジタル変換器と関連して上にあげられているような特性
を有する。

【００１６】制御装置または調節器により、ディジタル
の積分器値またはディジタルの差値の大きさが最小化さ
れることは好ましい。制御装置はこの値に、ディジタル
‐アナログ変換器、差増幅器および第２のアナログ‐デ
ィジタル変換器もしくは積分器および第１のアナログ‐
ディジタル変換器を経て延びている内部の帰還結合ルー
プにより影響する。それに対して調節器は、変調器に供
給されるディジタルの操作値もしくは直接にスイッチン
グ出力段のスイッチング要素を駆動する役割をするディ
ジタルの操作値に追従する。その場合に帰還結合は出力
段から勾配電流および電流測定センサを経てアナログの
実際値信号への外部の調節ループを経て行われる。

【００１７】積分器が、予め定められた初期値（たとえ
ば零値）を設定するため、所要の初期状態をセットする
ための装置を有することが望ましい。

【００１８】好ましい実施例では、装置全体の自己診断
および／または自己調整のための装置が設けられてい
る。制御装置または調節器により駆動される別のディジ
タル‐アナログ変換器がオフセット補正の役割をするこ
とが望ましい。この別のディジタル‐アナログ変換器が
４ないし１２ビットの精度および分解能と、精密なディ
ジタル‐アナログ変換器の分解能の数倍に過ぎない大き
さの操作範囲とを有することは好ましい。この別のディ
ジタル‐アナログ変換器により発生される較正信号は、
特に積分器の演算増幅器に供給され得る。このような自
己調整により装置の特に正確かつ長時間のドリフト補償
が達成される。

【００１９】

【実施例】本発明の２つの実施例およびより多くの代替
的実施例を、図面を参照して詳細に説明する。

【００２０】図１に示されているアナログ‐ディジタル
変換器装置は、核スピントモグラフの勾配増幅器のなか
の調節ループの構成部分である。このアナログ‐ディジ
タル変換器装置は、アナログの入力信号ＡＩＮをそれ自
体は公知の勾配電流‐測定センサ（図示せず）から受け
る。ディジタル化された出力調節器ＤＯＵＴは、適当な
ディジタルの調節器（図示せず）によりその後の処理を
施される。

【００２１】アナログの入力信号ＡＩＮは、演算増幅器
として構成されているアナログの差増幅器１０の非反転
入力端に与えられている。差増幅器１０の反転入力端
は、高精密のディジタル‐アナログ変換器１２からアナ
ログの変換器信号ＡＣＮＶを受ける。ディジタル‐アナ
ログ変換器１２に与えられているディジタルの変換器値
ＤＣＮＶは、ディジタルの出力値ＤＯＵＴと同一であ
る。ディジタルの変換器値ＤＣＮＶのワード幅は１８ビ
ットであり、またディジタル‐アナログ変換器１２は、
相応に高い分解能および数ｐｐｍの範囲内の精度を有す
る。

【００２２】同じくｐｐｍの範囲内の精度を有する差増
幅器１０は、積分器１４に供給されるアナログの差信号
ＡＤＩＦを発生する。積分器１４の課題は、短時間の擾
乱パルスおよびランダム雑音の平均値を求めることであ
る。積分器１４は出力信号としてアナログの積分器信号
ＡＩＮＴを供給し、この積分器信号は、ディジタルの積
分器値ＤＩＮＴを得るため、第１のアナログ‐ディジタ
ル変換器１６によりディジタル化される。ディジタルの
積分器値ＤＩＮＴは、ディジタルの出力値ＤＯＵＴを発
生する制御装置２０に対する入力値としての役割をす
る。

【００２３】差増幅器１０のアナログの差信号ＡＤＩＦ
は、さらに第２のアナログ‐ディジタル変換器１８によ
りディジタルの差信号ＤＤＩＦに変換され、このディジ
タルの差信号は同じく制御装置２０に供給される。両方
のディジタル値ＤＩＮＴおよびＤＤＩＦはそれぞれ８ビ
ット幅である。それに応じて両方のアナログ‐ディジタ
ル変換器１６、１８の分解能および精度は同じく約８ビ
ットである。

【００２４】制御装置２０は、ここに説明される実施例
では適当にプログラムされたディジタルプロセッサ、た
とえばディジタルの信号プロセッサ（ＤＳＰ）として構
成されている。このプロセッサは、制御装置２０として
のその機能とならんで、多数の他の課題を引き受け得
る。実施代替例では、制御装置２０は集積されたディジ
タル回路、特にＥＰＬＤ‐モジュール（ＥＰＬＤ＝電気
的にプログラム可能な論理デバイス）である。ディジタ
ル値ＤＩＮＴ、ＤＤＩＦ、ＤＯＵＴは多くの並列な導線
上で、またはビットごとに直列に、または混合形態で制
御装置２０へまたは制御装置２０から伝送される。

【００２５】積分器１４は演算増幅器２２を有し、この
演算増幅器は積分コンデンサ２４および入力抵抗２６と
共に積分器段を構成している。制御装置２０により駆動
されるスイッチ２８（リレーまたは半導体スイッチによ
り構成されていてよい）により、積分器１４を定義され
た初期状態にセットするため、積分コンデンサ２４が放
電される。

【００２６】８ビットの精度を有する別のディジタル‐
アナログ変換器３０は、ディジタルの較正値ＤＣＡＬを
制御装置２０から受け、またアナログの較正信号ＡＣＡ
Ｌを発生する。アナログの較正信号ＡＣＡＬは、積分器
１４と、より詳しくはその演算増幅器２２と接続されて
いる。それは自動的な較正過程の間に演算増幅器２２の
オフセット補償の役割をする。

【００２７】図１に示されているアナログ‐ディジタル
変換器装置の作動の際には、アナログの入力信号ＡＩＮ
とアナログの変換器信号ＡＣＮＶとの間の偏差を可能な
かぎり最小化する、または小さく保つ目的のもとに、制
御装置２０がディジタルの変換器値ＤＣＮＶ、従ってま
たディジタルの出力値ＤＯＵＴを発生する。理想的な場
合に、両方のアナログ信号ＡＩＮおよびＡＣＮＶが合致
するならば、ディジタルの出力値ＤＯＵＴはアナログの
入力信号ＡＩＮをディジタル化したものであり、その精
度はディジタル‐アナログ変換器１２の精度に関係す
る。

【００２８】たとえばアナログの入力信号ＡＩＮがアナ
ログの変換器信号ＡＣＮＶよりも大きいならば、差増幅
器１０は正のアナログの差信号ＡＤＩＦを発生し、それ
によって正のディジタルの信号ＤＤＩＦが生ずる。ここ
に示されている実施例では、積分器１４は反転して作用
するので、アナログの積分器信号ＡＩＮＴは徐々に減少
しそして最後には負になる。ディジタルの積分器信号Ｄ
ＩＮＴは相応して変化する。制御装置２０はそれに反応
して、アナログの変換器信号ＡＣＮＶをアナログの入力
信号ＡＩＮに適合させるため、ディジタルの出力値ＤＯ
ＵＴを高める。逆に、現在のアナログの変換器信号ＡＣ
ＮＶがアナログの入力信号ＡＩＮよりも大きいならば、
制御装置２０はディジタルの出力値ＤＯＵＴを減ずる。

【００２９】ディジタルの出力値ＤＯＵＴを可能なかぎ
り速くアナログの入力信号ＡＩＮに適合させるため、制
御装置２０はディジタルの出力値ＤＯＵＴを、瞬時の偏
差に関係するステップ幅で変更する。このステップ幅は
ディジタル値ＤＩＮＴおよびＤＤＩＦの大きさから決定
される。たとえば直線的な関係がステップ幅と両方のデ
ィジタル値ＤＩＮＴおよびＤＤＩＦの平均値との間に存
在する。しかしＤＩＮＴ、ＤＤＩＦと変化速度との間の
任意な他の関係も可能である。実施代替例では、わずか
な且つ相違する（極端な場合にはただ単一の）変化速度
しか存在しないように、アナログ‐ディジタル変換器１
６、１８はわずかな出力ワード幅しか有していない。

【００３０】制御装置２０は、変更されたディジタルの
出力値ＤＯＵＴを、予め定められた式関係の評価により
および／または出力値ＤＯＵＴに対する変更データを値
ＤＩＮＴおよびＤＤＩＦに関係して含んでいる予め計算
されたルックアップテーブルへのアクセスにより決定す
る。

【００３１】図１に示されている回路のより簡単な実施
代替例では、第２のアナログ‐ディジタル変換器１８が
省略されている。その場合にディジタルの出力値ＤＯＵ
Ｔはディジタルの積分器値ＤＩＮＴに関係してのみ決定
される。

【００３２】システムの初期化の際には，積分コンデン
サ２４の充電状態は定義されていない。従って、積分コ
ンデンサ２４を放電させるため、制御装置２０により短
時間だけスイッチ２８が閉じられる。実施代替例では，
スイッチ２８は存在していない。その代わりに、積分器
１４が内部の調節ループを介して可変のステップ幅を有
するアップ／ダウンカウンタの使用のもとに，零または
他の所望の出発値に調節される初期化段階が実行され
る。

【００３３】勾配増幅器がスイッチオンの後に、または
測定の間の休止時間中に作動していないならば、アナロ
グの入力信号ＡＩＮは値零を有する。理想的な場合に
は、そのときディジタルの値ＤＩＮＴ、ＤＤＩＦおよび
ＤＣＮＶはすべて零に等しい。これらの値からの偏差
は、ディジタル‐アナログ変換器装置の自己診断のため
に利用される。

【００３４】一層詳細に言えば、ディジタルの積分器信
号ＤＩＮＴの値零を達成するために、ディジタル‐アナ
ログ変換器１２に与えられなければならないディジタル
の変換器値ＤＣＮＶは、ディジタル‐アナログ変換器１
２、差増幅器１０、積分器１４および第１のアナログ‐
ディジタル変換器１６のなかの偏差または誤差の和に相
当する。ディジタルの変換器値ＤＣＮＶが予め定められ
た限界を超過する場合には、このことが制御装置２０に
より誤機能として評価され、また装置制御に報知され
る。値ＤＩＮＴそして存在する場合にはＤＤＩＦも、制
御装置２０により誤りを局限するために評価される。

【００３５】アナログ‐ディジタル変換器装置の製造お
よび保守の際には、一般にディジタル‐アナログ変換器
１２、差増幅器１０、積分器１４および両方のアナログ
‐ディジタル変換器１６における偏差またはオフセット
を補償する必要がある。このオフセットを補正するた
め、実施代替例では、適当な自動もしくは手動の補償装
置が前記の構成部分の各々に対して設けられる。ここに
説明される実施例では、積分器１４のオフセット補償が
アナログの較正信号ＡＣＡＬを用いて行われる。この補
償によりディジタル‐アナログ変換器１２、差増幅器１
０、積分器１４の偏差が共通に補正される。

【００３６】オフセット補償は、ここに説明される実施
例では、前記の自己診断に続いて勾配増幅器がスイッチ
オンの後に、または測定の間の休止時間中に、アナログ
の入力信号ＡＩＮが値零を有する場合に限り行われる。
この補償のために制御装置２０は、積分器１４のドリフ
トを予め定められた測定間隔にわたって最小化する目的
で、ディジタルの較正信号ＤＣＡＬを変更する。別のデ
ィジタル‐アナログ変換器３０は、オフセット補償の操
作範囲がディジタルの積分器値ＤＩＮＴのごくわずかな
単位であるようにディメンジョニングされている。それ
により非常に正確な補償および長時間のドリフト補償が
可能である。

【００３７】図２に示されている実施例は図１の実施例
に非常に類似しているので、前記の説明が広範囲に参照
される。図２による回路は、アナログの実際値信号ＡＦ
ＢＳを入力信号として受けそしてディジタルの操作値Ｄ
ＡＶを出力値として発生する勾配増幅器の調節装置であ
る。

【００３８】図２によれば、制御装置２０の代わりに調
節器３２が設けられているが、この調節器は制御装置２
０と同じく適当にプログラムされたＤＳＰとして、また
はＥＰＬＤとして構成されていてよい。ディジタル‐ア
ナログ変換器１２は目標値発生器３４からディジタルの
目標値ＤＲＩＶを受ける。目標値発生器３４は、勾配増
幅器により供給すべき電流波形の特性を含んでいるメモ
リモジュールを有し得る。さらに目標値発生器３４は、
調節器３２をも実現するＤＳＰのプログラムルーチンと
して構成されていてよい。

【００３９】ディジタル‐アナログ変換器１２は、アナ
ログの目標値信号ＡＲＩＳを差増幅器１０に出力する。
この信号はアナログの変換器信号ＡＣＮＶと同じく、両
方のディジタル値ＤＩＮＴおよびＤＤＩＦを得るために
処理される。その際にディジタルの差値ＤＤＩＦは制御
偏差として解釈可能であり、他方においてディジタルの
積分器値ＤＩＮＴは電流調節のＩ成分を与える。

【００４０】調節器３２はディジタル値ＤＩＮＴおよび
ＤＤＩＦを、それ自体は公知のＰＩ調節法に従って処理
する。ここでも、ディジタル値ＤＩＮＴおよびＤＤＩＦ
を最小化することが調節過程の目的設定である。これは
間接的に、ディジタルの操作値ＤＡＶが、直接にもしく
は変調器を介して、勾配増幅器のスイッチング出力段
（図示せず）を駆動することにより行われる。スイッチ
ング出力段により発生される勾配電流は、電流変成器
（図示せず）により測定される。電流変成器は勾配電流
に比例するアナログの実際値信号ＡＦＢＳを発生し、こ
の実際値信号が差増幅器１０に与えられている。

【図面の簡単な説明】

【図１】本発明によるアナログ‐ディジタル変換器装置
のブロック回路図。

【図２】勾配増幅器の本発明による調節装置のブロック
回路図。

【符号の説明】

１０差増幅器１２ディジタル‐アナログ変換器１４積分器１６第１のアナログ‐ディジタル変換器１８第２のアナログ‐ディジタル変換器２０制御装置２２演算増幅器２４積分コンデンサ２６入力抵抗２８スイッチ３０別のディジタル‐アナログ変換器３２調節器３４目標値発生器ＡＣＡＬアナログの較正信号ＡＣＮＶアナログの変換器信号ＡＤＩＦアナログの差信号ＡＦＢＳアナログの実際値信号（フィードバック信
号）ＡＩＮアナログの入力信号ＡＩＮＴアナログの積分器信号ＡＲＩＳアナログの目標値信号（参照入力信号）ＤＡＶディジタルの操作値ＤＣＡＬディジタルの較正値ＤＣＮＶディジタルの変換器値ＤＤＩＦディジタルの差値ＤＩＮＴディジタルの積分器値ＤＯＵＴディジタルの出力値ＤＲＩＶディジタルの目標値信号（参照入力信号）

Claims

【特許請求の範囲】

【請求項１】特に勾配増幅器のための調節装置に対す
るアナログ‐ディジタル変換器装置であって、 −アナログの入力信号（ＡＩＮ）をアナログの変換器信
号（ＡＣＮＶ）と比較してアナログの差信号（ＡＤＩ
Ｆ）を発生するための差増幅器（１０）と、 −ディジタルの変換器値（ＤＣＮＶ）からアナログの変
換器信号（ＡＣＮＶ）を発生するためのディジタル‐ア
ナログ変換器（１２）と、 −アナログ‐ディジタル変換器装置の出力値（ＤＯＵ
Ｔ）としてディジタルの変換器値（ＤＣＮＶ）を発生す
るための制御装置（２０）とを有するアナログ‐ディジ
タル変換器装置において、 −アナログの差信号（ＡＤＩＦ）を積分するためおよび
アナログの積分器信号（ＡＩＮＴ）を発生するための積
分器（１４）が設けられており、 −アナログの積分器信号（ＡＩＮＴ）からディジタルの
積分器値（ＤＩＮＴ）を発生するための第１のアナログ
‐ディジタル変換器（１６）が設けられており、そして −制御装置（２０）が、ディジタルの変換器値（ＤＣＮ
Ｖ）を少なくともディジタルの積分器値（ＤＩＮＴ）に
関係して決定するべく構成されていることを特徴とする
アナログ‐ディジタル変換装置。
【請求項２】アナログの差信号（ＡＤＩＦ）からディ
ジタルの差値（ＤＤＩＦ）を発生するための第２のアナ
ログ‐ディジタル変換器（１８）が設けられておりそし
て制御装置（２０）が、ディジタルの変換器値（ＤＣＮ
Ｖ）をさらにディジタルの差値（ＤＤＩＦ）に関係して
決定するべく構成されていることを特徴とする請求項１
記載のアナログ‐ディジタル変換器装置。
【請求項３】制御装置（２０）が、ディジタルの積分
器値（ＤＩＮＴ）および場合によってはディジタルの差
値（ＤＤＩＦ）を最小化するため、ディジタルの変換器
値（ＤＣＮＶ）を決定することを特徴とする請求項１ま
たは２記載のアナログ‐ディジタル変換器装置。
【請求項４】ディジタル‐アナログ変換器（１２）の
分解能が第１および／または第２のアナログ‐ディジタ
ル変換器（１６、１８）の分解能よりも少なくとも２ビ
ットだけ高いことを特徴とする請求項１ないし３の１つ
に記載のアナログ‐ディジタル変換器装置。
【請求項５】第１および／または第２のアナログ‐デ
ィジタル変換器（１６、１８）の分解能が少なくとも４
ビット、好ましくは少なくとも８ビットであることを特
徴とする請求項１ないし４の１つに記載のアナログ‐デ
ィジタル変換器装置。
【請求項６】積分器（１４）が所要の初期状態をセッ
トするための装置を有することを特徴とする請求項１な
いし５の１つに記載のアナログ‐ディジタル変換器装
置。
【請求項７】制御装置（２０）からディジタルの較正
値（ＤＣＡＬ）を受け、そして好ましくは積分器（１
４）に供給するため、アナログの較正信号（ＡＣＡＬ）
を出力する別のディジタル‐アナログ変換器（０）が設
けられていることを特徴とする請求項１ないし６の１つ
に記載のアナログ‐ディジタル変換器装置。
【請求項８】勾配増幅器に対する調節装置であって、 −ディジタルの目標値（ＤＲＩＶ）を発生するための目
標値発生器（３４）と、 −ディジタルの目標値（ＤＲＩＶ）からアナログの目標
値信号（ＡＲＩＳ）を発生するためのディジタル‐アナ
ログ変換器（１２）と、 −アナログの実際値信号（ＡＦＢＳ）をアナログの目標
値信号（ＡＲＩＳ）と比較しそしてアナログの差信号
（ＡＤＩＦ）を発生するための差増幅器（１０）と、 −アナログの差信号（ＡＤＩＦ）を積分しそしてアナロ
グの積分器信号（ＡＩＮＴ）を発生するための積分器
（１４）と、 −アナログの積分器信号（ＡＩＮＴ）からディジタルの
積分器値（ＤＩＮＴ）を発生するための第１のアナログ
‐ディジタル変換器（１６）と、 −少なくともディジタルの積分器値（ＤＩＮＴ）に関係
してディジタルの操作値（ＤＡＶ）を発生するための調
節器（３２）とを有することを特徴とする調節装置。
【請求項９】アナログの差信号（ＡＤＩＦ）からディ
ジタルの差値（ＤＤＩＦ）を発生するための第２のアナ
ログ‐ディジタル変換器（１８）が設けられており、ま
た調節器（３２）が、ディジタルの操作値（ＤＡＶ）を
さらにディジタルの差値（ＤＤＩＦ）に関係して決定す
るべく構成されていることを特徴とする請求項６記載の
調節装置。
【請求項１０】調節器（３２）が、ディジタルの積分
器値（ＤＩＮＴ）および場合によってはディジタルの差
値（ＤＤＩＦ）を最小化するため、ディジタルの操作値
（ＤＡＶ）を決定することを特徴とする請求項８または
９記載の調節装置。
【請求項１１】ディジタル‐アナログ変換器（１２）
の分解能が第１および／または第２のアナログ‐ディジ
タル変換器（１６、１８）の分解能よりも少なくとも２
ビットだけ高いことを特徴とする請求項８ないし１０の
１つに記載のアナログ‐ディジタル変換器装置。
【請求項１２】第１および／または第２のアナログ‐
ディジタル変換器（１６、１８）の分解能が少なくとも
４ビット、好ましくは少なくとも８ビットであることを
特徴とする請求項８ないし１１の１つに記載の調節装
置。
【請求項１３】積分器（１４）が所要の初期状態をセ
ットするための装置を有することを特徴とする請求項８
ないし１２の１つに記載の調節装置。
【請求項１４】制御装置（２０）からディジタルの較
正値（ＤＣＡＬ）を受け、また、好ましくは積分器（１
４）に供給するため、アナログの較正信号（ＡＣＡＬ）
を出力する別のディジタル‐アナログ変換器（０）が設
けられていることを特徴とする請求項８ないし１３の１
つに記載の調節装置。