JP2000150829A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 コンタクトがパッドと接続されている半導体
装置において、コンタクト抵抗を低くするとともに、そ
のばらつきを小さくする。 【解決手段】 本発明の半導体装置は、層間絶縁膜１０
を貫通してビット線１３とセルコンタクトプラグ９とを
電気的に接続するビットコンタクトプラグ１２を有す
る。セルコンタクトプラグ９上には、パッド２３が設け
られている。ビットコンタクトプラグ１２は、ビット線
１３と接触する上端からパッド２３と接触する下端の近
傍までが同じ太さであり、当該下端の近傍で太くなって
いる。ビットコンタクトプラグ１２は、下端が太くなっ
ていることによりパッド２３との接触面積が増大するた
め、これらの接触抵抗が低下する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路等
に用いられる半導体装置に関し、詳しくはコンタクトの
構造に特徴を有する半導体装置及びその製造方法に関す
る。

【０００２】

【従来の技術】現在、高度に微細化の進んだ半導体装
置、特に、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）では、メモリセル内のコンタクト（ビット
コンタクト、容量コンタクト）のゲート電極に対する重
ね合わせ余裕を大きくするために、ポリシリコンのパッ
ドを設けるメモリセルが知られている。

【０００３】図１７乃至図２２に、第一従来例として、
インターナショナル・エレクトロン・デバイス・ミーテ
ィング９６、イクステンド・アブストラクト ５９７〜
６００ページに掲載されているＤＲＡＭの製造方法を示
す。

【０００４】まず、基板１上に素子分離酸化膜２、ゲー
ト電極４を形成し、ボロンやリンを含有するシリコン酸
化膜（ＢＰＳＧ膜）などの層間絶縁膜７を堆積する。続
いて、層間絶縁膜７を化学機械的研磨（ＣＭＰ）などの
方法により平坦化する。続いて、メモリセルのトランジ
スタの不純物拡散層３と接続されるセルコンタクトホー
ル８を開口する［図１７（ａ）］。セルコンタクトホー
ル８は、ゲート電極４の上面及び側面に設けられたシリ
コン窒化膜５，６をエッチング停止層として開口するこ
とにより、ゲート電極４に対して、自己整合的に開口す
ることができる。

【０００５】続いて、リンなどを含有するポリシリコン
を堆積し、セルコンタクトプラグ９を形成する［図１７
（ｂ）］。

【０００６】続いて、この上に、ＢＰＳＧなどのシリコ
ン酸化膜を堆積し、平坦化することにより、層間絶縁膜
１０を形成する［図１８（ｃ）］。この後、ビットコン
タクトホール１１を開口する。ビットコンタクトホール
１１の開口は、異方性のドライエッチングを用いて行
う。

【０００７】続いて、リンを含有するポリシリコンでビ
ットコンタクトプラグ１２を形成し、タングステンシリ
サイドなどでビット線１３を形成する［図１８
（ｄ）］。ビット線１３は、ビットコンタクトホール１
１を埋め込んでいるポリシリコンとタングステンシリサ
イドとの積層構造にしてもよい。

【０００８】続いて、ＢＰＳＧ膜などの層間絶縁膜１４
を堆積し、平坦化を行った後、容量コンタクトホール１
５を開口する［図１９（ｅ）］。容量コンタクトホール
１５の開口は、隣接するビット線１３と接触しないよう
異方性のドライエッチングを用いて行う。ビット線１３
と容量コンタクトホール１５との重ね合わせ余裕が少な
い場合は、コンタクトホールをテーパー形状にしてもよ
い。

【０００９】続いて、リンを含有したポリシリコンを堆
積することにより、容量コンタクトプラグ１６を形成す
る［図２０（ｆ）］。

【００１０】続いて、このポリシリコンを加工すること
により、蓄積容量下部電極１７を形成する［図２１
（ｇ）］。

【００１１】最後に、蓄積容量上部電極１８、メタルコ
ンタクト１９、金属配線２０などを形成して、ＤＲＡＭ
を完成する［図２２（ｈ）］。

【００１２】図２３乃至図２６に、第二従来例として、
ポリシリコンのパッドを用い、ビット線より下層に蓄積
容量部を形成するタイプのＤＲＡＭの製造方法を示す。

【００１３】まず、基板１上に素子分離酸化膜２、ゲー
ト電極４を形成し、ボロンやリンを含有するシリコン酸
化膜（ＢＰＳＧ膜）などの層間絶縁膜７を堆積する。次
に、層間絶縁膜７を化学機械的研磨（ＣＭＰ）などの方
法により平坦化する。続いて、メモリセルのトランジス
タの不純物拡散層３と接続されるセルコンタクトホール
８を開口する。セルコンタクトホール８は、ゲート電極
４の上面及び側面に設けられたシリコン窒化膜５，６を
エッチング停止層として開口することにより、ゲート電
極４に対して、自己整合的に開口することができる。さ
らに、リンなどを含有するポリシリコンを堆積し、セル
コンタクトプラグ９を形成する。次に、シリコン酸化膜
を堆積し、これをパターニングしてポリシリコンのパッ
ドを加工するときのマスクとなるシリコン酸化膜２１を
形成する。このとき、シリコン酸化膜２１の側壁にシリ
コン酸化膜のサイドウォール２２を形成することで、隣
接するポリシリコンパッド２３の間隔をリソグラフィー
限界以下にすることができるので、コンタクトとの重ね
合わせ余裕を大きくすることができる［図２３
（ａ）］。

【００１４】続いて、シリコン酸化膜２１及びサイドウ
ォール２２をマスクとして、ポリシリコンをエッチング
し、ポリシリコンのパッド２３を形成する［図２３
（ｂ）］。

【００１５】続いて、蓄積容量下部電極の高さ分のＢＰ
ＳＧ膜などの層間絶縁膜２４を堆積する［図２４
（ｃ）］。

【００１６】続いて、シリンダ型の蓄積容量部を形成す
るためのホール２５を形成する［図２４（ｄ）］。ホー
ル２５のエッチングは、ポリシリコンのパッド２３が露
出するまで行う。

【００１７】続いて、この上に、リンなどを含有するポ
リシリコンを堆積し、エッチバックするなどしてシリン
ダ型の蓄積容量下部電極２６を形成する［図２５
（ｅ）］。

【００１８】最後に、蓄積容量上部電極１８、ビットコ
ンタクト２７、金属配線２０などを形成して、ＤＲＡＭ
を完成する［図２６（ｆ）］。

【００１９】

【発明が解決しようとする課題】上述した従来技術で
は、以下のような問題があった。

【００２０】第一従来例では、ポリシリコンのパッド上
に形成されるコンタクトプラグの底部径が非常に小さく
なってしまうので、パッドとコンタクトプラグとの接触
抵抗が増大するとともにそのばらつきも大きくなる。
なぜならば、メモリセル内のコンタクトプラグと配線
（ビット線）との重ね合わせ余裕が非常に小さく、コン
タクトホールの径を縮小して開口しなければならないか
らである。また、コンタクトプラグをテーパー形状にし
た場合は、層間絶縁膜厚のばらつきにより、コンタクト
底部径がばらつくからである。

【００２１】さらに、第二従来例のようなビット線より
下層に蓄積容量部を形成するものでは、シリンダ型蓄積
容量部形成用のホールを形成する際、ポリシリコンのパ
ッドが露出するまでエッチングしなければならないの
で、隣接するビットコンタクト用のポリシリコンのパッ
ドと蓄積容量下部電極が電気的にショートしやすくなっ
てしまう。また、十分な蓄積容量を確保するためには、
できるだけホールを大きく必要がある。しかしながら、
ホールを大きくすると、ビットコンタクト用のパッドと
蓄積容量下部電極とのショートの可能性はますます大き
くなってしまう。

【００２２】

【発明の目的】そこで、本発明の目的は、コンタクトの
信頼性を向上できる、半導体装置及びその製造方法を提
供することにある。

【００２３】

【課題を解決するための手段】本発明に係る第一の半導
体装置は、層間絶縁膜を貫通して当該層間絶縁膜の上層
と下層とを電気的に接続するコンタクトプラグを有する
ものである。そして、前記下層上にパッドが設けられて
いる。なおかつ、前記コンタクトプラグは、前記上層と
接触する上端から前記パッドと接触する下端の近傍まで
が同じ太さであり、当該下端の近傍で太くなってい
る。、

【００２４】コンタクトプラグの下端が太くなっている
ことにより、コンタクトプラグとパッドとの接触面積が
増大するため、これらの接触抵抗が低下する。また、コ
ンタクトプラグの上端は細くなっているので、上層との
重ね合わせ余裕が小さくても問題ない。

【００２５】本発明に係る第一の半導体装置の製造方法
は、導電膜上にマスクを形成する工程と、このマスクを
用いて前記導電膜をエッチングすることにより当該マス
ク下に前記パッドを形成する工程と、前記マスク上に前
記層間絶縁膜を形成する工程と、この層間絶縁膜を貫通
して前記マスク上の一部のみに至るコンタクトホールを
開口する工程と、このコンタクトホールを通して前記マ
スクのみを選択的に除去する工程と、このマスクが除去
された空間及び前記コンタクトホールに導電体を充填す
ることにより前記コンタクトプラグを形成する工程とを
備えたものである。

【００２６】層間絶縁膜を貫通してマスク上の一部のみ
に至るコンタクトホールを開口することにより、コンタ
クトホールの幅(電流が流れる方向に垂直な距離）はマ
スクよりも小さい。そのため、コンタクトホールを通し
てマスクのみを選択的に除去すると、上端から途中まで
が同じ幅で下端が膨らんだ空洞が形成される。この空洞
に導電体を充填することにより、下端が膨らんだコンタ
クトプラグを容易に製造できる。

【００２７】本発明に係る第二の半導体装置は、層間絶
縁膜の下層上に設けられたパッドと、このパッドよりも
大きい底面を有するとともに当該底面が当該パッドに接
続された凹状電極とを備えたものである。そして、前記
凹状電極の底面から前記パッド上の一部に至る接続部が
形成され、前記パッド上の残部と前記底面との間に短絡
防止用絶縁膜が介挿されている。

【００２８】パッドは同じ下層上に多数設けられてい
る。そのため、凹状電極の底面がパッドに直接接触して
いると、凹状電極の底面はパッドよりも大きいので隣接
するパッドにも接触するおそれがある。そこで、本発明
では、凹状電極の底面を接続部を介してパッドの一部に
接続するとともに、凹状電極の底面とパッドの残部との
間に短絡防止用絶縁膜を介挿することにより、凹状電極
の底面を隣接するパッドから十分に離している。

【００２９】本発明に係る第二の半導体装置の製造方法
の第一例は、導電膜上に第一の絶縁体からなる第一のマ
スクを形成する工程と、この第一のマスクの側面全体に
第二の絶縁体からなる第二のマスクを形成する工程と、
これらの第一及び第二のマスクを用いて前記導電膜をエ
ッチングすることにより当該第一及び第二のマスク下に
前記パッドを形成する工程と、前記第一及び第二のマス
ク上に前記層間絶縁膜を形成する工程と、この層間絶縁
膜を貫通して前記第一及び第二のマスクに至るホールを
開口する工程と、このホールを通して前記第一のマスク
のみを選択的に除去することにより前記第二のマスクか
らなる前記短絡防止用絶縁膜を形成する工程と、この第
一のマスクが除去された空間及び前記ホールの内壁面に
導電体からなる前記接続部及び前記凹状電極を形成する
工程とを備えたものである。

【００３０】第一のマスクの側面全体に第二のマスクを
形成し、第一及び第二のマスク下にパッドを形成し、第
一のマスクのみを選択的に除去する。これにより、第二
のマスクによって短絡防止用絶縁膜を容易に形成できる
とともに、第一のマスクが除去された空間に接続部を容
易に形成できる。

【００３１】本発明に係る第二の半導体装置の製造方法
の第二例は、導電膜上に第一の絶縁体からなる第一のマ
スクを形成する工程と、この第一のマスクの側面全体に
第二の絶縁体からなる第二のマスクを形成する工程と、
これらの第一及び第二のマスクを用いて前記導電膜をエ
ッチングすることにより当該第一及び第二のマスク下に
前記パッドを形成する工程と、前記第一及び第二のマス
ク上にエッチング停止膜を形成する工程と、このエッチ
ング停止膜上に前記層間絶縁膜を形成する工程と、この
層間絶縁膜を貫通して前記エッチング停止膜に至るホー
ルを開口する工程と、このホール内に露出した前記エッ
チング停止膜を前記第一及び第二のマスクに至るまで除
去する工程と、このホールを通して前記第一のマスクの
みを選択的に除去することにより前記第二のマスクから
なる前記短絡防止膜を形成する工程と、この第一のマス
クが除去された空間及び前記ホールの内壁面に導電体か
らなる前記接続部及び前記凹状電極を形成する工程とを
備えたものである。

【００３２】第一及び第二マスク上のエッチング停止膜
でホールの形成を一旦停止し、続いて露出したエッチン
グ停止膜を除去することにより、第一及び第二のマスク
に正確に至るホールを形成できる。

【００３３】

【発明の実施の形態】図１は、本発明に係る半導体装置
の第一実施形態を示す概略断面図である。以下、この図
面に基づき説明する。

【００３４】本実施形態の半導体装置は、層間絶縁膜１
０を貫通してビット線１３とセルコンタクトプラグ９と
を電気的に接続するビットコンタクトプラグ１２と、層
間絶縁膜１０，１６を貫通して蓄積容量下部電極１７と
セルコンタクトプラグ９とを電気的に接続する容量ビッ
トコンタクトプラグ１６を有する。セルコンタクトプラ
グ９上には、パッド２３が設けられている。ビットコン
タクトプラグ１２は、ビット線１３と接触する上端から
パッド２３と接触する下端の近傍までが同じ太さであ
り、当該下端の近傍で太くなっている。同様に、容量ビ
ットコンタクトプラグ１６は、蓄積容量下部電極１７と
接触する上端からパッド２３と接触する下端の近傍まで
が同じ太さであり、当該下端の近傍で太くなっている。

【００３５】ビットコンタクトプラグ１２及び容量コン
タクトプラグ１６は、下端が太くなっていることにより
パッド２３との接触面積が増大するため、これらの接触
抵抗が低下する。また、ビットコンタクトプラグ１２及
び容量コンタクトプラグ１６は、上端が細くなっている
ので、ビット線１３又は蓄積容量下部電極１７との重ね
合わせ余裕が小さくても問題ない。

【００３６】図２乃至図８は、図１の半導体装置を製造
する方法を示す概略断面図である。以下、図１乃至図８
に基づき説明する。

【００３７】まず、基板１上に素子分離酸化膜２、ゲー
ト電極４を形成し、ボロンやリンを含有するシリコン酸
化膜（ＢＰＳＧ膜）などの層間絶縁膜７を堆積する。続
いて、層間絶縁膜７を化学機械的研磨（ＣＭＰ）などの
方法により平坦化する。続いて、メモリセルのトランジ
スタの不純物拡散層３と接続されるセルコンタクトホー
ル８を開口する。セルコンタクトホール８は、ゲート電
極４の上面及び側面に設けられたシリコン窒化膜５，６
をエッチング停止層として開口することにより、ゲート
電極４に対して自己整合的に開口することができる。さ
らに、リンなどを含有するポリシリコンを堆積し、セル
コンタクトプラグ９を形成する。続いて、シリコン窒化
膜を３０〜１５０ｎｍ程堆積し、これをパターニングす
ることにより、パッド２３を形成するためのシリコン窒
化膜マスク２８を形成する［図２（ａ）］。

【００３８】シリコン窒化膜マスク２８の側壁にシリコ
ン酸化膜のサイドウォール２２を形成し、ポリシリコン
を加工することにより、パッド２３を大きく形成するこ
とができる［図２（ｂ）］。

【００３９】続いて、この上に、ＢＰＳＧなどのシリコ
ン酸化膜を堆積し、平坦化することにより、層間絶縁膜
１０を形成する。この後、ビットコンタクトホール１１
を開口する［図３（ｃ）］。ビットコンタクトホール１
１の開口は、異方性のドライエッチングを用いて行う。
ここでは、シリコン窒化膜とシリコン酸化膜とに対して
選択性のないドライエッチング条件を用いた例を示した
が、選択性のある条件を用いて、シリコン窒化膜マスク
２８の表面で、ビットコンタクトホール１１のエッチン
グを停止するようにしてもよい。

【００４０】続いて、ビットコンタクトホール１１底部
に露出したシリコン窒化膜マスク２８を選択的に除去す
る［図３（ｄ）］。シリコン窒化膜の選択的除去は、加
熱したリン酸溶液に浸漬するなどして行う。このように
することで、ビットコンタクトホール１１の底部径を自
己整合的に均一な大きさに広げることができる。

【００４１】続いて、リンを含有するポリシリコンでビ
ットコンタクトプラグ１２を形成し、タングステンシリ
サイドなどでビット線１３を形成する［図４（ｅ）］。
ポリシリコンの堆積は、段差被覆性に優れた減圧化学気
相成長法（ＬＰＣＶＤ）などを用いて行う。このような
方法を用いることで、パッド２３とビットコンタクトプ
ラグ１２の接触面積を大きく、かつ均一な大きさにする
ことができ、ビットコンタクトの抵抗は低くなり、ばら
つきも小さくなる。ビット線１３は、ビットコンタクト
ホール１１を埋め込んでいるポリシリコンとタングステ
ンシリサイドとの積層構造にしてもよい。

【００４２】続いて、ＢＰＳＧ膜などのシリコン酸化膜
１４を堆積し、平坦化を行った後、容量コンタクトホー
ル１５を開口する［図５（ｆ）］。容量コンタクトホー
ル１５の開口は、隣接するビット線１３と接触しないよ
う異方性のドライエッチングを用いて行う。ビット線１
３と容量コンタクトホール１５との重ね合わせ余裕が少
ない場合は、コンタクトの形状をテーパー形状にしても
よい。また、図５（ｆ）では、シリコン窒化膜とシリコ
ン酸化膜の選択性のないドライエッチング条件を用いた
例を示したが、選択性のある条件を用いて、シリコン窒
化膜マスク２８の表面で、容量コンタクトホール１５の
エッチングを停止するようにしてもよい。

【００４３】続いて、図６（ｇ）のように、容量コンタ
クトホール１５底部に露出したシリコン窒化膜マスク２
８を選択的に除去する。シリコン窒化膜マスク２８の選
択的除去は、加熱したリン酸溶液に浸漬するなどして行
う。このようにすることで、容量コンタクトホール１５
の底部径を自己整合的に均一な大きさにすることができ
る。

【００４４】続いて、リンを含有したポリシリコンを堆
積することにより、容量コンタクトプラグ１６を形成す
る［図７（ｈ）］。ポリシリコンの堆積は、段差被覆性
に優れたＬＰＣＶＤ法などを用いて行う。このような方
法を用いることで、パッド２３と容量コンタクトプラグ
１６との接触面積を大きく、かつ均一な大きさにするこ
とができ、容量コンタクトの抵抗は低くなり、ばらつき
も小さくなる。

【００４５】続いて、このポリシリコンを加工すること
により、蓄積容量下部電極１７を形成する［図８
（ｉ）］。

【００４６】最後に、蓄積容量上部電極１８、メタルコ
ンタクト１９、金属配線２０などを形成して、ＤＲＡＭ
を完成する［図１（ｊ）］。

【００４７】本実施形態によれば、層間絶縁膜１０を貫
通してシリコン窒化膜マスク２８上の一部のみに至るビ
ットコンタクトホール１１を開口することにより［図３
（ｃ）］、ビットコンタクトホール１１の幅(電流が流
れる方向に垂直な距離）はシリコン窒化膜マスク２８よ
りも小さい。そのため、ビットコンタクトホール１１を
通してシリコン窒化膜マスク２８のみを選択的に除去す
ると［図３（ｄ）］、上端から途中までが同じ幅で下端
が膨らんだ空洞が形成される。この空洞にポリシリコン
を充填することにより、下端が膨らんだビットコンタク
トプラグ１２を容易に製造できる［図３（ｅ）］。容量
コンタクトプラグ１６についても同様である。

【００４８】図９は、本発明に係る半導体装置の第二実
施形態を示す概略断面図である。以下、この図面に基づ
き説明する。

【００４９】本実施形態の半導体装置は、層間絶縁膜２
４下のセルコンタクトプラグ９上に設けられたパッド２
３と、パッド２３よりも大きい底面を有するとともに当
該底面がパッド２３に接続された凹状電極としてのシリ
ンダ型の蓄積容量下部電極２６とを備えたものである。
そして、蓄積容量下部電極２６の底面からパッド２３上
の一部に至る接続部２６１が形成され、パッド２３上の
残部と蓄積容量下部電極２６の底面との間に短絡防止用
絶縁膜としてのシリコン酸化膜のサイドウォール２２が
介挿されている。

【００５０】パッド２３は同じ層の複数のセルコンタク
トプラグ９上に多数設けられている。そのため、蓄積容
量下部電極２６の底面がパッド２３に直接接触している
と、蓄積容量下部電極２６の底面はパッド２３よりも大
きいので隣接するパッド２３にも接触するおそれがあ
る。そこで、本発明では、蓄積容量下部電極２６の底面
を接続部２６１を介してパッド２３の一部に接続すると
ともに、蓄積容量下部電極２６の底面とパッド２３の残
部との間にサイドウォール２２を介挿することにより、
蓄積容量下部電極２６の底面を隣接するパッド２３から
十分に離している。

【００５１】図１０乃至図１２は、図９の半導体装置を
製造する方法の第一例を示す概略断面図である。以下、
図９乃至図１２に基づき説明する。

【００５２】本例は、ビット線より下層に蓄積容量部を
形成するタイプのＤＲＡＭにおいて、パッドと蓄積容量
下部電極とを接続するコンタクトを自己整合的に形成す
ることを特徴とする。

【００５３】まず、第一実施形態と同じように、基板１
上に素子分離酸化膜２、ゲート電極４を形成し、メモリ
セルのトランジスタの不純物拡散層３と接続されるセル
コンタクトホール８を開口する。さらに、セルコンタク
トプラグ９を形成した後、ポリシリコンのパッド２３を
形成するための、シリコン窒化膜マスク２８を形成する
［図１０（ａ）］。

【００５４】続いて、シリコン窒化膜マスク２８とシリ
コン酸化膜のサイドウォール２２とをマスクとして、ポ
リシリコンをエッチングすることにより、パッド２３を
形成する［図１０（ｂ）］。

【００５５】続いて、ＢＰＳＧ膜などのシリコン酸化膜
からなる層間絶縁膜２４を堆積する［図１１（ｃ）］。
層間絶縁膜２４の膜厚は、必要な蓄積容量で決定され、
例えば、６００〜１２００ｎｍ程度を堆積する。

【００５６】続いて、層間絶縁膜２４に、シリンダ型の
蓄積容量を形成するためのホール２５を形成する。ホー
ル２５のエッチングは、パッド２３上部のシリコン窒化
膜マスク２８が露出したところで停止させる［図１１
（ｄ）］。

【００５７】続いて、ホール２５底部に露出したシリコ
ン窒化膜マスク２８を選択的に除去することで、パッド
２３に対し自己整合的にコンタクトホールを開口するこ
とができる［図１２（ｅ）］。シリコン窒化膜マスク２
８の選択的除去は、加熱したリン酸溶液に浸漬するなど
して行う。

【００５８】続いて、リンを含有するポリシリコンを堆
積し、エッチバックするなどして、シリンダ型の蓄積容
量下部電極２６を形成する［図１１（ｆ）］。

【００５９】最後に、蓄積容量上部電極１８、ビットコ
ンタクトプラグ２７、金属配線２０を形成し、ＤＲＡＭ
を完成する［図９（ｇ）］。

【００６０】図１３乃至図１６は、図９の半導体装置を
製造する方法の第二例を示す概略断面図である。以下、
図１３乃至図１６に基づき説明する。

【００６１】本例は、ビット線より下層に蓄積容量部を
形成するタイプのＤＲＡＭにおいて、パッドと蓄積容量
下部電極を接続するコンタクトを自己整合的に形成する
ことを特徴とし、特に、シリンダ型の蓄積容量を形成す
るためのホールをエッチングする際のエッチング停止膜
をパッド上に設けたことを特徴とする。

【００６２】まず、第一例と同じように、基板１上に素
子分離酸化膜２、ゲート電極４を形成し、メモリセルの
トランジスタの不純物拡散層３と接続されるセルコンタ
クトホール８を開口し、リンを含有したポリシリコンを
埋め込むことにより、セルコンタクトプラグ９を形成す
る。その後、ポリシリコンのパッド２３を形成するため
のシリコン酸化膜マスク２１、シリコン窒化膜のサイド
ウォール２９を形成する［図１３（ａ）］。

【００６３】続いて、シリコン酸化膜マスク２１とサイ
ドウォール２９とをマスクとして、ポリシリコンをエッ
チングすることにより、パッド２３を形成する［図１３
（ｂ）］。

【００６４】続いて、エッチング停止膜となるシリコン
窒化膜３０を２０〜１００ｎｍ程度堆積した後、ＢＰＳ
Ｇ膜などのシリコン酸化膜からなる層間絶縁膜２４を堆
積する［図１４（ｃ）］。層間絶縁膜２４の膜厚は、必
要な蓄積容量で決定され、例えば６００〜１２００ｎｍ
程度を堆積する。

【００６５】続いて、層間絶縁膜２４に、シリンダ型の
蓄積容量を形成するためのホール２５を形成する［図１
４（ｄ）］。ホール２５のエッチングは、エッチング停
止膜であるシリコン窒化膜３０が露出したところで一度
停止する。さらに、パッド２３形成時のマスクとなった
シリコン酸化膜マスク２１が露出するまで、シリコン窒
化膜３０をエッチングする。

【００６６】続いて、ホール２５底部に露出したシリコ
ン酸化膜マスク２１を選択的に除去することで、パッド
２３に対し自己整合的にコンタクトホールを開口するこ
とができる［図１５（ｅ）］。

【００６７】続いて、リンを含有するポリシリコンを堆
積し、エッチバックするなどして、シリンダ型の蓄積容
量下部電極２６を形成する［図１５（ｆ）］。

【００６８】最後に、蓄積容量上部電極１８、ビットコ
ンタクトプラグ２７、金属配線２０を形成し、ＤＲＡＭ
を完成する［図１６（ｇ）］。

【００６９】本例によれば、シリンダ型蓄積容量下部電
極形成用のホールのエッチングを薄いシリコン窒化膜の
層で一度停止させ、その後、自己整合的にポリシリコン
パッドとのコンタクトを形成することができるので、ビ
ットコンタクト用パッドと蓄積容量下部電極との電気的
絶縁の信頼性をさらに向上させることができる。

【００７０】

【発明の効果】請求項１乃至４記載の半導体装置によれ
ば、コンタクトプラグの下端が太くなっていることによ
り、コンタクトプラグとパッドとの接触面積を増加でき
るので、これらの接触抵抗を低減できる。また、コンタ
クトプラグの上端は細くなっているので、上層との重ね
合わせ余裕が小さくても問題ない。これにより、コンタ
クトの信頼性を向上できる。

【００７１】請求項５記載の半導体装置の製造方法によ
れば、層間絶縁膜を貫通してマスク上の一部のみに至る
コンタクトホールを開口し、このコンタクトホールを通
してマスクのみを選択的に除去することにより、上端か
ら途中までが同じ幅で下端が膨らんだ空洞を容易に形成
できる。したがって、この空洞に導電体を充填すること
により、請求項１乃至４記載の半導体装置における下端
が膨らんだコンタクトプラグを容易に製造できる。

【００７２】請求項６記載の半導体装置によれば、凹状
電極の底面を接続部を介してパッドの一部に接続すると
ともに、凹状電極の底面とパッドの残部との間に短絡防
止用絶縁膜を介挿することにより、凹状電極の底面を隣
接するパッドから十分に離すことができる。したがっ
て、凹状電極の底面と隣接するパッドとが接触すること
による短絡を防止できる。これにより、コンタクトの信
頼性を向上できる。

【００７３】請求項７乃至１２記載の半導体装置の製造
方法によれば、第一のマスクの側面全体に第二のマスク
を形成し、第一及び第二のマスク下にパッドを形成し、
第一のマスクのみを選択的に除去することにより、第二
のマスクによって短絡防止用絶縁膜を容易に形成できる
とともに、第一のマスクが除去された空間に接続部を容
易に形成できる。したがって、請求項６記載の半導体装
置を容易に製造できる。

【００７４】請求項８、１１又は１２記載の半導体装置
の製造方法によれば、第一及び第二マスク上のエッチン
グ停止膜でホールの形成を一旦停止し、続いて露出した
エッチング停止膜を除去することにより、エッチングの
精度を向上できるので、第一及び第二のマスクに正確に
至るホールを形成できる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の第一実施形態を示す
概略断面図である。

【図２】図１の半導体装置を製造する方法を示す概略断
面図であり、図２（ａ）、図２（ｂ）の順に工程が進行
する。

【図３】図１の半導体装置を製造する方法を示す概略断
面図であり、図３（ｃ）、図３（ｄ）の順に工程が進行
する。

【図４】図１の半導体装置を製造する方法を示す概略断
面図である。

【図５】図１の半導体装置を製造する方法を示す概略断
面図である。

【図６】図１の半導体装置を製造する方法を示す概略断
面図である。

【図７】図１の半導体装置を製造する方法を示す概略断
面図である。

【図８】図１の半導体装置を製造する方法を示す概略断
面図である。

【図９】本発明に係る半導体装置の第二実施形態を示す
概略断面図である。

【図１０】図９の半導体装置を製造する方法の第一例を
示す概略断面図であり、図１０（ａ）、図１０（ｂ）の
順に工程が進行する。

【図１１】図９の半導体装置を製造する方法の第一例を
示す概略断面図であり、図１１（ｃ）、図１１（ｄ）の
順に工程が進行する。

【図１２】図９の半導体装置を製造する方法の第一例を
示す概略断面図であり、図１２（ｅ）、図１２（ｆ）の
順に工程が進行する。

【図１３】図９の半導体装置を製造する方法の第二例を
示す概略断面図であり、図１３（ａ）、図１３（ｂ）の
順に工程が進行する。

【図１４】図９の半導体装置を製造する方法の第二例を
示す概略断面図であり、図１４（ｃ）、図１４（ｄ）の
順に工程が進行する。

【図１５】図９の半導体装置を製造する方法の第二例を
示す概略断面図であり、図１５（ｅ）、図１５（ｆ）の
順に工程が進行する。

【図１６】図９の半導体装置を製造する方法の第二例を
示す概略断面図である。

【図１７】第一従来例における半導体装置の製造方法を
示す概略断面図であり、図１７（ａ）、図１７（ｂ）の
順に工程が進行する。

【図１８】第一従来例における半導体装置の製造方法を
示す概略断面図であり、図１８（ｃ）、図１８（ｄ）の
順に工程が進行する。

【図１９】第一従来例における半導体装置の製造方法を
示す概略断面図である。

【図２０】第一従来例における半導体装置の製造方法を
示す概略断面図である。

【図２１】第一従来例における半導体装置の製造方法を
示す概略断面図である。

【図２２】第一従来例における半導体装置の製造方法を
示す概略断面図である。

【図２３】第二従来例における半導体装置の製造方法を
示す概略断面図であり、図２３（ａ）、図２３（ｂ）の
順に工程が進行する。

【図２４】第二従来例における半導体装置の製造方法を
示す概略断面図であり、図２４（ｃ）、図２４（ｄ）の
順に工程が進行する。

【図２５】第二従来例における半導体装置の製造方法を
示す概略断面図である。

【図２６】第二従来例における半導体装置の製造方法を
示す概略断面図である。

【符号の説明】

１ 基板 ２ 素子分離酸化膜 ３ 不純物拡散層 ４ ゲート電極 ５ ゲート電極上部のシリコン窒化膜 ６ ゲート電極側壁のシリコン窒化膜 ７ 層間絶縁膜（ＢＰＳＧ膜） ８ セルコンタクトホール ９ セルコンタクトプラグ １０ 層間絶縁膜（ＢＰＳＧ膜） １１ ビットコンタクトホール １２ ビットコンタクトプラグ １３ ビット線 １４ 層間絶縁膜（ＢＰＳＧ膜） １５ 容量コンタクトホール １６ 容量コンタクトプラグ １７ 蓄積容量下部電極 １８ 蓄積容量上部電極 １９ メタルコンタクト ２０ 金属配線 ２１ シリコン酸化膜マスク ２２ シリコン酸化膜のサイドウォール ２３ ポリシリコンのパッド ２４ 層間絶縁膜（ＢＰＳＧ膜） ２５ シリンダ型蓄積容量部形成用のホール ２６ シリンダ型の蓄積容量下部電極 ２６１ 接続部 ２７ ビットコンタクトプラグ ２８ シリコン窒化膜マスク ２９ シリコン窒化膜のサイドウォール ３０ シリコン窒化膜のエッチング停止膜

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH04 HH06 HH28 JJ04 JJ06 KK01 KK04 KK06 LL04 NN30 NN38 PP09 QQ08 QQ09 QQ16 QQ19 QQ25 QQ28 QQ30 QQ31 QQ35 QQ37 QQ48 RR04 RR06 RR15 TT06 TT08 XX01 XX09 XX15 XX31 5F083 AD22 AD24 AD42 AD48 AD49 GA02 JA34 KA05 MA03 MA06 MA16 MA17 MA18

Claims (12)

【特許請求の範囲】
1. 【請求項１】 層間絶縁膜を貫通して当該層間絶縁膜の
   上層と下層とを電気的に接続するコンタクトプラグを有
   する半導体装置において、 前記下層上にパッドが設けられ、 前記コンタクトプラグは、前記上層と接触する上端から
   前記パッドと接触する下端の近傍までが同じ太さであ
   り、当該下端の近傍で太くなっている、 ことを特徴とする半導体装置。
2. 【請求項２】 前記パッドが多結晶シリコン又は単結晶
   シリコンからなる、請求項１記載の半導体装置。
3. 【請求項３】 前記コンタクトプラグが多結晶シリコン
   又は単結晶シリコンからなる、請求項１又は２記載の半
   導体装置。
4. 【請求項４】 前記パッドがメモリセル部に形成され、
   前記コンタクトプラグがビット線又は蓄積容量部に接続
   されている、請求項１、２又は３記載の半導体装置。
5. 【請求項５】 請求項１、２、３又は４記載の半導体装
   置を製造する方法であって、 導電膜上にマスクを形成する工程と、このマスクを用い
   て前記導電膜をエッチングすることにより当該マスク下
   に前記パッドを形成する工程と、 前記マスク上に前記層間絶縁膜を形成する工程と、 この層間絶縁膜を貫通して前記マスク上の一部のみに至
   るコンタクトホールを開口する工程と、 このコンタクトホールを通して前記マスクのみを選択的
   に除去する工程と、 このマスクが除去された空間及び前記コンタクトホール
   に導電体を充填することにより前記コンタクトプラグを
   形成する工程と、 を備えた半導体装置の製造方法。
6. 【請求項６】 層間絶縁膜の下層上に設けられたパッド
   と、このパッドよりも大きい底面を有するとともに当該
   底面が当該パッドに接続された凹状電極とを備えた半導
   体装置において、 前記凹状電極の底面から前記パッド上の一部に至る接続
   部が形成され、前記パッド上の残部と前記底面との間に
   短絡防止用絶縁膜が介挿されている、 ことを特徴とする半導体装置。
7. 【請求項７】 請求項６記載の半導体装置を製造する方
   法であって、 導電膜上に第一の絶縁体からなる第一のマスクを形成す
   る工程と、 この第一のマスクの側面全体に第二の絶縁体からなる第
   二のマスクを形成する工程と、 これらの第一及び第二のマスクを用いて前記導電膜をエ
   ッチングすることにより当該第一及び第二のマスク下に
   前記パッドを形成する工程と、 前記第一及び第二のマスク上に前記層間絶縁膜を形成す
   る工程と、 この層間絶縁膜を貫通して前記第一及び第二のマスクに
   至るホールを開口する工程と、 このホールを通して前記第一のマスクのみを選択的に除
   去することにより前記第二のマスクからなる前記短絡防
   止用絶縁膜を形成する工程と、 この第一のマスクが除去された空間及び前記ホールの内
   壁面に導電体からなる前記接続部及び前記凹状電極を形
   成する工程と、 を備えた半導体装置の製造方法。
8. 【請求項８】 請求項６記載の半導体装置を製造する方
   法であって、 導電膜上に第一の絶縁体からなる第一のマスクを形成す
   る工程と、 この第一のマスクの側面全体に第二の絶縁体からなる第
   二のマスクを形成する工程と、 これらの第一及び第二のマスクを用いて前記導電膜をエ
   ッチングすることにより当該第一及び第二のマスク下に
   前記パッドを形成する工程と、 前記第一及び第二のマスク上にエッチング停止膜を形成
   する工程と、 このエッチング停止膜上に前記層間絶縁膜を形成する工
   程と、 この層間絶縁膜を貫通して前記エッチング停止膜に至る
   ホールを開口する工程と、 このホール内に露出した前記エッチング停止膜を前記第
   一及び第二のマスクに至るまで除去する工程と、 このホールを通して前記第一のマスクのみを選択的に除
   去することにより前記第二のマスクからなる前記短絡防
   止膜を形成する工程と、 この第一のマスクが除去された空間及び前記ホールの内
   壁面に導電体からなる前記接続部及び前記凹状電極を形
   成する工程と、 を備えた半導体装置の製造方法。
9. 【請求項９】 前記第一の絶縁体が窒化シリコンであ
   り、前記第二の絶縁体が酸化シリコンであり、前記層間
   絶縁膜がシリコン酸化膜からなる、請求項７記載の半導
   体装置の製造方法。
10. 【請求項１０】 前記第一の絶縁体が酸化シリコンであ
    り、前記第二の絶縁体が酸化シリコンであり、前記層間
    絶縁膜がシリコン酸化膜からなる、請求項７記載の半導
    体装置の製造方法。
11. 【請求項１１】 前記第一の絶縁体が窒化シリコンであ
    り、前記第二の絶縁体が酸化シリコンであり、前記層間
    絶縁膜がシリコン窒化膜からなり、前記エッチング停止
    膜がシリコン酸化膜からなる、請求項８記載の半導体装
    置の製造方法。
12. 【請求項１２】 前記第一の絶縁体が酸化シリコンであ
    り、前記第二の絶縁体が窒化シリコンであり、前記層間
    絶縁膜がシリコン酸化膜からなり、前記エッチング停止
    膜がシリコン窒化膜からなる、請求項８記載の半導体装
    置の製造方法。